JP2002072973A - クロック信号生成回路及び表示装置 - Google Patents
クロック信号生成回路及び表示装置Info
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Abstract
(57)【要約】
【課題】 本発明は、ＥＭＩのレベルを効果的に抑える
手法を提供することを目的とする。 【解決手段】クロック信号生成回路は、データ信号と同
期される同期クロック信号の立ち上がりエッジ及び立ち
下がりエッジの何れか一方のエッジのタイミングを固定
にして他方のエッジのタイミングを変動させることで該
同期クロック信号のデューティ比を時々刻々と変化させ
る。
手法を提供することを目的とする。 【解決手段】クロック信号生成回路は、データ信号と同
期される同期クロック信号の立ち上がりエッジ及び立ち
下がりエッジの何れか一方のエッジのタイミングを固定
にして他方のエッジのタイミングを変動させることで該
同期クロック信号のデューティ比を時々刻々と変化させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にクロック信
号生成回路及びそれを用いたシステムに関し、詳しくは、
ＥＭＩレベルを抑える機能を有したクロック信号生成回
路及びそれを用いたシステムに関する。
号生成回路及びそれを用いたシステムに関し、詳しくは、
ＥＭＩレベルを抑える機能を有したクロック信号生成回
路及びそれを用いたシステムに関する。
【０００２】
【従来の技術】システムの処理速度が向上するにつれ、
情報機器のシステム駆動クロックが高速化してきてい
る。
情報機器のシステム駆動クロックが高速化してきてい
る。
【０００３】情報機器では、電磁波障害ＥＭＩ（Electr
o-Magnetic Interference）のレベルを抑える必要があ
る。従来は、ビーズやフィルタを用いて信号波形をなま
らせる方法や、構造的にシールドを強化する等の方法を
用いて、電磁波放射を抑えていた。
o-Magnetic Interference）のレベルを抑える必要があ
る。従来は、ビーズやフィルタを用いて信号波形をなま
らせる方法や、構造的にシールドを強化する等の方法を
用いて、電磁波放射を抑えていた。
【０００４】
【発明が解決しようとする課題】しかしシステム駆動ク
ロックの周波数が高くなると、クロック周波数の波形を
なまらせるといった方法では充分に対処出来なくなる。
ロックの周波数が高くなると、クロック周波数の波形を
なまらせるといった方法では充分に対処出来なくなる。
【０００５】１つの解決手段としては、クロックの周波
数を変動して高周波のピークを散らす方法が考えられる
が、この手法では周波数変動したクロックが元のクロッ
クに対して非同期になるため、データとの同期をとれな
いという問題がある。
数を変動して高周波のピークを散らす方法が考えられる
が、この手法では周波数変動したクロックが元のクロッ
クに対して非同期になるため、データとの同期をとれな
いという問題がある。
【０００６】従って本発明は、ＥＭＩのレベルを効果的
に抑える手法を提供することを目的とする。
に抑える手法を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明では、ク
ロック信号生成回路は、データ信号と同期される同期ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させることを特徴と
する。
ロック信号生成回路は、データ信号と同期される同期ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させることを特徴と
する。
【０００８】請求項２の発明では、請求項１記載のクロ
ック信号生成回路は、基準クロック信号を異なった時間
遅延させることで異なった遅延時間を有する複数の遅延
クロック信号を生成する遅延クロック信号生成回路と、
該複数の遅延クロック信号から１つのクロック信号を順
次選択して該基準クロック信号と組み合わせることで前
記同期クロック信号を生成するデューティ比制御回路を
含むことを特徴とする。
ック信号生成回路は、基準クロック信号を異なった時間
遅延させることで異なった遅延時間を有する複数の遅延
クロック信号を生成する遅延クロック信号生成回路と、
該複数の遅延クロック信号から１つのクロック信号を順
次選択して該基準クロック信号と組み合わせることで前
記同期クロック信号を生成するデューティ比制御回路を
含むことを特徴とする。
【０００９】請求項３の発明では、システムは、データ
信号と同期される同期クロック信号の立ち上がりエッジ
及び立ち下がりエッジの何れか一方のエッジのタイミン
グを固定にして他方のエッジのタイミングを変動させる
ことで該同期クロック信号のデューティ比を時々刻々と
変化させるクロック信号生成回路と、該同期クロック信
号と同期してデータ信号を処理する回路を含むことを特
徴とする。
信号と同期される同期クロック信号の立ち上がりエッジ
及び立ち下がりエッジの何れか一方のエッジのタイミン
グを固定にして他方のエッジのタイミングを変動させる
ことで該同期クロック信号のデューティ比を時々刻々と
変化させるクロック信号生成回路と、該同期クロック信
号と同期してデータ信号を処理する回路を含むことを特
徴とする。
【００１０】請求項４の発明では、請求項３記載のシス
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
１つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
１つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
【００１１】請求項５の発明では、システムは、同期ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させるクロック信号
生成回路と、該同期クロック信号と同期してビデオ信号
を処理するドライバ回路と、該ドライバ回路からのビデ
オ信号を表示する表示部を含むことを特徴とする。
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させるクロック信号
生成回路と、該同期クロック信号と同期してビデオ信号
を処理するドライバ回路と、該ドライバ回路からのビデ
オ信号を表示する表示部を含むことを特徴とする。
【００１２】請求項６の発明では、請求項５記載のシス
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
１つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
１つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
【００１３】上記発明では、デューティ比を時々刻々と
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には１つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのＥＭＩレベルを抑える
ことが出来る。
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には１つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのＥＭＩレベルを抑える
ことが出来る。
【００１４】また同期クロック信号の立ち上がりエッジ
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
【００１５】
【発明の実施の形態】以下に、本発明の原理及び実施例
を添付の図面を用いて詳細に説明する。
を添付の図面を用いて詳細に説明する。
【００１６】本発明では、クロック信号のデューティ比
を時々刻々と変化させることによって、１つの高調波成
分に集中していたピークを別の高調波成分に散らし、こ
れによってEMIレベルを抑えることを可能とする。一般
的に、デューティ比がａであるパルス信号のｎ次の高調
波は、フーリエ変換により次式で表わされる。
を時々刻々と変化させることによって、１つの高調波成
分に集中していたピークを別の高調波成分に散らし、こ
れによってEMIレベルを抑えることを可能とする。一般
的に、デューティ比がａであるパルス信号のｎ次の高調
波は、フーリエ変換により次式で表わされる。
【００１７】aA + A/nπ x [２(1-cos(2πan))]1/2 x
[sin(nωt + φ)]ここでＡは信号振幅である。この式か
ら明らかなように、デューティ比ａによって、ｎ次高調
波の振幅が決まる。デューティ比ａが固定の場合には、
ある特定の高調波成分がピークとなり特異点を形成して
しまう。それに対して本発明のように、デューティ比ａ
を時々刻々と変化させると、ピークとなる高調波成分が
時々刻々と変化して、１つの高調波成分に集中していた
ピークを周波数スペクトラム全体に分散させることが可
能となる。
[sin(nωt + φ)]ここでＡは信号振幅である。この式か
ら明らかなように、デューティ比ａによって、ｎ次高調
波の振幅が決まる。デューティ比ａが固定の場合には、
ある特定の高調波成分がピークとなり特異点を形成して
しまう。それに対して本発明のように、デューティ比ａ
を時々刻々と変化させると、ピークとなる高調波成分が
時々刻々と変化して、１つの高調波成分に集中していた
ピークを周波数スペクトラム全体に分散させることが可
能となる。
【００１８】図１（ａ）及び（ｂ）は、クロック信号の
デューティ比を時々刻々と変化させる回路を示す回路図
である。
デューティ比を時々刻々と変化させる回路を示す回路図
である。
【００１９】図１（ａ）に示すのは、クロック信号ＣＬ
Ｋをもとにして、遅延クロック信号ＣＫＤＬＹ０乃至Ｃ
ＫＤＬＹ４を生成する遅延クロック生成回路である。こ
の遅延クロック生成回路は、インバータ１１乃至１５
と、ＮＡＮＤ回路１６乃至１９とを含む。信号ＳＴがＨ
ＩＧＨのときに、この遅延クロック生成回路は遅延クロ
ック信号を生成して出力する。
Ｋをもとにして、遅延クロック信号ＣＫＤＬＹ０乃至Ｃ
ＫＤＬＹ４を生成する遅延クロック生成回路である。こ
の遅延クロック生成回路は、インバータ１１乃至１５
と、ＮＡＮＤ回路１６乃至１９とを含む。信号ＳＴがＨ
ＩＧＨのときに、この遅延クロック生成回路は遅延クロ
ック信号を生成して出力する。
【００２０】クロック信号ＣＬＫは、インバータ１１を
介した後、ＮＡＮＤ回路１６とインバータ１２とによっ
て遅延され、遅延クロック信号ＣＫＤＬＹ１を生成す
る。また遅延クロック信号ＣＫＤＬＹ１が更に、ＮＡＮ
Ｄ回路１７とインバータ１３とによって遅延されて、遅
延クロック信号ＣＫＤＬＹ２が生成される。同様にし
て、更なる遅延クロック信号ＣＫＤＬＹ３及びＣＫＤＬ
Ｙ４が生成される。またクロック信号ＣＬＫをインバー
タ１１で遅延した信号が、遅延クロック信号ＣＫＤＬＹ
０として出力される。
介した後、ＮＡＮＤ回路１６とインバータ１２とによっ
て遅延され、遅延クロック信号ＣＫＤＬＹ１を生成す
る。また遅延クロック信号ＣＫＤＬＹ１が更に、ＮＡＮ
Ｄ回路１７とインバータ１３とによって遅延されて、遅
延クロック信号ＣＫＤＬＹ２が生成される。同様にし
て、更なる遅延クロック信号ＣＫＤＬＹ３及びＣＫＤＬ
Ｙ４が生成される。またクロック信号ＣＬＫをインバー
タ１１で遅延した信号が、遅延クロック信号ＣＫＤＬＹ
０として出力される。
【００２１】図１（ｂ）に示すのは、図１（ａ）の遅延
クロック生成回路で生成された遅延クロック信号を組み
合わせて、デューティ比の異なる信号を生成するデュー
ティ比制御回路である。このデューティ比制御回路は、
ＮＡＮＤ回路２１乃至２４と、ＡＮＤ回路２５を含む。
クロック生成回路で生成された遅延クロック信号を組み
合わせて、デューティ比の異なる信号を生成するデュー
ティ比制御回路である。このデューティ比制御回路は、
ＮＡＮＤ回路２１乃至２４と、ＡＮＤ回路２５を含む。
【００２２】各ＮＡＮＤ回路は、４つの入力信号を受け
取る。４つの入力信号のうち２つは図１（ａ）の遅延ク
ロック生成回路で生成された遅延クロック信号であり、
残りの２つはデューティ比を選択するデューティ比選択
信号ＰＥ１及びＰＥ２である。なおＸＰＥ１はＰＥ１の
反転信号であり、ＸＰＥ２はＰＥ２の反転信号である。
取る。４つの入力信号のうち２つは図１（ａ）の遅延ク
ロック生成回路で生成された遅延クロック信号であり、
残りの２つはデューティ比を選択するデューティ比選択
信号ＰＥ１及びＰＥ２である。なおＸＰＥ１はＰＥ１の
反転信号であり、ＸＰＥ２はＰＥ２の反転信号である。
【００２３】ＮＡＮＤ回路２１は、遅延クロック信号Ｃ
ＫＤＬＹ０及びＣＫＤＬＹ１を受け取り、デューティ比
選択信号ＸＰＥ１及びＸＰＥ２が供給される。ＮＡＮＤ
回路２２は、遅延クロック信号ＣＫＤＬＹ０及びＣＫＤ
ＬＹ２を受け取り、デューティ比選択信号ＰＥ１及びＸ
ＰＥ２が供給される。ＮＡＮＤ回路２３は、遅延クロッ
ク信号ＣＫＤＬＹ０及びＣＫＤＬＹ３を受け取り、デュ
ーティ比選択信号ＸＰＥ１及びＰＥ２が供給される。Ｎ
ＡＮＤ回路２４は、遅延クロック信号ＣＫＤＬＹ０及び
ＣＫＤＬＹ４を受け取り、デューティ比選択信号ＰＥ１
及びＰＥ２が供給される。
ＫＤＬＹ０及びＣＫＤＬＹ１を受け取り、デューティ比
選択信号ＸＰＥ１及びＸＰＥ２が供給される。ＮＡＮＤ
回路２２は、遅延クロック信号ＣＫＤＬＹ０及びＣＫＤ
ＬＹ２を受け取り、デューティ比選択信号ＰＥ１及びＸ
ＰＥ２が供給される。ＮＡＮＤ回路２３は、遅延クロッ
ク信号ＣＫＤＬＹ０及びＣＫＤＬＹ３を受け取り、デュ
ーティ比選択信号ＸＰＥ１及びＰＥ２が供給される。Ｎ
ＡＮＤ回路２４は、遅延クロック信号ＣＫＤＬＹ０及び
ＣＫＤＬＹ４を受け取り、デューティ比選択信号ＰＥ１
及びＰＥ２が供給される。
【００２４】デューティ比選択信号ＰＥ１及びＰＥ２が
共にＨＩＧＨのとき、ＮＡＮＤ回路２４が選択される。
即ち、他のＮＡＮＤ回路の出力はＨＩＧＨに固定であり、
ＮＡＮＤ回路２４の出力だけが、遅延クロック信号ＣＫ
ＤＬＹ０と遅延クロック信号ＣＫＤＬＹ４とのＮＡＮＤ
となる。従って、ＡＮＤ回路２５の出力は、遅延クロッ
ク信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤＬＹ４と
のＮＡＮＤを取った信号となる。
共にＨＩＧＨのとき、ＮＡＮＤ回路２４が選択される。
即ち、他のＮＡＮＤ回路の出力はＨＩＧＨに固定であり、
ＮＡＮＤ回路２４の出力だけが、遅延クロック信号ＣＫ
ＤＬＹ０と遅延クロック信号ＣＫＤＬＹ４とのＮＡＮＤ
となる。従って、ＡＮＤ回路２５の出力は、遅延クロッ
ク信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤＬＹ４と
のＮＡＮＤを取った信号となる。
【００２５】またデューティ比選択信号ＰＥ１がＬＯＷ
でＰＥ２がＨＩＧＨのときには、ＮＡＮＤ回路２３が選
択される。即ち、他のＮＡＮＤ回路の出力はＨＩＧＨに
固定であり、遅延クロック信号ＣＫＤＬＹ０と遅延クロ
ック信号ＣＫＤＬＹ３とのＮＡＮＤを取った信号が、Ａ
ＮＤ回路２５から出力として供給される。
でＰＥ２がＨＩＧＨのときには、ＮＡＮＤ回路２３が選
択される。即ち、他のＮＡＮＤ回路の出力はＨＩＧＨに
固定であり、遅延クロック信号ＣＫＤＬＹ０と遅延クロ
ック信号ＣＫＤＬＹ３とのＮＡＮＤを取った信号が、Ａ
ＮＤ回路２５から出力として供給される。
【００２６】同様に、デューティ比選択信号ＰＥ１がＨ
ＩＧＨでＰＥ２がＬＯＷのときには、ＮＡＮＤ回路２２
が選択され、遅延クロック信号ＣＫＤＬＹ０と遅延クロ
ック信号ＣＫＤＬＹ２とのＮＡＮＤを取った信号が、Ａ
ＮＤ回路２５から出力として供給される。
ＩＧＨでＰＥ２がＬＯＷのときには、ＮＡＮＤ回路２２
が選択され、遅延クロック信号ＣＫＤＬＹ０と遅延クロ
ック信号ＣＫＤＬＹ２とのＮＡＮＤを取った信号が、Ａ
ＮＤ回路２５から出力として供給される。
【００２７】またデューティ比選択信号ＰＥ１及びＰＥ
２がＬＯＷのときには、ＮＡＮＤ回路２１が選択され、
遅延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫ
ＤＬＹ１とのＮＡＮＤを取った信号が、ＡＮＤ回路２５
から出力として供給される。
２がＬＯＷのときには、ＮＡＮＤ回路２１が選択され、
遅延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫ
ＤＬＹ１とのＮＡＮＤを取った信号が、ＡＮＤ回路２５
から出力として供給される。
【００２８】図２は、図１の回路によって遅延クロック
を生成しデューティ比を調整する様子を説明する波形図
である。
を生成しデューティ比を調整する様子を説明する波形図
である。
【００２９】図２（ａ）は遅延クロック信号ＣＫＤＬＹ
０を示し、図２（ｂ）は遅延クロック信号ＣＫＤＬＹ１
乃至ＣＫＤＬＹ４の何れか１つを示す。図２（ｃ）は、
図２（ａ）の遅延クロック信号ＣＫＤＬＹ０と図２
（ｂ）は遅延クロック信号とのＮＡＮＤを示す。
０を示し、図２（ｂ）は遅延クロック信号ＣＫＤＬＹ１
乃至ＣＫＤＬＹ４の何れか１つを示す。図２（ｃ）は、
図２（ａ）の遅延クロック信号ＣＫＤＬＹ０と図２
（ｂ）は遅延クロック信号とのＮＡＮＤを示す。
【００３０】例えば、ＮＡＮＤ回路２４に関して説明す
るならば、図２（ａ）は遅延クロック信号ＣＫＤＬＹ０
を示し、図２（ｂ）は遅延クロック信号ＣＫＤＬＹ４を
示す。図２（ｃ）はＮＡＮＤ回路２４の出力であり、遅
延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤ
ＬＹ４とのＮＡＮＤを示す。図２に示されるように、遅
延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤ
ＬＹ４とのタイミング差に応じて、出力信号のデューテ
ィ比が決定される。
るならば、図２（ａ）は遅延クロック信号ＣＫＤＬＹ０
を示し、図２（ｂ）は遅延クロック信号ＣＫＤＬＹ４を
示す。図２（ｃ）はＮＡＮＤ回路２４の出力であり、遅
延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤ
ＬＹ４とのＮＡＮＤを示す。図２に示されるように、遅
延クロック信号ＣＫＤＬＹ０と遅延クロック信号ＣＫＤ
ＬＹ４とのタイミング差に応じて、出力信号のデューテ
ィ比が決定される。
【００３１】従って、図１（ｂ）のデューティ比制御回
路で、デューティ比選択信号ＰＥ１及びＰＥ２のＨＩＧ
Ｈ及びＬＯＷの組み合わせを時々刻々と変化させること
によって、デューティ比制御回路の出力である出力クロ
ック信号ＤＴＹＣＫのデューティ比を時々刻々と変化さ
せることが出来る。従ってこのクロック信号に関して、
ピークとなる高調波成分を時々刻々と変化させて、周波
数スペクトラム全体に分散させることが可能となる。従
って、このクロック信号で駆動されるシステムのＥＭＩ
レベルを抑えることが出来る。
路で、デューティ比選択信号ＰＥ１及びＰＥ２のＨＩＧ
Ｈ及びＬＯＷの組み合わせを時々刻々と変化させること
によって、デューティ比制御回路の出力である出力クロ
ック信号ＤＴＹＣＫのデューティ比を時々刻々と変化さ
せることが出来る。従ってこのクロック信号に関して、
ピークとなる高調波成分を時々刻々と変化させて、周波
数スペクトラム全体に分散させることが可能となる。従
って、このクロック信号で駆動されるシステムのＥＭＩ
レベルを抑えることが出来る。
【００３２】なおデューティ比を変化させる場合に、図
２（ａ）の遅延クロック信号ＣＫＤＬＹ０のタイミング
は固定であり、図２（ｂ）の遅延クロック信号のタイミ
ングのみが時々刻々と変化することになる。図２（ｃ）
に示されるデューティ比制御回路の出力信号において、
立ち上がりエッジのタイミングは、図２（ａ）の信号の
立ち下りエッジのタイミングと同一である。従って、デ
ューティ比が変化しても、出力信号の立ち上がりエッジ
のタイミングは固定であり、変化することはない。
２（ａ）の遅延クロック信号ＣＫＤＬＹ０のタイミング
は固定であり、図２（ｂ）の遅延クロック信号のタイミ
ングのみが時々刻々と変化することになる。図２（ｃ）
に示されるデューティ比制御回路の出力信号において、
立ち上がりエッジのタイミングは、図２（ａ）の信号の
立ち下りエッジのタイミングと同一である。従って、デ
ューティ比が変化しても、出力信号の立ち上がりエッジ
のタイミングは固定であり、変化することはない。
【００３３】このように、出力クロック信号の立ち上が
りエッジのタイミングを固定のままでデューティ比を変
化させるので、システムのデータ信号を同期クロック信
号の立ち上がりエッジと同期するように設計しておけ
ば、システムで同期クロック信号のデューティ比が時々
刻々と変化しても、常に同期クロック信号とデータ信号
との同期を保つことが出来る。
りエッジのタイミングを固定のままでデューティ比を変
化させるので、システムのデータ信号を同期クロック信
号の立ち上がりエッジと同期するように設計しておけ
ば、システムで同期クロック信号のデューティ比が時々
刻々と変化しても、常に同期クロック信号とデータ信号
との同期を保つことが出来る。
【００３４】なお上記の例では、立ち上がりエッジのタ
イミングを固定で立ち下がりエッジのタイミングを変動
させるが、本発明はこの実施例に限られることなく、立ち
下がりエッジのタイミングを固定で立ち上がりエッジの
タイミングを変動させるようにしてデューティ比を変化
させるようにしてもよい。この場合には、システムでは、
データ信号を同期クロック信号の立ち下がりエッジと同
期するように設計しておくことになる。
イミングを固定で立ち下がりエッジのタイミングを変動
させるが、本発明はこの実施例に限られることなく、立ち
下がりエッジのタイミングを固定で立ち上がりエッジの
タイミングを変動させるようにしてデューティ比を変化
させるようにしてもよい。この場合には、システムでは、
データ信号を同期クロック信号の立ち下がりエッジと同
期するように設計しておくことになる。
【００３５】図３は、本発明を適用したシステムの一例
を示す。
を示す。
【００３６】図３に示されるのは、液晶表示装置の構成
図である。液晶表示装置（ＬＣＤ：Liquid Crystal Dis
play）は、ＬＣＤ制御部３０、ソース・ドライバ部３
１、ゲート・ドライバ部３２、及び液晶表示部３３を含
む。
図である。液晶表示装置（ＬＣＤ：Liquid Crystal Dis
play）は、ＬＣＤ制御部３０、ソース・ドライバ部３
１、ゲート・ドライバ部３２、及び液晶表示部３３を含
む。
【００３７】ゲート・ドライバ部３２は、ゲートクロッ
ク信号ＧＣＬＫに同期して、走査信号を走査信号液晶表
示部３３２に供給する。この走査信号によって、液晶表
示部３３内の画素セルが、列毎に順次活性化される。
ク信号ＧＣＬＫに同期して、走査信号を走査信号液晶表
示部３３２に供給する。この走査信号によって、液晶表
示部３３内の画素セルが、列毎に順次活性化される。
【００３８】ソース・ドライバ部３１は、液晶表示部３
３内の活性化された画素セルに対して、同期クロック信
号ＤＴＹＣＫに同期して表示信号（ビデオ信号）を書き
込む。
３内の活性化された画素セルに対して、同期クロック信
号ＤＴＹＣＫに同期して表示信号（ビデオ信号）を書き
込む。
【００３９】これらの動作のタイミングは、ＬＣＤ制御
部３０によって制御される。これによって、所望のビデ
オ情報を液晶表示部３３に表示することが出来る。
部３０によって制御される。これによって、所望のビデ
オ情報を液晶表示部３３に表示することが出来る。
【００４０】ＬＣＤ制御部３０は、電源作成部４１、階
調電源作成部４２、ドライバ制御信号作成部４３、及び
データタイミング制御部４４を含む。
調電源作成部４２、ドライバ制御信号作成部４３、及び
データタイミング制御部４４を含む。
【００４１】電源作成部４１は、電源電圧ＶＤＤ及びＶ
ＣＣをソース・ドライバ部３１に供給すると共に、電源
電圧ＶＧＤ及びＶＥＥをゲート・ドライバ部３２に供給
する。階調電源作成部４２は、各階調に対応する電圧Ｖ
０乃至Ｖｘを生成して、ソース・ドライバ部３１に供給
する。ドライバ制御信号作成部４３は、同期クロック信
号ＤＴＹＣＫを生成してソース・ドライバ部３１に供給
すると共に、ゲートクロック信号ＧＣＬＫを生成してゲ
ート・ドライバ部３２に供給する。またデータタイミン
グ制御部４４は、所定のタイミングで、ビデオ信号ＲＧ
Ｂをソース・ドライバ部３１に供給する。
ＣＣをソース・ドライバ部３１に供給すると共に、電源
電圧ＶＧＤ及びＶＥＥをゲート・ドライバ部３２に供給
する。階調電源作成部４２は、各階調に対応する電圧Ｖ
０乃至Ｖｘを生成して、ソース・ドライバ部３１に供給
する。ドライバ制御信号作成部４３は、同期クロック信
号ＤＴＹＣＫを生成してソース・ドライバ部３１に供給
すると共に、ゲートクロック信号ＧＣＬＫを生成してゲ
ート・ドライバ部３２に供給する。またデータタイミン
グ制御部４４は、所定のタイミングで、ビデオ信号ＲＧ
Ｂをソース・ドライバ部３１に供給する。
【００４２】図１に示される本発明の遅延クロック生成
回路及びデューティ比制御回路は、図３のドライバ制御
信号作成部４３に設けられる。これによって、図１及び
図２を用いて説明したように、同期クロック信号ＤＴＹ
ＣＫのデューティ比を時々刻々と変化させて、ＥＭＩレ
ベルのピークを周波数スペクトラム全体に散らすことが
出来る。また図２を用いて説明したように、例えば同期
クロック信号の立ち上がりエッジのタイミングを固定に
してデューティ比を変化させるので、デューティ比を時
々刻々と変化させながらも、同期クロック信号とビデオ
信号ＲＧＢとの同期を常に保つことが出来る。
回路及びデューティ比制御回路は、図３のドライバ制御
信号作成部４３に設けられる。これによって、図１及び
図２を用いて説明したように、同期クロック信号ＤＴＹ
ＣＫのデューティ比を時々刻々と変化させて、ＥＭＩレ
ベルのピークを周波数スペクトラム全体に散らすことが
出来る。また図２を用いて説明したように、例えば同期
クロック信号の立ち上がりエッジのタイミングを固定に
してデューティ比を変化させるので、デューティ比を時
々刻々と変化させながらも、同期クロック信号とビデオ
信号ＲＧＢとの同期を常に保つことが出来る。
【００４３】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４４】
【発明の効果】本発明では、デューティ比を時々刻々と
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には１つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのＥＭＩレベルを抑える
ことが出来る。
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には１つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのＥＭＩレベルを抑える
ことが出来る。
【００４５】また同期クロック信号の立ち上がりエッジ
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
【図１】（ａ）及び（ｂ）は、クロック信号のデューテ
ィ比を時々刻々と変化させる回路を示す回路図である。
ィ比を時々刻々と変化させる回路を示す回路図である。
【図２】図１の回路によって遅延クロックを生成しデュ
ーティ比を調整する様子を説明する波形図である。
ーティ比を調整する様子を説明する波形図である。
【図３】本発明を適用したシステムの一例を示す図であ
る。
る。
３０ ＬＣＤ制御部 ３１ ソース・ドライバ部 ３２ ゲート・ドライバ部 ３３ 液晶表示部 ４１ 電源作成部 ４２ 階調電源作成部 ４３ ドライバ制御信号作成部 ４４ データタイミング制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０３Ｋ 5/04 Ｈ０３Ｋ 5/04 (72)発明者 永谷 真平 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5C006 AA22 AF72 BB16 BC03 BC06 BC13 BC16 BF26 BF27 FA32 5C080 AA10 BB05 CC03 DD12 JJ02 JJ03 JJ04 5J001 AA11 BB10 BB12 CC02 DD09
Claims (6)
- 【請求項１】データ信号と同期される同期クロック信号
の立ち上がりエッジ及び立ち下がりエッジの何れか一方
のエッジのタイミングを固定にして他方のエッジのタイ
ミングを変動させることで該同期クロック信号のデュー
ティ比を変化させることを特徴とするクロック信号生成
回路。 - 【請求項２】基準クロック信号を異なった時間遅延させ
ることで異なった遅延時間を有する複数の遅延クロック
信号を生成する遅延クロック信号生成回路と、該複数の
遅延クロック信号から１つのクロック信号を順次選択し
て該基準クロック信号と組み合わせることで前記同期ク
ロック信号を生成するデューティ比制御回路を含むこと
を特徴とする請求項１記載のクロック信号生成回路。 - 【請求項３】データ信号と同期される同期クロック信号
の立ち上がりエッジ及び立ち下がりエッジの何れか一方
のエッジのタイミングを固定にして他方のエッジのタイ
ミングを変動させることで該同期クロック信号のデュー
ティ比を変化させるクロック信号生成回路と、該同期ク
ロック信号と同期してデータ信号を処理する回路を含む
ことを特徴とするシステム。 - 【請求項４】前記クロック信号生成回路は、基準クロッ
ク信号を異なった時間遅延させることで異なった遅延時
間を有する複数の遅延クロック信号を生成する遅延クロ
ック信号生成回路と、該複数の遅延クロック信号から１
つのクロック信号を順次選択して該基準クロック信号と
組み合わせることで前記同期クロック信号を生成するデ
ューティ比制御回路を含むことを特徴とする請求項３記
載のシステム。 - 【請求項５】同期クロック信号の立ち上がりエッジ及び
立ち下がりエッジの何れか一方のエッジのタイミングを
固定にして他方のエッジのタイミングを変動させること
で該同期クロック信号のデューティ比を変化させるクロ
ック信号生成回路と、 該同期クロック信号と同期してデータ信号を処理するド
ライバ回路と、該ドライバ回路からの表示データ信号を
表示する表示部を含むことを特徴とする表示装置。 - 【請求項６】前記クロック信号生成回路は、基準クロッ
ク信号を異なった時間遅延させることで異なった遅延時
間を有する複数の遅延クロック信号を生成する遅延クロ
ック信号生成回路と、該複数の遅延クロック信号から１
つのクロック信号を順次選択して該基準クロック信号と
組み合わせることで前記同期クロック信号を生成するデ
ューティ比制御回路を含むことを特徴とする請求項５記
載の表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259578A JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
| US09/939,845 US6856373B2 (en) | 2000-08-29 | 2001-08-27 | Liquid crystal display apparatus and reduction of electromagnetic interference |
| US10/955,756 US7592994B2 (en) | 2000-08-29 | 2004-09-30 | Liquid crystal display apparatus and reduction of electromagnetic interference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259578A JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002072973A true JP2002072973A (ja) | 2002-03-12 |
Family
ID=18747738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259578A Pending JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002072973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017055363A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | クロック生成回路及び無線受信機 |
| CN110459161A (zh) * | 2019-08-23 | 2019-11-15 | 北京集创北方科技股份有限公司 | 接收装置、驱动芯片、显示装置及电子设备 |
| WO2020124870A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市华星光电技术有限公司 | 信号传输***及信号传输方法 |
| CN112533321A (zh) * | 2019-09-19 | 2021-03-19 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
-
2000
- 2000-08-29 JP JP2000259578A patent/JP2002072973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017055363A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | クロック生成回路及び無線受信機 |
| WO2020124870A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市华星光电技术有限公司 | 信号传输***及信号传输方法 |
| CN110459161A (zh) * | 2019-08-23 | 2019-11-15 | 北京集创北方科技股份有限公司 | 接收装置、驱动芯片、显示装置及电子设备 |
| CN112533321A (zh) * | 2019-09-19 | 2021-03-19 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
| CN112533321B (zh) * | 2019-09-19 | 2024-01-16 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
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