JP2002072973A - クロック信号生成回路及び表示装置 - Google Patents
クロック信号生成回路及び表示装置Info
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- JP2002072973A JP2002072973A JP2000259578A JP2000259578A JP2002072973A JP 2002072973 A JP2002072973 A JP 2002072973A JP 2000259578 A JP2000259578 A JP 2000259578A JP 2000259578 A JP2000259578 A JP 2000259578A JP 2002072973 A JP2002072973 A JP 2002072973A
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- Japan
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- clock signal
- duty ratio
- signal
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Pulse Circuits (AREA)
Abstract
手法を提供することを目的とする。 【解決手段】クロック信号生成回路は、データ信号と同
期される同期クロック信号の立ち上がりエッジ及び立ち
下がりエッジの何れか一方のエッジのタイミングを固定
にして他方のエッジのタイミングを変動させることで該
同期クロック信号のデューティ比を時々刻々と変化させ
る。
Description
号生成回路及びそれを用いたシステムに関し、詳しくは、
EMIレベルを抑える機能を有したクロック信号生成回
路及びそれを用いたシステムに関する。
情報機器のシステム駆動クロックが高速化してきてい
る。
o-Magnetic Interference)のレベルを抑える必要があ
る。従来は、ビーズやフィルタを用いて信号波形をなま
らせる方法や、構造的にシールドを強化する等の方法を
用いて、電磁波放射を抑えていた。
ロックの周波数が高くなると、クロック周波数の波形を
なまらせるといった方法では充分に対処出来なくなる。
数を変動して高周波のピークを散らす方法が考えられる
が、この手法では周波数変動したクロックが元のクロッ
クに対して非同期になるため、データとの同期をとれな
いという問題がある。
に抑える手法を提供することを目的とする。
ロック信号生成回路は、データ信号と同期される同期ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させることを特徴と
する。
ック信号生成回路は、基準クロック信号を異なった時間
遅延させることで異なった遅延時間を有する複数の遅延
クロック信号を生成する遅延クロック信号生成回路と、
該複数の遅延クロック信号から1つのクロック信号を順
次選択して該基準クロック信号と組み合わせることで前
記同期クロック信号を生成するデューティ比制御回路を
含むことを特徴とする。
信号と同期される同期クロック信号の立ち上がりエッジ
及び立ち下がりエッジの何れか一方のエッジのタイミン
グを固定にして他方のエッジのタイミングを変動させる
ことで該同期クロック信号のデューティ比を時々刻々と
変化させるクロック信号生成回路と、該同期クロック信
号と同期してデータ信号を処理する回路を含むことを特
徴とする。
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
1つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
ロック信号の立ち上がりエッジ及び立ち下がりエッジの
何れか一方のエッジのタイミングを固定にして他方のエ
ッジのタイミングを変動させることで該同期クロック信
号のデューティ比を時々刻々と変化させるクロック信号
生成回路と、該同期クロック信号と同期してビデオ信号
を処理するドライバ回路と、該ドライバ回路からのビデ
オ信号を表示する表示部を含むことを特徴とする。
テムにおいて、前記クロック信号生成回路は、基準クロ
ック信号を異なった時間遅延させることで異なった遅延
時間を有する複数の遅延クロック信号を生成する遅延ク
ロック信号生成回路と、該複数の遅延クロック信号から
1つのクロック信号を順次選択して該基準クロック信号
と組み合わせることで前記同期クロック信号を生成する
デューティ比制御回路を含むことを特徴とする。
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には1つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのEMIレベルを抑える
ことが出来る。
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
を添付の図面を用いて詳細に説明する。
を時々刻々と変化させることによって、1つの高調波成
分に集中していたピークを別の高調波成分に散らし、こ
れによってEMIレベルを抑えることを可能とする。一般
的に、デューティ比がaであるパルス信号のn次の高調
波は、フーリエ変換により次式で表わされる。
[sin(nωt + φ)]ここでAは信号振幅である。この式か
ら明らかなように、デューティ比aによって、n次高調
波の振幅が決まる。デューティ比aが固定の場合には、
ある特定の高調波成分がピークとなり特異点を形成して
しまう。それに対して本発明のように、デューティ比a
を時々刻々と変化させると、ピークとなる高調波成分が
時々刻々と変化して、1つの高調波成分に集中していた
ピークを周波数スペクトラム全体に分散させることが可
能となる。
デューティ比を時々刻々と変化させる回路を示す回路図
である。
Kをもとにして、遅延クロック信号CKDLY0乃至C
KDLY4を生成する遅延クロック生成回路である。こ
の遅延クロック生成回路は、インバータ11乃至15
と、NAND回路16乃至19とを含む。信号STがH
IGHのときに、この遅延クロック生成回路は遅延クロ
ック信号を生成して出力する。
介した後、NAND回路16とインバータ12とによっ
て遅延され、遅延クロック信号CKDLY1を生成す
る。また遅延クロック信号CKDLY1が更に、NAN
D回路17とインバータ13とによって遅延されて、遅
延クロック信号CKDLY2が生成される。同様にし
て、更なる遅延クロック信号CKDLY3及びCKDL
Y4が生成される。またクロック信号CLKをインバー
タ11で遅延した信号が、遅延クロック信号CKDLY
0として出力される。
クロック生成回路で生成された遅延クロック信号を組み
合わせて、デューティ比の異なる信号を生成するデュー
ティ比制御回路である。このデューティ比制御回路は、
NAND回路21乃至24と、AND回路25を含む。
取る。4つの入力信号のうち2つは図1(a)の遅延ク
ロック生成回路で生成された遅延クロック信号であり、
残りの2つはデューティ比を選択するデューティ比選択
信号PE1及びPE2である。なおXPE1はPE1の
反転信号であり、XPE2はPE2の反転信号である。
KDLY0及びCKDLY1を受け取り、デューティ比
選択信号XPE1及びXPE2が供給される。NAND
回路22は、遅延クロック信号CKDLY0及びCKD
LY2を受け取り、デューティ比選択信号PE1及びX
PE2が供給される。NAND回路23は、遅延クロッ
ク信号CKDLY0及びCKDLY3を受け取り、デュ
ーティ比選択信号XPE1及びPE2が供給される。N
AND回路24は、遅延クロック信号CKDLY0及び
CKDLY4を受け取り、デューティ比選択信号PE1
及びPE2が供給される。
共にHIGHのとき、NAND回路24が選択される。
即ち、他のNAND回路の出力はHIGHに固定であり、
NAND回路24の出力だけが、遅延クロック信号CK
DLY0と遅延クロック信号CKDLY4とのNAND
となる。従って、AND回路25の出力は、遅延クロッ
ク信号CKDLY0と遅延クロック信号CKDLY4と
のNANDを取った信号となる。
でPE2がHIGHのときには、NAND回路23が選
択される。即ち、他のNAND回路の出力はHIGHに
固定であり、遅延クロック信号CKDLY0と遅延クロ
ック信号CKDLY3とのNANDを取った信号が、A
ND回路25から出力として供給される。
IGHでPE2がLOWのときには、NAND回路22
が選択され、遅延クロック信号CKDLY0と遅延クロ
ック信号CKDLY2とのNANDを取った信号が、A
ND回路25から出力として供給される。
2がLOWのときには、NAND回路21が選択され、
遅延クロック信号CKDLY0と遅延クロック信号CK
DLY1とのNANDを取った信号が、AND回路25
から出力として供給される。
を生成しデューティ比を調整する様子を説明する波形図
である。
0を示し、図2(b)は遅延クロック信号CKDLY1
乃至CKDLY4の何れか1つを示す。図2(c)は、
図2(a)の遅延クロック信号CKDLY0と図2
(b)は遅延クロック信号とのNANDを示す。
るならば、図2(a)は遅延クロック信号CKDLY0
を示し、図2(b)は遅延クロック信号CKDLY4を
示す。図2(c)はNAND回路24の出力であり、遅
延クロック信号CKDLY0と遅延クロック信号CKD
LY4とのNANDを示す。図2に示されるように、遅
延クロック信号CKDLY0と遅延クロック信号CKD
LY4とのタイミング差に応じて、出力信号のデューテ
ィ比が決定される。
路で、デューティ比選択信号PE1及びPE2のHIG
H及びLOWの組み合わせを時々刻々と変化させること
によって、デューティ比制御回路の出力である出力クロ
ック信号DTYCKのデューティ比を時々刻々と変化さ
せることが出来る。従ってこのクロック信号に関して、
ピークとなる高調波成分を時々刻々と変化させて、周波
数スペクトラム全体に分散させることが可能となる。従
って、このクロック信号で駆動されるシステムのEMI
レベルを抑えることが出来る。
2(a)の遅延クロック信号CKDLY0のタイミング
は固定であり、図2(b)の遅延クロック信号のタイミ
ングのみが時々刻々と変化することになる。図2(c)
に示されるデューティ比制御回路の出力信号において、
立ち上がりエッジのタイミングは、図2(a)の信号の
立ち下りエッジのタイミングと同一である。従って、デ
ューティ比が変化しても、出力信号の立ち上がりエッジ
のタイミングは固定であり、変化することはない。
りエッジのタイミングを固定のままでデューティ比を変
化させるので、システムのデータ信号を同期クロック信
号の立ち上がりエッジと同期するように設計しておけ
ば、システムで同期クロック信号のデューティ比が時々
刻々と変化しても、常に同期クロック信号とデータ信号
との同期を保つことが出来る。
イミングを固定で立ち下がりエッジのタイミングを変動
させるが、本発明はこの実施例に限られることなく、立ち
下がりエッジのタイミングを固定で立ち上がりエッジの
タイミングを変動させるようにしてデューティ比を変化
させるようにしてもよい。この場合には、システムでは、
データ信号を同期クロック信号の立ち下がりエッジと同
期するように設計しておくことになる。
を示す。
図である。液晶表示装置(LCD:Liquid Crystal Dis
play)は、LCD制御部30、ソース・ドライバ部3
1、ゲート・ドライバ部32、及び液晶表示部33を含
む。
ク信号GCLKに同期して、走査信号を走査信号液晶表
示部332に供給する。この走査信号によって、液晶表
示部33内の画素セルが、列毎に順次活性化される。
3内の活性化された画素セルに対して、同期クロック信
号DTYCKに同期して表示信号(ビデオ信号)を書き
込む。
部30によって制御される。これによって、所望のビデ
オ情報を液晶表示部33に表示することが出来る。
調電源作成部42、ドライバ制御信号作成部43、及び
データタイミング制御部44を含む。
CCをソース・ドライバ部31に供給すると共に、電源
電圧VGD及びVEEをゲート・ドライバ部32に供給
する。階調電源作成部42は、各階調に対応する電圧V
0乃至Vxを生成して、ソース・ドライバ部31に供給
する。ドライバ制御信号作成部43は、同期クロック信
号DTYCKを生成してソース・ドライバ部31に供給
すると共に、ゲートクロック信号GCLKを生成してゲ
ート・ドライバ部32に供給する。またデータタイミン
グ制御部44は、所定のタイミングで、ビデオ信号RG
Bをソース・ドライバ部31に供給する。
回路及びデューティ比制御回路は、図3のドライバ制御
信号作成部43に設けられる。これによって、図1及び
図2を用いて説明したように、同期クロック信号DTY
CKのデューティ比を時々刻々と変化させて、EMIレ
ベルのピークを周波数スペクトラム全体に散らすことが
出来る。また図2を用いて説明したように、例えば同期
クロック信号の立ち上がりエッジのタイミングを固定に
してデューティ比を変化させるので、デューティ比を時
々刻々と変化させながらも、同期クロック信号とビデオ
信号RGBとの同期を常に保つことが出来る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
変化させることにより、同期クロック信号の周波数スペ
クトラムのうちでピークとなる高調波成分を時々刻々と
変化させ、デューティ比が固定の場合には1つの高調波
成分に集中していたピークを、周波数スペクトラム全体
に分散させることが可能となる。従って、この同期クロ
ック信号で駆動されるシステムのEMIレベルを抑える
ことが出来る。
或いは立ち下りエッジの何れか一方のタイミングを固定
のままでデューティ比を変化させるので、システムのデ
ータ信号をこの固定タイミングのエッジと同期するよう
に設計しておけば、システムで同期クロック信号のデュ
ーティ比が時々刻々と変化しても、常に同期クロック信
号とデータ信号との同期を保つことが出来る。
ィ比を時々刻々と変化させる回路を示す回路図である。
ーティ比を調整する様子を説明する波形図である。
る。
Claims (6)
- 【請求項1】データ信号と同期される同期クロック信号
の立ち上がりエッジ及び立ち下がりエッジの何れか一方
のエッジのタイミングを固定にして他方のエッジのタイ
ミングを変動させることで該同期クロック信号のデュー
ティ比を変化させることを特徴とするクロック信号生成
回路。 - 【請求項2】基準クロック信号を異なった時間遅延させ
ることで異なった遅延時間を有する複数の遅延クロック
信号を生成する遅延クロック信号生成回路と、該複数の
遅延クロック信号から1つのクロック信号を順次選択し
て該基準クロック信号と組み合わせることで前記同期ク
ロック信号を生成するデューティ比制御回路を含むこと
を特徴とする請求項1記載のクロック信号生成回路。 - 【請求項3】データ信号と同期される同期クロック信号
の立ち上がりエッジ及び立ち下がりエッジの何れか一方
のエッジのタイミングを固定にして他方のエッジのタイ
ミングを変動させることで該同期クロック信号のデュー
ティ比を変化させるクロック信号生成回路と、該同期ク
ロック信号と同期してデータ信号を処理する回路を含む
ことを特徴とするシステム。 - 【請求項4】前記クロック信号生成回路は、基準クロッ
ク信号を異なった時間遅延させることで異なった遅延時
間を有する複数の遅延クロック信号を生成する遅延クロ
ック信号生成回路と、該複数の遅延クロック信号から1
つのクロック信号を順次選択して該基準クロック信号と
組み合わせることで前記同期クロック信号を生成するデ
ューティ比制御回路を含むことを特徴とする請求項3記
載のシステム。 - 【請求項5】同期クロック信号の立ち上がりエッジ及び
立ち下がりエッジの何れか一方のエッジのタイミングを
固定にして他方のエッジのタイミングを変動させること
で該同期クロック信号のデューティ比を変化させるクロ
ック信号生成回路と、 該同期クロック信号と同期してデータ信号を処理するド
ライバ回路と、該ドライバ回路からの表示データ信号を
表示する表示部を含むことを特徴とする表示装置。 - 【請求項6】前記クロック信号生成回路は、基準クロッ
ク信号を異なった時間遅延させることで異なった遅延時
間を有する複数の遅延クロック信号を生成する遅延クロ
ック信号生成回路と、該複数の遅延クロック信号から1
つのクロック信号を順次選択して該基準クロック信号と
組み合わせることで前記同期クロック信号を生成するデ
ューティ比制御回路を含むことを特徴とする請求項5記
載の表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259578A JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
US09/939,845 US6856373B2 (en) | 2000-08-29 | 2001-08-27 | Liquid crystal display apparatus and reduction of electromagnetic interference |
US10/955,756 US7592994B2 (en) | 2000-08-29 | 2004-09-30 | Liquid crystal display apparatus and reduction of electromagnetic interference |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259578A JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002072973A true JP2002072973A (ja) | 2002-03-12 |
Family
ID=18747738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000259578A Pending JP2002072973A (ja) | 2000-08-29 | 2000-08-29 | クロック信号生成回路及び表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002072973A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017055363A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | クロック生成回路及び無線受信機 |
CN110459161A (zh) * | 2019-08-23 | 2019-11-15 | 北京集创北方科技股份有限公司 | 接收装置、驱动芯片、显示装置及电子设备 |
WO2020124870A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市华星光电技术有限公司 | 信号传输***及信号传输方法 |
CN112533321A (zh) * | 2019-09-19 | 2021-03-19 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
-
2000
- 2000-08-29 JP JP2000259578A patent/JP2002072973A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017055363A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | クロック生成回路及び無線受信機 |
WO2020124870A1 (zh) * | 2018-12-20 | 2020-06-25 | 深圳市华星光电技术有限公司 | 信号传输***及信号传输方法 |
CN110459161A (zh) * | 2019-08-23 | 2019-11-15 | 北京集创北方科技股份有限公司 | 接收装置、驱动芯片、显示装置及电子设备 |
CN112533321A (zh) * | 2019-09-19 | 2021-03-19 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
CN112533321B (zh) * | 2019-09-19 | 2024-01-16 | 株式会社东芝 | Led驱动控制电路、电子电路以及led驱动控制方法 |
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