JP2002064584A - Ｈｄｌｃ送受信装置、及び、ｈｄｌｃ受信装置、及び、ｈｄｌｃ送信装置 - Google Patents
Ｈｄｌｃ送受信装置、及び、ｈｄｌｃ受信装置、及び、ｈｄｌｃ送信装置Info
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- JP2002064584A JP2002064584A JP2000251204A JP2000251204A JP2002064584A JP 2002064584 A JP2002064584 A JP 2002064584A JP 2000251204 A JP2000251204 A JP 2000251204A JP 2000251204 A JP2000251204 A JP 2000251204A JP 2002064584 A JP2002064584 A JP 2002064584A
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Abstract
(57)【要約】
【課題】 低消費電力であるＨＤＬＣ送受信装置、及
び、ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置を提供
する。 【解決手段】 ＨＤＬＣ送受信装置１０において、Ｓ／
Ｐ変換回路２２と受信ＦＩＦＯ回路３２間のデータやり
取りが無い時は、Ｓ／Ｐ変換回路２２からＳ／Ｐ信号を
クロック停止制御回路１６に出力し、Ｐ／Ｓ変換回路２
４と送信ＦＩＦＯ回路３４間のデータやり取りが無い時
は、Ｐ／Ｓ変換回路２４からＰ／Ｓ信号をクロック停止
制御回路１６に出力し、ＣＰＵ４０とＣＰＵＩ／Ｆ３６
間のデータやり取りが無い時は、ＣＰＵ４０から、ＣＰ
Ｕ信号をクロック停止制御回路１６に出力しており、ク
ロック停止制御回路１６は、３つの信号が入力すると、
パラレルデータ処理部３０へのＳＹＳＣＬＫ供給を停止
するので、ＨＤＬＣ送受信装置１０の消費電力の低減を
図ることができる。
び、ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置を提供
する。 【解決手段】 ＨＤＬＣ送受信装置１０において、Ｓ／
Ｐ変換回路２２と受信ＦＩＦＯ回路３２間のデータやり
取りが無い時は、Ｓ／Ｐ変換回路２２からＳ／Ｐ信号を
クロック停止制御回路１６に出力し、Ｐ／Ｓ変換回路２
４と送信ＦＩＦＯ回路３４間のデータやり取りが無い時
は、Ｐ／Ｓ変換回路２４からＰ／Ｓ信号をクロック停止
制御回路１６に出力し、ＣＰＵ４０とＣＰＵＩ／Ｆ３６
間のデータやり取りが無い時は、ＣＰＵ４０から、ＣＰ
Ｕ信号をクロック停止制御回路１６に出力しており、ク
ロック停止制御回路１６は、３つの信号が入力すると、
パラレルデータ処理部３０へのＳＹＳＣＬＫ供給を停止
するので、ＨＤＬＣ送受信装置１０の消費電力の低減を
図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＨＤＬＣ（Ｈｉｇ
ｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ
Ｐｒｏｃｅｄｕｒｅ：ハイレベルデータリンクコント
ロール手順）フレームの送受信を行うＨＤＬＣ送受信装
置、及び、ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置
に関する。
ｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ
Ｐｒｏｃｅｄｕｒｅ：ハイレベルデータリンクコント
ロール手順）フレームの送受信を行うＨＤＬＣ送受信装
置、及び、ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置
に関する。
【０００２】
【従来の技術】現代のデータ通信システムにおけるデー
タ伝送は、ある場所のデータリンク送信機から、別の場
所のデータリンク受信機へ、アドレス等の制御信号を付
加されたデータのまとまりである「パケット」や「フレ
ーム」の形式で伝送される事が多い。この様なデータ通
信システムであって、データ通信の信頼性が高い通信シ
ステムの１つとして、ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ
Ｄａｔａ ＬｉｎｋＣｏｎｔｒｏｌ Ｐｒｏｃｅｄｕ
ｒｅ：ハイレベルデータリンクコントロール手順）を用
いたデータ通信システムが知られている。ＨＤＬＣを用
いたデータ通信によって、ＨＤＬＣフレームを送受信す
る送受信装置（以下、ＨＤＬＣ送受信装置）には、様々
な形態があるが、装置の製造コストが比較的低く、装置
の機能の柔軟性が高いＨＤＬＣ送受信装置は、ＨＤＬＣ
送受信処理の一部分をＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算処理装置）等を用
いてソフトウエアにより行い、他の一部分をハードウエ
アによって行っている。このような組合せにより、冗長
なハードウエアを有さず、ソフトウエアの処理項目を削
減しながらＨＤＬＣ送受信装置を構築することができ
る。従来のこの様なＨＤＬＣ送受信装置の一例が、特開
平６−２３７２８５号に記載されている。
タ伝送は、ある場所のデータリンク送信機から、別の場
所のデータリンク受信機へ、アドレス等の制御信号を付
加されたデータのまとまりである「パケット」や「フレ
ーム」の形式で伝送される事が多い。この様なデータ通
信システムであって、データ通信の信頼性が高い通信シ
ステムの１つとして、ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ
Ｄａｔａ ＬｉｎｋＣｏｎｔｒｏｌ Ｐｒｏｃｅｄｕ
ｒｅ：ハイレベルデータリンクコントロール手順）を用
いたデータ通信システムが知られている。ＨＤＬＣを用
いたデータ通信によって、ＨＤＬＣフレームを送受信す
る送受信装置（以下、ＨＤＬＣ送受信装置）には、様々
な形態があるが、装置の製造コストが比較的低く、装置
の機能の柔軟性が高いＨＤＬＣ送受信装置は、ＨＤＬＣ
送受信処理の一部分をＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算処理装置）等を用
いてソフトウエアにより行い、他の一部分をハードウエ
アによって行っている。このような組合せにより、冗長
なハードウエアを有さず、ソフトウエアの処理項目を削
減しながらＨＤＬＣ送受信装置を構築することができ
る。従来のこの様なＨＤＬＣ送受信装置の一例が、特開
平６−２３７２８５号に記載されている。
【０００３】図７を参照して、従来のＨＤＬＣ送受信装
置について説明する。図７は、ソフトウエアとハードウ
エアとで構成された従来のＨＤＬＣ送受信装置に関する
構成図である。同図に示されているＨＤＬＣ送受信ユニ
ットは、ＨＤＬＣ送受信装置５０とＣＰＵ８０で構成さ
れている。更に、ＨＤＬＣ送受信装置５０は、ＨＤＬＣ
フレーム処理部６０と、パラレルデータ処理部７０で構
成されている。また更に、ＨＤＬＣフレーム処理部６０
は、受信したＨＤＬＣフレームの解析や、送信するＨＤ
ＬＣフレームの構築や、データのシリアル／パラレル変
換（Ｓ／Ｐ変換）とパラレル／シリアル変換（Ｐ／Ｓ変
換）、及び、ＨＤＬＣフレームのＣＲＣ（Ｃｙｃｌｉｃ
ａｌ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検
査）コードの付加や解析等を行う。
置について説明する。図７は、ソフトウエアとハードウ
エアとで構成された従来のＨＤＬＣ送受信装置に関する
構成図である。同図に示されているＨＤＬＣ送受信ユニ
ットは、ＨＤＬＣ送受信装置５０とＣＰＵ８０で構成さ
れている。更に、ＨＤＬＣ送受信装置５０は、ＨＤＬＣ
フレーム処理部６０と、パラレルデータ処理部７０で構
成されている。また更に、ＨＤＬＣフレーム処理部６０
は、受信したＨＤＬＣフレームの解析や、送信するＨＤ
ＬＣフレームの構築や、データのシリアル／パラレル変
換（Ｓ／Ｐ変換）とパラレル／シリアル変換（Ｐ／Ｓ変
換）、及び、ＨＤＬＣフレームのＣＲＣ（Ｃｙｃｌｉｃ
ａｌ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ：巡回冗長検
査）コードの付加や解析等を行う。
【０００４】また、パラレルデータ処理部７０は、ＨＤ
ＬＣフレームの情報フレームのパラレルデータを一時的
に記憶したり、ＣＰＵ８０とのインターフェース処理を
行う。そして、パラレルデータ処理部７０は、ＣＰＵ８
０の動作クロックであるＳＹＳＣＬＫに同期して動作す
る。また、ＨＤＬＣフレーム処理部６０は、ＨＤＬＣフ
レームのシリアルデータの送受信に同期したＨＤＬＣＣ
ＬＫに同期して動作する。
ＬＣフレームの情報フレームのパラレルデータを一時的
に記憶したり、ＣＰＵ８０とのインターフェース処理を
行う。そして、パラレルデータ処理部７０は、ＣＰＵ８
０の動作クロックであるＳＹＳＣＬＫに同期して動作す
る。また、ＨＤＬＣフレーム処理部６０は、ＨＤＬＣフ
レームのシリアルデータの送受信に同期したＨＤＬＣＣ
ＬＫに同期して動作する。
【０００５】
【発明が解決しようとする課題】インターネットの普及
に伴って、データ通信において高信頼性であるＨＤＬＣ
を利用したＨＤＬＣ送受信装置の重要性が高まってい
る。更に、これらＨＤＬＣを利用したデータ通信は、所
定の位置に固定された固定端末装置同士のデータ通信だ
けでなく、移動可能な携帯端末装置とのデータ通信にま
で及んでいる。しかしながら、従来のＨＤＬＣ送受信装
置は、携帯端末装置における使用を考慮し、消費電力を
抑える設計がなされていなかった。よって、バッテリー
等の電源装置によって動作される携帯端末装置におい
て、従来のＨＤＬＣ送受信装置が組み込まれると、携帯
端末装置の動作時間（使用時間）が制限されてしまうと
いった問題がある。
に伴って、データ通信において高信頼性であるＨＤＬＣ
を利用したＨＤＬＣ送受信装置の重要性が高まってい
る。更に、これらＨＤＬＣを利用したデータ通信は、所
定の位置に固定された固定端末装置同士のデータ通信だ
けでなく、移動可能な携帯端末装置とのデータ通信にま
で及んでいる。しかしながら、従来のＨＤＬＣ送受信装
置は、携帯端末装置における使用を考慮し、消費電力を
抑える設計がなされていなかった。よって、バッテリー
等の電源装置によって動作される携帯端末装置におい
て、従来のＨＤＬＣ送受信装置が組み込まれると、携帯
端末装置の動作時間（使用時間）が制限されてしまうと
いった問題がある。
【０００６】本発明はこのような状況に鑑みてなされた
もので、低消費電力であるＨＤＬＣ送受信装置、及び、
ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置を提供する
ことを目的とする。
もので、低消費電力であるＨＤＬＣ送受信装置、及び、
ＨＤＬＣ受信装置、及び、ＨＤＬＣ送信装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の第１のＨＤＬＣ送受信装置は、ハイレベルデータリン
ク制御手順に基づくＨＤＬＣフレームをシリアル送受信
するＨＤＬＣ送受信装置において、前記ＨＤＬＣ送受信
装置は、第１のクロックが供給されることによって前記
ＨＤＬＣフレームを送受信してフレーム処理を行うフレ
ーム処理部と、第２のクロックが供給されることによっ
て前記フレーム処理部と演算処理部との間でパラレルデ
ータの入出力を行うパラレルデータ処理部と、前記パラ
レルデータ処理部への前記第２のクロック供給の停止制
御が行えるクロック停止制御部とを有し、前記フレーム
処理部は、他の装置からシリアル送信された前記ＨＤＬ
Ｃフレームを受信してフレーム処理し、前記受信した前
記ＨＤＬＣフレームの情報フレームをパラレル変換して
前記パラレルデータ処理部に出力するシリアル／パラレ
ル変換部と、前記パラレルデータ処理部から出力された
前記情報フレームのパラレルデータをフレーム処理して
前記ＨＤＬＣフレームとし、前記ＨＤＬＣフレームをシ
リアル変換して他の装置にシリアル送信するパラレル／
シリアル変換部とを備え、前記クロック停止制御部に、
前記演算処理部と前記パラレルデータ処理部との通信停
止状態を示すＣＰＵ信号と、前記シリアル／パラレル変
換部の通信停止状態を示すＳ／Ｐ信号と、前記パラレル
／シリアル変換部の通信停止状態を示すＰ／Ｓ信号とが
入力された場合は、前記クロック停止制御部は、前記パ
ラレルデータ処理部への前記第２のクロックの供給を停
止することを特徴とする。
の第１のＨＤＬＣ送受信装置は、ハイレベルデータリン
ク制御手順に基づくＨＤＬＣフレームをシリアル送受信
するＨＤＬＣ送受信装置において、前記ＨＤＬＣ送受信
装置は、第１のクロックが供給されることによって前記
ＨＤＬＣフレームを送受信してフレーム処理を行うフレ
ーム処理部と、第２のクロックが供給されることによっ
て前記フレーム処理部と演算処理部との間でパラレルデ
ータの入出力を行うパラレルデータ処理部と、前記パラ
レルデータ処理部への前記第２のクロック供給の停止制
御が行えるクロック停止制御部とを有し、前記フレーム
処理部は、他の装置からシリアル送信された前記ＨＤＬ
Ｃフレームを受信してフレーム処理し、前記受信した前
記ＨＤＬＣフレームの情報フレームをパラレル変換して
前記パラレルデータ処理部に出力するシリアル／パラレ
ル変換部と、前記パラレルデータ処理部から出力された
前記情報フレームのパラレルデータをフレーム処理して
前記ＨＤＬＣフレームとし、前記ＨＤＬＣフレームをシ
リアル変換して他の装置にシリアル送信するパラレル／
シリアル変換部とを備え、前記クロック停止制御部に、
前記演算処理部と前記パラレルデータ処理部との通信停
止状態を示すＣＰＵ信号と、前記シリアル／パラレル変
換部の通信停止状態を示すＳ／Ｐ信号と、前記パラレル
／シリアル変換部の通信停止状態を示すＰ／Ｓ信号とが
入力された場合は、前記クロック停止制御部は、前記パ
ラレルデータ処理部への前記第２のクロックの供給を停
止することを特徴とする。
【０００８】このＨＤＬＣ送受信装置によれば、ＣＰＵ
信号とＳ／Ｐ信号とＰ／Ｓ信号とが全てクロック停止制
御部に入力した時に、パラレルデータ処理部への第２の
クロックを停止させるので、この停止時は、パラレルデ
ータ処理部の消費電力が低下する。よって、ＨＤＬＣ送
受信装置の消費電力を低下させることができる。また、
このＨＤＬＣ送受信装置を携帯端末装置に用いた場合
は、携帯端末装置の動作時間（使用時間）をより長くす
ることができる。
信号とＳ／Ｐ信号とＰ／Ｓ信号とが全てクロック停止制
御部に入力した時に、パラレルデータ処理部への第２の
クロックを停止させるので、この停止時は、パラレルデ
ータ処理部の消費電力が低下する。よって、ＨＤＬＣ送
受信装置の消費電力を低下させることができる。また、
このＨＤＬＣ送受信装置を携帯端末装置に用いた場合
は、携帯端末装置の動作時間（使用時間）をより長くす
ることができる。
【０００９】第２のＨＤＬＣ送受信装置では、前記シリ
アル／パラレル変換部は、前記ＨＤＬＣフレームの受信
がアイドル状態であること検出した時に、前記Ｓ／Ｐ信
号を前記クロック停止制御部に出力することを特徴とす
る。
アル／パラレル変換部は、前記ＨＤＬＣフレームの受信
がアイドル状態であること検出した時に、前記Ｓ／Ｐ信
号を前記クロック停止制御部に出力することを特徴とす
る。
【００１０】このＨＤＬＣ送受信装置によれば、ＨＤＬ
Ｃフレームの受信がアイドル状態となり、且つ、ＣＰＵ
信号とＰ／Ｓ信号とがクロック停止制御部に入力される
と、パラレルデータ処理部への第２のクロックを停止さ
せるので、この停止時は、パラレルデータ処理部の消費
電力が低下する。よって、ＨＤＬＣ送受信装置の消費電
力を低下させることができる。
Ｃフレームの受信がアイドル状態となり、且つ、ＣＰＵ
信号とＰ／Ｓ信号とがクロック停止制御部に入力される
と、パラレルデータ処理部への第２のクロックを停止さ
せるので、この停止時は、パラレルデータ処理部の消費
電力が低下する。よって、ＨＤＬＣ送受信装置の消費電
力を低下させることができる。
【００１１】第３のＨＤＬＣ送受信装置では、前記パラ
レル／シリアル変換部は、前記ＨＤＬＣフレームの送信
がアイドル状態であること検出した時に、前記Ｐ／Ｓ信
号を前記クロック停止制御部に出力することを特徴とす
る。
レル／シリアル変換部は、前記ＨＤＬＣフレームの送信
がアイドル状態であること検出した時に、前記Ｐ／Ｓ信
号を前記クロック停止制御部に出力することを特徴とす
る。
【００１２】このＨＤＬＣ送受信装置によれば、ＨＤＬ
Ｃフレームの送信がアイドル状態となり、且つ、ＣＰＵ
信号とＳ／Ｐ信号とがクロック停止制御部に出力される
と、パラレルデータ処理部への第２のクロックを停止さ
せるので、この停止時は、パラレルデータ処理部の消費
電力が低下する。よって、ＨＤＬＣ送受信装置の消費電
力を低下させることができる。
Ｃフレームの送信がアイドル状態となり、且つ、ＣＰＵ
信号とＳ／Ｐ信号とがクロック停止制御部に出力される
と、パラレルデータ処理部への第２のクロックを停止さ
せるので、この停止時は、パラレルデータ処理部の消費
電力が低下する。よって、ＨＤＬＣ送受信装置の消費電
力を低下させることができる。
【００１３】第１のＨＤＬＣ受信装置は、ハイレベルデ
ータリンク制御手順に基づくＨＤＬＣフレームをシリア
ル受信するＨＤＬＣ受信装置において、前記ＨＤＬＣ受
信装置は、第１のクロックが供給されることによって前
記ＨＤＬＣフレームを受信してフレーム処理を行うフレ
ーム処理部と、第２のクロックが供給されることによっ
て前記フレーム処理部と演算処理部との間でパラレルデ
ータ処理を行うパラレルデータ処理部と、前記パラレル
データ処理部への前記第２のクロック供給を停止する制
御が行えるクロック停止制御部とを有し、前記フレーム
処理部は、他の装置からシリアル送信された前記ＨＤＬ
Ｃフレームを受信してフレーム処理し、前記受信した前
記ＨＤＬＣフレームの情報フレームをパラレル変換し、
前記パラレル変換した前記情報フレームを前記パラレル
データ処理部に出力するシリアル／パラレル変換部を備
え、前記クロック停止制御部に、前記演算処理部と前記
パラレルデータ処理部との通信停止状態を示すＣＰＵ信
号と、前記シリアル／パラレル変換部の通信停止状態を
示すＳ／Ｐ信号との両信号が入力された場合は、前記ク
ロック停止制御部は、前記パラレルデータ処理部への前
記第２のクロックの供給を停止することを特徴とする。
ータリンク制御手順に基づくＨＤＬＣフレームをシリア
ル受信するＨＤＬＣ受信装置において、前記ＨＤＬＣ受
信装置は、第１のクロックが供給されることによって前
記ＨＤＬＣフレームを受信してフレーム処理を行うフレ
ーム処理部と、第２のクロックが供給されることによっ
て前記フレーム処理部と演算処理部との間でパラレルデ
ータ処理を行うパラレルデータ処理部と、前記パラレル
データ処理部への前記第２のクロック供給を停止する制
御が行えるクロック停止制御部とを有し、前記フレーム
処理部は、他の装置からシリアル送信された前記ＨＤＬ
Ｃフレームを受信してフレーム処理し、前記受信した前
記ＨＤＬＣフレームの情報フレームをパラレル変換し、
前記パラレル変換した前記情報フレームを前記パラレル
データ処理部に出力するシリアル／パラレル変換部を備
え、前記クロック停止制御部に、前記演算処理部と前記
パラレルデータ処理部との通信停止状態を示すＣＰＵ信
号と、前記シリアル／パラレル変換部の通信停止状態を
示すＳ／Ｐ信号との両信号が入力された場合は、前記ク
ロック停止制御部は、前記パラレルデータ処理部への前
記第２のクロックの供給を停止することを特徴とする。
【００１４】このＨＤＬＣ受信装置によれば、ＣＰＵ信
号とＳ／Ｐ信号との両信号がクロック停止制御部に出力
された時に、パラレルデータ処理部への第２のクロック
を停止させるので、この停止時は、パラレルデータ処理
部の消費電力が低下する。よって、ＨＤＬＣ受信装置の
消費電力を低下させることができる。また、このＨＤＬ
Ｃ受信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。
号とＳ／Ｐ信号との両信号がクロック停止制御部に出力
された時に、パラレルデータ処理部への第２のクロック
を停止させるので、この停止時は、パラレルデータ処理
部の消費電力が低下する。よって、ＨＤＬＣ受信装置の
消費電力を低下させることができる。また、このＨＤＬ
Ｃ受信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。
【００１５】第２のＨＤＬＣ受信装置では、前記シリア
ル／パラレル変換部は、前記ＨＤＬＣフレームの受信が
アイドル状態であること検出した時に、前記Ｓ／Ｐ信号
を前記クロック停止制御部に出力することを特徴とす
る。
ル／パラレル変換部は、前記ＨＤＬＣフレームの受信が
アイドル状態であること検出した時に、前記Ｓ／Ｐ信号
を前記クロック停止制御部に出力することを特徴とす
る。
【００１６】このＨＤＬＣ受信装置によれば、ＨＤＬＣ
フレームの受信がアイドル状態となり、且つ、ＣＰＵ信
号がクロック停止制御部に出力されると、パラレルデー
タ処理部への第２のクロックを停止させるので、この停
止時は、パラレルデータ処理部の消費電力が低下する。
よって、ＨＤＬＣ受信装置の消費電力を低下させること
ができる。
フレームの受信がアイドル状態となり、且つ、ＣＰＵ信
号がクロック停止制御部に出力されると、パラレルデー
タ処理部への第２のクロックを停止させるので、この停
止時は、パラレルデータ処理部の消費電力が低下する。
よって、ＨＤＬＣ受信装置の消費電力を低下させること
ができる。
【００１７】第１のＨＤＬＣ送信装置では、ハイレベル
データリンク制御手順に基づくＨＤＬＣフレームをシリ
アル送受信するＨＤＬＣ送信装置において、前記ＨＤＬ
Ｃ送信装置は、第１のクロックが供給されることによっ
てフレーム処理して前記ＨＤＬＣフレームを送信するフ
レーム処理部と、第２のクロックが供給されることによ
って前記フレーム処理部と演算処理部との間でパラレル
データ処理を行うパラレルデータ処理部と、前記パラレ
ルデータ処理部への前記第２のクロック供給を停止する
制御が行えるクロック停止制御部とを有し、前記フレー
ム処理部は、前記パラレルデータ処理部から出力された
情報フレームのパラレルデータをシリアル変換し、前記
シリアル変換した前記情報フレームを前記ＨＤＬＣフレ
ームとして他の装置にシリアル送信するパラレル／シリ
アル変換部を備え、前記クロック停止制御部に、前記演
算処理部と前記パラレルデータ処理部との通信停止状態
を示すＣＰＵ信号と、前記パラレル／シリアル変換部の
通信停止状態を示すＰ／Ｓ信号との両信号が出力された
時に、前記クロック停止制御部は、前記パラレルデータ
処理部への前記第２のクロックの供給を停止することを
特徴とする。
データリンク制御手順に基づくＨＤＬＣフレームをシリ
アル送受信するＨＤＬＣ送信装置において、前記ＨＤＬ
Ｃ送信装置は、第１のクロックが供給されることによっ
てフレーム処理して前記ＨＤＬＣフレームを送信するフ
レーム処理部と、第２のクロックが供給されることによ
って前記フレーム処理部と演算処理部との間でパラレル
データ処理を行うパラレルデータ処理部と、前記パラレ
ルデータ処理部への前記第２のクロック供給を停止する
制御が行えるクロック停止制御部とを有し、前記フレー
ム処理部は、前記パラレルデータ処理部から出力された
情報フレームのパラレルデータをシリアル変換し、前記
シリアル変換した前記情報フレームを前記ＨＤＬＣフレ
ームとして他の装置にシリアル送信するパラレル／シリ
アル変換部を備え、前記クロック停止制御部に、前記演
算処理部と前記パラレルデータ処理部との通信停止状態
を示すＣＰＵ信号と、前記パラレル／シリアル変換部の
通信停止状態を示すＰ／Ｓ信号との両信号が出力された
時に、前記クロック停止制御部は、前記パラレルデータ
処理部への前記第２のクロックの供給を停止することを
特徴とする。
【００１８】このＨＤＬＣ送信装置によれば、ＣＰＵ信
号とＰ／Ｓ信号との両信号がクロック停止制御部に出力
された時に、パラレルデータ処理部への第２のクロック
を停止させるので、この停止時は、パラレルデータ処理
部の消費電力が低下する。よって、ＨＤＬＣ送信装置の
消費電力を低下させることができる。また、このＨＤＬ
Ｃ送信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。
号とＰ／Ｓ信号との両信号がクロック停止制御部に出力
された時に、パラレルデータ処理部への第２のクロック
を停止させるので、この停止時は、パラレルデータ処理
部の消費電力が低下する。よって、ＨＤＬＣ送信装置の
消費電力を低下させることができる。また、このＨＤＬ
Ｃ送信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。
【００１９】第２のＨＤＬＣ送信装置では、前記パラレ
ル／シリアル変換部は、前記ＨＤＬＣフレームの送信が
アイドル状態であること検出した時に、前記Ｐ／Ｓ信号
を前記クロック停止制御部に出力することを特徴とす
る。
ル／シリアル変換部は、前記ＨＤＬＣフレームの送信が
アイドル状態であること検出した時に、前記Ｐ／Ｓ信号
を前記クロック停止制御部に出力することを特徴とす
る。
【００２０】このＨＤＬＣ送信装置によれば、ＨＤＬＣ
フレームの送信がアイドル状態となり、且つ、ＣＰＵ信
号がクロック停止制御部に出力されると、パラレルデー
タ処理部への第２のクロックを停止させるので、この停
止時は、パラレルデータ処理部の消費電力が低下する。
よって、ＨＤＬＣ送信装置の消費電力を低下させること
ができる。
フレームの送信がアイドル状態となり、且つ、ＣＰＵ信
号がクロック停止制御部に出力されると、パラレルデー
タ処理部への第２のクロックを停止させるので、この停
止時は、パラレルデータ処理部の消費電力が低下する。
よって、ＨＤＬＣ送信装置の消費電力を低下させること
ができる。
【００２１】
【発明の実施の形態】本実施形態のＨＤＬＣ送受信装置
の構成について、図１、図２を参照して説明する。図１
は、ＨＤＬＣ送受信装置の全体構成と演算処理部を示す
ブロック図、図２は、ＨＤＬＣフレーム構成を示す構成
図である。ＨＤＬＣ送受信装置１０は、フレーム処理部
２０と、パラレルデータ処理部３０と、クロック停止制
御部であるクロック停止制御回路１６とから構成されて
いる。また、演算処理部（以下ＣＰＵ）４０は、本実施
形態においては、ＨＤＬＣ送受信装置１０と、別の構成
としているが、ＨＤＬＣ送受信装置１０内の構成として
も良い。
の構成について、図１、図２を参照して説明する。図１
は、ＨＤＬＣ送受信装置の全体構成と演算処理部を示す
ブロック図、図２は、ＨＤＬＣフレーム構成を示す構成
図である。ＨＤＬＣ送受信装置１０は、フレーム処理部
２０と、パラレルデータ処理部３０と、クロック停止制
御部であるクロック停止制御回路１６とから構成されて
いる。また、演算処理部（以下ＣＰＵ）４０は、本実施
形態においては、ＨＤＬＣ送受信装置１０と、別の構成
としているが、ＨＤＬＣ送受信装置１０内の構成として
も良い。
【００２２】更に、フレーム処理部２０は、シリアル／
パラレル変換部であるＳ／Ｐ変換回路２２と、パラレル
／シリアル変換部であるＰ／Ｓ変換回路２４とを含んで
おり、各々の変換回路は、後述するパラレルデータ処理
部３０と、データのやり取りを行う。フレーム処理部２
０内のＳ／Ｐ変換回路２２は、他のＨＤＬＣ送信装置等
からＲＸＤ端子へシリアル送信されるＨＤＬＣフレーム
を受信する。
パラレル変換部であるＳ／Ｐ変換回路２２と、パラレル
／シリアル変換部であるＰ／Ｓ変換回路２４とを含んで
おり、各々の変換回路は、後述するパラレルデータ処理
部３０と、データのやり取りを行う。フレーム処理部２
０内のＳ／Ｐ変換回路２２は、他のＨＤＬＣ送信装置等
からＲＸＤ端子へシリアル送信されるＨＤＬＣフレーム
を受信する。
【００２３】ここで、ＨＤＬＣフレームの構成につい
て、図２を参照して説明する。送受信されるＨＤＬＣフ
レームには、前にフレームの開始を示すスタートフラグ
が付加され、後にはフレームの終わりを示すエンドフラ
グが付加されている。両フラグは、例えば、「０１１１
１１１０」の８ビットである。更に、ＨＤＬＣフレーム
は、空間アドレス、制御コード、情報フレーム、ＣＲＣ
コードからなる。また、ＣＲＣコードは、ＨＤＬＣフレ
ーム受信時に、Ｓ／Ｐ変換回路２２によってフレーム処
理する際のフレーム解析用のコードであり、ＨＤＬＣフ
レーム送信時には、Ｐ／Ｓ変換回路２４によってフレー
ム処理する際に付加されるコードである。尚、本実施形
態において、ＨＤＬＣフレームについては、情報フレー
ムとＣＲＣコードについてのみ説明する。
て、図２を参照して説明する。送受信されるＨＤＬＣフ
レームには、前にフレームの開始を示すスタートフラグ
が付加され、後にはフレームの終わりを示すエンドフラ
グが付加されている。両フラグは、例えば、「０１１１
１１１０」の８ビットである。更に、ＨＤＬＣフレーム
は、空間アドレス、制御コード、情報フレーム、ＣＲＣ
コードからなる。また、ＣＲＣコードは、ＨＤＬＣフレ
ーム受信時に、Ｓ／Ｐ変換回路２２によってフレーム処
理する際のフレーム解析用のコードであり、ＨＤＬＣフ
レーム送信時には、Ｐ／Ｓ変換回路２４によってフレー
ム処理する際に付加されるコードである。尚、本実施形
態において、ＨＤＬＣフレームについては、情報フレー
ムとＣＲＣコードについてのみ説明する。
【００２４】Ｓ／Ｐ変換回路２２の説明に戻す。受信さ
れたＨＤＬＣフレームは、Ｓ／Ｐ変換回路２２によっ
て、スタートフラグ、エンドフラグが検出され、情報フ
レームとＣＲＣコードが抽出される。Ｓ／Ｐ変換回路２
２は、抽出されたＣＲＣコードをフレーム解析によって
正誤判断し、正規のフレームであると認識した場合に、
抽出した情報フレームをパラレルデータに変換して、パ
ラレルデータ処理部３０の受信ＦＩＦＯ回路３２に出力
する。
れたＨＤＬＣフレームは、Ｓ／Ｐ変換回路２２によっ
て、スタートフラグ、エンドフラグが検出され、情報フ
レームとＣＲＣコードが抽出される。Ｓ／Ｐ変換回路２
２は、抽出されたＣＲＣコードをフレーム解析によって
正誤判断し、正規のフレームであると認識した場合に、
抽出した情報フレームをパラレルデータに変換して、パ
ラレルデータ処理部３０の受信ＦＩＦＯ回路３２に出力
する。
【００２５】また、Ｓ／Ｐ変換回路２２は、後述するク
ロック停止制御回路１６に対して、受信ｂｕｓｙ信号を
出力している。この受信ｂｕｓｙ信号は、Ｓ／Ｐ変換回
路２２が、抽出した情報フレームを受信ＦＩＦＯ回路３
２に出力している間、即ち、受信したＨＤＬＣフレーム
のスタートフラグ受信から、情報フレームを受信ＦＩＦ
Ｏ回路３２に出力完了するまで、ｈｉｇｈ信号を出力
し、それ以外の時は、ｌｏｗ信号（以下Ｓ／Ｐ信号１
２）をクロック停止制御回路１６に出力している。よっ
て、Ｓ／Ｐ変換回路２２によって受信するＨＤＬＣフレ
ームが無い、受信のアイドル状態である時に、Ｓ／Ｐ信
号１２が出力されることになる。
ロック停止制御回路１６に対して、受信ｂｕｓｙ信号を
出力している。この受信ｂｕｓｙ信号は、Ｓ／Ｐ変換回
路２２が、抽出した情報フレームを受信ＦＩＦＯ回路３
２に出力している間、即ち、受信したＨＤＬＣフレーム
のスタートフラグ受信から、情報フレームを受信ＦＩＦ
Ｏ回路３２に出力完了するまで、ｈｉｇｈ信号を出力
し、それ以外の時は、ｌｏｗ信号（以下Ｓ／Ｐ信号１
２）をクロック停止制御回路１６に出力している。よっ
て、Ｓ／Ｐ変換回路２２によって受信するＨＤＬＣフレ
ームが無い、受信のアイドル状態である時に、Ｓ／Ｐ信
号１２が出力されることになる。
【００２６】Ｐ／Ｓ変換回路２４は、パラレルデータ処
理部３０の送信ＦＩＦＯ回路３４に送信用のパラレルデ
ータが書き込まれた事を認識した場合に、スタートフラ
グをＴＸＤ端子からシリアル送信し、その後に送信ＦＩ
ＦＯ回路３４に書き込まれたパラレルデータを情報フレ
ームとして、Ｐ／Ｓ変換回路２４内の図示しないシフト
レジスタに書き込み、順次シリアル変換を行ってシリア
ル送信する。そして、情報フレームのシリアル送信が終
わった後に、例えば１６ビットのＣＲＣコードを送信
し、次に、ストップフラグを送信する。この様にして、
１つのＨＤＬＣフレームのシリアル送信が完了する。
理部３０の送信ＦＩＦＯ回路３４に送信用のパラレルデ
ータが書き込まれた事を認識した場合に、スタートフラ
グをＴＸＤ端子からシリアル送信し、その後に送信ＦＩ
ＦＯ回路３４に書き込まれたパラレルデータを情報フレ
ームとして、Ｐ／Ｓ変換回路２４内の図示しないシフト
レジスタに書き込み、順次シリアル変換を行ってシリア
ル送信する。そして、情報フレームのシリアル送信が終
わった後に、例えば１６ビットのＣＲＣコードを送信
し、次に、ストップフラグを送信する。この様にして、
１つのＨＤＬＣフレームのシリアル送信が完了する。
【００２７】また、Ｐ／Ｓ変換回路２４は、後述するク
ロック停止制御回路１６に対して、送信ｂｕｓｙ信号を
出力している。この送信ｂｕｓｙ信号は、Ｐ／Ｓ変換回
路２４が、送信用のパラレルデータを送信ＦＩＦＯ回路
３４から読み出している間、即ち、スタートフラグの送
信から、ＣＲＣコードの送信まで、ｈｉｇｈ信号を出力
し、それ以外の時は、ｌｏｗ信号（以下Ｐ／Ｓ信号１
４）をクロック停止制御回路１６に出力している。よっ
て、Ｐ／Ｓ変換回路２４によって送信するＨＤＬＣフレ
ームが無い、送信のアイドル状態である時に、Ｐ／Ｓ信
号１４が出力されることになる。
ロック停止制御回路１６に対して、送信ｂｕｓｙ信号を
出力している。この送信ｂｕｓｙ信号は、Ｐ／Ｓ変換回
路２４が、送信用のパラレルデータを送信ＦＩＦＯ回路
３４から読み出している間、即ち、スタートフラグの送
信から、ＣＲＣコードの送信まで、ｈｉｇｈ信号を出力
し、それ以外の時は、ｌｏｗ信号（以下Ｐ／Ｓ信号１
４）をクロック停止制御回路１６に出力している。よっ
て、Ｐ／Ｓ変換回路２４によって送信するＨＤＬＣフレ
ームが無い、送信のアイドル状態である時に、Ｐ／Ｓ信
号１４が出力されることになる。
【００２８】尚、少なくとも、Ｓ／Ｐ変換回路２２によ
るＨＤＬＣフレームの受信動作と、Ｐ／Ｓ変換回路２４
によるＨＤＬＣフレームの送信動作とを行う時は、フレ
ーム処理部２０には、第１のクロックであるＨＤＬＣＣ
ＬＫが供給されて送受信動作が可能となっている。ま
た、このＨＤＬＣＣＬＫの周波数は、後述する第２のク
ロックであるところのＳＹＳＣＬＫの周波数よりも低い
ＨＤＬＣフレーム送受信のボーレートクロックである。
一例として、ＨＤＬＣＣＬＫの周波数は、４０ｋＨｚで
あり、ＳＹＳＣＬＫの周波数は、２０〜３０ＭＨｚであ
る。
るＨＤＬＣフレームの受信動作と、Ｐ／Ｓ変換回路２４
によるＨＤＬＣフレームの送信動作とを行う時は、フレ
ーム処理部２０には、第１のクロックであるＨＤＬＣＣ
ＬＫが供給されて送受信動作が可能となっている。ま
た、このＨＤＬＣＣＬＫの周波数は、後述する第２のク
ロックであるところのＳＹＳＣＬＫの周波数よりも低い
ＨＤＬＣフレーム送受信のボーレートクロックである。
一例として、ＨＤＬＣＣＬＫの周波数は、４０ｋＨｚで
あり、ＳＹＳＣＬＫの周波数は、２０〜３０ＭＨｚであ
る。
【００２９】パラレルデータ処理部３０は、受信ＦＩＦ
Ｏ回路３２と、送信ＦＩＦＯ回路３４と、ＣＰＵとのイ
ンターフェースであるＣＰＵＩ／Ｆ３６から構成されて
いる。受信ＦＩＦＯ回路３２は、ＨＤＬＣフレーム受信
時において、Ｓ／Ｐ変換回路２２から出力される情報フ
レームを蓄積していき、この蓄積が完了すると、ＣＰＵ
Ｉ／Ｆ３６に情報フレームのデータを受け渡す。また、
受信ＦＩＦＯ回路３２は、蓄積中のデータ蓄積バイト数
を受信ステータス情報として、ＣＰＵＩ／Ｆ３６に出力
している。ＣＰＵＩ／Ｆ３６は、ＨＤＬＣフレーム受信
時に、受信ＦＩＦＯ回路３２で蓄積完了した情報フレー
ムのデータを受け渡される。そして、受信ＦＩＦＯ回路
３２からの受信ステータス情報によって、割り込み信号
ＩＮＴをＣＰＵ４０に出力する。ＣＰＵ４０は、この割
り込み信号ＩＮＴにより、ＣＰＵＩ／Ｆ３６に受け渡さ
れた情報フレームのデータを読み出す。
Ｏ回路３２と、送信ＦＩＦＯ回路３４と、ＣＰＵとのイ
ンターフェースであるＣＰＵＩ／Ｆ３６から構成されて
いる。受信ＦＩＦＯ回路３２は、ＨＤＬＣフレーム受信
時において、Ｓ／Ｐ変換回路２２から出力される情報フ
レームを蓄積していき、この蓄積が完了すると、ＣＰＵ
Ｉ／Ｆ３６に情報フレームのデータを受け渡す。また、
受信ＦＩＦＯ回路３２は、蓄積中のデータ蓄積バイト数
を受信ステータス情報として、ＣＰＵＩ／Ｆ３６に出力
している。ＣＰＵＩ／Ｆ３６は、ＨＤＬＣフレーム受信
時に、受信ＦＩＦＯ回路３２で蓄積完了した情報フレー
ムのデータを受け渡される。そして、受信ＦＩＦＯ回路
３２からの受信ステータス情報によって、割り込み信号
ＩＮＴをＣＰＵ４０に出力する。ＣＰＵ４０は、この割
り込み信号ＩＮＴにより、ＣＰＵＩ／Ｆ３６に受け渡さ
れた情報フレームのデータを読み出す。
【００３０】また、ＣＰＵＩ／Ｆ３６は、ＨＤＬＣフレ
ーム送信時には、ＣＰＵ４０から出力されたデータを受
け渡され、そのデータを送信ＦＩＦＯ回路３４に出力す
る。尚、この送信されるデータは、情報フレームに対応
するデータとして説明するが、実際は、ＨＤＬＣフレー
ムの空間アドレス等も出力されている。送信ＦＩＦＯ回
路３４は、ＣＰＵＩ／Ｆ３６から出力されたデータが書
き込まれる。このデータが書き込まれると、Ｐ／Ｓ変換
回路２４によって読み出され、情報フレームとしてシリ
アル送信される。
ーム送信時には、ＣＰＵ４０から出力されたデータを受
け渡され、そのデータを送信ＦＩＦＯ回路３４に出力す
る。尚、この送信されるデータは、情報フレームに対応
するデータとして説明するが、実際は、ＨＤＬＣフレー
ムの空間アドレス等も出力されている。送信ＦＩＦＯ回
路３４は、ＣＰＵＩ／Ｆ３６から出力されたデータが書
き込まれる。このデータが書き込まれると、Ｐ／Ｓ変換
回路２４によって読み出され、情報フレームとしてシリ
アル送信される。
【００３１】また、ＣＰＵＩ／Ｆ３６とＣＰＵ４０と
は、空間アドレスを出力する為のアドレスバス（Ａ−Ｂ
ＵＳ）、リード／ライト信号を出力するＲ／Ｗ、ＣＰＵ
Ｉ／Ｆ３６や図示しない記憶素子とのアクセス時にｈｉ
ｇｈになるチップセレクト信号を出力するＣＳ、情報フ
レームに関するデータを入出力する為のデータバス（Ｄ
−ＢＵＳ）、ＣＰＵＩ／Ｆ３６からの割り込み信号ＩＮ
Ｔを入力するＩＮＴ等によって接続されている。
は、空間アドレスを出力する為のアドレスバス（Ａ−Ｂ
ＵＳ）、リード／ライト信号を出力するＲ／Ｗ、ＣＰＵ
Ｉ／Ｆ３６や図示しない記憶素子とのアクセス時にｈｉ
ｇｈになるチップセレクト信号を出力するＣＳ、情報フ
レームに関するデータを入出力する為のデータバス（Ｄ
−ＢＵＳ）、ＣＰＵＩ／Ｆ３６からの割り込み信号ＩＮ
Ｔを入力するＩＮＴ等によって接続されている。
【００３２】そして、チップセレクト信号は、後述する
クロック停止制御回路１６に対して、ＣＰＵＩ／Ｆｂｕ
ｓｙ信号を出力している。このＣＰＵＩ／Ｆｂｕｓｙ信
号は、ＣＰＵ４０とＣＰＵＩ／Ｆ３６との間においてデ
ータをやり取りする時には、ｈｉｇｈ信号を、それ以外
の時は、ｌｏｗ信号（以下ＣＰＵ信号１８）をクロック
停止制御回路１６に出力している。また、パラレルデー
タ処理部３０には、ＣＰＵ４０にも供給されている動作
クロックＳＹＳＣＬＫが、クロック停止制御回路１６を
介して供給されている。クロック停止制御回路１６によ
って、パラレルデータ処理部３０にＳＹＳＣＬＫが供給
されている期間において、パラレルデータ処理部３０は
処理動作が可能となっている。
クロック停止制御回路１６に対して、ＣＰＵＩ／Ｆｂｕ
ｓｙ信号を出力している。このＣＰＵＩ／Ｆｂｕｓｙ信
号は、ＣＰＵ４０とＣＰＵＩ／Ｆ３６との間においてデ
ータをやり取りする時には、ｈｉｇｈ信号を、それ以外
の時は、ｌｏｗ信号（以下ＣＰＵ信号１８）をクロック
停止制御回路１６に出力している。また、パラレルデー
タ処理部３０には、ＣＰＵ４０にも供給されている動作
クロックＳＹＳＣＬＫが、クロック停止制御回路１６を
介して供給されている。クロック停止制御回路１６によ
って、パラレルデータ処理部３０にＳＹＳＣＬＫが供給
されている期間において、パラレルデータ処理部３０は
処理動作が可能となっている。
【００３３】次に、クロック停止制御回路１６につい
て、図３、図４を参照して説明する。図３は、クロック
停止制御回路の回路構成図、図４は、クロック停止制御
回路のタイミングチャートである。送信ｂｕｓｙ信号と
受信ｂｕｓｙ信号とＣＰＵＩ／Ｆｂｕｓｙ信号の３つの
ｂｕｓｙ信号は、３入力のオア回路１６１に入力してお
り、オア回路１６１の出力は、ＦＦ回路１６２に入力し
ている。ＳＹＳＣＬＫは、インバータ１６３を介して、
ＦＦ回路１６２のクロックとして入力している。そし
て、ＦＦ回路１６２の出力は、ＳＹＳＣＬＫと２入力の
アンド回路１６４に入力しており、アンド回路１６４の
出力は、クロック停止制御回路１６の出力として、パラ
レルデータ処理部３０に接続されている。
て、図３、図４を参照して説明する。図３は、クロック
停止制御回路の回路構成図、図４は、クロック停止制御
回路のタイミングチャートである。送信ｂｕｓｙ信号と
受信ｂｕｓｙ信号とＣＰＵＩ／Ｆｂｕｓｙ信号の３つの
ｂｕｓｙ信号は、３入力のオア回路１６１に入力してお
り、オア回路１６１の出力は、ＦＦ回路１６２に入力し
ている。ＳＹＳＣＬＫは、インバータ１６３を介して、
ＦＦ回路１６２のクロックとして入力している。そし
て、ＦＦ回路１６２の出力は、ＳＹＳＣＬＫと２入力の
アンド回路１６４に入力しており、アンド回路１６４の
出力は、クロック停止制御回路１６の出力として、パラ
レルデータ処理部３０に接続されている。
【００３４】よって、図４に示すように、送信ｂｕｓｙ
信号と受信ｂｕｓｙ信号とＣＰＵＩ／Ｆｂｕｓｙ信号の
いずれか１つのｂｕｓｙ信号がｈｉｇｈであると、ＦＦ
回路１６２の出力はｈｉｇｈとなるので、アンド回路１
６４からはＳＹＳＣＬＫが出力される。また、逆に３つ
のｂｕｓｙ信号が全てｌｏｗである時、即ちＳ／Ｐ信号
１２、Ｐ／Ｓ信号１４、ＣＰＵ信号１８がオア回路１６
１に入力された時は、ＦＦ回路１６２の出力はｌｏｗと
なり、このｌｏｗの区間（図４で斜線で示した区間）
は、アンド回路１６４からはＳＹＳＣＬＫが出力されな
い。よって、この区間は、パラレルデータ処理部３０に
ＳＹＳＣＬＫが供給されないＳＹＳＣＬＫ停止区間とな
る。
信号と受信ｂｕｓｙ信号とＣＰＵＩ／Ｆｂｕｓｙ信号の
いずれか１つのｂｕｓｙ信号がｈｉｇｈであると、ＦＦ
回路１６２の出力はｈｉｇｈとなるので、アンド回路１
６４からはＳＹＳＣＬＫが出力される。また、逆に３つ
のｂｕｓｙ信号が全てｌｏｗである時、即ちＳ／Ｐ信号
１２、Ｐ／Ｓ信号１４、ＣＰＵ信号１８がオア回路１６
１に入力された時は、ＦＦ回路１６２の出力はｌｏｗと
なり、このｌｏｗの区間（図４で斜線で示した区間）
は、アンド回路１６４からはＳＹＳＣＬＫが出力されな
い。よって、この区間は、パラレルデータ処理部３０に
ＳＹＳＣＬＫが供給されないＳＹＳＣＬＫ停止区間とな
る。
【００３５】ここで、Ｓ／Ｐ信号１２、Ｐ／Ｓ信号１
４、ＣＰＵ信号１８が、クロック停止制御回路１６に出
力される場合のＨＤＬＣ送受信装置１０の動作状況を各
信号毎にまとめる。 （１）Ｓ／Ｐ信号１２が出力。 （ａ）Ｓ／Ｐ変換回路２２が抽出した情報フレームを受
信ＦＩＦＯ回路３２に出力していない時。 （２）Ｐ／Ｓ信号１４が出力。 （ｂ）Ｐ／Ｓ変換回路２４が送信用のパラレルデータを
送信ＦＩＦＯ回路３４から読み出していない時。 （３）ＣＰＵ信号１８が出力。 （ｃ）ＣＰＵ４０とＣＰＵＩ／Ｆ３６との間においてデ
ータをやり取りしていない時。 （ｄ）受信ＦＩＦＯ回路３２からＣＰＵＩ／Ｆ３６への
データ出力していない時。 （ｅ）ＣＰＵＩ／Ｆ３６から送信ＦＩＦＯ回路３４への
データ出力していない時。
４、ＣＰＵ信号１８が、クロック停止制御回路１６に出
力される場合のＨＤＬＣ送受信装置１０の動作状況を各
信号毎にまとめる。 （１）Ｓ／Ｐ信号１２が出力。 （ａ）Ｓ／Ｐ変換回路２２が抽出した情報フレームを受
信ＦＩＦＯ回路３２に出力していない時。 （２）Ｐ／Ｓ信号１４が出力。 （ｂ）Ｐ／Ｓ変換回路２４が送信用のパラレルデータを
送信ＦＩＦＯ回路３４から読み出していない時。 （３）ＣＰＵ信号１８が出力。 （ｃ）ＣＰＵ４０とＣＰＵＩ／Ｆ３６との間においてデ
ータをやり取りしていない時。 （ｄ）受信ＦＩＦＯ回路３２からＣＰＵＩ／Ｆ３６への
データ出力していない時。 （ｅ）ＣＰＵＩ／Ｆ３６から送信ＦＩＦＯ回路３４への
データ出力していない時。
【００３６】よって、上記（ａ）〜（ｅ）の場合が全て
揃った時、即ち、パラレルデータ処理部３０とフレーム
処理部２０とのデータのやり取り時と、パラレルデータ
処理部３０とＣＰＵ４０とのデータのやり取り時と、パ
ラレルデータ処理部３０内のＣＰＵＩ／Ｆ３６と受信Ｆ
ＩＦＯ回路３２や送信ＦＩＦＯ回路３４とのデータのや
り取り時を除いて、クロック停止制御回路１６は、パラ
レルデータ処理部３０にＳＹＳＣＬＫを停止することに
なる。通常、ＣＰＵ４０に供給されるＳＹＳＣＬＫは高
速であるので、このＳＹＳＣＬＫの停止制御により、パ
ラレルデータ処理部３０における消費電力を低減するこ
とができる。以上が、ＨＤＬＣ送受信装置１０の各構成
についての説明である。
揃った時、即ち、パラレルデータ処理部３０とフレーム
処理部２０とのデータのやり取り時と、パラレルデータ
処理部３０とＣＰＵ４０とのデータのやり取り時と、パ
ラレルデータ処理部３０内のＣＰＵＩ／Ｆ３６と受信Ｆ
ＩＦＯ回路３２や送信ＦＩＦＯ回路３４とのデータのや
り取り時を除いて、クロック停止制御回路１６は、パラ
レルデータ処理部３０にＳＹＳＣＬＫを停止することに
なる。通常、ＣＰＵ４０に供給されるＳＹＳＣＬＫは高
速であるので、このＳＹＳＣＬＫの停止制御により、パ
ラレルデータ処理部３０における消費電力を低減するこ
とができる。以上が、ＨＤＬＣ送受信装置１０の各構成
についての説明である。
【００３７】次に、ＨＤＬＣ送受信装置１０のＨＤＬＣ
フレーム受信と送信の動作について、図５、図６を参照
して説明する。図５は、ＨＤＬＣフレーム受信時の動作
を示すフローチャート、図６は、ＨＤＬＣフレーム送信
時の動作を示すフローチャートである。
フレーム受信と送信の動作について、図５、図６を参照
して説明する。図５は、ＨＤＬＣフレーム受信時の動作
を示すフローチャート、図６は、ＨＤＬＣフレーム送信
時の動作を示すフローチャートである。
【００３８】（１）ＨＤＬＣフレームの受信時 先ず、Ｓ／Ｐ変換回路２２によって、ＨＤＬＣフレーム
を受信して、フレーム処理を行い、情報フレームをパラ
レルデータに変換する（ステップ１）。そして、Ｓ／Ｐ
変換回路２２から受信ｂｕｓｙ信号（ｈｉｇｈ）をクロ
ック停止制御回路１６に出力し（ステップ２）、クロッ
ク停止制御回路１６によってＳＹＳＣＬＫがパラレルデ
ータ処理部３０に供給される（ステップ３）。ＳＹＳＣ
ＬＫによってパラレルデータ処理部３０が動作するの
で、受信ＦＩＦＯ回路３２は、Ｓ／Ｐ変換回路２２から
出力された情報フレームのパラレルデータの蓄積を開始
する（ステップ４）。
を受信して、フレーム処理を行い、情報フレームをパラ
レルデータに変換する（ステップ１）。そして、Ｓ／Ｐ
変換回路２２から受信ｂｕｓｙ信号（ｈｉｇｈ）をクロ
ック停止制御回路１６に出力し（ステップ２）、クロッ
ク停止制御回路１６によってＳＹＳＣＬＫがパラレルデ
ータ処理部３０に供給される（ステップ３）。ＳＹＳＣ
ＬＫによってパラレルデータ処理部３０が動作するの
で、受信ＦＩＦＯ回路３２は、Ｓ／Ｐ変換回路２２から
出力された情報フレームのパラレルデータの蓄積を開始
する（ステップ４）。
【００３９】蓄積が完了すると、受信ステータス情報が
ＣＰＵＩ／Ｆ３６を経由して、割り込み信号ＩＮＴをＣ
ＰＵ４０に出力して、蓄積されたデータの読み出し要求
を行う。ＣＰＵ４０は、データを読み出すためにチップ
セレクト信号を出力するので、同時に、ＣＰＵＩ／Ｆｂ
ｕｓｙ信号（ｈｉｇｈ）をクロック停止制御回路１６に
出力する（ステップ５）。一方、この時、受信ＦＩＦＯ
回路３２は蓄積が完了しているので、Ｓ／Ｐ変換回路２
２はＳ／Ｐ信号１２をクロック停止制御回路１６に出力
するが、ＣＰＵＩ／Ｆｂｕｓｙ信号（ｈｉｇｈ）が出力
されているので、クロック停止制御回路１６は、ＳＹＳ
ＣＬＫの供給を停止しない。
ＣＰＵＩ／Ｆ３６を経由して、割り込み信号ＩＮＴをＣ
ＰＵ４０に出力して、蓄積されたデータの読み出し要求
を行う。ＣＰＵ４０は、データを読み出すためにチップ
セレクト信号を出力するので、同時に、ＣＰＵＩ／Ｆｂ
ｕｓｙ信号（ｈｉｇｈ）をクロック停止制御回路１６に
出力する（ステップ５）。一方、この時、受信ＦＩＦＯ
回路３２は蓄積が完了しているので、Ｓ／Ｐ変換回路２
２はＳ／Ｐ信号１２をクロック停止制御回路１６に出力
するが、ＣＰＵＩ／Ｆｂｕｓｙ信号（ｈｉｇｈ）が出力
されているので、クロック停止制御回路１６は、ＳＹＳ
ＣＬＫの供給を停止しない。
【００４０】受信ＦＩＦＯ回路３２からＣＰＵＩ／Ｆ３
６へデータが出力されると、ＣＰＵ４０は、ＣＰＵＩ／
Ｆ３６からデータを読み込む（ステップ６）。そして、
ＣＰＵ４０は、データ読み込みが完了すると、ＣＰＵ信
号１８をクロック停止制御回路１６に出力し（ステップ
７）、クロック停止制御回路１６は、パラレルデータ処
理部３０へのＳＹＳＣＬＫ供給を停止する（ステップ
８）。以上が、ＨＤＬＣ送受信装置１０によるＨＤＬＣ
フレームの受信動作である。
６へデータが出力されると、ＣＰＵ４０は、ＣＰＵＩ／
Ｆ３６からデータを読み込む（ステップ６）。そして、
ＣＰＵ４０は、データ読み込みが完了すると、ＣＰＵ信
号１８をクロック停止制御回路１６に出力し（ステップ
７）、クロック停止制御回路１６は、パラレルデータ処
理部３０へのＳＹＳＣＬＫ供給を停止する（ステップ
８）。以上が、ＨＤＬＣ送受信装置１０によるＨＤＬＣ
フレームの受信動作である。
【００４１】（２）ＨＤＬＣフレームの送信時 先ず、ＣＰＵ４０から送信するデータをＣＰＵＩ／Ｆ３
６に出力し（ステップ１１）、同時に、ＣＰＵＩ／Ｆｂ
ｕｓｙ信号（ｈｉｇｈ）をクロック停止制御回路１６に
出力する（ステップ１２）。そうすると、クロック停止
制御回路１６によってＳＹＳＣＬＫがパラレルデータ処
理部３０に供給される（ステップ１３）。ＳＹＳＣＬＫ
によってパラレルデータ処理部３０が動作するので、送
信ＦＩＦＯ回路３４は、ＣＰＵＩ／Ｆ３６から出力され
たデータの蓄積を開始する（ステップ１４）。
６に出力し（ステップ１１）、同時に、ＣＰＵＩ／Ｆｂ
ｕｓｙ信号（ｈｉｇｈ）をクロック停止制御回路１６に
出力する（ステップ１２）。そうすると、クロック停止
制御回路１６によってＳＹＳＣＬＫがパラレルデータ処
理部３０に供給される（ステップ１３）。ＳＹＳＣＬＫ
によってパラレルデータ処理部３０が動作するので、送
信ＦＩＦＯ回路３４は、ＣＰＵＩ／Ｆ３６から出力され
たデータの蓄積を開始する（ステップ１４）。
【００４２】蓄積が完了すると、Ｐ／Ｓ変換回路２４
は、送信ｂｕｓｙ信号（ｈｉｇｈ）をクロック停止制御
回路１６に出力する（ステップ１５）。一方、この時、
送信ＦＩＦＯ回路３４は蓄積が完了しているので、ＣＰ
Ｕ４０は、ＣＰＵ信号１８をクロック停止制御回路１６
に出力するが、送信ｂｕｓｙ信号（ｈｉｇｈ）が出力さ
れているので、クロック停止制御回路１６は、ＳＹＳＣ
ＬＫの供給を停止しない。
は、送信ｂｕｓｙ信号（ｈｉｇｈ）をクロック停止制御
回路１６に出力する（ステップ１５）。一方、この時、
送信ＦＩＦＯ回路３４は蓄積が完了しているので、ＣＰ
Ｕ４０は、ＣＰＵ信号１８をクロック停止制御回路１６
に出力するが、送信ｂｕｓｙ信号（ｈｉｇｈ）が出力さ
れているので、クロック停止制御回路１６は、ＳＹＳＣ
ＬＫの供給を停止しない。
【００４３】Ｐ／Ｓ変換回路２４は、送信ＦＩＦＯ回路
３４に蓄積されたデータを読み出し、シリアルデータに
変換し、フレーム処理を行って情報フレームとして送信
する（ステップ１６）。そして、Ｐ／Ｓ変換回路２４
は、情報フレームの送信が完了すると、Ｐ／Ｓ信号１４
をクロック停止制御回路１６に出力し（ステップ１
７）、クロック停止制御回路１６は、パラレルデータ処
理部３０へのＳＹＳＣＬＫ供給を停止する（ステップ１
８）。以上が、ＨＤＬＣ送受信装置１０によるＨＤＬＣ
フレームの送信動作である。
３４に蓄積されたデータを読み出し、シリアルデータに
変換し、フレーム処理を行って情報フレームとして送信
する（ステップ１６）。そして、Ｐ／Ｓ変換回路２４
は、情報フレームの送信が完了すると、Ｐ／Ｓ信号１４
をクロック停止制御回路１６に出力し（ステップ１
７）、クロック停止制御回路１６は、パラレルデータ処
理部３０へのＳＹＳＣＬＫ供給を停止する（ステップ１
８）。以上が、ＨＤＬＣ送受信装置１０によるＨＤＬＣ
フレームの送信動作である。
【００４４】本実施形態では、ＨＤＬＣ送受信装置１０
を説明したが、ＨＤＬＣ送信装置、或いはＨＤＬＣ受信
装置においても本発明を適用することができ、各々ＨＤ
ＬＣフレームの送信、受信において各々同様の効果を得
ることができる。本発明を適用したＨＤＬＣ送信装置の
場合は、フレーム処理部２０のＳ／Ｐ変換回路２２と、
パラレルデータ処理部３０の受信ＦＩＦＯ回路３２が無
い構成で、その他の構成は同様である。一方、ＨＤＬＣ
受信装置の場合は、フレーム処理部２０のＰ／Ｓ変換回
路２４と、パラレルデータ処理部３０の送信ＦＩＦＯ回
路３４が無い構成で、その他の構成は同様である。
を説明したが、ＨＤＬＣ送信装置、或いはＨＤＬＣ受信
装置においても本発明を適用することができ、各々ＨＤ
ＬＣフレームの送信、受信において各々同様の効果を得
ることができる。本発明を適用したＨＤＬＣ送信装置の
場合は、フレーム処理部２０のＳ／Ｐ変換回路２２と、
パラレルデータ処理部３０の受信ＦＩＦＯ回路３２が無
い構成で、その他の構成は同様である。一方、ＨＤＬＣ
受信装置の場合は、フレーム処理部２０のＰ／Ｓ変換回
路２４と、パラレルデータ処理部３０の送信ＦＩＦＯ回
路３４が無い構成で、その他の構成は同様である。
【００４５】
【発明の効果】本発明のによれば、ＣＰＵ信号とＳ／Ｐ
信号とＰ／Ｓ信号とが全てクロック停止制御部に入力し
た時に、パラレルデータ処理部への第２のクロックを停
止させるので、この停止時は、パラレルデータ処理部の
消費電力が低下する。よって、ＨＤＬＣ送受信装置の消
費電力を低下させることができる。また、このＨＤＬＣ
送受信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。また、ＨＤＬＣフレームの送受信が、アイドル状態
の場合は、その状態を検出し、パラレルデータ処理部へ
の第２のクロックを停止させるので、この停止時は、パ
ラレルデータ処理部の消費電力が低下する。よって、Ｈ
ＤＬＣ送受信装置の消費電力を低下させることができ
る。
信号とＰ／Ｓ信号とが全てクロック停止制御部に入力し
た時に、パラレルデータ処理部への第２のクロックを停
止させるので、この停止時は、パラレルデータ処理部の
消費電力が低下する。よって、ＨＤＬＣ送受信装置の消
費電力を低下させることができる。また、このＨＤＬＣ
送受信装置を携帯端末装置に用いた場合は、携帯端末装
置の動作時間（使用時間）をより長くすることができ
る。また、ＨＤＬＣフレームの送受信が、アイドル状態
の場合は、その状態を検出し、パラレルデータ処理部へ
の第２のクロックを停止させるので、この停止時は、パ
ラレルデータ処理部の消費電力が低下する。よって、Ｈ
ＤＬＣ送受信装置の消費電力を低下させることができ
る。
【図１】ＨＤＬＣ送受信装置の全体構成と演算処理部を
示すブロック図である。
示すブロック図である。
【図２】ＨＤＬＣフレーム構成を示す構成図である。
【図３】クロック停止制御回路の回路構成図である。
【図４】クロック停止制御回路のタイミングチャートで
ある。
ある。
【図５】ＨＤＬＣフレーム受信時の動作を示すフローチ
ャートである。
ャートである。
【図６】ＨＤＬＣフレーム送信時の動作を示すフローチ
ャートである。
ャートである。
【図７】従来のＨＤＬＣ送受信装置に関する構成図であ
る。
る。
１０ ＨＤＬＣ送受信装置 １２ Ｓ／Ｐ信号 １４ Ｐ／Ｓ信号 １６ クロック停止制御回路 １６１ オア回路 １６２ ＦＦ回路 １６３ インバータ １６４ アンド回路 １８ ＣＰＵ信号 ２０ フレーム処理部 ２２ Ｓ／Ｐ変換回路 ２４ Ｐ／Ｓ変換回路 ３０ パラレルデータ処理部 ３２ 受信ＦＩＦＯ回路 ３４ 送信ＦＩＦＯ回路 ３６ ＣＰＵＩ／Ｆ ４０ ＣＰＵ
Claims (7)
- 【請求項１】 ハイレベルデータリンク制御手順に基づ
くＨＤＬＣフレームをシリアル送受信するＨＤＬＣ送受
信装置において、 前記ＨＤＬＣ送受信装置は、第１のクロックが供給され
ることによって前記ＨＤＬＣフレームを送受信してフレ
ーム処理を行うフレーム処理部と、第２のクロックが供
給されることによって前記フレーム処理部と演算処理部
との間でパラレルデータの入出力を行うパラレルデータ
処理部と、前記パラレルデータ処理部への前記第２のク
ロック供給の停止制御が行えるクロック停止制御部とを
有し、 前記フレーム処理部は、他の装置からシリアル送信され
た前記ＨＤＬＣフレームを受信してフレーム処理し、前
記受信した前記ＨＤＬＣフレームの情報フレームをパラ
レル変換して前記パラレルデータ処理部に出力するシリ
アル／パラレル変換部と、前記パラレルデータ処理部か
ら出力された前記情報フレームのパラレルデータをフレ
ーム処理して前記ＨＤＬＣフレームとし、前記ＨＤＬＣ
フレームをシリアル変換して他の装置にシリアル送信す
るパラレル／シリアル変換部とを備え、 前記クロック停止制御部に、前記演算処理部と前記パラ
レルデータ処理部との通信停止状態を示すＣＰＵ信号
と、前記シリアル／パラレル変換部の通信停止状態を示
すＳ／Ｐ信号と、前記パラレル／シリアル変換部の通信
停止状態を示すＰ／Ｓ信号とが入力された場合は、前記
クロック停止制御部は、前記パラレルデータ処理部への
前記第２のクロックの供給を停止することを特徴とする
ＨＤＬＣ送受信装置。 - 【請求項２】 前記シリアル／パラレル変換部は、前記
ＨＤＬＣフレームの受信がアイドル状態であること検出
した時に、前記Ｓ／Ｐ信号を前記クロック停止制御部に
出力することを特徴とする請求項１記載のＨＤＬＣ送受
信装置。 - 【請求項３】 前記パラレル／シリアル変換部は、前記
ＨＤＬＣフレームの送信がアイドル状態であること検出
した時に、前記Ｐ／Ｓ信号を前記クロック停止制御部に
出力することを特徴とする請求項１記載のＨＤＬＣ送受
信装置。 - 【請求項４】 ハイレベルデータリンク制御手順に基づ
くＨＤＬＣフレームをシリアル受信するＨＤＬＣ受信装
置において、 前記ＨＤＬＣ受信装置は、第１のクロックが供給される
ことによって前記ＨＤＬＣフレームを受信してフレーム
処理を行うフレーム処理部と、第２のクロックが供給さ
れることによって前記フレーム処理部と演算処理部との
間でパラレルデータ処理を行うパラレルデータ処理部
と、前記パラレルデータ処理部への前記第２のクロック
供給を停止する制御が行えるクロック停止制御部とを有
し、 前記フレーム処理部は、他の装置からシリアル送信され
た前記ＨＤＬＣフレームを受信してフレーム処理し、前
記受信した前記ＨＤＬＣフレームの情報フレームをパラ
レル変換し、前記パラレル変換した前記情報フレームを
前記パラレルデータ処理部に出力するシリアル／パラレ
ル変換部を備え、 前記クロック停止制御部に、前記演算処理部と前記パラ
レルデータ処理部との通信停止状態を示すＣＰＵ信号
と、前記シリアル／パラレル変換部の通信停止状態を示
すＳ／Ｐ信号との両信号が入力された場合は、前記クロ
ック停止制御部は、前記パラレルデータ処理部への前記
第２のクロックの供給を停止することを特徴とするＨＤ
ＬＣ受信装置。 - 【請求項５】 前記シリアル／パラレル変換部は、前記
ＨＤＬＣフレームの受信がアイドル状態であること検出
した時に、前記Ｓ／Ｐ信号を前記クロック停止制御部に
出力することを特徴とする請求項４記載のＨＤＬＣ受信
装置。 - 【請求項６】 ハイレベルデータリンク制御手順に基づ
くＨＤＬＣフレームをシリアル送受信するＨＤＬＣ送信
装置において、 前記ＨＤＬＣ送信装置は、第１のクロックが供給される
ことによってフレーム処理して前記ＨＤＬＣフレームを
送信するフレーム処理部と、第２のクロックが供給され
ることによって前記フレーム処理部と演算処理部との間
でパラレルデータ処理を行うパラレルデータ処理部と、
前記パラレルデータ処理部への前記第２のクロック供給
を停止する制御が行えるクロック停止制御部とを有し、 前記フレーム処理部は、前記パラレルデータ処理部から
出力された情報フレームのパラレルデータをシリアル変
換し、前記シリアル変換した前記情報フレームを前記Ｈ
ＤＬＣフレームとして他の装置にシリアル送信するパラ
レル／シリアル変換部を備え、 前記クロック停止制御部に、前記演算処理部と前記パラ
レルデータ処理部との通信停止状態を示すＣＰＵ信号
と、前記パラレル／シリアル変換部の通信停止状態を示
すＰ／Ｓ信号との両信号が出力された時に、前記クロッ
ク停止制御部は、前記パラレルデータ処理部への前記第
２のクロックの供給を停止することを特徴とするＨＤＬ
Ｃ送信装置。 - 【請求項７】 前記パラレル／シリアル変換部は、前記
ＨＤＬＣフレームの送信がアイドル状態であること検出
した時に、前記Ｐ／Ｓ信号を前記クロック停止制御部に
出力することを特徴とする請求項６記載のＨＤＬＣ送信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000251204A JP2002064584A (ja) | 2000-08-22 | 2000-08-22 | Ｈｄｌｃ送受信装置、及び、ｈｄｌｃ受信装置、及び、ｈｄｌｃ送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000251204A JP2002064584A (ja) | 2000-08-22 | 2000-08-22 | Ｈｄｌｃ送受信装置、及び、ｈｄｌｃ受信装置、及び、ｈｄｌｃ送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064584A true JP2002064584A (ja) | 2002-02-28 |
Family
ID=18740641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000251204A Pending JP2002064584A (ja) | 2000-08-22 | 2000-08-22 | Ｈｄｌｃ送受信装置、及び、ｈｄｌｃ受信装置、及び、ｈｄｌｃ送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106685584A (zh) * | 2015-11-09 | 2017-05-17 | 中车大连电力牵引研发中心有限公司 | 基于fpga的hdlc收发控制器 |
-
2000
- 2000-08-22 JP JP2000251204A patent/JP2002064584A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106685584A (zh) * | 2015-11-09 | 2017-05-17 | 中车大连电力牵引研发中心有限公司 | 基于fpga的hdlc收发控制器 |
| CN106685584B (zh) * | 2015-11-09 | 2023-11-28 | 中车大连电力牵引研发中心有限公司 | 基于fpga的hdlc收发控制器 |
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