JP2002062335A - Board for inspecting semiconductor device, and production method of semiconductor device - Google Patents
Board for inspecting semiconductor device, and production method of semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、バーンイン検査、最終検査など半導体
製造工程における半導体装置の電気的特性の検査方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of inspecting electrical characteristics of a semiconductor device in a semiconductor manufacturing process such as a burn-in inspection and a final inspection.
【０００２】[0002]
【従来の技術】ＩＣやＬＳＩなどの半導体装置の製造工
程は、シリコンウエハ表面に集積回路を形成するまでの
いわゆる前工程と、このシリコンウエハを個別のチップ
に切り離して樹脂やセラミック等で封止するまでのいわ
ゆる後工程とに大別される。2. Description of the Related Art Manufacturing processes for semiconductor devices such as ICs and LSIs are so-called pre-processes until an integrated circuit is formed on the surface of a silicon wafer, and the silicon wafer is cut into individual chips and sealed with a resin or ceramic. This is roughly divided into a so-called post-process until the process.
【０００３】これらの半導体装置では前工程中の所定の
段階において、各回路の電気的特性検査が行われ、チッ
プ単位で良品、不良品の判定が行われる。この電気的特
性検査は各回路間の導通の良否を判別するプロービング
検査と、１５０℃程度の高温中で熱的、電気的ストレス
を回路に付与して不良を加速選別するバーンイン検査及
び最終的に高周波で検査を行う最終検査とに大きく分別
できる。In these semiconductor devices, electrical characteristics of each circuit are inspected at a predetermined stage in a pre-process, and non-defective products and defective products are determined for each chip. The electrical characteristics inspection includes a probing inspection to determine the continuity of each circuit, a burn-in inspection to apply thermal and electrical stress to the circuits at a high temperature of about 150 ° C. to accelerate and sort out defects, and finally to a burn-in inspection. It can be largely separated from the final inspection that performs inspection at high frequency.
【０００４】プロービング検査、バーンイン検査、最終
検査共、被検ウエハと外部の検査システムとの基本的な
接続手段は同様であり、被検ウエハ上に数十ないし百数
十μｍピッチでパターニングされた、数十ないし百数十
μｍ角、厚さ１μｍ程度の個々のアルミニウム合金もし
くはその他の合金の電極パッドに対して、個々に導電性
の微細なプローブを機械的に押圧する方法が採られる。In the probing inspection, the burn-in inspection, and the final inspection, the basic connection means between the test wafer and an external test system is the same, and patterning is performed on the test wafer at a pitch of several tens to one hundred and several tens μm. A method of mechanically pressing individual conductive fine probes against individual aluminum alloy or other alloy electrode pads having a size of several tens to one hundred and several tens of μm square and a thickness of about 1 μm is employed.
【０００５】このような検査を行うために、１つに特開
平１１−１６３０６４号公報に記載されているように、
導電性の微細なプローブを用いるものがある。この他
に、特開平１１−２７４２５１号公報に記載されている
ようにシリコン基板をパターニングしてプローブ、及
び、配線を形成したものを用いる方法がある。In order to perform such an inspection, as described in JP-A-11-163064,
Some use a conductive fine probe. In addition, as described in Japanese Patent Application Laid-Open No. H11-274251, there is a method using a probe formed by patterning a silicon substrate and forming a probe and wiring.
【０００６】前記の電気特性検査を行う際には、半導体
装置の電源、グランド間に過渡電流が生じるため、電
源、グランドラインでノイズが発生する。このようなノ
イズが発生すると、半導体装置の電位基準である、電
源、グランドの電位が変動するため、半導体装置が誤動
作したり、検査結果に悪影響を及ぼす。一般に、この現
象は高い動作周波数での検査になればなるほど顕著にな
る。そのため、電源用プローブとグランドプローブ間
に、ノイズ成分に応じたコンデンサを取り付ける必要が
ある。特開平１１−１６３０６４号公報には、ノイズ除
去を目的として、導電性の微細なプローブの支持体内部
にパスコンデンサを備えている。In performing the above-described electrical characteristic test, a transient current is generated between the power supply and the ground of the semiconductor device, so that noise is generated in the power supply and the ground line. When such noise occurs, the potentials of the power supply and the ground, which are the potential references of the semiconductor device, fluctuate, and the semiconductor device malfunctions or adversely affects the inspection result. Generally, this phenomenon becomes more prominent as inspections are performed at higher operating frequencies. Therefore, it is necessary to attach a capacitor according to the noise component between the power probe and the ground probe. In Japanese Patent Application Laid-Open No. 11-163064, a pass capacitor is provided inside a support of a conductive fine probe for the purpose of removing noise.
【０００７】[0007]
【発明が解決しようとする課題】特開平１１−１６３０
６４号公報では、前述のように、なるべく被検査体であ
る半導体装置に近い部位である、導電性の微細なプロー
ブの支持体内部にパスコンデンサを形成することによ
り、半導体装置が高速になればなるほど顕著になるノイ
ズを低減するための技術が開示されている。しかしなが
ら、パスコンデンサを支持体に形成するために構造が複
雑になり、製造する工程が増えてしまい生産コストが高
くなることが推測できる。また、プローブ自体が比較的
長いため、プローブ自体のインダクタンスによるノイズ
の影響が無視できないという課題がある。また特開平１
１−２７４２５１号公報には、ノイズの発生を抑制する
技術については何等開示がない。SUMMARY OF THE INVENTION Japanese Patent Application Laid-Open No. H11-1630
In Japanese Patent No. 64, as described above, by forming a pass capacitor inside the support of a conductive fine probe, which is a portion as close as possible to the semiconductor device to be inspected, A technique for reducing noise that becomes more noticeable is disclosed. However, it can be presumed that the structure becomes complicated because the pass capacitor is formed on the support, the number of manufacturing steps increases, and the production cost increases. Further, since the probe itself is relatively long, there is a problem that the influence of noise due to the inductance of the probe itself cannot be ignored. Also, JP
Japanese Patent Application Laid-Open No. 1-274251 does not disclose any technology for suppressing the generation of noise.
【０００８】本発明の目的は、半導体装置製造工程の一
工程である電気的特性検査において、高い動作周波数で
の検査でも、ノイズの発生を抑制し、安定して信頼性の
高い検査が行なえる半導体装置検査用基板を安価に提供
することである。An object of the present invention is to suppress the generation of noise even at a high operating frequency in an electrical characteristic inspection which is one of the semiconductor device manufacturing steps, and to perform a stable and reliable inspection. An object of the present invention is to provide a semiconductor device inspection substrate at low cost.
【０００９】[0009]
【課題を解決するための手段】前記課題を解決するため
に、検査対象である半導体装置の複数の電極パッドとプ
ローブ構造体上に形成された複数のプローブを個々に直
接接触させて、電気的に接続しながら半導体装置を検査
する半導体装置検査用基板において、前記プローブ構造
体に梁あるいはダイアフラムと、プローブおよび配線が
形成されたシリコンからなる基板を用い、かつ、前記プ
ローブ構造体に少なくとも１個以上のパスコンデンサが
形成されており、前記パスコンデンサは、前記シリコン
からなる基板上に形成された絶縁層と、絶縁層上に形成
した導電層からなり、前記導電層は少なくとも1個以上
の電源電極とグランド電極に分割されており、前記電源
電極とグランド電極はそれぞれ前記配線のうちの電源線
とグランド線に接続されている構造を用いる。また、前
記少なくとも1個以上の電源電極とグランド電極は、前
記シリコン基板上に形成された配線と同一の工程で作成
してもよい。In order to solve the above problems, a plurality of electrode pads of a semiconductor device to be inspected and a plurality of probes formed on a probe structure are individually brought into direct contact with each other to provide an electrical connection. A semiconductor device inspection substrate for inspecting a semiconductor device while being connected to a substrate, wherein the probe structure uses a substrate made of silicon on which a beam or a diaphragm and a probe and a wiring are formed, and at least one probe structure is used for the probe structure. The above-described pass capacitor is formed, and the pass capacitor includes an insulating layer formed on the substrate made of silicon and a conductive layer formed on the insulating layer, and the conductive layer has at least one power supply. The power supply electrode and the ground electrode are connected to the power supply line and the ground line of the wiring, respectively. The structure used is used. Further, the at least one power supply electrode and the ground electrode may be formed in the same step as the wiring formed on the silicon substrate.
【００１０】また、少なくとも１個以上の前記パスコン
デンサの電源電極とグランド電極は、それぞれと少なく
とも１個以上の貫通孔を介して、前記配線のうちそれぞ
れ電源線とグランド線に接続する構造を用いるとよい。The power supply electrode and the ground electrode of at least one of the pass capacitors are connected to the power supply line and the ground line of the wiring through at least one or more through holes, respectively. Good.
【００１１】また、前記パスコンデンサは、前記シリコ
ンからなる基板上に直接形成された導電層、または、シ
リコンからなる基板上に形成された絶縁層上に形成され
た導電層と、前記導電層上に形成された別の絶縁層と、
前記別の絶縁層上に形成された別の導電層からなり、前
記導電層と前記別の導電層は、前記パスコンデンサを構
成する電源電極またはグランド電極である構造を用いて
もよい。また、前記パスコンデンサを構成する導電層
と、別の導電層の内、少なくとも一方は、前記シリコン
からなる基板上に形成された配線と同一の工程で形成し
てもよい。The pass capacitor may be a conductive layer formed directly on the silicon substrate or a conductive layer formed on an insulating layer formed on the silicon substrate. Another insulating layer formed on the
It is possible to use a structure comprising another conductive layer formed on the another insulating layer, wherein the conductive layer and the another conductive layer are a power electrode or a ground electrode constituting the pass capacitor. Further, at least one of the conductive layer forming the pass capacitor and another conductive layer may be formed in the same step as the wiring formed on the substrate made of silicon.
【００１２】また、前記配線のうち電源線とグランド線
の平均配線幅が、信号線の平均配線幅に比べて大きく形
成されている構造を用いてもよい。Further, a structure may be used in which the average wiring width of the power supply line and the ground line is larger than the average wiring width of the signal line.
【００１３】また、チップ状に切断された検査対象であ
る半導体装置と、前記半導体装置検査用基板をソケット
に配置し、電気的に接続しながら半導体装置を検査する
方法に用いるとよい。It is preferable that the semiconductor device to be inspected cut into chips and the substrate for semiconductor device inspection are arranged in a socket, and the semiconductor device is inspected while being electrically connected.
【００１４】前記半導体装置検査用基板を用いた検査工
程が含まれることを特徴とした半導体装置の製造方法に
より、信頼性の高い半導体装置を安価に提供できる。According to the method of manufacturing a semiconductor device, which includes an inspection step using the semiconductor device inspection substrate, a highly reliable semiconductor device can be provided at low cost.
【００１５】[0015]
【発明の実施の形態】本発明に係る実施例に関する説明
を図を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described with reference to the drawings.
【００１６】なお、本実施例の半導体装置の製造方法は
少なくとも次の工程を有している。The method of manufacturing a semiconductor device according to the present embodiment has at least the following steps.
【００１７】・ウエハに多数の素子を形成する素子形成
工程。An element forming step of forming a large number of elements on a wafer;
【００１８】・複数の素子が形成されたウエハをプロー
ビング検査(導通検査)するプロービング検査工程。A probing inspection step for probing inspection (continuity inspection) of a wafer on which a plurality of elements are formed.
【００１９】・複数の素子が形成されたウエハをバーン
イン検査(熱負荷検査)するバーンイン検査工程。A burn-in inspection step of performing a burn-in inspection (thermal load inspection) on a wafer on which a plurality of elements are formed.
【００２０】以下、各工程毎にその詳細を説明する。Hereinafter, details of each step will be described.
【００２１】〔素子形成工程〕素子形成は単結晶シリコ
ンインゴットを薄くスライスして表面を鏡面研磨したウ
エハに対して、製造する素子の仕様毎に多数の単位工程
を経て行われる。その詳細を述べることは省略するが、
例えば一般的なＣ−ＭＯＳ(Complementary Metal Oxid
e Semiconductor)の場合、大きく分けて、ウエハ基板
のＰ型、Ｎ型形成工程、素子分離工程、ゲート形成工
程、ソース/ドレイン形成工程、配線工程、保護膜形成
工程などを経て形成される。Ｐ型、Ｎ型形成工程はウエ
ハ表面にＢやＰのイオン打ち込みを行い、後に拡散によ
り表面上で引き延ばすものである。[Element Forming Step] Element formation is performed on a wafer obtained by slicing a single crystal silicon ingot thinly and polishing the surface to a mirror surface through a number of unit steps for each specification of the element to be manufactured. I omit the details,
For example, a general C-MOS (Complementary Metal Oxid
In the case of e-semiconductor), it is roughly formed through a P-type and N-type formation process of a wafer substrate, an element isolation process, a gate formation process, a source / drain formation process, a wiring process, a protection film formation process, and the like. In the P-type and N-type formation processes, B and P ions are implanted into the wafer surface, and the wafer is later spread on the surface by diffusion.
【００２２】素子分離工程は前記の表面にシリコン酸化
膜を形成し、領域選択のための窒化膜パターニングを施
し、パターニングされない部分の酸化膜を選択的に成長
させることにより、個々を微細素子に分離するものであ
る。In the element isolation step, a silicon oxide film is formed on the surface, a nitride film is patterned for region selection, and an oxide film in an unpatterned portion is selectively grown, thereby separating individual elements into fine elements. Is what you do.
【００２３】ゲート形成工程は前記の各素子間に厚さ数
ｎｍのゲート酸化膜を形成し、その上部にポリシリコン
をＣＶＤ(Chemical Vapor Deposition)法により堆積
した後、所定寸法に加工し電極を形成するものである。In the gate forming step, a gate oxide film having a thickness of several nm is formed between the above-described elements, and polysilicon is deposited on the gate oxide film by a CVD (Chemical Vapor Deposition) method. To form.
【００２４】ソース/ドレイン形成工程は、ゲート電極
形成後にＰやＢなどの不純物をイオン打ち込みし、活性
化アニールによってソースドレイン拡散層を形成するも
のである。In the source / drain formation step, impurities such as P and B are ion-implanted after the formation of the gate electrode, and a source / drain diffusion layer is formed by activation annealing.
【００２５】配線工程は、Al配線や層間絶縁膜などを積
み重ねることにより、前記で分離した各素子を電気的に
つなぎあわせる工程である。The wiring step is a step of electrically connecting the separated elements by stacking an Al wiring, an interlayer insulating film, and the like.
【００２６】保護膜形成工程は前記のようにして形成さ
れた微細素子への外部からの不純物や水分の進入を阻止
したり、後に回路をパッケージングする際の機械的スト
レスを緩和させるために行う工程であり、回路表面に保
護膜を形成するものである。The protective film forming step is performed to prevent the entry of impurities or moisture from the outside into the fine element formed as described above, or to alleviate the mechanical stress when the circuit is packaged later. This is a process for forming a protective film on the circuit surface.
【００２７】一枚のウエハは厚さ数百μm、直径４イン
チないし８インチ程度の大きさであり、前記の工程を経
てこの表面に例えばＤＲＡＭ（Dynamic Random Acces
s Memory）の場合で２００ないし４００個の回路が形
成される。一つの回路の大きさは一辺数ないし十数mmで
あり、また一回路中には数十ないし数百の電極パッドが
設けられる。各電極パッド表面は一辺数十μmの四辺形
をなしている。One wafer has a thickness of several hundred μm and a size of about 4 to 8 inches in diameter. After the above-mentioned steps, for example, a DRAM (Dynamic Random Acceses) is formed on this surface.
s Memory), 200 to 400 circuits are formed. The size of one circuit is several to several tens of mm on one side, and tens to hundreds of electrode pads are provided in one circuit. Each electrode pad surface has a quadrilateral shape with several tens of μm on each side.
【００２８】〔プロービング検査工程〕素子形成工程で
形成した各素子の電気信号の導通を検査する工程であ
り、通常、プローブ装置を用いて各プローブを回路中の
電極パッドに一つずつ接触させることにより行う。[Probing inspection step] This is a step of inspecting the continuity of electric signals of the respective elements formed in the element formation step. Usually, each probe is brought into contact with an electrode pad in the circuit one by one using a probe device. Performed by
【００２９】〔バーンイン検査工程〕回路に熱的、電気
的ストレスを付与して不良を加速選別する検査工程であ
る。この工程もプロービング検査工程と同様の方法によ
って電極パッドに各プローブを接触させる。[Burn-in inspection step] This is an inspection step of applying a thermal or electrical stress to a circuit to accelerate and sort out defects. In this step, each probe is brought into contact with the electrode pad by the same method as the probing inspection step.
【００３０】さて、本発明に係るプロービング検査工程
及びバーンイン検査工程で用いる、本発明の一実施例の
プローブ構造体の構造について、図１、図２の平面図、
図３、図４の断面図を用いて説明する。図１は電極側を
表面とした時の平面図を図２は図１の裏面、図３は図１
のＡ−Ａ’断面を示したもので、図４は図１のＢ−Ｂ’
断面を示したものである。図５には本発明の半導体装置
検査用基板１は図４に示すように、中央部に個別に変形
が容易な梁３が形成され、梁３には検査対象である半導
体装置と電気的に導通を行うためのプローブ２が形成さ
れている。プローブ２は検査対象である半導体装置の複
数の電極パッド位置に合わせてマイクロマシニング技術
により、高精度に加工されている。その位置精度は±１
μｍ以下である。プローブ２の表面には電極配線５が施
され、配線５は基板の貫通孔を介して、シリコン基板１
９の反対側に設けた電極パッド４に接続されている。な
お、前記梁には、図１に示すような両持ち梁、または図
５に示すような片持ち梁のどちらの構造を用いても良
い。また、両持ち梁構造と同スペースでプローブ荷重を
増大させたい時は、図６のように梁の代わりにダイアフ
ラムを用いてもよい。図１に示すように、プローブ２お
よび梁３には金属配線からなる信号線５の他、グランド
線または電源線６が形成されており、外部との電気的な
やり取りを行うための２次電極パッド４に接続されてい
る。Now, the structure of the probe structure of one embodiment of the present invention used in the probing inspection process and the burn-in inspection process according to the present invention will be described with reference to the plan views of FIGS.
This will be described with reference to the cross-sectional views of FIGS. FIG. 1 is a plan view when the electrode side is the front surface, FIG. 2 is the back surface of FIG. 1, and FIG.
FIG. 4 shows a cross section taken along line AA ′ of FIG.
It shows a cross section. In FIG. 5, the semiconductor device inspection substrate 1 of the present invention has, as shown in FIG. 4, a beam 3 which is easily deformed individually at the center, and the beam 3 is electrically connected to the semiconductor device to be inspected. A probe 2 for conducting is formed. The probe 2 is processed with high precision by micromachining technology in accordance with the positions of a plurality of electrode pads of a semiconductor device to be inspected. Its position accuracy is ± 1
μm or less. The electrode wiring 5 is provided on the surface of the probe 2, and the wiring 5 is connected to the silicon substrate 1
9 is connected to the electrode pad 4 provided on the opposite side. The beam may have either a double-supported beam structure as shown in FIG. 1 or a cantilever structure as shown in FIG. When it is desired to increase the probe load in the same space as the doubly supported structure, a diaphragm may be used instead of the beam as shown in FIG. As shown in FIG. 1, a ground line or a power supply line 6 is formed on the probe 2 and the beam 3 in addition to a signal line 5 made of a metal wiring, and a secondary electrode for electrically exchanging with the outside. Connected to pad 4.
【００３１】配線は、抵抗率が小さい銅が好適であり、
配線の酸化を防止するためにニッケルが銅の上に形成さ
れていても良い。プローブ先端には、パラジウムまたは
ロジウムをコーティングし、接触性を向上させるのが望
ましい。また信号配線の配線幅は、１０μm〜３００μm
程度が好ましい。配線幅を増やせば、断面積が増加する
ので、配線抵抗を下げられるが、静電容量が増加してし
まう。逆に配線幅を減らせば、配線抵抗は上昇するが、
静電容量は減少する。相互の影響を考えると、信号配線
の配線幅を３０μm〜１００μmにするのが好適である。
前記配線材料は１５０℃以上で溶解せず、電気的導通が
ある薄膜形成可能で、抵抗率が低い材料であれば他の材
料を用いても良い。また、２次電極パッド表面には他の
電気接続端子を導通しやすいように金がコーティングさ
れていてもよい。The wiring is preferably made of copper having a small resistivity.
Nickel may be formed on copper to prevent oxidation of the wiring. It is desirable to coat the tip of the probe with palladium or rhodium to improve the contact property. The wiring width of the signal wiring is 10 μm to 300 μm.
The degree is preferred. Increasing the wiring width increases the cross-sectional area, so that the wiring resistance can be reduced, but the capacitance increases. Conversely, if the wiring width is reduced, the wiring resistance will increase,
The capacitance decreases. Considering the mutual influence, it is preferable to set the wiring width of the signal wiring to 30 μm to 100 μm.
As the wiring material, other materials may be used as long as they do not melt at 150 ° C. or higher, can form a thin film having electrical conductivity, and have a low resistivity. Also, the surface of the secondary electrode pad may be coated with gold so that other electrical connection terminals are easily conducted.
【００３２】また、半導体装置検査用基板１のプローブ
形成面には、少なくとも１個以上の電源電極１０aとグ
ランド電極１０ｂを備え、絶縁層８とこの間のシリコン
基板１を静電容量として利用し一種のパスコンデンサを
形成している。なお、電源電極１０aとグランド電極１
０ｂはグランド線または電源線６とそれぞれ接続されて
いる。パスコンデンサの電極は、配線の形成工程とは別
に形成してもよいし、図３で示すように、シリコン基板
１９上に絶縁層８を形成し、さらにその上に導電層を形
成することにより、配線および電源電極１０aとグラン
ド電極１０ｂを同一工程で構成することもできる。The probe forming surface of the semiconductor device inspection substrate 1 is provided with at least one or more power supply electrodes 10a and ground electrodes 10b, and the insulating layer 8 and the silicon substrate 1 between them are used as a capacitance. Is formed. The power electrode 10a and the ground electrode 1
0b is connected to the ground line or the power supply line 6, respectively. The electrodes of the pass capacitor may be formed separately from the wiring forming step, or as shown in FIG. 3, by forming the insulating layer 8 on the silicon substrate 19 and further forming the conductive layer thereon. The wiring and the power supply electrode 10a and the ground electrode 10b can be formed in the same step.
【００３３】このように、配線およびパスコンデンサの
電源電極１０a、グランド電極１０bとシリコン基板１９
の間には絶縁層８を形成しているため、その間は接続さ
れていない。そのため、配線およびパスコンデンサの電
源電極１０a、グランド電極１０bを形成する導体と、シ
リコン基板１９の間に静電容量が存在する。このような
電源電極１０aとシリコン基板１９、グランド電極１０b
とシリコン基板１９の間に存在する静電容量が、シリコ
ン基板１９を介して接続されているため、電源線とグラ
ンド線の間にこれらの直列に接続された静電容量が存在
し、この静電容量がパスコンデンサとしての働きを持つ
こととなる。As described above, the power supply electrode 10a and the ground electrode 10b of the wiring and the pass capacitor and the silicon substrate 19
Since the insulating layer 8 is formed between them, there is no connection between them. Therefore, a capacitance exists between the conductor forming the power supply electrode 10 a and the ground electrode 10 b of the wiring and the pass capacitor, and the silicon substrate 19. Such a power supply electrode 10a, a silicon substrate 19, and a ground electrode 10b
Since the capacitance existing between the power supply line and the silicon substrate 19 is connected through the silicon substrate 19, these capacitances are connected in series between the power supply line and the ground line. The capacitance functions as a pass capacitor.
【００３４】この時、絶縁層８は０．５〜１０μm程度
にするとよい。絶縁層８の厚さを小さくすると、パスコ
ンデンサの静電容量を増やすことができ、形成するため
の時間も短縮できる。しかし、同時に信号線の静電容量
が増加してしまう。動作速度が高くなればなるほど、信
号線の静電容量は小さくする必要があり、絶縁層の厚さ
を薄くし過ぎると好ましくない。逆に絶縁層の厚さを厚
くすると、パスコンデンサの静電容量が小さくなり、形
成するための時間が長くなるが、信号線の静電容量は小
さくできる。相互の影響を考えると、絶縁層の厚さを１
〜３μmにするのが好適である。前記絶縁層は、基板に
シリコンを用いる場合は、熱酸化させることで二酸化珪
素を作り利用することができる。また、ポリイミド樹脂
などの樹脂を用いてもよい。また、本実施例ではグラン
ド電極と電源電極間に検査プローブが位置するため、プ
ローブ自体に静電容量の影響を与える恐れがあるため、
グランド電極及び電源電極を一方端側に形成することで
プローブへの影響を取り除ける。At this time, the thickness of the insulating layer 8 is preferably about 0.5 to 10 μm. When the thickness of the insulating layer 8 is reduced, the capacitance of the pass capacitor can be increased, and the time required for formation can be shortened. However, at the same time, the capacitance of the signal line increases. The higher the operation speed, the smaller the capacitance of the signal line needs to be, and it is not preferable to make the thickness of the insulating layer too thin. Conversely, when the thickness of the insulating layer is increased, the capacitance of the pass capacitor is reduced and the time required for formation is increased, but the capacitance of the signal line can be reduced. Considering the mutual influence, the thickness of the insulating layer should be 1
It is preferable that the thickness be 3 μm. In the case where silicon is used for the substrate, the insulating layer can be used by producing silicon dioxide by thermal oxidation. Further, a resin such as a polyimide resin may be used. In addition, in this embodiment, since the inspection probe is located between the ground electrode and the power supply electrode, there is a possibility that the probe itself may be affected by the capacitance.
By forming the ground electrode and the power supply electrode on one end side, the influence on the probe can be eliminated.
【００３５】本実施例では、基板に用いているシリコン
は、導電性であることが望ましい。これは、本実施例の
パスコンデンサは、電源電極１０aとシリコン基板１９
の間の静電容量と、シリコン基板１９とグランド電極１
０bの間の静電容量を、シリコン基板１９により直列に
接続することにより形成されており、パスコンデンサ中
に直列に存在する抵抗は、小さいほど好適なためであ
る。シリコン基板は、一般には、１Ωcm以下の抵抗率を
持つものから、１０5Ωcm程度の抵抗率のものまで存在
するが、本実施例においては１０Ωcm程度以下のものが
好適である。また、前記信号線またはグランド線などの
表面には保護膜(図示せず)としてポリイミド樹脂または
二酸化珪素や窒化珪素などの材料が形成されている。In this embodiment, the silicon used for the substrate is preferably conductive. This is because the pass capacitor of this embodiment is composed of the power supply electrode 10a and the silicon substrate 19
Between the silicon substrate 19 and the ground electrode 1
This is because the capacitance between 0b is formed by connecting the capacitance in series with the silicon substrate 19, and the smaller the resistance in series in the pass capacitor, the better. Silicon substrates generally have a resistivity of 1 Ωcm or less to a resistivity of about 10 5 Ωcm. In this embodiment, a silicon substrate having a resistivity of about 10 Ωcm or less is preferable. A material such as a polyimide resin or silicon dioxide or silicon nitride is formed as a protective film (not shown) on the surface of the signal line or the ground line.
【００３６】半導体装置検査用基板を本実施例のように
構成することで、検査対象である半導体装置の電源、グ
ランドと、パスコンデンサの電源、グランド間の距離が
小さくできるので、この間のインダクタンスも小さくで
きる。従って、半導体装置の検査時に生じる電源、グラ
ンド間の過渡電流を、効率よくパスコンデンサから供給
でき、より高い動作周波数でも、ノイズの発生や誤動作
のない正確な検査が可能となる。また、パスコンデンサ
１０を配線と同一工程で形成すると、パスコンデンサを
形成するために余分な工程を増やす必要がなくなり、よ
り低コスト化が図れる。By configuring the semiconductor device inspection board as in this embodiment, the distance between the power supply and the ground of the semiconductor device to be inspected and the power supply and the ground of the pass capacitor can be reduced, and the inductance between them can be reduced. Can be smaller. Therefore, a transient current between the power supply and the ground generated at the time of the inspection of the semiconductor device can be efficiently supplied from the pass capacitor, and even at a higher operating frequency, an accurate inspection without generating noise or malfunction can be performed. Further, when the pass capacitor 10 is formed in the same step as the wiring, it is not necessary to add an extra step for forming the pass capacitor, and the cost can be further reduced.
【００３７】次に、図２を用いて他の実施例を説明す
る。本実施例では、半導体装置検査用基板１のプローブ
形成面の反対面には図２に示すように、パスコンデンサ
電極１０ｃ、１０ｄが形成され、このパスコンデンサ電
極と、グランド線または電源線６が貫通孔７を介してグ
ランド電極１０ｂや電源電極１０ａとそれぞれつながっ
ている。このように裏面にパスコンデンサを形成する
と、より広い面積のコンデンサ電極を形成でき、静電容
量を大きくすることができるので、よりノイズの発生や
誤動作が少なく、高い動作周波数での検査が可能にな
る。また、可能なら全ての電源、グランド配線毎に貫通
穴を設けて、パスコンデンサに接続した方が、ノイズの
発生をより抑制できるので望ましい。もし、電圧の異な
る複数の電源、グランドが必要な場合や、電圧は同一でも
内部回路とデータピンなど入出力用の回路とで、電源、グ
ランドを分離する事が要求される場合には、図２の電極
１０ｃ、１０ｄを分割し、それぞれ対応する電源、グラン
ド配線と貫通孔で接続すればよい。Next, another embodiment will be described with reference to FIG. In this embodiment, as shown in FIG. 2, pass capacitor electrodes 10c and 10d are formed on the surface of the semiconductor device inspection substrate 1 opposite to the probe forming surface, and the pass capacitor electrodes and the ground line or the power supply line 6 are formed. They are connected to the ground electrode 10b and the power supply electrode 10a via the through holes 7, respectively. By forming a pass capacitor on the back surface in this way, a capacitor electrode with a larger area can be formed and the capacitance can be increased, so that noise generation and malfunctions are less, and inspection at a high operating frequency is possible. Become. If possible, it is preferable to provide through holes for all power supply and ground wirings and connect them to a pass capacitor because noise generation can be further suppressed. If multiple power supplies and grounds with different voltages are required, or if it is required to separate the power supply and ground between the internal circuit and the input / output circuit such as data pins even if the voltage is the same, The two electrodes 10c and 10d may be divided and connected to the corresponding power and ground wirings by through holes.
【００３８】図２ではパスコンデンサの電極は、いずれ
もプローブ形成面の反対側に設けてあるが、図９、図１０
に示すように、プローブ形成面に設けてもよい。この場
合、チップ上の回路とパスコンデンサが短絡するのを防
止するための絶縁層をパスコンデンサ上に設けるのが望
ましい。In FIG. 2, the electrodes of the pass capacitor are provided on the opposite side of the probe forming surface.
As shown in (1), it may be provided on the probe forming surface. In this case, it is desirable to provide an insulating layer on the pass capacitor to prevent a short circuit between the circuit on the chip and the pass capacitor.
【００３９】また、表面の電極と裏面電極間をコンデン
サとして利用できることは言うまでもない。Needless to say, the space between the front surface electrode and the back surface electrode can be used as a capacitor.
【００４０】本発明の他の実施例を図７、図８の断面図
を用いて説明する。本実施例は、シリコンからなる基板
１上に絶縁層８、１７と電極となる導体層１０ｅ、１０
ｆを、図のように複数積層させてパスコンデンサを形成
したものである。すなわち、電極１０ｅをグランド電
極、とし、電極１０ｆを電源電極として、その間の絶縁
層を容量して作用するように配置したものである。例え
ば、その際パスコンデンサの電極１０ｅ、あるいは１０
ｆのうち、一方は配線と同じ工程で形成するのが好適で
ある。本実施例によれば、第１の絶縁層８とは別の第２
絶縁層１７の厚さと、電極面積に応じて静電容量を可変
でき、所望のパスコンデンサを形成できる。従って、図
１の実施例に比べ、より自由にパスコンデンサの静電容
量を設計できる利点と、よりパスコンデンサの電極面積
を小さくできる利点がある。Another embodiment of the present invention will be described with reference to the sectional views of FIGS. In the present embodiment, insulating layers 8 and 17 and conductive layers 10e and 10e serving as electrodes are formed on a substrate 1 made of silicon.
f is laminated to form a pass capacitor as shown in the figure. That is, the electrode 10e is used as a ground electrode, the electrode 10f is used as a power supply electrode, and the insulating layer therebetween is arranged so as to act as a capacitor. For example, at that time, the electrode 10e of the pass capacitor or 10
One of f is preferably formed in the same step as the wiring. According to this embodiment, a second insulating layer 8 different from the first insulating layer 8 is used.
The capacitance can be varied according to the thickness of the insulating layer 17 and the electrode area, and a desired pass capacitor can be formed. Therefore, as compared with the embodiment of FIG. 1, there is an advantage that the capacitance of the pass capacitor can be designed more freely and an advantage that the electrode area of the pass capacitor can be further reduced.
【００４１】図７では、パスコンデンサの電極のうち、
シリコン基板１９に近い側の電極１０ｅを配線と同じ工
程で形成した。これに対して、図８に示すように、絶縁
基板８上に電極１０ｅを形成した後、第２の絶縁基板１
７を全体を覆うように形成し、絶縁基板１７上に電極と
配線とを同時に形成してもよい。このような構成にする
と、対向するシリコン基板との距離が増加するので、よ
り信号線の静電容量を低減できる。In FIG. 7, among the electrodes of the pass capacitor,
The electrode 10e on the side closer to the silicon substrate 19 was formed in the same step as the wiring. On the other hand, as shown in FIG. 8, after forming the electrode 10e on the insulating substrate 8, the second insulating substrate 1
7 may be formed so as to cover the whole, and the electrode and the wiring may be simultaneously formed on the insulating substrate 17. With such a configuration, the distance between the silicon substrate and the opposing silicon substrate increases, so that the capacitance of the signal line can be further reduced.
【００４２】また図示しないが、プローブ形成面の裏側
のパスコンデンサを、絶縁層と導体層を複数積層させて
形成すると、静電容量が増加するので好適である。Although not shown, it is preferable to form the pass capacitor on the back side of the probe formation surface by laminating a plurality of insulating layers and conductor layers, because the capacitance increases.
【００４３】また、さらに別の一実施例について示す。
図１のように、電源線およびグランド線６の平均配線幅
を信号線５の平均配線幅よりも大きく形成してもよい。
本実施例によれば、電源線、グランド線の面積が増加す
るため、静電容量が増加し、それがパスコンデンサとし
ての働きを持つようになる。この構成により、グランド
線と電源線の抵抗を下げることもでき、電源電圧の降下
を少なくできるので、より安定した検査が行なえる。Another embodiment will be described.
As shown in FIG. 1, the average wiring width of the power supply line and the ground line 6 may be formed larger than the average wiring width of the signal line 5.
According to this embodiment, since the area of the power supply line and the ground line increases, the capacitance increases, which acts as a pass capacitor. With this configuration, the resistance between the ground line and the power supply line can be reduced, and the drop in the power supply voltage can be reduced, so that a more stable inspection can be performed.
【００４４】前記のいくつかの実施例について、図１に
示すように、それぞれ組み合わせて行うことで、よりパ
スコンデンサの効果を高めることができる。As shown in FIG. 1, the effects of the pass capacitor can be further enhanced by performing the above-mentioned several embodiments in combination as shown in FIG.
【００４５】次にバーンイン検査に本発明の半導体装置
検査用基板を流用した実施例について述べる。Next, an embodiment in which the semiconductor device inspection substrate of the present invention is used for burn-in inspection will be described.
【００４６】図１１は本発明の一実施例に関する斜視図
を示したものである。開閉がワンタッチで行えるソケッ
ト１４の中にはプローブ２などが形成された半導体装置
検査用基板１がソケットに挿入されている。検査対象で
ある半導体装置１１は電極パッドがプローブと接触する
ような配置でソケット１４の中に導入され、押圧治具１
３によって固定される。なお、ソケット１４aは前記に
述べたワンタッチ開閉部である。より詳細な構造を図１
２の断面図を用いて説明する。FIG. 11 is a perspective view showing an embodiment of the present invention. In a socket 14 that can be opened and closed with one touch, a semiconductor device inspection substrate 1 on which a probe 2 and the like are formed is inserted into the socket. The semiconductor device 11 to be inspected is introduced into the socket 14 in such an arrangement that the electrode pad contacts the probe, and the pressing jig 1
3 fixed. The socket 14a is the one-touch opening / closing unit described above. Figure 1 shows a more detailed structure
This will be described with reference to the cross-sectional view of FIG.
【００４７】ソケット１４の内部には半導体装置検査用
基板１が補強板１５の上に配置されている。補強板１５
は絶縁物で構成されるのが好ましいが、半導体装置検査
用基板に形成されたパスコンデンサ１０の表面には前述
したように絶縁性の保護膜が形成されているため、金属
を用いてもかまわない。ソケット１４aによってソケッ
トを閉めると押圧治具１３によって検査対象である半導
体装置１１が押圧され、半導体装置検査用基板１の両持
ち梁３が変形することにより一定の加圧力を検査対象で
ある半導体装置１１の電極パッド１２に与える。電気的
には検査対象である半導体装置１１の電極パッド１２と
プローブ２がコンタクトし、信号線５、及び、電源線あ
るいはグランド線６と２次電極パッド４を介して電気接
続ピン１６につながる。The semiconductor device inspection substrate 1 is arranged on the reinforcing plate 15 inside the socket 14. Reinforcing plate 15
Is preferably made of an insulator, but a metal may be used since an insulating protective film is formed on the surface of the pass capacitor 10 formed on the semiconductor device inspection substrate as described above. Absent. When the socket is closed by the socket 14a, the semiconductor device 11 to be inspected is pressed by the pressing jig 13 and the doubly supported beam 3 of the semiconductor device inspection substrate 1 is deformed to apply a constant pressing force to the semiconductor device to be inspected. 11 to the electrode pads 12. The probe 2 electrically contacts the electrode pad 12 of the semiconductor device 11 to be inspected, and is connected to the electrical connection pin 16 via the signal line 5, the power supply line or the ground line 6, and the secondary electrode pad 4.
【００４８】以上のようにパッキングされたソケット１
４を図１３に示すように、バーンインボード１８上に複
数個配置し検査を行う。前記バーンインボード１８は内
部に多層配線が形成されており、ソケット１４下面から
露出している電気接続ピン１６と電気的に接続できる接
続口が設けられている。The socket 1 packed as described above
13 are arranged on the burn-in board 18 for inspection as shown in FIG. The burn-in board 18 has a multi-layer wiring formed therein, and is provided with a connection port that can be electrically connected to the electric connection pin 16 exposed from the lower surface of the socket 14.
【００４９】また、本発明の半導体装置検査用基板を用
いた検査装置はバーンイン検査のみならず、最終検査に
もそのまま用いることが可能である。そのため、検査用
基板を交換する必要がないので、検査時間の短縮化によ
るコスト低減が図れる。The inspection apparatus using the semiconductor device inspection substrate of the present invention can be used not only for the burn-in inspection but also for the final inspection. Therefore, there is no need to replace the inspection substrate, and the cost can be reduced by shortening the inspection time.
【００５０】また、本発明はプローブの位置を変更する
だけで、各種の半導体装置または半導体デバイスに適用
することが可能であり、ＤＲＡＭ、マイコン、システム
ＬＳＩの検査に適用することができる。The present invention can be applied to various semiconductor devices or semiconductor devices only by changing the position of the probe, and can be applied to inspection of DRAM, microcomputer, and system LSI.
【００５１】[0051]
【発明の効果】本発明の半導体装置検査用基板によれ
ば、半導体装置製造工程の一工程である電気的特性検査
において、検査対象の半導体装置の電源、グランドの直
近に、複雑な工程を経ることなく、パスコンデンサを配
置できるので、高い動作周波数の検査でもノイズの発生
を極力抑制して、正確で安定した検査を行なうことがで
き、それにより低コストで信頼性の高い半導体デバイス
を提供できる。According to the semiconductor device inspection substrate of the present invention, in the electrical characteristic inspection which is one of the semiconductor device manufacturing processes, a complicated process is performed immediately near the power supply and ground of the semiconductor device to be inspected. Since a pass capacitor can be arranged without any noise, the occurrence of noise can be suppressed as much as possible even in a test at a high operating frequency, and an accurate and stable test can be performed. As a result, a low-cost and highly reliable semiconductor device can be provided. .
【図１】本発明の一実施例に関する平面図である。FIG. 1 is a plan view according to an embodiment of the present invention.
【図２】図１の裏面図である。FIG. 2 is a rear view of FIG.
【図３】図１の１断面図である。FIG. 3 is a sectional view of FIG. 1;
【図４】図１の他の１断面図である。FIG. 4 is another sectional view of FIG. 1;
【図５】本発明の他の実施例に関する平面図である。FIG. 5 is a plan view according to another embodiment of the present invention.
【図６】本発明のさらに他の実施例に関する平面図であ
る。FIG. 6 is a plan view of still another embodiment of the present invention.
【図７】本発明のさらに他の実施例に関する断面図であ
る。FIG. 7 is a sectional view of still another embodiment of the present invention.
【図８】本発明のさらに他の実施例に関する断面図であ
る。FIG. 8 is a sectional view of still another embodiment of the present invention.
【図９】本発明のさらに他の実施例に関する平面図であ
る。FIG. 9 is a plan view of still another embodiment of the present invention.
【図１０】図９の1断面図である。FIG. 10 is a sectional view of FIG. 9;
【図１１】本発明の一実施例に関する斜視図である。FIG. 11 is a perspective view related to one embodiment of the present invention.
【図１２】本発明の一実施例に関する装置断面図であ
る。FIG. 12 is a sectional view of an apparatus according to an embodiment of the present invention.
【図１３】本発明の一実施例に関するバーンインボード
図である。FIG. 13 is a burn-in board diagram according to one embodiment of the present invention.
１…半導体装置検査用基板、２…プローブ、３…梁、４
…２次電極パッド、５…信号線、６…グランド線または
電源線、７…貫通孔、８…絶縁層、10…パスコンデン
サ、11…半導体装置、12…半導体装置の電極パッド、13
…押圧治具、14…ソケット、15…補強板、16…電気接続
ピン、17…第2絶縁層、18…バーンインボード、19…シ
リコン基板。DESCRIPTION OF SYMBOLS 1 ... Semiconductor device inspection board, 2 ... Probe, 3 ... Beam, 4
... secondary electrode pads, 5 ... signal lines, 6 ... ground lines or power supply lines, 7 ... through holes, 8 ... insulating layers, 10 ... pass capacitors, 11 ... semiconductor devices, 12 ... semiconductor device electrode pads, 13
... Pressing jig, 14 ... Socket, 15 ... Reinforcement plate, 16 ... Electrical connection pin, 17 ... Second insulating layer, 18 ... Burn-in board, 19 ... Silicon substrate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 浩也 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 河野 竜治 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 青木 英之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G003 AA07 AA10 AC01 AG01 AG04 AG12 AH09 2G011 AA15 AA21 AB08 AB09 AC11 AC14 AE03 4M106 AA01 AA02 BA01 BA14 CA01 CA27 CA56 DD03 DD30 DJ33 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hiroya Shimizu 502, Kandachicho, Tsuchiura-shi, Ibaraki Pref.Mechanical Research Laboratories, Ltd. Inside the Machinery Research Laboratory (72) Inventor Hideyuki Aoki 5-2-1, Kamizuhoncho, Kodaira-shi, Tokyo F-term within the Semiconductor Group, Hitachi, Ltd. AC14 AE03 4M106 AA01 AA02 BA01 BA14 CA01 CA27 CA56 DD03 DD30 DJ33
Claims (8)
ッドとプローブ構造体上に形成された複数のプローブを
個々に直接接触させて、電気的に接続しながら半導体装
置を検査する半導体装置検査用基板において、 前記プローブ構造体に梁あるいはダイアフラムと、プロ
ーブおよび配線が形成されたシリコンからなる基板を用
い、かつ、前記プローブ構造体に少なくとも１個以上の
パスコンデンサが形成されており、前記パスコンデンサ
は、前記シリコンからなる基板上に形成された絶縁層
と、絶縁層上に形成した導電層からなり、前記導電層
は、それぞれ少なくとも1個以上の電源電極とグランド
電極に分割されており、前記電源電極とグランド電極は
それぞれ前記配線のうちそれぞれ電源線とグランド線に
接続されていることを特徴とする半導体装置検査用基
板。1. A semiconductor device inspection for inspecting a semiconductor device while electrically connecting a plurality of electrode pads of a semiconductor device to be inspected and a plurality of probes formed on a probe structure directly with each other and electrically connecting the probes. In the substrate for use, a substrate made of silicon on which a beam or a diaphragm, a probe, and a wiring are formed in the probe structure is used, and at least one or more pass capacitors are formed in the probe structure. The capacitor includes an insulating layer formed on the substrate made of silicon and a conductive layer formed on the insulating layer, and the conductive layer is divided into at least one or more power supply electrodes and ground electrodes, respectively. The power supply electrode and the ground electrode are connected to a power supply line and a ground line, respectively, of the wiring. Semiconductor device testing board.
おいて、少なくとも１個以上の前記パスコンデンサの電
源電極とグランド電極の少なくともどちらか一方は、少
なくとも１個以上の貫通孔を介して、前記配線のうちそ
れぞれ電源線とグランド線に接続されていることを特徴
とする半導体装置検査用基板。2. The substrate for testing a semiconductor device according to claim 1, wherein at least one of a power supply electrode and a ground electrode of at least one or more pass capacitors is connected through at least one or more through holes. A substrate for semiconductor device inspection, wherein the wiring is connected to a power supply line and a ground line, respectively.
基板において、前記パスコンデンサは、前記シリコンか
らなる基板上に形成された絶縁層と、絶縁層上に形成し
た導電層からなり、前記導電層は、それぞれ少なくとも
1個以上の電源電極とグランド電極に分割されており、
前記少なくとも1個以上の電源電極とグランド電極は、
前記シリコン基板上に形成された配線と同一の工程で作
成されていることを特徴とする半導体装置検査用基板。3. The substrate for testing a semiconductor device according to claim 1, wherein the pass capacitor includes an insulating layer formed on the substrate made of silicon, and a conductive layer formed on the insulating layer; The conductive layers each have at least
It is divided into one or more power electrodes and ground electrodes,
The at least one or more power electrodes and ground electrodes,
A substrate for testing a semiconductor device, wherein the substrate is formed in the same process as the wiring formed on the silicon substrate.
基板において、前記パスコンデンサは、前記シリコンか
らなる基板上に直接形成された導電層、または、シリコ
ンからなる基板上に形成された絶縁層上に形成された導
電層と、前記導電層上に形成された別の絶縁層と、前記
別の絶縁層上に形成された別の導電層からなり、前記導
電層と前記別の導電層は、前記パスコンデンサを構成す
る電源電極またはグランド電極であることを特徴とする
半導体装置検査用基板。4. The semiconductor device inspection substrate according to claim 1, wherein said pass capacitor is formed on a conductive layer directly formed on said silicon substrate or on a silicon substrate. A conductive layer formed on an insulating layer, another insulating layer formed on the conductive layer, and another conductive layer formed on the another insulating layer, wherein the conductive layer and the another conductive layer The semiconductor device inspection substrate, wherein the layer is a power electrode or a ground electrode constituting the pass capacitor.
おいて、前記パスコンデンサを構成する導電層と別の導
電層のうち、少なくとも一方は、前記シリコンからなる
基板上に形成された配線と同一の工程で作成されている
ことを特徴とする半導体装置検査用基板。5. The semiconductor device inspection substrate according to claim 4, wherein at least one of the conductive layer forming the pass capacitor and another conductive layer is formed of a wiring formed on the silicon substrate. A semiconductor device inspection substrate manufactured by the same process.
基板において、前記配線のうち電源線とグランド線の平
均配線幅が、信号線の平均配線幅に比べて大きく形成さ
れていることを特徴とする半導体装置検査用基板。6. The semiconductor device inspection substrate according to claim 1, wherein an average wiring width of a power supply line and a ground line among the wirings is formed to be larger than an average wiring width of a signal line. A semiconductor device inspection substrate, characterized in that:
基板において、チップ状に切断された検査対象である半
導体装置と前記半導体装置検査用基板をソケットに配置
し、電気的に接続しながら半導体装置を検査する方法に
用いることを特徴とする半導体装置検査用基板。7. The semiconductor device inspection substrate according to claim 1, wherein the semiconductor device to be inspected which is cut into chips and the semiconductor device inspection substrate are arranged in a socket and electrically connected. A semiconductor device inspection substrate for use in a method for inspecting a semiconductor device.
程と、前記多数の素子が形成されたウエハをプロービン
グ検査するプロービング検査工程と、前記多数の素子が
形成されたウエハをバーンイン検査するバーンイン検査
工程とを有する半導体装置の製造方法であって、前記プ
ロービング検査工程及び/または前記バーンイン検査工
程に、請求項１から７に記載の前記半導体装置検査用基
板を用いた検査工程が含まれることを特徴とする半導体
装置の製造方法。8. An element forming step of forming a large number of elements on a wafer, a probing inspection step of probing inspection of the wafer on which the large number of elements are formed, and a burn-in inspection of a wafer on which the large number of elements are formed. A method of manufacturing a semiconductor device having an inspection step, wherein the probing inspection step and / or the burn-in inspection step include an inspection step using the semiconductor device inspection substrate according to claim 1. A method for manufacturing a semiconductor device, comprising:
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|---|---|---|---|---|
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