JP2002058257A - Control apparatus for multiple power converter - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数台の単相電力
変換器を直列接続した多重電力変換器の制御装置に関
し、詳しくはＰＷＭ（パルス幅変調）制御方式による多
重電力変換器の電圧制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for a multiplex power converter in which a plurality of single-phase power converters are connected in series, and more particularly to a voltage control of a multiplex power converter by a PWM (pulse width modulation) control method. Related to the device.
【０００２】[0002]
【従来の技術】図１３に、直列多重電力変換器の主回路
構成を示す。同図において、Ｑ１〜Ｑ ２４は主回路のス
イッチングを行うためのＩＧＢＴ、Ｃ１〜Ｃ６は平滑コ
ンデンサ、４０１，４０２，５０１，５０２，６０１，
６０２は直流電源である。１０１，１０２，２０１，２
０２，３０１，３０２はＲ，Ｓ，Ｔ相のインバータユニ
ットであり、これらはそれぞれが先のＩＧＢＴ４個と平
滑コンデンサ１個から構成されている。Ｍは負荷として
の交流電動機である。各平滑コンデンサＣ １〜Ｃ６は、
それぞれ絶縁された直流電源から電力が供給される構成
である。FIG. 13 shows a main circuit of a serial multiplex power converter.
The configuration is shown. In FIG.1~ Q 24Is the main circuit
IGBT, C for performing switching1~ C6Is smooth
Capacitors, 401, 402, 501, 502, 601,
602 is a DC power supply. 101, 102, 201, 2
02, 301 and 302 are R, S and T phase inverter units.
These are each flat with the previous four IGBTs.
It is composed of one smoothing capacitor. M is the load
AC motor. Each smoothing capacitor C 1~ C6Is
Configuration where power is supplied from insulated DC power supplies
It is.
【０００３】図１３の例では、２台のインバータユニッ
トの出力端を直列に接続することで１相分の電力変換器
を構成し、これを３組用いてスター結線することで３相
の直列多重電力変換器を構成している。この構成では、
１相当りのインバータユニット数をｎ（ｎは２以上の整
数）とすると、最大で（２ｎ＋１）個の電圧レベル（電
位）を出力可能である。図１３の例はｎ＝２であるか
ら、出力可能な電圧レベル数は最大５個となる。なお、
図１３では直流電圧源を定電圧源として表現している
が、実際の装置では変圧器の出力側にダイオード整流器
などを接続し、交流を直流に変換する方法が一般的であ
る。但し、用途によっては蓄電池や太陽電池を直流電源
として動作させることも可能である。図１３のような構
成の主回路は、例えば公知文献１（「Multilevel Conve
ters? A New Breed of Power Converters」（IEEE TRAN
SACTIONS ON INDUSTRY APPLICATIONS, VOL. 32, NO.3,
MAY/JUNE 1996））などに記載されている。In the example shown in FIG. 13, a power converter for one phase is formed by connecting the output terminals of two inverter units in series, and three sets of these are connected in a star to form a three-phase series power converter. It constitutes a multiple power converter. In this configuration,
Assuming that the number of inverter units corresponding to 1 is n (n is an integer of 2 or more), a maximum of (2n + 1) voltage levels (potentials) can be output. In the example of FIG. 13, since n = 2, the number of voltage levels that can be output is up to five. In addition,
In FIG. 13, a DC voltage source is represented as a constant voltage source. However, in an actual apparatus, a method is generally used in which a diode rectifier or the like is connected to the output side of a transformer to convert AC to DC. However, depending on the application, a storage battery or a solar cell can be operated as a DC power supply. A main circuit having a configuration as shown in FIG.
ters? A New Breed of Power Converters "(IEEE TRAN
SACTIONS ON INDUSTRY APPLICATIONS, VOL. 32, NO.3,
MAY / JUNE 1996)).
【０００４】次に、図１４を用いて主回路１相分のスイ
ッチング状態（半導体素子のオンまたはオフの状態）を
説明する。図１４は図１３のＲ相１相分のＩＧＢＴ（Ｑ
１〜Ｑ８）に対して、スイッチング状態と出力端中性点
０を基準とした出力電圧との対応を示している。単相イ
ンバータを基本とした構成なので、Ｑ１とＱ２、Ｑ３と
Ｑ４、Ｑ５とＱ６、Ｑ７とＱ８の２個づつの４組の素子
はそれぞれオン状態とオフ状態が排他的（一方がオン状
態の時、他方はオフ状態）な動作関係になる。出力電圧
が＋２Ｅｄの状態ではＱ２，Ｑ３，Ｑ６，Ｑ７がオン状
態、これらと排他的な動作関係のＱ１，Ｑ４，Ｑ５，Ｑ
８はオフ状態となる。逆に−２Ｅｄの状態ではＱ１，Ｑ
４，Ｑ５，Ｑ８がオン状態、これらと排他的な動作関係
のＱ２，Ｑ３，Ｑ６，Ｑ７はオフ状態となる。他の＋Ｅ
ｄ，０（零），−Ｅｄも同様に、図１４からスイッチン
グ状態を決定すれば対応する電圧が出力される。なお、
＋Ｅｄ，０（零），−Ｅｄは複数のスイッチング状態の
組合わせが考えられるが、該当する出力電圧から適当な
スイッチング状態を選択すればよい。Next, a switching state of one phase of the main circuit (ON or OFF state of the semiconductor element) will be described with reference to FIG. FIG. 14 shows an IGBT (Q
Relative 1 to Q 8), shows the correspondence between the output voltage relative to the output end neutral point 0 and the switching state. Since the configuration is based on a single-phase inverter, each of the four elements Q 1 and Q 2 , Q 3 and Q 4 , Q 5 and Q 6 , and Q 7 and Q 8 has an on state and an off state, respectively. An exclusive relationship (when one is in the on state and the other is in the off state) is established. When the output voltage is + 2Ed, Q 2 , Q 3 , Q 6 , and Q 7 are in the ON state, and Q 1 , Q 4 , Q 5 , and Q 5 have an exclusive operation relationship with them.
8 is turned off. On the contrary, in the state of −2 Ed, Q 1 , Q
4, Q 5, Q 8 is turned on, Q 2 of the exclusive operational relationship, Q 3, Q 6, Q 7 is turned off. Other + E
Similarly, if d, 0 (zero) and -Ed determine the switching state from FIG. 14, the corresponding voltage is output. In addition,
+ Ed, 0 (zero), and -Ed may be a combination of a plurality of switching states, but an appropriate switching state may be selected from the corresponding output voltage.
【０００５】図１５は搬送波４個と正弦波の電圧指令１
個を比較することでＰＷＭ演算を行い、出力電圧を制御
するＰＷＭ方式の一例である。同図（１）ＰＷＭ演算に
おける電圧指令Ｖ＊は、その振幅を表す変調率指令λ＊
と位相指令θ＊とから演算された値である。これらの関
係は電圧指令を正弦波として以下の数式（１）で表され
る。 Ｖ＊＝λ＊・ｓｉｎθ＊ …………（１）FIG. 15 shows a voltage command 1 for four carrier waves and a sine wave.
This is an example of a PWM method in which a PWM operation is performed by comparing the number of components and an output voltage is controlled. (1) The voltage command V * in the PWM calculation is a modulation rate command λ * representing its amplitude .
And the phase command θ * . These relationships are expressed by the following equation (1), using the voltage command as a sine wave. V * = λ * · sin θ * (1)
【０００６】図１５におけるＴＲＩ１〜ＴＲＩ４は、基
準となる搬送波にバイアス分を加算または減算した結果
である。基準となる搬送波をＴｒとすると、ＴＲＩ１〜
ＴＲＩ４はそれぞれの振幅分を考慮して数式（２）〜数
式（５）で表される。 ＴＲＩ１＝Ｔｒ＋１．０ …………（２） ＴＲＩ２＝Ｔｒ−１．０ …………（３） ＴＲＩ３＝Ｔｒ＋３．０ …………（４） ＴＲＩ４＝Ｔｒ−３．０ …………（５） 基準となる搬送波Ｔｒは、例えば図１６のような振幅
１．０、周波数ｆｃで表される三角波とすればよい。[0009] TRI1 to TRI4 in FIG. 15 are results obtained by adding or subtracting a bias component from a reference carrier. Assuming that the reference carrier is Tr, TRI1 to TRI1
TRI4 is represented by Expressions (2) to (5) in consideration of the respective amplitude components. TRI1 = Tr + 1.0 (2) TRI2 = Tr−1.0 (3) TRI3 = Tr + 3.0 (4) TRI4 = Tr−3.0 (4) 5) The reference carrier wave Tr may be, for example, a triangular wave represented by an amplitude of 1.0 and a frequency fc as shown in FIG.
【０００７】以上の例のように、電圧指令と搬送波との
比較によりＰＷＭ信号を発生する場合、電圧を緻密に制
御するには電圧指令が搬送波を越えて変化しないことが
望ましい。これは、電圧指令が三角波を越えると電圧指
令の大きさに対する出力電圧の大きさの線形性が無くな
るためである。従って、制御装置としての電圧指令の最
大振幅は搬送波ＴＲＩ３の正側ピーク点と搬送波ＴＲＩ
４の負側ピーク点とする方が良い。このことから、以降
の説明では、搬送波ＴＲＩ３の正側ピーク点を電圧指令
の＋１００％、搬送波ＴＲＩ４の負側ピーク点を−１０
０％にそれぞれ基準化して説明する。図１５の（１）で
は、（ ）内に示した＋１００％、＋５０％、−５０
％、−１００％の値が電圧指令を基準化した値である。As in the above example, when a PWM signal is generated by comparing a voltage command with a carrier, it is desirable that the voltage command does not change beyond the carrier in order to precisely control the voltage. This is because when the voltage command exceeds the triangular wave, the linearity of the magnitude of the output voltage with respect to the magnitude of the voltage command is lost. Therefore, the maximum amplitude of the voltage command as the control device is determined by the positive peak point of the carrier TRI3 and the carrier TRI3.
It is better to set it as the negative peak point of 4. Accordingly, in the following description, the positive peak point of the carrier TRI3 is set to + 100% of the voltage command, and the negative peak point of the carrier TRI4 is set to -10.
The description will be made with reference to 0%. In (1) of FIG. 15, + 100%, + 50%, and −50 shown in parentheses
%, -100% are values based on the voltage command.
【０００８】搬送波に対して図１２に示すように電圧指
令との位置関係から決定された状態は、図１４に示すス
イッチング状態と出力電圧との関係に対応する。これら
の関係に基づいて図１７に示すような経路でＱ１〜Ｑ８
に対しＰＷＭ信号を分配してスイッチングすれば、イン
バータユニットごとの出力電圧は図１５の（２），
（３）のようになり、これらを合成すると図１５（４）
に示すような１相分の出力電圧Ｖが得られる。但し、図
１４に示すごとく、出力電圧では＋２Ｅｄと−２Ｅｄは
１通りのスイッチング状態しか存在しないが、＋Ｅｄと
−Ｅｄはそれぞれ４通りづつ、０（零電位）は６通りの
スイッチング状態が考えられる。複数の状態を持つ出力
電圧に移行する場合は、スイッチング動作が最も少なく
て済む状態を選べばよい。The state determined from the positional relationship between the carrier and the voltage command as shown in FIG. 12 corresponds to the relationship between the switching state and the output voltage shown in FIG. Based on these relationships, Q 1 to Q 8 are routed as shown in FIG.
If the PWM signal is distributed and switched, the output voltage of each inverter unit becomes (2) in FIG.
It becomes like (3), and when these are synthesized, FIG.
The output voltage V for one phase as shown in FIG. However, as shown in FIG. 14, in the output voltage, +2 Ed and -2 Ed have only one switching state, but + Ed and -Ed each have four switching states, and 0 (zero potential) has six switching states. . When shifting to an output voltage having a plurality of states, a state in which the switching operation can be minimized may be selected.
【０００９】図１５は電圧指令の振幅が＋５０％以上
（λ＊≧＋５０％）の場合を示しているが、振幅が＋５
０％を越えない（λ＊＜＋５０％）時は図２０のような
波形となる。以上、Ｒ相について説明したが、残りのＳ
相、Ｔ相についても電圧指令に１２０°づつ位相差を付
けて同様のＰＷＭ演算によりそれぞれの出力電圧を決定
することができる。なお、電圧指令に対する三角波の数
（Ｔｎ個）は１相当たりのインバータユニット数（ｎ
台）から決まり、その関係はＴｎ＝２ｎである。先のよ
うに、図１３の例ではｎ＝２であるため、Ｔｎ＝４とな
る。以上のような電圧指令と複数の三角波とを比較する
ＰＷＭ方式は、例えば公知文献２（「A New Multilevel
PWM Method: A Theoretial Analisys」（IEEE TRANSAC
TIONS 1992-07 No.3））に記載されている。FIG. 15 shows a case where the amplitude of the voltage command is + 50% or more (λ * ≧ + 50%).
When it does not exceed 0% (λ * <+ 50%), the waveform is as shown in FIG. The R phase has been described above.
With respect to the phase and the T phase, the output voltage can be determined by the same PWM calculation with a phase difference of 120 ° added to the voltage command. Note that the number of triangular waves (T n ) for the voltage command is the number of inverter units per phase (n
And the relationship is T n = 2n. As described above, since n = 2 in the example of FIG. 13, T n = 4. A PWM method for comparing a voltage command and a plurality of triangular waves as described above is disclosed in, for example, a known document 2 (“A New Multilevel
PWM Method: A Theoretial Analisys ”(IEEE TRANSAC
TIONS 1992-07 No. 3)).
【００１０】図１８は多重電力変換器の別の構成であ
り、単相３レベルインバータ３台をスター結線した構成
となっている。図において、４２１，５２１，６２１は
直流電源、１１１，２１１，３１１は各相のインバータ
ユニット、１５１，１５２，２５１，２５２，３５１，
３５２は各相のインバータスタックである。この構成で
は、１相当りのインバータユニット数をｍ（ｍは１以上
の整数）とすると、その出力電圧は最大（４ｍ＋１）個
の電圧レベル（電位）を出力可能である。従って、図１
８の例ではｍ＝１として、出力可能な電圧レベル（電
位）数は最大５個になる。このような変換装置は、例え
ば公知文献３（「スター結線方式による高圧インバー
タ」平成１１年電気学会全国大会）や公知文献４（「Hi
ghPerformance Current Control Techniques For Appli
cations to Multilevel High Power Voltage Source In
verter」（IEEE Power Electronics Specialist Confer
ence. Milwaukee, p672−682, 1989）等に記載されてい
る。FIG. 18 shows another configuration of the multiple power converter, in which three single-phase three-level inverters are star-connected. In the figure, 421, 521, 621 are DC power supplies, 111, 211, 311 are inverter units of each phase, 151, 152, 251, 252, 351,
352 is an inverter stack of each phase. In this configuration, if the number of inverter units corresponding to 1 is m (m is an integer of 1 or more), the output voltage can output a maximum (4m + 1) voltage levels (potentials). Therefore, FIG.
In the example of 8, assuming that m = 1, the maximum number of voltage levels (potentials) that can be output is five. Such a conversion device is disclosed in, for example, a known document 3 (“High-voltage inverter using a star connection method”, National Institute of Electrical Engineers of Japan 1999) and a known document 4 (“Hi
ghPerformance Current Control Techniques For Appli
cations to Multilevel High Power Voltage Source In
verter ”(IEEE Power Electronics Specialist Confer
ence. Milwaukee, p672-682, 1989).
【００１１】図１９は、出力端中性点を基準とした１相
分の出力電圧に対応するスイッチング状態をＲ相のＱ１
〜Ｑ８に対して示している。単相３レベルインバータを
基本とした構成であるため、Ｑ１とＱ３、Ｑ２とＱ４、
Ｑ５とＱ７、Ｑ６とＱ８の４組の素子がそれぞれ排他的
な動作関係になる。このような３レベルインバータの動
作については、特開昭５６−７４０８８号公報などに紹
介されている。FIG. 19 shows the switching state corresponding to the output voltage for one phase with respect to the neutral point of the output end, as Q 1 of the R phase.
Shows against ~Q 8. Since the configuration is based on a single-phase three-level inverter, Q 1 and Q 3 , Q 2 and Q 4 ,
Four sets of elements of Q 5 and Q 7, Q 6 and Q 8 is exclusive operational relationship respectively. The operation of such a three-level inverter is introduced in JP-A-56-74088.
【００１２】以上のような回路方式の変換装置に対して
も、先の図１５または図２０と図１２に示すようなＰＷ
Ｍ演算によって出力の状態を決定し、その状態を基に図
１９からスイッチング状態を決めればよい。これらの関
係に基づいて図２１に示す経路によりＱ１〜Ｑ８に対し
信号を分配してスイッチングすれば、図１３の変換装置
と同様に電圧指令の大きさに応じて図１５または図２０
の（４）に示すような出力電圧Ｖが得られる。なお、図
１５と図２０における（２）インバータユニット１と
（３）インバータユニット２は、図１８の回路ではそれ
ぞれインバータスタック１と同２に対応する。[0012] The above-mentioned circuit type converter is also provided with a PW as shown in FIG. 15 or FIG. 20 and FIG.
The state of the output may be determined by the M operation, and the switching state may be determined from FIG. 19 based on the state. If switching to distributing signals to Q 1 to Q 8 by the route shown in Figure 21 based on these relationships, Figure 15 or in accordance with the magnitude of similarly voltage command conversion device of FIG. 13 FIG. 20
An output voltage V as shown in (4) is obtained. Note that (2) the inverter unit 1 and (3) the inverter unit 2 in FIGS. 15 and 20 correspond to the inverter stack 1 and the inverter stack 2 in the circuit of FIG. 18, respectively.
【００１３】ここで、ＰＷＭ演算において電圧指令と比
較される三角波の数（Ｔｍ個）はインバータユニット数
（ｍ台）に対してＴｍ＝４ｍで表される。従って、図１
８の場合はｍ＝１であるから、三角波の数はＴｍ＝４と
なる。Here, the number (T m ) of triangular waves to be compared with the voltage command in the PWM calculation is represented by T m = 4 m with respect to the number of inverter units (m). Therefore, FIG.
In the case of 8, since m = 1, the number of triangular waves is T m = 4.
【００１４】[0014]
【発明が解決しようとする課題】従来技術として図１３
に示した多重電力変換器の動作は図１５に示すようにな
るが、同図において（２）及び（３）はインバータユニ
ット１とインバータユニット２の個別の出力電圧であ
る。この図から明らかなように、従来技術では、電圧指
令の１周期中において各インバータユニットが正（図中
の＋Ｅｄ）または負（図中の−Ｅｄ）の電圧を出力する
期間が異なる。インバータユニットが正または負の電圧
を出力する期間は平滑コンデンサを含む直流電源回路か
ら負荷に対して出力電流が流れ、電力が供給される。従
って、電圧指令の１周期中において正または負の電圧を
出力する期間がインバータユニット毎に異なると、それ
らの電力分担も異なる。FIG. 13 shows a conventional technique.
The operation of the multiplex power converter shown in FIG. 15 is as shown in FIG. 15, where (2) and (3) show the individual output voltages of the inverter unit 1 and the inverter unit 2, respectively. As is clear from this figure, in the related art, the period during which each inverter unit outputs a positive (+ Ed in the figure) or a negative (-Ed in the figure) voltage differs during one cycle of the voltage command. During a period when the inverter unit outputs a positive or negative voltage, an output current flows from the DC power supply circuit including the smoothing capacitor to the load, and power is supplied. Therefore, if the period during which a positive or negative voltage is output in one cycle of the voltage command is different for each inverter unit, their power sharing is also different.
【００１５】このように電力分担が異なる（アンバラン
スな）状態は、図２０のようにインバータ出力電圧が比
較的小さい場合は更に顕著となる。すなわち、同図の
（２）と（３）から明らかなように、インバータユニッ
ト１のみが電力を供給し、インバータユニット２は全く
電力を供給しない状態となる。The state in which the power distribution is different (unbalanced) becomes more remarkable when the inverter output voltage is relatively small as shown in FIG. That is, as is clear from (2) and (3) in the figure, only the inverter unit 1 supplies power, and the inverter unit 2 does not supply power at all.
【００１６】また、直流電源回路に出力電流が流れる
と、この電流によって平滑コンデンサの電圧も変動す
る。この時の電圧変動の大きさは直流電源回路に流れる
インバータの出力電流によって決まるので、上述したよ
うな電力分担のアンバランスがあるとインバータユニッ
ト間で平滑コンデンサの電圧変動の大きさも異なり、一
部の平滑コンデンサの変動が大きくなる恐れがある。電
力分担のアンバランスは、結果として多重電力変換器の
一部の直流電源回路に対する負荷や平滑コンデンサの電
圧変動の増大をもたらし、その部分に損失が集中する結
果、発熱量が極端に多くなったり機器の耐用年数が短く
なる等の問題を生じる。この発熱による問題を回避する
には直流電源回路の電力供給能力（容量）を大きくする
か、または装置の冷却能力を強化するなどの対策が考え
られるが、いずれも装置の大型化や価格の高騰につなが
るので不経済である。When an output current flows through the DC power supply circuit, the voltage of the smoothing capacitor also fluctuates due to the current. Since the magnitude of the voltage fluctuation at this time is determined by the output current of the inverter flowing in the DC power supply circuit, if there is an imbalance in the power sharing as described above, the magnitude of the voltage fluctuation of the smoothing capacitor also differs between the inverter units. The fluctuation of the smoothing capacitor may increase. The imbalance in the power distribution results in an increase in the load on the DC power supply circuit of some of the multiplex power converters and an increase in the voltage fluctuation of the smoothing capacitor, and as a result of the loss being concentrated in that part, the amount of heat generation becomes extremely large. Problems such as shortened service life of the device occur. In order to avoid the problem due to the heat generation, measures such as increasing the power supply capacity (capacity) of the DC power supply circuit or strengthening the cooling capacity of the device can be considered. It is uneconomical because it leads to
【００１７】以上の問題は図１８に示した多重電力変換
器についても同様であるが、この構成ではインバータユ
ニットのみならず、同一のインバータユニット内の各ス
タック間で発熱のアンバランスが発生する。さらに、図
１８の例では平滑コンデンサが直列に接続されているた
め、図１３の場合よりコンデンサの電圧変動の影響も大
きくなる。The above problem is the same for the multiple power converter shown in FIG. 18. However, in this configuration, not only the inverter unit but also the stacks in the same inverter unit generate heat imbalance. Further, in the example of FIG. 18, since the smoothing capacitors are connected in series, the influence of the voltage fluctuation of the capacitors is greater than in the case of FIG.
【００１８】そこで本発明は、出力電圧の大きさに関係
なく多重電力変換器を構成するインバータユニットやス
タック間の電力分担のアンバランスや発熱量の増加を防
止し、小形で経済的な制御装置を提供しようとするもの
である。Accordingly, the present invention prevents a power distribution imbalance between inverter units and stacks constituting a multiplex power converter and an increase in heat generation regardless of the magnitude of an output voltage, and provides a small and economical control device. It is intended to provide.
【００１９】[0019]
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載した発明は、直流電源回路に接続さ
れたｎ（ｎは２以上の整数）台の単相電力変換器の交流
出力端を直列接続して最大で２ｎ＋１個の電位を出力可
能な直列多重電力変換器を制御するための制御装置であ
って、前記直列多重電力変換器に対する電圧指令を発生
する手段と、前記電圧指令からｎ台の単相電力変換器の
半導体素子をスイッチングするための２ｎ個のＰＷＭ信
号を発生する手段と、を備えた制御装置において、前記
電圧指令の大きさに応じて前記２ｎ個のＰＷＭ信号をｎ
台の単相電力変換器に分配する手段を有し、各単相電力
変換器による電力分担を均等化させるものである。In order to solve the above-mentioned problems, the invention according to claim 1 is an AC power supply for n (n is an integer of 2 or more) single-phase power converters connected to a DC power supply circuit. A control device for controlling a serial multiplex power converter capable of outputting a maximum of 2n + 1 potentials by connecting output terminals in series, comprising: means for generating a voltage command for the series multiplex power converter; Means for generating 2n PWM signals for switching the semiconductor elements of the n single-phase power converters from the command, the 2n PWM signals corresponding to the magnitude of the voltage command. Signal n
There is a means for distributing the power to one single-phase power converter, and the power sharing by each single-phase power converter is equalized.
【００２０】請求項２に記載した発明は、直流電源回路
両端の正電位点と負電位点との間に直列接続された第１
〜第４の半導体素子と、前記正電位点と負電位点との間
に直列接続された第１，第２のコンデンサと、前記第
１，第２の半導体素子の相互接続点と前記第３，第４の
半導体素子の相互接続点との間において前記第２，第３
の半導体素子の直列接続回路に対し逆並列接続された第
１，第２のダイオードの直列回路と、を備え、これら第
１，第２のダイオードの相互接続点が前記第１，第２の
コンデンサの相互接続点に接続されるとともに、前記第
１〜第４の半導体素子及び第１，第２のダイオードを有
するスタックを２個備えてなる単相電力変換器をｍ（ｍ
は２以上の整数）台組み合わせて構成され、１相当たり
最大で４ｍ＋１個の電位を出力可能な多重電力変換器を
制御するための制御装置であって、前記多重電力変換器
に対する電圧指令を発生する手段と、前記電圧指令から
ｍ台の単相電力変換器の半導体素子をスイッチングする
ための４ｍ個のＰＷＭ信号を発生する手段と、を備えた
制御装置において、前記電圧指令の大きさに応じて前記
４ｍ個のＰＷＭ信号をｍ台の単相電力変換器を構成する
２ｍ台のスタックに分配する手段を有し、各単相電力変
換器内のスタックによる電力分担を均等化させるもので
ある。According to a second aspect of the present invention, there is provided a power supply system comprising: a first power supply circuit connected in series between a positive potential point and a negative potential point at both ends of a DC power supply circuit;
To a fourth semiconductor element, first and second capacitors connected in series between the positive potential point and the negative potential point, an interconnection point between the first and second semiconductor elements, and the third , A third semiconductor element and an interconnection point of the fourth semiconductor element.
And a series circuit of first and second diodes connected in anti-parallel to a series connection circuit of the semiconductor elements, wherein an interconnection point of the first and second diodes is connected to the first and second capacitors. And a single-phase power converter including two stacks each having the first to fourth semiconductor elements and the first and second diodes is connected to an interconnection point of m (m
Is a controller for controlling a multiplex power converter capable of outputting a maximum of 4m + 1 potentials per phase and generating a voltage command for the multiplex power converter. And a means for generating 4m PWM signals for switching the semiconductor elements of the m single-phase power converters from the voltage command. Means for distributing the 4m PWM signals to 2m stacks constituting m single-phase power converters, thereby equalizing the power sharing among the stacks in each single-phase power converter. .
【００２１】本発明においては、単相電力変換器の半導
体素子をスイッチングするＰＷＭ信号を発生するための
搬送波に同期した選択信号を生成し、この選択信号に基
づきＰＷＭ信号を電圧指令の大きさに合わせて各インバ
ータユニットや各スタックに分配し、インバータユニッ
ト同士またはスタック同士が交互にスイッチングするよ
うにして電力分担を均等化させる。According to the present invention, a selection signal synchronized with a carrier wave for generating a PWM signal for switching a semiconductor element of a single-phase power converter is generated, and the PWM signal is reduced to the magnitude of a voltage command based on the selection signal. In addition, the power is distributed to each inverter unit and each stack, and the power sharing is equalized by alternately switching the inverter units or the stacks.
【００２２】[0022]
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。まず、図１は請求項１に記載した発明の
実施形態に相当し、図１３に示した多重電力変換器をス
イッチング動作させるために電圧指令からＰＷＭ信号を
発生する制御ブロック図である。同図において、１は変
調率指令（振幅指令）λ＊と位相指令θ＊とから前述の
数式（１）により電圧指令Ｖ＊を決定する電圧指令演算
回路、１０は搬送波としての三角波ＴＲＩを発生する搬
送波発生回路、２０は三角波ＴＲＩに同期したパルス選
択信号ＰＳＥＬを出力する選択信号発生回路、６１は電
圧指令Ｖ＊と三角波ＴＲＩとからＰＷＭ信号を演算する
ＰＷＭ演算部、７１は、ＰＷＭ演算部６１で演算された
ＰＷＭ信号を、電圧指令Ｖ＊の大きさとパルス選択信号
ＰＳＥＬとに基づいて各インバータユニットに均等に分
配するパルス均等化演算部である。すなわち、パルス均
等化演算部７１から出力される４個のＰＷＭ信号とそれ
らを反転回路（図示せず）により反転させた４個のＰＷ
Ｍ信号との計８個の信号が、たとえば図１３のＲ相イン
バータユニット１０１，１０２の合計８個のＩＧＢＴ
Ｑ１〜Ｑ８に与えられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. First, FIG. 1 corresponds to an embodiment of the invention described in claim 1, and is a control block diagram for generating a PWM signal from a voltage command in order to perform a switching operation of the multiplex power converter shown in FIG. In FIG. 1, reference numeral 1 denotes a voltage command operation circuit for determining a voltage command V * from the modulation rate command (amplitude command) λ * and the phase command θ * according to the above-described equation (1), and 10 generates a triangular wave TRI as a carrier wave. , A selection signal generation circuit for outputting a pulse selection signal PSEL synchronized with the triangular wave TRI, 61, a PWM operation unit for calculating a PWM signal from the voltage command V * and the triangular wave TRI, 71, a PWM operation unit A pulse equalization calculation unit that evenly distributes the PWM signal calculated in 61 to each inverter unit based on the magnitude of the voltage command V * and the pulse selection signal PSEL. That is, four PWM signals output from the pulse equalization calculation unit 71 and four PWM signals obtained by inverting them by an inverting circuit (not shown).
A total of eight signals including the M signal are, for example, a total of eight IGBTs of R-phase inverter units 101 and 102 in FIG.
Q 1 to Q 8 .
【００２３】次に、図５〜図８を用いて図４に示す電圧
指令の各レベル毎の基本的な動作について説明する。こ
れらは一定値の電圧指令に対して従来技術のＰＷＭ演算
により一方のインバータユニットのみがスイッチング動
作しているものを、図３のようなパルス選択信号ＰＳＥ
Ｌによって２台のＲ相インバータユニット１，２（１０
１，１０２）に均等に分配する様子を示している。Next, a basic operation of each level of the voltage command shown in FIG. 4 will be described with reference to FIGS. These are those in which only one of the inverter units is performing a switching operation by a conventional PWM operation in response to a constant voltage command, and the pulse selection signal PSE as shown in FIG.
The two R-phase inverter units 1, 2 (10
1, 102).
【００２４】図５は、図４のレベル０に示すように電圧
指令Ｖ＊の大きさが−１００％≦Ｖ ＊＜−５０％の状態
における動作である。この場合、電圧指令は三角波ＴＲ
Ｉ４と比較される状態であり、図１２の状態４と状態５
を交互に繰り返す。パルス均等化前の各インバータユニ
ット１，２の出力電圧は、図５の（２），（３）のよう
にインバータユニット１が−Ｅｄを出力し続け、インバ
ータユニット２が−Ｅｄと０（零電位）を交互に出力し
ている。このままの状態では電力分担がインバータユニ
ット１に偏るので、パルス選択信号ＰＳＥＬに基づいて
パルス均等化演算部７１の演算結果によりインバータユ
ニット１とインバータユニット２が交互に等しい間隔で
スイッチングするようにＰＷＭ信号を分配する。FIG. 5 shows the voltage as shown at level 0 in FIG.
Command V*-100% ≦ V *<-50% condition
This is the operation in. In this case, the voltage command is a triangular wave TR
This is a state to be compared with I4.
Is alternately repeated. Each inverter unit before pulse equalization
The output voltages of the units 1 and 2 are as shown in (2) and (3) of FIG.
Inverter unit 1 continues to output -Ed
Data unit 2 alternately outputs -Ed and 0 (zero potential)
ing. In this state, power sharing is
Because it is biased toward unit 1 based on the pulse selection signal PSEL.
The inverter unit is operated based on the operation result of the pulse equalization operation unit 71.
Knit 1 and inverter unit 2 alternately at equal intervals
Distribute the PWM signal for switching.
【００２５】パルス選択信号ＰＳＥＬが図３の区間番号
“０”と“１”の状態の時はインバータユニット１、区
間番号“２”と“３”の状態の時はインバータユニット
２がスイッチングするようにＰＷＭ信号を分配する。な
お、区間番号はパルス選択信号ＰＳＥＬのBit０、Bit１
の「Ｌ」または「Ｈ」レベルの組み合わせに対応してい
る。この結果、パルス均等化後の各インバータユニット
１，２の出力電圧は図５の（５）、（６）の如く、互い
に等間隔で交互にスイッチングできるようになり、電力
分担も均等化される。図５（７）は１相分の出力電圧
（たとえばＲ相出力電圧）であり、各インバータユニッ
ト１，２の出力電圧の合成に等しい。同図から明らかな
ように、パルス均等化の前と後で相電圧の大きさは変化
しない。従って、負荷には均等化前と同じ電圧指令通り
の電圧が印加されるので、電動機の制御性能は何ら損な
われることがない。When the pulse selection signal PSEL is in the state of section numbers "0" and "1" in FIG. 3, the inverter unit 1 is switched, and when the pulse selection signal PSEL is in the state of section numbers "2" and "3", the inverter unit 2 is switched. To the PWM signal. Note that the section numbers are Bit0, Bit1 of the pulse selection signal PSEL.
Corresponding to the “L” or “H” level. As a result, the output voltages of the inverter units 1 and 2 after the pulse equalization can be alternately switched at regular intervals as shown in (5) and (6) of FIG. 5, and the power sharing is also equalized. . FIG. 5 (7) shows the output voltage for one phase (for example, the R-phase output voltage), which is equal to the combination of the output voltages of the inverter units 1 and 2. As is clear from the figure, the magnitude of the phase voltage does not change before and after the pulse equalization. Therefore, the same voltage command as before the equalization is applied to the load, so that the control performance of the motor is not impaired at all.
【００２６】図６は、図４のレベル１に示すように電圧
指令Ｖ＊の大きさが−５０％≦Ｖ＊＜０の状態における
動作である。この場合、電圧指令は三角波ＴＲＩ２と比
較され、パルス均等化前はインバータユニット１が−Ｅ
ｄと０（零電位）を交互に出力する。これに対してパル
ス均等化後は２台のインバータユニット１，２が交互に
等間隔で−Ｅｄと０（零電位）を出力し、電力分担が均
等化される。また、パルス選択信号ＰＳＥＬが図３の区
間番号“０”と“３”である時はインバータユニット
１、区間番号“１”と“２”である時はインバータユニ
ット２がスイッチングするようにＰＷＭ信号を分配す
る。[0026] Figure 6 is the operation in the state of -50% ≦ V * <0 voltage command V * of the size as shown in Level 1 of FIG. In this case, the voltage command is compared with the triangular wave TRI2, and before the pulse equalization, the inverter unit 1 outputs -E
d and 0 (zero potential) are output alternately. On the other hand, after the pulse equalization, the two inverter units 1 and 2 alternately output -Ed and 0 (zero potential) at equal intervals, and the power sharing is equalized. When the pulse selection signal PSEL is the section number "0" and "3" in FIG. 3, the inverter unit 1 is switched, and when the pulse selection signal PSEL is the section number "1" and "2", the PWM signal is switched so that the inverter unit 2 is switched. Distribute.
【００２７】図７は、図４のレベル２に示すように電圧
指令Ｖ＊の大きさが０≦Ｖ＊≦５０％の状態における動
作である。この場合、電圧指令は三角波ＴＲＩ１と比較
され、パルス均等化前はインバータユニット１が０（零
電位）と＋Ｅｄを交互に出力し、インバータユニット２
は０（零電位）を出力する。これに対してパルス均等化
後は２台のインバータユニットが交互に等間隔で０（零
電位）と＋Ｅｄを出力し、電力分担が均等化される。ま
た、パルス選択信号ＰＳＥＬが図３の区間番号“２”と
“３”である時はインバータユニット１、区間番号
“０”と“１”である時はインバータユニット２がスイ
ッチングするようにＰＷＭ信号を分配する。FIG. 7 shows an operation in a state where the magnitude of the voltage command V * is 0 ≦ V * ≦ 50% as shown at level 2 in FIG. In this case, the voltage command is compared with the triangular wave TRI1, and before pulse equalization, the inverter unit 1 alternately outputs 0 (zero potential) and + Ed, and the inverter unit 2
Outputs 0 (zero potential). On the other hand, after the pulse equalization, the two inverter units alternately output 0 (zero potential) and + Ed at equal intervals, and the power sharing is equalized. When the pulse selection signal PSEL is the section number "2" or "3" in FIG. 3, the inverter unit 1 is switched. When the pulse selection signal PSEL is the section number "0" or "1", the PWM signal is switched so that the inverter unit 2 switches. Distribute.
【００２８】図８は、図４のレベル３に示すように電圧
指令Ｖ＊の大きさが５０％≦Ｖ＊≦１００％の状態にお
ける動作である。この場合、電圧指令は三角波ＴＲＩ３
と比較され、パルス均等化前はインバータユニット１が
０（零電位）と＋Ｅｄを交互に出力し、インバータユニ
ット２は＋Ｅｄを出力する。これに対してパルス均等化
後は２台のインバータユニットが交互に等間隔で０（零
電位）と＋Ｅｄを出力し、電力分担が均等化される。ま
た、パルス選択信号ＰＳＥＬが図３の区間番号“１”と
“２”の状態の時はインバータユニット１、区間番号
“０”と“３”の状態ではインバータユニット２がスイ
ッチングするようにＰＷＭ信号を分配する。FIG. 8 shows an operation in a state where the magnitude of the voltage command V * satisfies 50% ≦ V * ≦ 100% as indicated by level 3 in FIG. In this case, the voltage command is a triangular wave TRI3
Before the pulse equalization, the inverter unit 1 alternately outputs 0 (zero potential) and + Ed, and the inverter unit 2 outputs + Ed. On the other hand, after the pulse equalization, the two inverter units alternately output 0 (zero potential) and + Ed at equal intervals, and the power sharing is equalized. In addition, when the pulse selection signal PSEL is in the state of the section numbers "1" and "2" in FIG. 3, the inverter unit 1 is switched, and in the state of the section numbers "0" and "3", the PWM signal is switched so that the inverter unit 2 is switched. Distribute.
【００２９】次に、図９，図１０を用いて正弦波電圧指
令の１周期に対する動作を説明する。これらの図は、い
ずれも均等化後の波形図であり、図９は電圧指令が＋１
００％〜−１００％の範囲の場合、図１０は＋５０％〜
−５０％の範囲の場合である。また、図１１は図１にお
けるパルス均等化演算部７１の処理を示すフローチャー
トである。Next, the operation for one cycle of the sine wave voltage command will be described with reference to FIGS. These figures are waveform diagrams after equalization, and FIG. 9 shows that the voltage command is +1.
In the case of the range of 00% to -100%, FIG.
This is the case in the range of -50%. FIG. 11 is a flowchart showing the processing of the pulse equalization calculation unit 71 in FIG.
【００３０】図９の（２）電圧レベル判定は、パルス均
等化演算部７１内で演算される信号であり、図４のごと
く電圧指令の大きさに基づいてレベル０〜レベル３を判
定した結果である。このようにして電圧指令のレベルが
判定されると、図１１のフローチャートによってレベル
０の時は図５，レベル１の時は図６，レベル２の時は図
７，レベル３の時は図８に示したようにそれぞれの手順
でＰＷＭ信号を分配することにより、各インバータユニ
ット間の電力分担が均等化されることになる。The voltage level determination (2) in FIG. 9 is a signal calculated in the pulse equalization calculation unit 71. As shown in FIG. 4, the result of determination of level 0 to level 3 based on the magnitude of the voltage command is performed. It is. When the level of the voltage command is determined in this way, the flowchart of FIG. 11 shows FIG. 5 for level 0, FIG. 6 for level 1, FIG. 7 for level 2, and FIG. By distributing the PWM signal in each procedure as shown in (1), the power sharing among the inverter units is equalized.
【００３１】図１０の例では、電圧指令の零を境界とし
てレベル１の状態とレベル２の状態とが切り替えられ、
図９と同様にそれぞれの手順でＰＷＭ信号を分配して各
インバータユニット間の電力分担が均等化される。In the example shown in FIG. 10, the state of level 1 and the state of level 2 are switched with zero of the voltage command as a boundary.
In the same manner as in FIG. 9, the PWM signal is distributed in each procedure, and the power sharing among the inverter units is equalized.
【００３２】次に、請求項２に記載した発明の実施形態
を説明する。図２は、図１８に示した多重電力変換器の
制御ブロック図であり、パルス均等化演算部７２が図１
８におけるインバータユニット内のスタック１とスタッ
ク２（たとえばＲ相インバータユニット１１１内のスタ
ック１５１，１５２）にＰＷＭ信号を分配する演算を行
う。その際、図１の実施形態と同様に、パルス均等化演
算部７２から出力される４個のＰＷＭ信号とそれらを反
転回路（図示せず）により反転させた４個のＰＷＭ信号
との計８個の信号が、図１８のＲ相インバータユニット
１１１内のスタック１５１，１５２の合計８個のＩＧＢ
Ｔ Ｑ１〜Ｑ８に与えられる。なお、図２における他の
部分については、その構成が図１と同一であるため説明
を省略する。Next, an embodiment of the present invention will be described. FIG. 2 is a control block diagram of the multiplex power converter shown in FIG.
8, the operation of distributing the PWM signal to the stack 1 and the stack 2 in the inverter unit (for example, the stacks 151 and 152 in the R-phase inverter unit 111) is performed. At that time, similarly to the embodiment of FIG. 1, a total of eight PWM signals output from the pulse equalization calculation unit 72 and four PWM signals obtained by inverting them by an inverting circuit (not shown) are used. Signals are the total of eight IGBs of the stacks 151 and 152 in the R-phase inverter unit 111 of FIG.
It is given to the T Q 1 ~Q 8. The other parts in FIG. 2 have the same configuration as that in FIG.
【００３３】本実施形態における電圧指令のレベル毎の
動作は、図５〜図８において「インバータユニット１」
を「スタック１」、「インバータユニット２」を「スタ
ック２」と読み替えればよい。また、交流の電圧を発生
する過程についても、図９及び図１０において「インバ
ータユニット１」を「スタック１」、「インバータユニ
ット２」を「スタック２」と読み替えればよい。The operation of the present embodiment for each level of the voltage command is described in FIG.
May be read as “stack 1” and “inverter unit 2” as “stack 2”. Also, in the process of generating an AC voltage, the “inverter unit 1” may be read as “stack 1” and the “inverter unit 2” as “stack 2” in FIGS.
【００３４】[0034]
【発明の効果】以上のように本発明によれば、図９、図
１０をそれぞれ図１５、図２０と比較すれば明らかなご
とく、電圧指令の大きさに応じてＰＷＭ信号を分配する
ことにより、各インバータユニットまたは各スタックが
正または負の電圧を出力する期間をほぼ等しくして各イ
ンバータユニット間または各スタック間の電力分担を均
等化することができる。これにより、損失の集中や発熱
量の偏りを防ぎ、装置の小型化、低価格化に寄与するこ
とができる。As described above, according to the present invention, as is apparent from comparison of FIGS. 9 and 10 with FIGS. 15 and 20, respectively, by distributing the PWM signal according to the magnitude of the voltage command. The period during which each inverter unit or each stack outputs a positive or negative voltage is made substantially equal, so that the power sharing between each inverter unit or each stack can be equalized. As a result, it is possible to prevent loss concentration and uneven heating value, thereby contributing to downsizing and cost reduction of the device.
【図１】本発明の一実施形態を示す制御ブロック図であ
る。FIG. 1 is a control block diagram showing one embodiment of the present invention.
【図２】本発明の他の実施形態を示す制御ブロック図で
ある。FIG. 2 is a control block diagram showing another embodiment of the present invention.
【図３】本発明の実施形態における区間番号と選択信号
との対応関係を示す図である。FIG. 3 is a diagram showing a correspondence relationship between a section number and a selection signal in the embodiment of the present invention.
【図４】本発明の実施形態における電圧レベルと電圧指
令の大きさとの対応関係を示す図である。FIG. 4 is a diagram illustrating a correspondence relationship between a voltage level and a magnitude of a voltage command according to the embodiment of the present invention.
【図５】本発明の実施形態の動作を示す波形図である。FIG. 5 is a waveform chart showing the operation of the embodiment of the present invention.
【図６】本発明の実施形態の動作を示す波形図である。FIG. 6 is a waveform chart showing the operation of the embodiment of the present invention.
【図７】本発明の実施形態の動作を示す波形図である。FIG. 7 is a waveform chart showing the operation of the embodiment of the present invention.
【図８】本発明の実施形態の動作を示す波形図である。FIG. 8 is a waveform chart showing the operation of the embodiment of the present invention.
【図９】本発明の実施形態における電圧指令１周期分の
動作波形図である。FIG. 9 is an operation waveform diagram for one cycle of a voltage command in the embodiment of the present invention.
【図１０】本発明の実施形態における電圧指令１周期分
の動作波形図である。FIG. 10 is an operation waveform diagram for one cycle of a voltage command in the embodiment of the present invention.
【図１１】本発明の実施形態の動作を示すフローチャー
トである。FIG. 11 is a flowchart showing the operation of the embodiment of the present invention.
【図１２】本発明の実施形態における状態１〜５、ＰＷ
Ｍ演算及び出力電圧の対応関係を示す図である。FIG. 12 shows states 1 to 5, PW in the embodiment of the present invention.
FIG. 9 is a diagram illustrating a correspondence relationship between an M operation and an output voltage.
【図１３】従来技術を示す主回路構成図である。FIG. 13 is a main circuit configuration diagram showing a conventional technique.
【図１４】図１３の主回路１相分のスイッチング状態を
示す図である。14 is a diagram showing a switching state for one phase of the main circuit in FIG. 13;
【図１５】従来技術の動作を示す波形図である。FIG. 15 is a waveform chart showing the operation of the conventional technique.
【図１６】従来技術における基準搬送波の説明図であ
る。FIG. 16 is an explanatory diagram of a reference carrier in the related art.
【図１７】従来技術におけるＰＷＭ信号の分配方法を示
す図である。FIG. 17 is a diagram illustrating a method of distributing a PWM signal according to the related art.
【図１８】従来技術を示す主回路構成図である。FIG. 18 is a main circuit configuration diagram showing a conventional technique.
【図１９】図１８の主回路１相分のスイッチング状態を
示す図である。19 is a diagram showing a switching state for one phase of the main circuit of FIG. 18;
【図２０】従来技術の動作を示す波形図である。FIG. 20 is a waveform chart showing the operation of the conventional technique.
【図２１】従来技術におけるＰＷＭ信号の分配方法を示
す図である。FIG. 21 is a diagram illustrating a PWM signal distribution method according to the related art.
１ 電圧指令演算回路 １０ 搬送波発生回路 ２０ 選択信号発生回路 ６１ ＰＷＭ演算部 ７１，７２ パルス均等化演算部 DESCRIPTION OF SYMBOLS 1 Voltage command calculation circuit 10 Carrier wave generation circuit 20 Selection signal generation circuit 61 PWM calculation parts 71 and 72 Pulse equalization calculation parts
Claims (2)
上の整数）台の単相電力変換器の交流出力端を直列接続
して最大で２ｎ＋１個の電位を出力可能な直列多重電力
変換器を制御するための制御装置であって、 前記直列多重電力変換器に対する電圧指令を発生する手
段と、 前記電圧指令からｎ台の単相電力変換器の半導体素子を
スイッチングするための２ｎ個のＰＷＭ信号を発生する
手段と、を備えた制御装置において、 前記電圧指令の大きさに応じて前記２ｎ個のＰＷＭ信号
をｎ台の単相電力変換器に分配する手段を有し、各単相
電力変換器による電力分担を均等化させることを特徴と
する多重電力変換器の制御装置。1. A series multiplexed power capable of outputting a maximum of 2n + 1 potentials by serially connecting AC output terminals of n (n is an integer of 2 or more) single-phase power converters connected to a DC power supply circuit. A control device for controlling a converter, comprising: means for generating a voltage command for the series multiple power converter; and 2n switching devices for switching semiconductor elements of n single-phase power converters from the voltage command. A means for generating the PWM signal of (i), and distributing the 2n PWM signals to n single-phase power converters according to the magnitude of the voltage command. A control device for a multiple power converter, wherein the power sharing by the phase power converter is equalized.
との間に直列接続された第１〜第４の半導体素子と、前
記正電位点と負電位点との間に直列接続された第１，第
２のコンデンサと、前記第１，第２の半導体素子の相互
接続点と前記第３，第４の半導体素子の相互接続点との
間において前記第２，第３の半導体素子の直列接続回路
に対し逆並列接続された第１，第２のダイオードの直列
回路と、を備え、これら第１，第２のダイオードの相互
接続点が前記第１，第２のコンデンサの相互接続点に接
続されるとともに、前記第１〜第４の半導体素子及び第
１，第２のダイオードを有するスタックを２個備えてな
る単相電力変換器をｍ（ｍは２以上の整数）台組み合わ
せて構成され、１相当たり最大で４ｍ＋１個の電位を出
力可能な多重電力変換器を制御するための制御装置であ
って、 前記多重電力変換器に対する電圧指令を発生する手段
と、 前記電圧指令からｍ台の単相電力変換器の半導体素子を
スイッチングするための４ｍ個のＰＷＭ信号を発生する
手段と、を備えた制御装置において、 前記電圧指令の大きさに応じて前記４ｍ個のＰＷＭ信号
をｍ台の単相電力変換器を構成する２ｍ台のスタックに
分配する手段を有し、各単相電力変換器内のスタックに
よる電力分担を均等化させることを特徴とする多重電力
変換器の制御装置。2. A semiconductor device according to claim 1, wherein said first to fourth semiconductor elements are connected in series between a positive potential point and a negative potential point at both ends of said DC power supply circuit, and are connected in series between said positive potential point and said negative potential point. And the second and third semiconductor elements between the first and second capacitors and the interconnection point between the first and second semiconductor elements and the interconnection point between the third and fourth semiconductor elements. And a series circuit of first and second diodes connected in anti-parallel to the series-connected circuit. And m (m is an integer of 2 or more) single-phase power converters connected to a point and provided with two stacks each having the first to fourth semiconductor elements and the first and second diodes. Multiple power transformers that can output up to 4m + 1 potentials per phase A controller for generating a voltage command for the multiplex power converter, and 4m switches for switching the semiconductor elements of the m single-phase power converters from the voltage command. Means for generating a PWM signal; means for distributing the 4m PWM signals to 2m stacks constituting m single-phase power converters in accordance with the magnitude of the voltage command A control device for a multiplex power converter, comprising: equalizing power sharing by a stack in each single-phase power converter.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2002058257A true JP2002058257A (en) | 2002-02-22 |
| JP4096502B2 JP4096502B2 (en) | 2008-06-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240339A Expired - Lifetime JP4096502B2 (en) | 2000-08-08 | 2000-08-08 | Multiple power converter control device |
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|---|---|
| JP4096502B2 (en) | 2008-06-04 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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