JP2002057350A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device, in which four Schottky barrier diodes are combined in a bridge on a silicon substrate, with low voltage and small power consumption at a low cost, while the voltage rise in forward direction of the Schottky barrier diodes is small in the voltage-current characteristics. SOLUTION: Each Schottky barrier diode is formed in mesa, and a high resistance polysilicon, an oxide film 10 Å or less, and an intermediate transient level are formed at the Schottky junction of each Schottky barrier diode. Instead of the Schottky barrier diodes, MOS transistors is combined in its structure. A device, made up of a semiconductor device, an antenna, a power supply, and a sensor, an indicator or memory, is constituted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、高周波で使用する半
導体装置、特にショットキーバリアダイオードおよび、
４個組のブリッジ型ダイオードとその製造方法または低
電圧で高速動作が要求される半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device used at a high frequency, in particular, a Schottky barrier diode,
The present invention relates to a set of four bridge type diodes and a method of manufacturing the same, or a semiconductor device that requires high speed operation at low voltage.

【０００２】また、本発明は移動する物体に記憶媒体で
あるメモリを含んだタグをつけておき、必要なときに電
波あるいは電磁誘導あるいは光通信によって移動する物
体に記憶した情報を非接触で随時読み出すことが可能で
移動体において通信可能な電子機器に関する。Further, the present invention attaches a tag including a memory which is a storage medium to a moving object, and when necessary, non-contactly stores information stored in the moving object by radio wave, electromagnetic induction or optical communication. The present invention relates to an electronic device that can be read and can communicate with a mobile object.

【０００３】[0003]

【従来の技術】従来、ＶＨＦ、ＵＨＦの高周波帯、さら
に、ＳＨＦの超高周波帯においては、ミキサー、変調
器、位相検出器などにショットキーバリアダイオードが
広い範囲で利用されている。真空準位からフェルミ準位
の差（仕事関数）が互いに異なる金属と半導体とを接触
させるときに、フェルミ準位を同レベルにするための電
荷の再分配がおこなわれる結果、空間電荷層（障壁層）
が形成されて整流性の特性をもつようになる。この特性
を利用したものがショットキーバリアダイオードであ
る。ショットキーバリアダイオードは高周波帯において
応答速度の点でＰＮ接合ダイオードよりも優れているの
で、高速スイッチング回路に適している。さらに、立ち
上がり電圧もＰＮ接合ダイオードに比べて比較的小さな
値となるので、ＰＮ接合ダイオードほどの入力電圧を必
要としない。2. Description of the Related Art Conventionally, Schottky barrier diodes are widely used in mixers, modulators, phase detectors, and the like in VHF and UHF high-frequency bands and in SHF ultra-high-frequency bands. When a metal and a semiconductor having a difference (work function) between the vacuum level and the Fermi level are different from each other, charge is redistributed to bring the Fermi level to the same level. As a result, the space charge layer (barrier) layer)
Are formed to have a rectifying characteristic. The Schottky barrier diode utilizes this characteristic. A Schottky barrier diode is superior to a PN junction diode in terms of response speed in a high frequency band, and thus is suitable for a high-speed switching circuit. Further, since the rising voltage also has a relatively small value as compared with the PN junction diode, it does not require as much input voltage as the PN junction diode.

【０００４】図２２に従来のショットキーバリアダイオ
ードの模式断面図を示す。低不純物濃度な高抵抗のシリ
コン基板（２０１）にショットキー金属（２０３）と、
高不純物領域（２０２）を介してオーミック金属（２０
４）とが形成されている。通常、シリコン基板にはｎ型
シリコンが使われており、シリコンエピタキシャル層に
不純物を注入して高不純物領域（２０２）を作製する。
不純物は０．８×１０ ¹⁷〜２×１０¹⁸ｃｍ^-3の範囲で高
濃度にドーピングされている。FIG. 22 shows a conventional Schottky barrier diode.
1 shows a schematic cross-sectional view of a card. High resistance silicon with low impurity concentration
Schottky metal (203) on the control board (201),
The ohmic metal (20) is formed through the high impurity region (202).
4) are formed. Normally n-type silicon substrate
Silicon is used for the silicon epitaxial layer
Impurities are implanted to form a high impurity region (202).
0.8 × 10 impurities ¹⁷~ 2 × 10¹⁸cm^-3High in the range
Doped to a concentration.

【０００５】しかしこの型のショットキーバリアダイオ
ードはウェハ上面と下面に電極が存在しているので集積
回路として使用し難い。またシリコン基板の抵抗値が高
いので消費電力が大きくなる。そこで図２３は従来の同
一面上にアノード・カソードの電極をもつショットキー
ダイオードが複数構成された半導体装置を示す模式断面
図である。比抵抗１０００Ω・ｃｍ程度のｐ型のシリコ
ン基板（２０５）にｎ型シリコンエピタキシャル層（２
０６）を形成させる。ここで各ダイオードを電気的に分
離するためにｎ型シリコンエピタキシャル層（２０６）
上の部分を残して他の部分を、例えば多孔質化反応を利
用して多孔質化させた後、酸化性雰囲気中でこの多孔質
化部分を多孔質酸化膜に変換し、ｐ＋絶縁膜層（２０
７）として機能させる。このｐ＋絶縁分離層（２０７）
によりｎ型シリコンエピタキシャル層（２０６）を個々
の動作領域に分離させている。そして、この動作領域の
表面にショットキー金属（２０３）とオーミック金属
（２０４）を形成させている。また、この動作領域内の
オーミック金属接触部に低抵抗部の高不純物領域（２０
２）を形成してある。However, this type of Schottky barrier diode is difficult to use as an integrated circuit because electrodes are present on the upper and lower surfaces of the wafer. In addition, since the resistance value of the silicon substrate is high, power consumption increases. FIG. 23 is a schematic cross-sectional view showing a conventional semiconductor device having a plurality of Schottky diodes having anode and cathode electrodes on the same surface. An n-type silicon epitaxial layer (2) is formed on a p-type silicon substrate (205) having a specific resistance of about 1000 Ω · cm.
06) is formed. Here, an n-type silicon epitaxial layer (206) is used to electrically isolate each diode.
After the other portion except the upper portion is made porous using, for example, a porous reaction, the porous portion is converted into a porous oxide film in an oxidizing atmosphere, and the p + insulating film layer is formed. (20
Function 7). This p + insulating separation layer (207)
Separates the n-type silicon epitaxial layer (206) into individual operation regions. Then, a Schottky metal (203) and an ohmic metal (204) are formed on the surface of the operation region. In addition, a high impurity region (20
2) is formed.

【０００６】図２６は従来のショットキーバリアダイオ
ードを４個組み合わせた半導体装置の平面図である。従
来の各ショットキーバリアダイオード間は寄生にもつＮ
ＰＮによって余計な電流が流れてしまうので、最低でも
２００μｍ離さなければならない。そのため、仮に各接
続端子につないだパッドを１００μｍ平方とるとする
と、ショットキーバリアダイオードを４個組み合わせた
半導体装置では１チップ約６００μｍ平方の面積が必要
となる。FIG. 26 is a plan view of a semiconductor device in which four conventional Schottky barrier diodes are combined. N between the conventional Schottky barrier diodes and the parasitic N
Since an unnecessary current flows due to the PN, the distance must be at least 200 μm. Therefore, assuming that the pad connected to each connection terminal is 100 μm square, a semiconductor device in which four Schottky barrier diodes are combined requires an area of about 600 μm square per chip.

【０００７】ここで、スイッチング装置としてショット
キーバリアダイオードを４個組み合わせた半導体装置を
用いた場合、各ショットキーバリアダイオードの電圧−
電流特性における順方向の立ち上がり電圧（以下Ｖ_F と
いう）の小さい方が入力する電圧を抑えることができる
ため、消費電力を小さくすることができる。そのために
上記のようなショットキーバリアダイオードではＶ_F は
できるだけ小さい方が望ましい。Here, when a semiconductor device in which four Schottky barrier diodes are combined is used as the switching device, the voltage of each Schottky barrier diode is reduced by the following equation.
It is possible to suppress the voltage input is smaller forward rising voltage (hereinafter referred to as V _F) at the current characteristics, it is possible to reduce the power consumption. V _F is as small as possible is desired in the above-described Schottky barrier diode for that.

【０００８】従来は、このショットキーバリアダイオー
ドのＶ_F をさげるためにショットキー金属を選びだし
て、Ｖ_F の小さなショットキーバリアダイオードを作製
していた。よって従来のショットキーバリアダイオード
を４個組み合わせた半導体装置は上記ようにＶ_F の小さ
なショットキー金属を選択し、ショットキー金属側をア
ノード、オーミック金属側をカソードとする単位のショ
ットキーバリアダイオードを形成し、ｐ＋絶縁分離層に
よって個々のショットキーバリアダイオード絶縁させ
て、図２４または図２５に模式結線図として示すように
ショットキーバリアダイオードをワイヤーボンディング
や金属配線などを用いてブリッジ型に４個組み合わせた
１チップ約６００μｍ平方の半導体装置であった。[0008] Conventionally, it picks the Schottky metal to lower the V _F of the Schottky barrier diode had been produced a small Schottky barrier diode V _F. Thus the semiconductor device that combines four conventional Schottky barrier diode selects a small Schottky metal V _F above so, the Schottky metal side anode, a Schottky barrier diode of the unit the ohmic metal side to the cathode Then, each Schottky barrier diode is insulated by a p + insulating separation layer, and four Schottky barrier diodes are formed in a bridge type using wire bonding or metal wiring as shown in a schematic connection diagram in FIG. 24 or 25. The combined semiconductor device had a chip of about 600 μm square.

【０００９】図２４と図２５のように結線されると、こ
のように組まれた回路は整流器として動作し、図４１と
図４２のように結線されると、変調器として動作する。
なお、図２４と図２５または図４１と図４２は全くの等
価回路図である。また従来は、図２５に示されるように
ダイオードブリッジ回路の配線をクロスに組むと、どこ
か必ず１ヶ所は配線が交差するので、配線と配線を絶縁
させるために、配線−絶縁膜−配線というような３層構
造をとらねばならなかった。When connected as shown in FIGS. 24 and 25, the circuit thus assembled operates as a rectifier, and when connected as shown in FIGS. 41 and 42, it operates as a modulator.
FIGS. 24 and 25 or FIGS. 41 and 42 are completely equivalent circuit diagrams. Conventionally, as shown in FIG. 25, when the wiring of the diode bridge circuit is assembled into a cross, the wiring always crosses at one place, so that the wiring is insulated from each other. Such a three-layer structure had to be taken.

【００１０】また、図６２に示すように、従来の過電流
検出回路は、負荷６２０７に直列に接続された電流検出
抵抗６２０５の電圧を検出するＭＯＳトランジスタ６２
０３の出力電圧に応じて制御回路６２０８がスイッチ６
２０６を制御して電流を遮断したり、制限したりする。
このような回路において、ＭＯＳトランジスタ６２０３
の基板はソースに接続されていた。As shown in FIG. 62, a conventional overcurrent detecting circuit is a MOS transistor 62 for detecting the voltage of a current detecting resistor 6205 connected in series to a load 6207.
The control circuit 6208 responds to the output voltage of the
206 is controlled to interrupt or limit the current.
In such a circuit, the MOS transistor 6203
The substrate was connected to the source.

【００１１】低電圧及び高速動作に適した半導体装置と
して図７０に示すようなＭＯＳトランジスタが知られて
いる。図７０はＭＯＳトランジスタの構造断面図であ
る。例えばＮ型ＭＯＳトランジスタの場合には、Ｐ型シ
リコン基板７２０１の表面にソース領域としてＮ＋型拡
散領域７２０２及びドレイン領域としてＮ＋型拡散領域
７２０３が設けられ、さらに、それら拡散領域の間の基
板表面の上にはゲート絶縁膜７２０４を介してゲート電
極７２０５が設けられた構造になっている。A MOS transistor as shown in FIG. 70 is known as a semiconductor device suitable for low voltage and high speed operation. FIG. 70 is a structural sectional view of a MOS transistor. For example, in the case of an N-type MOS transistor, an N + -type diffusion region 7202 as a source region and an N + -type diffusion region 7203 as a drain region are provided on the surface of a P-type silicon substrate 7201. A structure in which a gate electrode 7205 is provided over a gate insulating film 7204 is provided above.

【００１２】ＭＯＳトランジスタの動作は、基板７２０
１及びソース領域７２０２を基準にしてドレイン領域７
２０３にキャリア加速用の正のドレイン電圧を印加し、
さらに、ゲート電極７２０５に正のゲート電圧を印加す
ることにより、ソース領域７２０２とドレイン領域７２
０３との間のインピーダンスを制御することにより行っ
ている。ゲート電圧を印加することにより電界効果によ
り、飽和レベルまでは近似的に（１）式のようにチャネ
ル領域（ソース領域７２０２とドレイン領域７２０３と
の間の基板表面部分）の表面電位φｓが制御される。The operation of the MOS transistor is performed on the substrate 720.
1 and the drain region 7 with reference to the source region 7202.
A positive drain voltage for carrier acceleration is applied to 203,
Further, by applying a positive gate voltage to the gate electrode 7205, the source region 7202 and the drain region 72
03 is controlled by controlling the impedance. By applying the gate voltage, the surface potential φs of the channel region (substrate surface portion between the source region 7202 and the drain region 7203) is controlled by the electric field effect up to the saturation level approximately as shown in equation (1). You.

【００１３】[0013]

【数１】 Ｃ_OXはゲート絶縁膜容量、Ｃ_S はチャネル領域に形成さ
れる空乏層容量、Ｖ_G はゲート電圧である。電界効果に
よりφ_S が増加すると、ソース領域７２０２とチャネル
領域との電位障壁が低下する。このことによりソース・
ドレイン領域間にチャネル電流Ｉ_Dが流れる。Ｉ_D はゲ
ート電圧に対して（２）式のように指数関数的に増加す
る。(Equation 1) C _OX denotes a gate insulating film capacitance, the C _S depletion layer capacitance formed in the channel region, the V _G is the gate voltage. When φ _S increases due to the electric field effect, the potential barrier between the source region 7202 and the channel region decreases. This allows the source
A channel current _ID flows between the drain regions. _ID increases exponentially with respect to the gate voltage as shown in equation (2).

【００１４】[0014]

【数２】 ただし、Ｔは絶対温度、Ｋはボルツマン定数、ｑは単位
電荷である。ゲート電圧が閾値電圧Ｖ_THと呼ばれる値ま
でほぼ（２）式に従ってＩ_D は増加する。閾値電圧以上
にゲート電圧が高くなると、表面電位はほぼ飽和レベル
になり、充分低インピーダンス状態になる。充分低イン
ピーダンス状態になるためのゲート電圧である閾値電圧
は（３）式で求められる。(Equation 2) Here, T is absolute temperature, K is Boltzmann's constant, and q is unit charge. I _D increases approximately according to equation (2) until the gate voltage reaches a value called the threshold voltage V _TH . When the gate voltage becomes higher than the threshold voltage, the surface potential becomes almost the saturation level, and a sufficiently low impedance state is obtained. The threshold voltage, which is the gate voltage for achieving a sufficiently low impedance state, is obtained by equation (3).

【００１５】[0015]

【数３】 ただし、φ_MSは基板とゲート電極間の仕事関数差、Ｑ₀
はゲート絶縁膜内の実効的固定電界、φ_f は基準のエネ
ルギーフェルミレベル、Ｑ_B は基板表面の空乏電荷であ
る。(Equation 3) Where φ _MS is the work function difference between the substrate and the gate electrode, Q ₀
Is the effective fixed electric field in the gate insulating film, φ _f is the reference energy Fermi level, and Q _B is the depletion charge on the substrate surface.

【００１６】[0016]

【発明が解決しようとする課題】しかし、従来の上記の
ようなショットキーバリアダイオードではＶ_F を小さく
するためにショットキー金属を選択することがおこなわ
れていた。例えばＴｉ，Ｃｒ，Ａｕ，Ｗなどは蒸着時に
真空度を超真空にする必要があるなど製造上の制限があ
り、いままででは十分に低いＶ_F を得ることはできなか
った。また、硫化ガリウムの場合には表面準位密度がシ
リコンに比べて一層高く、順方向立ち上がり電圧を低く
することが困難である。このようにショットキー金属の
選択によってＶ_F を十分に低くすることは一般にはでき
なかった。[SUMMARY OF THE INVENTION] However, to select a Schottky metal in order to reduce the V _F was done in Schottky barrier diode as the above-mentioned conventional. For example Ti, Cr, Au, W, etc. has a degree of vacuum needs to be ultra vacuum such as manufacturing limitations during vapor deposition, it has been impossible to obtain a sufficiently low V _F at ever. In the case of gallium sulfide, the surface state density is higher than that of silicon, and it is difficult to lower the forward rise voltage. Thus be sufficiently low V _F by the selection of the Schottky metal is generally could not.

【００１７】また４個組のショットキーバリアダイオー
ド半導体装置においては各素子間の完全な絶縁分離が困
難であり、各素子間の絶縁分離のために１チップあたり
の面積を小さくすることが困難であった。また、ショッ
トキーバリアダイオード半導体装置のダイオードブリッ
ジ回路の配線をクロスに組むことで、製造工程が増え、
コストがその分高くついてしまっていた。In a Schottky barrier diode semiconductor device of a set of four, it is difficult to completely insulate and isolate each element, and it is difficult to reduce the area per chip due to the insulative isolation between the elements. there were. In addition, by crossing the wiring of the diode bridge circuit of the Schottky barrier diode semiconductor device, the manufacturing process increases,
The cost was high.

【００１８】そこで、この発明の目的は、従来のこのよ
うな課題を解決するためのショットキーバリアダイオー
ド半導体装置の構造、及び製造方法を得ることである。
また従来の過電流検出回路において、低電圧で動作させ
る場合、ＭＯＳトランジスタのしきい電圧の絶対値を下
げなくてはならないが、しきい値電圧の絶対値を下げる
とＭＯＳトランジスタのオフリーク電流が増加し、結果
として回路の消費電流の増加を招いてしまう。逆にＭＯ
Ｓトランジスタのオフリーク電流を抑えるために、しき
い値電圧の絶対値を上げるとＭＯＳトランジスタの感度
が下がるという課題を有していた。An object of the present invention is to provide a structure and a manufacturing method of a Schottky barrier diode semiconductor device for solving such a conventional problem.
In the conventional overcurrent detection circuit, when operating at a low voltage, the absolute value of the threshold voltage of the MOS transistor must be reduced. However, if the absolute value of the threshold voltage is reduced, the off-leak current of the MOS transistor increases. As a result, the current consumption of the circuit increases. Conversely MO
When the absolute value of the threshold voltage is increased in order to suppress the off-leak current of the S transistor, there is a problem that the sensitivity of the MOS transistor decreases.

【００１９】本発明は上記課題を解消して低電圧で動作
し、感度のよい過電流検出回路を提供することを目的と
する。また従来のＭＯＳトランジスタの場合、高インピ
ーダンス状態と低インピーダンス状態を例えば６桁以上
に設定しようとすると閾値電圧を０．５Ｖより高くせざ
るをえない。その結果、電源電圧が１Ｖ以下での高速動
作は困難であった。また、電流通路が基板表面の非常に
薄いチャネル領域に限定されていたために単位面積当た
りの大電流化もバイポーラトランジスタに比べて悪かっ
た。An object of the present invention is to provide an overcurrent detection circuit which operates at a low voltage and has high sensitivity while solving the above problems. In the case of a conventional MOS transistor, if the high impedance state and the low impedance state are set to, for example, 6 digits or more, the threshold voltage must be set higher than 0.5V. As a result, high-speed operation at a power supply voltage of 1 V or less was difficult. Further, since the current path is limited to a very thin channel region on the surface of the substrate, the increase in current per unit area is worse than that of the bipolar transistor.

【００２０】本発明は、このような課題を解決するため
になされたもので低電圧高速動作及び高駆動能力を有す
る半導体装置を提供することを目的としている。An object of the present invention is to provide a semiconductor device having a low-voltage high-speed operation and a high driving capability, which has been made to solve such problems.

【００２１】[0021]

【課題を解決するための手段】上記課題を解決するため
に、この発明では以下の手段をとった。第１の手段とし
て、支持基板上に設けられた半導体基板を電気的に分離
された複数の半導体基板で構成した。Means for Solving the Problems In order to solve the above problems, the present invention takes the following means. As a first means, a semiconductor substrate provided on a supporting substrate is constituted by a plurality of electrically separated semiconductor substrates.

【００２２】第２の手段として、支持基板上に絶縁膜を
有し、その絶縁膜上に半導体層を形成した半導体基板
（以下ＳＯＩという、Silicon on Insulatorの略）を使
用した。第３の手段として、高抵抗ポリシリコンを介し
てシリコン基板がショットキー接合を形成した。As a second means, a semiconductor substrate having an insulating film on a supporting substrate and a semiconductor layer formed on the insulating film (hereinafter referred to as SOI, abbreviation for Silicon on Insulator) was used. As a third means, the silicon substrate formed a Schottky junction via the high-resistance polysilicon.

【００２３】第４の手段として、複数レベルの中間遷移
の複数の準位を形成したシリコン基板にショットキー接
合を形成した。第５の手段として、シリコン基板とした
高抵抗ポリシリコンにショットキー接合を形成した。As a fourth means, a Schottky junction is formed on a silicon substrate having a plurality of levels of intermediate transitions at a plurality of levels. As a fifth means, a Schottky junction was formed on high-resistance polysilicon used as a silicon substrate.

【００２４】第６の手段として、シリコン基板と高抵抗
ポリシリコンとの間に極めて薄いＳｉＯ₂ 層を形成し
た。第７の手段として、高抵抗ポリシリコンの表面を研
磨して平滑化してショットキー接合をした。As a sixth means, an extremely thin SiO ₂ layer was formed between the silicon substrate and the high-resistance polysilicon. As a seventh means, the surface of the high-resistance polysilicon is polished and smoothed to form a Schottky junction.

【００２５】第８の手段として、ダイオードにかわって
ＭＯＳトランジスタを用いてブリッジを形成した。第９
の手段として、ダイオードブリッジ回路の配線の一部を
電極パッドの外を通すような構造とした。As an eighth means, a bridge is formed by using a MOS transistor instead of a diode. Ninth
In order to achieve this, a structure is adopted in which a part of the wiring of the diode bridge circuit passes outside the electrode pad.

【００２６】第１０の手段として、ダイオードにかわっ
てゲートとサブストレートとを接続したＭＯＳトランジ
スタを用いてブリッジを形成した。第１１の手段とし
て、アンテナとＶ_F の低いダイオードまたはＶ_T の低い
ＭＯＳトランジスタで構成された整流回路と低電圧で動
作する電源回路とメモリとそのメモリの読み出し書き込
みを制御する制御回路とで構成されたデータキャリアに
した。As a tenth means, a bridge is formed by using a MOS transistor in which a gate and a substrate are connected instead of a diode. 11 as a means, constituted by a control circuit for controlling the power supply circuit and a memory and reading and writing of the memory to operate at the configured rectifier circuit and a low voltage at a low MOS transistors low diode or V _T of the antenna and V _F Was made a data carrier.

【００２７】第１２の手段として、アンテナとＶ_F の低
いダイオードまたはＶ_T の低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と加速度
の検出が可能な加速度センサとで構成されたデータキャ
リアにした。第１３の手段として、アンテナとＶ_F の低
いダイオードまたはＶ_T の低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と温度の
検出が可能な温度センサとで構成されたデータキャリア
にした。[0027] As a twelfth means, is composed of an acceleration sensor capable of detecting the power supply circuit and the acceleration operating in the configured rectifier circuit and a low voltage at a low MOS transistors low diode or V _T of the antenna and V _F Data carrier. 13 as a means, antenna and V _F low diode or V _T low MOS transistors composed of a rectifier circuit and a data carrier configured in operation to the power supply circuit and a temperature sensor capable of detecting the temperature at a low voltage I made it.

【００２８】第１４の手段として、加速度の検出が可能
な面に対して水平な１辺の長さが１ｍｍまたはそれ以下
であるような加速度センサを使用した。第１５の手段と
して、イオン注入していないポリシリコンを介してシリ
コン基板がショットキー接合を形成した。As a fourteenth means, an acceleration sensor is used in which the length of one side parallel to the plane from which acceleration can be detected is 1 mm or less. As a fifteenth means, a silicon substrate has formed a Schottky junction through polysilicon which has not been ion-implanted.

【００２９】第１６の手段として、ソースを高電圧供給
端子に、ドレインを、他端を低電圧供給端子に接続され
た第１の抵抗に、ゲートを、他端を高電圧供給端子に接
続された第２の抵抗にそれぞれ接続されたＭＯＳトラン
ジスタと、ＭＯＳトランジスタと第１の抵抗の接続点に
入力を接続された制御回路と、ＭＯＳトランジスタのゲ
ートと第２の抵抗の接続点と、他端を前記低電圧供給端
子に接続された負荷の間に接続さえ、制御回路の出力を
入力に接続されたスイッチからなる過電流検出回路にお
いて、ＭＯＳトランジスタの基板とゲートを接続した。As a sixteenth means, the source is connected to the high voltage supply terminal, the drain is connected to the first resistor connected to the low voltage supply terminal at the other end, the gate is connected to the high voltage supply terminal at the other end. A MOS transistor respectively connected to the second resistor, a control circuit having an input connected to a connection point between the MOS transistor and the first resistor, a connection point between the gate of the MOS transistor and the second resistor, and the other end. Is connected between the load connected to the low voltage supply terminal, and the substrate and gate of the MOS transistor are connected in the overcurrent detection circuit including the switch whose output is connected to the input of the control circuit.

【００３０】第１７の手段として以下のような構成をし
た。第一または第二導電型の半導体領域から成る第１の
半導体領域と、第１の半導体領域と接続して両側に互い
に間隔を置いて設けられた第一導電型の第二及び第三の
半導体領域と、第１の半導体領域の上にゲート絶縁膜を
介して設けられたゲート電極から成る半導体装置の動作
方法において、第二の半導体領域の電圧を基準にして第
三の半導体領域にキャリア加速のためのキャリア加速電
圧を印加するとともに、ゲート電極に第１の半導体領域
の表面電位を制御するための第１のキャリア制御電圧を
印加、さらに、第一の半導体領域に第一の半導体領域全
体の電位を制御するための第２のキャリア制御電圧を第
１のキャリア制御電圧と同じ極性で同期して印加するこ
とにより、第二の半導体領域と第三の半導体領域との間
のインピーダンスを制御する半導体装置の動作方法とし
た。The following configuration is provided as the seventeenth means. A first semiconductor region comprising a semiconductor region of the first or second conductivity type, and second and third semiconductors of the first conductivity type connected to the first semiconductor region and provided on both sides and spaced from each other In a method of operating a semiconductor device comprising a region and a gate electrode provided on a first semiconductor region with a gate insulating film interposed therebetween, carrier acceleration is performed in a third semiconductor region based on a voltage of a second semiconductor region. And a first carrier control voltage for controlling the surface potential of the first semiconductor region to the gate electrode, and further apply the entire first semiconductor region to the first semiconductor region. By applying a second carrier control voltage for controlling the potential of the second semiconductor region synchronously with the same polarity as the first carrier control voltage, the impedance between the second semiconductor region and the third semiconductor region is controlled. It was operating method of the semiconductor device.

【００３１】第一または第二導電型の半導体領域から成
るチャネル形成領域と、チャネル形成領域と接続して両
側に互いに間隔を置いて設けられた第一導電型のソース
・ドレイン領域と、チャネル形成領域の上にゲート絶縁
膜を介して設けられたゲート電極とから成る半導体装置
の動作方法において、ソース領域の電圧を基準にして前
記ドレイン領域にキャリア加速用の電圧を印加するとと
もに、ゲート電極及びチャネル形成領域へ各々同一極性
を有する第１のゲート電極と第２のゲート電圧を同期し
て変化することにより、チャネル形成領域のインピーダ
ンスを制御する半導体装置の動作方法とした。A channel formation region comprising a semiconductor region of the first or second conductivity type; a source / drain region of the first conductivity type connected to the channel formation region and provided on both sides at an interval; In a method of operating a semiconductor device comprising a gate electrode provided on a region with a gate insulating film interposed therebetween, a voltage for accelerating carriers is applied to the drain region with reference to a voltage of a source region, and a gate electrode and An operation method of a semiconductor device in which the impedance of a channel formation region is controlled by synchronously changing a first gate electrode and a second gate voltage having the same polarity to a channel formation region.

【００３２】ＭＯＳトランジスタのソース・ドレイン、
ゲートの各領域の電圧、およびソース電圧に対する半導
体基板のバイアス電圧を独立に制御可能なＭＯＳ型半導
体装置において、ＭＯＳトランジスタの動作時にはソー
ス、ドレイン間のチャネルインピーダンスが小さくなる
ようし、ＭＯＳトランジスタの非動作時にはチャネルイ
ンピーダンスが大きくなるように、ゲートに印加される
電圧の変化に同期してバイアス電圧を同一極性で、か
つ、同相に変化させるバイアス電圧制御手段を備えた。Source / drain of a MOS transistor,
In a MOS semiconductor device in which the voltage of each region of the gate and the bias voltage of the semiconductor substrate with respect to the source voltage can be independently controlled, the channel impedance between the source and the drain is reduced during the operation of the MOS transistor, Bias voltage control means for changing the bias voltage to have the same polarity and the same phase in synchronization with the change in the voltage applied to the gate so as to increase the channel impedance during operation is provided.

【００３３】さらに、バイアス電圧制御手段がゲート電
圧に対する分圧回路である半導体装置とした。Further, a semiconductor device is provided in which the bias voltage control means is a voltage dividing circuit for the gate voltage.

【００３４】[0034]

【作用】上記の手段により以下の作用が得られる。第１
と第２の手段により高抵抗シリコン基板が薄くても物理
的強度は強く、優れたエアーアイソレーションが容易に
得られる。The following effects can be obtained by the above means. First
By the second means, even if the high-resistance silicon substrate is thin, the physical strength is strong and excellent air isolation can be easily obtained.

【００３５】第３から第７の手段によりショットキー金
属を変えなくてもＶ_F を下げることが可能となる。ま
た、第４の手段により製造コストを削減できる。さら
に、第８の手段によりショットキーバリアダイオード半
導体装置の機能をもち、Ｖ_F の小さなリングミキサーな
どの高周波で使用する半導体装置が得られる。[0035] it is possible to lower the V _F without changing the Schottky metal by from the third seventh means. Further, the manufacturing cost can be reduced by the fourth means. Further, by the eighth means has the function of the Schottky barrier diode semiconductor device, a semiconductor device for use in high frequency and small ring mixer V _F is obtained.

【００３６】第９の手段によりダイオードブリッジ回路
の配線をクロスに組んでも配線の一部を電極パッドの外
に通すことによって、配線−絶縁膜−配線の３層構造に
する必要がないので製造工程が減り、低コストでクロス
に組んだダイオードブリッジ回路をもつ半導体装置が得
られる。Even when the wiring of the diode bridge circuit is assembled into a cross by the ninth means, it is not necessary to form a three-layer structure of wiring, insulating film, and wiring by passing a part of the wiring outside the electrode pad. Thus, a semiconductor device having a diode bridge circuit assembled in a cross at low cost can be obtained.

【００３７】第１０の手段によりより小さなＶ_F をも
ち、かつよりサイズの小さいダイオードブリッジ回路を
もつ半導体装置が得られる。第１１の手段より整流回路
での電圧損失が少なくなり、また、質問器での負荷が軽
くなるので、質問器と応答器との通信距離を長くするこ
とが可能なデータキャリアが得られる。According to the tenth means, a semiconductor device having a smaller V _F and a smaller diode bridge circuit can be obtained. Since the voltage loss in the rectifier circuit is smaller than in the eleventh means, and the load on the interrogator is lighter, a data carrier capable of extending the communication distance between the interrogator and the transponder can be obtained.

【００３８】第１２と第１３の手段より非接触で移動す
る物の温度や加速度といった刻々と変化する環境や状況
をえることが可能となる。第１４の手段より円筒状の物
体の側面にかかる加速度または力または振動の大きさの
検出感度を向上させることが可能となる。With the twelfth and thirteenth means, it is possible to obtain an ever-changing environment or situation such as the temperature or acceleration of a non-contact moving object. With the fourteenth means, the sensitivity of detecting the magnitude of acceleration, force, or vibration applied to the side surface of the cylindrical object can be improved.

【００３９】第１５の手段によりショットキー金属を変
えなくてもＶ_F をさげることが可能となる。第１６の手
段によりＭＯＳトランジスタのチャネル形成領域の表面
ポテンシャルはゲート電圧と基板印加電圧の両方によっ
て制御しているため、効率よく変化させることが可能と
なり、オフリーク電流を低く抑えつつ高感度に過電流検
出が行える。[0039] it is possible to lower the V _F without changing the Schottky metal by a 15 means. Since the surface potential of the channel forming region of the MOS transistor is controlled by both the gate voltage and the substrate applied voltage by the sixteenth means, it is possible to efficiently change the surface potential, and to suppress the off-leak current to a low level and to overcurrent with high sensitivity. Detection can be performed.

【００４０】第１７の手段によりチャネル形成領域の表
面ポテンシャルがゲート電圧及びチャネル形成領域への
印加電位の両方によって制御されるので効率が高くな
る。さらに、表面ポテンシャルが低ゲート電圧で大きく
変化することができるために高インピーダンンスから低
いゲート電圧で低インピーダンスに制御できる。即ち、
低電圧動作が可能になる。さらに、同一ゲート電圧にお
いては大きな表面ポテンシャル変化をもたらすことがで
きるために大電流を流すことができる。さらに、チャネ
ル形成領域をより大きな順にバイアスに印加することに
よりバイポーラ動作を含めた高電流化が可能になる。Since the surface potential of the channel formation region is controlled by both the gate voltage and the potential applied to the channel formation region by the seventeenth means, the efficiency is increased. Further, since the surface potential can be largely changed at a low gate voltage, the impedance can be controlled from a high impedance to a low impedance at a low gate voltage. That is,
Low voltage operation becomes possible. Furthermore, a large current can flow at the same gate voltage because a large surface potential change can be brought about. Further, by applying a bias to the channel forming regions in a larger order, a higher current including a bipolar operation can be achieved.

【００４１】[0041]

【実施例】以下に、この発明の実施例を図に基づいて説
明する。 （実施例１）図１において本発明の第１の実施例である
４個組ショットキーバリアダイオードをもつ半導体装置
を示す模式断面図で示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 is a schematic sectional view showing a semiconductor device having a quaternary Schottky barrier diode according to a first embodiment of the present invention.

【００４２】石英あるいは、絶縁膜を形成したシリコン
などからなる支持基板１上に電気的に分離された複数の
半導体基板、例えば、高抵抗のシリコン基板としてｎ型
シリコン基板２を設けた。このｎ型シリコン基板２には
ショットキー金属３と、高不純物領域としてｎ＋型不純
物領域５を介してオーミック金属４を形成した。A plurality of semiconductor substrates electrically separated, for example, an n-type silicon substrate 2 as a high-resistance silicon substrate were provided on a support substrate 1 made of quartz or silicon having an insulating film formed thereon. On this n-type silicon substrate 2, a Schottky metal 3 and an ohmic metal 4 were formed via an n + -type impurity region 5 as a high impurity region.

【００４３】ショットキー接合を形成した面の反対側の
面にはｎ＋型不純物領域６を形成する。このｎ＋型不純
物領域６を形成することにより直列抵抗を減少させるこ
とができる。支持基板１の同一面上に電気的に分離され
た複数の半導体基板のｎ型シリコン基板２を形成するに
は、まず、図１に示した石英あるいは、絶縁膜を形成し
たシリコンなどからなる支持基板１に、ｎ＋型不純物領
域６を形成したｎ型シリコン基板２を静電圧着あるいは
熱圧着により接合する。そして、ｎ型シリコン基板２を
研磨して適当な厚みにしてから、化学エッチングにより
同一支持基板上に電気的に分離された複数の半導体基板
を形成した。An n + type impurity region 6 is formed on the surface opposite to the surface on which the Schottky junction is formed. By forming this n + type impurity region 6, series resistance can be reduced. In order to form the n-type silicon substrate 2 of a plurality of semiconductor substrates electrically separated on the same surface of the support substrate 1, first, a support made of quartz or silicon having an insulating film formed thereon as shown in FIG. An n-type silicon substrate 2 having an n + type impurity region 6 formed thereon is bonded to the substrate 1 by electrostatic compression or thermocompression. Then, after the n-type silicon substrate 2 was polished to an appropriate thickness, a plurality of semiconductor substrates electrically separated from each other were formed on the same support substrate by chemical etching.

【００４４】図１４は本発明の第１の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。ｎ型シリコン基板２
（図１４（ａ））の裏面にｎ＋型高不純物領域６を形成
して（図１４（ｂ））、ｎ型シリコン基板２の表面にｎ
＋型不純物領域５を部分的に形成する（図１４
（ｃ））。ここで石英あるいは、絶縁膜を形成したシリ
コンなどからなる支持基板１をｎ型シリコン基板２の裏
面に静電圧着あるいは熱圧着により接合して（図１４
（ｄ））、全体の基板をつくる。ここでエッチングに耐
えうる絶縁膜７をマスクとして表面に形成し（図１４
（ｅ））、異方性の化学エッチングでメサの形状を形成
する（図１４（ｆ））。そして保護または絶縁分離のた
めの絶縁膜７でメサの周りを覆い（図１４（ｇ））、電
気のリークを防止する。そのあとにｎ＋型不純物領域５
の上とｎ型シリコン基板２の上の絶縁膜のコンタクトエ
ッチングを行い（図１４（ｆ））、それぞれｎ＋型不純
物領域５の上にオーミック金属４とｎ型シリコン基板２
の上にショットキー金属３を電極として形成する（図１
４（ｉ））。FIG. 14 is a schematic cross-sectional view of a manufacturing process showing a semiconductor device having a set of four Schottky barrier diodes according to a first embodiment of the present invention. n-type silicon substrate 2
An n + -type high impurity region 6 is formed on the back surface of FIG. 14A (FIG. 14B), and n
+ -Type impurity region 5 is partially formed (FIG. 14)
(C)). Here, a support substrate 1 made of quartz or silicon on which an insulating film is formed is bonded to the back surface of the n-type silicon substrate 2 by electrostatic compression or thermocompression (FIG. 14).
(D)), making the whole substrate. Here, an insulating film 7 which can withstand etching is formed on the surface using a mask (FIG. 14).
(E)), a mesa shape is formed by anisotropic chemical etching (FIG. 14 (f)). Then, the periphery of the mesa is covered with an insulating film 7 for protection or insulation separation (FIG. 14 (g)) to prevent electric leakage. After that, the n + type impurity region 5
The insulating film on the n-type silicon substrate 2 and the insulating film on the n-type silicon substrate 2 are contact-etched (FIG. 14F).
The Schottky metal 3 is formed as an electrode on the
4 (i)).

【００４５】（実施例２）図２に、本発明の第２の実施
例である４個組ショットキーバリアダイオードをもつ半
導体装置を示す模式断面図を示す。ＳＯＩ基板１０に高
不純物領域としてｎ＋型高不純物領域５を形成し、化学
エッチングしてエッチストップがかかるＳｉＯ₂ 膜９ま
でエッチングして、同一支持基板上に電気的に分離され
た複数の半導体基板の高抵抗のｎ型シリコン基板２を設
ける。その上に絶縁膜７やショットキー金属３とオーミ
ック金属４を形成して各ショットキーバリアダイオード
を完成させる。(Embodiment 2) FIG. 2 is a schematic sectional view showing a semiconductor device having a quaternary Schottky barrier diode according to a second embodiment of the present invention. A plurality of semiconductor substrates electrically separated on the same support substrate by forming an n + -type high impurity region 5 as a high impurity region in the SOI substrate 10 and etching it to the SiO ₂ film 9 to which an etch stop is applied by chemical etching. The high resistance n-type silicon substrate 2 is provided. An insulating film 7, a Schottky metal 3 and an ohmic metal 4 are formed thereon to complete each Schottky barrier diode.

【００４６】図１７は本発明の第２の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置に用
いられるＳＯＩ基板を示す模式断面図である。図１７の
ＳＯＩは絶縁膜７の上部に張り合わせるｎ型シリコン基
板の下面側にｎ＋型不純物領域６を形成しておき、その
ｎ＋型不純物領域側の面と酸化膜側の面を張り合わせて
図のようなｎ型シリコン基板２，ｎ＋型不純物領域６，
絶縁膜７，ｎ型シリコン基板２の４層構造を形成したＳ
ＯＩである。このようなＳＯＩ基板を用いることによっ
て、図２に示すようなメサ型のショットキーバリアダイ
オードを形成する際に、メサの底面部にｎ＋不純物領域
６を形成でき、直列抵抗を軽減させることができる。FIG. 17 is a schematic cross-sectional view showing an SOI substrate used in a semiconductor device having a quaternary Schottky barrier diode according to a second embodiment of the present invention. In the SOI shown in FIG. 17, an n + -type impurity region 6 is formed on the lower surface side of an n-type silicon substrate bonded to an upper portion of an insulating film 7, and the surface on the n + -type impurity region side and the surface on the oxide film side are bonded together. N type silicon substrate 2, n + type impurity region 6,
S having a four-layer structure of insulating film 7 and n-type silicon substrate 2
OI. By using such an SOI substrate, when forming a mesa-type Schottky barrier diode as shown in FIG. 2, an n + impurity region 6 can be formed on the bottom of the mesa, and the series resistance can be reduced. .

【００４７】図１５は本発明の第２の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。図１７で示すようなＳ
ＯＩ基板８の上面に図１５（ａ）ｎ＋型不純物領域５を
設け（図１５（ｂ））、その上面に絶縁膜７を形成する
（図１５（ｃ））。その後に異方性の化学エッチングを
用いてエッチストップのかかる絶縁膜までエッチングを
して、メサの形状を形成する（図１５（ｄ））。そして
保護または絶縁分離のための絶縁膜７でメサの周りを覆
い（図１５（ｅ））、電気のリークを防止する。そのあ
とにｎ＋型不純物領域５の上とｎ型シリコン基板２の上
の絶縁膜のコンタクトエッチングを行い（図１５
（ｆ））、それぞれｎ＋型不純物領域５の上にオーミッ
ク金属４とｎ型シリコン基板２の上にショットキー金属
３を電極として形成する（図１５（ｇ））。FIG. 15 is a schematic cross-sectional view of a manufacturing process showing a semiconductor device having a set of four Schottky barrier diodes according to a second embodiment of the present invention. S as shown in FIG.
15 (a), the n + type impurity region 5 is provided on the upper surface of the OI substrate 8 (FIG. 15 (b)), and the insulating film 7 is formed on the upper surface thereof (FIG. 15 (c)). Thereafter, the insulating film to which an etch stop is applied is etched using anisotropic chemical etching to form a mesa shape (FIG. 15D). Then, the periphery of the mesa is covered with an insulating film 7 for protection or insulation separation (FIG. 15E), thereby preventing electricity leakage. Thereafter, contact etching is performed on the insulating film on the n + -type impurity region 5 and the n-type silicon substrate 2 (FIG. 15).
(F)), an ohmic metal 4 is formed on the n + type impurity region 5 and a Schottky metal 3 is formed on the n-type silicon substrate 2 as an electrode (FIG. 15 (g)).

【００４８】このようにして従来のように半導体基板内
に多孔質反応を利用した多孔質膜のｐ＋絶縁膜によるア
イソレーション（電気的分離）に比べて優れたエアーア
イソレーションの４個組ショットキーバリアダイオード
が容易に得られる。図１６は本発明のショットキーバリ
アダイオードを４個組み合わせた半導体装置を示す平面
図である。図１または図２に示すように、各ショットキ
ーバリアダイオード間はエアーアイソレーションにより
優れた絶縁分離をなしているので従来のように２００μ
ｍも離す必要もなく、５０μｍで十分な絶縁分離が可能
となる。こうしてつくられたショットキーバリアダイオ
ードを４個組み合わせた半導体装置では１チップ約３０
０μｍ平方の面積で十分に絶縁分離された半導体装置の
製造が可能となり、低コストな半導体装置となった。As described above, a Schottky quaternary set of air isolation which is superior to the conventional isolation (electrical isolation) of a porous film utilizing a porous reaction in a semiconductor substrate by a p + insulating film. Barrier diodes are easily obtained. FIG. 16 is a plan view showing a semiconductor device in which four Schottky barrier diodes of the present invention are combined. As shown in FIG. 1 or FIG. 2, since excellent isolation between the Schottky barrier diodes is achieved by air isolation, a 200 μ
There is no need to separate m, and a sufficient insulation separation is possible at 50 μm. In a semiconductor device in which four Schottky barrier diodes thus manufactured are combined, about 30 chips per chip
It was possible to manufacture a semiconductor device sufficiently insulated and separated in an area of 0 μm square, and a low-cost semiconductor device was obtained.

【００４９】（実施例３）図３は、本発明の第３の実施
例であるショットキーバリアダイオードを示す模式断面
図である。ｎ型シリコン基板１に例えばＰを１×１０¹⁴
atoms／ｃｍ² 以下の濃度でイオン注入した高抵抗ポリ
シリコン１０を形成し、その上にショットキー金属３を
形成している。(Embodiment 3) FIG. 3 is a schematic sectional view showing a Schottky barrier diode according to a third embodiment of the present invention. For example, P is 1 × 10 ^{14 on the} n-type silicon substrate 1.
A high-resistance polysilicon 10 ion-implanted at a concentration of atoms / cm ² or less is formed, and a Schottky metal 3 is formed thereon.

【００５０】図５５に本発明の第３の実施例であるショ
ットキーバリアダイオードの模式断面図を示す。ｎ型シ
リコン基板１にイオン注入していないポリシリコンを介
してショットキー金属である電極を形成した。図５６に
本発明の第３の実施例であるショットキーバリアダイオ
ードの模式断面図を示す。ｎ型の高抵抗ポリシリコン１
０上にイオン注入していないポリシリコンを介してショ
ットキー金属である電極を形成した。FIG. 55 is a schematic sectional view of a Schottky barrier diode according to a third embodiment of the present invention. An electrode, which is a Schottky metal, was formed on the n-type silicon substrate 1 via polysilicon not ion-implanted. FIG. 56 is a schematic sectional view of a Schottky barrier diode according to a third embodiment of the present invention. n-type high resistance polysilicon 1
An electrode, which is a Schottky metal, was formed on polysilicon 0 through polysilicon not ion-implanted.

【００５１】（実施例４）本発明の第４の実施例である
ショットキーバリアダイオードの模式断面を図４に示
す。ｎ型シリコン基板１にショットキー金属３を形成す
るコンタクトエッチングに際して、ＣＨＦ₃ のようなふ
っ素原子を含んだガス中でのプラズマエッチングである
反応性イオンエッチング（ＲＩＥ）によりダメージをあ
たえることで複数レベルの中間遷移の複数の準位をもつ
領域をショットキー金属３とｎ型シリコン基板１とのコ
ンタクト部に形成した。(Embodiment 4) FIG. 4 shows a schematic cross section of a Schottky barrier diode according to a fourth embodiment of the present invention. At the time of contact etching for forming the Schottky metal 3 on the n-type silicon substrate 1, damage is given by reactive ion etching (RIE), which is plasma etching in a gas containing fluorine atoms such as CHF ₃ , so that multiple levels can be obtained. A region having a plurality of intermediate transition levels was formed in the contact portion between the Schottky metal 3 and the n-type silicon substrate 1.

【００５２】上記のようにすることでもＶ_F を下げるこ
とが可能となった。 （実施例５）図５に、本発明の第５の実施例であるショ
ットキーバリアダイオードを示す模式断面図である。例
えばＰを１×１０¹⁴atoms／ｃｍ² 以下の濃度でイオン
注入した高抵抗ポリシリコン１０に直接ショットキー金
属３を形成し、オーミック金属４はｎ＋高不純物領域５
を介して形成した。このことによる効果は単結晶のシリ
コン基板にかわってポリシリコンを用いることによって
製造コストを削減できる点である。またこのようにして
Ｖ_F の小さいショットキーバリアダイオードを得ること
ができた。[0052] has made it possible to lower the even V _F In the manner described above. (Embodiment 5) FIG. 5 is a schematic sectional view showing a Schottky barrier diode according to a fifth embodiment of the present invention. For example, the Schottky metal 3 is directly formed on the high-resistance polysilicon 10 into which P is ion-implanted at a concentration of 1 × 10 ¹⁴ atoms / cm ² or less, and the ohmic metal 4
Formed through. The effect of this is that the manufacturing cost can be reduced by using polysilicon instead of the single crystal silicon substrate. Also it was possible to obtain a small Schottky barrier diode having V _F in this manner.

【００５３】（実施例６）図６に、本発明の第６の実施
例である１０Å以下のＳｉＯ₂ 膜をもつダイオードを示
す模式断面図である。ｎ型シリコン基板２に熱酸化膜を
形成したあと、例えば塩酸と過酸化水素水の混合液で８
０℃の処理を行うことなどにより１０Å以下のＳｉＯ₂
層９を形成し、更にその上に高抵抗ポリシリコン１０及
び電極１１を形成した。(Embodiment 6) FIG. 6 is a schematic sectional view showing a diode having an SiO ₂ film of 10 ° or less according to a sixth embodiment of the present invention. After forming a thermal oxide film on the n-type silicon substrate 2, for example, a mixed solution of hydrochloric acid and hydrogen peroxide solution is applied for 8 hours.
10% or less of SiO ₂
A layer 9 was formed, and a high-resistance polysilicon 10 and an electrode 11 were further formed thereon.

【００５４】ここで、電極１１に正の電位がかかった場
合、ＳｉＯ₂ 膜９の下に負の電荷による蓄積層が形成さ
れＶ_F が低くなるのと同じになり、電極１１に負の電位
がかかった場合ＳｉＯ₂ 膜９の下に正の電荷により反転
層が形成されて、空乏層が形成され、特にこの空乏層は
高周波で伸び易く従ってＶ_F の小さいダイオードが得ら
れた。[0054] Here, when a positive potential is applied to electrode 11, V _F accumulation layer is formed by negative charge under the SiO ₂ film 9 becomes the same as lower, negative potential to the electrode 11 inversion layer is formed by the positive charge under the case took SiO ₂ film 9, a depletion layer is formed, a small diode having V _F obtained in particular according easily the depletion layer extends in the high frequency.

【００５５】ポリシリコンは減圧下でのＣＶＤ法（化学
的気相成長法）によって形成されるが、この表面は凹凸
がある。そこで表面を研磨し平滑化することで更にＶ_F
を下げ、リーク電流も減少させることができる。なお以
上では高抵抗シリコン基板としてｎ型シリコン基板を例
にしてのべたがｐ型シリコン基板でも本発明は同様の効
果が得られる。Polysilicon is formed by a CVD method (chemical vapor deposition) under reduced pressure, and its surface has irregularities. Furthermore V _F in where the surface is polished to smooth
And the leakage current can be reduced. In the above description, an n-type silicon substrate has been described as an example of the high-resistance silicon substrate.

【００５６】また本発明の第２の実施例からから第６実
施例によるダイオードはいずれも４個組ショットキーバ
リアダイオード半導体装置としても利用できる。 （実施例７）図９は本発明の第７の実施例であるＮＭＯ
Ｓトランジスタを４個組み合わせた半導体装置を示す模
式断面図でｎ型シリコン基板２にｐ型ウェル１５を形成
しソース領域１２とドレイン領域１３を形成し更に優れ
た半導体装置が得られた。Further, any of the diodes according to the second to sixth embodiments of the present invention can be used as a four-piece Schottky barrier diode semiconductor device. (Embodiment 7) FIG. 9 shows an NMO according to a seventh embodiment of the present invention.
In a schematic cross-sectional view showing a semiconductor device in which four S transistors were combined, a p-type well 15 was formed in an n-type silicon substrate 2 and a source region 12 and a drain region 13 were formed, whereby a more excellent semiconductor device was obtained.

【００５７】（実施例８）図１０は本発明の第８の実施
例であるＮＭＯＳトランジスタを４個組み合わせた半導
体装置を示す模式断面図である。まず支持基板１の上に
ｎ型シリコン基板２をエピタキシャル成長させて、その
エピタキシャル成長させたｎ型シリコン基板２の上面に
ソース領域１２とドレイン領域１３を形成した。そして
ｎ型シリコン基板２の上に絶縁膜を介してゲート電極を
形成した。(Embodiment 8) FIG. 10 is a schematic sectional view showing a semiconductor device according to an eighth embodiment of the present invention in which four NMOS transistors are combined. First, an n-type silicon substrate 2 was epitaxially grown on the support substrate 1, and a source region 12 and a drain region 13 were formed on the upper surface of the n-type silicon substrate 2 that was epitaxially grown. Then, a gate electrode was formed on the n-type silicon substrate 2 via an insulating film.

【００５８】（実施例９）また図１１は本発明の第９の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置を示す模式断面図である。支持基板１に高抵
抗ポリシリコン１０を形成しそれぞれソース領域１２と
ドレイン領域１３を形成した。図１０と図１１のいずれ
も優れたＮＭＯＳトランジスタを４個組み合わせた半導
体装置がえられた。ポリシリコンは減圧下でのＣＶＤ
（化学的気相成長法）によって形成されるが、この表面
は凹凸がある。そこで表面を研磨し平滑化することで更
に優れた結果が得られた。(Embodiment 9) FIG. 11 is a schematic sectional view showing a semiconductor device according to a ninth embodiment of the present invention in which four NMOS transistors are combined. A high-resistance polysilicon 10 was formed on the support substrate 1 to form a source region 12 and a drain region 13 respectively. In each of FIGS. 10 and 11, a semiconductor device combining four excellent NMOS transistors was obtained. Polysilicon is CVD under reduced pressure
(Chemical vapor deposition method), but this surface has irregularities. Therefore, a more excellent result was obtained by polishing and smoothing the surface.

【００５９】図１０または図１１で示した第８または第
９に実施例であるＮＭＯＳトランジスタを４個組み合わ
せた半導体装置は各ＮＭＯＳトランジスタが同一支持基
板上に電気的に分離された複数の半導体基板をしている
ので、エアーダンピングにより優れた絶縁分離が可能と
なる。The semiconductor device in which four NMOS transistors according to the eighth or ninth embodiment shown in FIG. 10 or FIG. 11 are combined provides a plurality of semiconductor substrates in which each NMOS transistor is electrically separated on the same support substrate. Therefore, excellent insulation separation can be achieved by air damping.

【００６０】（実施例１０）図１２は本発明の第１０の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がディプレションのＮＭＯＳト
ランジスタを示す特性図である。ここでは、ＭＯＳトラ
ンジスタのソース・ドレイン間に流れる電流（Ｉ_D ）が
１ｎＡの時のゲート・ソース間の電位差（Ｖ_GS）をしき
い値電圧（Ｖ _T ）とするが、しきい値がディプレション
のＮＭＯＳトランジスタではしきい値電圧が負となるの
でＶ_GSがＯＶのときにはＩ_D 電流は流れる。Ｖ_GSが０Ｖ
のときのＩ_D の値が小さければＶ_GSが０Ｖ付近でのＯ
Ｎ，ＯＦＦのスイッチングが可能となった。また、Ｉ_D
の値が小さいときのＶ_T の値はＶ_GSの０Ｖ近郊に集約さ
れた。そこで、Ｉ_D ＝０Ｖで検出できるだけの電流を流
した時のしきい値電圧Ｖ_Tをもったしきい値がディプレ
ションのＮＭＯＳトランジスタをもちいればＶ_GSの０Ｖ
をさかいにしたＯＮ，ＯＦＦの制御が可能となり、理想
的な半導体装置となった。(Embodiment 10) FIG. 12 shows a tenth embodiment of the present invention.
Four NMOS transistors of the embodiment are combined.
The threshold voltage of a semiconductor device is depletion
It is a characteristic view which shows a transistor. Here, the MOS tiger
The current flowing between the source and drain of the transistor (I_D)But
Potential difference between gate and source at 1 nA (V_GS)
Voltage (V _T ), But the threshold is depletion
The threshold voltage of the NMOS transistor becomes negative
And V_GSIs OV_DElectric current flows. V_GSIs 0V
I at the time_DIf the value of_GSO near 0V
N, OFF switching became possible. Also, I_D
V when the value of_T Is V_GSConcentrated near 0V
Was. Then I_D= 0 V
Threshold voltage V_TThe threshold with
If the NMOS transistor is used, V_GS0V
ON / OFF control with upside down
Semiconductor device.

【００６１】（実施例１１）図１３は本発明の第１１の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がエンハンスメントのＮＭＯＳ
トランジスタを示す特性図である。しきい値がエンハン
スメントのＮＭＯＳトランジスタでは、しきい値電圧が
正となるのでＶ_GSがＯＶのときにはＩ_D 電流は流れな
い。そこで、検出できるだけの電流が流れたときのＶ_GS
の値が小さい方がスイッチング素子として優位なものと
なった。しきい値がエンハンスメントのＮＭＯＳトラン
ジスタの場合はＶ_T の小さなものがスイッチング素子と
して理想的な半導体装置となった。(Embodiment 11) FIG. 13 shows an eleventh embodiment of the present invention, in which a semiconductor device in which four NMOS transistors are combined has an enhanced threshold voltage.
FIG. 4 is a characteristic diagram illustrating a transistor. In an NMOS transistor whose threshold value is enhanced, the threshold voltage becomes positive, so that _ID current does not flow when V _GS is OV. Therefore, V _GS when the current that can be detected flows
Is smaller as a switching element. If the threshold is an NMOS transistor of the enhancement small as V _T is the ideal semiconductor device as a switching element.

【００６２】図７と図８または図４３と図４４は本発明
の第７から第１１の実施例で示したＭＯＳトランジスタ
を４個組み合わせた半導体装置の模式結線図で、このよ
うにしてＶ_F の小さく、リーク電流の少ない４個組ショ
ットキーバリアダイオード半導体装置に相当する半導体
装置が得られる。[0062] Figures 7 and 8 or FIG. 43 and FIG. 44 is a schematic wiring diagram of the MOS transistor 4 combined semiconductor device from 7th shown in the eleventh embodiment of the present invention, V _F in this manner Thus, a semiconductor device corresponding to a Schottky barrier diode semiconductor device having four elements and a small leakage current can be obtained.

【００６３】なお、図７と図８は全くの等価回路であ
り、このような結線とすると、このように組まれた回路
は整流器として動作する。また図４３と図４４も全くの
等価回路であり、このような結線とすると、変調器とし
て動作する。 （実施例１２）また図１８は本発明の第１２の実施例で
あるショットキーバリアダイオードを４個交差させて組
み合わせた半導体装置を示す平面図である。図８や図２
５に示すように、対角にある電極パッドを結線するよう
な配線パターンを設計すると、２本の対角線が交わらな
いようにするための対策が必要となる。また、絶縁膜を
介して配線を上下２層に分けて形成させると製造過程が
増え、製造コストが上がってしまう。そこで図１８に示
すように対角線の１本を電極パッド１８０１の外を通す
ような結線にすることによって２層構造にする必要がな
くなり、製造コストの点では有利になる。しかし、配線
の内、対角線の１本を電極パッド１８０１の外に通す
と、その１本だけ配線部が他の３本に比べて長くなり、
個々の特性にばらつきが生じてしまう。特に本発明の半
導体装置は高周波で使われるのでばらつきを抑える必要
がある。そこで短い３本の配線を電極パッドの外に通す
長い配線の長さに合わせるために、適当に折り返しをつ
けながら、４本の配線の長さが等しくなるように設計す
ると個々の特性のばらつきを抑制させることができるよ
うになる。従って、図１８に示すような配線パターンに
することによって、図２５または図８に示すような対角
にある電極パッドを結線した半導体装置の低コスト化が
可能となった。FIGS. 7 and 8 are completely equivalent circuits. With such a connection, the circuit thus constructed operates as a rectifier. FIGS. 43 and 44 are also completely equivalent circuits, and with such a connection, they operate as a modulator. (Embodiment 12) FIG. 18 is a plan view showing a semiconductor device according to a twelfth embodiment of the present invention in which four Schottky barrier diodes are combined in a crossed manner. 8 and 2
As shown in FIG. 5, when a wiring pattern that connects diagonal electrode pads is designed, it is necessary to take measures to prevent two diagonal lines from intersecting with each other. In addition, if the wiring is divided into upper and lower two layers via an insulating film, the number of manufacturing steps increases, and the manufacturing cost increases. Therefore, as shown in FIG. 18, by connecting one diagonal line so as to pass outside the electrode pad 1801, it is not necessary to form a two-layer structure, which is advantageous in terms of manufacturing cost. However, when one of the diagonal wires is passed outside the electrode pad 1801, only one of the wires has a longer wiring portion than the other three wires.
Variations occur in individual characteristics. In particular, since the semiconductor device of the present invention is used at a high frequency, it is necessary to suppress variations. In order to match the length of the long wiring that passes the three short wirings out of the electrode pad, it is necessary to design the wiring so that the length of the four wirings is the same while appropriately folding the wiring. It can be suppressed. Therefore, by using the wiring pattern as shown in FIG. 18, it is possible to reduce the cost of a semiconductor device in which diagonal electrode pads are connected as shown in FIG. 25 or FIG.

【００６４】また本発明の半導体装置は図１９、図２
０、図２１に示すような実施例にも適用される。 （実施例１３）図１９は本発明の第１３の実施例である
２重平衡型周波数混合変調器（Frequency Double-Balan
ced Mixer：以下、省略してＤＢＭと呼ぶ）の回路図で
ある。図１９の破線部分に本発明の半導体装置が適用さ
れる。ＤＢＭでは、特性の不揃いなダイオードを使用す
るとキャリア漏れが多くなり満足な性能が得られないの
で、特性の揃った４個のダイオードを使うことがポイン
トとなる。また図１９から分かるようにＤＢＭではコイ
ルが使用され、図１９に示すように配線をクロスさせた
半導体装置を使用することによって入力側と出力側での
接続が容易となった。FIGS. 19 and 2 show the semiconductor device of the present invention.
0, also applicable to the embodiment as shown in FIG. (Thirteenth Embodiment) FIG. 19 is a diagram showing a thirteenth embodiment of the present invention.
ced Mixer (hereinafter abbreviated as DBM). The semiconductor device of the present invention is applied to a broken line portion in FIG. In the DBM, if a diode with uneven characteristics is used, carrier leakage increases and satisfactory performance cannot be obtained. Therefore, it is important to use four diodes with uniform characteristics. Further, as can be seen from FIG. 19, a coil is used in the DBM, and connection between the input side and the output side is facilitated by using a semiconductor device in which wiring is crossed as shown in FIG.

【００６５】（実施例１４）図２０は本発明の第１４の
実施例である電源として働くデータキャリア回路図であ
る。この回路は送られ信号をアンテナで受信し、そのデ
ータはキャパシタで一時蓄えられる。そしてこのキャパ
シタに蓄えられたエネルギーを電源として逆に信号を発
信する。本発明の半導体装置はこの回路の整流部で使用
され、この本発明の半導体装置の各素子をしきい値電圧
Ｖ_F の小さいＭＯＳトランジスタやショットキーバリア
ダイオードを用いることにより、高速でかつ低電圧駆動
な回路が可能となった。(Embodiment 14) FIG. 20 is a circuit diagram of a data carrier functioning as a power supply according to a fourteenth embodiment of the present invention. This circuit receives the transmitted signal with an antenna, and the data is temporarily stored in a capacitor. The energy stored in this capacitor is used as a power source to transmit a signal in reverse. The semiconductor device of the present invention is used in the rectification section of the circuit, by using a MOS transistor or a Schottky barrier diode each element small threshold voltage V _F of the semiconductor device of the present invention, high speed and low voltage A drive circuit has become possible.

【００６６】（実施例１５）図２１は本発明の第１５の
実施例である信号処理回路を含む受信回路である。この
回路ではアンテナ２１０１で受け取った信号は整流され
て、ＣＭＯＳでつくられた信号処理回路へと電送され
る。この破線で示した整流部２１０２に本発明の半導体
装置が使われ、高速で低電圧駆動の回路が可能となる。
また外付けのインダクタは図２１に示すような配線をク
ロスさせたダイオードブリッジ半導体装置により、安易
に接続が可能となる。また高周波動作可能なマイクロイ
ンダクタを用いれば、インダクタ、ショトキーバリアダ
イオード半導体装置、ＣＭＯＳの信号処理回路を１つの
チップにのせることが可能となり、ＩＣ基板上に直接作
製できる。同様に図１９の回路や図２０の回路でもイン
ダクタ部にマイクロインダクタを用いれば、ＩＣ基板上
にオンチップタイプの回路が作製できた。(Embodiment 15) FIG. 21 shows a receiving circuit including a signal processing circuit according to a fifteenth embodiment of the present invention. In this circuit, a signal received by the antenna 2101 is rectified and transmitted to a signal processing circuit made of CMOS. The semiconductor device of the present invention is used for the rectifier 2102 shown by the broken line, and a high-speed and low-voltage driving circuit can be realized.
Also, the external inductor can be easily connected by a diode bridge semiconductor device in which the wiring is crossed as shown in FIG. If a microinductor capable of high-frequency operation is used, an inductor, a Schottky barrier diode semiconductor device, and a CMOS signal processing circuit can be mounted on one chip, and can be directly manufactured on an IC substrate. Similarly, in the circuit of FIG. 19 and the circuit of FIG. 20, an on-chip type circuit could be manufactured on an IC substrate by using a micro inductor for the inductor portion.

【００６７】（実施例１６）図３８は第１６の実施例で
あるＭＯＳトランジスタのゲートとサブストレートとの
電位が等電位であるよう配線した半導体装置の模式断面
図である。この半導体装置の構造を説明する。ｐ型Ｓｉ
基板３８０１にｎ−ｗｅｌｌ拡散層またはサブストレー
ト３８０２を形成し、その拡散層の内にソース３８０６
とドレイン３８０７とｎ＋拡散層３８０８を形成した。
そのｐ型Ｓｉ基板３８０１の上面には酸化膜３８０３を
形成し、それぞれソース３８０６とドレイン３８０７と
ｎ＋拡散層３８０８を介したサブストレート３８０２の
電位が電極３８０４によりとった。また、ソース３８０
６とドレイン３８０７の間はチャネル領域３８０９が形
成され、その上方に存在する酸化膜３８０３を介して形
成されたゲート３８０５の電位により、極性が反転され
る。本発明の半導体装置ではこのゲート３８０５とサブ
ストレート３８０２の電位が等電位であるように配線し
た。(Embodiment 16) FIG. 38 is a schematic cross-sectional view of a semiconductor device according to a sixteenth embodiment of the present invention, in which wiring is performed so that the potentials of the gate and the substrate of the MOS transistor are equal. The structure of this semiconductor device will be described. p-type Si
An n-well diffusion layer or substrate 3802 is formed on a substrate 3801, and a source 3806 is formed in the diffusion layer.
And a drain 3807 and an n + diffusion layer 3808 were formed.
An oxide film 3803 was formed on the upper surface of the p-type Si substrate 3801, and the potential of the substrate 3802 via the source 3806, the drain 3807, and the n + diffusion layer 3808 was taken by the electrode 3804. Also, source 380
A channel region 3809 is formed between the gate electrode 6 and the drain 3807, and the polarity is inverted by the potential of the gate 3805 formed via the oxide film 3803 located above the channel region 3809. In the semiconductor device of the present invention, wiring is performed so that the potential of the gate 3805 and the potential of the substrate 3802 are equal.

【００６８】従来のＭＯＳトランジスタではゲート３８
０５の電位とサブストレート３８０２の電位を別々にと
って、通常サブストレート３８０２の電位を一定にとっ
てゲート３８０５の電位を変化させてソース３８０６・
ドレイン３８０７間に流れる電流を制御していた。しか
し図３８に示す本発明のゲート３８０５とサブストレー
ト３８０２の電位を等電位に配線する方法によってＭＯ
Ｓトランジスタにおけるソース３８０６・ドレイン３８
０７間立ち上がり電圧であるしきい値電圧Ｖ_Tを前述し
た従来の配線におけるＭＯＳトランジスタのしきい値電
圧Ｖ_T よりも低いしきい値電圧ＶＴでＭＯＳトランジス
タをオンにしてソース３８０６・ドレイン３８０７間に
電流を流すことが可能となる。前述した従来の配線にお
けるＭＯＳトランジスタでは、ゲート３８０５の電位の
方向に対してサブストレート３８０２の電位が相対的に
逆の方向にかかっている逆基板効果によって、しきい値
電圧Ｖ_T が大きくなる方向に働く。しかし、図３８に示
すようなゲート３８０５とサブストレート３８０２を等
電位であるように配線した方法を用いると、ゲート３８
０５の電位の方向に対してサブストレート３８０２の電
位が相対的に同じ方向にかかっている順方向基板効果に
よってＭＯＳトランジスタのしきい値電圧Ｖ _T は小さく
なる方向に働くことになる。つまり、本発明のゲート３
８０５とサブストレート３８０２の電位が等電位である
ように配線した方法により、ゲート３８０５とサブスト
レート３８０２の電位方向が相対的に別々の方向である
ように配線された従来の方法によるしきい値電圧Ｖ_T よ
りもさらに小さいしきい値電圧Ｖ_T ができる。In the conventional MOS transistor, the gate 38
05 and the potential of the substrate 3802 separately
Therefore, the potential of the substrate 3802 is usually kept constant.
The potential of the gate 3805 to change the source 3806.
The current flowing between the drains 3807 was controlled. Only
The gate 3805 and the substrate of the present invention shown in FIG.
MO by the method of wiring the potential of
Source 3806 and drain 38 in S transistor
The threshold voltage V which is the rising voltage during the period 07_TMentioned earlier
Threshold voltage of MOS transistor in conventional wiring
Pressure V_TMOS transistor with lower threshold voltage VT
And turn on the source 3806 and between the drain 3807
It is possible to pass a current. In the conventional wiring described above,
Of the potential of the gate 3805
The potential of the substrate 3802 is relatively
Due to the reverse substrate effect acting in the opposite direction, the threshold
Voltage V_TWorks in the direction of increasing. However, FIG.
Such as gate 3805 and substrate 3802
When a method of wiring to a potential is used, the gate 38
05 of the substrate 3802
To the forward substrate effect, where the positions are relatively in the same direction.
Therefore, the threshold voltage V of the MOS transistor _TIs small
It will work in a certain direction. That is, the gate 3 of the present invention
805 and substrate 3802 have the same potential
Gate 3805 and the substrate
The potential directions of the rate 3802 are relatively different directions
Voltage V according to the conventional method wired as_TYo
Even smaller threshold voltage V_TCan be.

【００６９】このようにゲート３８０５とサブストレー
ト３８０２の電位を等電位であるように電気的に配線す
ることによりＭＯＳトランジスタのしきい値電圧をさら
に小さくすることによって、このＭＯＳトランジスタに
より構成されたダイオードブリッジ回路では損出電圧が
小さくなり、さらに低電圧で動作可能となる。By electrically wiring the gate 3805 and the substrate 3802 so that the potentials of the gate 3805 and the substrate 3802 are equal, the threshold voltage of the MOS transistor is further reduced. In the bridge circuit, the loss voltage is reduced, and the bridge circuit can operate at a lower voltage.

【００７０】図４５は本発明の第１６の実施例であるゲ
ートの電位とサブストレートの電位が等電位であるよう
に接続したＭＯＳトランジスタの模式断面図である。図
４５は図３８と同様の配線をしており、ＳＯＩ基板４５
０１上に形成されたＭＯＳトランジスタのゲート４５０
５とｎ＋拡散領域４５０８を経由してとられているサブ
ストレート４５０２との電位が等電位であるように接続
した。このＳＯＩ基板４５０１上に形成されている複数
の半導体基板であるＭＯＳトランジスタは化学エッチン
グしてエッチストップのかかるＳｉＯ₂ 膜４５１１まで
エッチングして同一支持基板上に電気的に分離された。
図４５では支持基板であるＳＯＩ基板４５０１上に形成
された複数の半導体基板はアイランド状に分離されて形
成されている。そのため優れたエアーアイソレーション
をもったＭＯＳトランジスタが形成された。FIG. 45 is a schematic cross-sectional view of a MOS transistor according to a sixteenth embodiment of the present invention, in which the gate potential and the substrate potential are connected so as to have the same potential. FIG. 45 shows the same wiring as FIG.
01 of the MOS transistor formed on
5 and the substrate 4502 taken via the n + diffusion region 4508 were connected such that the potentials were equal. MOS transistors as a plurality of semiconductor substrates formed on the SOI substrate 4501 were chemically etched and etched to the SiO ₂ film 4511 to which an etch stop was applied, and were electrically separated on the same support substrate.
In FIG. 45, a plurality of semiconductor substrates formed over an SOI substrate 4501 serving as a support substrate are formed in an island shape. Therefore, a MOS transistor having excellent air isolation was formed.

【００７１】図４６に、図４５のように作られたアイラ
ンド状のＭＯＳトランジスタの平面図を例示する。図４
６の点線内に示すように４角形にシリコンのアイランド
４６０１を形成し、ソース４６０５とドレイン４６０４
の間にゲート４６０３を形成した。サブストレート４６
０２はＳｉアイランド４６０１全面に形成するが、その
電極はゲート４６０３の電位とともに変化するため図４
６のようにその上面にとった。FIG. 46 illustrates a plan view of an island-shaped MOS transistor formed as shown in FIG. FIG.
6, a silicon island 4601 is formed in a quadrangular shape as shown in a dotted line of FIG.
Between them, a gate 4603 was formed. Substrate 46
02 is formed over the entire surface of the Si island 4601, and its electrode changes with the potential of the gate 4603.
I took it on the upper surface like 6.

【００７２】（実施例１７）図４７と図４８は本発明の
第１７の実施例である。それぞれ図３８と図４５におい
てゲート・サブストレートの電位とドレインの電位を等
電位であるように接続した配線のＭＯＳトランジスタの
模式断面図である。図４７と図４８のように接続された
ＭＯＳトランジスタはダイオードと同様に整流性の特性
を示すようになる。この配線と同等の回路図を図４９ま
たは図５０に示す。図４９はｎチャネルのＭＯＳトラン
ジスタの配線図であり、ドレインからソースの方向に整
流性を持つ。また、図５０はｐチャネルのＭＯＳトラン
ジスタの配線図であり、ｎチャネルのＭＯＳトランジス
タとは逆にソースからドレインの方向に整流性を持つ。
このようにゲートとサブストレートとを同電位に接続し
たことでゲートの電位の方向とサブストレートの電位の
方向が同じ方向に働く順方向基板効果によってＭＯＳト
ランジスタのしきい値電圧ＶTは小さくなる方向に働
く。このような図４９または図５０のように配線された
ＭＯＳトランジスタを図４３、図４４または図７、図８
の様に接続することにより、より低電圧で動作するダイ
オードブリッジまたはミキサーが作製できる。そこで図
５７は図４９に示したゲート・サブストレートの電位を
ドレインの電位を等電位であるように接続した配線のｎ
チャネルＭＯＳトランジスタを図７のように接続したダ
イオードブリッジである。(Embodiment 17) FIGS. 47 and 48 show a seventeenth embodiment of the present invention. FIG. 46 is a schematic cross-sectional view of a MOS transistor of a wiring in which the potential of the gate substrate and the potential of the drain are connected to be equal in FIGS. 38 and 45, respectively. The MOS transistors connected as shown in FIGS. 47 and 48 exhibit rectifying characteristics like a diode. FIG. 49 or FIG. 50 shows a circuit diagram equivalent to this wiring. FIG. 49 is a wiring diagram of an n-channel MOS transistor, which has rectification in the direction from the drain to the source. FIG. 50 is a wiring diagram of a p-channel MOS transistor, which has a rectifying property in the direction from the source to the drain, contrary to the n-channel MOS transistor.
By connecting the gate and the substrate to the same potential, the direction of the potential of the gate and the direction of the potential of the substrate work in the same direction, so that the threshold voltage VT of the MOS transistor decreases due to the forward substrate effect. Work on. FIG. 43, FIG. 44 or FIG. 7, FIG.
Thus, a diode bridge or mixer operating at a lower voltage can be manufactured. Therefore, FIG. 57 shows the n of the wiring in which the potential of the gate substrate shown in FIG.
This is a diode bridge in which channel MOS transistors are connected as shown in FIG.

【００７３】図５３はＭＯＳトランジスタをＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に作
製する本発明における第２実施例の半導体装置の製造方
法を示す製造工程順の断面図である。ＳＯＩ基板上の単
結晶Ｓｉ層（５３０１）上図５３（ａ）に形成されたＳ
ｉＮ層（５３０５）はホトレジスト（５３０４）にて領
域パターニングされる（図５３（ｂ））。次に、ホトレ
ジスト（５３０４）にて領域パラーニングされた単結晶
Ｓｉ層（５３０５）は部分的下地ＳｉＯ₂ 絶縁層（５３
０２）に到着しない範囲でエッチング除去される（図５
３Ｃ）。次に、酸化工程を経ることでロコス酸化膜（５
３０７）が形成されて個々分離されたＳｉ層（５３０
８）が形成される（図５３（ｄ））。分離されたＳｉ層
（５３０８）に拡散領域（５３１０）が形成されて、コ
ンタクトエッチングされて配線や保護膜がつけられる
（図５３（ｅ））。このようにしてＳＯＩ基板より誘電
体分離されたアイランド状のＭＯＳトランジスタ半導体
装置が形成される。FIG. 53 shows that the MOS transistor is connected to the SOI (S
It is sectional drawing of a manufacturing process order which shows the manufacturing method of the semiconductor device of the 2nd Example in this invention which is manufactured on an (icon on insulator) substrate. The S formed on the single crystal Si layer (5301) on the SOI substrate in FIG.
The iN layer (5305) is region-patterned with a photoresist (5304) (FIG. 53 (b)). Next, the single-crystal Si layer (5305) region-parallelized with the photoresist (5304) is partially covered with the underlying SiO ₂ insulating layer (533).
02) is etched away in a range not to reach (FIG. 5)
3C). Next, the LOCOS oxide film (5
307) are formed and separated from each other.
8) is formed (FIG. 53D). A diffusion region (5310) is formed in the separated Si layer (5308), and is subjected to contact etching to provide a wiring and a protective film (FIG. 53 (e)). In this way, an island-shaped MOS transistor semiconductor device which is dielectrically separated from the SOI substrate is formed.

【００７４】図５４に、図５３で示した第２実施例の半
導体装置の製造方法に使用されるＳＯＩ基板の断面図を
示す。ＳＯＩ基板は単結晶Ｓｉ５４０１とＳｉ基板５４
０４との間にＳｉＯ₂ 絶縁膜が形成されており、そのた
め単結晶Ｓｉ５４０１上に形成されたパターニングに沿
ってエッチングを行ってもＳｉＯ₂ 絶縁膜５４０３によ
って必ずエッチングが止まるような構造をしている。本
発明の半導体装置に使用されるＳＯＩ基板では単結晶Ｓ
ｉ５４０１のＳｉＯ₂ 絶縁膜側に拡散層５４０２を形成
した。例えばＳＯＩ基板によりｐチャネルのＭＯＳトラ
ンジスタを形成するときはそのサブストレートはｎ型の
基板となるため、この拡散層５４０２にＰまたはＡＳを
１〜５×１０¹⁵／ｃｍ² の濃度でイオン注入する。その
結果形成されたＰＭＯＳのサブストレートの底面には低
抵抗領域のｎ基板が形成されるためＭＯＳトランジスタ
をＯＮしたときの抵抗値を抑えることが可能となった。FIG. 54 is a sectional view of an SOI substrate used in the method of manufacturing the semiconductor device of the second embodiment shown in FIG. The SOI substrate is a single crystal Si5401 and a Si substrate 54.
In addition, an SiO ₂ insulating film is formed between the single crystal Si 5401 and the single crystal Si 5401, so that the etching is always stopped by the SiO ₂ insulating film 5403 even if the etching is performed along the patterning formed on the single crystal Si5401. . In the SOI substrate used for the semiconductor device of the present invention, a single crystal S
A diffusion layer 5402 was formed on the side of the SiO ₂ insulating film of i5401. For example, when a p-channel MOS transistor is formed using an SOI substrate, the substrate is an n-type substrate, and thus P or AS is ion-implanted into the diffusion layer 5402 at a concentration of 1 to 5 × 10 ¹⁵ / cm ^2. . As a result, an n-substrate having a low resistance region is formed on the bottom surface of the formed PMOS substrate, so that the resistance value when the MOS transistor is turned on can be suppressed.

【００７５】図３８に示したようなＭＯＳトランジスタ
のゲートとサブストレートとの電位を等電位であるよう
に接続した半導体装置の使用例として低電圧で動作する
半導体の過電流検出回路がある。図６１は本発明の過電
流検出回路の回路図である。ＰＭＯＳトランジスタ６１
０３と抵抗６１０４を直列に接続し、ＰＭＯＳトランジ
スタ６１０３のソースを高電圧供給端子６１０１に接続
し、ＰＭＯＳトランジスタ６１０３のソースを高電圧供
給端子６１０１に接続し、抵抗６１０４の他端を低電圧
供給端子６１０２に接続する。また抵抗６１０５、スイ
ッチ６１０６及び負荷６１０７を直列に接続する。抵抗
６１０５の他端は高圧供給端子６１０１に接続され、負
荷６１０７の他端は低電圧供給端子６１０２に接続さ
れ、抵抗６１０５とスイッチ６１０６の接続点６１０９
はＰＭＯＳトランジスタのゲートと基板に接続されてい
る。さらにＰＭＯＳトランジスタ６１０３と抵抗６１０
４の接続点６１１０は制御回路６１０８の入力となり、
制御回路６１０８の出力はスイッチ６１０６の入力とな
っている。As an example of the use of a semiconductor device in which the potentials of the gate and the substrate of a MOS transistor are connected at the same potential as shown in FIG. 38, there is a semiconductor overcurrent detection circuit which operates at a low voltage. FIG. 61 is a circuit diagram of the overcurrent detection circuit of the present invention. PMOS transistor 61
03 and the resistor 6104 are connected in series, the source of the PMOS transistor 6103 is connected to the high voltage supply terminal 6101, the source of the PMOS transistor 6103 is connected to the high voltage supply terminal 6101, and the other end of the resistor 6104 is connected to the low voltage supply terminal. 6102. Further, a resistor 6105, a switch 6106, and a load 6107 are connected in series. The other end of the resistor 6105 is connected to the high voltage supply terminal 6101, the other end of the load 6107 is connected to the low voltage supply terminal 6102, and a connection point 6109 between the resistor 6105 and the switch 6106.
Is connected to the gate of the PMOS transistor and the substrate. Further, a PMOS transistor 6103 and a resistor 610 are provided.
The connection point 6110 of 4 becomes an input of the control circuit 6108,
An output of the control circuit 6108 is an input of the switch 6106.

【００７６】つぎに、上記構成における動作を説明す
る。抵抗６１０５の抵抗値は約５０ｍΩであるが、この
抵抗に通常約１Ａ程度の電流が流れる。従って高電圧供
給端子６１０１から接続点６１０９の間での電圧降下は
約０．０５Ｖ程度であり、また接続点６１０９はＰＭＯ
Ｓトランジスタのゲートに接続されているのでＰＭＯＳ
トランジスタのゲート電圧は約０．０５Ｖとなる。これ
は通常０．２Ｖから０．７Ｖ程度に設定されるしきい値
電圧に比べ十分低いため、この状態ではＰＭＯＳトラン
ジスタ６１０３は高インピーダンスとなっており、接続
点６１１０の電位は低電圧供給端子６１０２の電位に十
分近くなっている。この状態から何らかの原因により抵
抗６１０５を流れる電流値が１Ａより大きくなると、例
えば３Ａから４Ａになると、接続点６１０９の高電圧供
給端子６１０１の電位からの電圧降下は約０．１５Ｖか
ら０．２Ｖとなる。この時、ＰＭＯＳトランジスタのゲ
ート電圧はしきい値電圧に近づき、ＰＭＯＳトランジス
タのインピーダンスは低下する。そこで制御回路６１０
８の入力でもある接続点６１１０の電位が上昇し、制御
回路６１０８の出力がスイッチ６１０６を切るように作
動し、結果として過電流が流れるのを防ぐ。Next, the operation of the above configuration will be described. The resistance of the resistor 6105 is about 50 mΩ, and a current of about 1 A normally flows through this resistor. Therefore, the voltage drop between the high voltage supply terminal 6101 and the connection point 6109 is about 0.05 V, and the connection point 6109 is
Since it is connected to the gate of the S transistor, the PMOS
The gate voltage of the transistor is about 0.05V. Since this is sufficiently lower than the threshold voltage normally set to about 0.2 V to about 0.7 V, in this state, the PMOS transistor 6103 has a high impedance, and the potential of the connection point 6110 is set to the low voltage supply terminal 6102. Is sufficiently close to this potential. From this state, if the current value flowing through the resistor 6105 becomes larger than 1 A for some reason, for example, from 3 A to 4 A, the voltage drop from the potential of the high voltage supply terminal 6101 at the connection point 6109 becomes about 0.15 V to 0.2 V. Become. At this time, the gate voltage of the PMOS transistor approaches the threshold voltage, and the impedance of the PMOS transistor decreases. Therefore, the control circuit 610
The potential at node 6110, which is also the input of 8, rises and the output of control circuit 6108 operates to turn off switch 6106, thereby preventing overcurrent from flowing.

【００７７】このような動作は、従来のＭＯＳトランジ
スタの基板をソースに接続した場合にはチャネルの表面
ポテンシャルは基板電位とゲート電位の間になっている
のに対し、本発明の様にゲートと基板を接続するとチャ
ネルの表面ポテンシャルはゲート電圧ならびに基板電位
と等価となるため、効率よくチャネル形成ができる。つ
ぎに、本発明の効果を図６０により説明する。図６０は
本発明によるＭＯＳトランジスタと従来のＭＯＳトラン
ジスタを比較した動作特性図である。本発明による動作
特性６００１と従来の動作特性６００２を比較すると、
ゲート電圧３０ｍＶ以下（オフリーク範囲）ではあまり
差はないが、実際の動作点であるゲート電圧が０．１５
〜０．２５Ｖにおいては、ドレイン電流値が約１桁向上
している。この向上により本発明の過電流検出回路にお
いて、接続点６１０９の電圧降下が小さい時から制御回
路６１０８が作動開始することが可能となり、従って低
電圧動作並びに高感度化が達成できる。In the above operation, when the substrate of the conventional MOS transistor is connected to the source, the surface potential of the channel is between the substrate potential and the gate potential, whereas the gate potential of the MOS transistor is different from that of the conventional MOS transistor. When the substrate is connected, the surface potential of the channel becomes equivalent to the gate voltage and the substrate potential, so that the channel can be formed efficiently. Next, effects of the present invention will be described with reference to FIG. FIG. 60 is an operation characteristic diagram comparing a MOS transistor according to the present invention with a conventional MOS transistor. Comparing the operating characteristic 6001 according to the present invention with the conventional operating characteristic 6002,
Although there is not much difference when the gate voltage is 30 mV or less (off-leakage range), the gate voltage, which is the actual operating point, is 0.15.
At -0.25 V, the drain current value is improved by about one digit. With this improvement, in the overcurrent detection circuit of the present invention, it becomes possible to start the operation of the control circuit 6108 when the voltage drop at the connection point 6109 is small, so that a low voltage operation and a high sensitivity can be achieved.

【００７８】まずここでデータキャリアについて説明す
る。このデータキャリア技術とは、移動する物に情報を
記憶したカードまたはタグを付けておき、電波あるいは
電磁結合あるいは光通信によって情報を非接触で読み出
す技術である。そのために命令を出す質問器と、物と一
体化した命令を受取り情報を送り出す応答器とがある。
質問器と応答器とでは空間的に離れた場所に存在してお
り、その間の伝送手段はおもに電波が使われる。そこ
で、電波あるいは光を伝送手段として、非接触で情報の
読み書きが可能な持ち運び携帯ができるこういった情報
媒体をデータキャリアと呼んでいる。そのためにデータ
キャリアは離れたところから人や物の個別認識や属性情
報の読み書きが可能なので、人や物の移動個体の識別が
できるという計り知れないメリットをもちあわせてい
る。この質問器と応答器との間の伝送媒体として、一般
に電磁誘導方式、光方式、マイクロ波方式の３つに分か
れる。First, the data carrier will be described here. This data carrier technology is a technology in which a card or tag storing information is attached to a moving object, and the information is read out by radio wave, electromagnetic coupling, or optical communication in a non-contact manner. For this purpose, there are an interrogator for issuing an instruction and a transponder for receiving an instruction integrated with an object and transmitting information.
The interrogator and the transponder are located at spatially separated places, and the transmission means between them uses mainly radio waves. Therefore, such an information medium that can carry and read and write information without contact using radio waves or light as transmission means is called a data carrier. Therefore, since the data carrier is capable of individually recognizing a person or an object and reading / writing attribute information from a remote place, it has an enormous merit of being able to identify a moving individual of a person or an object. Transmission media between the interrogator and the transponder are generally divided into three types: an electromagnetic induction type, an optical type, and a microwave type.

【００７９】電磁誘導方式の場合は送受信回路にコイル
が用いられ、電流路と交差する磁束が変化すると起電力
が誘電される現象で、質問器側のコイルに流す電流を変
化させると応答器側のコイルは変化した電流に応じて誘
導されると同時に電気を引き出すことができる。この電
磁誘導を使って電力の供給を行ったり、データの送受信
を行う。この方式では近接に対向されたコイルによって
数ミリから数十ミリ隔てて通信されるが、周波数は数１
００ｋＨz から数ＭＨz となっている。In the case of the electromagnetic induction system, a coil is used in the transmission / reception circuit, and the electromotive force is induced when the magnetic flux crossing the current path changes. Can be induced in response to the changed current and at the same time draw electricity. Power is supplied and data is transmitted and received using this electromagnetic induction. In this system, communication is performed at a distance of several millimeters to several tens of millimeters by coils that are close to each other, but the frequency is several tens of millimeters.
From 00 kHz to several MHz.

【００８０】この電磁誘導方式でのデータの信号伝送方
式について説明する。情報の送受信は質問器からシリア
ル送信信号を送信回路で所定の周波数に変調し、送信コ
イルに送り込む。変調の方法は周波数発信器の信号を情
報に応じてＯＮ／ＯＦＦするＡＳＫ方式や２つの異なっ
た周波信号の情報を論理０の１つの周波数と、論理１の
異なって周波数に与え対応させて切り換えるＦＳＫ方式
がある。質問器の情報は変調されて送信コイルから送り
出され、受信コイルで受信した誘導信号は受信回路の復
調器でもとのデジタル信号に復調される。復調されたシ
リアル信号はシリアル／パラレル変換部でパラレル信号
に変換されてメモリの制御部ではメモリの中の書き込み
読み出しを制御すると同時にメモリに情報を記憶する。A data signal transmission method using the electromagnetic induction method will be described. For transmission and reception of information, a serial transmission signal from an interrogator is modulated to a predetermined frequency by a transmission circuit and sent to a transmission coil. The modulation method is the ASK method of turning on / off the signal of the frequency transmitter in accordance with the information, or the information of two different frequency signals is given to one frequency of logic 0 and the frequency of logic 1 is given different frequencies and switched. There is an FSK method. The information of the interrogator is modulated and sent out from the transmitting coil, and the induction signal received by the receiving coil is demodulated to the original digital signal by the demodulator of the receiving circuit. The demodulated serial signal is converted to a parallel signal by a serial / parallel converter, and a memory controller controls writing and reading in the memory and stores information in the memory at the same time.

【００８１】光方式は、質問器・応答器ともに発光素子
・受光素子が備えつけられている。主に、発光素子はＬ
ＥＤ、受光素子はフォトダイオードが使用されるため、
光は近赤外線となる。質問器側では入力されたパルス波
形に対して駆動回路で発光素子を駆動させ、光を発す
る。その発せられた光は応答器側の受光素子で検出さ
れ、増幅器で大きな信号となり、検波回路、波形整形回
路などを通してもとの波形は復元される。応答器側から
信号を返すときも同じく、応答器側の発光素子から発せ
られた光を質問器側の受光素子で受け取って、増幅器を
かいして信号を復元させる。光方式は電磁ノイズに強い
反面、水や油などの汚れや外乱光の影響を受けやすく光
が遮断されると通信が不能となり、また無電池化がほぼ
不可能という短所がある。In the optical system, both the interrogator and the transponder are provided with a light emitting element and a light receiving element. Mainly, the light emitting element is L
Since a photodiode is used for the ED and light receiving element,
The light becomes near infrared. On the interrogator side, the driving circuit drives the light emitting element with respect to the input pulse waveform to emit light. The emitted light is detected by the light receiving element on the transponder side, becomes a large signal by the amplifier, and the original waveform is restored through a detection circuit, a waveform shaping circuit and the like. Similarly, when a signal is returned from the transponder side, the light emitted from the light emitting element on the transponder side is received by the light receiving element on the interrogator side, and the signal is restored using an amplifier. Although the optical system is strong against electromagnetic noise, it is susceptible to dirt such as water or oil or disturbance light, and communication is not possible if light is blocked, and it is almost impossible to eliminate batteries.

【００８２】マイクロ波方式は構内無線設備のうち移動
体識別用として割り当てられた２．４５ＧＨzの準マイ
クロ波による放射電磁界（いわゆる電波）を情報伝送媒
体としている。この方式は質問器側のアンテナと応答器
側のアンテナ間の通信距離が２から３ｍで、かつシャー
プな指向性が得られるため比較的遠距離での通信や位置
関係がラフな場合の通信に適している。質問器と応答器
は取り付けられたそれぞれ１つのアンテナを送信と受信
で偏波面を変えて使用される。また２．４５ＧＨz 帯の
周波数は移動体識別用として特に設定された通信帯であ
り、法的保護されており安定した通信が期待できる。し
かし、導体の反射を受けやすく、人体で遮断されるとい
う短所がある。The microwave system uses, as an information transmission medium, a radiated electromagnetic field (so-called radio wave) of a quasi-microwave of 2.45 GHz allocated for identification of a moving body in the private radio equipment. In this method, the communication distance between the antenna on the interrogator side and the antenna on the responder side is 2 to 3 m, and sharp directivity is obtained. Are suitable. The interrogator and the transponder are used by changing the polarization plane for transmission and reception with one attached antenna. The frequency in the 2.45 GHz band is a communication band specifically set for identifying a mobile unit, and is legally protected, so that stable communication can be expected. However, there is a disadvantage in that the conductor is easily reflected by the conductor and cut off by the human body.

【００８３】図３９は本発明の第１４の実施例であるデ
ータキャリアのブロック図である。このシステムはデー
タキャリアまたはＲＦ−ＩＤと言われるシステムで命令
信号を発する質問器とその受け取った命令信号に応えて
データを送り返す応答器から構成されている。本発明の
半導体装置はこの回路の整流部で使用され、この本発明
の半導体装置の各素子をしきい値電圧Ｖ_F の小さいＭＯ
Ｓトランジスタやショットキーバリアダイオードを用い
ることにより、高速でかつ低電圧駆動な回路が可能とな
り、整流回路部での電流のロスも少なくなる。また、こ
のデータキャリアに使用される電源回路において低電圧
での動作が可能となると、低電圧駆動が可能な整流回路
と合わせてデータキャリア自体が低電圧で動作が可能と
なる。その結果、以前のデータキャリアより長距離での
通信が可能となり、また質問器での消費電力を抑えるこ
とが可能となり、電力の伝送効率が向上する。FIG. 39 is a block diagram of a data carrier according to a fourteenth embodiment of the present invention. This system is composed of an interrogator that issues a command signal in a system called a data carrier or RF-ID, and a transponder that sends back data in response to the received command signal. The semiconductor device of the present invention is used in the rectification section of the circuit, a small MO each element of the semiconductor device of the present invention the threshold voltage V _F
By using the S transistor and the Schottky barrier diode, a high-speed and low-voltage driving circuit can be realized, and current loss in the rectifier circuit portion can be reduced. When the power supply circuit used for the data carrier can operate at a low voltage, the data carrier itself can operate at a low voltage together with a rectifier circuit capable of driving at a low voltage. As a result, communication over a longer distance than the previous data carrier becomes possible, and power consumption in the interrogator can be suppressed, thereby improving power transmission efficiency.

【００８４】また、１チップ化した半導体装置を図３９
の部分Ａに示す。図の部分Ａのように、低電圧で動作す
る整流回路または変調器と、低電圧で動作する電源回路
と、メモリに出す信号を制御する制御回路とを１チップ
に形成することにより、コストが削減されチップ面積も
格段に縮小するため、携帯機器あるいはデータキャリア
のタグといったところに応用される。FIG. 39 shows a semiconductor device integrated into one chip.
Is shown in part A of FIG. By forming a rectifier circuit or a modulator operating at a low voltage, a power supply circuit operating at a low voltage, and a control circuit for controlling a signal to be output to a memory on a single chip as shown in part A of FIG. Since it is reduced and the chip area is remarkably reduced, it is applied to portable equipment or data carrier tags.

【００８５】図６３はデータキャリアのタグ部のシステ
ム構成についのブロック図である。図３９の部分Ａに示
す整流回路と制御回路と電源回路は図６３の破線で示し
た部分Ａに相当する。図６３に示すデータキャリアタグ
は電源生成から信号の変復調を行い、通信ロジックとＥ
ＥＰＲＯＭを内蔵している。アンテナ部としてコイルＬ
が用いられ、電磁誘導方式により無電池で通信が可能と
なっている。内部の回路構成は全波整流回路、定電圧回
路、ＡＳＫデータ復調回路、キャリアパルス抽出回路、
通信ロジック、ＥＥＰＲＯＭを含めたメモリブロック、
最低動作電圧検出回路、データ送信機能である残留振動
吸収回路を内蔵している。FIG. 63 is a block diagram showing the system configuration of the tag section of the data carrier. The rectifier circuit, the control circuit, and the power supply circuit shown in the part A of FIG. 39 correspond to the part A shown by the broken line in FIG. The data carrier tag shown in FIG.
Built-in EPROM. Coil L as antenna part
Is used, and communication is possible without a battery by an electromagnetic induction method. The internal circuit configuration is a full-wave rectifier circuit, constant voltage circuit, ASK data demodulation circuit, carrier pulse extraction circuit,
Communication logic, memory blocks including EEPROM,
It incorporates a minimum operating voltage detection circuit and a residual vibration absorption circuit that is a data transmission function.

【００８６】このデータキャリアタグの送受信の方法を
説明する。アンテナ部であるコイルＬにより発生した電
流、またはコンデンサＣ１により蓄えられた電荷により
生成された電流を全波整流回路であるダイオードブリッ
ジと平滑コンデンサＣ２により全波整流を行い、定電圧
回路により一定のＤＣ電源を生成する。このＤＣ電源に
より通信ロジックまたはＥＥＰＲＯＭを作動させる。A method of transmitting and receiving the data carrier tag will be described. The current generated by the coil L serving as the antenna unit or the current generated by the electric charge stored by the capacitor C1 is subjected to full-wave rectification by a diode bridge and a smoothing capacitor C2 which are full-wave rectifiers, and is fixed by a constant voltage circuit. Generate a DC power supply. The communication logic or the EEPROM is operated by the DC power supply.

【００８７】次に図６４と図６５を用いてデータの送受
信方式について説明する。図６４はデータ受信時の各部
の波形である。図６４（ａ）のようにリードライトヘッ
ドよりＡＳＫ方式にて、パルス幅変調（Duty 70%:H ,Du
ty 30%:L）をかけた信号を送出すると、図６４（ｂ）の
ような共振信号をダイオード検波によるＡＳＫデータ復
調回路を通して図６４（ｃ）のようなパルス幅変調のデ
ータクロックを復調する。また図６４（ｄ）のキャリア
パルスは、半波抽出によるキャリアパルス抽出回路より
出力される。このデータクロックとキャリアパルスがＣ
ＭＯＳＩＣへ入力され、通信ロジックにてＮＲＺ符号へ
復調され、コマンド処理、メモリアクセスが行われる。
通信ロジックの動作は、データクロックを基本クロック
として行われる。図６５はデータ送信時の各部の波形で
ある。図６５（ａ）のようにリードライトヘッドよりＤ
ｕｔｙ５０％の発信を行う。データキャリア側では、図
６５（ｅ）のようにコイルの両端に共振波形が誘起され
る。この共振波形はデータ受信時と同様にＡＳＫデータ
復調回路にて、図６５（ｂ）のデータクロック（Ｄｕｔ
ｙ５０％）として出力される。このクロックを基本クロ
ックとして通信ロジックは動作しており、メモリアクセ
ス後のデータ、あるいは処理結果等を、通信ロジック内
で図６５（ｃ）の送信データとして生成し、図６５
（ｄ）のシャントパルス（残響振動吸収パルス）へ符号
化を行い、残響吸収用のＭＯＳ−ＦＥＴにて残響振動の
有り／無しを、送信データによって制御する。リードラ
イトヘッド側では、この残響の有り／無しを検知するこ
とで、送信データをデータキャリア側より受信する。Next, a data transmission / reception system will be described with reference to FIGS. 64 and 65. FIG. 64 shows waveforms at various points when data is received. As shown in FIG. 64A, pulse width modulation (Duty 70%: H, Du)
When the signal multiplied by (ty 30%: L) is transmitted, the resonance signal as shown in FIG. 64 (b) is demodulated through the ASK data demodulation circuit by diode detection to the pulse width modulated data clock as shown in FIG. 64 (c). . The carrier pulse in FIG. 64D is output from a carrier pulse extraction circuit by half-wave extraction. This data clock and carrier pulse are C
The signal is input to the MOSIC, demodulated into an NRZ code by the communication logic, and command processing and memory access are performed.
The operation of the communication logic is performed using the data clock as a basic clock. FIG. 65 shows waveforms at various points during data transmission. As shown in FIG.
uty 50% is transmitted. On the data carrier side, a resonance waveform is induced at both ends of the coil as shown in FIG. This resonance waveform is applied to the data clock (Dut) shown in FIG.
y50%). The communication logic operates using this clock as a basic clock, and generates data after memory access, processing results, and the like as transmission data in FIG. 65C in the communication logic.
Encoding is performed on the shunt pulse (reverberation vibration absorption pulse) shown in (d), and the presence / absence of reverberation vibration is controlled by transmission data in the reverberation absorption MOS-FET. The read / write head detects the presence / absence of the reverberation to receive transmission data from the data carrier.

【００８８】この図６３中の全波整流回路６３０１にお
いて、Ｖ_F の小さいショットキーバリアダイオードやゲ
ートとサブストレートを接続するといったＶ_T の小さい
ＭＯＳトランジスタに代表される本発明の立ち上がり電
圧の低い整流特性をもった半導体装置を使用する。これ
によって、全波整流回路６３０１での消費電流が従来の
ものよりも小さくできるので、データキャリアタグ自体
の消費電力を抑えることが可能となり、その結果従来の
ものに比べて通信距離が長くなり、同じ通信距離である
ならばコントローラ部を含んだ質問器の消費電力を小さ
くすることが可能となる。[0088] In the full-wave rectifier circuit 6301 in FIG. 63, a low threshold voltage of the present invention represented by small MOS transistors V _T such connecting a small Schottky barrier diode and the gate and the substrate of V _F rectifier A semiconductor device having characteristics is used. As a result, the current consumption of the full-wave rectifier circuit 6301 can be made smaller than that of the conventional one, so that the power consumption of the data carrier tag itself can be suppressed. As a result, the communication distance becomes longer than that of the conventional one. If the communication distances are the same, the power consumption of the interrogator including the controller can be reduced.

【００８９】図４０は本発明の第１４の実施例である超
小型のデータキャリアのイメージ図である。カプセル４
００１の中に図３９のブロック図で示したアンテナ４０
０２や電源回路４００３やＥＥＰＲＯＭといったメモリ
４００４や整流回路や制御回路が搭載されている。この
細長いチップの円筒の半径は約０．５ｍｍぐらいとな
り、アンテナ４００１には超小型の巻線バーのアンテナ
が使用されれば、円筒の半径が０．５ｍｍ以下の細長い
チップのなかに実装が可能となる。FIG. 40 is an image diagram of a very small data carrier according to the fourteenth embodiment of the present invention. Capsule 4
The antenna 40 shown in the block diagram of FIG.
02, a power supply circuit 4003, a memory 4004 such as an EEPROM, a rectifier circuit, and a control circuit. The radius of the cylinder of this elongated chip is about 0.5 mm, and if an ultra-small winding bar antenna is used for the antenna 4001, it can be mounted in an elongated chip with a cylinder radius of 0.5 mm or less. Becomes

【００９０】このようにして作られた超小型の無電池化
したデータキャリアは動物の飼育管理はもちろんのこと
人の埋め込みＩＤとしても十分活用される可能性があ
る。つまり、人間のＩＤとして現在でいうパスポートや
運転免許証やその人のもっている資格あるいは経歴とい
ったデータをこの超小型のデータキャリアに盛り込んで
そのデータキャリアを人間の体内に埋め込んで使用する
ことが可能となる。The ultra-compact, battery-less data carrier produced in this way may be used not only for animal breeding management but also as a human embedded ID. In other words, data such as passports, driver's licenses, and qualifications or careers possessed by the person as the human ID can be incorporated into this ultra-small data carrier, and the data carrier can be embedded in the human body and used Becomes

【００９１】またこの超小型のデータキャリアは人間の
体内あるいは血管内で動作するといった医療機器の分野
で活躍が期待されているマイクロマシンの電源としても
活用される可能性があり、この超小型のデータキャリア
を競技する人間の体内に埋め込むことにより、より正確
な競技での計測・計時が可能となる。Further, the ultra-small data carrier may be used as a power source of a micro machine expected to be active in the field of medical equipment such as operating in a human body or a blood vessel. By embedding a carrier in the body of a competing human, more accurate measurement and timekeeping in the competition becomes possible.

【００９２】上述のようなデータキャリアでは移動する
物にとりつけられたメモリの情報を読み出すこと書き込
むことが可能であったが、応答器周辺の刻々と変化する
移動する物のおかれている環境あるいは状況について引
き出すことはできなかった。そこでセンサやインジケー
タといったリアルタイムなデータを非接触で読み出す情
報の伝達システムについて以下説明する。In the data carrier as described above, it was possible to read and write information in the memory attached to the moving object, but the environment around the transponder where the ever-changing moving object is placed or I couldn't draw on the situation. Therefore, an information transmission system for reading out real-time data such as sensors and indicators in a non-contact manner will be described below.

【００９３】（実施例１８）図２７は本発明の第１８実
施例である加速度センサを搭載したデータキャリアのブ
ロック図である。左側に書かれたコントローラとアンテ
ナが命令信号を発する質問器である。質問器はさらに上
位のインターフェースによって命令を受け取って、その
命令信号をアンテナより応答器に向かって発する。右側
に書かれたアンテナと整流回路と電源回路と加速度セン
サが移動体に取り付けられた応答器である。応答器の中
に描かれている整流回路に本発明の半導体装置が適用さ
れる。この本発明の半導体装置の各素子をしきい値電圧
Ｖ_F の小さいＭＯＳトランジスタやショットキーバリア
ダイオードを用いることで高速でかつ低電圧駆動な回路
が可能となり、整流回路におけるしきい値電圧Ｖ_F 分の
電力損失が小さくなる。応答器は質問器より発せられた
命令信号をアンテナで受信し、本発明の半導体装置が利
用される整流回路で整流されて、電源回路に入って基準
電圧Ｖ_CCが作られる。電源回路で作られた基準電圧Ｖ_CC
は加速度センサの入力電圧となる。加速度センサの出力
は図３０に示すようにアナログ信号となる場合には、Ａ
／Ｄ変換されてデジタル信号出力に変換される。センサ
の出力回路のところにコンパレータが含まれている場合
はその出力がそのままデジタル信号となる。またアンテ
ナで受け取った信号はいったんキャパシタに蓄えられ
る。質問器より完全に信号が送り終わると、今度はいっ
たんキャパシタに蓄えられたエネルギーを電源として、
応答器から質問器へ加速度センサの出力信号を送り返
す。そしてその信号を受け取った質問器はそのデータを
上位のインターフェースへ伝達する。このような構成と
することにより非接触で応答器に電池を搭載することな
く移動体にかかっている加速度または力の大きさを検出
することが可能となる。(Embodiment 18) FIG. 27 is a block diagram of a data carrier having an acceleration sensor according to an eighteenth embodiment of the present invention. The controller and antenna written on the left are interrogators that issue command signals. The interrogator receives a command through a higher-level interface, and issues the command signal from the antenna to the transponder. A transponder in which an antenna, a rectifier circuit, a power supply circuit, and an acceleration sensor written on the right side are attached to a moving body. The semiconductor device of the present invention is applied to a rectifier circuit drawn in a transponder. Each element of the threshold voltage V _F of small MOS transistors and Schottky barrier diode fast and low-voltage drive circuit by using a semiconductor device of the present invention is possible, the threshold voltage V _F in the rectifier circuit Power loss is reduced. The transponder receives the command signal emitted from the interrogator by the antenna, is rectified by the rectifier circuit using the semiconductor device of the present invention, enters the power supply circuit, and generates the reference voltage V _CC . Reference voltage V _CC made by power supply circuit
Is the input voltage of the acceleration sensor. When the output of the acceleration sensor is an analog signal as shown in FIG.
/ D conversion and conversion into a digital signal output. When a comparator is included in the output circuit of the sensor, its output becomes a digital signal as it is. The signal received by the antenna is temporarily stored in a capacitor. When the signal has been completely sent from the interrogator, the energy stored in the capacitor is used as a power source,
The response signal from the transponder is sent back to the interrogator. Then, the interrogator receiving the signal transmits the data to the upper interface. With this configuration, it is possible to detect the magnitude of the acceleration or force applied to the moving body in a non-contact manner without mounting a battery on the transponder.

【００９４】図２８は本発明の第１８実施例である加速
度センサを搭載したデータキャリアの加速度センサ部の
斜視図である。この加速度センサは拡散抵抗２８０２を
形成したＳｉ基板２８０６と、カンチレバーの重りとな
る重り部２８０１と、支持基板２８０５により構成され
ている。Ｓｉ基板２８０６は加速度を受けると重り部２
８０１がカンチレバー状となっているため、加速度を受
けた方向にしなる。そのためにカンチレバーの梁部に埋
め込まれた拡散抵抗２８０２が加速度に比例した応力を
うけ、拡散抵抗２８０２の抵抗値が加わった応力に対し
て変化する。この電気的な変化はパッド２８０３、ワイ
ヤーボンディング２８０４を通して、支持基板２８０５
に伝わっていく。Ｓｉ基板２８０６は梁部をさかいにし
てセンサ部と支持部とに分けられるが、加速度センサの
支持部は支持基板２８０５に付着され完全に固定され
る。FIG. 28 is a perspective view of an acceleration sensor section of a data carrier having an acceleration sensor according to an eighteenth embodiment of the present invention. This acceleration sensor includes a Si substrate 2806 on which a diffusion resistor 2802 is formed, a weight 2801 serving as a weight of a cantilever, and a support substrate 2805. When the Si substrate 2806 receives acceleration, the weight 2
Since 801 has a cantilever shape, it is in the direction of receiving the acceleration. Therefore, the diffusion resistance 2802 embedded in the beam portion of the cantilever receives a stress proportional to the acceleration, and changes with respect to the stress applied with the resistance value of the diffusion resistance 2802. This electrical change is applied to the support substrate 2805 through the pad 2803 and the wire bonding 2804.
It is transmitted to. The Si substrate 2806 is divided into a sensor portion and a support portion with the beam portion upside down. The support portion of the acceleration sensor is attached to the support substrate 2805 and is completely fixed.

【００９５】図３４は本発明の第１８実施例である加速
度センサを搭載したデータキャリアの加速度センサ部の
斜視図である。図３４の加速度センサは拡散抵抗３４０
４を形成したＳｉ基板３４０１と支持基板上部３４０２
と支持基板下部３４０３とにより構成されている。この
加速度センサにおいて、Ｓｉ基板３４０１は拡散抵抗３
４０４を形成したパターニング面を横にして置かれ、そ
の横向きのＳｉ基板３４０１は支持基板上部３４０２と
支持基板下部３４０３とではさんで固定させている。そ
のために、支持基板上部３４０２または支持基板下部３
４０３とＳｉ基板３４０１との接着面に対して、垂直方
向の加速度が加わるとＳｉ基板３４０１は加速度が加わ
った方向にひずみ、拡散抵抗３４０４には加速度に比例
した応力がかかる。その結果、拡散抵抗３４０４の抵抗
値が加わった応力に対して変化して、出力電圧が加速度
に比例して変化する。なお、Ｓｉ基板３４０１はＳｉウ
ェハを長さＬ、幅Ｗに切断したチップを横向きに置いた
ものであるので、図中のｔはＳｉウェハの厚みそのもの
となるが、研磨などを行ってｔをＳｉウェハの厚みより
も小さくすることも可能である。Ｗを小さくすればセン
サの感度を向上させることができるが、ダイシングの加
工精度の限界があるので、Ｗは１００μｍ程度が限界で
ある。FIG. 34 is a perspective view of an acceleration sensor section of a data carrier having an acceleration sensor according to the eighteenth embodiment of the present invention. The acceleration sensor of FIG.
Si substrate 3401 on which support 4 is formed and support substrate upper portion 3402
And a support substrate lower portion 3403. In this acceleration sensor, the Si substrate 3401 has the diffusion resistance 3
The patterning surface on which the 404 is formed is placed sideways, and the laterally oriented Si substrate 3401 is fixed by sandwiching the upper support substrate 3402 and the lower support substrate 3403. For this purpose, the upper support substrate 3402 or the lower support substrate 3
When acceleration in the vertical direction is applied to the bonding surface between the 403 and the Si substrate 3401, the Si substrate 3401 is distorted in the direction in which the acceleration is applied, and a stress proportional to the acceleration is applied to the diffusion resistor 3404. As a result, the resistance value of the diffusion resistor 3404 changes with respect to the applied stress, and the output voltage changes in proportion to the acceleration. Since the Si substrate 3401 is obtained by laying chips obtained by cutting a Si wafer into a length L and a width W sideways, t in the figure is the thickness of the Si wafer itself. It is also possible to make the thickness smaller than the thickness of the Si wafer. If W is reduced, the sensitivity of the sensor can be improved. However, since there is a limit in dicing processing accuracy, W is limited to about 100 μm.

【００９６】図２９は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の回路図である。図２８の加速度センサに描かれた拡散
抵抗２８０２は図２９に描かれたブリッジ回路２９０１
の可変抵抗である。加速度センサに加速度が加わるとブ
リッジ回路２９０１の可変抵抗の抵抗値がかわるため、
ブリッジ回路２９０１の出力電圧も加速度センサに加わ
った加速度の大きさに比例して変化する。ブリッジ回路
２９０１の出力電圧は前置増幅器２９０２によってある
程度増幅される。増幅された信号は温度補償回路２９０
３を通して、最終増幅器２９０４により所望の感度の大
きさまで増幅される。FIG. 29 is a circuit diagram of an acceleration sensor section of a data carrier having an acceleration sensor according to an eighteenth embodiment of the present invention. The diffused resistor 2802 depicted in the acceleration sensor of FIG. 28 is the bridge circuit 2901 depicted in FIG.
Is a variable resistor. When acceleration is applied to the acceleration sensor, the resistance value of the variable resistor of the bridge circuit 2901 changes.
The output voltage of the bridge circuit 2901 also changes in proportion to the magnitude of the acceleration applied to the acceleration sensor. The output voltage of bridge circuit 2901 is amplified to some extent by preamplifier 2902. The amplified signal is supplied to a temperature compensation circuit 290
3, the signal is amplified by the final amplifier 2904 to a desired level of sensitivity.

【００９７】図３５は本発明の第１８実施例である加速
度センサを搭載したデータキャリアの加速度センサ部の
回路図である。この回路図は図３４に示した加速度セン
サのように一定方向に加速度が加わるとその加わった加
速度に対して引張応力と圧縮応力とをうける拡散抵抗を
もつ加速度センサに対して組まれた回路である。引張応
力をうけて抵抗値が上がる拡散抵抗は圧縮応力をうける
と抵抗値が下がり、圧縮応力をうけて抵抗値が上がる拡
散抵抗は引張応力をうけると抵抗値が下がる。図３４に
描かれた加速度センサのＳｉ基板３４０１において、紙
面上から紙面下に加速度が加わるとＳｉ基板３４０１の
上側に付いた拡散抵抗３４０４は引張応力をうけ、Ｓｉ
基板３４０１の下側に付いた拡散抵抗３４０４は圧縮応
力をうける。また紙面下から紙面上に加速度が加わると
それぞれ逆の応力をうける。こうして抵抗値変化が逆向
きの拡散抵抗を組み合わせて、図３５に示したようにブ
リッジ回路３５０１は組まれる。こうして、加速度セン
サに加速度が加わるとブリッジ回路３５０１の可変抵抗
の抵抗値がかわり、ブリッジ回路３５０１の出力電圧も
加速度センサに加わった加速度の大きさに比例して変化
する。ブリッジ回路３５０１の出力電圧は前置増幅器３
５０２によってある程度増幅される。増幅された信号は
温度補償回路３５０３を通して、最終増幅器３５０４に
より所望の感度の大きさまで増幅される。FIG. 35 is a circuit diagram of an acceleration sensor section of a data carrier having an acceleration sensor according to an eighteenth embodiment of the present invention. This circuit diagram is a circuit assembled for an acceleration sensor having a diffusion resistance that receives a tensile stress and a compressive stress when an acceleration is applied in a certain direction as in the acceleration sensor shown in FIG. is there. Diffusion resistance, which increases in resistance under tensile stress, decreases in resistance under compressive stress, and diffusion resistance, which increases in resistance under compressive stress, decreases in resistance under tensile stress. In the acceleration sensor Si substrate 3401 shown in FIG. 34, when acceleration is applied from above the paper surface to below the paper surface, the diffusion resistor 3404 attached above the Si substrate 3401 receives a tensile stress,
The diffusion resistor 3404 provided on the lower side of the substrate 3401 receives a compressive stress. When an acceleration is applied from below the paper surface to the paper surface, opposite stresses are applied to each. Thus, the bridge circuit 3501 is assembled as shown in FIG. 35 by combining the diffusion resistances having the resistance values opposite to each other. Thus, when acceleration is applied to the acceleration sensor, the resistance value of the variable resistor of the bridge circuit 3501 changes, and the output voltage of the bridge circuit 3501 also changes in proportion to the magnitude of the acceleration applied to the acceleration sensor. The output voltage of the bridge circuit 3501 is
It is amplified to some extent by 502. The amplified signal passes through a temperature compensation circuit 3503 and is amplified by a final amplifier 3504 to a desired level of sensitivity.

【００９８】図３０は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の出力特性図である。この出力電圧は図２９に示した回
路を通した出力電圧である。加速度が係っていないとき
の出力電圧を０Ｖに設定してあり、＋１Ｇかかっている
ときの出力電圧を２Ｖ、−１Ｇかかっているときの出力
電圧を−２Ｖの感度にしている。このように理想的な特
性図では加速度センサにかかっている加速度に比例した
出力電圧が得られる。FIG. 30 is an output characteristic diagram of an acceleration sensor section of a data carrier having an acceleration sensor according to the eighteenth embodiment of the present invention. This output voltage is an output voltage passed through the circuit shown in FIG. The output voltage when no acceleration is applied is set to 0V, the output voltage when + 1G is applied is 2V, and the output voltage when -1G is applied is -2V. Thus, in the ideal characteristic diagram, an output voltage proportional to the acceleration applied to the acceleration sensor can be obtained.

【００９９】（実施例１９）図３１は本発明の第１９の
実施例である温度センサを搭載したデータキャリアのブ
ロック図である。この第１９の実施例は第１８の実施例
と同様に加速度センサに変わって温度センサを搭載した
例である。左側に書かれたコントローラとアンテナが命
令信号を発する質問器である。質問器はさらに上位のイ
ンターフェースによって命令を受け取って、その命令信
号をアンテナより応答器に向かって発する。右側に書か
れたアンテナと整流回路と電源回路と温度センサが移動
体に取り付けられた応答器である。応答器の中に描かれ
ている整流回路に本発明の半導体装置が適用される。(Embodiment 19) FIG. 31 is a block diagram of a data carrier having a temperature sensor according to a nineteenth embodiment of the present invention. The nineteenth embodiment is an example in which a temperature sensor is mounted instead of the acceleration sensor as in the eighteenth embodiment. The controller and antenna written on the left are interrogators that issue command signals. The interrogator receives a command through a higher-level interface, and issues the command signal from the antenna to the transponder. This is a transponder in which the antenna, rectifier circuit, power supply circuit, and temperature sensor written on the right side are attached to the moving object. The semiconductor device of the present invention is applied to a rectifier circuit drawn in a transponder.

【０１００】この半導体装置の各素子をしきい値電圧Ｖ
_F の小さいＭＯＳトランジスタやショットキーバリアダ
イオードを用いることにより高速でかつ低電圧駆動な回
路が実現でき、整流回路におけるしきい値電圧Ｖ_F 分の
電力損失が小さくなる。応答器は質問器より発せられた
命令信号をアンテナで受信し、本発明の半導体装置が用
いられる整流回路で整流され、電源回路に入って基準電
圧Ｖ_CCが作られる。電源回路で作られた基準電圧Ｖ_CCは
温度センサの入力電圧となる。温度センサの出力は図３
３に示すようにアナログ信号となるが、Ａ／Ｄ変換され
るとデジタル信号となる。センサの出力回路のところに
コンパレータが含まれている場合はその出力がデジタル
信号となる。またアンテナで受け取った信号はいったん
キャパシタに蓄えられる。質問器より完全に信号が送り
終わると、今度はいったんキャパシタに蓄えられたエネ
ルギーを電源として、応答器から質問器へ温度センサの
出力信号を送り返す。そしてその信号を受け取った質問
器はそのデータを上位のインターフェースへ伝達する。
このような構成とすることにより非接触で応答器に電池
を搭載することなく移動体自体の表面温度またはその周
辺温度を検出することが可能となる。Each element of this semiconductor device is connected to a threshold voltage V
By using a MOS transistor having a small _F or a Schottky barrier diode, a high-speed and low-voltage driving circuit can be realized, and power loss corresponding to the threshold voltage V _F in the rectifier circuit is reduced. The transponder receives the command signal emitted from the interrogator by an antenna, rectifies the signal by a rectifier circuit using the semiconductor device of the present invention, enters a power supply circuit, and generates a reference voltage V _CC . The reference voltage V _{CC generated} by the power supply circuit becomes the input voltage of the temperature sensor. Figure 3 shows the output of the temperature sensor.
The signal becomes an analog signal as shown in FIG. 3, but becomes a digital signal after A / D conversion. When a comparator is included in the output circuit of the sensor, the output is a digital signal. The signal received by the antenna is temporarily stored in a capacitor. When the signal has been completely transmitted from the interrogator, the energy sensor temporarily sends the output signal of the temperature sensor back to the interrogator using the energy stored in the capacitor as a power source. Then, the interrogator receiving the signal transmits the data to the upper interface.
With such a configuration, it is possible to detect the surface temperature of the moving body itself or its surrounding temperature in a non-contact manner without mounting a battery on the transponder.

【０１０１】図３２は本発明の第１９の実施例である温
度センサを搭載したデータキャリアの温度センサ部の回
路図である。ノレータ３２０１のところに定電流回路が
置かれる。温度センサは図３３に示すように温度の変化
に対して直線的な出力特性をしめす。この定電流回路で
発生する定電流が温度センサを流れて、温度の変化に対
して温度センサの両端の電位差が変化する。その温度セ
ンサの電位差はバッファまたはコンパレータなどの出力
回路３２０２を通して出力電圧として出力される。また
帰還抵抗などを接続して出力回路３２０２を増幅器とし
て使用し、所望の出力電圧を得ることも可能となる。FIG. 32 is a circuit diagram of a temperature sensor section of a data carrier having a temperature sensor according to a nineteenth embodiment of the present invention. A constant current circuit is placed at the norator 3201. The temperature sensor has a linear output characteristic with respect to a change in temperature as shown in FIG. A constant current generated by the constant current circuit flows through the temperature sensor, and the potential difference between both ends of the temperature sensor changes with a change in temperature. The potential difference of the temperature sensor is output as an output voltage through an output circuit 3202 such as a buffer or a comparator. In addition, a desired output voltage can be obtained by connecting a feedback resistor or the like and using the output circuit 3202 as an amplifier.

【０１０２】図３３は本発明の第１９の実施例である温
度センサを搭載したデータキャリアの温度センサ部の出
力特性図である。温度センサとしてはサーミスタや測温
抵抗体、またはバイポーラトランジスタのベース・エミ
ッタ間順方向電圧降下の温度係数を利用したＩＣ温度セ
ンサといった温度センサがあるが、図３３はＩＣを形成
する際に便利で、温度に対する直線性がよく感度の大き
いＩＣ温度センサの温度出力電圧特性を示した。FIG. 33 is an output characteristic diagram of a temperature sensor section of a data carrier having a temperature sensor according to a nineteenth embodiment of the present invention. As temperature sensors, there are temperature sensors such as a thermistor, a resistance temperature detector, or an IC temperature sensor using a temperature coefficient of a forward voltage drop between a base and an emitter of a bipolar transistor. FIG. 33 is convenient for forming an IC. The temperature output voltage characteristics of an IC temperature sensor having high linearity with respect to temperature and high sensitivity are shown.

【０１０３】以上ではメモリとそのメモリの制御を行う
制御回路に代わって加速度センサや温度センサといった
センサデバイスの搭載について記述してきたが、その他
にもブザーやＬＥＤといったインジゲータを搭載して、
信号を受け取ると音がなったり、光を発したりする機能
を付加することも可能である。 （実施例２０）図３７は本発明の第２０の実施例である
円筒系の振動測定を行う際の断面図である。図示するよ
うに円筒系の物体の側面に加速度が検出可能な面を円筒
系の軸に向かって加速度センサをとりつけると、円筒の
軸から側面方向への振動を検出することが可能となり、
一定方向の振動の大きさがリアルタイムに検出できる。
ここで加速度センサの幅が広いとその振動の検出範囲は
図３７で示した角βの範囲の大きさとなる。検出範囲が
広いと目的とする方向の振動以外にその他の方向の振動
もひろってしまうため、目的とする方向の振動の大きさ
の感度がおちてしまい誤差が大きくなる。従来の加速度
センサを用いた円筒系の振動の測定ではその加速度セン
サの幅の大きさが１ｍｍ以上を要したために、その幅の
大きさに相当する角βの範囲の振動を検出していた。In the above, mounting of sensor devices such as an acceleration sensor and a temperature sensor in place of a memory and a control circuit for controlling the memory has been described. In addition, an indicator such as a buzzer and an LED is mounted.
It is also possible to add a function of making a sound or emitting light when a signal is received. (Embodiment 20) FIG. 37 is a cross-sectional view of a twentieth embodiment of the present invention when measuring vibration of a cylindrical system. As shown in the figure, if the acceleration sensor is attached to the side of the cylindrical object facing the axis of the cylindrical system toward the axis where the acceleration can be detected, it is possible to detect vibration in the side direction from the axis of the cylinder,
The magnitude of vibration in a certain direction can be detected in real time.
Here, if the width of the acceleration sensor is wide, the detection range of the vibration becomes the size of the range of the angle β shown in FIG. If the detection range is wide, vibrations in other directions besides the vibration in the target direction are also widened, so that the sensitivity of the magnitude of the vibration in the target direction is reduced and the error increases. In the measurement of vibration of a cylindrical system using a conventional acceleration sensor, since the width of the acceleration sensor required 1 mm or more, vibration in the range of the angle β corresponding to the width was detected.

【０１０４】図３６は本発明の第２０の実施例である加
速度センサを用いて、円筒系の側面方向の振動を測定す
る際の断面図である。図３６に示すように円筒系の側面
方向の振動を測定する際に、円筒系の物体の側面に加速
度が検出可能な面を円筒系の軸に向かって加速度センサ
を取り付けるとその測定範囲は加速度センサの幅に相当
する角αの大きさに相当する範囲の振動の大きさを検出
する。そのため振動測定の範囲を決定する加速度センサ
の幅を小さくすると振動測定範囲角αも小さくなり、目
的とする方向の振動の大きさの感度を向上させることが
可能となり、誤差を小さくできる。本発明で使用される
加速度センサの幅は１ｍｍ以下のチップで形成されてい
るため、従来のように幅の大きい加速度センサを用いて
振動系の測定を行うのに比べてその測定範囲が狭く絞ら
れるので、目的とする方向の振動の感度を向上させるこ
とが可能となる。FIG. 36 is a cross-sectional view when measuring the vibration in the side direction of the cylindrical system using the acceleration sensor according to the twentieth embodiment of the present invention. As shown in FIG. 36, when measuring the vibration in the side direction of the cylindrical system, if an acceleration sensor is attached to the side of the cylindrical object facing the axis of the cylindrical system, the measurement range is the acceleration. The magnitude of vibration in a range corresponding to the magnitude of the angle α corresponding to the width of the sensor is detected. Therefore, if the width of the acceleration sensor that determines the range of the vibration measurement is reduced, the vibration measurement range angle α is also reduced, and the sensitivity of the magnitude of the vibration in the target direction can be improved, and the error can be reduced. Since the width of the acceleration sensor used in the present invention is formed of a chip having a width of 1 mm or less, the measurement range is narrower and narrower than that of a conventional measurement of a vibration system using a wide acceleration sensor. Therefore, it is possible to improve the sensitivity of vibration in a target direction.

【０１０５】また、このようにして振動系の測定を際に
図２７で示すようなシステムの加速度センサにこうした
測定範囲の狭い加速度センサを搭載することにより、振
動系にかかっている目的とする方向の力あるいは加速度
あるいは振動を高感度で非接触により随時読みとること
が可能となる。When the vibration system is measured in this way, by mounting such an acceleration sensor having a narrow measurement range on the acceleration sensor of the system as shown in FIG. It is possible to read the force, acceleration or vibration with high sensitivity and without contact at any time.

【０１０６】こうした加速度センサを用いて非接触で振
動系の測定を行うシステムはいろいろな分野で応用され
る。たとえば、日用品だと洗濯機の振動を制御するのに
用いられたり、車の部品としてＡＢＳの制御やモータあ
るいはエンジンの制御も非接触で行えるので有効的な測
定・制御が可能となる。また、圧力センサを用いると車
のタイヤ圧の測定も非接触で測定可能となる。A system for measuring a vibration system in a non-contact manner using such an acceleration sensor is applied in various fields. For example, daily necessities are used to control the vibration of a washing machine, and ABS control and motor or engine control can be performed in a non-contact manner as car parts, so that effective measurement and control can be performed. Also, the use of a pressure sensor makes it possible to measure the tire pressure of a car in a non-contact manner.

【０１０７】（実施例２１）図５８は本発明の第２１実
施例であるＤＣ−ＤＣコンバータの回路図である。ＤＣ
−ＤＣコンバータは直流電圧を別の直流電圧に変換する
回路で、降圧型、昇圧型、反転型の３種類がある。この
ＤＣ−ＤＣコンバータに本発明の半導体装置が使用され
る。これらのタイプはスイッチやコイルやコンデンサや
整流ダイオードの構成の仕様でことなり、この整流ダイ
オードの部分５８０１から５８０３に本発明の半導体装
置が使用される。(Embodiment 21) FIG. 58 is a circuit diagram of a DC-DC converter according to a twenty-first embodiment of the present invention. DC
The -DC converter is a circuit for converting a DC voltage into another DC voltage, and is classified into a step-down type, a step-up type, and an inversion type. The semiconductor device of the present invention is used for this DC-DC converter. These types differ depending on the configuration of switches, coils, capacitors, and rectifier diodes, and the semiconductor device of the present invention is used for the rectifier diode portions 5801 to 5803.

【０１０８】図５８（ａ）は降圧型のＤＣ−ＤＣコンバ
ータである。まず、スイッチをＯＮして入力側の電源か
らコイルに電流を流す。このとき、流れる電流値が変化
すると、コイルには逆起電力Ｖ_L が発生し、ＤＣ−ＤＣ
コンバータの出力電圧はＶ_i−Ｖ_L となる。コンデンサ
ＣにはＶ_i −Ｖ_L の電圧がかかっている。このときに
は、ＯＮ時とは逆方向の起電力がコイルに発生する。電
流は、接地から整流特性をもつ本発明の半導体装置５８
０１を経由して供給され、コンデンサに蓄えられる。出
力電圧はＶ_i −Ｖ_L よりも上がる。ただし、コンデンサ
に蓄えられた電荷が負荷抵抗Ｒを介して放電してしま
う。出力電圧がさがったら再びスイッチをＯＮして、上
記の動作を繰り返す。従って、スイッチのデューティ比
を制御することによって所望の出力電圧に設定できる。FIG. 58A shows a step-down DC-DC converter. First, the switch is turned on, and current flows from the input-side power supply to the coil. At this time, if the value of the flowing current changes, a back electromotive force _VL is generated in the coil, and DC-DC
The output voltage of the converter becomes V _i -V _L. The capacitor C is under voltage of V _i -V _L. At this time, an electromotive force is generated in the coil in a direction opposite to that in the ON state. The current flows from the ground to the semiconductor device 58 of the present invention having a rectifying characteristic.
01 and stored in a capacitor. Output voltage rises than the V _i -V _L. However, the charge stored in the capacitor is discharged via the load resistor R. When the output voltage drops, the switch is turned on again, and the above operation is repeated. Therefore, a desired output voltage can be set by controlling the duty ratio of the switch.

【０１０９】図５８（ｂ）に昇圧型のＤＣ−ＤＣコンバ
ータを示す。初期状態ではコンデンサＣにＶ_i −Ｖ_D の
電圧がかかっている。Ｖ_D は整流特性をもつ本発明の半
導体装置５８０２の順方向電圧である。この状態からス
イッチをＯＮすると、コイルからスイッチへと電流が流
れ、コイルの両端には入力電圧と逆方向の電圧Ｖ_i が発
生する。本発明の半導体装置５８０２には逆方向に電圧
がかかるため、入力側と負荷側が遮断される。次のスイ
ッチをＯＦＦすると、コイルには入力電圧と同方向の電
圧Ｖ_L が発生する。するとコンデンサＣにはＶ_i ＋Ｖ_L
−Ｖ_D の電圧がかかり、出力電圧はＶ_L −Ｖ_D だけ昇圧
される。Ｖ_L ＞Ｖ_D に設定する。FIG. 58B shows a step-up DC-DC converter. In the initial state is under voltage V _i -V _D to the capacitor C. V _D is a forward voltage of the semiconductor device 5802 of the present invention having rectification characteristics. ON the switch from this state Then, current flows from the coil to the switch, at both ends of the coil voltage V _i of the input voltage and the reverse direction is generated. Since a voltage is applied to the semiconductor device 5802 of the present invention in the reverse direction, the input side and the load side are cut off. When the next switch is turned off, a voltage _{VL in the} same direction as the input voltage is generated in the coil. Then, the capacitor C has V _i + V _L
Takes the voltage of -V _D, the output voltage is boosted by V _L -V _D. Set V _L > V _D.

【０１１０】図５８（ｃ）には反転型のＤＣ−ＤＣコン
バータを示す。スイッチをＯＮすると、コイルに電流が
流れ、コイルの両端には入力電圧と逆方向の電圧ＶLが
発生する。整流特性をもつ本発明の半導体装置５８０３
は逆バイアスとなり、入力側と負荷側が遮断する。スイ
ッチをＯＦＦすると、コイルには入力電圧と順方向の電
圧−Ｖ_L が発生する。コンデンサには半導体装置５８０
３を介して−（Ｖ_L −Ｖ_D ）の電圧がかかるため、出力
電圧はマイナスとなる。FIG. 58C shows an inverting type DC-DC converter. When the switch is turned on, a current flows through the coil, and a voltage VL in the opposite direction to the input voltage is generated at both ends of the coil. Semiconductor device 5803 of the present invention having rectification characteristics
Is reverse biased, and the input side and load side are cut off. OFF switch Then, the coil voltage -V _L of the input voltage and the forward direction is generated. The capacitor is a semiconductor device 580
Since a voltage of-(V _L -V _D ) is applied via 3, the output voltage becomes negative.

【０１１１】こういったＤＣ−ＤＣコンバータの整流素
子部分に本発明の半導体装置５８０１〜５８０３を使用
すると、本発明の半導体装置は従来の整流素子に比べて
順方向の立ち上がり電圧が低いため、整流素子での電力
の損失量を低減することが可能となる。つまりは、整流
素子での電力損失量の低減によりＤＣ−ＤＣコンバータ
の変換効率が上昇することになる。When the semiconductor devices 5801 to 5803 of the present invention are used in the rectifying element portion of such a DC-DC converter, the semiconductor device of the present invention has a lower rising voltage in the forward direction than the conventional rectifying device. It is possible to reduce the amount of power loss in the element. That is, the conversion efficiency of the DC-DC converter increases due to the reduction in the amount of power loss in the rectifier.

【０１１２】図６６は本発明の第２１実施例である同期
整流方式を採用した降圧型のＤＣ−ＤＣコンバータのブ
ロック図である。この型のコンバータの特徴は整流ダイ
オード６６０１と並列に同期整流用のｎチャネルＭＯＳ
ＦＥＴ６６０３を挿入している点にある。このＭＯＳＦ
ＥＴ６６０３はスイッチ用のＭＯＳＦＥＴ６６０２に同
期させて動かす。この動作方法について以下説明する。
制御ＩＣによってスイッチ用ＭＯＳＦＥＴ６６０２をＯ
Ｎさせる。するとコイルに電流が流れ、起電力が発生す
る。次に制御ＩＣはスイッチ用ＭＯＳＦＥＴ６６０２を
ＯＦＦさせる。それに伴い、コイルに蓄えられたエネル
ギーは出力側に引き出される。スイッチ用ＭＯＳＦＥＴ
６６０２をＯＦＦさせるのと同時に、制御ＩＣは整流用
のＭＯＳＦＥＴ６６０３をＯＮさせ、コイルに電流を供
給する。制御ＩＣは出力電圧を監視しており、出力電圧
の変化を検知してスイッチングのデューティ比を変え
る。出力電圧はスイッチング周波数のデューティ比と入
力電圧の積で決まる。図６７は本発明の第２１実施例で
ある降圧型のＤＣ−ＤＣコンバータのブロック図であ
る。このコンバータは同期整流用のＭＯＳＦＥＴまたは
同期整流用スイッチ制御回路がないため、スイッチがＯ
ＦＦしたとき、整流ダイオード６７０１だけでコイルに
電流を供給する。FIG. 66 is a block diagram of a step-down DC-DC converter employing a synchronous rectification system according to a twenty-first embodiment of the present invention. This type of converter is characterized by an n-channel MOS for synchronous rectification in parallel with the rectifier diode 6601.
The point is that the FET 6603 is inserted. This MOSF
The ET6603 operates in synchronization with the MOSFET 6602 for the switch. The operation method will be described below.
Switch MOSFET 6602 is turned on by control IC.
N. Then, a current flows through the coil, and an electromotive force is generated. Next, the control IC turns off the switching MOSFET 6602. Accordingly, the energy stored in the coil is extracted to the output side. MOSFET for switch
At the same time as turning off 6602, the control IC turns on rectifying MOSFET 6603 and supplies current to the coil. The control IC monitors the output voltage, detects a change in the output voltage, and changes the switching duty ratio. The output voltage is determined by the product of the duty ratio of the switching frequency and the input voltage. FIG. 67 is a block diagram of a step-down DC-DC converter according to a twenty-first embodiment of the present invention. This converter does not have a MOSFET for synchronous rectification or a switch control circuit for synchronous rectification.
When FF is performed, current is supplied to the coil only by the rectifier diode 6701.

【０１１３】図６７に示した同期整流方式のＤＣ−ＤＣ
コンバータは図６７に示したＤＣ−ＤＣコンバータに比
べ整流用にＭＯＳＦＥＴ６６０３を使用することにより
整流ダイオード６６０４での電力損失をさげることがで
きる。図６７に示したＤＣ−ＤＣコンバータでコイルに
つなぐ電流供給用の素子は整流ダイオード６７０１だけ
であったが、図６６に示す同期整流方式のＤＣ−ＤＣコ
ンバータはこの整流ダイオード６６０１と並列にｎチャ
ネルＭＯＳＦＥＴ６６０３を挿入してあり、ｎチャネル
ＭＯＳＦＥＴ６６０３のゲート電極にはスイッチ用ｎチ
ャネルＭＯＳＦＥＴ６６０２のゲートに入れる信号と逆
相の信号が入力する。例えば出力電流が１Ａの場合は、
順方向電圧０．５Ｖの整流ダイオードだけなら、ダイオ
ードの消費電力は５００ｍＷとなる。整流ダイオードと
並列にＯＮ抵抗５０ｍΩのｎチャネルＭＯＳＦＥＴを挿
入すれば、消費電力を５０ｍＷに低減できる。通常ｐチ
ャネルＭＯＳＦＥＴよりもｎチャネルＭＯＳＦＥＴの方
がＯＮ抵抗が小さいためｎチャネルのＭＯＳＦＥＴが使
用されている。また、同期整流方式のＤＣ−ＤＣコンバ
ータはスイッチ用と整流用のＭＯＳＦＥＴを同期させて
動かす駆動回路を備えているのに加え、ＭＯＳＦＥＴが
ともにＯＦＦする期間を設けることにより、スイッチン
グ時に２つのＭＯＳＦＥＴを介して流れる電流を防いで
いる。こうして同期整流方式のＤＣ−ＤＣコンバータで
は整流ダイオード部６６０４での電力損失を低減するこ
とが可能となる。DC-DC of synchronous rectification system shown in FIG.
The converter can reduce power loss in the rectifier diode 6604 by using the MOSFET 6603 for rectification as compared with the DC-DC converter shown in FIG. The only current supply element connected to the coil in the DC-DC converter shown in FIG. 67 is a rectifier diode 6701, but the synchronous rectification type DC-DC converter shown in FIG. A MOSFET 6603 is inserted, and a signal having a phase opposite to the signal input to the gate of the switching n-channel MOSFET 6602 is input to the gate electrode of the n-channel MOSFET 6603. For example, if the output current is 1A,
If only a rectifier diode with a forward voltage of 0.5 V is used, the power consumption of the diode is 500 mW. If an n-channel MOSFET with an ON resistance of 50 mΩ is inserted in parallel with the rectifier diode, the power consumption can be reduced to 50 mW. Normally, an n-channel MOSFET is used because an n-channel MOSFET has a lower ON resistance than a p-channel MOSFET. In addition, the DC-DC converter of the synchronous rectification system has a drive circuit that synchronously moves the MOSFET for the switch and the MOSFET for the rectification. In addition, by providing a period in which both MOSFETs are OFF, two MOSFETs are switched at the time of switching. Preventing the current flowing through it. Thus, in the DC-DC converter of the synchronous rectification system, it is possible to reduce the power loss in the rectifier diode unit 6604.

【０１１４】ここで、低電圧で動作する整流特性をもつ
本発明のショットキーダイオードやＭＯＳトランジスタ
といった半導体装置を図６６または図６７に示されてい
る整流素子６６０１、６６０３、６７０１のところに使
用することにより整流素子での電力損失をより小さくす
ることが可能となり、変換効率の高いＤＣ−ＤＣコンバ
ータが作製できる。また、第１６の実施例であるゲート
の電位とサブストレートの電位が等電位であるように接
続したＭＯＳトランジスタを図６８のように配線するこ
とによっても変換効率の高いＤＣ−ＤＣコンバータが作
製できる。図６８のようにゲートとサブストレートとを
接続したＭＯＳトランジスタは図６６で示す整流特性を
もった整流ダイオード部６６０４と同様の効果をもつこ
とができる。Here, a semiconductor device such as a Schottky diode or a MOS transistor of the present invention which operates at a low voltage and has a rectifying characteristic is used in place of the rectifying elements 6601, 6603, 6701 shown in FIG. 66 or 67. This makes it possible to further reduce the power loss in the rectifying element, so that a DC-DC converter with high conversion efficiency can be manufactured. A DC-DC converter with high conversion efficiency can also be manufactured by arranging MOS transistors connected so that the potential of the gate and the potential of the substrate are equal as in the sixteenth embodiment as shown in FIG. . A MOS transistor having a gate and a substrate connected as shown in FIG. 68 can have the same effect as the rectifying diode unit 6604 having the rectifying characteristics shown in FIG.

【０１１５】図５９は本発明の第２２の実施例であるバ
ッテリーバックアップ切り換え用ＩＣのブロック図であ
る。図中のダイオード素子５９０１、５９０２の箇所に
本発明の整流特性をもった半導体装置が使用される。Ｖ
_SW検出回路はＶ_RO電圧を監視し、検出結果をスイッチ制
御回路へ送信する。スイッチ制御回路はＶ_SW検出回路か
らの信号を受信して、Ｍ１及びＭ２を制御する。Ｖ_INが
ある一定の基準電圧Ｖ _REF を越えるまでは、スイッチ制
御回路はＶ_SW検出回路の状態にかかわらずＭ１をＯＮ、
Ｍ２をＯＦＦにする。従って、Ｖ_OUT から出力されるの
は、Ｖ_ROからＭ１による電圧降下分を差し引いた電圧と
なる。Ｖ_INがいったんＶ_REF を越えるとスイッチ制御回
路はＶ_SW検出回路からの信号を受信して、ある電圧以上
ではＭ１をＯＮ、Ｍ２をＯＦＦにして、ある電圧以下で
はＭ１をＯＦＦ、Ｍ２をＯＮにするようになる。そこで
本発明の半導体装置は図中のダイオード素子５９０１、
５９０２の箇所に使用される。図中のダイオードは逆流
を防ぐための整流素子であるが、それに加え本発明の半
導体装置は立ち上がり電圧が従来のものよりも小さいの
で、その特性を利用して、半発明の半導体装置を使用す
ることにより、スイッチ部の入出力電圧差を小さくでき
るため電池をぎりぎりまで使用し続けることが可能とな
る。また、ＳＯＩ基板によって作製されるＣＭＯＳまた
は誘電体分離されたショットキーダイオードで整流素子
を形成すると各素子間の絶縁分離が完全にできるので、
本発明の半導体装置を使用することにより図５９の回路
を含め本発明の半導体装置を同一基板上に作製すること
が可能となる。FIG. 59 shows a bus according to a twenty-second embodiment of the present invention.
FIG. 2 is a block diagram of a battery backup switching IC.
You. At the locations of the diode elements 5901 and 5902 in the figure,
The semiconductor device having the rectification characteristics of the present invention is used. V
_SWThe detection circuit is V_ROMonitors voltage and switches the detection result
Send to control circuit. The switch control circuit is V_SWDetection circuit
These signals are received to control M1 and M2. V_INBut
A certain reference voltage V _REFUntil it exceeds, switch system
The control circuit is V_SWM1 is turned on regardless of the state of the detection circuit,
M2 is turned off. Therefore, V_OUTOutput from
Is V_ROAnd the voltage obtained by subtracting the voltage drop due to M1 from
Become. V_INBut once V_REFExceed the switch control times
Road is V_SWReceives a signal from the detection circuit and exceeds a certain voltage
Then, M1 is turned on and M2 is turned off.
Turns M1 OFF and M2 ON. Therefore
The semiconductor device of the present invention has a diode element 5901 shown in FIG.
Used at 5902. The diode in the figure is reverse current
Rectifier element to prevent
The rise voltage of the conductor device is smaller than the conventional one.
Utilizing the characteristics, the semi-invented semiconductor device is used.
This can reduce the input / output voltage difference of the switch section.
As a result, it is possible to continue using the battery until the last minute.
You. In addition, a CMOS or SOI substrate
Is a rectifier with a dielectrically separated Schottky diode
Since the isolation between the elements can be completed by forming
By using the semiconductor device of the present invention, the circuit shown in FIG.
Manufacturing the semiconductor device of the present invention on the same substrate including
Becomes possible.

【０１１６】図６９は本発明による半導体装置の一実施
例の断面図である。チャネル形成領域となる第２ゲート
領域７１０１がＰ型単結晶シリコンで形成されており、
ソース領域７１０２及びドレイン領域７１０３がＮ＋型
のシリコン半導体で形成されている場合について説明す
る。ソース・ドレイン領域間の第２ゲート領域７１０１
の表面にはゲート絶縁膜７１０４を介して第１ゲート電
極７１０５が設けられている。ソース・ドレイン領域間
の第２ゲート領域７１０１の表面ポテンシャルφ_S は第
１のゲート電極への印加電圧Ｖ_G1及び第２のゲート領域
７１０１の表面ポテンシャルφ_S は第１のゲート電極へ
の印加電圧Ｖ_G2によって制御される。FIG. 69 is a sectional view of an embodiment of the semiconductor device according to the present invention. A second gate region 7101 serving as a channel formation region is formed of P-type single crystal silicon;
A case where the source region 7102 and the drain region 7103 are formed using an N + type silicon semiconductor will be described. Second gate region 7101 between source and drain regions
Is provided with a first gate electrode 7105 via a gate insulating film 7104. The surface potential φ _S of the second gate region 7101 between the source and drain regions is the applied voltage V _G1 to the first gate electrode, and the surface potential φ _S of the second gate region 7101 is the applied voltage to the first gate electrode. Controlled by V _G2 .

【０１１７】[0117]

【数４】 Ｃ_OXはゲート絶縁膜容量、Ｃ_S はチャネル形成領域内容
量である。従って、ソース・ドレイン領域間に流れるチ
ャネル電流Ｉ_D は（５）式のようになる。(Equation 4) C _OX is the capacitance of the gate insulating film, and C _S is the capacitance in the channel formation region. Accordingly, the channel current _ID flowing between the source and drain regions is as shown in equation (5).

【０１１８】[0118]

【数５】 例えば、Ｖ_G ＝Ｖ_G1＝Ｖ_G2≧０で本発明の半導体装置を
動作するとチャネル電流は（６）式のようになる。(Equation 5) For example, when operating the semiconductor device of the present invention at _{V G = V G1 = V G2} ≧ 0 channel current is as equation (6).

【０１１９】[0119]

【数６】 図７１は、ゲート電圧Ｖ_G に対するチャネル電流Ｉ_DSの
変化を示した特性図である。Ｖ_G ＝Ｖ_G1＝Ｖ_G2にするこ
とにより、実線の特性が破線の特性のようになる。チャ
ネル電流Ｉ_DSが一桁変化するのに必要なゲート電圧変化
であるＳ値と呼ばれる値は（７）式のようになる。(Equation 6) Figure 71 is a characteristic diagram showing the changes in the channel current I _DS versus gate voltage V _G. By the _{V G = V G1 = V G2} , solid characteristic is shown by the broken line characteristic. A value called an S value, which is a gate voltage change required for the channel current I _DS to change by one digit, is as shown in equation (7).

【０１２０】[0120]

【数７】 例えば、温度Ｔが温度の場合にはＳ＝６０ｍＶ／桁と従
来のＭＯＳトランジスタ動作の理想値を実現できる。Ｓ
値を（７）式のように小さな値にできることから、６桁
の電流比で動作させる場合、本発明の半導体装置のゲー
ト電圧を０．３５Ｖ以下で動作することが可能になる。
従って、負荷と本発明の半導体装置とを直列接続した回
路においては、０．６Ｖ以下の電源電圧での動作が可能
になる。０．６Ｖより高い電源電圧においては従来より
速い動作が可能になる。(Equation 7) For example, when the temperature T is a temperature, S = 60 mV / digit, which is an ideal value of the conventional MOS transistor operation. S
Since the value can be reduced to a small value as in the expression (7), when the semiconductor device is operated at a current ratio of 6 digits, the semiconductor device of the present invention can operate at a gate voltage of 0.35 V or less.
Therefore, in a circuit in which the load and the semiconductor device of the present invention are connected in series, it is possible to operate at a power supply voltage of 0.6 V or less. At a power supply voltage higher than 0.6 V, an operation faster than before becomes possible.

【０１２１】本発明の半導体装置においては、複数のト
ランジスタを同一基板上に形成する場合、第２ゲート領
域の電圧が各トランジスタ間で異なる。従って、各々の
トランジスタの第２ゲート領域が電気的に分離されてい
る必要がある。ＰＮ接合分離または誘電体分離によって
分離できる。In the semiconductor device of the present invention, when a plurality of transistors are formed on the same substrate, the voltage of the second gate region differs between the transistors. Therefore, the second gate region of each transistor needs to be electrically isolated. It can be separated by PN junction isolation or dielectric isolation.

【０１２２】図７２は、本発明の半導体装置を複数同一
基板上に形成し、さらに、各々のトランジスタが誘電体
分離された場合の実施例の断面図である。絶縁基板７４
００の上にトランジスタＴｒ１及びトランジスタＴｒ２
が各々ソース領域７４０２、７４０７、ドレイン領域７
４０３、７４０８、チャネル形成領域（第２ゲート領
域）７４０１、７４０６、ゲート絶縁膜７４０４、７４
０９及びゲート電極７４０５、７４１０の構成で設けら
れている。FIG. 72 is a cross-sectional view of an embodiment in which a plurality of semiconductor devices of the present invention are formed on the same substrate and each transistor is dielectrically separated. Insulating substrate 74
00 and the transistor Tr1 and the transistor Tr2
Are source regions 7402 and 7407 and drain region 7, respectively.
403, 7408, channel formation regions (second gate regions) 7401, 7406, gate insulating films 7404, 74
09 and the gate electrodes 7405 and 7410.

【０１２３】基板７４００はガラスのような全体の絶縁
材料の基板でもよいし、表面に酸化膜が形成された半導
体基板でもよい。各々の領域には、Ｓ１、Ｓ２、Ｄ１、
Ｄ２、Ｇ１１、Ｇ２１、Ｇ１２及びＧ２２の電極が設け
られて、各々の領域に電圧を印加できるようにしてあ
る。The substrate 7400 may be a substrate made of an entire insulating material such as glass or a semiconductor substrate having an oxide film formed on the surface. Each area has S1, S2, D1,
Electrodes D2, G11, G21, G12 and G22 are provided so that a voltage can be applied to each area.

【０１２４】一般に、トランジスタＴｒ１のソース領域
７４０２、チャネル形成領域７４０１及びドレイン領域
７４０３は同一の膜内に形成されている。同様に、トラ
ンジスタＴｒ２のソース領域７４０７、チャネル形成領
域７４０６及びドレイン領域７４０８も同一膜内に形成
されている。Generally, the source region 7402, the channel formation region 7401, and the drain region 7403 of the transistor Tr1 are formed in the same film. Similarly, a source region 7407, a channel formation region 7406, and a drain region 7408 of the transistor Tr2 are formed in the same film.

【０１２５】本発明の半導体装置をＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等の技術を用いて誘
電体分離した場合チャネル形成領域に電極を小面積で設
ける必要がある。図７３はチャネル形成領域とゲート電
極へのコンタクトを兼ねた場合の実施例の平面図と断面
図である。図７３（ａ）は平面図、図７３（ｂ）は図７
３（ａ）のＡ−Ａ’線に沿った断面図、図７３（ｃ）は
図７３（ａ）のＢ−Ｂ’線に沿った断面図である。ゲー
ト電極７５０５及びチャネル形成領域７５０１のオーミ
ック接触用に設けられたＰ＋型拡散層に共通のコンタク
トホール７５０５ｂが形成され共通配線７５０６と接続
している。The semiconductor device of the present invention is manufactured by using SOI (Silic).
When dielectric isolation is performed using a technique such as on-on-insulator, it is necessary to provide an electrode with a small area in a channel formation region. FIG. 73 is a plan view and a cross-sectional view of an embodiment in which a channel formation region also serves as a contact to a gate electrode. FIG. 73 (a) is a plan view, and FIG. 73 (b) is FIG.
3A is a sectional view taken along line AA ′, and FIG. 73C is a sectional view taken along line BB ′ in FIG. 73A. A common contact hole 7505b is formed in the P + type diffusion layer provided for ohmic contact between the gate electrode 7505 and the channel formation region 7501, and is connected to the common wiring 7506.

【０１２６】図７４は、ゲート電極７６０５がオーミッ
クコンタクト用拡散層７６０７と直接接続した構造の実
施例の断面図である。ゲート電極７６０５への配線との
コンタクトホールは別の場所に設けられている。ここ
で、Ｖ_G ＝Ｖ_G1＝Ｖ_G2として本発明のトランジスタを動
作した場合、Ｖ_G＞Ｖ_B （Ｖ_B はソース・ドレイン領域
とチャネル形成領域とのビルトインポテンシャル）にな
るとチャネル形成領域からソース・ドレイン領域へと順
方向電流が流れる。FIG. 74 is a sectional view of an embodiment having a structure in which the gate electrode 7605 is directly connected to the diffusion layer 7607 for ohmic contact. A contact hole for wiring to the gate electrode 7605 is provided at another location. Here, when the transistor of the present invention is operated with V _G = V _G1 = V _G2 , if V _G > V _B (V _B is the built-in potential between the source / drain region and the channel formation region), the source is switched from the channel formation region to the source. -A forward current flows to the drain region.

【０１２７】図７５は、その順方向電流の注入を防止す
るためにチャネル形成領域と第２のゲート電極Ｇ２との
間のリミット抵抗Ｒを設けた本発明の実施例である。順
方向電流を１μＡ以下に設定するためには、Ｖ_G ≦１Ｖ
の動作において、Ｒ≧１０⁶Ω程度の抵抗の形成を必要
とする。FIG. 75 shows an embodiment of the present invention in which a limit resistor R is provided between the channel forming region and the second gate electrode G2 to prevent the injection of the forward current. In order to set the forward current to 1 μA or less, V _G ≦ 1 V
Requires the formation of a resistance of R ≧ 10 ⁶ Ω.

【０１２８】図７６は、チャネル形成領域の電位を制御
するためのバイアス制御手段を抵抗とは別の方法で設け
た実施例である。図７６（ａ）は等価回路図であり、図
７６（ｂ）は第１のゲート電極への印加電圧Ｖ_G 及びチ
ャネル形成領域への印加電圧Ｖｓｕｂの信号変化を示し
た波形図である。FIG. 76 shows an embodiment in which bias control means for controlling the potential of the channel formation region is provided by a method different from that of the resistor. Figure 76 (a) is an equivalent circuit diagram, FIG. 76 (b) is a waveform diagram showing a signal change in the applied voltage Vsub to the applied voltage V _G and the channel forming region to the first gate electrode.

【０１２９】バイアス制御手段として、Ｖ_G に対して電
圧を半分に分圧する分割回路を用いた例である。図７６
（ｂ）のようにＶｓｕｂ＝Ｖ_G ／２で印加される。例え
ば、Ｖ_G ≦１Ｖで動作する場合には、Ｖｓｕｂ≦０．５
Ｖであるためにほとんど順方向電流を流さずにトランジ
スタ動作することができる。[0129] As the bias control means, an example using a divider circuit for dividing in half a voltage to V _G. FIG.
Applied at Vsub = V _G / 2 as shown in (b). For example, when operating at V _G ≦ 1 V, Vsub ≦ 0.5
Since it is V, the transistor can be operated with almost no forward current flowing.

【０１３０】このようにＭＯＳトランジスタのゲートと
サブストレートの電位を等電位にしたり、図７６のよう
に配線することでサブストレートにゲートと同じ特性を
持った電圧を同期して印加することにより、低電圧でＭ
ＯＳトランジスタをＯＮすることができ、図４９または
図５０のようにドレインに接続することにより、立ち上
がり電圧の低いダイオード特性が得られる。また図７６
のように配線すると、ＭＯＳトランジスタのチャネル領
域の電位を制御できるので、同一支持基板上にＰＮ接合
分離または誘電体分離によって分離された複数のＭＯＳ
トランジスタを形成する際に個々のＭＯＳトランジスタ
の特性を制御するのに便利である。As described above, by setting the potentials of the gate and the substrate of the MOS transistor to the same potential, or by applying a voltage having the same characteristics as the gate to the substrate in synchronization by wiring as shown in FIG. 76, M at low voltage
The OS transistor can be turned ON, and by connecting the OS transistor to the drain as shown in FIG. 49 or FIG. 50, a diode characteristic with a low rising voltage can be obtained. FIG. 76
Can control the potential of the channel region of the MOS transistor, so that a plurality of MOS transistors separated by PN junction isolation or dielectric isolation on the same supporting substrate can be controlled.
This is convenient for controlling the characteristics of individual MOS transistors when forming the transistors.

【０１３１】図５１は本発明の第１７の実施例であるゲ
ートの電位とサブストレートの電位とドレインの電位を
等電位であるように接続したＭＯＳトランジスタ５１０
２〜５１０４とキャパシタ５１０９〜５１１２を用いて
構成した電荷輸送法（以降チャージポンプと称する）の
回路図である。ここで図５２に示すがごとく、発信回路
で作成した繰り返し信号（Ｃ_K ）とちょうど位相の反対
の信号を（Ｃ_b ）を入力することで、出力電圧Ｖ
_OUT は、 Ｖ_OUT ＝Ｖ_IN＋ｎＶ_IN−（ｎ＋１）Ｖ_T で与えられる。ここでｎはＭＯＳトランジスタ５１０２
〜５１０４とキャパシタ５１０９〜５１１２のペアの段
数である。Ｖ_T はゲートとサブストレートとドレインと
を接続したときのＭＯＳトランジスタの立ち上がり電圧
である。ゲートとサブストレートとドレインとを接続し
たときのＭＯＳトランジスタは、従来のダイオードやゲ
ートとドレインとを接続したときのＭＯＳトランジスタ
の立ち上がり電圧よりも低い電圧で立ち上がることがで
きるため、上式で示したように、同じＶ_INでも従来のも
のよりも大きなＶ_OUT ５１０５をえることが可能とな
る。FIG. 51 shows a MOS transistor 510 according to a seventeenth embodiment of the present invention in which the gate potential, the substrate potential, and the drain potential are connected so as to be at the same potential.
FIG. 4 is a circuit diagram of a charge transport method (hereinafter referred to as a charge pump) configured using 2 to 5104 and capacitors 5109 to 5112. Here, as shown in FIG. 52, by inputting a signal (C _b ) having a phase opposite to that of the repetitive signal (C _K ) generated by the transmission circuit, the output voltage V
_{OUT is, V OUT = V IN + nV} IN - given by (n + 1) V _T. Here, n is a MOS transistor 5102
5104 and the number of pairs of capacitors 5109 to 5112. _VT is a rising voltage of the MOS transistor when the gate, the substrate, and the drain are connected. Since the MOS transistor when the gate, the substrate and the drain are connected can rise at a voltage lower than the rising voltage of the MOS transistor when the conventional diode or the gate and the drain are connected, the above equation is used. As described above, it is possible to obtain a larger V _OUT 5105 than the conventional V _IN even with the same V _IN .

【０１３２】[0132]

【発明の効果】しきい値電圧の小さいショットキーバリ
アダイオード及び優れた絶縁分離が可能となることによ
って低電圧低消費電力低コストの４個組ショットキーバ
リアダイオード半導体装置を得る効果がある。As described above, a Schottky barrier diode having a small threshold voltage and an excellent isolation can be obtained, thereby obtaining a Schottky barrier diode semiconductor device having a low voltage, low power consumption and low cost.

【０１３３】また、移動体にかかっている加速度または
その周辺温度といった刻々と変化する状況を非接触で随
時読みだしが可能となる。また、ＭＯＳトランジスタの
チャネル形成領域の表面ポテンシャルはゲート電圧及び
基板印加電圧の両方によって制御するため、高感度で低
電圧動作が可能な過電流検出回路が得られる。Further, it is possible to read out a constantly changing situation such as the acceleration applied to the moving body or the temperature around the non-contacting body at any time without contact. Further, since the surface potential of the channel formation region of the MOS transistor is controlled by both the gate voltage and the voltage applied to the substrate, an overcurrent detection circuit that can operate with high sensitivity and low voltage can be obtained.

【０１３４】また、チャネル形成領域にゲート電圧と同
じ特性の電圧を同期して印加することにより高速で、か
つ、低電圧で動作する半導体装置を得ることができる。By applying a voltage having the same characteristic as the gate voltage to the channel formation region in synchronization, a semiconductor device which operates at high speed and at low voltage can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例である４個組ショットキ
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。FIG. 1 is a schematic sectional view showing a semiconductor device having a quaternary Schottky barrier diode according to a first embodiment of the present invention.

【図２】本発明の第２の実施例である４個組ショットキ
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。FIG. 2 is a schematic cross-sectional view showing a semiconductor device having a quaternary Schottky barrier diode according to a second embodiment of the present invention.

【図３】本発明の第３の実施例であるショットキーバリ
アダイオードを示す模式断面図である。FIG. 3 is a schematic sectional view showing a Schottky barrier diode according to a third embodiment of the present invention.

【図４】本発明の第４の実施例であるショットキーバリ
アダイオードを示す模式断面図である。FIG. 4 is a schematic sectional view showing a Schottky barrier diode according to a fourth embodiment of the present invention.

【図５】本発明の第５の実施例であるショットキーバリ
アダイオードを示す模式断面図である。FIG. 5 is a schematic sectional view showing a Schottky barrier diode according to a fifth embodiment of the present invention.

【図６】本発明の第６の実施例である１０Å以下のＳｉ
Ｏ₂ 膜をもつダイオードを示す模式断面図である。FIG. 6 is a view showing a sixth embodiment of the present invention, in which Si is 10 ° or less.
FIG. 3 is a schematic sectional view showing a diode having an O ₂ film.

【図７】本発明のＭＯＳトランジスタを４個組み合わせ
た半導体装置を示す模式結線図である。FIG. 7 is a schematic connection diagram showing a semiconductor device in which four MOS transistors of the present invention are combined.

【図８】本発明のＭＯＳトランジスタを４個組み合わせ
た半導体装置を示す模式結線図である。FIG. 8 is a schematic connection diagram showing a semiconductor device in which four MOS transistors of the present invention are combined.

【図９】本発明の第７の実施例であるＮＭＯＳトランジ
スタを４個組み合わせた半導体装置を示す模式断面図で
ある。FIG. 9 is a schematic sectional view showing a semiconductor device according to a seventh embodiment of the present invention in which four NMOS transistors are combined.

【図１０】本発明の第８の実施例であるＮＭＯＳトラン
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。FIG. 10 is a schematic sectional view showing a semiconductor device in which four NMOS transistors according to an eighth embodiment of the present invention are combined.

【図１１】本発明の第９の実施例であるＮＭＯＳトラン
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。FIG. 11 is a schematic sectional view showing a semiconductor device according to a ninth embodiment of the present invention in which four NMOS transistors are combined.

【図１２】本発明の第１０の実施例であるＮＭＯＳトラ
ンジスタを４個組み合わせた半導体装置でのしきい値が
ディプレションのＮＭＯＳトランジスタを示す特性図で
ある。FIG. 12 is a characteristic diagram showing an NMOS transistor having a depletion threshold in a semiconductor device in which four NMOS transistors according to a tenth embodiment of the present invention are combined.

【図１３】本発明の第１１の実施例であるＮＭＯＳトラ
ンジスタを４個組み合わせた半導体装置でのしきい値が
エンハンスメントのＮＭＯＳトランジスタを示す特性図
である。FIG. 13 is a characteristic diagram showing an NMOS transistor with an enhanced threshold in a semiconductor device in which four NMOS transistors according to an eleventh embodiment of the present invention are combined.

【図１４】本発明の第１の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。FIG. 14 is a schematic cross-sectional view of a manufacturing process showing the semiconductor device having the quaternary Schottky barrier diode according to the first embodiment of the present invention;

【図１５】本発明の第２の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。FIG. 15 is a schematic cross-sectional view of a manufacturing process showing a semiconductor device having a quaternary Schottky barrier diode according to a second embodiment of the present invention.

【図１６】本発明のショットキーバリアダイオードを４
個組み合わせた半導体装置を示す平面図である。FIG. 16 shows a Schottky barrier diode of the present invention as 4
It is a top view which shows the semiconductor device which combined.

【図１７】本発明の第２の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置に用いられるＳ
ＯＩ基板を示す模式断面図である。FIG. 17 is a view showing a semiconductor device having a Schottky barrier diode in groups of four according to a second embodiment of the present invention;
It is a schematic cross section showing an OI substrate.

【図１８】本発明の第１２の実施例であるショットキー
バリアダイオードを４個交差させて組み合わせた半導体
装置を示す平面図である。FIG. 18 is a plan view showing a semiconductor device according to a twelfth embodiment of the present invention in which four Schottky barrier diodes are combined in a crossed manner.

【図１９】本発明の第１３の実施例である２重平衡型周
波数混合変調器の回路図である。FIG. 19 is a circuit diagram of a double balanced frequency mixing modulator according to a thirteenth embodiment of the present invention.

【図２０】本発明の第１４の実施例である電源として働
くデータキャリア回路図である。FIG. 20 is a data carrier circuit diagram serving as a power supply according to a fourteenth embodiment of the present invention.

【図２１】本発明の第１５の実施例である信号処理回路
を含む受信回路である。FIG. 21 shows a receiving circuit including a signal processing circuit according to a fifteenth embodiment of the present invention.

【図２２】従来のショットキーバリアダイオードを示す
模式断面図である。FIG. 22 is a schematic sectional view showing a conventional Schottky barrier diode.

【図２３】従来の４個組ショットキーバリアダイオード
をもつ半導体装置を示す模式断面図である。FIG. 23 is a schematic cross-sectional view showing a conventional semiconductor device having a quaternary Schottky barrier diode.

【図２４】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。FIG. 24 is a schematic wiring diagram showing a semiconductor device in which four conventional Schottky barrier diodes are combined.

【図２５】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。FIG. 25 is a schematic connection diagram showing a semiconductor device in which four conventional Schottky barrier diodes are combined.

【図２６】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す平面図である。FIG. 26 is a plan view showing a semiconductor device in which four conventional Schottky barrier diodes are combined.

【図２７】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアのブロック図である。FIG. 27 is a block diagram of a data carrier equipped with an acceleration sensor according to an eighteenth embodiment of the present invention.

【図２８】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。FIG. 28 is a perspective view of an acceleration sensor section of a data carrier equipped with an acceleration sensor according to an eighteenth embodiment of the present invention.

【図２９】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の回路図で
ある。FIG. 29 is a circuit diagram of an acceleration sensor unit of a data carrier equipped with an acceleration sensor according to an eighteenth embodiment of the present invention.

【図３０】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサの出力特性図
である。FIG. 30 is an output characteristic diagram of an acceleration sensor of a data carrier equipped with an acceleration sensor according to an eighteenth embodiment of the present invention.

【図３１】本発明の第１９の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。FIG. 31 is a perspective view of an acceleration sensor section of a data carrier equipped with an acceleration sensor according to a nineteenth embodiment of the present invention.

【図３２】本発明の第１９の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の回路図で
ある。FIG. 32 is a circuit diagram of an acceleration sensor unit of a data carrier equipped with an acceleration sensor according to a nineteenth embodiment of the present invention.

【図３３】本発明の第１９の実施例である温度センサを
搭載したデータキャリアのブロック図である。FIG. 33 is a block diagram of a data carrier equipped with a temperature sensor according to a nineteenth embodiment of the present invention.

【図３４】本発明の第１８の実施例である温度センサを
搭載したデータキャリアの温度センサ部の回路図であ
る。FIG. 34 is a circuit diagram of a temperature sensor section of a data carrier equipped with a temperature sensor according to an eighteenth embodiment of the present invention.

【図３５】本発明の第１８の実施例である温度センサを
搭載したデータキャリアの温度センサの出力特性図であ
る。FIG. 35 is an output characteristic diagram of a temperature sensor of a data carrier equipped with a temperature sensor according to an eighteenth embodiment of the present invention.

【図３６】本発明の第２０の実施例であるデータキャリ
アのブロック図である。FIG. 36 is a block diagram of a data carrier according to a twentieth embodiment of the present invention.

【図３７】本発明の第２０の実施例である円筒系に加速
度センサを搭載し、振動測定を行う際の断面図である。FIG. 37 is a cross-sectional view of the twentieth embodiment of the present invention in which an acceleration sensor is mounted on a cylindrical system and vibration is measured.

【図３８】本発明の第１６の実施例である円筒系の振動
測定を行う際の断面図である。FIG. 38 is a cross-sectional view of a sixteenth embodiment of the present invention when measuring vibration of a cylindrical system.

【図３９】本発明の第１４の実施例であるＭＯＳトラン
ジスタにおけるゲートとサブストレートとを同電位であ
るように電気的に配線した半導体装置の模式断面図であ
る。FIG. 39 is a schematic sectional view of a semiconductor device in which a gate and a substrate in a MOS transistor according to a fourteenth embodiment of the present invention are electrically wired so as to have the same potential.

【図４０】本発明の第１１の実施例である超小型のデー
タキャリアのイメージ図である。FIG. 40 is an image diagram of a very small data carrier according to an eleventh embodiment of the present invention.

【図４１】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。FIG. 41 is a schematic wiring diagram showing a semiconductor device in which four conventional Schottky barrier diodes are combined.

【図４２】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。FIG. 42 is a schematic wiring diagram showing a semiconductor device in which four conventional Schottky barrier diodes are combined.

【図４３】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式結線図である。FIG. 43 is a schematic connection diagram showing a semiconductor device in which four MOS transistors of the present invention are combined.

【図４４】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式結線図である。FIG. 44 is a schematic connection diagram showing a semiconductor device in which four MOS transistors of the present invention are combined.

【図４５】本発明の第１６の実施例であるゲートの電位
とサブストレートの電位を等電位であるように接続した
ＭＯＳトランジスタの模式断面図である。FIG. 45 is a schematic cross-sectional view of a MOS transistor according to a sixteenth embodiment of the present invention, in which a gate potential and a substrate potential are connected so as to have the same potential.

【図４６】本発明の第１６の実施例であるゲートの電位
とサブストレートの電位を等電位であるように接続した
ＭＯＳトランジスタの模式平面図である。FIG. 46 is a schematic plan view of a MOS transistor according to a sixteenth embodiment of the present invention, in which a gate potential and a substrate potential are connected so as to have the same potential.

【図４７】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタの模式平面図であ
る。FIG. 47 is a schematic plan view of a MOS transistor according to a seventeenth embodiment of the present invention, in which a gate potential, a substrate potential, and a drain potential are connected so as to have the same potential.

【図４８】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタの模式平面図であ
る。FIG. 48 is a schematic plan view of a MOS transistor according to a seventeenth embodiment of the present invention, in which the gate potential, the substrate potential, and the drain potential are connected so as to have the same potential.

【図４９】整流特性をもったｎチャネルＭＯＳトランジ
スタの配線図である。FIG. 49 is a wiring diagram of an n-channel MOS transistor having rectification characteristics.

【図５０】整流特性をもったＰチャネルＭＯＳトランジ
スタの配線図である。FIG. 50 is a wiring diagram of a P-channel MOS transistor having rectification characteristics.

【図５１】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプの回路図である。FIG. 51 is a circuit diagram of a charge pump according to a seventeenth embodiment of the present invention, which is configured by using a MOS transistor in which a gate potential, a substrate potential, and a drain potential are connected to have the same potential.

【図５２】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプを動作させる発信回路で作成した繰り返
し信号である。FIG. 52 is a diagram showing a seventeenth embodiment of the transmission circuit for operating a charge pump constituted by using MOS transistors in which a gate potential, a substrate potential, and a drain potential are connected to have the same potential. This is the created repetition signal.

【図５３】本発明の第２の実施例の半導体装置の製造方
法を示す製造工程順の断面図である。FIG. 53 is a sectional view illustrating a method of manufacturing the semiconductor device according to the second embodiment of the present invention, in the order of manufacturing steps.

【図５４】本発明の第２の実施例の半導体装置に使用さ
れるＳＯＩ基板の断面図である。FIG. 54 is a sectional view of an SOI substrate used for the semiconductor device according to the second embodiment of the present invention;

【図５５】本発明の第１３の実施例であるショットキー
バリアダイオードを示す模式断面図である。FIG. 55 is a schematic sectional view showing a Schottky barrier diode according to a thirteenth embodiment of the present invention.

【図５６】本発明の第１３の実施例であるショットキー
バリアダイオードを示す模式断面図である。FIG. 56 is a schematic sectional view showing a Schottky barrier diode according to a thirteenth embodiment of the present invention.

【図５７】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式的決戦図である。FIG. 57 is a schematic battle view showing a semiconductor device in which four MOS transistors of the present invention are combined.

【図５８】本発明の第２１の実施例であるＤＣ−ＤＣコ
ンバータの回路図である。FIG. 58 is a circuit diagram of a DC-DC converter according to a twenty-first embodiment of the present invention.

【図５９】本発明の第２２の実施例であるバッテリーバ
ックアップ切り換えＩＣのブロック図である。FIG. 59 is a block diagram of a battery backup switching IC according to a twenty-second embodiment of the present invention.

【図６０】本発明によるＭＯＳトランジスタと従来のＭ
ＯＳトランジスタを比較した動作特性図である。FIG. 60 shows a MOS transistor according to the present invention and a conventional M transistor.
FIG. 4 is an operation characteristic diagram comparing OS transistors.

【図６１】本発明の過電流検出回路の回路図である。FIG. 61 is a circuit diagram of an overcurrent detection circuit according to the present invention.

【図６２】従来の過電流検出回路の回路図である。FIG. 62 is a circuit diagram of a conventional overcurrent detection circuit.

【図６３】データキャリアのタグ部のシステム構成につ
いてのブロック図である。FIG. 63 is a block diagram illustrating a system configuration of a tag unit of a data carrier.

【図６４】データキャリアのタグ部のデータ受信時の各
部の波形図である。FIG. 64 is a waveform diagram of each unit at the time of data reception of the tag unit of the data carrier.

【図６５】データキャリアのタグ部のデータ送信時の各
部の波形図である。FIG. 65 is a waveform diagram of each section when data is transmitted from the tag section of the data carrier.

【図６６】本発明の第２１の実施例である同期整流方式
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。FIG. 66 is a block diagram of a step-down DC-DC converter employing a synchronous rectification system according to a twenty-first embodiment of the present invention.

【図６７】本発明の第２１の実施例である降圧型のＤＣ
−ＤＣコンバータのブロック図である。FIG. 67 shows a step-down DC according to a twenty-first embodiment of the present invention.
It is a block diagram of a DC converter.

【図６８】本発明の第２１の実施例である同期整流方式
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。FIG. 68 is a block diagram of a step-down DC-DC converter employing a synchronous rectification system according to a twenty-first embodiment of the present invention.

【図６９】本発明の半導体装置の断面図である。FIG. 69 is a cross-sectional view of the semiconductor device of the present invention.

【図７０】従来の半導体装置の断面図である。FIG. 70 is a cross-sectional view of a conventional semiconductor device.

【図７１】本発明の半導体装置のゲート電圧とチャネル
電流との関係を示すグラフである。FIG. 71 is a graph showing a relationship between a gate voltage and a channel current of the semiconductor device of the present invention.

【図７２】本発明の別の実施例の断面図である。FIG. 72 is a sectional view of another embodiment of the present invention.

【図７３】図７３（ａ）は本発明の別の実施例の平面
図、図７３（ｂ）は図７３（ａ）のＡ−Ａ’線に沿った
断面図、図７３（ｃ）は図７３（ａ）のＢ−Ｂ’線に沿
った断面図である。73 (a) is a plan view of another embodiment of the present invention, FIG. 73 (b) is a sectional view taken along line AA ′ of FIG. 73 (a), and FIG. 73 (c) is FIG. 73 is a cross-sectional view of FIG. 73 (a) taken along the line BB ′.

【図７４】本発明の別の実施例の断面図である。FIG. 74 is a sectional view of another embodiment of the present invention.

【図７５】本発明の別の実施例の断面図である。FIG. 75 is a sectional view of another embodiment of the present invention.

【図７６】図７６（ａ）は本発明の半導体装置の電気的
等価回路図であり、図７６（ｂ）は図７６（ａ）の各端
子の波形図である。76 (a) is an electrical equivalent circuit diagram of the semiconductor device of the present invention, and FIG. 76 (b) is a waveform diagram of each terminal in FIG. 76 (a).

【符号の説明】[Explanation of symbols]

１ 支持基板 ２ ｎ型シリコン基板 ３ ショットキー金属 ４ オーミック金属 ５ ｎ+型高不純物領域 ６ ｎ+型不純物領域 ７ 絶縁膜 ８ ＳＯＩ基板 ９ ＳｉＯ2膜 １０ 高抵抗ポリシリコン １１ 電極 １２ ソース領域 １３ ドレイン領域 １４ ゲート電極 １５ ｐ型ウェル ２０１ シリコン基板 ２０２ 高不純物領域 ２０３ ショットキー金属 ２０４ オーミック金属 ２０５ シリコン基板 ２０６ ｎ型シリコンエピタキシャル層 ２０７ ｐ+絶縁膜 ５４０１ 単結晶Ｓｉ ５４０２ 拡散層 ５４０３ ＳｉＯ2絶縁膜 ５４０４ Ｓｉ基板 ５５０１ ノンドープｐｏｌｙＳｉ ５６０１ ノンドープｐｏｌｙＳｉ REFERENCE SIGNS LIST 1 support substrate 2 n-type silicon substrate 3 Schottky metal 4 ohmic metal 5 n + -type high impurity region 6 n + -type impurity region 7 insulating film 8 SOI substrate 9 SiO 2 film 10 high-resistance polysilicon 11 electrode 12 source region 13 drain region Reference Signs List 14 gate electrode 15 p-type well 201 silicon substrate 202 high impurity region 203 Schottky metal 204 ohmic metal 205 silicon substrate 206 n-type silicon epitaxial layer 207 p + insulating film 5401 single-crystal Si 5402 diffusion layer 5403 SiO2 insulating film 5404 Si substrate 5501 Non-doped polySi 5601 Non-doped polySi

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 29/786 (31)優先権主張番号 特願平7−14738 (32)優先日 平成７年１月31日(1995．1．31) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−79176 (32)優先日 平成７年４月４日(1995．4．4) (33)優先権主張国 日本（ＪＰ） (72)発明者 新荻 正隆 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 佐藤 恵二 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 小島 芳和 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 小山内 潤 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 Ｆターム(参考） 4M104 AA01 AA09 BB01 CC01 CC03 EE02 FF13 GG03 GG09 5F038 AR01 AV04 AV06 AZ04 BG04 BG05 CA16 DF01 EZ06 EZ14 EZ15 EZ20 5F048 AA00 AA09 AB10 AC01 AC10 BA01 BA16 BE04 5F110 AA09 AA30 BB04 BB11 CC02 DD03 DD05 DD13 DD24 EE24 GG02 GG12 GG13 GG32 GG34 GG42 GG47 GG60 HJ01 NN02 NN23 NN62 NN63 NN65 NN66 NN71 QQ17 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) H01L 27/088 29/786 (31) Priority claim number Japanese Patent Application No. Hei 7-14738 (32) Priority date Heisei 7 January 31, 1995 (Jan. 31, 1995) (33) Priority claiming country Japan (JP) (31) Priority claim number Japanese Patent Application No. 7-79176 (32) Priority date April 4, 1995 (1995) (4.4) (33) Priority Country Japan (JP) (72) Inventor Masataka Shinogi 1-8-8 Nakase, Mihama-ku, Chiba City, Chiba Prefecture Inside Seiko Instruments Inc. (72) Inventor Keiji Sato Chiba Prefecture 1-8-8 Nakase, Mihama-ku, Chiba-shi Seiko Instruments Inc. (72) Inventor Yoshikazu Kojima 1-8-8 Nakase, Mihama-ku, Chiba-shi Seiko Instruments Inc. (72) Inventor Jun Koyamauchi Chiba 1-8-8 Nakase, Mihama-ku, Haha City F-term in Seiko Instruments Inc. BA16 BE04 5F110 AA09 AA30 BB04 BB11 CC02 DD03 DD05 DD13 DD24 EE24 GG02 GG12 GG13 GG32 GG34 GG42 GG47 GG60 HJ01 NN02 NN23 NN62 NN63 NN65 NN66 NN71 QQ17

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 支持基板上に電気的に分離した複数の半
導体基板を有し、前記半導体基板がショットキー接合
と、前記ショットキー接合と電気的に接続したオーミッ
ク接合とを有することを特徴とする半導体装置。1. A semiconductor device comprising: a plurality of semiconductor substrates electrically separated on a supporting substrate; wherein the semiconductor substrate has a Schottky junction and an ohmic junction electrically connected to the Schottky junction. Semiconductor device. 【請求項２】 前記ショットキー接合は高抵抗ポリシリ
コンを介してなされることを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein said Schottky junction is made through high-resistance polysilicon. 【請求項３】 前記半導体基板がシリコンからなり、シ
ョットキー電極と前記シリコンとの間に複数レベルの中
間遷移の複数の準位を有することを特徴とする請求項１
記載の半導体装置。3. The semiconductor device according to claim 1, wherein the semiconductor substrate is made of silicon and has a plurality of intermediate transition levels of a plurality of levels between the Schottky electrode and the silicon.
13. The semiconductor device according to claim 1. 【請求項４】 前記半導体基板が高抵抗ポリシリコンで
あることを特徴とする請求項１記載の半導体装置。4. The semiconductor device according to claim 1, wherein said semiconductor substrate is made of high-resistance polysilicon. 【請求項５】 前記半導体基板がシリコン基板であり、
前記シリコン基板のショットキー接合が、膜厚１０Å以
下のＳｉＯ₂ 層と、前記ＳｉＯ₂ 層に電気的に接続した
高抵抗ポリシリコンと、前記高抵抗ポリシリコンに電気
的に接続した電極を有することを特徴とする請求項１記
載の半導体装置。5. The semiconductor substrate is a silicon substrate,
Schottky junction of the silicon substrate, having a thickness 10Å or less of the SiO ₂ layer, and the high resistance polysilicon electrically connected to the SiO ₂ layer, an electrode electrically connected to the high resistance polysilicon The semiconductor device according to claim 1, wherein: