JP2002057243A - Semiconductor-chip mounting board, manufacturing method therefor, and semiconductor device - Google Patents
Semiconductor-chip mounting board, manufacturing method therefor, and semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、外部端子を第１の
面側ないし第２の面側にエリアアレイ配列して配設し
た、半導体チップ搭載用配線部材、および該半導体チッ
プ搭載用配線部材を用いた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring member for mounting a semiconductor chip, in which external terminals are arranged in an area array on a first surface side or a second surface side, and a wiring member for mounting the semiconductor chip. And a semiconductor device using the same.
【０００２】[0002]
【従来の技術】半導体技術の飛躍的な発展により、半導
体パッケージの小型化、多ピン化、ファインピッチ化が
進んでいる。さらに、電子部品のマーケットトレンドは
極小化、薄型化が急速に進み、いわゆる高密度実装の時
代に突入した。このような中、半導体素子をプリント回
路基板に搭載するためのインターポーザ用の配線部材、
半導体装置形成用の配線部材、あるいはその他半導体周
辺部材においては、微細配線が可能で、且つ、電気特性
の面でも優れた配線部材が求められている。2. Description of the Related Art With the rapid development of semiconductor technology, semiconductor packages have been miniaturized, have more pins, and have finer pitches. Furthermore, the market trend of electronic components has been rapidly miniaturized and thinned, and the era of so-called high-density mounting has entered. Under such circumstances, a wiring member for an interposer for mounting a semiconductor element on a printed circuit board,
In a wiring member for forming a semiconductor device or other semiconductor peripheral members, a wiring member capable of fine wiring and having excellent electrical characteristics is required.
【０００３】配線パターンの形成方法としては、主とし
てサブトラクティブ法とアディティブ法があり、一般に
は、絶縁性の基板の上全面に金属配線部を形成するため
の金属層（銅箔）を形成しておき、これをエッチング等
により金属層の所定領域を除去して配線部を形成する方
法をサブトラクティブ法と言い、めっき等により形成さ
れた金属配線部を直接ないし間接的に絶縁性の基材に、
付け加え形成していく方法をアディティブ法と言う。サ
ブトラクティブ法は、通常、絶縁性基板に貼りつけられ
た金属層（銅箔）をエッチング加工により配線部を形成
するもので、技術的に完成度が高く、コストも安いが、
金属層の厚さ等による制約から配線部の微細加工が難し
いという問題があり、アディティブ法は、めっきにより
金属配線部を形成するため、配線部の微細化は可能であ
るが、コスト信頼性の面で難がある。サブトラクティブ
法にはサイドエッチの問題があり、微細パターンの形成
には、ベース基材上に絶縁層を形成し、あるいはベース
基材を絶縁層とし、絶縁層上に、配線層をアディティブ
法により形成する配線形成方法が採られている。As a method of forming a wiring pattern, there are mainly a subtractive method and an additive method. Generally, a metal layer (copper foil) for forming a metal wiring portion is formed on the entire surface of an insulating substrate. A method of forming a wiring portion by removing a predetermined region of the metal layer by etching or the like is called a subtractive method, and a metal wiring portion formed by plating or the like is directly or indirectly applied to an insulating base material. ,
The method of forming additionally is called an additive method. In the subtractive method, a metal layer (copper foil) attached to an insulating substrate is usually formed by etching to form a wiring portion, and although the degree of technical perfection is high and the cost is low,
There is a problem that it is difficult to finely process the wiring part due to restrictions due to the thickness of the metal layer and the like. The additive method forms the metal wiring part by plating, so the wiring part can be miniaturized. There is difficulty in terms. The subtractive method has a problem of side etching.To form a fine pattern, an insulating layer is formed on a base material, or the base material is used as an insulating layer, and the wiring layer is formed on the insulating layer by an additive method. A wiring forming method is employed.
【０００４】半導体チップ搭載用の基板においては、実
装面から、外部端子をエリアアレイ配列した配線部材が
用いられるようになってきた。この配線部材は、通常、
ポリイミド樹脂からなる絶縁層の両面に銅箔を形成した
ものを素材とし、一方の面の銅箔をフォトエッチング法
によりエッチングし、半導体チップと接続するための内
部端子を含む配線部を形成し、他方の面の銅箔を同様に
エッチングして、外部回路と接続するための少なくとも
外部端子を含む配線部を、外部端子をエリアアレイ配列
にして、形成し、さらに、絶縁層を貫通する孔部に設け
られたビアホールにて、前記一方の面の配線に他方の面
の外部端子を接続して形成されたもので、半導体チップ
と接続する内部端子の表面部、外部端子の表面部には、
半導体チップとの接続用に、あるいは、外部電極形成用
に、Ａｕめっきを部分めっき形成している。この配線部
材の場合、銅箔をエッチングして、前記一方の面の配
線、および他方の面の外部端子を、その外側に電解めっ
きのための給電用のリード配線および給電部（一般には
枠状のもの）をこれらに一体的に接続して設けて、形成
した後、内部端子の表面部および外部端子の表面部に、
給電用のリード配線を介して給電して、電解Ａｕめっき
を部分めっき形成していた。そして、電解Ａｕめっきを
形成後、電解めっきのための給電用のリード配線におい
て、切断して、リード配線の大部分と給電部（一般には
枠状のもの）を分離除去していた。このため、本来不要
である給電用のリード配線の一部が、残存して、配線部
材として形成されていた。In a substrate for mounting a semiconductor chip, a wiring member in which external terminals are arranged in an area array has been used from the mounting surface. This wiring member is usually
Using a material obtained by forming copper foil on both sides of an insulating layer made of a polyimide resin as a material, etching the copper foil on one side by a photo-etching method, forming a wiring portion including internal terminals for connecting to a semiconductor chip, Similarly, the copper foil on the other surface is etched to form a wiring portion including at least external terminals for connection to an external circuit, forming the external terminals in an area array arrangement, and further forming a hole portion penetrating the insulating layer. Are formed by connecting the external terminals on the other surface to the wiring on the one surface by the via holes provided in the surface portions of the internal terminals connected to the semiconductor chip and the surface portions of the external terminals.
Au plating is partially plated to connect to a semiconductor chip or to form an external electrode. In the case of this wiring member, the copper foil is etched, and the wiring on one side and the external terminal on the other side are provided on the outside thereof with a lead wiring for power supply for electrolytic plating and a power supply portion (generally a frame-like shape). Are integrally connected to these, provided, and formed on the surface of the internal terminal and the surface of the external terminal.
Electric power is supplied through a power supply lead wire, and electrolytic Au plating is partially formed. Then, after the formation of the electrolytic Au plating, the power supply lead wiring for the electrolytic plating is cut to separate and remove most of the lead wiring and the power supply portion (generally, a frame-shaped one). For this reason, a part of the lead wiring for power supply which is originally unnecessary is left as a wiring member.
【０００５】このような配線部材においては、半導体チ
ップを搭載し、半導体装置とした場合、電気的特性、熱
特性の良いものが求められているが、この配線部材にお
いては、本来不要である給電用のリード配線の一部が、
残存しているため、これがノイズの発生源となり、電気
特性上問題となっていた。In such a wiring member, when a semiconductor device is mounted on a semiconductor device to provide a semiconductor device, it is required that the wiring member has good electrical characteristics and heat characteristics. Some of the lead wiring for
Since it remains, it becomes a source of noise, which is a problem in electrical characteristics.
【０００６】[0006]
【発明が解決しようとする課題】近年、半導体チツプの
高周波化が進み、電気特性、熱特性により厳しい特性が
要求される中、上記従来の外部端子をエリアアレイ配列
させた半導体チップ搭載用基板においては、電気特性上
から本来不要である給電用のリード配線の一部が、残存
しない構造のものが求められていた。更に、電気的特
性、熱特性の良いものが求められていた。本発明は、こ
れに対応するもので、電気特性上から本来不要である給
電用のリード配線の一部が、残存しない構造の、外部端
子をエリアアレイ配列させた半導体チップ搭載用基板を
提供しようとするものである。更には、電気特性、放熱
性に優れた、エリアアレイタイプの半導体装置に用いら
れる半導体チップ搭載用基板を提供しようとするもので
ある。In recent years, as the frequency of semiconductor chips has been increased and stringent characteristics have been required for electric and thermal characteristics, the above-mentioned conventional semiconductor chip mounting substrate in which external terminals are arranged in an area array has been developed. There has been a demand for a structure in which part of the lead wires for power supply, which is originally unnecessary due to electrical characteristics, does not remain. Further, those having good electrical and thermal characteristics have been demanded. The present invention provides a semiconductor chip mounting substrate in which external terminals are arranged in an area array in a structure in which a part of a power supply lead wiring which is originally unnecessary due to electrical characteristics does not remain. It is assumed that. It is still another object of the present invention to provide a semiconductor chip mounting substrate used in an area array type semiconductor device which is excellent in electric characteristics and heat dissipation.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体チップ搭
載用基板は、絶縁層の第一の面に、半導体チップと接続
する為の内部端子を少なくとも含む配線部を設け、絶縁
層の第二の面に、必要に応じリード配線を設け、外部回
路と接続する為の外部端子および／またはグランド部を
形成し、外部端子を第１の面側ないし第２の面側にエリ
アアレイ配列して配設した、半導体チップ搭載用配線部
材であって、前記絶縁層の第一の面の配線部と、第二の
面の外部端子および／またはグランド部とが、絶縁層を
貫通する充填タイプのビアホールを介して電気的に接続
しており、内部端子と外部端子の表面部には部分的に電
解Ａｕめっきが施されたもので、内部端子と外部端子に
部分的に電解Ａｕめっきを施す為のめっきリード線が、
エッチング除去され、残存していないことを特徴とする
ものである。そして、上記において、絶縁層の第一の面
のみに、内部端子とリード配線にて接続した外部端子を
設け、且つ、第二の面に、グランドを設けていることを
特徴とするものである。そしてまた、上記２において、
絶縁層の半導体チップ搭載領域を貫通させ、半導体チッ
プ搭載領域に搭載側を凹ます凹部および／または貫通孔
を形成したグランドを、絶縁層の第二の面略全面に設け
ており、更に、グランドの絶縁層側でない面に放熱板が
配設されていることを特徴とするものである。あるいは
また、上記において、半導体チップ搭載部がダウンセッ
トされていることを特徴とするものである。A semiconductor chip mounting substrate according to the present invention is provided with a wiring portion including at least an internal terminal for connecting to a semiconductor chip on a first surface of an insulating layer, and a second portion of the insulating layer. On the side of the above, lead wires are provided as necessary, external terminals and / or ground portions for connection to external circuits are formed, and the external terminals are arranged in an area array on the first surface side or the second surface side. A wiring member for mounting a semiconductor chip, wherein a wiring portion on a first surface of the insulating layer and an external terminal and / or a ground portion on a second surface are of a filling type penetrating the insulating layer. It is electrically connected through via holes, and the surface of the internal terminal and the external terminal is partially plated with electrolytic Au, so that the internal terminal and the external terminal are partially plated with Au. The plating lead wire is
It is characterized by being removed by etching and not remaining. In the above, the external terminals connected to the internal terminals and the lead wires are provided only on the first surface of the insulating layer, and the ground is provided on the second surface. . And in the above 2,
A ground having a recess and / or a through hole formed through the semiconductor chip mounting region of the insulating layer and recessing the mounting side in the semiconductor chip mounting region is provided on substantially the entire second surface of the insulating layer. Wherein a heat sink is provided on a surface which is not on the side of the insulating layer. Alternatively, in the above, the semiconductor chip mounting portion is down-set.
【０００８】あるいは、上記において、第２の面のみ
に、外部端子を設けていることを特徴とするものであ
る。Alternatively, in the above, an external terminal is provided only on the second surface.
【０００９】本発明の半導体チップ搭載用基板の製造方
法は、絶縁層の第一の面に半導体チップと配線部材とを
接続する為の内部端子、外部端子を含む配線部を設け、
第二の面にグランド部を形成し、且つ、外部端子を第１
の面側にエリアアレイ配列して配設した、半導体チップ
搭載用配線部材で、前記絶縁層の第一の面の配線部と第
二の面のグランド部とが、絶縁層を貫通する充填タイプ
のビアホールを介して電気的に接続し、且つ、内部端子
と外部端子の表面部には部分的に電解Ａｕめっきが施さ
れた、半導体チップ搭載用基板の製造方法であって、順
に、（ａ）金属板材の一面に、絶縁層を介して、後に行
なうソフトエッチングが可能な厚さに薄い導電層を形成
した積層材に対し、ビアホール形成領域の薄い導電層、
絶縁層を孔開けし、ビアホール形成用の孔部を形成す
る、孔開け工程と、（ｂ）薄い導電層上に、形成する配
線部の形状に合せた開口を有する第１のレジストパター
ンを形成するレジストパターン形成工程と、（ｃ）金属
板材、薄い導電層を給電層として、電解めっきを行い、
レジストパターンの開口およびビアホール形成用の孔部
に電解めっき層を形成し、これにより、絶縁層の第一の
面の配線部と充填タイプのビアホールとを作成する、電
解めっき工程と、（ｄ）内部端子と外部端子の表面部に
部分的に電解Ａｕめっきを施すための開口を設けた第２
のレジストパターンを形成した後、第２のレジストパタ
ーンの開口から露出した電解めっき工程により形成され
た電解めっき層上に、金属板材および／または薄い導電
層を給電層として、電解めっきを行い、Ａｕめっきを形
成する、部分Ａｕめっき工程と、（ｅ）第２のレジスト
パターンおよび第１のレジストパターンを剥離除去した
後、絶縁層の第一の面の配線部と充填タイプのビアホー
ルを損なわないように、露出した薄い導電層をソフトエ
ッチングによりエッチング除去する、ソフトエッチング
工程とを行い、金属板材をそのままグランド部とするこ
とを特徴とするものである。そして、上記において、ソ
フトエッチング工程後、半導体チップ搭載部分をダウン
セットする、ダウンセット処理を行なうことを特徴とす
るものである。According to the method of manufacturing a semiconductor chip mounting substrate of the present invention, a wiring portion including an internal terminal and an external terminal for connecting a semiconductor chip and a wiring member is provided on a first surface of an insulating layer.
A ground portion is formed on the second surface, and external terminals are connected to the first surface.
A wiring member for mounting a semiconductor chip, which is arranged in an area array on the surface side of the above, wherein a wiring portion on a first surface and a ground portion on a second surface of the insulating layer penetrate the insulating layer. A method of manufacturing a semiconductor chip mounting substrate, which is electrically connected via the via hole of (a), and has a surface portion of the internal terminal and the external terminal partially plated with electrolytic Au. A) a thin conductive layer in a via hole formation region, on a laminated material having a thin conductive layer formed on one surface of a metal plate material via an insulating layer so that soft etching can be performed later;
A step of forming a hole for forming a via hole by forming a hole in an insulating layer, and (b) forming a first resist pattern having an opening corresponding to the shape of a wiring portion to be formed on the thin conductive layer. Resist pattern forming step, and (c) performing electroplating using a metal plate material and a thin conductive layer as a power supply layer,
An electrolytic plating step of forming an electrolytic plating layer in the opening of the resist pattern and the hole for forming the via hole, thereby forming a wiring portion on the first surface of the insulating layer and a filling-type via hole; (d) A second portion provided with an opening for partially applying electrolytic Au plating to the surface portions of the internal terminal and the external terminal;
After the resist pattern is formed, electrolytic plating is performed on the electrolytic plating layer formed by the electrolytic plating step exposed from the opening of the second resist pattern using the metal plate material and / or the thin conductive layer as a power supply layer, and Au is formed. (E) after removing the second resist pattern and the first resist pattern by peeling and removing the second resist pattern and the first resist pattern to form plating, the wiring portion on the first surface of the insulating layer and the filling-type via hole are not damaged. In addition, a soft etching step of removing the exposed thin conductive layer by soft etching is performed, and the metal plate is used as a ground portion as it is. In the above, after the soft etching step, a downset process of downsetting the semiconductor chip mounting portion is performed.
【００１０】また、本発明の半導体チップ搭載用基板の
製造方法は、絶縁層の第一の面に半導体チップと配線部
材とを接続する為の内部端子を少なくとも含む配線部を
設け、第二の面に外部回路と接続する為の外部端子を形
成し、外部端子を第２の面側にエリアアレイ配列して配
設した、半導体チップ搭載用配線部材で、前記絶縁層の
第一の面の配線部と第二の面の外部端子とが、絶縁層を
貫通する充填タイプのビアホールを介して電気的に接続
し、且つ、内部端子と外部端子の表面部には部分的に電
解Ａｕめっきが施された、半導体チップ搭載用基板の製
造方法であって、順に、（ａ）金属板材の一面に、絶縁
層を介して、後に行なうソフトエッチングが可能な厚さ
に薄い導電層を形成した積層材に対し、ビアホール形成
領域の薄い導電層、絶縁層を孔開けし、ビアホール形成
用の孔部を形成する、孔開け工程と、（ｂ）薄い導電層
上に、形成する配線部の形状に合せた開口を有する第１
のレジストパターンを形成するレジストパターン形成工
程と、（ｃ）金属板材、薄い導電層を給電層として、電
解めっきを行い、レジストパターンの開口およびビアホ
ール形成用の孔部に電解めっき層を形成し、これによ
り、絶縁層の第一の面の配線部と充填タイプのビアホー
ルとを作成する、電解めっき工程と、（ｄ）形成された
電解めっき層の内部端子となる表面部および金属板材の
外部端子となる表面部に、部分的に電解Ａｕめっきを施
すための開口を設けた第２のレジストパターンを、絶縁
層の第一の面および第二の面に形成した後、第２のレジ
ストパターンの開口から露出した電解めっき工程により
形成された電解めっき層上に、金属板材および／または
薄い導電層を給電層として、電解めっきを行い、Ａｕめ
っきを形成する、部分Ａｕめっき工程と、（ｅ）第２の
レジストパターンおよび第１のレジストパターンを剥離
除去した後、絶縁層の第一の面の配線部と充填タイプの
ビアホールを損なわないように、露出した薄い導電層を
ソフトエッチングによりエッチング除去する、ソフトエ
ッチング工程とを行い、（ｆ）金属板材の外部端子形成
領域を覆う第３のレジストパターンを形成し、金属材料
の外部端子形成領域以外をエッチングする、エッチング
工程とを有することを特徴とするものである。Further, according to the method of manufacturing a semiconductor chip mounting substrate of the present invention, a wiring portion including at least an internal terminal for connecting a semiconductor chip and a wiring member is provided on a first surface of an insulating layer; An external terminal for connecting to an external circuit is formed on the surface, and the external terminals are arranged in an area array on the second surface side; a wiring member for mounting a semiconductor chip; The wiring portion and the external terminal on the second surface are electrically connected through a filled-type via hole penetrating the insulating layer, and electrolytic Au plating is partially applied to the surface of the internal terminal and the external terminal. A method of manufacturing a semiconductor chip mounting substrate, comprising: (a) laminating, in order, a thin conductive layer on one surface of a metal plate material through an insulating layer to a thickness that allows soft etching to be performed later; For the material, a thin conductive layer in the via hole formation area It was punched insulating layer to form a hole for via hole formation, and the hole making step, first with (b) a thin conductive layer, openings corresponding to the shape of the wiring portion to be formed
A resist pattern forming step of forming a resist pattern of (c), electrolytic plating is performed by using a metal plate material and a thin conductive layer as a power supply layer, and an electrolytic plating layer is formed in openings of the resist pattern and holes for forming via holes; Thus, an electrolytic plating step of forming a wiring portion on the first surface of the insulating layer and a filling type via hole, and (d) a surface portion serving as an internal terminal of the formed electrolytic plating layer and an external terminal of the metal plate material After forming a second resist pattern in which an opening for partially applying electrolytic Au plating is provided on the first surface and the second surface of the insulating layer, the second resist pattern A metal plate and / or a thin conductive layer is used as a power supply layer on the electrolytic plating layer formed by the electrolytic plating step exposed from the opening to perform electrolytic plating to form Au plating; After the Au plating step and (e) stripping and removing the second resist pattern and the first resist pattern, the exposed thin conductive layer is formed so as not to damage the wiring portion on the first surface of the insulating layer and the filled-type via hole. (F) forming a third resist pattern covering the external terminal formation region of the metal plate material and etching the layer other than the external terminal formation region of the metal material; And a process.
【００１１】そして、上記において、孔開け工程の後、
レジストパターン形成工程の前に、デスミア処理を行
い、絶縁層の孔部の側壁を導電化する導電化処理を行な
うことを特徴とするものである。Then, in the above, after the hole forming step,
Before the resist pattern forming step, a desmear process is performed, and a conductivity process is performed to make the sidewalls of the holes of the insulating layer conductive.
【００１２】本発明の半導体装置は、上記本発明の半導
体チップ搭載用基板を用いたことを特徴とするものであ
る。A semiconductor device according to the present invention is characterized by using the substrate for mounting a semiconductor chip according to the present invention.
【００１３】[0013]
【作用】本発明の半導体チップ搭載用基板は、このよう
な構成にすることにより、電気特性上から本来不要であ
る給電用のリード配線の一部が、残存しない構造の、外
部端子をエリアアレイ配列させた半導体チップ搭載用基
板の提供を可能とするものである。更に、電気特性、放
熱性に優れたエリアアレイタイプの半導体装置用の、半
導体チップ搭載用基板の提供を可能とするものである。
具体的には、絶縁層の第一の面に、半導体チップと接続
する為の内部端子を少なくとも含む配線部を設け、絶縁
層の第二の面に、必要に応じリード配線を設け、外部回
路と接続する為の外部端子および／またはグランド部を
形成し、外部端子を第１の面側ないし第２の面側にエリ
アアレイ配列して配設した、半導体チップ搭載用配線部
材であって、前記絶縁層の第一の面の配線部と、第二の
面の外部端子および／またはグランド部とが、絶縁層を
貫通する充填タイプのビアホールを介して電気的に接続
しており、内部端子と外部端子の表面部には部分的に電
解Ａｕめっきが施されたもので、内部端子と外部端子に
部分的に電解Ａｕめっきを施す為のめっきリード線が、
エッチング除去され、残存していないことにより、これ
を達成している。また、絶縁層の第一の面のみに、内部
端子とリード配線にて接続した外部端子を設け、且つ、
第二の面に、グランドを設けていることにより、電気特
性、放熱性に優れたものとしている。また、絶縁層の半
導体チップ搭載領域を貫通させ、半導体チップ搭載領域
に搭載側を凹ます凹部および／または貫通孔を形成した
グランドを、絶縁層の第二の面略全面に設けており、更
に、グランドの絶縁層側でない面に放熱板が配設されて
いることにより、グランド機能とスティフナーないしヒ
ートスプレッダー機能の両方を兼ね備えた、安価な配線
部材の提供を可能とする。また、ヒートスプレッダーを
搭載した従来の配線部材における、放熱性改善の為の、
テープ部材を金属板に貼りつけるようなコスト面の問題
や、位置精度等の問題を解決できるものとした。The substrate for mounting a semiconductor chip according to the present invention having such a structure has a structure in which external terminals are formed in an area array in which a part of a power supply lead wiring which is originally unnecessary due to electrical characteristics does not remain. It is possible to provide an array of semiconductor chip mounting substrates. Further, it is possible to provide a semiconductor chip mounting substrate for an area array type semiconductor device having excellent electric characteristics and heat dissipation.
Specifically, a wiring portion including at least an internal terminal for connecting to a semiconductor chip is provided on a first surface of the insulating layer, and a lead wire is provided on a second surface of the insulating layer as necessary, and an external circuit is provided. A wiring member for mounting a semiconductor chip, wherein an external terminal and / or a ground portion for connecting to the external device are formed, and the external terminal is arranged in an area array on a first surface side or a second surface side, A wiring portion on a first surface of the insulating layer and an external terminal and / or a ground portion on a second surface are electrically connected to each other through a filling-type via hole penetrating the insulating layer; The surface of the external terminals is partially plated with electrolytic Au, and the plating lead wires for partially plating the internal and external terminals with electrolytic Au are
This is achieved by being removed by etching and not remaining. In addition, only the first surface of the insulating layer is provided with external terminals connected to the internal terminals by lead wiring, and
By providing the ground on the second surface, the electrical characteristics and the heat dissipation are excellent. In addition, a ground having a recess and / or a through-hole formed by penetrating the semiconductor chip mounting region of the insulating layer and recessing the mounting side in the semiconductor chip mounting region is provided on substantially the entire second surface of the insulating layer. Since the heat radiating plate is provided on the surface of the ground that is not on the insulating layer side, it is possible to provide an inexpensive wiring member having both the ground function and the stiffener or heat spreader function. In addition, in the conventional wiring member equipped with a heat spreader, to improve heat dissipation,
It is possible to solve the problem of cost, such as attaching a tape member to a metal plate, and the problem of positional accuracy.
【００１４】本発明の半導体チップ搭載用基板の製造方
法は、このような構成にすることにより、第１には、電
気特性上から本来不要である電解めっきの給電用のリー
ド配線の一部が、残存しない構造の、外部端子をエリア
アレイ配列させた半導体チップ搭載用基板の製造方法の
提供を可能とするものである。また、作製の際に、グラ
ンドあるいは、グランド兼スティフナーを形成すること
が、できるものとし、電気特性、放熱性の面で優れた半
導体チップ搭載用基板を比較的簡単に作製できるものと
している。According to the method of manufacturing a semiconductor chip mounting substrate of the present invention, by adopting such a structure, firstly, a part of a lead wire for power supply of electrolytic plating, which is originally unnecessary from the viewpoint of electrical characteristics, is eliminated. Another object of the present invention is to provide a method of manufacturing a semiconductor chip mounting substrate having a structure in which external terminals are arranged in an area array without remaining. In the fabrication, a ground or a ground and stiffener can be formed, and a semiconductor chip mounting substrate excellent in electrical characteristics and heat dissipation can be fabricated relatively easily.
【００１５】本発明の半導体装置は、このような構成に
することにより、電気特性、放熱性の面で優れた半導体
装置の提供を可能としている。The semiconductor device according to the present invention having such a structure makes it possible to provide a semiconductor device excellent in electric characteristics and heat dissipation.
【００１６】[0016]
【発明の実施の形態】本発明の実施の形態の例を挙げて
説明する。図１（ａ）は本発明の半導体チップ搭載用基
板の実施の形態の第１の例の概略断面図で、図１（ｂ）
は本発明の半導体チップ搭載用基板の実施の形態の第２
の例の概略断面図で、図１（ｃ）は本発明の半導体チッ
プ搭載用基板の実施の形態の第３の例の概略断面図で、
図２（ａ）は本発明の半導体チップ搭載用基板の実施の
形態の第４の例の概略断面図で、図２（ｂ）は本発明の
半導体チップ搭載用基板の実施の形態の第５の例の概略
断面図で、図３は図１（ａ）に示す第１の例の半導体チ
ップ搭載用基板の製造工程図で、図４は図１（ｂ）に示
す第２の例の半導体チップ搭載用基板の製造工程図で、
図５（ａ）、図５（ｂ）、図５（ｃ）、図６（ａ）、図
６（ｂ）はそれぞれ本発明の半導体装置の実施の形態例
である。図１〜図６中、１１０は金属材料（金属板
材）、１１３グランド部、１１５は放熱板、１１７は凹
部、１１８は貫通孔、１２０は絶縁層、１３０は薄い導
電層、１４０は孔部、１５０は第１のレジストパター
ン、１５５は開口、１６０は電解めっき層、１６１は内
部端子、１６２は外部端子、１６３はリード配線、１６
５は（充填タイプの）ビアホール、１７０は第２のレジ
ストパターン、１８０はＡｕめっき部、１９０は放熱
板、２１０は半導体チップ、２２０はボンディングワイ
ヤ、２３０はソルダーレジスト、２４０は半田ボール、
２５０、２５５は封止用樹脂である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described. FIG. 1A is a schematic sectional view of a first example of an embodiment of a semiconductor chip mounting substrate according to the present invention, and FIG.
Is the second embodiment of the semiconductor chip mounting substrate of the present invention.
FIG. 1C is a schematic sectional view of a third example of the embodiment of the semiconductor chip mounting substrate of the present invention,
FIG. 2A is a schematic cross-sectional view of a fourth embodiment of the semiconductor chip mounting substrate of the present invention, and FIG. 2B is a fifth embodiment of the semiconductor chip mounting substrate of the present invention. FIG. 3 is a manufacturing process diagram of the semiconductor chip mounting substrate of the first example shown in FIG. 1 (a), and FIG. 4 is a semiconductor device of the second example shown in FIG. 1 (b). In the manufacturing process diagram of the chip mounting substrate,
5 (a), 5 (b), 5 (c), 6 (a), and 6 (b) are embodiments of the semiconductor device of the present invention. 1 to 6, 110 is a metal material (metal plate material), 113 is a ground portion, 115 is a heat sink, 117 is a recess, 118 is a through hole, 120 is an insulating layer, 130 is a thin conductive layer, 140 is a hole, 150 is a first resist pattern, 155 is an opening, 160 is an electrolytic plating layer, 161 is an internal terminal, 162 is an external terminal, 163 is a lead wiring, 16
5 is a (fill-type) via hole, 170 is a second resist pattern, 180 is an Au plated portion, 190 is a heat sink, 210 is a semiconductor chip, 220 is a bonding wire, 230 is a solder resist, 240 is a solder ball,
250 and 255 are sealing resins.
【００１７】はじめに、本発明の半導体チップ搭載用基
板の実施の形態例を説明する。実施の形態の第１の例を
図１（ａ）に基づいて説明する。本例の半導体チップ搭
載用基板は、エリアアレイタイプの半導体装置用の配線
部材で、絶縁層１２０の一面（これを第一の面と言う）
に、半導体チップと配線部材とを接続する為の内部端子
１６１と、外部端子１６２とこれらを繋ぐリード配線１
６３からなる、電解めっきにより形成された配線部を設
け、絶縁層１２０の他の一面（これを第二の面と言う）
全体に渡り、グランド部１１３を金属板材１１０にて形
成し、外部端子１６２をエリアアレイ配列して配設し
た、半導体チップ搭載用配線部材である。そして、絶縁
層１２０の第一の面の配線部と、第二の面のグランド部
１１３とが、絶縁層１２０を貫通する充填タイプのビア
ホール１６５を介して電気的に接続しているものであ
り、グランド部１１３（金属材料１１０）形成領域は絶
縁層１２０領域と略一致しており、絶縁層１２０には充
填タイプのビアホール１６５形成部のみに孔部が設けら
れている。そしてまた、内部端子１６１と外部端子１６
２の表面部上にはＡｕめっき層が表面になるＡｕめっき
部１８０が設けられている。本例の場合は、後述する図
２に示す製造工程により作製されたもので、Ａｕめっき
部形成の際に用いる電解めっき用のリード配線は、エッ
チング除去され、残存していないため、不要な電解めっ
き用のリード配線によるノイズ発生がない構造である。
また、本例の場合は、グランド部が絶縁層１２０の第二
の面側全体に渡り、金属材料１１０により形成されてい
る為、これを用いた半導体装置においては電気特性の良
いものとできる。First, an embodiment of a semiconductor chip mounting substrate of the present invention will be described. A first example of the embodiment will be described with reference to FIG. The substrate for mounting a semiconductor chip of this example is a wiring member for an area array type semiconductor device, and has one surface of an insulating layer 120 (this is referred to as a first surface).
In addition, an internal terminal 161 for connecting a semiconductor chip and a wiring member, an external terminal 162, and a lead wiring 1 for connecting these.
A wiring portion formed by electrolytic plating made of 63 is provided, and another surface of the insulating layer 120 (this is referred to as a second surface).
This is a semiconductor chip mounting wiring member in which the ground portion 113 is formed of the metal plate material 110 and the external terminals 162 are arranged in an area array. The wiring portion on the first surface of the insulating layer 120 and the ground portion 113 on the second surface are electrically connected to each other through a filling type via hole 165 penetrating the insulating layer 120. The region where the ground portion 113 (metal material 110) is formed substantially coincides with the region of the insulating layer 120, and the insulating layer 120 is provided with a hole only in the portion where the filling type via hole 165 is formed. The internal terminal 161 and the external terminal 16
An Au plating portion 180 having an Au plating layer on the surface is provided on the surface of the second substrate. In the case of this example, the lead wire for electrolytic plating used in forming the Au plated portion was formed by the manufacturing process shown in FIG. The structure does not generate noise due to the lead wires for plating.
Further, in the case of this example, since the ground portion is formed of the metal material 110 over the entire second surface side of the insulating layer 120, a semiconductor device using this can have good electrical characteristics.
【００１８】金属材料（金属板材）１１０としては、
銅、銅合金、ＳＵＳ（ステンレス）、４２アロイ等が挙
げられるが、銅もしくは銅合金が好ましい。絶縁層１２
０は、金属材料１１０および薄い導電層１３０と、熱圧
着により、あるいは接着剤層を介して、固着して積層さ
れている。絶縁層１２０としては、熱可塑性のポリイミ
ド層が、絶縁性、耐処理性、耐久性の面から好ましい
が、これに限定はされない。配線部を形成する電解めっ
き層１６０としては、導電性、コスト面から銅めっき層
が好ましいがこれに限定はされない。銅を主層として、
ニッケル層- 銅層２層、ニッケル層- 銅層−ニッケル層
の３層等、積層にしても良い。薄い導電層１３０として
は、後述するその製造方法における、ソフトエッチング
により、電解めっき層を損なうことなくエッチングでき
る程度の、薄い厚さであり、スパッタあるいは蒸着形成
された数百Å〜千Å程度の厚さのニッケルあるいは、ニ
ッケル合金、クロムが用いられる。Ａｕめっき部１８０
は、内部端子１６１、外部端子１６２の表面部に半導体
チップとの接続のためのもので、通常、ニッケルめっき
層を下地とし、その上にＡｕめっき層が形成されてい
る。As the metal material (metal plate material) 110,
Copper, copper alloy, SUS (stainless steel), 42 alloy and the like can be mentioned, but copper or copper alloy is preferable. Insulating layer 12
Numeral 0 is fixedly laminated to the metal material 110 and the thin conductive layer 130 by thermocompression bonding or via an adhesive layer. As the insulating layer 120, a thermoplastic polyimide layer is preferable in terms of insulation, processing resistance, and durability, but is not limited thereto. The electrolytic plating layer 160 forming the wiring portion is preferably a copper plating layer from the viewpoint of conductivity and cost, but is not limited thereto. Copper as the main layer,
It may be a laminated layer such as a nickel layer-copper layer two layers, a nickel layer-copper layer-nickel layer three layers. The thin conductive layer 130 has a thickness small enough to be etched without damaging the electrolytic plating layer by soft etching in the manufacturing method described later, and is about several hundreds to 1,000 mm sputtered or vapor-deposited. Nickel having a thickness, a nickel alloy, or chromium is used. Au plating part 180
Is for connection with a semiconductor chip on the surface portions of the internal terminals 161 and the external terminals 162. Usually, a nickel plating layer is used as a base and an Au plating layer is formed thereon.
【００１９】次いで、実施の形態の第２の例を図１
（ｂ）に基づいて説明する。本例の半導体チップ搭載用
基板も、第１の例と同様、エリアアレイタイプの半導体
装置用の配線部材で、絶縁層１２０の一面（これを第一
の面と言う）に、半導体チップと配線部材とを接続する
為の内部端子１６１と、これに繋がるリード配線１６３
からなる、電解めっきにより形成された配線部を設け、
絶縁層１２０の他の一面（これを第二の面と言う）に外
部回路と接続するための外部端子１６２をエリアアレイ
配列して配設した、半導体チップ搭載用配線部材であ
る。そして、絶縁層１２０の第一の面の配線部と、第二
の面の外部端子１６２とが、絶縁層１２０を貫通する充
填タイプのビアホール１６５を介して電気的に接続して
いるものである。本例の場合も、内部端子１６１と外部
端子１６２の表面部上にはＡｕめっき層が表面になるＡ
ｕめっき部１８０が設けられている。そして、後述する
図３に示す製造工程により作製されたもので、第１の例
と同様、Ａｕめっき部形成の際に用いる電解めっき用の
リード配線は、エッチング除去され、残存していないた
め、不要な電解めっき用のリード配線によるノイズ発生
がない構造である。本例は、後述する図３に示す製造工
程により作製されたもので、外部端子１６２は図２に示
す金属材料１１０と同じ材料にり作製されており、各部
の材質については、第１の例と同様のものが適用でき、
ここでは説明を省く。Next, a second example of the embodiment will be described with reference to FIG.
Description will be made based on (b). Similarly to the first example, the semiconductor chip mounting substrate of the present example is also a wiring member for an area array type semiconductor device, and is provided on one surface of the insulating layer 120 (this is referred to as a first surface). Internal terminals 161 for connecting members, and lead wires 163 connected to the internal terminals 161
Comprising a wiring portion formed by electrolytic plating,
This is a wiring member for mounting a semiconductor chip in which external terminals 162 for connecting to an external circuit are arranged in an area array on the other surface (hereinafter referred to as a second surface) of the insulating layer 120. Then, the wiring portion on the first surface of the insulating layer 120 and the external terminal 162 on the second surface are electrically connected to each other through a filling-type via hole 165 penetrating the insulating layer 120. . Also in the case of this example, the Au plating layer on the surface of the internal terminals 161 and the external terminals 162
A u-plate portion 180 is provided. Since the lead wire for electrolytic plating used in the formation of the Au-plated portion is manufactured by the manufacturing process shown in FIG. The structure has no noise caused by unnecessary lead wiring for electrolytic plating. This example is manufactured by a manufacturing process shown in FIG. 3 to be described later. The external terminals 162 are made of the same material as the metal material 110 shown in FIG. 2. The same can be applied,
Here, the description is omitted.
【００２０】次いで、実施の形態の第３の例を図１
（ｃ）に基づいて説明する。本例の半導体チップ搭載用
基板は、第２の例の半導体チップ搭載用基板に、さら
に、放熱板１１５を、絶縁層１２０の第二の面側、半導
体チップ搭載領域を含む範囲に配設したもので、第２の
例の半導体チップ搭載用基板より、放熱性の良い半導体
装置の作製ができる。本例では、後述する図３に示す製
造工程における外部端子エッチング形成のための製版条
件を変え、即ちレジストパターン形状を変えエッチング
を行なうことにより作製されるもので、放熱板１１５
は、第１の例の金属材料１１０と同じ材質が適用でき
る。各部の材質については、第１の例、第２の例と同様
のものが適用でき、ここでは説明を省く。Next, a third example of the embodiment will be described with reference to FIG.
Description will be made based on (c). In the semiconductor chip mounting substrate of the present example, the heat sink 115 is further disposed on the second surface side of the insulating layer 120 in a range including the semiconductor chip mounting region on the semiconductor chip mounting substrate of the second example. Thus, a semiconductor device having better heat dissipation can be manufactured than the semiconductor chip mounting substrate of the second example. In this example, the plate is manufactured by changing plate making conditions for forming an external terminal in the manufacturing process shown in FIG. 3 described later, that is, by changing the resist pattern shape and performing etching.
The same material as the metal material 110 of the first example can be applied. The same materials as those in the first and second examples can be applied to the material of each part, and description thereof is omitted here.
【００２１】次いで、実施の形態の第４の例を図２
（ａ）に基づいて説明する。本例の半導体チップ搭載用
基板は、第１の例の場合と同様のエリアアレイタイプの
半導体装置用の配線部材であるが、第１の例において、
絶縁層１２０の半導体チップ搭載領域を貫通させ、半導
体チップ搭載領域に搭載側を凹ます凹部１２５および貫
通孔１２６を形成したグランド１１３（金属材料１１
０）を、絶縁層１２０の一方の面（第二の面とも言う）
略全面に設けており、更に、グランド１１３の絶縁層１
２０側でない面に放熱板１９０が配設されている。放熱
板１９０としては、銅材、銅合金、または、表面にＮｉ
めっきもしくは黒化処理を片面および両面に施した銅ま
たは銅合金材等が用いられる。その他の各部について
は、第１の例と同様のものが適用でき、説明を省略す
る。Next, a fourth example of the embodiment will be described with reference to FIG.
Description will be made based on (a). The semiconductor chip mounting substrate of this example is a wiring member for an area array type semiconductor device similar to that of the first example, but in the first example,
A ground 113 (metal material 11) in which a concave portion 125 and a through hole 126 are formed by penetrating the semiconductor chip mounting region of the insulating layer 120 and recessing the mounting side in the semiconductor chip mounting region.
0) is one surface of the insulating layer 120 (also referred to as a second surface)
The insulating layer 1 is provided on substantially the entire surface,
A heat radiating plate 190 is provided on a surface other than the side 20. As the heat radiating plate 190, a copper material, a copper alloy, or a Ni
A copper or copper alloy material or the like which has been subjected to plating or blackening treatment on one side and both sides is used. The other components are the same as those in the first example, and the description is omitted.
【００２２】次いで、実施の形態の第５の例を図２
（ｂ）に基づいて説明する。本例の半導体チップ搭載用
基板は、第１の例の半導体チップ搭載用基板に対し、半
導体チップ搭載部をダウンセットしたものである。各部
については、第１の例と同様のものが適用でき、説明を
省略する。Next, a fifth example of the embodiment is shown in FIG.
Description will be made based on (b). The semiconductor chip mounting board of the present example is obtained by down-setting the semiconductor chip mounting portion with respect to the semiconductor chip mounting board of the first example. The same components as those in the first example can be applied to each unit, and the description is omitted.
【００２３】次に、本発明の半導体チップ搭載用基板の
製造方法の実施の形態例を図に基づいて説明する。はじ
めに、本発明の半導体チップ搭載用基板の製造方法の実
施の形態の第１の例を図３に基づいて説明する。本例
は、図１（ａ）に示す第１の例の半導体チップ搭載用基
板を作製する例である。先ず、金属材料（金属板剤）１
１０の１面に絶縁層１２０、薄い導電性層１３０を順に
積層した積層材を用意し（図３（ａ））、ビアホール形
成箇所に、薄い導電性層１３０、絶縁層１２０を貫通す
る孔部１４０を形成する。（図３（ｂ）） 金属材料（金属板材）１１０としては、銅、銅合金、Ｓ
ＵＳ（ステンレス）、４２アロイ等が用いられ、絶縁層
１２０としては、熱可塑性のポリイミド層等が用いら
れ、薄い導電層１３０としては、後続するソフトエッチ
ングにより、電解めっき層を損なうことなくエッチング
できる程度の、薄い厚さであり、ニッケルあるいは、ニ
ッケル合金、クロムが用いられる。孔部１４０の形成
は、レーザ（炭酸ガスレーザ等）による孔開けがコス
ト、生産性の面から好ましい。尚、絶縁層１２０は、金
属材料１１０および薄い導電層１３０と、熱圧着によ
り、あるいは接着剤層を介して、固着して積層されてい
る。薄い導電層１３０は、絶縁層１２０上にスパッタあ
るいは蒸着にて、数百Å〜千Å程度の厚さに形成され
る。次いで、デスミアと呼ばれるレーザ処理による残渣
を除去し、絶縁層１２０の孔部（１４０）の側壁の導電
化処理を行なう。Next, an embodiment of a method of manufacturing a semiconductor chip mounting substrate according to the present invention will be described with reference to the drawings. First, a first example of an embodiment of a method for manufacturing a semiconductor chip mounting substrate of the present invention will be described with reference to FIG. This example is an example of manufacturing the semiconductor chip mounting substrate of the first example shown in FIG. First, a metal material (metal plate agent) 1
A laminated material in which an insulating layer 120 and a thin conductive layer 130 are sequentially laminated on one surface of the substrate 10 is prepared (FIG. 3A). 140 is formed. (FIG. 3 (b)) As the metal material (metal plate material) 110, copper, copper alloy, S
US (stainless steel), 42 alloy or the like is used, a thermoplastic polyimide layer or the like is used as the insulating layer 120, and the thin conductive layer 130 can be etched by subsequent soft etching without damaging the electrolytic plating layer. Nickel, nickel alloy, or chromium is used. In the formation of the hole 140, it is preferable to form a hole by a laser (a carbon dioxide laser or the like) in terms of cost and productivity. Note that the insulating layer 120 is laminated on the metal material 110 and the thin conductive layer 130 by thermocompression bonding or via an adhesive layer. The thin conductive layer 130 is formed on the insulating layer 120 by sputtering or vapor deposition to have a thickness of about several hundreds to one thousand. Next, the residue by laser processing called desmear is removed, and the side wall of the hole (140) of the insulating layer 120 is subjected to conductive treatment.
【００２４】次いで、絶縁層１２０上の薄い導電層１３
０上に、配線部の形状に合せ、第１のレジストパターン
１５０を形成する。（図３（ｃ）） 第１のレジストパターン１５０の形成は、フォトリソ法
により形成する。レジストとしては、耐めっき性があ
り、目的とする解像性を有し、処理性の良いものであれ
ば限定はされない。次いで、金属材料１１０、薄い導電
性層１３０を給電層として、電解めっきを行い、配線
部、充填タイプのビアホール部１６５をめっき形成す
る。（図３（ｄ）） 図３（ｄ）中、１６０は電解めっき層である。配線部を
形成する電解めっき層１６０としては、導電性、コスト
面から銅めっき層が好ましいがこれに限定はされない。
銅を主層とした積層構造のものでも良い。Next, the thin conductive layer 13 on the insulating layer 120
A first resist pattern 150 is formed on the substrate 0 according to the shape of the wiring portion. (FIG. 3C) The first resist pattern 150 is formed by a photolithography method. The resist is not limited as long as it has plating resistance, has the intended resolution, and has good processability. Next, using the metal material 110 and the thin conductive layer 130 as a power supply layer, electrolytic plating is performed to form a wiring portion and a filled-type via hole portion 165 by plating. (FIG. 3D) In FIG. 3D, reference numeral 160 denotes an electrolytic plating layer. The electrolytic plating layer 160 forming the wiring portion is preferably a copper plating layer from the viewpoint of conductivity and cost, but is not limited thereto.
A layered structure having copper as a main layer may be used.
【００２５】次いで、内部端子１６１、外部端子１６２
の表面部上にＡｕめっきを施す為に、その領域のみを露
出するように、第２のレジストパターン１７０を形成す
る。（図３（ｅ）） レジストとしては、耐めっき性があり、目的とする解像
性を有し、処理性の良いものであれば限定はされない。
次いで、金属材料１１０、薄い導電性層１３０を給電層
として、電解めっきを行い、内部端子１６１、外部端子
１６２の表面部上に、Ｎｉめっき層、Ａｕめっき層を順
にめっき形成する。（図３（ｆ）） 尚、Ｎｉめっき層はＡｕめっき層の下地めっき層で、Ａ
ｕめっき層は半導体チップとの接続のためのものであ
る。Next, the internal terminal 161 and the external terminal 162
The second resist pattern 170 is formed so as to expose only that region in order to apply Au plating on the surface of the substrate. (FIG. 3 (e)) The resist is not limited as long as it has plating resistance, has the intended resolution, and has good processability.
Next, electrolytic plating is performed using the metal material 110 and the thin conductive layer 130 as a power supply layer, and a Ni plating layer and an Au plating layer are sequentially formed on the surfaces of the internal terminals 161 and the external terminals 162 by plating. (FIG. 3 (f)) The Ni plating layer is a base plating layer of the Au plating layer.
The u-plated layer is for connection with the semiconductor chip.
【００２６】次いで、第２のレジスト１７０、第１のレ
ジスト１５０を所定の剥離液で除去し、必要に応じ、洗
浄処理等を施した（図３（ｇ））、配線部を損なわない
ように、露出した薄い導電層１３０をソフトエッチング
によりエッチング除去して、図１（ａ）に示す第１の例
の半導体チップ搭載用基板を形成する。（図３（ｈ））Next, the second resist 170 and the first resist 150 are removed with a predetermined stripping solution, and if necessary, a cleaning process or the like is performed (FIG. 3G) so that the wiring portion is not damaged. Then, the exposed thin conductive layer 130 is removed by soft etching to form the semiconductor chip mounting substrate of the first example shown in FIG. (FIG. 3 (h))
【００２７】次に、本発明の半導体チップ搭載用基板の
製造方法の実施の形態の第２の例を図４に基づいて説明
する。本例は、図１（ｂ）に示す第２の例の半導体チッ
プ搭載用基板を作製する例である。第１の例の製造方法
の場合と同様に、金属材料（金属板剤）１１０の１面に
絶縁層１２０、薄い導電性層１３０を順に積層した積層
材を用意し（図４（ａ））、第１の例と同様、レーザ処
理により、ビアホール形成箇所に、薄い導電性層１３
０、絶縁層１２０を貫通する孔部１４０を形成し（図４
（ｂ）、残渣を除去し、絶縁層１２０の孔部１４０の側
壁の導電化処理を行なった後、絶縁層１２０上の薄い導
電層１３０上に、配線部の形状に合せ、第１のレジスト
パターン１５０を形成する。（図４（ｃ）） そして、金属材料１１０、薄い導電性層１３０を給電層
として、電解めっきを行い、配線部、充填タイプのビア
ホール部１６５をめっき形成する。（図４（ｄ））Next, a second embodiment of the method for manufacturing a semiconductor chip mounting substrate according to the present invention will be described with reference to FIG. This example is an example of manufacturing the semiconductor chip mounting substrate of the second example shown in FIG. As in the case of the manufacturing method of the first example, a laminated material in which an insulating layer 120 and a thin conductive layer 130 are sequentially laminated on one surface of a metal material (metal plate) 110 is prepared (FIG. 4A). In the same manner as in the first example, the thin conductive layer 13
0, a hole 140 penetrating through the insulating layer 120 is formed (FIG. 4).
(B) After the residue is removed and the side wall of the hole 140 of the insulating layer 120 is made conductive, the first resist is formed on the thin conductive layer 130 on the insulating layer 120 according to the shape of the wiring portion. A pattern 150 is formed. (FIG. 4C) Then, using the metal material 110 and the thin conductive layer 130 as a power supply layer, electrolytic plating is performed to form a wiring portion and a filled-type via hole portion 165 by plating. (FIG. 4 (d))
【００２８】次いで、内部端子１６１、外部端子１６２
の表面部上にＡｕめっきを施す為に、その領域のみを露
出するように、第２のレジストパターン１７０を形成す
る。（図４（ｅ）） 本例の場合は、内部端子１６１は薄い導電性層１３０上
に、即ち絶縁層１２０の第一の面側に形成し、外部端子
１６２は金属材料１１０上、即ち絶縁層１２０の第二の
面側に形成するため、配線部あるいは端子部の形状に合
せ、それぞれの面に第２のレジストパターン１７０を形
成する。次いで、第１の例の製造方法と同様に、金属材
料１１０、薄い導電性層１３０を給電層として、順にニ
ッケルめっき、Ａｕめっきを行い、Ａｕめっき部を形成
する。（図４（ｆ）） 次いで、第１の例の製造方法と同様に、第２のレジスト
パターン１７０、第１のレジストパターン１５０を所定
の剥離液で除去し、必要に応じ、洗浄処理を施した（図
４（ｇ））後、ソフトエッチングにより露出した薄い導
電性層１３０をエッチング除去する。（図４（ｈ）） 次いで、フォトリソ法により、外部端子部分のみを（必
要ならこれに接続するリード配線部分も）覆うようにレ
ジストパターン（図示していない）を形成し、露出した
金属材料１１０部をエッチングして、図１（ｂ）に示す
第２の例の半導体チップ搭載用基板を形成する。（図４
（ｉ））Next, the internal terminal 161 and the external terminal 162
The second resist pattern 170 is formed so as to expose only that region in order to apply Au plating on the surface of the substrate. (FIG. 4E) In this example, the internal terminal 161 is formed on the thin conductive layer 130, that is, on the first surface side of the insulating layer 120, and the external terminal 162 is formed on the metal material 110, that is, on the insulating material 120. In order to form on the second surface side of the layer 120, a second resist pattern 170 is formed on each surface according to the shape of the wiring portion or the terminal portion. Next, similarly to the manufacturing method of the first example, nickel plating and Au plating are sequentially performed using the metal material 110 and the thin conductive layer 130 as a power supply layer to form an Au plated portion. (FIG. 4F) Next, similarly to the manufacturing method of the first example, the second resist pattern 170 and the first resist pattern 150 are removed with a predetermined stripper, and if necessary, a cleaning process is performed. After that (FIG. 4G), the thin conductive layer 130 exposed by the soft etching is removed by etching. (FIG. 4H) Next, a resist pattern (not shown) is formed by photolithography so as to cover only the external terminal portions (and, if necessary, the lead wiring portions connected to the external terminal portions). The portion is etched to form the semiconductor chip mounting substrate of the second example shown in FIG. (FIG. 4
(I))
【００２９】図１（ｃ）に示す第３の例の半導体チップ
搭載用基板の製造は、図４に示す第２の例の製造方法に
おいて、金属材料をエッチングする際のレジストパター
ン形状を変えることにより形成できる。ここでは説明を
省略する。図２（ａ）に示す第４の例の半導体チップ搭
載用基板の製造は、図３に示す第２の例の製造方法にお
いて、絶縁層１２０の孔開けを半導体チップ搭載領域全
面に行い、且つ、切削加工を金属材料１１０に施すこと
により作製できる。図２（ｂ）に示す第４の例の半導体
チップ搭載用基板の製造は、図１（ａ）に示す半導体チ
ップ搭載用基板を製造した後、更に、所定のダウンセッ
ト装置にて、ダウンセットすることにより得ることがで
きる。In the manufacture of the semiconductor chip mounting substrate of the third example shown in FIG. 1C, the resist pattern shape when etching a metal material is changed in the manufacturing method of the second example shown in FIG. Can be formed. Here, the description is omitted. In the manufacture of the semiconductor chip mounting substrate of the fourth example shown in FIG. 2A, in the manufacturing method of the second example shown in FIG. 3, holes are formed in the insulating layer 120 over the entire semiconductor chip mounting area, and It can be manufactured by applying a cutting process to the metal material 110. In the manufacture of the semiconductor chip mounting substrate of the fourth example shown in FIG. 2B, the semiconductor chip mounting substrate shown in FIG. 1A is manufactured and then down-set by a predetermined down-set device. Can be obtained.
【００３０】次に、本発明の半導体装置の実施の形態例
を図に基づいて説明する。はじめに、本発明の半導体装
置の実施の形態の第１の例を図５（ａ）に基づいて説明
する。本例は、図１（ａ）に示す第１の例の半導体チッ
プ搭載用基板を用いた半導体装置で、半導体チップ搭載
用基板の絶縁層１２０の所定位置に半導体チップ２１０
を、その端子部が上（露出する側）になるようして搭載
し、その端子部と図１（ａ）に示す第１の例の半導体チ
ップ搭載用基板の内部端子１８０とをボンディングワイ
ヤ２２０にて接続し、半導体チップ搭載用基板のエリア
アレイ配列された外部端子１６２のＡｕめっき部１８０
上に、それぞれ半田ボールを配設したものである。そし
て、半導体チップ搭載領域は封止用樹脂で覆われ、配線
部形成側のそれ以外の領域はソルダーレジストで覆われ
ている。Next, an embodiment of a semiconductor device according to the present invention will be described with reference to the drawings. First, a first embodiment of the semiconductor device according to the present invention will be described with reference to FIG. This example is a semiconductor device using the semiconductor chip mounting substrate of the first example shown in FIG. 1A, and a semiconductor chip 210 is provided at a predetermined position of the insulating layer 120 of the semiconductor chip mounting substrate.
Is mounted such that the terminal portion thereof is on the side (exposed side), and the bonding wire 220 is connected to the terminal portion and the internal terminal 180 of the semiconductor chip mounting substrate of the first example shown in FIG. And the Au plating portions 180 of the external terminals 162 arranged in the area array of the semiconductor chip mounting substrate.
On top, solder balls are provided respectively. Then, the semiconductor chip mounting region is covered with a sealing resin, and the other region on the wiring portion forming side is covered with a solder resist.
【００３１】本例の半導体装置の作製法の１例を簡単に
述べておく。図１（ａ）に示す第１の例の半導体チップ
搭載用基板の、外部端子１６２の半田ボール配設側、半
導体チップ搭載領域を開けて、配線部側をソルダーレジ
ストで覆った後、絶縁層１２０の所定位置に半導体チッ
プ２１０を、その端子部が上（露出する側）になるよう
して搭載し、その端子部と半導体チップ搭載用基板の内
部端子１８０とをボンディングワイヤ２２０にて接続す
る。そして、半導体チップ搭載用基板の外部端子１６２
のＡｕめっき部１８０上に、リフロー法等により半田ボ
ールを配設する。更に、半導体チップ搭載領域は封止用
樹脂で覆う。このようにして、本例の半導体装置は得る
ことができる。An example of a method for manufacturing the semiconductor device of this embodiment will be briefly described. The semiconductor chip mounting substrate of the first example shown in FIG. 1 (a) is provided with a semiconductor chip mounting area on the side where the external terminals 162 are provided with the solder balls and the wiring portion side is covered with a solder resist. The semiconductor chip 210 is mounted at a predetermined position of the semiconductor chip 120 such that the terminal portion thereof faces upward (exposed side), and the terminal portion is connected to the internal terminal 180 of the semiconductor chip mounting substrate by a bonding wire 220. . The external terminals 162 of the semiconductor chip mounting substrate
A solder ball is disposed on the Au plating section 180 by a reflow method or the like. Further, the semiconductor chip mounting area is covered with a sealing resin. Thus, the semiconductor device of this example can be obtained.
【００３２】次に、本発明の半導体装置の実施の形態の
第２の例を図５（ｂ）に基づいて説明する。本例は、図
１（ｂ）に示す第１の例の半導体チップ搭載用基板を用
いた半導体装置で、半導体チップ搭載用基板の絶縁層１
２０の所定位置に半導体チップ２１０を、その端子部が
上（露出する側）になるようして搭載し、その端子部と
図１（ｂ）に示す第１の例の半導体チップ搭載用基板の
内部端子１８０とをボンディングワイヤ２２０にて接続
し、半導体チップ搭載用基板の絶縁層１２０の内部端子
１６１側とは反対側にエリアアレイ配列された、外部端
子１６２のＡｕめっき部１８０上に、それぞれ半田ボー
ルを配設したものである。そして、半導体チップ搭載用
基板の絶縁層１２０の内部端子１６１側全体が、封止用
樹脂で覆われている。Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. This example is a semiconductor device using the semiconductor chip mounting substrate of the first example shown in FIG.
A semiconductor chip 210 is mounted at a predetermined position on the semiconductor chip 210 such that the terminal portion thereof faces upward (exposed side), and the terminal portion and the semiconductor chip mounting substrate of the first example shown in FIG. The internal terminals 180 are connected by bonding wires 220, and are arranged on the Au plating portions 180 of the external terminals 162 arranged in an area array on the side opposite to the internal terminals 161 of the insulating layer 120 of the semiconductor chip mounting substrate. This is one in which solder balls are provided. The entirety of the insulating layer 120 of the substrate for mounting a semiconductor chip on the internal terminal 161 side is covered with a sealing resin.
【００３３】本例の半導体装置の作製法の１例は以下の
通りである。図１（ｂ）に示す第２の例の半導体チップ
搭載用基板の内部端子側に半導体チップを、その端子部
が上（露出する側）になるようして搭載し、その端子部
と半導体チップ搭載用基板の内部端子１８０とをボンデ
ィングワイヤ２２０にて接続する。次いで、半導体チッ
プ搭載用基板の絶縁層１２０の内部端子１６１側全体
を、封止用樹脂で覆う。次いで、半導体チップ搭載用基
板の絶縁層１２０の内部端子１６１側と反対側の、外部
端子１６２のＡｕめっき部１８０上に、リフロー法等に
より半田ボールを配設する。このようにして、本例の半
導体装置が得られる。One example of a method for manufacturing the semiconductor device of this embodiment is as follows. A semiconductor chip is mounted on the internal terminal side of the semiconductor chip mounting substrate of the second example shown in FIG. 1B so that the terminal portion thereof faces upward (exposed side), and the terminal portion and the semiconductor chip are mounted. The internal terminals 180 of the mounting substrate are connected by bonding wires 220. Next, the entirety of the semiconductor chip mounting substrate on the side of the internal terminals 161 of the insulating layer 120 is covered with a sealing resin. Next, solder balls are provided by a reflow method or the like on the Au plating portion 180 of the external terminal 162 on the side opposite to the internal terminal 161 side of the insulating layer 120 of the semiconductor chip mounting substrate. Thus, the semiconductor device of the present example is obtained.
【００３４】次に、本発明の半導体装置の実施の形態の
第３の例を図５（ｃ）に基づいて説明する。本例は、図
１（ｃ）に示す第１の例の半導体チップ搭載用基板を用
いた半導体装置で、第２の例の半導体同値に放熱板１１
５を設けたものである。作製は、上記の第２の半導体装
置の作製法にて同様に作製できる。Next, a third embodiment of the semiconductor device according to the present invention will be described with reference to FIG. This example is a semiconductor device using the semiconductor chip mounting substrate of the first example shown in FIG. 1C, and the heat sink 11 has the same value as the semiconductor of the second example.
5 is provided. The semiconductor device can be manufactured in a similar manner by the above-described method for manufacturing the second semiconductor device.
【００３５】次に、本発明の半導体装置の実施の形態の
第４の例を図６（ａ）に基づいて説明する。本例は、図
２（ａ）に示す第４の例の半導体チップ搭載用基板を用
い凹部に半導体チップを嵌め込んで搭載したものであ
る。基本的には、第１の例の半導体装置の製法と同様に
して、その作製を行なうことができる。Next, a fourth embodiment of the semiconductor device according to the present invention will be described with reference to FIG. In this example, a semiconductor chip is fitted into a recess and mounted using the semiconductor chip mounting substrate of the fourth example shown in FIG. Basically, it can be manufactured in the same manner as the method of manufacturing the semiconductor device of the first example.
【００３６】次に、本発明の半導体装置の実施の形態の
第５の例を図６（ｂ）に基づいて説明する。本例は、図
１に示す第１の例の半導体チップ搭載用基板において、
半導体チップ搭載領域がダウンセットされた構造で、図
２（ｂ）に示す第５の例の半導体チップ搭載用基板を用
い、第１の例の半導体装置の製法と同様にして、その作
製を行なうことができる。Next, a fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIG. This example is based on the semiconductor chip mounting substrate of the first example shown in FIG.
The semiconductor chip mounting area is down-set, and the semiconductor chip mounting substrate of the fifth example shown in FIG. 2B is used, and its manufacture is performed in the same manner as in the method of manufacturing the semiconductor device of the first example. be able to.
【００３７】[0037]
【実施例】実施例は、図１（ａ）に示す第１の例の半導
体チップ搭載用基板を作製し、更に、図５（ａ）に示す
第１の例の半導体装置を作製したものである。以下のよ
うにして、図１（ａ）に示す第１の例の半導体チップ搭
載用基板を作製した。図３に基づいて説明する。先ず、
０. ２ｍｍ厚の銅層からなる金属材料１１０の一面に、
ポリイミドフィルム（宇部興産株式会社製、ユーピレッ
クス）の片面に、熱可塑ポリイミド、その反対面にスパ
ッタリング法により、Ｎｉ層、Ｃｕ層を、それぞれ５０
０Å、２５００Å厚に形成したフィルムを熱圧着した積
層材を形成し（図３（ａ））、ビアホール形成箇所に、
炭酸ガスレーザを用い、略１００μｍφの孔部を形成
し、更にレジストを剥離した。（図３（ｂ））EXAMPLE In the example, the semiconductor chip mounting substrate of the first example shown in FIG. 1A was manufactured, and further, the semiconductor device of the first example shown in FIG. 5A was manufactured. is there. The semiconductor chip mounting substrate of the first example shown in FIG. 1A was manufactured as follows. This will be described with reference to FIG. First,
On one side of a metal material 110 made of a 0.2 mm thick copper layer,
One side of a polyimide film (upilex manufactured by Ube Industries, Ltd.) is coated with thermoplastic polyimide, and the other side is coated with a Ni layer and a Cu layer by sputtering, respectively.
A laminate formed by thermocompression bonding of a film formed to a thickness of 0 ° and 2500 ° is formed (FIG. 3A).
Using a carbon dioxide laser, a hole having a diameter of about 100 μm was formed, and the resist was peeled off. (FIG. 3 (b))
【００３８】次いで、過マンガン酸カリウム水溶液で残
渣を取るデスミア処理を行なった後、絶縁層１２０の孔
部１４０の側壁を導電化する、導電化処理をダイレクト
プレーティング法にて行なった。尚、ダイレクトプレー
ティング法は、カーボン等の有機導電性ポリマー、パラ
ジウム等により、絶縁層面を活性化させ、導電性とする
もので、これにより、絶縁層面上に電解めっきを確実に
行なえる。Then, the residue is left with an aqueous solution of potassium permanganate.
After performing a desmearing process for removing the residue , a conductivity-imparting process for making the side wall of the hole portion 140 of the insulating layer 120 conductive was performed by a direct plating method. In the direct plating method, the surface of the insulating layer is activated by an organic conductive polymer such as carbon, palladium, or the like to make the surface conductive, whereby the electrolytic plating can be reliably performed on the surface of the insulating layer.
【００３９】次いで、レジストとして、ＡＱ２５５８
（旭化成工業株式会社製）を用い、配線部の形状に合
せ、２５μｍの膜厚で第１のレジストパターン１５０を
形成した。（図３（ｃ）） レジストを全面に塗布乾燥後、所定のパターン版にて密
着露光し、所定の現像液で現像を行なった。配線形成用
レジストが形成された。Next, AQ2558 was used as a resist.
Using Asahi Kasei Corporation, a first resist pattern 150 having a thickness of 25 μm was formed in accordance with the shape of the wiring portion. (FIG. 3 (c)) After applying and drying the resist on the entire surface, the resist was exposed in close contact with a predetermined pattern plate and developed with a predetermined developing solution. A wiring forming resist was formed.
【００４０】次いで、金属材料１１０、薄い導電層１３
０を給電層として、以下の条件にて、銅めっきを行い、
配線部やビアホールを形成した。（図３（ｄ））配線部
のめっき厚は１５μｍであった。 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 ２０分Next, the metal material 110 and the thin conductive layer 13
Copper plating is performed under the following conditions using 0 as a power supply layer,
Wiring portions and via holes were formed. (FIG. 3D) The plating thickness of the wiring portion was 15 μm. <Electrolytic copper plating> Copper sulfate (pentahydrate) 70 g / l Sulfuric acid 200 g / l Hydrochloric acid 0.5 ml / l Superslow 2000 Brightener 10 ml / l Superslow 2000 corrector 5 ml / l Temperature 20 ° C. Current density 4 A / dm 2 Time 20 minutes
【００４１】次いで、レジストとして、α３４０（東京
応化工業株式会社製）を用い、内部端子および外部端子
形成領域のみ開口して、４０μｍの膜厚で第２のレジス
トパターン１７０を形成した。（図３（ｅ）） レジストを全面に塗布乾燥後、所定のパターン版にて密
着露光し、所定の現像液で現像を行なった。次いで、金
属材料１１０、薄い導電層１３０を給電層として、以下
の条件にて、ニッケルめっき、Ａｕめっきをこの順に行
い、Ａｕめっき部１８０を形成した。（図３（ｆ）） ニッケルめっき厚、Ａｕめっき厚は、それぞれ、は４μ
ｍ、０. ３μｍであった。 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解金めっき＞ テンペレジスト Ｋ−９１Ｓ（日本高純度化学社製） 温度 ６０℃ 電流密度 ０. ４Ａ／ｄｍ2 時間 １分Next, α340 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) was used as a resist, and only the internal terminal and external terminal formation regions were opened to form a second resist pattern 170 having a thickness of 40 μm. (FIG. 3 (e)) After applying and drying a resist on the entire surface, the resist was exposed in close contact with a predetermined pattern plate and developed with a predetermined developing solution. Next, using the metal material 110 and the thin conductive layer 130 as a power supply layer, nickel plating and Au plating were performed in this order under the following conditions to form an Au plated portion 180. (FIG. 3 (f)) The nickel plating thickness and the Au plating thickness are each 4 μm.
m, 0.3 μm. <Electrolytic matte nickel plating> WHN plating solution (manufactured by Nippon Kojundo Chemical Co., Ltd.) Temperature 50 ° C. Current density 1 A / dm 2 hours 1 minute <Electrolytic gold plating> Temper resist K-91S (manufactured by Nippon Kojundo Chemical Co., Ltd.) Temperature 60 ℃ Current density 0.4 A / dm 2 hours 1 minute
【００４２】次いで、第２のレジストパターン１７０、
第１のレジストパターン１５０を所定の剥離液アルカス
トリップＨＴＯ（ニチゴー・モートン株式会社製）で剥
離除去した（図３（ｇ））後、露出した薄い導電層１３
０を５％硫酸によりソフトエッチングして除去し、図１
（ａ）に示す半導体チップ搭載用基板を形成した。（図
３（ｈ））Next, a second resist pattern 170,
After the first resist pattern 150 is stripped and removed with a predetermined stripper Alkastrip HTO (manufactured by Nichigo Morton Co., Ltd.) (FIG. 3G), the exposed thin conductive layer 13 is removed.
0 was removed by soft etching with 5% sulfuric acid.
The substrate for mounting a semiconductor chip shown in FIG. (FIG. 3 (h))
【００４３】次いで、得られた半導体チップ搭載用基板
を用い、以下のようにして、図５（ａ）に示す第１の例
の半導体装置を形成した。先ず、半導体チップ搭載用基
板の外部端子１６２の半田ボール配設側、および半導体
チップ搭載領域を開けて、配線部側をソルダーレジスト
（太陽インキ製造株式会社製、ＡＵＳ４０２）で覆った
後、絶縁層１２０の所定位置に半導体チップを、その端
子部が上（露出する側）になるようして搭載した。次い
で、半導体チップの端子部と半導体チップ搭載用基板の
内部端子１８０とをボンディングワイヤ２２０にて接続
した。次いで、半導体チップ搭載用基板の外部端子１６
２のＡｕめっき部１８０上に、リフロー法により半田ボ
ールを配設した。更に、半導体チップ搭載領域を、ポッ
ティング法によりエポキシ系の封止用樹脂覆い、図５
（ａ）に示す半導体装置を得た。Next, using the obtained semiconductor chip mounting substrate, a semiconductor device of the first example shown in FIG. 5A was formed as follows. First, the side on which the solder terminals of the external terminals 162 of the semiconductor chip mounting substrate and the semiconductor chip mounting area are provided is opened, and the wiring side is covered with a solder resist (AUS402 manufactured by Taiyo Ink Mfg. Co., Ltd.). A semiconductor chip was mounted at a predetermined position 120 such that its terminal portion was on the upper side (exposed side). Next, the terminal portion of the semiconductor chip and the internal terminal 180 of the semiconductor chip mounting substrate were connected by a bonding wire 220. Next, the external terminals 16 of the semiconductor chip mounting substrate
Solder balls were arranged on the Au plated portion 180 by a reflow method. Further, the semiconductor chip mounting area is covered with an epoxy-based sealing resin by a potting method.
The semiconductor device shown in FIG.
【００４４】[0044]
【発明の効果】本発明は、上記のように、電気特性上か
ら本来不要である電解めっきの給電用のリード配線の一
部が、残存しない構造の、外部端子をエリアアレイ配列
させた半導体チップ搭載用基板と、これを用いた半導体
装置の提供を可能とした。同時に、そのような半導体チ
ップ搭載用基板の製造方法の提供を可能とした。これに
より、特に、電気特性、放熱性に優れたエリアアレイタ
イプの半導体装置の提供を可能とした。As described above, the present invention provides a semiconductor chip in which external terminals are arranged in an area array with a structure in which a part of a lead wire for power supply of electrolytic plating, which is originally unnecessary due to electrical characteristics, does not remain. It has become possible to provide a mounting substrate and a semiconductor device using the same. At the same time, it has become possible to provide a method for manufacturing such a semiconductor chip mounting substrate. As a result, it has become possible to provide an area array type semiconductor device having excellent electric characteristics and heat dissipation.
【図１】図１（ａ）は本発明の半導体チップ搭載用基板
の実施の形態の第１の例の概略断面図で、図１（ｂ）は
本発明の半導体チップ搭載用基板の実施の形態の第２の
例の概略断面図で、図１（ｃ）は本発明の半導体チップ
搭載用基板の実施の形態の第３の例の概略断面図であ
る。FIG. 1A is a schematic sectional view of a first example of an embodiment of a substrate for mounting a semiconductor chip of the present invention, and FIG. 1B is a sectional view of an embodiment of a substrate for mounting a semiconductor chip of the present invention. FIG. 1C is a schematic sectional view of a second example of the embodiment, and FIG. 1C is a schematic sectional view of a third example of the embodiment of the semiconductor chip mounting substrate of the present invention.
【図２】図２（ａ）は本発明の半導体チップ搭載用基板
の実施の形態の第４の例の概略断面図で、図２（ｂ）は
本発明の半導体チップ搭載用基板の実施の形態の第５の
例の概略断面図である。FIG. 2A is a schematic sectional view of a fourth embodiment of the semiconductor chip mounting substrate according to the present invention, and FIG. 2B is an embodiment of the semiconductor chip mounting substrate according to the present invention. It is a schematic sectional drawing of the 5th example of a form.
【図３】図１（ａ）に示す第１の例の半導体チップ搭載
用基板の製造工程図FIG. 3 is a manufacturing process diagram of the semiconductor chip mounting substrate of the first example shown in FIG.
【図４】図１（ｂ）に示す第２の例の半導体チップ搭載
用基板の製造工程図FIG. 4 is a manufacturing process diagram of the semiconductor chip mounting substrate of the second example shown in FIG.
【図５】図５（ａ）、図５（ｂ）、図５（ｃ）はそれぞ
れ本発明の半導体装置の実施の形態例の概略断面図であ
る。FIGS. 5A, 5B, and 5C are schematic cross-sectional views of a semiconductor device according to an embodiment of the present invention.
【図６】図６（ａ）、図６（ｂ）はそれぞれ本発明の半
導体装置の実施の形態例の実施の形態例の概略断面図で
ある。6A and 6B are schematic cross-sectional views of an embodiment of a semiconductor device according to the present invention.
１１０ 金属材料（金属板材） １１３ グランド部 １１５ 放熱板 １１７ 凹部 １１８ 貫通部 １２０ 絶縁層 １３０ 薄い導電層 １４０ 孔部 １５０ 第１のレジストパターン １５５ 開口 １６０ 電解めっき層 １６１ 内部端子 １６２ 外部端子 １６３ リード配線 １６５ （充填タイプの）ビアホール １７０ 第２のレジストパターン １８０ Ａｕめっき部 １９０ 放熱板 ２１０ 半導体チップ ２２０ ボンディングワイヤ ２３０ ソルダーレジスト ２４０ 半田ボール ２５０、２５５ 封止用樹脂 110 Metal material (metal plate material) 113 Ground part 115 Heat radiating plate 117 Concave part 118 Penetration part 120 Insulating layer 130 Thin conductive layer 140 Hole part 150 First resist pattern 155 Opening 160 Electrolytic plating layer 161 Internal terminal 162 External terminal 163 Lead wiring 165 Via hole (of filling type) 170 Second resist pattern 180 Au plated part 190 Heat sink 210 Semiconductor chip 220 Bonding wire 230 Solder resist 240 Solder ball 250, 255 Sealing resin
Claims (10)
続する為の内部端子を少なくとも含む配線部を設け、絶
縁層の第二の面に、必要に応じリード配線を設け、外部
回路と接続する為の外部端子および／またはグランド部
を形成し、外部端子を第１の面側ないし第２の面側にエ
リアアレイ配列して配設した、半導体チップ搭載用配線
部材であって、前記絶縁層の第一の面の配線部と、第二
の面の外部端子および／またはグランド部とが、絶縁層
を貫通する充填タイプのビアホールを介して電気的に接
続しており、内部端子と外部端子の表面部には部分的に
電解Ａｕめっきが施されたもので、内部端子と外部端子
に部分的に電解Ａｕめっきを施す為のめっきリード線
が、エッチング除去され、残存していないことを特徴と
する半導体チップ搭載用基板。A wiring portion including at least an internal terminal for connecting to a semiconductor chip is provided on a first surface of the insulating layer, and a lead wiring is provided on a second surface of the insulating layer as needed, and an external circuit is provided. A wiring member for mounting a semiconductor chip, wherein an external terminal and / or a ground portion for connecting to the external device are formed, and the external terminal is arranged in an area array on a first surface side or a second surface side, A wiring portion on a first surface of the insulating layer and an external terminal and / or a ground portion on a second surface are electrically connected to each other through a filling-type via hole penetrating the insulating layer; The surface of the external terminals is partially plated with electrolytic Au, and the plating lead wires for partially plating the internal terminals and the external terminals with electrolytic Au are removed by etching and are not left. Semiconductor chip mounting characterized by that Substrate.
みに、内部端子とリード配線にて接続した外部端子を設
け、且つ、第二の面に、グランドを設けていることを特
徴とする半導体チップ搭載用基板。2. The method according to claim 1, wherein an external terminal connected to the internal terminal by a lead wiring is provided only on the first surface of the insulating layer, and a ground is provided on the second surface. Semiconductor chip mounting substrate.
プ搭載領域を貫通させ、半導体チップ搭載領域に搭載側
を凹ます凹部および／または貫通孔を形成したグランド
を、絶縁層の第二の面略全面に設けており、更に、グラ
ンドの絶縁層側でない面に放熱板が配設されていること
を特徴とする半導体チップ搭載用基板。3. The ground according to claim 2, wherein the ground having a recess and / or a through-hole formed in the insulating layer penetrates the semiconductor chip mounting area and recesses the mounting side in the semiconductor chip mounting area. A semiconductor chip mounting substrate, which is provided on substantially the entire surface and further provided with a heat sink on a surface of the ground that is not on the insulating layer side.
がダウンセットされていることを特徴とする半導体チッ
プ搭載用基板。4. The semiconductor chip mounting substrate according to claim 2, wherein the semiconductor chip mounting portion is down-set.
部端子を設けていることを特徴とする半導体チップ搭載
用基板。5. The semiconductor chip mounting substrate according to claim 1, wherein external terminals are provided only on the second surface.
部材とを接続する為の内部端子、外部端子を含む配線部
を設け、第二の面にグランド部を形成し、且つ、外部端
子を第１の面側にエリアアレイ配列して配設した、半導
体チップ搭載用配線部材で、前記絶縁層の第一の面の配
線部と第二の面のグランド部とが、絶縁層を貫通する充
填タイプのビアホールを介して電気的に接続し、且つ、
内部端子と外部端子の表面部には部分的に電解Ａｕめっ
きが施された、半導体チップ搭載用基板の製造方法であ
って、順に、（ａ）金属板材の一面に、絶縁層を介し
て、後に行なうソフトエッチングが可能な厚さに薄い導
電層を形成した積層材に対し、ビアホール形成領域の薄
い導電層、絶縁層を孔開けし、ビアホール形成用の孔部
を形成する、孔開け工程と、（ｂ）薄い導電層上に、形
成する配線部の形状に合せた開口を有する第１のレジス
トパターンを形成するレジストパターン形成工程と、
（ｃ）金属板材、薄い導電層を給電層として、電解めっ
きを行い、レジストパターンの開口およびビアホール形
成用の孔部に電解めっき層を形成し、これにより、絶縁
層の第一の面の配線部と充填タイプのビアホールとを作
成する、電解めっき工程と、（ｄ）内部端子と外部端子
の表面部に部分的に電解Ａｕめっきを施すための開口を
設けた第２のレジストパターンを形成した後、第２のレ
ジストパターンの開口から露出した電解めっき工程によ
り形成された電解めっき層上に、金属板材および／また
は薄い導電層を給電層として、電解めっきを行い、Ａｕ
めっきを形成する、部分Ａｕめっき工程と、（ｅ）第２
のレジストパターンおよび第１のレジストパターンを剥
離除去した後、絶縁層の第一の面の配線部と充填タイプ
のビアホールを損なわないように、露出した薄い導電層
をソフトエッチングによりエッチング除去する、ソフト
エッチング工程とを行い、金属板材をそのままグランド
部とすることを特徴とする半導体チップ搭載用基板の製
造方法。6. A wiring portion including an internal terminal and an external terminal for connecting a semiconductor chip and a wiring member is provided on a first surface of an insulating layer, and a ground portion is formed on a second surface. A wiring member for mounting a semiconductor chip in which terminals are arranged in an area array on a first surface side, wherein a wiring portion on a first surface and a ground portion on a second surface of the insulating layer form an insulating layer. It is electrically connected through a filling type via hole that penetrates, and
A method for manufacturing a substrate for mounting a semiconductor chip, wherein a surface portion of an internal terminal and an external terminal is partially subjected to electrolytic Au plating, wherein (a) one surface of a metal plate material is interposed via an insulating layer, A hole forming step of forming a hole for forming a via hole by forming a hole in a thin conductive layer and an insulating layer in a via hole forming region for a laminated material having a thin conductive layer formed to a thickness capable of performing soft etching later. (B) forming a first resist pattern having an opening corresponding to the shape of the wiring portion to be formed on the thin conductive layer;
(C) Electroplating is performed by using the metal plate material and the thin conductive layer as a power supply layer, and an electrolytic plating layer is formed in the opening of the resist pattern and the hole for forming the via hole, thereby forming the wiring on the first surface of the insulating layer. (D) forming a second resist pattern provided with an opening for partially applying electrolytic Au plating to the surface portions of the internal terminal and the external terminal. Thereafter, electrolytic plating is performed on the electrolytic plating layer formed by the electrolytic plating step exposed from the opening of the second resist pattern using the metal plate material and / or the thin conductive layer as a power supply layer, and Au is formed.
A partial Au plating step for forming plating, and (e) a second Au plating step.
After stripping and removing the resist pattern and the first resist pattern, the exposed thin conductive layer is removed by soft etching so as not to damage the wiring portion on the first surface of the insulating layer and the filled-type via hole. A method for manufacturing a substrate for mounting a semiconductor chip, comprising: performing an etching step; and using a metal plate material as a ground portion as it is.
程後、半導体チップ搭載部分をダウンセットする、ダウ
ンセット処理を行なうことを特徴とする半導体チップ搭
載用基板の製造方法。7. The method for manufacturing a semiconductor chip mounting substrate according to claim 6, wherein after the soft etching step, a downset process is performed to downset the semiconductor chip mounting portion.
部材とを接続する為の内部端子を少なくとも含む配線部
を設け、第二の面に外部回路と接続する為の外部端子を
形成し、外部端子を第２の面側にエリアアレイ配列して
配設した、半導体チップ搭載用配線部材で、前記絶縁層
の第一の面の配線部と第二の面の外部端子とが、絶縁層
を貫通する充填タイプのビアホールを介して電気的に接
続し、且つ、内部端子と外部端子の表面部には部分的に
電解Ａｕめっきが施された、半導体チップ搭載用基板の
製造方法であって、順に、（ａ）金属板材の一面に、絶
縁層を介して、後に行なうソフトエッチングが可能な厚
さに薄い導電層を形成した積層材に対し、ビアホール形
成領域の薄い導電層、絶縁層を孔開けし、ビアホール形
成用の孔部を形成する、孔開け工程と、（ｂ）薄い導電
層上に、形成する配線部の形状に合せた開口を有する第
１のレジストパターンを形成するレジストパターン形成
工程と、（ｃ）金属板材、薄い導電層を給電層として、
電解めっきを行い、レジストパターンの開口およびビア
ホール形成用の孔部に電解めっき層を形成し、これによ
り、絶縁層の第一の面の配線部と充填タイプのビアホー
ルとを作成する、電解めっき工程と、（ｄ）形成された
電解めっき層の内部端子となる表面部および金属板材の
外部端子となる表面部に、部分的に電解Ａｕめっきを施
すための開口を設けた第２のレジストパターンを、絶縁
層の第一の面および第二の面に形成した後、第２のレジ
ストパターンの開口から露出した電解めっき工程により
形成された電解めっき層上に、金属板材および／または
薄い導電層を給電層として、電解めっきを行い、Ａｕめ
っきを形成する、部分Ａｕめっき工程と、（ｅ）第２の
レジストパターンおよび第１のレジストパターンを剥離
除去した後、絶縁層の第一の面の配線部と充填タイプの
ビアホールを損なわないように、露出した薄い導電層を
ソフトエッチングによりエッチング除去する、ソフトエ
ッチング工程とを行い、（ｆ）金属板材の外部端子形成
領域を覆う第３のレジストパターンを形成し、金属材料
の外部端子形成領域以外をエッチングする、エッチング
工程とを有することを特徴とする半導体チップ搭載用基
板の製造方法。8. A wiring portion including at least an internal terminal for connecting a semiconductor chip and a wiring member is provided on a first surface of an insulating layer, and an external terminal for connecting to an external circuit is formed on a second surface. In the wiring member for mounting a semiconductor chip, the external terminals are arranged in an area array on the second surface side, wherein the wiring portion on the first surface of the insulating layer and the external terminals on the second surface are: A method for manufacturing a substrate for mounting a semiconductor chip, wherein the substrate is electrically connected through a filling-type via hole penetrating an insulating layer, and a surface portion of an internal terminal and an external terminal is partially subjected to electrolytic Au plating. Then, in order, (a) a laminated material in which a thin conductive layer is formed on one surface of a metal plate material via an insulating layer so as to be capable of being soft-etched later, Drill the layer to form holes for via holes (B) forming a first resist pattern having an opening corresponding to the shape of a wiring portion to be formed on a thin conductive layer; and (c) forming a metal plate material and a thin conductive layer. Layer as a power supply layer,
An electrolytic plating step of performing electrolytic plating, forming an electrolytic plating layer in the opening of the resist pattern and a hole for forming a via hole, and thereby forming a wiring portion on the first surface of the insulating layer and a filling type via hole; And (d) a second resist pattern provided with an opening for partially applying electrolytic Au plating to a surface portion serving as an internal terminal of the formed electrolytic plating layer and a surface portion serving as an external terminal of the metal plate material. After forming on the first surface and the second surface of the insulating layer, a metal plate material and / or a thin conductive layer is formed on the electrolytic plating layer formed by the electrolytic plating step exposed from the opening of the second resist pattern. As a power supply layer, electrolytic plating is performed to form Au plating, a partial Au plating step, and (e) insulating after removing and removing the second resist pattern and the first resist pattern. A soft etching step of etching away the exposed thin conductive layer by soft etching so as not to damage the wiring portion on the first surface and the filling type via hole, and (f) forming an external terminal formation region of the metal plate material. Forming a third resist pattern to cover and etching a region other than the external terminal formation region of the metal material.
後、レジストパターン形成工程前に、デスミア処理を行
い、絶縁層の孔部の側壁を導電化する導電化処理を行な
うことを特徴とする半導体チップ搭載用基板の製造方
法。9. The method according to claim 6, wherein a desmearing process is performed after the hole forming step and before the resist pattern forming step, and a conductive process is performed to make the side wall of the hole portion of the insulating layer conductive. A method for manufacturing a substrate for mounting a semiconductor chip.
用基板を用いたことを特徴とする半導体装置。10. A semiconductor device using the substrate for mounting a semiconductor chip according to claim 1.
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|---|---|---|---|---|
| JP2009212212A (en) * | 2008-03-03 | 2009-09-17 | Shinko Seisakusho:Kk | Method of manufacturing circuit board |
| JP2015035495A (en) * | 2013-08-08 | 2015-02-19 | 住友電工デバイス・イノベーション株式会社 | Semiconductor device and manufacturing method of the same |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114250A (en) * | 1985-11-14 | 1987-05-26 | Matsushita Electric Works Ltd | Manufacture of printed circuit board |
| JPH10284678A (en) * | 1997-04-03 | 1998-10-23 | Hitachi Ltd | Semiconductor device and manufacture therefor |
| JPH10321761A (en) * | 1997-05-20 | 1998-12-04 | Nippon Micron Kk | Semiconductor package |
| JPH11330301A (en) * | 1998-05-15 | 1999-11-30 | Hitachi Ltd | Semiconductor device and its mounting structure, resin wiring board and its manufacture |
| JP2000100988A (en) * | 1998-09-18 | 2000-04-07 | Sumitomo Metal Electronics Devices Inc | Pga package |
| JP2000216283A (en) * | 1999-01-20 | 2000-08-04 | Sony Corp | Wiring board for semiconductor device and manufacture of the same |
| JP2001093944A (en) * | 1999-09-24 | 2001-04-06 | Toppan Printing Co Ltd | Tape carrier and manufacturing method |
| JP2001358257A (en) * | 2000-06-16 | 2001-12-26 | Toppan Printing Co Ltd | Method for manufacturing substrate for semiconductor device |
-
2000
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114250A (en) * | 1985-11-14 | 1987-05-26 | Matsushita Electric Works Ltd | Manufacture of printed circuit board |
| JPH10284678A (en) * | 1997-04-03 | 1998-10-23 | Hitachi Ltd | Semiconductor device and manufacture therefor |
| JPH10321761A (en) * | 1997-05-20 | 1998-12-04 | Nippon Micron Kk | Semiconductor package |
| JPH11330301A (en) * | 1998-05-15 | 1999-11-30 | Hitachi Ltd | Semiconductor device and its mounting structure, resin wiring board and its manufacture |
| JP2000100988A (en) * | 1998-09-18 | 2000-04-07 | Sumitomo Metal Electronics Devices Inc | Pga package |
| JP2000216283A (en) * | 1999-01-20 | 2000-08-04 | Sony Corp | Wiring board for semiconductor device and manufacture of the same |
| JP2001093944A (en) * | 1999-09-24 | 2001-04-06 | Toppan Printing Co Ltd | Tape carrier and manufacturing method |
| JP2001358257A (en) * | 2000-06-16 | 2001-12-26 | Toppan Printing Co Ltd | Method for manufacturing substrate for semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212212A (en) * | 2008-03-03 | 2009-09-17 | Shinko Seisakusho:Kk | Method of manufacturing circuit board |
| JP2015035495A (en) * | 2013-08-08 | 2015-02-19 | 住友電工デバイス・イノベーション株式会社 | Semiconductor device and manufacturing method of the same |
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