JP2002055947A - バスシステム及びそのバス仲裁方法 - Google Patents
バスシステム及びそのバス仲裁方法Info
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Abstract
(57)【要約】
【課題】 SDRAMのような高速スレーブディバイスを採
用したバスシステムにおいてもバス使用効率をさらに向
上させうるバスシステム及びそのバス仲裁方法を提供す
る。 【解決手段】 バスシステムにおいて、(a) 少なくとも
１つのマスタディバイスからバス要求を受信し、所定仲
裁アルゴリズムによってアドレス/制御バスの使用を仲
裁する段階と、(b) 仲裁の結果による順序通りアドレス
/制御バスを通じてマスタディバイスからデータ伝送の
準備のための情報を含むアクセスコマンドパケットを受
信して対応スレーブディバイスに伝送する段階と、(c)
スレーブディバイスから対応データの伝送準備完了を受
信する段階と、(d) マスタディバイスにデータ伝送を通
知する段階と、(e) データバスを通じてデータが伝送さ
れる段階とを含むことを特徴とする。
用したバスシステムにおいてもバス使用効率をさらに向
上させうるバスシステム及びそのバス仲裁方法を提供す
る。 【解決手段】 バスシステムにおいて、(a) 少なくとも
１つのマスタディバイスからバス要求を受信し、所定仲
裁アルゴリズムによってアドレス/制御バスの使用を仲
裁する段階と、(b) 仲裁の結果による順序通りアドレス
/制御バスを通じてマスタディバイスからデータ伝送の
準備のための情報を含むアクセスコマンドパケットを受
信して対応スレーブディバイスに伝送する段階と、(c)
スレーブディバイスから対応データの伝送準備完了を受
信する段階と、(d) マスタディバイスにデータ伝送を通
知する段階と、(e) データバスを通じてデータが伝送さ
れる段階とを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はバスシステム及びそ
のバス仲裁方法に係り、特に複数のマスタディバイス、
複数のスレーブディバイス、及び前記マスタディバイス
とスレーブディバイスとを連結するアドレス/制御バス
とデータバスとを含むバスシステム及びそのバス仲裁方
法に関する。
のバス仲裁方法に係り、特に複数のマスタディバイス、
複数のスレーブディバイス、及び前記マスタディバイス
とスレーブディバイスとを連結するアドレス/制御バス
とデータバスとを含むバスシステム及びそのバス仲裁方
法に関する。
【０００２】
【従来の技術】アービタはバスの使用権限を仲裁する役
割を担当する。従来のバスシステムにおいて、アービタ
は複数のマスタディバイスからバス使用要求を受信して
固有の仲裁アルゴリズムによってバス使用要求を仲裁
し、仲裁結果による順序通りマスタディバイスにバス所
有権を許与する。バス所有権を譲りうけたマスタディバ
イスは対応スレーブディバイスとのデータ送/受信が完
了するまでバス使用権を独占する。ここで、バスはアド
レス/制御バス、及びデータバスを共に意味する。これ
らバスに対する使用時点が一致するスレーブディバイス
の場合には、従来のアービタによる仲裁方式に特に問題
はなかった。
割を担当する。従来のバスシステムにおいて、アービタ
は複数のマスタディバイスからバス使用要求を受信して
固有の仲裁アルゴリズムによってバス使用要求を仲裁
し、仲裁結果による順序通りマスタディバイスにバス所
有権を許与する。バス所有権を譲りうけたマスタディバ
イスは対応スレーブディバイスとのデータ送/受信が完
了するまでバス使用権を独占する。ここで、バスはアド
レス/制御バス、及びデータバスを共に意味する。これ
らバスに対する使用時点が一致するスレーブディバイス
の場合には、従来のアービタによる仲裁方式に特に問題
はなかった。
【０００３】しかし、最近のバスシステムはスレーブデ
ィバイスとしてSDRAMのような高速メモリを採用してい
る。SDRAMのような高速メモリはアドレス/制御バスとデ
ータバスの使用時点とが一致していない。すなわち、SD
RAMにアドレス、リード／ライトフラグなどアドレス/制
御信号が入力されれば、所定の待ち時間(latency time)
が経過した後にデータの入/出力が可能となる。これに
より、マスタディバイスがアドレス/制御バス及びデー
タバスの使用権を独占する間に、実際のアドレス/制御
バスまたはデータバスの占有時間は長くない。すなわ
ち、従来のアドレス/制御バス及びデータバスの両者に
対して同時に一定時間独占権を付与する従来の仲裁方式
によればアドレス/制御バスとデータバスのアイドルク
ロック数が多くてバスの使用効率が低下される。
ィバイスとしてSDRAMのような高速メモリを採用してい
る。SDRAMのような高速メモリはアドレス/制御バスとデ
ータバスの使用時点とが一致していない。すなわち、SD
RAMにアドレス、リード／ライトフラグなどアドレス/制
御信号が入力されれば、所定の待ち時間(latency time)
が経過した後にデータの入/出力が可能となる。これに
より、マスタディバイスがアドレス/制御バス及びデー
タバスの使用権を独占する間に、実際のアドレス/制御
バスまたはデータバスの占有時間は長くない。すなわ
ち、従来のアドレス/制御バス及びデータバスの両者に
対して同時に一定時間独占権を付与する従来の仲裁方式
によればアドレス/制御バスとデータバスのアイドルク
ロック数が多くてバスの使用効率が低下される。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、SDRAMのような高速スレーブディバイスを採用
したバスシステムにおいてバス使用効率のさらに高いバ
スシステム及びそのバス仲裁方法を提供することであ
る。
目的は、SDRAMのような高速スレーブディバイスを採用
したバスシステムにおいてバス使用効率のさらに高いバ
スシステム及びそのバス仲裁方法を提供することであ
る。
【０００５】
【課題を解決するための手段】前記目的は、本発明によ
って、アドレス/制御バス、及びデータバスを備えたバ
スシステムにおいて、(a) 少なくとも１つのマスタディ
バイスからバス要求を受信し、所定仲裁アルゴリズムに
よってアドレス/制御バスの使用を仲裁する段階と、(b)
前記仲裁結果による順序通りアドレス/制御バスを通じ
て前記マスタディバイスからデータ伝送準備のための情
報を含むアクセスコマンドパケットを受信して対応する
スレーブディバイスに伝送する段階と、(c) 前記スレー
ブディバイスから対応するデータの伝送準備完了を受信
する段階と、(d) 前記マスタディバイスにデータ伝送を
通知する段階と、(e) 前記データバスを通じてデータが
伝送される段階とを含むことを特徴とするバス仲裁方法
によって達成される。
って、アドレス/制御バス、及びデータバスを備えたバ
スシステムにおいて、(a) 少なくとも１つのマスタディ
バイスからバス要求を受信し、所定仲裁アルゴリズムに
よってアドレス/制御バスの使用を仲裁する段階と、(b)
前記仲裁結果による順序通りアドレス/制御バスを通じ
て前記マスタディバイスからデータ伝送準備のための情
報を含むアクセスコマンドパケットを受信して対応する
スレーブディバイスに伝送する段階と、(c) 前記スレー
ブディバイスから対応するデータの伝送準備完了を受信
する段階と、(d) 前記マスタディバイスにデータ伝送を
通知する段階と、(e) 前記データバスを通じてデータが
伝送される段階とを含むことを特徴とするバス仲裁方法
によって達成される。
【０００６】ここで、(f) 前記スレーブディバイスから
データの伝送完了を受信する段階と、(g) 前記マスタデ
ィバイスにデータの伝送完了を通知する段階とをさらに
含むことが望ましい。
データの伝送完了を受信する段階と、(g) 前記マスタデ
ィバイスにデータの伝送完了を通知する段階とをさらに
含むことが望ましい。
【０００７】前記(c)段階は、(c１) 前記スレーブディ
バイスからデータ伝送開始、及び対応マスタディバイス
の識別子の含まれた伝送制御パケットを受信し、前記
(d)段階は、(d１) 前記識別子を有するマスタディバイ
スに前記データ伝送開始を通知することが望ましい。
バイスからデータ伝送開始、及び対応マスタディバイス
の識別子の含まれた伝送制御パケットを受信し、前記
(d)段階は、(d１) 前記識別子を有するマスタディバイ
スに前記データ伝送開始を通知することが望ましい。
【０００８】前記(f)段階は、(f１) 前記スレーブディ
バイスからデータ伝送完了、及び対応マスタディバイス
の識別子の含まれた伝送制御パケットを受信し、前記
(g)段階は、(g１) 前記識別子を有するマスタディバイ
スに前記データ伝送完了を通知することが望ましい。
バイスからデータ伝送完了、及び対応マスタディバイス
の識別子の含まれた伝送制御パケットを受信し、前記
(g)段階は、(g１) 前記識別子を有するマスタディバイ
スに前記データ伝送完了を通知することが望ましい。
【０００９】そして、前記アクセスコマンドパケット
は、データの伝送のためのアドレス、リード／ライトフ
ラグ、ビット幅、及び前記アクセスコマンドパケットを
発送したマスタディバイスの識別子を含み、バースト伝
送のためのバースト長さをさらに含むことが望ましい。
は、データの伝送のためのアドレス、リード／ライトフ
ラグ、ビット幅、及び前記アクセスコマンドパケットを
発送したマスタディバイスの識別子を含み、バースト伝
送のためのバースト長さをさらに含むことが望ましい。
【００１０】また、前記(e)段階のデータ伝送が失敗さ
れた場合、(h) 前記スレーブディバイスからデータアボ
ードを受信する段階と、(i) 対応マスタディバイスにデ
ータアボードを通知する段階と、(j) データを再伝送す
る段階とをさらに含むことが望ましい。
れた場合、(h) 前記スレーブディバイスからデータアボ
ードを受信する段階と、(i) 対応マスタディバイスにデ
ータアボードを通知する段階と、(j) データを再伝送す
る段階とをさらに含むことが望ましい。
【００１１】前記(h)段階は、(h') 前記スレーブディバ
イスからデータアボード及び前記対応マスタディバイス
の識別子を受信し、前記(i)段階は、(i') 前記識別子を
有するマスタディバイスに前記データアボードを伝送す
ることが特に望ましい。
イスからデータアボード及び前記対応マスタディバイス
の識別子を受信し、前記(i)段階は、(i') 前記識別子を
有するマスタディバイスに前記データアボードを伝送す
ることが特に望ましい。
【００１２】一方、本発明の他の分野によれば、前記目
的は、アドレス/制御バス及びデータバスを備えたバス
システムにおいて、所定の仲裁アルゴリズムによって前
記アドレス/制御バスの使用を仲裁するためのアービタ
と、前記アービタの仲裁結果による順序通り前記アドレ
ス/制御バスを通じてデータ伝送を準備するための情報
が含まれたアクセスコマンドパケットを前記アービタに
伝送し、前記アービタからのデータ伝送を通知されて前
記データバスを通じてデータを送受信するための少なく
とも１つのマスタディバイスと、前記アービタから前記
アクセスコマンドを受信して実行することによってデー
タ伝送準備完了を前記アービタに通知し、前記アービタ
の対応マスタディバイスへのデータ伝送通知によって前
記データバスを通じてデータを送受信するための少なく
とも１つのスレーブディバイスを含むことを特徴とする
バスシステムによって達成される。
的は、アドレス/制御バス及びデータバスを備えたバス
システムにおいて、所定の仲裁アルゴリズムによって前
記アドレス/制御バスの使用を仲裁するためのアービタ
と、前記アービタの仲裁結果による順序通り前記アドレ
ス/制御バスを通じてデータ伝送を準備するための情報
が含まれたアクセスコマンドパケットを前記アービタに
伝送し、前記アービタからのデータ伝送を通知されて前
記データバスを通じてデータを送受信するための少なく
とも１つのマスタディバイスと、前記アービタから前記
アクセスコマンドを受信して実行することによってデー
タ伝送準備完了を前記アービタに通知し、前記アービタ
の対応マスタディバイスへのデータ伝送通知によって前
記データバスを通じてデータを送受信するための少なく
とも１つのスレーブディバイスを含むことを特徴とする
バスシステムによって達成される。
【００１３】ここで、前記アービタは、前記スレーブデ
ィバイスからデータの伝送完了を受信して前記マスタデ
ィバイスにデータの伝送完了を通知することが望まし
い。また、前記スレーブディバイスは、データ伝送準備
完了の通知のために、データ伝送開始、及び対応マスタ
ディバイスの識別子が含まれた伝送制御パケットを前記
アービタに伝送し、前記アービタは、前記伝送制御パケ
ットに含まれた前記識別子を有するマスタディバイスに
データ伝送開始を通知することが望ましい。
ィバイスからデータの伝送完了を受信して前記マスタデ
ィバイスにデータの伝送完了を通知することが望まし
い。また、前記スレーブディバイスは、データ伝送準備
完了の通知のために、データ伝送開始、及び対応マスタ
ディバイスの識別子が含まれた伝送制御パケットを前記
アービタに伝送し、前記アービタは、前記伝送制御パケ
ットに含まれた前記識別子を有するマスタディバイスに
データ伝送開始を通知することが望ましい。
【００１４】また、前記スレーブは、データの伝送が完
了されると、データ伝送完了、及び対応マスタディバイ
スの識別子の含まれた伝送制御パケットを前記アービタ
に伝送し、前記アービタは、前記識別子を有するマスタ
ディバイスに前記データの伝送完了を通知することが効
率的である。
了されると、データ伝送完了、及び対応マスタディバイ
スの識別子の含まれた伝送制御パケットを前記アービタ
に伝送し、前記アービタは、前記識別子を有するマスタ
ディバイスに前記データの伝送完了を通知することが効
率的である。
【００１５】そして、前記アクセスコマンドパケット
は、データの伝送のためのアドレス、リード／ライトフ
ラグ、ビット幅、及び前記アクセスコマンドパケットを
発送したマスタディバイスの識別子を含み、バースト伝
送のためのバースト長さをさらに含むことが特に効率的
である。
は、データの伝送のためのアドレス、リード／ライトフ
ラグ、ビット幅、及び前記アクセスコマンドパケットを
発送したマスタディバイスの識別子を含み、バースト伝
送のためのバースト長さをさらに含むことが特に効率的
である。
【００１６】また、前記スレーブディバイスは、データ
伝送が失敗した時、アボード及び前記対応マスタディバ
イスの識別子を含む伝送制御パケットを前記アービタに
伝送し、前記アービタは、前記伝送失敗の含まれた伝送
制御パケットに添付された識別子を有するマスタディバ
イスに前記アボードを伝送することがさらに効率的であ
る。
伝送が失敗した時、アボード及び前記対応マスタディバ
イスの識別子を含む伝送制御パケットを前記アービタに
伝送し、前記アービタは、前記伝送失敗の含まれた伝送
制御パケットに添付された識別子を有するマスタディバ
イスに前記アボードを伝送することがさらに効率的であ
る。
【００１７】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施形態を詳しく説明する。図１は本発
明の望ましい実施形態に係るバスシステムの概略図であ
る。図１を参照すれば、バスシステム１００は、複数の
マスタディバイス１１、１２、１３、１４、複数のスレ
ーブディバイス２１、２２、２３、２４、２５、及びア
ービタ３を含む。一方、複数のマスタディバイス１１、
１２、１３、１４、及び複数のスレーブディバイス２
１、２２、２３、２４、２５は、単純化のためにデータ
バス（図示せず）により連結されている。データバス
は、データ伝送速度の相異なるメインデータバスとロー
カルデータバスとを含むことができる。
発明の望ましい実施形態を詳しく説明する。図１は本発
明の望ましい実施形態に係るバスシステムの概略図であ
る。図１を参照すれば、バスシステム１００は、複数の
マスタディバイス１１、１２、１３、１４、複数のスレ
ーブディバイス２１、２２、２３、２４、２５、及びア
ービタ３を含む。一方、複数のマスタディバイス１１、
１２、１３、１４、及び複数のスレーブディバイス２
１、２２、２３、２４、２５は、単純化のためにデータ
バス（図示せず）により連結されている。データバス
は、データ伝送速度の相異なるメインデータバスとロー
カルデータバスとを含むことができる。
【００１８】一般に、マスタディバイス１１、１２、１
３、１４はプロセッサーまたはDMAディバイスであり、
スレーブディバイス２１、２２、２３、２４、２５はRA
M、ROMなどのメモリ、入出力ディバイス、またはその他
の周辺装置を意味する。マスタディバイス１１、１２、
１３、１４のそれぞれは他のマスタディバイス１１、１
２、１３、１４に関するスレーブディバイスになること
ができる。また、マスタディバイス及びスレーブディバ
イスの数は必要に応じて多様に変更できる。
３、１４はプロセッサーまたはDMAディバイスであり、
スレーブディバイス２１、２２、２３、２４、２５はRA
M、ROMなどのメモリ、入出力ディバイス、またはその他
の周辺装置を意味する。マスタディバイス１１、１２、
１３、１４のそれぞれは他のマスタディバイス１１、１
２、１３、１４に関するスレーブディバイスになること
ができる。また、マスタディバイス及びスレーブディバ
イスの数は必要に応じて多様に変更できる。
【００１９】アービタ３は、従来のバスシステムのアー
ビタがアドレス/制御バスに関する所有権をマスタディ
バイスに付与することによって、マスタディバイスがス
レーブディバイスを直接制御し、スレーブディバイスか
らの応答を処理していたこととは違って、アドレス/制
御バスの所有権をマスタディバイス１１、１２、１３、
１４に付与しない。すなわち、アービタ３はマスタディ
バイス１１、１２、１３、１４から出力されるアドレ
ス、リード／ライトフラグ、バースト伝送されるデータ
の大きさ、ビット幅など所定のデータの伝送のために必
要な情報(以下“アクセスコマンドパケット(Access Com
mand Packet)”と称する)を受信してスレーブディバイ
ス２１、２２、２３、２４、２５に伝達し、スレーブデ
ィバイス２１、２２、２３、２４、２５からの応答を処
理する。
ビタがアドレス/制御バスに関する所有権をマスタディ
バイスに付与することによって、マスタディバイスがス
レーブディバイスを直接制御し、スレーブディバイスか
らの応答を処理していたこととは違って、アドレス/制
御バスの所有権をマスタディバイス１１、１２、１３、
１４に付与しない。すなわち、アービタ３はマスタディ
バイス１１、１２、１３、１４から出力されるアドレ
ス、リード／ライトフラグ、バースト伝送されるデータ
の大きさ、ビット幅など所定のデータの伝送のために必
要な情報(以下“アクセスコマンドパケット(Access Com
mand Packet)”と称する)を受信してスレーブディバイ
ス２１、２２、２３、２４、２５に伝達し、スレーブデ
ィバイス２１、２２、２３、２４、２５からの応答を処
理する。
【００２０】図２は図１のアービタ３の詳細ブロック図
である。ただし、説明の便宜上、対応スレーブディバイ
スは部材番号２１のスレーブディバイスであると前提す
る。図２を参照すれば、アービタ３はマスタインターフ
ェース３１とスレーブインターフェース３２とを具備す
る。マスタインターフェース３１はマスタディバイス１
１、１２、１３、１４からアクセスコマンドパケットを
伝達されて対応スレーブディバイス２１に伝達する。ス
レーブインターフェース３２はアクセスコマンドパケッ
トを伝達されたスレーブディバイス２１から対応データ
の伝送準備完了を受信し、対応マスタディバイス１１、
１２、１３、１４にデータ伝送を通知し、これによりバ
スシステム１００に備えられたデータバス（図示せず）
を通じてデータが伝送される。
である。ただし、説明の便宜上、対応スレーブディバイ
スは部材番号２１のスレーブディバイスであると前提す
る。図２を参照すれば、アービタ３はマスタインターフ
ェース３１とスレーブインターフェース３２とを具備す
る。マスタインターフェース３１はマスタディバイス１
１、１２、１３、１４からアクセスコマンドパケットを
伝達されて対応スレーブディバイス２１に伝達する。ス
レーブインターフェース３２はアクセスコマンドパケッ
トを伝達されたスレーブディバイス２１から対応データ
の伝送準備完了を受信し、対応マスタディバイス１１、
１２、１３、１４にデータ伝送を通知し、これによりバ
スシステム１００に備えられたデータバス（図示せず）
を通じてデータが伝送される。
【００２１】換言すれば、アクセスコマンドパケットを
伝達されたスレーブディバイス２１が対応データ伝送の
ための準備を完了し、データ伝送を制御するための伝送
制御パケット(Transfer Control Packet)をスレーブイ
ンターフェース３２に出力し、スレーブインターフェー
ス３２はデータ伝送のためのデータ伝送パケット(Data
Transfer Packet)を対応マスタディバイス１１、１２、
１３、１４に出力する。
伝達されたスレーブディバイス２１が対応データ伝送の
ための準備を完了し、データ伝送を制御するための伝送
制御パケット(Transfer Control Packet)をスレーブイ
ンターフェース３２に出力し、スレーブインターフェー
ス３２はデータ伝送のためのデータ伝送パケット(Data
Transfer Packet)を対応マスタディバイス１１、１２、
１３、１４に出力する。
【００２２】図３は本発明の望ましい実施形態に係るア
クセスコマンドパケットの構成を説明するための図面で
ある。図３を参照すれば、アクセスコマンドパケット
は、データを書込/読出のために予め必要な各種の制御
情報を含む。具体的に、アドレス、リード／ライトフラ
グ、ビット幅、バースト長さ、対応マスタディバイス１
１、１２、１３、１４の識別子を含む。
クセスコマンドパケットの構成を説明するための図面で
ある。図３を参照すれば、アクセスコマンドパケット
は、データを書込/読出のために予め必要な各種の制御
情報を含む。具体的に、アドレス、リード／ライトフラ
グ、ビット幅、バースト長さ、対応マスタディバイス１
１、１２、１３、１４の識別子を含む。
【００２３】アドレスは、対応スレーブディバイス２１
から必要なデータを読出したり、スレーブディバイス２
１にデータを書込むためのアクセスの開始地点のアドレ
スを意味する。リード／ライトフラグは、データ伝送の
方向を知らせるインジケータの役割をする。リード／フ
ラグの場合には、データの読出しのための場合であって
スレーブディバイス２１から対応マスタディバイス１
１、１２、１３、１４にデータが伝送され、ライトフラ
グの場合にはデータの書込みのための場合であって対応
マスタディバイス１１、１２、１３、１４からスレーブ
ディバイス２１にデータを伝送させる。ビット幅はデー
タ伝送の幅を意味する。実際に、３２ビットメモリバス
システムでも常に３２ビットのデータ伝送がなされるの
ではなく、必要に応じて８ビット、または１６ビット単
位のデータ伝送がなされるために、データ伝送準備のた
めに伝送されるデータのビット幅を知らなければならな
い。バースト長さは、データのバースト伝送が行われる
時のバースト伝送の長さを意味する。スレーブディバイ
ス２１はバースト長さを既に知ってこそこれに基づいて
データ伝送を完了しうる。バースト伝送を支援するディ
バイスとしてはSDRAMのようなメモリディバイスが挙げ
られる。対応マスタディバイスの識別子は、スレーブデ
ィバイス２１をしてデータを伝送すべきマスタディバイ
ス１１、１２、１３、１４を知らせる。従来の仲裁方法
においてはマスタディバイスが直接スレーブディバイス
を制御するためにスレーブディバイスがマスタディバイ
スを識別する必要がなかったが、本発明ではアービタ３
が直接スレーブディバイス２１を制御する仲裁スキーム
(arbitration scheme)に従うためにスレーブディバイス
２１にデータ伝送対象のマスタディバイス１１、１２、
１３、１４を知らせる必要がある。
から必要なデータを読出したり、スレーブディバイス２
１にデータを書込むためのアクセスの開始地点のアドレ
スを意味する。リード／ライトフラグは、データ伝送の
方向を知らせるインジケータの役割をする。リード／フ
ラグの場合には、データの読出しのための場合であって
スレーブディバイス２１から対応マスタディバイス１
１、１２、１３、１４にデータが伝送され、ライトフラ
グの場合にはデータの書込みのための場合であって対応
マスタディバイス１１、１２、１３、１４からスレーブ
ディバイス２１にデータを伝送させる。ビット幅はデー
タ伝送の幅を意味する。実際に、３２ビットメモリバス
システムでも常に３２ビットのデータ伝送がなされるの
ではなく、必要に応じて８ビット、または１６ビット単
位のデータ伝送がなされるために、データ伝送準備のた
めに伝送されるデータのビット幅を知らなければならな
い。バースト長さは、データのバースト伝送が行われる
時のバースト伝送の長さを意味する。スレーブディバイ
ス２１はバースト長さを既に知ってこそこれに基づいて
データ伝送を完了しうる。バースト伝送を支援するディ
バイスとしてはSDRAMのようなメモリディバイスが挙げ
られる。対応マスタディバイスの識別子は、スレーブデ
ィバイス２１をしてデータを伝送すべきマスタディバイ
ス１１、１２、１３、１４を知らせる。従来の仲裁方法
においてはマスタディバイスが直接スレーブディバイス
を制御するためにスレーブディバイスがマスタディバイ
スを識別する必要がなかったが、本発明ではアービタ３
が直接スレーブディバイス２１を制御する仲裁スキーム
(arbitration scheme)に従うためにスレーブディバイス
２１にデータ伝送対象のマスタディバイス１１、１２、
１３、１４を知らせる必要がある。
【００２４】図４は本発明の望ましい実施形態による伝
送制御パケットの構成を説明するための図面である。図
４を参照すれば、伝送開始インジケータ(Data Transfer
Start Indicator)、伝送完了インジケータ(Data Trans
fer Finish Indicator)、アボード(Abort)、伝送遅延イ
ンジケータ(Data Stall Indicator)、伝送開始インジケ
ータが伝えられるマスタディバイス識別子、伝送完了イ
ンジケータが伝えられるマスタディバイス識別子、アボ
ードが伝えられるマスタディバイス識別子を含む。
送制御パケットの構成を説明するための図面である。図
４を参照すれば、伝送開始インジケータ(Data Transfer
Start Indicator)、伝送完了インジケータ(Data Trans
fer Finish Indicator)、アボード(Abort)、伝送遅延イ
ンジケータ(Data Stall Indicator)、伝送開始インジケ
ータが伝えられるマスタディバイス識別子、伝送完了イ
ンジケータが伝えられるマスタディバイス識別子、アボ
ードが伝えられるマスタディバイス識別子を含む。
【００２５】伝送開始インジケータはデータバスを通じ
てデータ伝送の開始時点を知らせる。伝送完了インジケ
ータはデータバスを通じてデータ伝送の完了時点を知ら
せる。アボードは色々な理由でデータの成功的な伝送が
完了されなかった場合に伝えられ、この際、アボードが
伝えられるべきマスタディバイスの識別子が共に伝えら
れる。伝送遅延インジケータはデータバスを通じたデー
タ伝送中に様々な理由でデータ伝送が遅延されなければ
ならないか、あるいは遅延される場合を知らせる。伝送
開始インジケータが伝えられるべきマスタディバイス識
別子、伝送完了インジケータが伝えられるべきマスタデ
ィバイス識別子、及び失敗が伝えられるべきマスタディ
バイス識別子は対応信号が各々伝えられるべきマスタデ
ィバイスを知らせる。
てデータ伝送の開始時点を知らせる。伝送完了インジケ
ータはデータバスを通じてデータ伝送の完了時点を知ら
せる。アボードは色々な理由でデータの成功的な伝送が
完了されなかった場合に伝えられ、この際、アボードが
伝えられるべきマスタディバイスの識別子が共に伝えら
れる。伝送遅延インジケータはデータバスを通じたデー
タ伝送中に様々な理由でデータ伝送が遅延されなければ
ならないか、あるいは遅延される場合を知らせる。伝送
開始インジケータが伝えられるべきマスタディバイス識
別子、伝送完了インジケータが伝えられるべきマスタデ
ィバイス識別子、及び失敗が伝えられるべきマスタディ
バイス識別子は対応信号が各々伝えられるべきマスタデ
ィバイスを知らせる。
【００２６】図５は本発明の望ましい実施形態に係るデ
ータ伝送パケットの構成を説明するための図面である。
図５を参照すれば、データ伝送パケットは、データ伝送
インジケータ、データ伝送遅延インジケータ及びアボー
ドを含む。
ータ伝送パケットの構成を説明するための図面である。
図５を参照すれば、データ伝送パケットは、データ伝送
インジケータ、データ伝送遅延インジケータ及びアボー
ドを含む。
【００２７】データ伝送インジケータは、データバスを
通じてデータが伝送されていることを知らせる。この信
号の長さは、伝送遅延がなかった場合、アクセスコマン
ドパケットに含まれたバースト長さと同一な長さを有す
る。例えば、バースト長さが１０クロックであれば、デ
ータ伝送インジケータは１０クロックの間に活性化され
る。データ伝送遅延インジケータは様々な理由によるデ
ータ伝送遅延を知らせる。アボードは様々な理由でデー
タ伝送が成功のうちに完了されなかった場合に伝送され
る。
通じてデータが伝送されていることを知らせる。この信
号の長さは、伝送遅延がなかった場合、アクセスコマン
ドパケットに含まれたバースト長さと同一な長さを有す
る。例えば、バースト長さが１０クロックであれば、デ
ータ伝送インジケータは１０クロックの間に活性化され
る。データ伝送遅延インジケータは様々な理由によるデ
ータ伝送遅延を知らせる。アボードは様々な理由でデー
タ伝送が成功のうちに完了されなかった場合に伝送され
る。
【００２８】前述したような構成によって本発明の望ま
しい実施形態に係るバス制御方法を説明すれば次の通り
である。図６は本発明の望ましい実施形態に係るバス制
御方法を概略的に説明するためのフローチャートであ
る。
しい実施形態に係るバス制御方法を説明すれば次の通り
である。図６は本発明の望ましい実施形態に係るバス制
御方法を概略的に説明するためのフローチャートであ
る。
【００２９】図６を参照すれば、アービタ３は少なくと
も１つのマスタディバイス１１、１２、１３、１４から
アドレス/制御バスの要求を受信し、所定仲裁アルゴリ
ズムによってアドレス/制御バスの使用を仲裁する(６０
１段階)。ここで、アドレス/制御バスの要求の仲裁とは
アクセスコマンドパケットを受取る順序を決定すること
を意味する。すなわち、本発明に係るアービタ３はマス
タディバイス１１、１２、１３、１４とスレーブディバ
イス２１、２２、２３、２４、２５を連結するアドレス
/制御バス上に配置されているので、同時に２つ以上の
マスタディバイス１１、１２、１３、１４がアクセスコ
マンドパケットを伝達しようとする場合がこれに該当す
る。適用可能な仲裁アルゴリズムは周知の仲裁アルゴリ
ズムだけでなく将来に知られる仲裁アルゴリズムも含
む。但し、仲裁アルゴリズムそのものは本発明の要旨の
外にあるので、その詳細な説明は略す。
も１つのマスタディバイス１１、１２、１３、１４から
アドレス/制御バスの要求を受信し、所定仲裁アルゴリ
ズムによってアドレス/制御バスの使用を仲裁する(６０
１段階)。ここで、アドレス/制御バスの要求の仲裁とは
アクセスコマンドパケットを受取る順序を決定すること
を意味する。すなわち、本発明に係るアービタ３はマス
タディバイス１１、１２、１３、１４とスレーブディバ
イス２１、２２、２３、２４、２５を連結するアドレス
/制御バス上に配置されているので、同時に２つ以上の
マスタディバイス１１、１２、１３、１４がアクセスコ
マンドパケットを伝達しようとする場合がこれに該当す
る。適用可能な仲裁アルゴリズムは周知の仲裁アルゴリ
ズムだけでなく将来に知られる仲裁アルゴリズムも含
む。但し、仲裁アルゴリズムそのものは本発明の要旨の
外にあるので、その詳細な説明は略す。
【００３０】アービタ３は仲裁の結果による順序通りマ
スタディバイス１１、１２、１３、１４からアドレス/
制御バスを通じてアクセスコマンドパケットを受信する
(６０２段階)。受信されたアクセスコマンドパケットを
対応スレーブディバイス２１に送信する(６０３段階)。
スタディバイス１１、１２、１３、１４からアドレス/
制御バスを通じてアクセスコマンドパケットを受信する
(６０２段階)。受信されたアクセスコマンドパケットを
対応スレーブディバイス２１に送信する(６０３段階)。
【００３１】スレーブディバイス２１は受信されたアク
セスコマンドパケットを伝達されて対応データの伝送準
備を完了する(６０４段階)。データの伝送準備が完了さ
れることによってマスタディバイス１１、１２、１３、
１４とスレーブディバイス２１とを連結するデータバス
（図示せず）を通じてデータを伝送させる(６０５段
階)。
セスコマンドパケットを伝達されて対応データの伝送準
備を完了する(６０４段階)。データの伝送準備が完了さ
れることによってマスタディバイス１１、１２、１３、
１４とスレーブディバイス２１とを連結するデータバス
（図示せず）を通じてデータを伝送させる(６０５段
階)。
【００３２】図７は図６のバス制御方法をさらに詳しく
説明するためのフローチャートである。図７を参照すれ
ば、後続手続きはマスタインターフェース３１で行われ
る。マスタインターフェース３１はマスタディバイス１
１、１２、１３、１４からアドレス/制御バスの要求を
受信する(７０１段階)。
説明するためのフローチャートである。図７を参照すれ
ば、後続手続きはマスタインターフェース３１で行われ
る。マスタインターフェース３１はマスタディバイス１
１、１２、１３、１４からアドレス/制御バスの要求を
受信する(７０１段階)。
【００３３】アドレス/制御バスの要求が受信される
と、所定の仲裁アルゴリズムによってアドレス/制御バ
スを仲裁する(７０２段階)。ここで、仲裁は前記６０１
段階と同一な意味を有する。次いで、前記７０２段階の
仲裁の結果による順序通り、マスタディバイス１１、１
２、１３、１４からアクセスコマンドパケットを受信す
る(７０３段階)。
と、所定の仲裁アルゴリズムによってアドレス/制御バ
スを仲裁する(７０２段階)。ここで、仲裁は前記６０１
段階と同一な意味を有する。次いで、前記７０２段階の
仲裁の結果による順序通り、マスタディバイス１１、１
２、１３、１４からアクセスコマンドパケットを受信す
る(７０３段階)。
【００３４】受信されたアクセスコマンドパケットを対
応スレーブディバイス２１に送信する(７０４段階)。後
続手続きはスレーブディバイス２１で行われる。スレー
ブディバイス２１は受信されたアクセスコマンドパケッ
トを実行する(７０５段階)。
応スレーブディバイス２１に送信する(７０４段階)。後
続手続きはスレーブディバイス２１で行われる。スレー
ブディバイス２１は受信されたアクセスコマンドパケッ
トを実行する(７０５段階)。
【００３５】アクセスコマンドパケットを実行すること
によってデータ伝送準備が完了されたスレーブディバイ
ス２１はスレーブインターフェース３２に伝送制御パケ
ットを送信する(７０６段階)。後続手続きはスレーブイ
ンターフェース３２で行われる。
によってデータ伝送準備が完了されたスレーブディバイ
ス２１はスレーブインターフェース３２に伝送制御パケ
ットを送信する(７０６段階)。後続手続きはスレーブイ
ンターフェース３２で行われる。
【００３６】スレーブインターフェース３２は受信され
た伝送制御パケットに含まれたマスタディバイス識別子
によって対応マスタディバイス１１、１２、１３、１４
にデータ伝送パケットを送信する(７０７段階)。データ
伝送パケットが伝送されると同時にデータバスを通じて
データが伝送され、これでマスタディバイス１１、１
２、１３、１４からのアクセスコマンドパケットが実行
完了される。
た伝送制御パケットに含まれたマスタディバイス識別子
によって対応マスタディバイス１１、１２、１３、１４
にデータ伝送パケットを送信する(７０７段階)。データ
伝送パケットが伝送されると同時にデータバスを通じて
データが伝送され、これでマスタディバイス１１、１
２、１３、１４からのアクセスコマンドパケットが実行
完了される。
【００３７】ここで、バス制御方法はマスタインターフ
ェース２１⇒スレーブディバイス２１⇒スレーブインタ
ーフェース３２の順に説明したが、マスタインターフェ
ース３１とスレーブインターフェース３２は相互独立的
であるため、アクセスコマンドパケットの伝送と、伝送
制御パケットの伝送及びデータ伝送パケットの伝送が別
に行われることができる。換言すれば、一時点におい
て、本発明によれば、アドレス/制御バスを占有するマ
スタディバイスとデータバスを占有するマスタディバイ
スとが異なることがある。
ェース２１⇒スレーブディバイス２１⇒スレーブインタ
ーフェース３２の順に説明したが、マスタインターフェ
ース３１とスレーブインターフェース３２は相互独立的
であるため、アクセスコマンドパケットの伝送と、伝送
制御パケットの伝送及びデータ伝送パケットの伝送が別
に行われることができる。換言すれば、一時点におい
て、本発明によれば、アドレス/制御バスを占有するマ
スタディバイスとデータバスを占有するマスタディバイ
スとが異なることがある。
【００３８】一方、本発明に係る仲裁方法において、ス
レーブディバイス２１とアービタ３との伝送制御パケッ
トの伝送中、エラー発生に備えて伝送制御パケットに伝
送遅延インジケータ、及びアボードを含め、アービタ３
とマスタディバイス１１、１２、１３、１４とのデータ
伝送パケットの伝送中、エラー発生に備えてデータ伝送
パケットにデータ伝送遅延インジケータ、アボードを含
めた。これにより、データ伝送中のエラーに対する対処
が可能となり、エラー率が低くなり、かつシステムの性
能が向上される。
レーブディバイス２１とアービタ３との伝送制御パケッ
トの伝送中、エラー発生に備えて伝送制御パケットに伝
送遅延インジケータ、及びアボードを含め、アービタ３
とマスタディバイス１１、１２、１３、１４とのデータ
伝送パケットの伝送中、エラー発生に備えてデータ伝送
パケットにデータ伝送遅延インジケータ、アボードを含
めた。これにより、データ伝送中のエラーに対する対処
が可能となり、エラー率が低くなり、かつシステムの性
能が向上される。
【００３９】具体的に、スレーブディバイス２１は、デ
ータ伝送が失敗した場合、アボード及び前記対応マスタ
ディバイスの識別子を含む伝送制御パケットを前記アー
ビタに伝送し、アービタ３は、前記アボードの含まれた
伝送制御パケットに添付された識別子を有するマスタデ
ィバイスに前記アボードを伝送する。これにより、伝送
に失敗したデータを再伝送可能にすることによって伝送
エラーのチェックが可能となる。
ータ伝送が失敗した場合、アボード及び前記対応マスタ
ディバイスの識別子を含む伝送制御パケットを前記アー
ビタに伝送し、アービタ３は、前記アボードの含まれた
伝送制御パケットに添付された識別子を有するマスタデ
ィバイスに前記アボードを伝送する。これにより、伝送
に失敗したデータを再伝送可能にすることによって伝送
エラーのチェックが可能となる。
【００４０】
【発明の効果】前述したように、本発明によれば、SDRA
Mのような高速スレーブディバイスを採用したバスシス
テムにおいてバス使用効率をさらに高められるバスシス
テム及びそのバス仲裁方法が提供される。すなわち、一
時点でアドレス/制御バスとデータバスとを各々別のマ
スタディバイスが占有可能なので、バスの遊休時間が減
少される。
Mのような高速スレーブディバイスを採用したバスシス
テムにおいてバス使用効率をさらに高められるバスシス
テム及びそのバス仲裁方法が提供される。すなわち、一
時点でアドレス/制御バスとデータバスとを各々別のマ
スタディバイスが占有可能なので、バスの遊休時間が減
少される。
【００４１】さらに、マスタディバイスはアービタアク
セスコマンドパケットを伝送し、再び自体の主作業に迅
速に復帰可能なので作業効率が向上される。また、デー
タ伝送の開始前まで他のアクセスコマンドパケットを伝
送可能なので連続したデータ伝送が可能で、これにより
データバスのアイドルクロックを最小化させうる。
セスコマンドパケットを伝送し、再び自体の主作業に迅
速に復帰可能なので作業効率が向上される。また、デー
タ伝送の開始前まで他のアクセスコマンドパケットを伝
送可能なので連続したデータ伝送が可能で、これにより
データバスのアイドルクロックを最小化させうる。
【００４２】一方、マスタディバイスは、従来の直接ス
レーブディバイスの制御方法とは違って、アクセスコマ
ンドパケットのみを伝送し、データ伝送の開始まで待て
ば良いので、従来に比べて非常に単純なバスインターフ
ェース構造を有することになる。
レーブディバイスの制御方法とは違って、アクセスコマ
ンドパケットのみを伝送し、データ伝送の開始まで待て
ば良いので、従来に比べて非常に単純なバスインターフ
ェース構造を有することになる。
【図１】 本発明の望ましい実施形態に係るバスシステ
ムの概略図である。
ムの概略図である。
【図２】 図１のアービタの詳細ブロック図である。
【図３】 本発明の望ましい実施形態に係るアクセスコ
マンドパケットの構成を説明するための図面である。
マンドパケットの構成を説明するための図面である。
【図４】 本発明の望ましい実施形態に係る伝送制御パ
ケットの構成を説明するための図面である。
ケットの構成を説明するための図面である。
【図５】 本発明の望ましい実施形態に係るデータ伝送
パケットの構成を説明するための図面である。
パケットの構成を説明するための図面である。
【図６】 本発明の望ましい実施形態に係るバス制御方
法を概略的に説明するためのフローチャートである。
法を概略的に説明するためのフローチャートである。
【図７】 図６のバス制御方法をさらに具体的に説明す
るためのフローチャートである。
るためのフローチャートである。
【符号の説明】 １００ バスシステム ３ アービタ １１、１２、１３、１４ マスタディバイス ２１、２２、２３、２４、２５ スレーブディバイス ３１ マスタインターフェース ３２ スレーブインターフェース
Claims (15)
- 【請求項１】 (a) 少なくとも１つのマスタディバイス
からバス要求を受信し、所定仲裁アルゴリズムによって
アドレス/制御バスの使用を仲裁する段階と、 (b) 前記仲裁結果による順序通りアドレス/制御バスを
通じて前記マスタディバイスからデータ伝送準備のため
の情報を含むアクセスコマンドパケットを受信して対応
するスレーブディバイスに伝送する段階と、 (c) 前記スレーブディバイスから対応するデータの伝送
準備完了を受信する段階と、 (d) 前記マスタディバイスにデータ伝送を通知する段階
と、 (e) 前記データバスを通じてデータが伝送される段階と
を含むことを特徴とするバス仲裁方法。 - 【請求項２】 前記(e)段階の後に、 (f) 前記スレーブディバイスからデータの伝送完了を受
信する段階と、 (g) 前記マスタディバイスにデータの伝送完了を通知す
る段階とをさらに含むことを特徴とする請求項１に記載
のバス仲裁方法。 - 【請求項３】 前記(c)段階は、 (c１) 前記スレーブディバイスからデータ伝送開始、及
び対応マスタディバイスの識別子の含まれた伝送制御パ
ケットを受信し、 前記(d)段階は、 (d１) 前記識別子を有するマスタディバイスに前記デー
タ伝送開始を通知することを特徴とする請求項２に記載
のバス仲裁方法。 - 【請求項４】 前記(f)段階は、 (f１) 前記スレーブディバイスからデータ伝送完了、及
び対応マスタディバイスの識別子の含まれた伝送制御パ
ケットを受信し、 前記(g)段階は、 (g１) 前記識別子を有するマスタディバイスに前記デー
タ伝送完了を通知することを特徴とする請求項３に記載
のバス仲裁方法。 - 【請求項５】 前記アクセスコマンドパケットは、デー
タの伝送のためのアドレス、リード／ライトフラグ、ビ
ット幅、及び前記アクセスコマンドパケットを発送した
マスタディバイスの識別子を含むことを特徴とする請求
項１に記載のバス仲裁方法。 - 【請求項６】 前記アクセスコマンドパケットは、バー
スト伝送のためのバースト長さをさらに含むことを特徴
とする請求項５に記載のバス仲裁方法。 - 【請求項７】 前記(e)段階のデータ伝送が失敗された
場合、 (h) 前記スレーブディバイスからデータアボードを受信
する段階と、 (i) 対応マスタディバイスにデータアボードを通知する
段階と、 (j) データを再伝送する段階とをさらに含むことを特徴
とする請求項１に記載のバス仲裁方法。 - 【請求項８】 前記(h)段階は、 (h') 前記スレーブディバイスからデータアボード及び
前記対応マスタディバイスの識別子を受信し、 前記(i)段階は、 (i') 前記識別子を有するマスタディバイスに前記デー
タアボードを伝送することを特徴とする請求項７に記載
のバス仲裁方法。 - 【請求項９】 アドレス/制御バス及びデータバスを備
えたバスシステムにおいて、 所定の仲裁アルゴリズムによって前記アドレス/制御バ
スの使用を仲裁するためのアービタと、 前記アービタの仲裁結果による順序通り前記アドレス/
制御バスを通じてデータ伝送を準備するための情報が含
まれたアクセスコマンドパケットを前記アービタに伝送
し、前記アービタからのデータ伝送を通知されて前記デ
ータバスを通じてデータを送受信するための少なくとも
１つのマスタディバイスと、 前記アービタから前記アクセスコマンドを受信して実行
することによってデータ伝送準備完了を前記アービタに
通知し、前記アービタの対応マスタディバイスへのデー
タ伝送通知によって前記データバスを通じてデータを送
受信するための少なくとも１つのスレーブディバイスを
含むことを特徴とするバスシステム。 - 【請求項１０】 前記アービタは、前記スレーブディバ
イスからデータの伝送完了を受信して前記マスタディバ
イスにデータの伝送完了を通知することを特徴とする請
求項９に記載のバスシステム。 - 【請求項１１】 前記スレーブディバイスは、データ伝
送準備完了の通知のために、データ伝送開始、及び対応
マスタディバイスの識別子が含まれた伝送制御パケット
を前記アービタに伝送し、 前記アービタは、前記伝送制御パケットに含まれた前記
識別子を有するマスタディバイスにデータ伝送開始を通
知することを特徴とする請求項１０に記載のバスシステ
ム。 - 【請求項１２】 前記スレーブは、データの伝送が完了
されると、データ伝送完了、及び対応マスタディバイス
の識別子の含まれた伝送制御パケットを前記アービタに
伝送し、 前記アービタは、前記識別子を有するマスタディバイス
に前記データの伝送完了を通知することを特徴とする請
求項１１に記載のバスシステム。 - 【請求項１３】 前記アクセスコマンドパケットは、デ
ータの伝送のためのアドレス、リード／ライトフラグ、
ビット幅、及び前記アクセスコマンドパケットを発送し
たマスタディバイスの識別子を含むことを特徴とする請
求項９に記載のバスシステム。 - 【請求項１４】 前記アクセスコマンドパケットは、バ
ースト伝送のためのバースト長さをさらに含むことを特
徴とする請求項１３に記載のバスシステム。 - 【請求項１５】 前記スレーブディバイスは、データ伝
送が失敗した時、アボード及び前記対応マスタディバイ
スの識別子を含む伝送制御パケットを前記アービタに伝
送し、 前記アービタは、 前記アボードの含まれた伝送制御パケットに添付された
識別子を有するマスタディバイスに前記アボードを伝送
することを特徴とする請求項９に記載のバスシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000043334A KR100644596B1 (ko) | 2000-07-27 | 2000-07-27 | 버스 시스템 및 그 버스 중재방법 |
| KR200043334 | 2000-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002055947A true JP2002055947A (ja) | 2002-02-20 |
| JP3664664B2 JP3664664B2 (ja) | 2005-06-29 |
Family
ID=19680270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001140648A Expired - Fee Related JP3664664B2 (ja) | 2000-07-27 | 2001-05-10 | バスシステム及びそのバス仲裁方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6721836B2 (ja) |
| JP (1) | JP3664664B2 (ja) |
| KR (1) | KR100644596B1 (ja) |
| CN (1) | CN1159657C (ja) |
| GB (1) | GB2365596B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307571C (zh) * | 2004-11-26 | 2007-03-28 | 上海广电（集团）有限公司中央研究院 | 一种低速总线结构及其数据传输方法 |
| JPWO2016039198A1 (ja) * | 2014-09-10 | 2017-06-22 | ソニー株式会社 | アクセス制御方法、バスシステム、および半導体装置 |
| JP2019159751A (ja) * | 2018-03-13 | 2019-09-19 | 日本電気株式会社 | データ転送装置、データ転送方法、プログラム |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451789B1 (ko) * | 2001-10-16 | 2004-10-08 | 엘지전자 주식회사 | 자원 공유를 위한 프로세서 중재장치 및 중재방법 |
| US7107365B1 (en) * | 2002-06-25 | 2006-09-12 | Cypress Semiconductor Corp. | Early detection and grant, an arbitration scheme for single transfers on AMBA advanced high-performance bus |
| CN1296844C (zh) * | 2003-06-20 | 2007-01-24 | 上海奇码数字信息有限公司 | 数据传送方法和数据传送*** |
| FR2857114B1 (fr) * | 2003-07-04 | 2005-09-30 | Arteris | Systeme et procede de communication entre des modules |
| CN100356355C (zh) * | 2003-08-01 | 2007-12-19 | 上海奇码数字信息有限公司 | 仲裁器和仲裁方法 |
| CN1297921C (zh) * | 2004-03-09 | 2007-01-31 | 北京中星微电子有限公司 | 一种二级总线设备 |
| CN100365602C (zh) * | 2004-12-31 | 2008-01-30 | 北京中星微电子有限公司 | 实现多个主动装置对单一总线上从动装置进行存取的设备 |
| KR100726101B1 (ko) * | 2005-04-29 | 2007-06-12 | (주)씨앤에스 테크놀로지 | 메모리 제어 시스템 |
| KR101663172B1 (ko) | 2009-08-24 | 2016-10-17 | 삼성전자주식회사 | 연동기능 자동 수행방법 및 이를 적용한 디바이스 |
| KR101733203B1 (ko) * | 2010-10-13 | 2017-05-08 | 삼성전자주식회사 | 아이디 컨버터를 포함하는 버스 시스템 및 그것의 변환 방법 |
| CN105302754B (zh) * | 2014-06-16 | 2021-01-22 | 京微雅格（北京）科技有限公司 | 基于总线的fpga芯片配置方法和配置电路 |
| CN108959153B (zh) * | 2018-08-01 | 2021-04-06 | 广州视源电子科技股份有限公司 | 一种一体机、数据续传的方法、装置、设备和存储介质 |
| DE102019128651A1 (de) | 2019-10-23 | 2021-04-29 | Infineon Technologies Ag | Vorrichtung für einen digitalen Eindraht-Bus, Master-Vorrichtung, Sensor und Verfahren zum Zuweisen von Adressen an mehrere Vorrichtungen auf einem digitalen Eindraht-Bus |
| CN111813723B (zh) * | 2020-09-02 | 2021-02-02 | 深圳市英美华科技有限公司 | 一种电源总线数据传输方法、装置及计算机可读存储介质 |
| CN112235127B (zh) * | 2020-09-22 | 2023-01-20 | 深圳优地科技有限公司 | 节点故障上报方法、装置、终端设备及存储介质 |
| CN113434354B (zh) | 2021-08-27 | 2021-12-03 | 苏州浪潮智能科技有限公司 | 一种总线异常处置方法、装置、电子设备及可读存储介质 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132365A (ja) * | 1986-11-22 | 1988-06-04 | Nec Corp | バス調停制御方式 |
| US4817037A (en) * | 1987-02-13 | 1989-03-28 | International Business Machines Corporation | Data processing system with overlap bus cycle operations |
| US5546587A (en) * | 1991-05-30 | 1996-08-13 | Tandem Computers Incorporated | Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed |
| FR2724243B1 (fr) * | 1994-09-06 | 1997-08-14 | Sgs Thomson Microelectronics | Systeme de traitement multitaches |
| US5621897A (en) * | 1995-04-13 | 1997-04-15 | International Business Machines Corporation | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols |
| JP3379377B2 (ja) | 1997-03-19 | 2003-02-24 | 富士通株式会社 | データ処理システム |
| US6081860A (en) * | 1997-11-20 | 2000-06-27 | International Business Machines Corporation | Address pipelining for data transfers |
| US6374323B1 (en) | 1998-11-16 | 2002-04-16 | Infineon Technologies Ag | Computer memory conflict avoidance using page registers |
| JP2000172553A (ja) | 1998-12-11 | 2000-06-23 | Hitachi Ltd | データ処理装置 |
-
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-
2001
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- 2001-02-27 CN CNB011047968A patent/CN1159657C/zh not_active Expired - Fee Related
- 2001-02-28 US US09/794,160 patent/US6721836B2/en not_active Expired - Lifetime
- 2001-05-10 JP JP2001140648A patent/JP3664664B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307571C (zh) * | 2004-11-26 | 2007-03-28 | 上海广电（集团）有限公司中央研究院 | 一种低速总线结构及其数据传输方法 |
| JPWO2016039198A1 (ja) * | 2014-09-10 | 2017-06-22 | ソニー株式会社 | アクセス制御方法、バスシステム、および半導体装置 |
| JP2019159751A (ja) * | 2018-03-13 | 2019-09-19 | 日本電気株式会社 | データ転送装置、データ転送方法、プログラム |
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