JP2002044673A - Wireless image transmission apparatus - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶プロジェクタな
どの表示装置に係わり、ワイヤレス映像伝送に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a display device such as a liquid crystal projector, and relates to wireless video transmission.
【０００２】[0002]
【従来の技術】近年、パーソナルコンピュータ（以後Ｐ
Ｃと呼ぶ）で作成したプレゼンテーション資料を印字配
布せずに、そのＰＣのプレゼンテーション画面を液晶プ
ロジェクタなどで拡大投射するようなプレゼンテーショ
ンが会議等で盛んに行われている。2. Description of the Related Art In recent years, personal computers (hereinafter referred to as P
C), presentations in which the presentation screen of the PC is enlarged and projected by a liquid crystal projector or the like without printing and distributing the presentation materials are frequently performed in conferences and the like.
【０００３】一般にＰＣの出力映像信号を液晶プロジェ
クタなどで拡大投射する場合、ＰＣと液晶プロジェクタ
をケーブルで接続してＰＣの映像信号を送信伝送する必
要がある。In general, when an output video signal from a PC is enlarged and projected by a liquid crystal projector or the like, it is necessary to connect the PC and the liquid crystal projector with a cable and transmit and transmit the video signal from the PC.
【０００４】しかしＰＣと液晶プロジェクタをセッティ
ングするたびにケーブルで接続するのがわずらわしいこ
とや、電源用ケーブルなど他のケーブルも必要なため複
数のケーブルが存在することになり、景観上非常に煩雑
になってしまう。そこで、ＰＣと液晶プロジェクタをケ
ーブルで接続することなく、赤外線等でＲＧＢ映像信号
を伝送するようなワイヤレス映像伝送装置が例えばＮＥ
Ｃ社よりＲＧＢ信号ワイヤレスユニット（ＮＥＣ製ＶＬ
−ＷＵ１ＰＣ−ＰＪ９２２：平成９年発売）として製品
化されている。[0004] However, it is troublesome to connect with a cable every time the PC and the liquid crystal projector are set, and other cables such as a power supply cable are required, so that there are a plurality of cables, which makes the scene very complicated. turn into. Therefore, a wireless video transmission device that transmits RGB video signals by infrared rays or the like without connecting a PC and a liquid crystal projector with a cable has been developed, for example, by NE.
RGB signal wireless unit (NEC VL) from Company C
-WU1PC-PJ922: released in 1997).
【０００５】[0005]
【発明が解決しようとする課題】但し、従来のワイヤレ
ス映像伝送装置では映像信号をアナログ信号のまま変調
して送信する方式であるため、回路基板上のノイズや外
部電波等の影響により復調後の映像信号のに対するノイ
ズ量（以下Ｓ／Ｎ（映像信号とノイズの比率））が悪く
なる問題がある。また上記ＲＧＢ信号ワイヤレスユニッ
トではＲＧＢ信号をアナログの輝度（Ｙ）と色差（Ｒ−
Ｙ及びＢ−Ｙ）信号に変換して送信しているため、Ｙ、
Ｒ−Ｙ、Ｂ−Ｙそれぞれ専用に複数の３個の発光素子が
必要となりユニットの規模が大きくなってしまうという
問題もある。However, in the conventional wireless video transmission apparatus, since the video signal is modulated and transmitted as an analog signal as it is, the demodulated signal is demodulated due to the influence of noise on the circuit board or external radio waves. There is a problem that the amount of noise with respect to the video signal (hereinafter, S / N (ratio between video signal and noise)) is deteriorated. In the RGB signal wireless unit, the RGB signals are converted into analog luminance (Y) and color difference (R-
Y and BY) signals are transmitted after conversion.
There is also a problem that a plurality of three light-emitting elements are required exclusively for RY and BY, and the size of the unit is increased.
【０００６】本発明は上記問題に鑑みてなされたもの
で、液晶プロジェクタとＰＣ映像信号のワイヤレス映像
伝送をＳ／Ｎ劣化なくかつ単一の発光素子で行うもので
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and is intended to perform wireless video transmission of a PC video signal and a liquid crystal projector without deterioration in S / N and with a single light emitting element.
【０００７】[0007]
【課題を解決するための手段】上記問題を解決するの手
段として、ＰＣの映像信号をデジタル信号に変換し、且
つデジタルのパラレル信号をシリアル信号に変換して送
受信することで、発光及び受光素子を１つで行うことが
でき、且つデジタル信号での送受信によりＳ／Ｎが劣化
することを防ぐことができる。As a means for solving the above problems, a light emitting and light receiving element is provided by converting a video signal of a PC into a digital signal and converting a digital parallel signal into a serial signal for transmission and reception. And S / N can be prevented from deteriorating due to transmission / reception by digital signals.
【０００８】[0008]
【発明の実施の形態】本発明の第一の実施例を図１に示
す。FIG. 1 shows a first embodiment of the present invention.
【０００９】図１は本発明の第一実施例の構成を示す図
であって、ＰＣ等の映像信号源４と、その信号出力をデ
ジタル変換した後、パラレル／シリアル変換し、信号を
赤外線の変換して送信する送信部１と、これを受信し、
シリアル／パラレル変換して映像信号に戻す受信部３
と、受信部３を内蔵し受信部３からの映像信号出力を表
示する液晶プロジェクタ等の表示装置２から構成され
る。FIG. 1 is a diagram showing a configuration of a first embodiment of the present invention. A video signal source 4 such as a PC and the like, a signal output thereof is converted into a digital signal, then a parallel / serial conversion is performed, and the signal is converted into an infrared signal. A transmitting unit 1 for converting and transmitting, and receiving this,
Receiving unit 3 that converts serial / parallel to video signal
And a display device 2 such as a liquid crystal projector that incorporates the receiving unit 3 and displays a video signal output from the receiving unit 3.
【００１０】図２は図１の内部の具体的構成を示すブロ
ック図であって、信号源４、送信部１、表示装置２から
なる。送信部１は信号源４から出力されるアナログ映像
信号をデジタル信号に変換するＡＤ変換器１１と、その
デジタル出力を受けこれをシリアルデータに変換するパ
ラシリパラレル／シリアル変換器１２と、そのシリアル
出力を受け赤外線５に変調する赤外線発光素子１３と、
前記ＡＤ変換器１１のサンプリングクロックを生成する
ＰＬＬ１４から構成される。また表示装置２は前記送信
部１からの赤外線５を受けて受光してデジタルデータに
変換する受信部３と、その出力を受けて各種デジタル処
理を行う信号処理部２１と、その信号出力を受けて映像
信号を表示する表示素子２２からなり、更に受信部３は
受光した赤外線５を受けて電圧レベル信号に変換する赤
外線受光素子３１と、その出力を受けてパラレルのデジ
タルデータに変換するシリパラシリアル／パラレル変換
器３２から構成される。FIG. 2 is a block diagram showing a specific internal configuration of FIG. 1 and includes a signal source 4, a transmission unit 1, and a display device 2. The transmitting unit 1 includes an AD converter 11 for converting an analog video signal output from the signal source 4 into a digital signal, a parallel-serial / serial converter 12 for receiving the digital output and converting it into serial data, An infrared light emitting element 13 which receives an output and modulates it into infrared light 5;
The A / D converter 11 includes a PLL 14 for generating a sampling clock. Further, the display device 2 receives the infrared rays 5 from the transmitting section 1 and receives and converts the received infrared rays into digital data, a signal processing section 21 which receives the output thereof and performs various digital processes, and receives the signal output thereof. The receiving unit 3 receives the received infrared rays 5 and converts the received infrared rays into a voltage level signal, and receives the output thereof and converts it into parallel digital data. / Parallel converter 32.
【００１１】図２において各ブロックの動作を簡単に説
明する。The operation of each block will be briefly described with reference to FIG.
【００１２】信号源４より送られる水平同期信号（ＨＳ
ＹＮＣ）を送信部１ではまずＰＬＬ４でてい倍してサン
プリングクロック（ＣＬＫ）を生成し、また同時に送ら
れるアナログ映像信号を前記サンプリングクロックに基
づいてAD変換１１でアナログ−デジタル変換し、パラレ
ル／シリアルパラシリ変換１２により複数ビットのデジ
タルデータを時間軸方向に１ビットごとに分解する。こ
の信号を赤外線発光素子１３により赤外線５に変調し、
表示装置２へ出力する。The horizontal synchronizing signal (HS) sent from the signal source 4
YNC) is first multiplied by the PLL 4 to generate a sampling clock (CLK), and an analog video signal sent at the same time is subjected to analog-to-digital conversion by the AD converter 11 based on the sampling clock, and is subjected to parallel / serial conversion. The parallel-to-serial conversion 12 decomposes the digital data of a plurality of bits into one bit in the time axis direction. This signal is modulated by the infrared light emitting element 13 into infrared light 5,
Output to the display device 2.
【００１３】また表示装置２は送信部１より送られてく
る赤外線信号５を赤外線受光素子３１で受光し、これを
シリアル／パラレルシリパラ変換３２で例えば時間軸方
向に１ビットごとに分解されたデータを複数ビットのデ
ジタルデータに変換する。信号処理部２１はこれを受け
取り、例えば表示素子２２がマトリクス表示装置のよう
な表示素子２２のである場合、その解像度に合うように
映像信号の拡大縮小処理等を行う。The display device 2 receives the infrared signal 5 sent from the transmission unit 1 by the infrared light receiving element 31 and converts the infrared signal 5 into data which is decomposed by a serial / parallel serial / parallel conversion 32, for example, one bit in the time axis direction. Is converted into a plurality of bits of digital data. The signal processing unit 21 receives this and, for example, when the display element 22 is a display element 22 such as a matrix display device, performs a scaling process or the like of a video signal so as to match the resolution.
【００１４】ここで、送信部１内のパラレル／シリアル
パラシリ変換器１２の具体的構成例を図３に示す。パラ
レル／シリアルパラシリ変換器１２は、入力されるデジ
タルＲＧＢ信号（信号１）を輝度・色差（以後ＹＣｂＣ
ｒと略す）に変換するＲＧＢ／ＹＣｂＣｒ変換部121
と、そのＲＧＢ／ＹＣｂＣｒ変換部121内の同期回路用
クロック（信号２）を生成する分周器125と、ＲＧＢ／
ＹＣｂＣｒ変換部121の２４ｂｉｔパラレルデータ出力
（信号３）を時間軸方向にシリアル変換するスイッチ回
路122と、そのスイッチ回路122のセレクト信号（信号
４）を生成するカウンタ回路126と、入力される垂直同
期信号（ＶＳＹＮＣ）の前エッジを検出しそれに同期し
た１クロック分のパルスを発生する微分回路127と、同
様に水平同期信号用の１クロック分のパルスを発生する
微分回路128と、前記垂直用微分回路127の出力をリセッ
トとし、そのタイミングから例えば２４クロック分カウ
ントするカウンタ回路1210と、同様に水平用微分回路12
7の出力をリセットとし、そのタイミングから例えば３
２クロック分カウントするカウンタ回路1211と、水平及
び垂直同期信号よりカウントして映像信号の有効表示期
間の間だけイネーブル信号を出力するデコーダ回路129
と、前記スイッチ回路122とデコーダ回路129の出力の論
理和を行うＯＲ回路123と、前記ＯＲ回路123とカウンタ
回路1210及び、1211また及びデコーダ回路129の論理積
を行うＡＮＤ回路124からなる。FIG. 3 shows a specific example of the configuration of the parallel / serial parallel-serial converter 12 in the transmitter 1. The parallel / serial parallel-serial converter 12 converts the input digital RGB signal (signal 1) into a luminance / color difference (hereinafter, YCbC).
r / RGB / YCbCr conversion unit 121
And a frequency divider 125 for generating a clock (signal 2) for a synchronous circuit in the RGB / YCbCr conversion unit 121;
A switch circuit 122 for serially converting the 24-bit parallel data output (signal 3) of the YCbCr conversion unit 121 in the time axis direction, a counter circuit 126 for generating a select signal (signal 4) for the switch circuit 122, and an input vertical synchronization A differentiating circuit 127 for detecting a leading edge of the signal (VSYNC) and generating a pulse for one clock synchronized therewith; a differentiating circuit 128 for generating a pulse for one clock for a horizontal synchronizing signal; A counter circuit 1210 that resets the output of the circuit 127 and counts, for example, 24 clocks from that timing, and a horizontal differentiation circuit 12
7 output is reset, and 3
A counter circuit 1211 that counts for two clocks, and a decoder circuit 129 that counts from the horizontal and vertical synchronization signals and outputs an enable signal only during the effective display period of the video signal.
And an OR circuit 123 for performing an OR operation of the output of the switch circuit 122 and the decoder circuit 129, and an AND circuit 124 for performing an AND operation of the OR circuit 123, the counter circuits 1210 and 1211, and the decoder circuit 129.
【００１５】上記パラレル／シリアルパラシリ変換器１
２の詳細な動作を図４、５、６のタイミングチャートを
用いて説明する。The above parallel / serial parallel-serial converter 1
2 will be described with reference to the timing charts of FIGS.
【００１６】まず図４ではＲＧＢ／ＹＣｂＣｒ変換部12
1とスイッチ回路122の動作を説明する。信号１のように
ＲＧＢ２４ｂｉｔのデータが入力されると分周器125か
ら出力されるクロック（信号２）に同期してＲＧＢ／Ｙ
ＣｂＣｒ変換部121はＹＣｂＣｒ２４ｂｉｔ（信号３）
に変換する。ここで例えばＹＣｂＣｒは次のような計算
式で演算される。First, in FIG. 4, the RGB / YCbCr converter 12
1 and the operation of the switch circuit 122 will be described. When RGB 24-bit data is input as in signal 1, RGB / Y is synchronized with the clock (signal 2) output from the frequency divider 125.
The CbCr conversion unit 121 is a YCbCr 24 bit (signal 3)
Convert to Here, for example, YCbCr is calculated by the following formula.
【００１７】[0017]
【数１】 Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｃｂ＝０．７１３（Ｂ−Ｙ）＋１２８ Ｃｒ＝０．５６４（Ｒ−Ｙ）＋１２８ 上記計算式を行うには例えばビットシフトと加算器を用
いればよい。スイッチ回路122はこれを入力し、カウン
タ回路126のタイミング（信号４）で２４入力から１つ
を選択して出力する。その結果信号５のようになり、例
えばＹの７ｂｉｔ目から始まり、Ｃｒの０bitｂｉｒ目
で終わるような２４クロック周期のシリアルデータとな
る。## EQU00001 ## Y = 0.299R + 0.587G + 0.114B Cb = 0.713 (BY) +128 Cr = 0.564 (RY) +128 In order to perform the above formula, for example, a bit shift and an adder are used. I just need. The switch circuit 122 receives the input, selects one of the 24 inputs at the timing (signal 4) of the counter circuit 126, and outputs the selected one. As a result, the data becomes a signal 5, for example, serial data having a 24-clock cycle starting from the 7th bit of Y and ending with the 0th bit of Cr.
【００１８】次に図５では水平周期におけるスイッチ回
路122以降の動作を説明する。スイッチ回路122の出力
（信号５）は映像信号の有効期間中は図のようにＹＣｂ
Ｃｒの正しいデータであるが、それ以外は不定領域であ
るため、デコーダ回路129により有効期間中のみＬとな
るイネーブル信号を生成（信号６）し、ＯＲ回路123に
より信号５，６の論理和をとり、信号７を生成する。こ
れにより有効表示期間外の領域はＨレベルとなる。また
デコーダ回路129では信号６以外に信号１０のような有
効表示期間の前に１クロック分だけＬとなる信号も発生
させる。さらに水平用カウンタ回路1210からは信号８の
ように入力される水平同期信号に同期しかつ２４クロッ
ク分だけＬとなる信号が発生される。これら信号７，
８，１０の論理積をとり、最終的にＡＮＤ回路２４の出
力に信号１１のようなシリアルデータを生成する。Next, the operation after the switch circuit 122 in the horizontal cycle will be described with reference to FIG. The output (signal 5) of the switch circuit 122 is YCb as shown in FIG.
Since the data is correct data of Cr, but the rest is an undefined area, the decoder circuit 129 generates an enable signal which becomes L only during the valid period (signal 6), and the OR circuit 123 calculates the logical sum of the signals 5 and 6. Then, a signal 7 is generated. As a result, the area outside the effective display period becomes H level. In addition to the signal 6, the decoder circuit 129 also generates a signal such as the signal 10 which becomes L for one clock before the effective display period. Further, from the horizontal counter circuit 1210, a signal synchronized with the input horizontal synchronizing signal like the signal 8 and having an L level for 24 clocks is generated. These signals 7,
The logical product of 8 and 10 is calculated, and serial data like the signal 11 is finally generated at the output of the AND circuit 24.
【００１９】同様に図６では垂直周期におけるスイッチ
回路122以降の動作を説明する。スイッチ回路122の出力
はＯＲ回路123により信号７を生成する。これにより有
効表示期間外の領域はＨレベルとなる。またデコーダ回
路129及び水平用カウンタ回路1210では図５と同様に信
号１０，８のような信号が発生される。さらに垂直用カ
ウンタ回路1211からは信号９のように入力される垂直同
期信号に同期しかつ３２クロック分だけＬとなる信号が
発生される。これら信号７，８，９，１０の論理積をと
り、ＡＮＤ回路２４の出力にし最終的に信号１１のよう
なシリアルデータを生成する。Similarly, FIG. 6 explains the operation of the switch circuit 122 and subsequent steps in the vertical cycle. The output of the switch circuit 122 generates the signal 7 by the OR circuit 123. As a result, the area outside the effective display period becomes H level. In the decoder circuit 129 and the horizontal counter circuit 1210, signals such as signals 10 and 8 are generated as in FIG. Further, the vertical counter circuit 1211 generates a signal synchronized with the input vertical synchronizing signal like the signal 9 and having an L level for 32 clocks. The logical product of these signals 7, 8, 9, and 10 is taken and output to the AND circuit 24 to finally generate serial data like the signal 11.
【００２０】以上のように信号１１では映像信号（ＹＣ
ｂＣｒ）のシリアルデータの他に水平・垂直同期信号が
加算され、一つの信号に全ての映像情報を含むことがで
き、これにより赤外線発光素子を一つにすることができ
る。As described above, the video signal (YC
The horizontal and vertical synchronizing signals are added in addition to the serial data of bCr), so that one signal can include all the video information, thereby making it possible to use one infrared light emitting element.
【００２１】ここで、信号１１のフォーマットの意味に
ついて簡単に説明する。一般的にＹＣｂＣｒのデジタル
データはＹ＝Ｃｂ＝Ｃｒ＝０もしくは２５５（２５６階
調時）となるような組み合わせは存在しない。これを利
用して本発明ではＹＣｂＣｒの映像信号に水平垂直同期
信号を挿入している。即ちＹ＝Ｃｂ＝Ｃｒ＝０もしくは
２５５となるような組み合わせは存在しないことからシ
リアルデータとしてＹＣｂＣｒの期間内は２４クロック
以上連続してＬ又はＨとなることはない。よって映像の
ブランキング期間はＨとし、水平同期信号は２４クロッ
ク分Ｌ、垂直同期信号は３２クロック分Ｌとすること
で、ＹＣｂＣｒの有効表示期間と区別することができ
る。またＹＣｂＣｒの有効表示期間の前に１クロック分
のＬ期間を設けたのは、有効表示期間の開始位置を示す
ためのフラグである。即ち前記開始位置フラグの前は２
４クロック以上Ｈであり、このような組み合わせもＹＣ
ｂＣｒの有効表示期間内には存在しないため、これを開
始位置フラグとして区別することができる。このように
ＹＣｂＣｒの特性を利用することにより、水平垂直同期
信号や映像開始位置フラグを挿入することができる。Here, the meaning of the format of the signal 11 will be briefly described. In general, there is no combination of YCbCr digital data that satisfies Y = Cb = Cr = 0 or 255 (256 gradations). Utilizing this, the present invention inserts a horizontal / vertical synchronization signal into a YCbCr video signal. That is, since there is no combination that satisfies Y = Cb = Cr = 0 or 255, L or H does not continuously become L or H as serial data for 24 clocks or more during the period of YCbCr. Therefore, the blanking period of the video is set to H, the horizontal synchronization signal is set to L for 24 clocks, and the vertical synchronization signal is set to L for 32 clocks, so that it can be distinguished from the effective display period of YCbCr. The flag for indicating the start position of the effective display period is provided with the L period of one clock before the effective display period of YCbCr. That is, before the start position flag, 2
H is more than 4 clocks, and such a combination is also YC
Since it does not exist within the effective display period of bCr, it can be distinguished as a start position flag. By utilizing the characteristics of YCbCr in this manner, a horizontal / vertical synchronization signal and a video start position flag can be inserted.
【００２２】次に受信部２内のシリアル／パラレルシリ
パラ変換器３２の具体的構成例を図７に示す。シリアル
／パラレルシリパラ変換器３２は、入力されるシリアル
のデジタルＹＣｂＣｒ信号を順に取り込むためのシフト
レジスタ321と、前述の映像開始位置フラグをシリアル
データより検出するための映像開始フラグ検出部324
と、シリアルデータより水平同期信号を検出するための
Ｈ検出器327と、このＨ検出器327の駆動用クロックを発
生する水晶328と、Ｈ検出器327より取り出した水平同期
信号より前記シフトレジスタ321等の駆動用のクロック
（以下ＭＣＬＫ）を発生するためのＰＬＬ329と、シリ
アルデータをパラレルに変換するためのＤＦＦ322と、
ＭＣＬＫより分周して前記ＤＦＦ322を駆動するための
クロック（以下ＣＬＫ）を生成する分周器325と、ＤＦ
Ｆ322の出力をＲＧＢ信号に変換するＹＣｂＣｒ／ＲＧ
Ｂ変換器323と、ＭＣＬＫをもとにシリアルデータより
水平垂直同期信号を検出するためのＨＶ検出器326とか
らなる。FIG. 7 shows a specific example of the configuration of the serial / parallel serial-to-parallel converter 32 in the receiving section 2. The serial / parallel serial-to-parallel converter 32 includes a shift register 321 for sequentially taking in an input serial digital YCbCr signal, and a video start flag detection unit 324 for detecting the video start position flag from the serial data.
An H detector 327 for detecting a horizontal synchronization signal from serial data, a crystal 328 for generating a driving clock for the H detector 327, and the shift register 321 based on the horizontal synchronization signal extracted from the H detector 327. A PLL 329 for generating a clock for driving (hereinafter referred to as MCLK), a DFF 322 for converting serial data into parallel,
A frequency divider 325 for generating a clock (hereinafter referred to as CLK) for driving the DFF 322 by dividing the frequency from MCLK;
YCbCr / RG for converting the output of F322 to RGB signal
It comprises a B converter 323 and an HV detector 326 for detecting a horizontal / vertical synchronization signal from serial data based on MCLK.
【００２３】以下、シリアル／パラレルシリパラ変換器
３２の動作を説明する。まずシリアル／パラレルシリパ
ラ変換器３２の動作の基準となるＭＣＬＫを生成するた
め、まずＨ検出器327により水平同期信号を検出する。
このＨ検出器327の構成例を図８に示す。水晶328のクロ
ック周波数を例えばシリアルデータと同じ周波数に設定
したとすると、シフトレジスタ3271で水晶クロックをも
とにシリアルデータを取り込む。パラレル／シリアルパ
ラシリ変換器１２のところで述べたように水平同期信号
は２４クロック分Ｌであるため、シフトレジスタ3271の
出力をインバータ3272で反転し２４入力のＡＮＤ回路32
73に入力することにより２４クロック連続してＨの時だ
けＨを出力する。これにより、水平同期信号を検出する
ことができる。Hereinafter, the operation of the serial / parallel serial-to-parallel converter 32 will be described. First, a horizontal synchronizing signal is detected by the H detector 327 in order to generate MCLK which is a reference for the operation of the serial / parallel serial-parallel converter 32.
FIG. 8 shows a configuration example of the H detector 327. If the clock frequency of the crystal 328 is set to, for example, the same frequency as the serial data, the shift register 3271 fetches the serial data based on the crystal clock. As described for the parallel / serial / parallel-serial converter 12, the horizontal synchronizing signal is L for 24 clocks. Therefore, the output of the shift register 3271 is inverted by the inverter 3272, and the AND circuit 32 of 24 inputs is used.
By inputting to 73, H is output only when H is continuous for 24 clocks. As a result, a horizontal synchronization signal can be detected.
【００２４】ＰＬＬ329は検出した水平同期信号を元に
てい倍しＭＣＬＫを生成する。映像開始フラグ検出部32
4はＭＣＬＫのタイミングでシリアルデータを取り込
み、映像開始位置を検出する。この映像開始フラグ検出
部324の構成例を図９に示す。The PLL 329 generates MCLK based on the detected horizontal synchronizing signal. Video start flag detector 32
Reference numeral 4 captures serial data at the timing of MCLK and detects the video start position. FIG. 9 shows a configuration example of the video start flag detection unit 324.
【００２５】シフトレジスタ3241でＭＣＬＫをもとにシ
リアルデータを取り込む。パラレル／シリアルパラシリ
変換器１２のところで述べたように映像開始フラグは２
４クロック分以上Ｈが続いた後1クロック分だけＬとな
るため、シフトレジスタ3241の出力の内、上位２３ｂｉ
ｔはそのまま、下位１ｂｉｔはインバータ3242で反転し
て２４入力のＡＮＤ回路3243に入力することにより、映
像開始フラグが来た時だけＨを出力する。これにより、
映像開始位置を検出することができる。この映像開始フ
ラグ検出部324の出力タイミングで分周器325をリセット
し、送られてくるシリアルデータが例えば２４ｂｉｔの
データの繰り返しであれば、２４分周して２４ｂｉｔの
データがすべて揃ったところで立ち上がるようなＣＬＫ
を生成する。このＣＬＫによりＤＦＦ322でデータをラ
ッチすることで、シリアルデータを元のパラレル２４ｂ
ｉｔにもどす戻すことができる。さらにその出力をする
ＹＣｂＣｒ／ＲＧＢ変換器323によりＲＧＢに変換す
る。ここで例えばＲＧＢは次のような計算式で演算され
る。The shift register 3241 fetches serial data based on MCLK. As described for the parallel / serial parallel-serial converter 12, the video start flag is 2
After H continues for four clocks or more, it becomes L for one clock, so the upper 23bi of the outputs of the shift register 3241 are output.
The t is left as it is, and the lower 1 bit is inverted by the inverter 3242 and input to the 24-input AND circuit 3243, so that H is output only when the video start flag comes. This allows
An image start position can be detected. The frequency divider 325 is reset at the output timing of the video start flag detection unit 324, and if the transmitted serial data is, for example, 24-bit data repetition, the frequency division is performed by 24 and the operation is started when all the 24-bit data are collected. CLK like
Generate The data is latched by the DFF 322 in accordance with this CLK, so that the serial data is converted into the original parallel data 24b.
It can be returned to it. Further, the data is converted into RGB by a YCbCr / RGB converter 323 which outputs the data. Here, for example, RGB is calculated by the following formula.
【００２６】[0026]
【数２】Ｒ＝Ｙ＋１．４０２（Ｃｒ−１２８） Ｇ＝Ｙ−０．３４４（Ｃｂ−１２８）−０．７１４（Ｃ
ｒ−１２８） Ｂ＝Ｙ＋１．７７２（Ｃｂ−１２８） 上記計算式を行うには例えばビットシフトと加算器を用
いればよい。ＨＶ検出器326はＭＣＬＫをもとにシリア
ルデータより水平垂直同期信号を検出する。このＨＶ検
出器326の構成例を図１０に示す。基本的な動作は図８
のＨ検出器327と同じで、クロックがＭＣＬＫに変わっ
たところと、垂直同期信号の検出用に３２入力のAND326
3を用いているところが違っているが動作的には同じ
で、垂直同期信号は３２クロック分Ｌであるため、シフ
トレジスタ3261の出力をインバータ3262で反転し３２入
力のＡＮＤ回路3263に入力することにより３２クロック
連続してＨの時だけＨを出力する。これにより、垂直同
期信号を検出することができる。水平同期信号検出は図
８と同じであるため説明は省略する。R = Y + 1.402 (Cr-128) G = Y-0.344 (Cb-128) -0.714 (C
r−128) B = Y + 1.772 (Cb−128) In order to perform the above formula, for example, a bit shift and an adder may be used. The HV detector 326 detects a horizontal / vertical synchronization signal from serial data based on MCLK. FIG. 10 shows a configuration example of the HV detector 326. Figure 8 shows the basic operation
The same as the H detector 327 of the above, the place where the clock is changed to the MCLK, and the 32-input AND326 for detecting the vertical synchronization signal are used.
However, the operation is the same, but the operation is the same. Since the vertical synchronization signal is L for 32 clocks, the output of the shift register 3261 is inverted by the inverter 3262 and input to the AND circuit 3263 having 32 inputs. As a result, H is output only when H is continued for 32 clocks. Thereby, a vertical synchronization signal can be detected. The detection of the horizontal synchronization signal is the same as that in FIG.
【００２７】以上述べてきたように送信部１でパラレル
のデジタルデータデジタル信号をシリアルに変換し、且
つＲＧＢ信号をＹＣｂＣｒ信号に変換することで、水平
垂直同期信号を映像信号に挿入することができ、これに
より赤外線発光素子１３を最小の１つで構成することが
できる。また受信部でもＹＣｂＣｒ信号に挿入された水
平垂直同期信号を簡単な論理回路で検出することがで
き、全体として小規模な回路構成で映像信号のワイヤレ
ス伝送を行うことができる。As described above, the transmission section 1 converts the parallel digital data digital signal into a serial signal and converts the RGB signal into a YCbCr signal, whereby the horizontal / vertical synchronization signal can be inserted into the video signal. Thereby, the infrared light emitting element 13 can be constituted by a minimum one. Also, the receiving unit can detect the horizontal / vertical synchronization signal inserted into the YCbCr signal with a simple logic circuit, and wirelessly transmit the video signal with a small circuit configuration as a whole.
【００２８】図１１に本発明の第二の実施例を示す。FIG. 11 shows a second embodiment of the present invention.
【００２９】図１１は第二の実施例を示すブロック図で
あって、第一の実施例の構成例である図２に対応する部
分には同一符号をつけている。異なる部分は送信部１内
にフレームレート変換部１５が追加され、また表示装置
２内にフレームレート変換部２３が追加されされたとこ
ろである。それ以外は第一の実施例と同じであるので説
明は省略する。FIG. 11 is a block diagram showing a second embodiment, in which parts corresponding to those in FIG. 2 which is a configuration example of the first embodiment are denoted by the same reference numerals. The difference is that a frame rate converter 15 is added in the transmitter 1 and a frame rate converter 23 is added in the display device 2. Otherwise, the configuration is the same as that of the first embodiment, and the description is omitted.
【００３０】本実施例の特徴は、フレームレート変換部
を送信部１及び表示装置２に設け、送信部１側で映像信
号のフレームレートを落として送信し、表示装置２側で
フレームレートを上げて再生表示することにより、赤外
線でのシリアルデータの転送速度を落とすことができ、
これにより安価で低速な赤外線発光／受光素子を用いる
ことができることである。A feature of the present embodiment is that a frame rate conversion unit is provided in the transmission unit 1 and the display device 2, the transmission unit 1 transmits the video signal at a reduced frame rate, and the display device 2 increases the frame rate. By playing back and displaying, the transfer speed of serial data in infrared can be reduced,
Thus, an inexpensive and low-speed infrared light emitting / receiving element can be used.
【００３１】第二の実施例の動作を図１１をもとに簡単
に説明する。信号源より送られるアナログの映像信号を
ＡＤ変換器１１でデジタル信号に変換した後、フレーム
レート変換部１５へ入力される。フレームレート変換部
１５ではＸＧＡ（１０２４×７６８画素）６０Ｈｚの信
号規格が入力されたとすると、例えば解像度は変えずに
フレームレートを０．２Ｈｚまで落とす。フレームレー
ト変換部１５はフレームメモリを用いた汎用のフレーム
レート変換ＬＳＩを用いれば実現できる。フレームレー
ト変換部１５以降のパラレル／シリアルパラシリ変換部
１２から表示装置２側のシリアル／パラレルシリパラ変
換部３２までの処理は第一の実施例と同じであるので説
明は省略する。表示装置２側のフレームレート変換部２
３では送られてきた０．２ＨｚのＸＧＡ信号をもとの６
０Ｈｚまでフレームレートを上げる。ここで、フレーム
レートを０．２Ｈｚまで落とした場合、シリアルデータ
の転送速度は下記のように計算される。The operation of the second embodiment will be briefly described with reference to FIG. The analog video signal sent from the signal source is converted into a digital signal by the AD converter 11 and then input to the frame rate converter 15. Assuming that a signal standard of XGA (1024 × 768 pixels) 60 Hz is input to the frame rate converter 15, for example, the frame rate is reduced to 0.2 Hz without changing the resolution. The frame rate conversion unit 15 can be realized by using a general-purpose frame rate conversion LSI using a frame memory. The processes from the parallel / serial / serial / serial / serial conversion unit 12 after the frame rate conversion unit 15 to the serial / parallel / serial / serial / serial conversion unit 32 on the display device 2 side are the same as those in the first embodiment, and a description thereof will be omitted. Frame rate converter 2 of display device 2
In 3, the transmitted 0.2 Hz XGA signal is converted to 6
Increase the frame rate to 0 Hz. Here, when the frame rate is reduced to 0.2 Hz, the transfer speed of serial data is calculated as follows.
【００３２】[0032]
【数３】１０２４×７６８×３(ＹＣｂＣｒ)×８(ｂｉ
ｔ)×０．２＝３．８Ｍｂｐｓ 上記計算式のようにフレームレートを０．２Ｈｚまで落
とすとシリアルデータの転送速度は３．８Ｍｂｐｓまで
下げることができる。## EQU3 ## 1024 × 768 × 3 (YCbCr) × 8 (bi
t) × 0.2 = 3.8 Mbps When the frame rate is reduced to 0.2 Hz as in the above equation, the transfer rate of serial data can be reduced to 3.8 Mbps.
【００３３】以上のように本実施例では、フレームレー
ト変換を行うことにより安価で低速な赤外線受発光素
子、例えばＰＣ等で採用されているＩｒＤＡモジュール
（転送速度４Ｍｂｐｓ）を使うことが出来る。As described above, in this embodiment, by performing frame rate conversion, an inexpensive and low-speed infrared light emitting / receiving element, for example, an IrDA module (transfer rate of 4 Mbps) employed in a PC or the like can be used.
【００３４】図１２及び１４に本発明の第三の実施例を
示す。FIGS. 12 and 14 show a third embodiment of the present invention.
【００３５】図１２及び１４は本発明の第三の実施例を
示すブロック図であって、第一の実施例の構成例である
図３及び図７に対応する部分には同一符号をつけてい
る。異なる部分は図１２においてＲＧＢ／ＹＣｂＣｒ変
換部121aとスイッチ回路122aとカウンタ回路126a、図１
４においてシフトレジスタ321aとＤＦＦ322aとＹＣｂＣ
ｒ／ＲＧＢ変換器323aである。それ以外は第一の実施例
と同じであるので説明は省略する。FIGS. 12 and 14 are block diagrams showing a third embodiment of the present invention. Parts corresponding to FIGS. 3 and 7, which are structural examples of the first embodiment, are designated by the same reference numerals. I have. The different parts are the RGB / YCbCr converter 121a, the switch circuit 122a, the counter circuit 126a in FIG.
4, the shift register 321a, the DFF 322a, and the YCbC
An r / RGB converter 323a. Otherwise, the configuration is the same as that of the first embodiment, and the description is omitted.
【００３６】本実施例の特徴は、ＲＧＢ／ＹＣｂＣｒ変
換において、第一の実施例では４：４：４のＹＣｂＣｒ
変換を行っていたのに対し、本実施例では４：２：２の
ＹＣｂＣｒ変換を用いることで、シリアルデータのビッ
ト数を２４から１６に減らすことができ、これにより転
送速度も２／３に下げることができることである。The feature of this embodiment is that in the RGB / YCbCr conversion, in the first embodiment, a 4: 4: 4 YCbCr
In contrast to the conversion, the present embodiment uses 4: 2: 2 YCbCr conversion to reduce the number of bits of serial data from 24 to 16, thereby reducing the transfer speed to 2/3. That can be lowered.
【００３７】第二、第三の実施例の動作を図１３のタイ
ミングチャートをもとに簡単に説明する。信号源よりＲ
ＧＢの２４ｂｉｔ信号（信号１）が入力されるとＲＧＢ
／ＹＣｂＣｒ変換部121aでは４：２：２のＹＣｂＣｒ
（１６ｂｉｔ）に変換する。その際信号３のように色差
ＣｂとＣｒは１画素とびに順に出力される（一般にＣｂ
Ｃｒ多重と呼ばれる４：２：２の規格である）。スイッ
チ回路122aはこれを入力し、カウンタ回路126aのタイミ
ング（信号４）で１６入力から１つを選択して出力す
る。その結果信号５のよう１６クロック周期のシリアル
データとなる。それ以降のＡＮＤ回路１２４までの動作
は第一の実施例と同じであるので説明は省略する。The operation of the second and third embodiments will be briefly described with reference to the timing chart of FIG. R from signal source
When a 24-bit signal (signal 1) of GB is input, RGB
In the / YCbCr conversion unit 121a, 4: 2: 2 YCbCr
(16 bits). At this time, the color differences Cb and Cr are sequentially output one pixel at a time like the signal 3 (generally, Cb
4: 2: 2 standard called Cr multiplexing). The switch circuit 122a receives the input, selects one of 16 inputs at the timing (signal 4) of the counter circuit 126a, and outputs it. As a result, serial data having a period of 16 clocks as signal 5 is obtained. The subsequent operation up to the AND circuit 124 is the same as that of the first embodiment, and the description is omitted.
【００３８】次に受信部２内のシリアル／パラレルシリ
パラ変換器３２の動作を図１４をもとに説明する。シフ
トレジスタ321aでＭＣＬＫをもとにシリアルデータを順
に取り込む。映像開始フラグ検出部324の出力タイミン
グで分周器325をリセットし、送られてくるシリアルデ
ータが１６ｂｉｔのデータの繰り返しであるため、１６
分周して１６ｂｉｔのデータがすべて揃ったところで立
ち上がるようなＣＬＫを生成する。このＣＬＫによりＤ
ＦＦ322aでデータをラッチすることで、シリアルデータ
を元のパラレル１６ｂｉｔにもどす戻すことができる。
さらにその出力をするＹＣｂＣｒ／ＲＧＢ変換器323aに
よりＲＧＢに変換する。その際色差ＣｂＣｒは２画素に
１回送られてくるため、ＲＧＢに変換する際も、Ｙは１
画素ごと、ＣｂＣｒは２画素ごとにデータを更新してＲ
ＧＢに変換することになる。それ以外は第一の実施例と
同じであるので説明は省略する。Next, the operation of the serial / parallel serial-to-parallel converter 32 in the receiving section 2 will be described with reference to FIG. The shift register 321a sequentially takes in serial data based on MCLK. The frequency divider 325 is reset at the output timing of the video start flag detection unit 324, and the transmitted serial data is a repetition of 16-bit data.
The CLK is generated such that the frequency is divided and rises when all 16-bit data are collected. With this CLK, D
By latching the data in the FF 322a, the serial data can be returned to the original parallel 16 bits.
Further, it is converted to RGB by a YCbCr / RGB converter 323a that outputs the data. At that time, since the color difference CbCr is sent once to every two pixels, Y is also 1 when converting to RGB.
For each pixel, CbCr updates the data every two pixels and
It will be converted to GB. Otherwise, the configuration is the same as that of the first embodiment, and the description is omitted.
【００３９】以上のように本実施例では、４：２：２の
ＹＣｂＣｒを用いることで、シリアルデータの転送速度
を２／３に下げることができる。また本実施例に対し、
第二の実施例で述べたフレームレート変換による方式を
併用して更に転送速度を落とすこともできる。As described above, in this embodiment, the transfer rate of serial data can be reduced to 2/3 by using 4: 2: 2 YCbCr. Also, for this embodiment,
The transfer rate can be further reduced by using the method based on the frame rate conversion described in the second embodiment.
【００４０】図１５に本発明の第四の実施例を示す。FIG. 15 shows a fourth embodiment of the present invention.
【００４１】図１５は第四の実施例を示すブロック図で
あって、第一の実施例の構成例である図２に対応する部
分には同一符号をつけている。異なる部分は送信部１内
に圧縮処理部１６が追加され、また表示装置２内に展開
処理部２４が追加されされたところである。それ以外は
第一の実施例と同じであるので説明は省略する。FIG. 15 is a block diagram showing the fourth embodiment, in which parts corresponding to those in FIG. 2 which is a configuration example of the first embodiment are denoted by the same reference numerals. The different part is that a compression processing unit 16 is added in the transmission unit 1 and a decompression processing unit 24 is added in the display device 2. Otherwise, the configuration is the same as that of the first embodiment, and the description is omitted.
【００４２】本実施例の特徴は、圧縮処理部を送信部１
に設けて映像信号を圧縮して送信し、展開処理部を表示
装置２に設けて圧縮されたデータを展開することによ
り、送信するデータ量が減り、赤外線でのシリアルデー
タの転送速度を落とすことができることである。The feature of this embodiment is that the compression processing unit is
And compressing and transmitting the video signal, and providing a decompression processing unit to the display device 2 to decompress the compressed data, thereby reducing the amount of data to be transmitted and reducing the transfer rate of serial data in infrared. Is what you can do.
【００４３】第四の実施例の動作を図１５をもとに簡単
に説明する。信号源より送られるアナログの映像信号を
ＡＤ変換器１１でデジタル信号に変換した後、圧縮処理
部１６へ入力される。圧縮処理部１６では、例えばＪＰ
ＥＧによる圧縮処理を行い、送信するデータ量を低減さ
せる。圧縮処理部１６以降のパラレル／シリアルパラシ
リ変換部１２から表示装置２側シリアル／パラレルシリ
パラ変換部３２までの処理は第一の実施例と同じである
ので説明は省略する。表示装置２側の展開処理部２４で
は送られてきたＪＰＥＧデータをもとの映像信号に戻す
処理を行う。ここで、圧縮処理部１６及び展開処理部２
４は汎用のＪＰＥＧ処理用ＬＳＩを用いれば実現でき
る。The operation of the fourth embodiment will be briefly described with reference to FIG. The analog video signal sent from the signal source is converted into a digital signal by the AD converter 11 and then input to the compression processing unit 16. In the compression processing unit 16, for example, JP
The compression processing by the EG is performed to reduce the amount of data to be transmitted. The processing from the parallel / serial / serial / serial / serial conversion unit 12 after the compression processing unit 16 to the serial / parallel / serial / serial / serial conversion unit 32 on the display device 2 side is the same as that of the first embodiment, and the description is omitted. The expansion processing section 24 of the display device 2 performs processing for returning the transmitted JPEG data to the original video signal. Here, the compression processing unit 16 and the decompression processing unit 2
4 can be realized by using a general-purpose JPEG processing LSI.
【００４４】なお本実施例では、圧縮／展開処理として
ＪＰＥＧを例として用いたが、ランレングス圧縮など他
の圧縮／展開処理でもよい。またＪＰＥＧの場合、一般
的に色差処理となるため、パラレル／シリアルパラシリ
変換部１２内のＲＧＢ／ＹＣｂＣｒ変換部、及びシリア
ル／パラレルシリパラ変換部３２内のＹＣｂＣｒ／ＲＧ
Ｂ変換部はなくてもよい。さらに本実施例に対し、第二
の実施例で述べたフレームレート変換による方式を併用
して更に転送速度を落とすこともできる。In this embodiment, JPEG is used as an example of compression / decompression processing, but other compression / decompression processing such as run-length compression may be used. In the case of JPEG, since color difference processing is generally performed, the RGB / YCbCr conversion unit in the parallel / serial parallel / serial conversion unit 12 and the YCbCr / RG in the serial / parallel serial / parallel conversion unit 32 are used.
The B conversion unit may not be provided. Further, the transfer rate can be further reduced by using the method based on the frame rate conversion described in the second embodiment in combination with the present embodiment.
【００４５】以上のように圧縮／展開処理を併用するこ
とにより、第一の実施例に比べてシリアルデータの転送
速度を低減させることができる。As described above, by using the compression / decompression processing together, the transfer speed of serial data can be reduced as compared with the first embodiment.
【００４６】以上、第一から第四の実施例では、赤外線
で映像信号や制御信号を送信していたが、電波等の電磁
波又は光であればなんでもよい。As described above, in the first to fourth embodiments, the video signal and the control signal are transmitted by infrared rays. However, any electromagnetic waves such as radio waves or light may be used.
【００４７】[0047]
【発明の効果】以上説明したように本発明によれば、液
晶プロジェクタとＰＣ映像信号のワイヤレス映像伝送を
単一の発光素子で行うことがで、かつＳ／Ｎ劣化を抑え
ることができる。As described above, according to the present invention, wireless video transmission of a liquid crystal projector and a PC video signal can be performed by a single light emitting element, and S / N deterioration can be suppressed.
【図１】本発明の第一実施例の構成例を説明する図。FIG. 1 is a view for explaining a configuration example of a first embodiment of the present invention.
【図２】第一実施例の具体例を説明する図。FIG. 2 is a view for explaining a specific example of the first embodiment.
【図３】第一実施例の具体例を説明する図。FIG. 3 is a diagram illustrating a specific example of the first embodiment.
【図４】第一実施例の動作を説明する図。FIG. 4 is a diagram for explaining the operation of the first embodiment.
【図５】第一実施例の動作を説明する図。FIG. 5 is a diagram for explaining the operation of the first embodiment.
【図６】第一実施例の動作を説明する図。FIG. 6 is a view for explaining the operation of the first embodiment.
【図７】第一実施例の具体例を説明する図。FIG. 7 is a view for explaining a specific example of the first embodiment.
【図８】第一実施例の具体例を説明する図。FIG. 8 is a view for explaining a specific example of the first embodiment.
【図９】第一実施例の具体例を説明する図。FIG. 9 is a view for explaining a specific example of the first embodiment.
【図１０】第一実施例の具体例を説明する図。FIG. 10 is a view for explaining a specific example of the first embodiment.
【図１１】本発明の第二実施例を説明する図。FIG. 11 is a diagram illustrating a second embodiment of the present invention.
【図１２】本発明の第三実施例を説明する図。FIG. 12 is a diagram illustrating a third embodiment of the present invention.
【図１３】第三実施例の動作を説明する図。FIG. 13 is a view for explaining the operation of the third embodiment.
【図１４】第三実施例の具体例を説明する図。FIG. 14 is a view for explaining a specific example of the third embodiment.
【図１５】第四実施例の具体例を説明する図。FIG. 15 is a view for explaining a specific example of the fourth embodiment.
１…送信部、１１…ＡＤ変換、１２…パラレル／シリア
ルパラシリ変換、１３…赤外線発光素子、１４…ＰＬ
Ｌ、１５…フレームレート変換、１６…圧縮処理、121
…ＲＧＢ／ＹＣｂＣｒ変換、121a…ＲＧＢ／ＹＣｂＣｒ
変換、122…スイッチ、122a…スイッチ、123…ＯＲ回
路、124…ＡＮＤ回路、125…分周器、126…カウンタ回
路、126a…カウンタ回路、127…微分回路、128…微分回
路、129…デコーダ、1210…カウンタ回路、1211…カウ
ンタ回路、２…表示装置、２１…信号処理、２２…表示
素子、２３…フレームレート変換、２４…展開処理、３
…受信部、３１…赤外線受光素子、３２…シリアル／パ
ラレルシリパラ変換、321…シフトレジスタ、321a…シ
フトレジスタ、322…ＤＦＦ、322a…ＤＦＦ、323…ＹＣ
ｂＣｒ／ＲＧＢ変換、323a…ＹＣｂＣｒ／ＲＧＢ変換、
324…映像開始フラグ検出、325…分周器、326…ＨＶ検
出、327…Ｈ検出、328…水晶、329…ＰＬＬ、3271…シ
フトレジスタ、3272…インバータ、3273…ＡＮＤ回路、
3241…シフトレジスタ、3242…インバータ、3243…ＡＮ
Ｄ回路、3261…シフトレジスタ、3262…インバータ、32
63…ＡＮＤ回路、3264…インバータ、3265…ＡＮＤ回
路、４…信号源、５…赤外線。DESCRIPTION OF SYMBOLS 1 ... Transmission part, 11 ... AD conversion, 12 ... Parallel / serial parallel-serial conversion, 13 ... Infrared light emitting element, 14 ... PL
L, 15: frame rate conversion, 16: compression processing, 121
... RGB / YCbCr conversion, 121a ... RGB / YCbCr
Conversion: 122 switch, 122a switch, 123 OR circuit, 124 AND circuit, 125 frequency divider, 126 counter circuit, 126a counter circuit, 127 differential circuit, 128 differential circuit, 129 decoder 1210 counter circuit, 1211 counter circuit, 2 display device, 21 signal processing, 22 display element, 23 frame rate conversion, 24 expansion processing, 3
... Receiving unit, 31 ... Infrared light receiving element, 32 ... Serial / parallel serial / parallel conversion, 321 ... Shift register, 321a ... Shift register, 322 ... DFF, 322a ... DFF, 323 ... YC
bCr / RGB conversion, 323a ... YCbCr / RGB conversion,
324: video start flag detection, 325: frequency divider, 326: HV detection, 327: H detection, 328: crystal, 329: PLL, 3271: shift register, 3272: inverter, 3273: AND circuit,
3241 ... shift register, 3242 ... inverter, 3243 ... AN
D circuit, 3261 ... shift register, 3262 ... inverter, 32
63 AND circuit, 3264 inverter, 3265 AND circuit, 4 signal source, 5 infrared.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 弘章 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 Ｆターム(参考） 5C020 AA07 AA09 AA35 BA07 BA09 BA11 5C057 AA03 AA06 CC04 EA01 EA02 EA06 EA07 EB02 EB03 EL01 EM00 GB02 GF01 GF05 GL00 5C082 AA03 BA34 BB01 BB15 DA53 DA76 MM04 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Hiroaki Nishimura 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa F-term in Hitachi Image Information System Co., Ltd. 5C020 AA07 AA09 AA35 BA07 BA09 BA11 5C057 AA03 AA06 CC04 EA01 EA02 EA06 EA07 EB02 EB03 EL01 EM00 GB02 GF01 GF05 GL00 5C082 AA03 BA34 BB01 BB15 DA53 DA76 MM04
Claims (3)
らの画像情報を輝度及び色差信号に変換する手段と、該
信号をシリアルデータに変換し且つ水平同期信号及び垂
直同期信号を前記シリアルデータに加算するシリアル変
換手段を備え電磁波又は光に変調して送信するワイヤレ
ス伝送部と、 前記ワイヤレス伝送部から送られるシリアルデータを前
記輝度及び色差信号にパラレル変換する手段と、該信号
を前記画像情報に復調し更に加算された水平同期信号及
び垂直同期信号を復元するパラレル変換手段を備えた表
示部からなることを特徴とするワイヤレス映像伝送装
置。1. An image information generator, means for converting image information from the image information generator into luminance and color difference signals, converting the signals into serial data, and converting a horizontal synchronization signal and a vertical synchronization signal into the serial data. A wireless transmission unit that includes a serial conversion unit that modulates the signal into an electromagnetic wave or light, and transmits the data. The unit converts the serial data sent from the wireless transmission unit into the luminance and color difference signals in parallel. A wireless video transmission apparatus comprising a display unit provided with a parallel conversion means for demodulating the signal and restoring the added horizontal synchronization signal and vertical synchronization signal.
らの画像情報をフレームレート変換するためのフレーム
メモリと、該フレームレート変換された画像情報を輝度
及び色差信号に変換し更に該信号をシリアルデータに変
換し且つ水平同期信号及び垂直同期信号を前記シリアル
データに加算するシリアル変換手段を備え電磁波又は光
に変調して送信するワイヤレス伝送部と、 前記ワイヤレス伝送部から送られるシリアルデータを前
記輝度及び色差信号にパラレル変換する手段と、該信号
を前記画像情報に再生復調し更に加算された水平同期信
号及び垂直同期信号を復元するパラレル変換手段と、該
画像情報をフレームレート変換するためのフレームメモ
リと、を備えた表示部からなることを特徴とするワイヤ
レス映像伝送装置。2. An image information generator, a frame memory for converting the image information from the image information generator into a frame rate, and converting the frame rate-converted image information into luminance and color difference signals. A wireless transmission unit for converting serial data and adding a horizontal synchronization signal and a vertical synchronization signal to the serial data; a wireless transmission unit for modulating the electromagnetic wave or light to transmit; and transmitting the serial data sent from the wireless transmission unit. Means for performing parallel conversion to luminance and color difference signals, parallel conversion means for reproducing and demodulating the signal into the image information and restoring the added horizontal synchronization signal and vertical synchronization signal, and converting the image information to a frame rate A wireless video transmission device comprising a display unit having a frame memory.
らの画像情報を圧縮するための圧縮処理手段と、該圧縮
処理された圧縮画像情報をシリアルデータに変換し且つ
水平同期信号及び垂直同期信号を前記シリアルデータに
加算するシリアル変換手段を備え電磁波又は光に変調し
て送信するワイヤレス伝送部と、 前記ワイヤレス伝送部から送られるシリアルデータを前
記圧縮画像情報にパラレル変換再生し更に加算された水
平同期信号及び垂直同期信号を復元するパラレル変換手
段と、該圧縮画像情報を原画像に復元するための展開処
理手段と、を備えた表示装置からなることを特徴とする
ワイヤレス映像伝送装置。3. An image information generator, compression processing means for compressing image information from the image information generator, converting the compressed image information into serial data, and outputting a horizontal synchronization signal and a vertical synchronization signal. A wireless transmission unit that includes serial conversion means for adding a signal to the serial data and modulates the signal into electromagnetic waves or light, and transmits the serial data transmitted from the wireless transmission unit to the compressed image information in parallel conversion and reproduction; A wireless video transmission device comprising: a display device comprising: a parallel conversion means for restoring a horizontal synchronization signal and a vertical synchronization signal; and a decompression processing means for restoring the compressed image information to an original image.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007300365A (en) * | 2006-04-28 | 2007-11-15 | Yamaha Corp | Video signal converting device |
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