JP2002043433A - 二重ダマシーン構造およびコンデンサを有する集積回路を製造するためのプロセス - Google Patents
二重ダマシーン構造およびコンデンサを有する集積回路を製造するためのプロセスInfo
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Abstract
(57)【要約】
【課題】 二重ダマシーン構造を含む集積回路内に側壁
コンデンサを提供する。 【解決手段】 二重ダマシーン構造およびコンデンサを
形成するためのプロセスは、絶縁層および停止層を有す
るスタックを形成することを含む（ステップ１０〜２
５）。スタックは、二重ダマシーン構造のバイアまたは
溝が形成される際に側壁コンデンサを形成するために用
いられる開口部が形成され（ステップ３５）得るように
パターン化される（ステップ３０）。このように、側壁
コンデンサを製造するためのプロセスは、さらなるマス
クまたはエッチング工程を加えずに、二重ダマシーンプ
ロセスと統合され得る。
コンデンサを提供する。 【解決手段】 二重ダマシーン構造およびコンデンサを
形成するためのプロセスは、絶縁層および停止層を有す
るスタックを形成することを含む（ステップ１０〜２
５）。スタックは、二重ダマシーン構造のバイアまたは
溝が形成される際に側壁コンデンサを形成するために用
いられる開口部が形成され（ステップ３５）得るように
パターン化される（ステップ３０）。このように、側壁
コンデンサを製造するためのプロセスは、さらなるマス
クまたはエッチング工程を加えずに、二重ダマシーンプ
ロセスと統合され得る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
に関し、特に、集積回路に二重ダマシーン構造およびコ
ンデンサを形成するためのプロセスに関する。
に関し、特に、集積回路に二重ダマシーン構造およびコ
ンデンサを形成するためのプロセスに関する。
【０００２】
【従来の技術】相互ディジタル（interdigitized）また
はフィンガコンデンサは、集積回路内の金属線の高さが
金属線間の空間よりも大きくなるにつれて、集積回路内
でますます用いられるようになってきた。これは、デバ
イスの寸法が減少し、その結果、それに対応して金属線
間の距離が減少するために起こる。相互ディジタルまた
はフィンガコンデンサは、側壁キャパシタンスを用い
る。このキャパシタンスは、隣接した金属線間で生成さ
れ、コンデンサを形成する。
はフィンガコンデンサは、集積回路内の金属線の高さが
金属線間の空間よりも大きくなるにつれて、集積回路内
でますます用いられるようになってきた。これは、デバ
イスの寸法が減少し、その結果、それに対応して金属線
間の距離が減少するために起こる。相互ディジタルまた
はフィンガコンデンサは、側壁キャパシタンスを用い
る。このキャパシタンスは、隣接した金属線間で生成さ
れ、コンデンサを形成する。
【０００３】フィンガコンデンサの一例は、ＯＮ ＣＨ
ＩＰ ＣＡＰＡＣＩＴＯＲ ＳＴＲＵＣＴＵＲＥという
名称のウィルソンに付与された米国特許第６、０３７、
６２１号に示されている。この特許を本明細書では参考
のために援用する。側壁キャパシタンスを用いてコンデ
ンサを形成する概念はまた、Ｆｒａｃｔａｌ Ｃａｐａ
ｃｉｔｏｒｓという名称のＨ．Ｓａｍａｖａｔｉら、１
９９８年 ＩＳＳＣＣ、セッション１６、ＴＤ：Ａｄｖ
ａｎｃｅｄ Ｒａｄｉｏ−ＦｒｅｑｕｅｎｃｙＣｉｒｃ
ｕｉｔｓ、Ｐａｐｅｒ ＦＰ１６．６、２５６〜５７の
最近の論文で議論されている。この論文を本明細書では
参考のために援用する。この論文は、プレート間の距離
が減少するにつれて、側壁またはフリンジキャパシタン
スが、単位面積当たり、従来の平行プレートコンデンサ
よりも高いキャパシタンスを生成することを指摘してい
る。
ＩＰ ＣＡＰＡＣＩＴＯＲ ＳＴＲＵＣＴＵＲＥという
名称のウィルソンに付与された米国特許第６、０３７、
６２１号に示されている。この特許を本明細書では参考
のために援用する。側壁キャパシタンスを用いてコンデ
ンサを形成する概念はまた、Ｆｒａｃｔａｌ Ｃａｐａ
ｃｉｔｏｒｓという名称のＨ．Ｓａｍａｖａｔｉら、１
９９８年 ＩＳＳＣＣ、セッション１６、ＴＤ：Ａｄｖ
ａｎｃｅｄ Ｒａｄｉｏ−ＦｒｅｑｕｅｎｃｙＣｉｒｃ
ｕｉｔｓ、Ｐａｐｅｒ ＦＰ１６．６、２５６〜５７の
最近の論文で議論されている。この論文を本明細書では
参考のために援用する。この論文は、プレート間の距離
が減少するにつれて、側壁またはフリンジキャパシタン
スが、単位面積当たり、従来の平行プレートコンデンサ
よりも高いキャパシタンスを生成することを指摘してい
る。
【０００４】
【発明が解決しようとする課題】デバイスの寸法の減少
に加えて、単一ダマシーン構造の代わりに二重ダマシー
ン構造を用いる傾向がある。単一ダマシーンは、絶縁層
内に溝を形成し、この溝を導電性材料で満たして相互接
続部を形成する集積回路のための相互接続部製造プロセ
スである。二重ダマシーンは、単一ダマシーンの溝を形
成するのに加えて、導電性接触（またはバイア）開口部
を絶縁層内に形成するマルチレベル相互接続プロセスで
ある。導電性材料は、溝および導電性接触（またはバイ
ア）開口部に形成される。発明者は、これらの傾向を組
み合わせて、二重ダマシーン構造をも含む集積回路内に
側壁コンデンサを提供する必要性を認識した。
に加えて、単一ダマシーン構造の代わりに二重ダマシー
ン構造を用いる傾向がある。単一ダマシーンは、絶縁層
内に溝を形成し、この溝を導電性材料で満たして相互接
続部を形成する集積回路のための相互接続部製造プロセ
スである。二重ダマシーンは、単一ダマシーンの溝を形
成するのに加えて、導電性接触（またはバイア）開口部
を絶縁層内に形成するマルチレベル相互接続プロセスで
ある。導電性材料は、溝および導電性接触（またはバイ
ア）開口部に形成される。発明者は、これらの傾向を組
み合わせて、二重ダマシーン構造をも含む集積回路内に
側壁コンデンサを提供する必要性を認識した。
【０００５】
【課題を解決するための手段】本発明は、二重ダマシー
ン構造およびコンデンサを形成するためのプロセスに関
する。このプロセスは、絶縁層および停止層を有するス
タックを形成することを含む。スタックは、二重ダマシ
ーン構造のバイアまたは溝が形成される際に側壁コンデ
ンサを形成するために用いられる開口部が形成され得る
ようにパターン化される。このように、側壁コンデンサ
を製造するためのプロセスは、さらなるマスクまたはエ
ッチング工程を加えずに、二重ダマシーンプロセスと統
合され得る。
ン構造およびコンデンサを形成するためのプロセスに関
する。このプロセスは、絶縁層および停止層を有するス
タックを形成することを含む。スタックは、二重ダマシ
ーン構造のバイアまたは溝が形成される際に側壁コンデ
ンサを形成するために用いられる開口部が形成され得る
ようにパターン化される。このように、側壁コンデンサ
を製造するためのプロセスは、さらなるマスクまたはエ
ッチング工程を加えずに、二重ダマシーンプロセスと統
合され得る。
【０００６】上記の一般的な説明および以下の詳細な説
明は例示的なものであり、本発明を限定するものではな
いことを理解されたい。
明は例示的なものであり、本発明を限定するものではな
いことを理解されたい。
【０００７】本発明は、添付の図面を参照しながら以下
の詳細な説明から最もよく理解される。強調しておく
が、半導体産業における慣例により、図面の様々な特徴
部は一律の縮尺に従わずに描かれている。それどころ
か、明確にするため、様々な特徴部の寸法は任意に拡大
または縮小されている。
の詳細な説明から最もよく理解される。強調しておく
が、半導体産業における慣例により、図面の様々な特徴
部は一律の縮尺に従わずに描かれている。それどころ
か、明確にするため、様々な特徴部の寸法は任意に拡大
または縮小されている。
【０００８】
【発明の実施の形態】本発明の例示的な実施形態は、二
重ダマシーン構造を形成するためのプロセスに関する。
このプロセスは、２つのマスクがスタックの上方に形成
された、絶縁層および停止層を有するスタックを形成す
ることを含む。マスクの１つは、絶縁層内にバイアまた
は接触開口部を形成し、かつコンデンサ用の開口部を形
成するために用いられる。第２のマスクは、絶縁層内に
相互接続部用の溝を形成するために用いられる。二重ダ
マシーン構造のための溝およびバイアを形成する際にコ
ンデンサ用の開口部を形成することによって、処理工程
の数および部分的に製造された集積回路のシステム間の
移動が低減し得る。
重ダマシーン構造を形成するためのプロセスに関する。
このプロセスは、２つのマスクがスタックの上方に形成
された、絶縁層および停止層を有するスタックを形成す
ることを含む。マスクの１つは、絶縁層内にバイアまた
は接触開口部を形成し、かつコンデンサ用の開口部を形
成するために用いられる。第２のマスクは、絶縁層内に
相互接続部用の溝を形成するために用いられる。二重ダ
マシーン構造のための溝およびバイアを形成する際にコ
ンデンサ用の開口部を形成することによって、処理工程
の数および部分的に製造された集積回路のシステム間の
移動が低減し得る。
【０００９】ここで、図面を参照する。図面全体にわた
って、同様の参照符号は、同様の要素を指す。図１は、
本発明の例示的な実施形態を示すフローチャートであ
る。図２から図７は、図１に示すフローチャートに従っ
た集積回路の連続的な製造段階を例示する概略図であ
る。
って、同様の参照符号は、同様の要素を指す。図１は、
本発明の例示的な実施形態を示すフローチャートであ
る。図２から図７は、図１に示すフローチャートに従っ
た集積回路の連続的な製造段階を例示する概略図であ
る。
【００１０】ステップ１０において、第１の絶縁層１０
５が基板１００上に形成される。第１の絶縁層１０５
は、たとえば、高密度堆積された酸化シリコン（たとえ
ば、ＳｉＯ２）などの誘電体である。あるいは、第１の
絶縁層は、硼燐珪酸ガラス、燐珪酸ガラス、燐および／
または硼素でドーピングされたテトラエチルオルトシリ
ケートから形成されるガラス、スピンオンガラス、キセ
ロゲル、エーロゲル、またはポリマー、フッ化酸化物お
よびハイドロジェンシルセスキオキサン（hydrogen sil
sesquioxane）などのその他の低誘電率膜であり得る。
さらに、絶縁層は、少なくとも１層が、高誘電率を有し
得る他の層の間に形成された低誘電率材料である多層を
含み得る。
５が基板１００上に形成される。第１の絶縁層１０５
は、たとえば、高密度堆積された酸化シリコン（たとえ
ば、ＳｉＯ２）などの誘電体である。あるいは、第１の
絶縁層は、硼燐珪酸ガラス、燐珪酸ガラス、燐および／
または硼素でドーピングされたテトラエチルオルトシリ
ケートから形成されるガラス、スピンオンガラス、キセ
ロゲル、エーロゲル、またはポリマー、フッ化酸化物お
よびハイドロジェンシルセスキオキサン（hydrogen sil
sesquioxane）などのその他の低誘電率膜であり得る。
さらに、絶縁層は、少なくとも１層が、高誘電率を有し
得る他の層の間に形成された低誘電率材料である多層を
含み得る。
【００１１】基板１００は、たとえば、シリコンなどの
半導体またはＧａＡｓもしくはＳｉＧｅなどの化合物半
導体である。あるいは、基板１００は、誘電体、導電
体、または他の材料などの集積回路内の中間層であり得
る。さらに、基板１００の上面１０１は平坦でなくても
よい。この場合、第１の絶縁層１０５は、周知の通り、
たとえば、化学機械的研磨（ＣＭＰ）を用いて平坦化さ
れ得る。
半導体またはＧａＡｓもしくはＳｉＧｅなどの化合物半
導体である。あるいは、基板１００は、誘電体、導電
体、または他の材料などの集積回路内の中間層であり得
る。さらに、基板１００の上面１０１は平坦でなくても
よい。この場合、第１の絶縁層１０５は、周知の通り、
たとえば、化学機械的研磨（ＣＭＰ）を用いて平坦化さ
れ得る。
【００１２】ステップ１５では、エッチング停止層１１
０は、第１の絶縁層１０５の上方または第１の絶縁層１
０５に直接接触して形成される。他の実施形態では、１
つまたはそれ以上の層は、エッチング停止層１１０と第
１の絶縁層１０５との間に形成され得る。エッチング停
止層の材料は、選択されたエッチング剤に対して、第２
の絶縁層１１５よりもさらにエッチング耐性が高くなる
ように選択され得る。換言すると、エッチング停止層１
１０は、選択されたエッチング剤に曝されると、第２の
絶縁層１１５よりも遅いレートでエッチングされる。例
えば、エッチング停止層は、第２の絶縁層がＳｉＯ２で
ある場合ＴｉＮであり得る。さらに、エッチング停止層
は、Ｔａ／ＴａＮ、Ｓｉ３Ｎ４、シリコンを豊富に含む
酸化物、または多層ＳｉＯ２誘電体であり得る。
０は、第１の絶縁層１０５の上方または第１の絶縁層１
０５に直接接触して形成される。他の実施形態では、１
つまたはそれ以上の層は、エッチング停止層１１０と第
１の絶縁層１０５との間に形成され得る。エッチング停
止層の材料は、選択されたエッチング剤に対して、第２
の絶縁層１１５よりもさらにエッチング耐性が高くなる
ように選択され得る。換言すると、エッチング停止層１
１０は、選択されたエッチング剤に曝されると、第２の
絶縁層１１５よりも遅いレートでエッチングされる。例
えば、エッチング停止層は、第２の絶縁層がＳｉＯ２で
ある場合ＴｉＮであり得る。さらに、エッチング停止層
は、Ｔａ／ＴａＮ、Ｓｉ３Ｎ４、シリコンを豊富に含む
酸化物、または多層ＳｉＯ２誘電体であり得る。
【００１３】ステップ２０では、第２の絶縁層１１５
が、エッチング停止層１１０の上方またはエッチング停
止層１１０に直接接触して形成される。第２の絶縁層１
１５は、第１の絶縁層１０５を形成するために用いたの
と同じ材料およびプロセスで形成され得る。ステップ２
５では、第１のパターン化マスク１２０が、第２の絶縁
層１１５の上方または第２の絶縁層１１５上に形成され
る。第１のパターン化マスク１２０は、集積回路内の異
なるレベル間に相互接続部を提供するためのバイアまた
は接触開口部１２５（以下、「開口部」と呼ぶ）に対応
する開口部を含む。さらに、第１のパターン化マスク１
２０は、コンデンサのための開口部１２７（以下、「コ
ンデンサ開口部」と呼ぶ）に対応する開口部を含む。レ
チクル９０は、コンデンサ開口部１２７が、開口部１２
５が形成される際に形成され得るようなパターンを有す
る。
が、エッチング停止層１１０の上方またはエッチング停
止層１１０に直接接触して形成される。第２の絶縁層１
１５は、第１の絶縁層１０５を形成するために用いたの
と同じ材料およびプロセスで形成され得る。ステップ２
５では、第１のパターン化マスク１２０が、第２の絶縁
層１１５の上方または第２の絶縁層１１５上に形成され
る。第１のパターン化マスク１２０は、集積回路内の異
なるレベル間に相互接続部を提供するためのバイアまた
は接触開口部１２５（以下、「開口部」と呼ぶ）に対応
する開口部を含む。さらに、第１のパターン化マスク１
２０は、コンデンサのための開口部１２７（以下、「コ
ンデンサ開口部」と呼ぶ）に対応する開口部を含む。レ
チクル９０は、コンデンサ開口部１２７が、開口部１２
５が形成される際に形成され得るようなパターンを有す
る。
【００１４】ステップ３０では、開口部１２５およびコ
ンデンサ開口部１２７は、第１の絶縁層１０５、エッチ
ング停止層１１０、および第２の絶縁層１１５内に開口
される。開口部およびコンデンサ開口部は、従来のエッ
チング技術または技術の組み合わせを用いて、少なくと
も３つの異なる層をエッチングすることによって開口さ
れ得る。あるいは、ステップ３０では、第２の絶縁層１
１５のみがエッチングされ得る。この場合、ステップ４
０では、エッチング停止層１１０の露出部分およびこの
露出部分の下方にある第１の絶縁層１０５の対応部分が
エッチングされ、溝がエッチングされる際にコンデンサ
開口部１２７および開口部１２５が完成する。コンデン
サ開口部１２７は、互いに上方でも下方でもない、同じ
メタライゼーションレベル内で形成され得る。
ンデンサ開口部１２７は、第１の絶縁層１０５、エッチ
ング停止層１１０、および第２の絶縁層１１５内に開口
される。開口部およびコンデンサ開口部は、従来のエッ
チング技術または技術の組み合わせを用いて、少なくと
も３つの異なる層をエッチングすることによって開口さ
れ得る。あるいは、ステップ３０では、第２の絶縁層１
１５のみがエッチングされ得る。この場合、ステップ４
０では、エッチング停止層１１０の露出部分およびこの
露出部分の下方にある第１の絶縁層１０５の対応部分が
エッチングされ、溝がエッチングされる際にコンデンサ
開口部１２７および開口部１２５が完成する。コンデン
サ開口部１２７は、互いに上方でも下方でもない、同じ
メタライゼーションレベル内で形成され得る。
【００１５】例示的には、開口部は、１）第２の絶縁層
１１５上にレジスト材料（第１のパターン化されたマス
ク）の層を適用し、２）レチクルを通過するエネルギー
源にレジスト材料を曝し、３）レジストの領域を除去し
てレジスト内にパターンを形成し、４）開口部１２５お
よびコンデンサ開口部１２７をエッチングすることによ
って形成される。エネルギー源は、電子ビーム、光源、
または他の適切なエネルギー源であり得る。
１１５上にレジスト材料（第１のパターン化されたマス
ク）の層を適用し、２）レチクルを通過するエネルギー
源にレジスト材料を曝し、３）レジストの領域を除去し
てレジスト内にパターンを形成し、４）開口部１２５お
よびコンデンサ開口部１２７をエッチングすることによ
って形成される。エネルギー源は、電子ビーム、光源、
または他の適切なエネルギー源であり得る。
【００１６】次に、ステップ３５では、第２のパターン
化マスク１３０が、第１のパターン化マスク１２０の上
方または第１のパターン化マスク１２０上に形成され
る。例示的には、第２のパターン化マスク１３０は、第
１のパターン化マスク１２０上の開口部１２５および１
２７内にレジスト材料の層を適用し、２）レチクル９５
を通過するエネルギー源にレジスト材料を曝し、３）レ
ジストの領域を除去してレジスト内にパターンを形成す
ることによって形成される。エネルギー源は、電子ビー
ム、光源、または他の適切なエネルギー源であり得る。
化マスク１３０が、第１のパターン化マスク１２０の上
方または第１のパターン化マスク１２０上に形成され
る。例示的には、第２のパターン化マスク１３０は、第
１のパターン化マスク１２０上の開口部１２５および１
２７内にレジスト材料の層を適用し、２）レチクル９５
を通過するエネルギー源にレジスト材料を曝し、３）レ
ジストの領域を除去してレジスト内にパターンを形成す
ることによって形成される。エネルギー源は、電子ビー
ム、光源、または他の適切なエネルギー源であり得る。
【００１７】第２のパターン化マスク１３０は、開口部
１２５の上方に溝を形成するための開口部を含む。パタ
ーン化マスク１３０は、コンデンサ開口部１２７のため
の対応する開口部を含まない。なぜなら、これらの開口
部のエッチングはすでに完了しているからである。上記
のように前のステップにおいてコンデンサ開口部が完了
していなかった場合には、ステップ３５では、コンデン
サの開口部が次の処理で完了し得るように、第２のパタ
ーン化マスク内に開口部が形成されていたであろう。
１２５の上方に溝を形成するための開口部を含む。パタ
ーン化マスク１３０は、コンデンサ開口部１２７のため
の対応する開口部を含まない。なぜなら、これらの開口
部のエッチングはすでに完了しているからである。上記
のように前のステップにおいてコンデンサ開口部が完了
していなかった場合には、ステップ３５では、コンデン
サの開口部が次の処理で完了し得るように、第２のパタ
ーン化マスク内に開口部が形成されていたであろう。
【００１８】ステップ４０では、第２の絶縁層１１５
は、パターン化され、形成される導電ランナおよびコン
デンサに対応する溝１３５を形成する。第２の絶縁層１
１５は、従来のエッチング技術を用いてパターン化され
得る。エッチングの間、エッチング停止層１１０は、こ
のエッチングプロセスのための終点を規定するために用
いられる。開口部は、溝１３５の境界部１３６、１３８
内に含まれるか、または少なくとも部分的に含まれる。
次に、ステップ４５では、マスク層１２０、１３０の残
りの部分は、周知の技術を用いて剥され、部分的に完了
した集積回路は、従来のプロセスを用いてステップ４７
において洗浄される。
は、パターン化され、形成される導電ランナおよびコン
デンサに対応する溝１３５を形成する。第２の絶縁層１
１５は、従来のエッチング技術を用いてパターン化され
得る。エッチングの間、エッチング停止層１１０は、こ
のエッチングプロセスのための終点を規定するために用
いられる。開口部は、溝１３５の境界部１３６、１３８
内に含まれるか、または少なくとも部分的に含まれる。
次に、ステップ４５では、マスク層１２０、１３０の残
りの部分は、周知の技術を用いて剥され、部分的に完了
した集積回路は、従来のプロセスを用いてステップ４７
において洗浄される。
【００１９】ステップ５０では、導電層１４５は、第２
の絶縁層１１５の上方、ならびに開口部、溝およびコン
デンサ開口部１２７内に堆積されたブランケットであ
る。次に、コンデンサ開口部１２７および溝１３５の外
側にあり、第２の絶縁層の上または上方にある導電層の
部分が除去され、相互接続部が完了する。これは、従来
の化学機械研磨プロセスを用いて成し遂げられ得る。導
電層１４５は、タングステン、アルミニウム、銅、ニッ
ケル、ポリシリコンなどの導電性材料、または導電体と
して用いるのに適し、当業者に公知の他の導電性材料で
ある。
の絶縁層１１５の上方、ならびに開口部、溝およびコン
デンサ開口部１２７内に堆積されたブランケットであ
る。次に、コンデンサ開口部１２７および溝１３５の外
側にあり、第２の絶縁層の上または上方にある導電層の
部分が除去され、相互接続部が完了する。これは、従来
の化学機械研磨プロセスを用いて成し遂げられ得る。導
電層１４５は、タングステン、アルミニウム、銅、ニッ
ケル、ポリシリコンなどの導電性材料、または導電体と
して用いるのに適し、当業者に公知の他の導電性材料で
ある。
【００２０】このプロセスを用いることによって、二重
ダマシーン構造１７５が形成される際にコンデンサ１７
０は形成される。この結果、フィンガコンデンサは、リ
ソグラフィープロセスおよびエッチングなどのさらなる
プロセス工程を用いずに、二重ダマシーン構造を形成す
るためのプロセスに導入され得る。このように、フィン
ガコンデンサを含む集積回路の製造コストの増加が避け
られ得る。
ダマシーン構造１７５が形成される際にコンデンサ１７
０は形成される。この結果、フィンガコンデンサは、リ
ソグラフィープロセスおよびエッチングなどのさらなる
プロセス工程を用いずに、二重ダマシーン構造を形成す
るためのプロセスに導入され得る。このように、フィン
ガコンデンサを含む集積回路の製造コストの増加が避け
られ得る。
【００２１】他の実施形態では、１つまたはそれ以上の
層は、導電層１４５を堆積する前に形成され得る。図７
は、例示的なバリア層１４７を示す。これらの層は、導
電層と周囲の層との間の湿気および汚染物の移動を防止
するバリア層であり得る。
層は、導電層１４５を堆積する前に形成され得る。図７
は、例示的なバリア層１４７を示す。これらの層は、導
電層と周囲の層との間の湿気および汚染物の移動を防止
するバリア層であり得る。
【００２２】例えば、導電層１４５が銅である場合、Ｔ
ａおよびＴａＮの層を含むバリア層１４７は、導電層を
堆積する前に、第２の絶縁層１１５上ならびに開口部お
よび溝内に堆積され得る。導電層１４５がＡｌを含む場
合、（１）Ｔｉ、ＴｉＮまたは（２）Ｔｉ、ＴｉＮ、Ｔ
ｉの層を含むバリア層１４７が用いられ得る。バリア層
の他の材料としては、ＷＳｉ、ＴｉＷ、Ｔａ、ＴａＮ、
Ｔｉ、ＴｉＮ、Ｃｒ、Ｃｕ、Ａｕ、ＷＮ、ＴａＳｉＮ、
またはＷＳｉＮが挙げられる。バリア層１４７はまた、
次に形成される導電層のための接着層および／または核
生成層としても作用し得る。さらに、Ｓｉ３Ｎ４、Ｔａ
Ｎ、ＴｉＮ、またはＴｉＷなどのキャッピング層は、導
電層の上面に形成され得る。
ａおよびＴａＮの層を含むバリア層１４７は、導電層を
堆積する前に、第２の絶縁層１１５上ならびに開口部お
よび溝内に堆積され得る。導電層１４５がＡｌを含む場
合、（１）Ｔｉ、ＴｉＮまたは（２）Ｔｉ、ＴｉＮ、Ｔ
ｉの層を含むバリア層１４７が用いられ得る。バリア層
の他の材料としては、ＷＳｉ、ＴｉＷ、Ｔａ、ＴａＮ、
Ｔｉ、ＴｉＮ、Ｃｒ、Ｃｕ、Ａｕ、ＷＮ、ＴａＳｉＮ、
またはＷＳｉＮが挙げられる。バリア層１４７はまた、
次に形成される導電層のための接着層および／または核
生成層としても作用し得る。さらに、Ｓｉ３Ｎ４、Ｔａ
Ｎ、ＴｉＮ、またはＴｉＷなどのキャッピング層は、導
電層の上面に形成され得る。
【００２３】図８は、上記の例示的な実施形態を用いて
形成される例示的なフィンガコンデンサおよび二重ダマ
シーン構造の上面図である。フィンガコンデンサ１７０
は、第１のプレート１７１および第２のプレート１７２
を有する。コンデンサと、集積回路の他の部分との相互
接続は、明確にするため省略している。当業者であれ
ば、必要に応じて集積回路内でコンデンサを集積し、設
計された回路を完成することができるであろう。
形成される例示的なフィンガコンデンサおよび二重ダマ
シーン構造の上面図である。フィンガコンデンサ１７０
は、第１のプレート１７１および第２のプレート１７２
を有する。コンデンサと、集積回路の他の部分との相互
接続は、明確にするため省略している。当業者であれ
ば、必要に応じて集積回路内でコンデンサを集積し、設
計された回路を完成することができるであろう。
【００２４】次に、集積回路は、必要に応じて、上記の
プロセスおよび従来のプロセスを用いて形成される相互
接続部を含み得るさらなる金属レベルを加えることによ
って完成される。集積回路はまた、トランジスタおよび
特定の集積回路設計に必要な他の構成要素を含む。これ
らの構造を含む集積回路を製造するためのプロセスは、
１−３ Ｗｏｌｆ、Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉ
ｎｇ ｆｏｒ ｔｈｅＶＬＳＩ Ｅｒａ、（１９８６）
において記載され、本明細書では、この文献を参考のた
めに援用する。
プロセスおよび従来のプロセスを用いて形成される相互
接続部を含み得るさらなる金属レベルを加えることによ
って完成される。集積回路はまた、トランジスタおよび
特定の集積回路設計に必要な他の構成要素を含む。これ
らの構造を含む集積回路を製造するためのプロセスは、
１−３ Ｗｏｌｆ、Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉ
ｎｇ ｆｏｒ ｔｈｅＶＬＳＩ Ｅｒａ、（１９８６）
において記載され、本明細書では、この文献を参考のた
めに援用する。
【００２５】図９から図１５は、本発明の他の実施形態
を例示する。図９は、フローチャートであり、図１０か
ら図１５は、図９に示すフローチャートに従った集積回
路の連続した製造段階を例示する概略図である。
を例示する。図９は、フローチャートであり、図１０か
ら図１５は、図９に示すフローチャートに従った集積回
路の連続した製造段階を例示する概略図である。
【００２６】ステップ２１０では、第１の絶縁層３０５
が基板３００上に形成される。第１の絶縁層３０５は、
第１の絶縁層１０５に関して上述したのと同じ材料であ
る。基板３００は、基板１００に関して上述したのと同
じ材料である。さらに、基板３００の上面３０１は、平
坦でなくてもよい。この場合、第１の絶縁層３０５は、
たとえば、周知の化学機械研磨（ＣＭＰ）を用いて平坦
化され得る。
が基板３００上に形成される。第１の絶縁層３０５は、
第１の絶縁層１０５に関して上述したのと同じ材料であ
る。基板３００は、基板１００に関して上述したのと同
じ材料である。さらに、基板３００の上面３０１は、平
坦でなくてもよい。この場合、第１の絶縁層３０５は、
たとえば、周知の化学機械研磨（ＣＭＰ）を用いて平坦
化され得る。
【００２７】ステップ２１５では、エッチング停止層３
１０は、第１の絶縁層３０５の上方または第１の絶縁層
３０５に直接接触して形成される。他の実施形態では、
１つまたはそれ以上の層は、エッチング停止層３１０と
第１の絶縁層３０５との間に形成され得る。エッチング
停止層３１０は、第１のエッチング停止層１１０に関し
て上述した材料などの材料である。
１０は、第１の絶縁層３０５の上方または第１の絶縁層
３０５に直接接触して形成される。他の実施形態では、
１つまたはそれ以上の層は、エッチング停止層３１０と
第１の絶縁層３０５との間に形成され得る。エッチング
停止層３１０は、第１のエッチング停止層１１０に関し
て上述した材料などの材料である。
【００２８】ステップ２２０では、第２の絶縁層３１５
は、エッチング停止層３１５の上方またはエッチング停
止層３１５に直接接触して形成される。第２の絶縁層３
１５は、第１の絶縁層３０５を形成するのに用いたのと
同じ材料およびプロセスで形成され得る。ステップ２２
５では、第１のパターン化マスク３２０が、絶縁層３１
５の上方または絶縁層３１５上に形成される。第１のパ
ターン化マスク３２０は、形成されるランナまたは溝に
対応する開口部を含む。さらに、第１のパターン化マス
ク３２０は、コンデンサのための開口部３２７（以下、
「コンデンサ開口部」と呼ぶ）に対応する開口部を含
む。レチクル３９０は、開口部３２５が形成される際に
コンデンサ開口部３２７が形成され得るように、第１の
パターン化マスクに移されるパターンを有する。
は、エッチング停止層３１５の上方またはエッチング停
止層３１５に直接接触して形成される。第２の絶縁層３
１５は、第１の絶縁層３０５を形成するのに用いたのと
同じ材料およびプロセスで形成され得る。ステップ２２
５では、第１のパターン化マスク３２０が、絶縁層３１
５の上方または絶縁層３１５上に形成される。第１のパ
ターン化マスク３２０は、形成されるランナまたは溝に
対応する開口部を含む。さらに、第１のパターン化マス
ク３２０は、コンデンサのための開口部３２７（以下、
「コンデンサ開口部」と呼ぶ）に対応する開口部を含
む。レチクル３９０は、開口部３２５が形成される際に
コンデンサ開口部３２７が形成され得るように、第１の
パターン化マスクに移されるパターンを有する。
【００２９】ステップ２３０では、コンデンサ開口部３
２７および溝３３５は、第２の絶縁層３１５内に開口さ
れる。溝３３５は、従来のエッチング技術を用いて形成
され得る。エッチングの間、エッチング停止層３１０
は、このエッチングプロセスのための終点を規定するた
めに用いられる。次に、ステップ２３５では、第２のパ
ターン化マスク３３０が、第１のパターン化マスク３２
０の上方または第１のパターン化マスク３２０上に形成
される。第２のパターン化マスクは、このマスク内の開
口部が、形成されるバイアまたは接触開口部（以下、
「開口部」と呼ぶ）に対応するように形成される。さら
に、第２のパターン化マスクは、形成されるコンデンサ
開口部に対応する開口部を含む。第２のパターン化マス
クの部分は、溝３３５の壁３５０、３５１上に形成され
得る。その結果、壁３５０、３５１は、開口部を形成し
ている間さらにエッチングはされないであろう。これに
対して、第２のパターン化層の部分は、コンデンサ開口
部の壁上に形成されないであろう。
２７および溝３３５は、第２の絶縁層３１５内に開口さ
れる。溝３３５は、従来のエッチング技術を用いて形成
され得る。エッチングの間、エッチング停止層３１０
は、このエッチングプロセスのための終点を規定するた
めに用いられる。次に、ステップ２３５では、第２のパ
ターン化マスク３３０が、第１のパターン化マスク３２
０の上方または第１のパターン化マスク３２０上に形成
される。第２のパターン化マスクは、このマスク内の開
口部が、形成されるバイアまたは接触開口部（以下、
「開口部」と呼ぶ）に対応するように形成される。さら
に、第２のパターン化マスクは、形成されるコンデンサ
開口部に対応する開口部を含む。第２のパターン化マス
クの部分は、溝３３５の壁３５０、３５１上に形成され
得る。その結果、壁３５０、３５１は、開口部を形成し
ている間さらにエッチングはされないであろう。これに
対して、第２のパターン化層の部分は、コンデンサ開口
部の壁上に形成されないであろう。
【００３０】ステップ２４０では、エッチング停止層３
１０および第１の絶縁層３０５は、パターン化され、形
成される層間の相互接続部に対応する開口部３２５を形
成する。コンデンサ開口部３２７はまた、エッチング停
止層３１０および第１の絶縁層３０５をエッチングする
ことによっても形成される。開口部３２５およびコンデ
ンサ開口部３２７は、従来のエッチング技術または技術
の組み合わせを用いて少なくとも２つの異なる層をエッ
チングすることによって形成され得る。
１０および第１の絶縁層３０５は、パターン化され、形
成される層間の相互接続部に対応する開口部３２５を形
成する。コンデンサ開口部３２７はまた、エッチング停
止層３１０および第１の絶縁層３０５をエッチングする
ことによっても形成される。開口部３２５およびコンデ
ンサ開口部３２７は、従来のエッチング技術または技術
の組み合わせを用いて少なくとも２つの異なる層をエッ
チングすることによって形成され得る。
【００３１】開口部３２５は、溝３３５の壁３５０、３
５１によって規定される境界部内に含まれるか、または
少なくとも部分的に含まれる。次に、ステップ２４５で
は、マスク層３２０、３３０の残りの部分は、周知の技
術を用いて剥され、部分的に完成された集積回路は、従
来のプロセスを用いてステップ２４７において洗浄され
る。
５１によって規定される境界部内に含まれるか、または
少なくとも部分的に含まれる。次に、ステップ２４５で
は、マスク層３２０、３３０の残りの部分は、周知の技
術を用いて剥され、部分的に完成された集積回路は、従
来のプロセスを用いてステップ２４７において洗浄され
る。
【００３２】ステップ２５０では、導電層３４５は、第
２の絶縁層３１５の上方、ならびに開口部、溝およびコ
ンデンサ開口部内に堆積されたブランケットである。次
に、コンデンサ開口部３２７および溝３３５の外側にあ
り、第２の絶縁層３１５の上または上方にある導電層の
部分が除去される。これは、従来の化学機械研磨プロセ
スを用いて成し遂げられ得る。導電層３４５は、タング
ステン、アルミニウム、銅、ニッケル、ポリシリコンな
どの導電性材料、または導電体として用いるのに適し、
当業者に公知の他の導電性材料である。
２の絶縁層３１５の上方、ならびに開口部、溝およびコ
ンデンサ開口部内に堆積されたブランケットである。次
に、コンデンサ開口部３２７および溝３３５の外側にあ
り、第２の絶縁層３１５の上または上方にある導電層の
部分が除去される。これは、従来の化学機械研磨プロセ
スを用いて成し遂げられ得る。導電層３４５は、タング
ステン、アルミニウム、銅、ニッケル、ポリシリコンな
どの導電性材料、または導電体として用いるのに適し、
当業者に公知の他の導電性材料である。
【００３３】他の実施形態では、１つまたはそれ以上の
層は、図１５に示す第１の実施形態に関して上述したよ
うに、導電層３４５を堆積する前に形成され得る。これ
らの１つまたはそれ以上の層は、ライナと呼ばれ得る。
さらに、第１の実施形態に関して上述したようにキャッ
ピング層が設けられ得る。次に、集積回路は、必要に応
じて、上記のプロセスおよび従来のプロセスを用いて形
成される相互接続部を含み得るさらなる金属レベルを加
えることによって完成される。
層は、図１５に示す第１の実施形態に関して上述したよ
うに、導電層３４５を堆積する前に形成され得る。これ
らの１つまたはそれ以上の層は、ライナと呼ばれ得る。
さらに、第１の実施形態に関して上述したようにキャッ
ピング層が設けられ得る。次に、集積回路は、必要に応
じて、上記のプロセスおよび従来のプロセスを用いて形
成される相互接続部を含み得るさらなる金属レベルを加
えることによって完成される。
【００３４】第１の絶縁層、エッチング停止層、および
第２の絶縁層を含む３つの層を示したが、これらの層の
数を減少させてもよい。たとえば、コンデンサおよび二
重ダマシーン構造は、コンデンサおよび二重ダマシーン
構造のための開口部が実質的に同時に形成される１つま
たは２つの絶縁層内に形成されてもよい。
第２の絶縁層を含む３つの層を示したが、これらの層の
数を減少させてもよい。たとえば、コンデンサおよび二
重ダマシーン構造は、コンデンサおよび二重ダマシーン
構造のための開口部が実質的に同時に形成される１つま
たは２つの絶縁層内に形成されてもよい。
【００３５】本発明を例示的な実施形態を参照しながら
説明したが、本発明はこれらの実施形態に限定されな
い。むしろ、添付の請求の範囲は、本発明の真の趣旨お
よび範囲から逸脱せずに当業者によってなされ得る本発
明の他の改変および実施形態を含むものとして解釈され
たい。
説明したが、本発明はこれらの実施形態に限定されな
い。むしろ、添付の請求の範囲は、本発明の真の趣旨お
よび範囲から逸脱せずに当業者によってなされ得る本発
明の他の改変および実施形態を含むものとして解釈され
たい。
【００３６】
【発明の効果】上記のように、本発明によると、二重ダ
マシーン構造を含む集積回路内に側壁コンデンサを提供
することが可能である。
マシーン構造を含む集積回路内に側壁コンデンサを提供
することが可能である。
【図１】本発明の例示的な実施形態による集積回路を製
造するためのプロセスを例示するフローチャート。
造するためのプロセスを例示するフローチャート。
【図２】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図３】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図４】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図５】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図６】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図７】図１のプロセスを用いる連続した製造段階にお
ける集積回路の概略図。
ける集積回路の概略図。
【図８】図１のプロセスに従って製造されたフィンガコ
ンデンサおよび二重ダマシーン構造を有する部分的に製
造された集積回路の上面図。
ンデンサおよび二重ダマシーン構造を有する部分的に製
造された集積回路の上面図。
【図９】本発明の他の例示的な実施形態による集積回路
を製造するためのプロセスを例示するフローチャート。
を製造するためのプロセスを例示するフローチャート。
【図１０】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
【図１１】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
【図１２】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
【図１３】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
【図１４】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
【図１５】図９のプロセスを用いる連続した製造段階に
おける集積回路の概略図。
おける集積回路の概略図。
９０ レチクル ９５ レチクル １００ 基板 １０１ 上面 １０５ 第１の絶縁層 １１０ エッチング停止層 １１５ 第２の絶縁層 １２０ 第１のパターン化マスク １２５ バイアまたは接触開口部 １２７ コンデンサ開口部 １３０ 第２のパターン化マスク １３５ 溝 １３６ 境界部 １３８ 境界部 １４５ 導電層 １４７ バリア層 １７０ コンデンサ １７５ 二重ダマシーン構造
フロントページの続き (72)発明者 サイレッシュ チッティペッディ アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，ルネイプ トレイル 308 Ｆターム(参考） 5F033 GG01 GG02 HH04 HH07 HH08 HH11 HH13 HH17 HH18 HH19 HH21 HH23 HH28 HH30 HH32 HH33 HH34 JJ04 JJ07 JJ08 JJ11 JJ13 JJ17 JJ18 JJ19 JJ21 JJ23 JJ28 JJ30 JJ32 JJ33 JJ34 MM02 MM05 MM12 MM13 NN06 NN07 QQ24 QQ25 QQ48 RR01 RR04 RR06 RR09 RR13 RR14 RR15 SS04 VV10 5F038 AC04 AC05 AC10 AC15 AC16 EZ02 EZ11 EZ20
Claims (22)
- 【請求項１】 集積回路を製造するための方法であっ
て、 （ａ）二重ダマシーン構造のための層内に開口部を形成
するステップと、 （ｂ）コンデンサのための層内に少なくとも２つの開口
部を形成するステップとを含む方法。 - 【請求項２】 前記ステップ（ａ）および（ｂ）は実質
的に同時に行われる請求項１に記載の方法。 - 【請求項３】 前記ステップ（ａ）は、 （ａ１）溝を形成するステップと、 （ａ２）バイアを形成するステップとをさらに含む請求
項１に記載の方法。 - 【請求項４】 前記ステップ（ａ１）および（ｂ）は実
質的に同時に行われる請求項３に記載の方法。 - 【請求項５】 前記ステップ（ａ２）および（ｂ）は実
質的に同時に行われる請求項３に記載の方法。 - 【請求項６】 （ｃ）前記開口部を導電性材料で充填
し、二重ダマシーン構造を形成するステップと、 （ｄ）前記少なくとも２つの開口部を前記導電性材料で
充填し、前記コンデンサを形成するステップとをさらに
含む請求項１に記載の方法。 - 【請求項７】 前記ステップ（ｃ）および（ｄ）は実質
的に同時に行われる請求項６に記載の方法。 - 【請求項８】 前記層は複数の層を含む請求項１に記載
の方法。 - 【請求項９】 前記複数の層は少なくとも１つのエッチ
ング停止層を含む請求項８に記載の方法。 - 【請求項１０】 集積回路を製造するための方法であっ
て、 （ａ）複数の層を形成するステップと、 （ｂ）前記複数の層の少なくとも１つに第１の開口部を
形成することによって二重ダマシーン構造を部分的に形
成するステップと、 （ｃ）前記複数の層の少なくとも１つに第２および第３
の開口部を形成することによってコンデンサを部分的に
形成するステップとを含む方法。 - 【請求項１１】 前記第１、第２および第３の開口部
は、実質的に同じ幅を有する請求項１０に記載の方法。 - 【請求項１２】 前記第２および第３の開口部は、第１
の幅を有し、前記第１の開口部は、前記第１の幅とは異
なる第２の幅を有する請求項１０に記載の方法。 - 【請求項１３】 層と、 前記層内に形成された二重ダマシーン構造と、 前記層内に形成された第１の導体および第２の導体を有
する、前記層内に形成されたコンデンサとを有する集積
回路。 - 【請求項１４】 前記層は少なくとも２つの層を含む請
求項１３に記載の集積回路。 - 【請求項１５】 前記第１の導体および前記第２の導体
は互いに上方にも下方にも形成されない請求項１３に記
載の集積回路。 - 【請求項１６】 前記層は停止層を有し、 前記二重ダマシーン構造は、少なくとも溝およびバイア
を有し、前記溝の底部は前記停止層の少なくとも上部を
含む請求項１３に記載の集積回路。 - 【請求項１７】 前記停止層は、前記第１の導体と前記
第２の導体との間に形成される請求項１６に記載の集積
回路。 - 【請求項１８】 前記層は、停止層を含み、前記停止層
は、前記第１の導体と前記第２の導体との間に形成され
る請求項１３に記載の集積回路。 - 【請求項１９】 前記第１の導体および前記第２の導体
は前記停止層と接触する請求項１８に記載の集積回路。 - 【請求項２０】 前記第１の導体は、ライナおよび導電
性材料を有する請求項１９に記載の集積回路。 - 【請求項２１】 前記第１の導体は、前記コンデンサの
第１のプレートであり、前記第２の導体は、前記コンデ
ンサの第２のプレートを形成する請求項１３に記載の集
積回路。 - 【請求項２２】 基板をさらに有し、前記層は、前記基
板上に形成され、前記層は、前記第１の導体と前記基板
との間には少なくとも形成されない請求項１３に記載の
集積回路。
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| US6037216A (en) | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
| TW389993B (en) | 1998-11-18 | 2000-05-11 | United Microelectronics Corp | Method for producing thin film resistance of dual damascene interconnect |
| JP2000159698A (ja) * | 1998-11-30 | 2000-06-13 | Matsushita Electric Ind Co Ltd | 芳香族メチリデン化合物、それを製造するための芳香族アルデヒド化合物、及びそれらの製造方法 |
| US6303423B1 (en) * | 1998-12-21 | 2001-10-16 | Megic Corporation | Method for forming high performance system-on-chip using post passivation process |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| US6320244B1 (en) | 1999-01-12 | 2001-11-20 | Agere Systems Guardian Corp. | Integrated circuit device having dual damascene capacitor |
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| US6365327B1 (en) | 1999-08-30 | 2002-04-02 | Agere Systems Guardian Corp. | Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit |
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| US6228711B1 (en) * | 1999-11-30 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating dynamic random access memory |
| US6383858B1 (en) * | 2000-02-16 | 2002-05-07 | Agere Systems Guardian Corp. | Interdigitated capacitor structure for use in an integrated circuit |
| US6664185B1 (en) * | 2002-04-25 | 2003-12-16 | Advanced Micro Devices, Inc. | Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018515929A (ja) * | 2015-05-08 | 2018-06-14 | シーラス ロジック インターナショナル セミコンダクター リミテッド | Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ |
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