JP2002034263A - Power converter controller - Google Patents
Power converter controllerInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電力変換器の制御
装置に係り、特に、この制御装置に通信回線を介して接
続される電圧検出器と電流検出器の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for a power converter, and more particularly, to an improvement of a voltage detector and a current detector connected to the control device via a communication line.
【０００２】[0002]
【従来の技術】従来の直流電気車用インバータ装置の制
御装置では、電圧検出器（以下、ＰＴと呼ぶ。）から出
力される架線電圧やフィルタコンデンサ電圧と、電流検
出器（以下、ＣＴと呼ぶ。）から出力される架線電流や
電動機電流を制御装置に設けたバッファ回路とアナログ
／デジタル変換回路（以下、Ａ／Ｄ変換回路と呼ぶ。）
を介して取り込み、これに基づいて制御を行っている。
このため、ＰＴやＣＴの数に応じた配線やバッファ回路
が必要であり、回路規模が大きくなっている。また、Ｐ
Ｔ及びＣＴから出力される電圧や電流が所定の上限値を
超えた場合の保護のため、専用の保護回路も必要となっ
ている。一方、制御装置の配線本数や部品を削減する方
法として、特開平９−２２９９７２号公報や特開平１０
−１５５２０１号公報に記載のように、シリアル通信を
導入する方法が提案されている。前者は、制御装置内の
高電位部と低電位部の絶縁と部品削減を兼ねてフォトカ
プラによるシリアル通信を導入している。また、後者
は、複数の制御装置間の配線本数を削減するため、シリ
アル通信を導入している。しかし、何れの場合も電圧検
出器や電流検出器の信号については、アナログ信号のま
ま制御装置に取り込んでおり、配線本数や部品削減の足
枷となっている。また、シリアル通信を導入した場合は
異常時の対応が遅れる傾向にあるが、これについては、
特開平１−１１００２０号公報に記載のように、インバ
ータ装置の過電圧や過電流などの異常信号を常にシリア
ル通信データの特定ビットに重畳させる方法や、特開平
９−２２９９７２号公報に記載のように、ＣＰＵ異常時
に伝送路を遮断する方法が提案されている。しかし、前
者は通常データ送信時に異常が発生した場合について記
載されておらず、後者は過電圧、過電流時の対応につい
て記載されていない。2. Description of the Related Art In a conventional control device of a DC electric vehicle inverter device, an overhead line voltage and a filter capacitor voltage output from a voltage detector (hereinafter, referred to as PT) and a current detector (hereinafter, referred to as CT). ), A buffer circuit and an analog / digital conversion circuit (hereinafter, referred to as an A / D conversion circuit) provided in a control device for the overhead line current and the motor current.
And control is performed based on this.
For this reason, wiring and buffer circuits corresponding to the number of PTs and CTs are required, and the circuit scale is increased. Also, P
For protection when the voltage or current output from T and CT exceeds a predetermined upper limit, a dedicated protection circuit is also required. On the other hand, as a method of reducing the number of wires and components of the control device, Japanese Patent Application Laid-Open Nos.
As described in -155201, a method for introducing serial communication has been proposed. The former introduces serial communication using a photocoupler to both insulate the high potential portion and the low potential portion in the control device and reduce the number of components. In the latter, serial communication is introduced to reduce the number of wires between a plurality of control devices. However, in any case, the signals of the voltage detector and the current detector are taken in the control device as analog signals, which is a constraint on the number of wirings and the reduction of parts. Also, when serial communication is introduced, the response to abnormal situations tends to be delayed.
As described in JP-A-1-1100020, a method of always superimposing an abnormal signal such as overvoltage or overcurrent of an inverter device on a specific bit of serial communication data, or as described in JP-A-9-229972. In addition, there has been proposed a method of interrupting a transmission path when a CPU is abnormal. However, the former does not describe the case where an abnormality occurs during normal data transmission, and the latter does not describe how to deal with overvoltage and overcurrent.
【０００３】[0003]
【発明が解決しようとする課題】上記従来の車両用電力
変換器の制御装置においては、電圧検出器や電流検出器
の出力をアナログ信号の状態で取り込むため、配線やバ
ッファ回路が個別に必要となり、配線本数や部品の削減
が限界となっている。また、シリアル通信を導入した場
合、過電圧や過電流などの異常時の時間遅れが問題とな
ってくる。In the above-mentioned conventional control device for a vehicle power converter, since the outputs of the voltage detector and the current detector are fetched in the form of analog signals, wirings and buffer circuits are individually required. However, the reduction in the number of wirings and the number of components is at its limit. In addition, when serial communication is introduced, a time delay at the time of abnormality such as overvoltage or overcurrent becomes a problem.
【０００４】本発明の課題は、電圧検出器や電流検出器
の配線本数や部品の削減を行うと共に、過電圧や過電流
などの異常時の時間遅れを短縮してインバータやコンバ
ータなどの電力変換器を安全に保護することが可能な電
力変換器の制御装置を提供することにある。An object of the present invention is to reduce the number of wirings and components of a voltage detector and a current detector, and to reduce a time delay at the time of an abnormality such as an overvoltage or an overcurrent to reduce a power converter such as an inverter or a converter. It is an object of the present invention to provide a power converter control device capable of safely protecting the power converter.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、電力変換器に駆動信号を供給する制御手段と電力変
換器の入力電圧を検出する電圧検出器及び電力変換器の
入力電流を検出する電流検出器、電動機に流れる電流を
検出する電流検出器を１対のシリアル伝送路を介して接
続し、制御手段と電圧検出器及び電流検出器から出力さ
れる信号をデジタル信号としてシリアル伝送すると共
に、制御手段に電圧検出器及び電流検出器が検出した電
圧或いは電流の異常情報を検知する異常検知手段を備え
る。ここで、制御手段は、異常情報に基づいて電力変換
器の保護動作を実行する。また、電圧検出器に過電圧検
知手段及び電流検出器に過電流検知手段を設け、異常を
検知した電圧検出器或いは電流検出器に通信異常を発生
させ、制御手段に異常情報を伝送する。In order to solve the above problems, control means for supplying a drive signal to a power converter, a voltage detector for detecting an input voltage of the power converter, and detection of an input current of the power converter are provided. And a current detector for detecting a current flowing through the motor are connected via a pair of serial transmission lines, and the control means, the voltage detector, and the signals output from the current detector are serially transmitted as digital signals. In addition, the control means includes an abnormality detecting means for detecting abnormality information on the voltage or current detected by the voltage detector and the current detector. Here, the control unit executes the protection operation of the power converter based on the abnormality information. Further, the voltage detector is provided with an overvoltage detecting means and the current detector is provided with an overcurrent detecting means, and the voltage detector or the current detector which has detected the abnormality generates a communication abnormality and transmits abnormality information to the control means.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の一実施形態による直
流車両用電力変換器の制御装置を示す。架線１の直流電
力は、フィルタリアクトル２とフィルタコンデンサ３か
ら成るフィルタ回路及びインバータ装置４を介して可変
電圧、可変周波数の３相交流電力に変換され、誘導電動
機７に供給される。電流検出器８は架線１に流れる電流
を検出し、電圧検出器９ａは架線１の電圧を検出する。
また、電圧検出器９ｂはフィルタコンデンサ３の電圧を
検出し、電流検出器１０ａ，１０ｂ，１０ｃは誘導電動
機７の各相に流れる電流を検出する。一方、指令部５
は、車両を起動、停止させるためのシーケンス信号Ｓｎ
と電流指令値Ｉｐを出力し、制御部６は、このシーケン
ス信号Ｓｎと電流指令値Ｉｐ及びシリアル伝送路１１で
接続された電圧検出器９ａ，９ｂと電流検出器８，１０
ａ，１０ｂ，１０ｃの出力に応じてインバータ装置４を
駆動するＰＷＭ信号Ｓｐｗｍを出力する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a control device of a power converter for a DC vehicle according to an embodiment of the present invention. The DC power of the overhead wire 1 is converted into three-phase AC power having a variable voltage and a variable frequency through a filter circuit including a filter reactor 2 and a filter capacitor 3 and an inverter device 4, and supplied to an induction motor 7. The current detector 8 detects a current flowing through the overhead wire 1, and the voltage detector 9a detects a voltage of the overhead wire 1.
The voltage detector 9b detects the voltage of the filter capacitor 3, and the current detectors 10a, 10b, and 10c detect the current flowing through each phase of the induction motor 7. On the other hand, the command unit 5
Is a sequence signal Sn for starting and stopping the vehicle.
The controller 6 outputs the sequence signal Sn, the current command value Ip, and the voltage detectors 9a and 9b and the current detectors 8 and 10 connected by the serial transmission line 11.
A PWM signal Spwm for driving the inverter device 4 is output in accordance with the outputs of a, 10b, and 10c.
【０００７】図２は、図１における制御部６と電圧検出
器９ａ（電圧検出器９ｂも同様）及び電流検出器１０ａ
（電流検出器８，１０ｂ，１０ｃも同様）を例にしてこ
れらの構成と接続状態を示す。図示のように制御部６
は、シリアル通信回路６１と、指令部５から出力される
シーケンス信号Ｓｎと電流指令値Ｉｐや電圧、電流検出
器９ａ，９ｂ，８，１０ａ，１０ｂ，１０ｃから出力さ
れる電圧、電流値に応じてＰＷＭ信号Ｓｐｗｍの出力タ
イミングを演算するＣＰＵ６２と、ＰＷＭ信号Ｓｐｗｍ
の合理性や異常時の保護動作を行うロジック回路６３
と、指令部インターフェース回路６４及びシリアル伝送
路１１の異常を検知し、ゲートストップ信号Ｓｇｓｔを
出力する伝送路異常検知回路６５から構成する。電圧検
出器９ａは、抵抗器９１、センサ部９２、センサ部９２
の出力を波形整形及びレベル変換するバッファ回路９
３、アナログ信号をデジタル情報に変換するＡ／Ｄ変換
回路９４、検出した電圧を制御部６に伝送するシリアル
通信回路９５、バッファ回路９３の出力が上限値設定回
路９７に予め設定した上限値を超えた場合に過電圧信号
Ｓｏｖｄを出力する過電圧検知回路９６及び通信時の自
局アドレスを設定するアドレス設定回路９８から構成す
る。電流検出器１０ａは、センサ部１０１、センサ部１
０１の出力を波形整形及びレベル変換するバッファ回路
１０２、アナログ信号をデジタル情報に変換するＡ／Ｄ
変換回路１０３、検出した電流を制御部６に伝送するシ
リアル通信回路１０４、バッファ回路１０２の出力が上
限値設定回路１０６に予め設定した上限値を超えた場合
に過電流信号Ｓｏｃｄを出力する過電流検知回路１０５
及び通信時の自局アドレスを設定するアドレス設定回路
１０７から構成する。制御部６と電圧検出器９ａ及び電
流検出器１０ａは一対のシリアル伝送路１１にバス状に
接続される。FIG. 2 shows the control unit 6, the voltage detector 9a (also the voltage detector 9b) and the current detector 10a in FIG.
(The same is applied to the current detectors 8, 10b, and 10c) as an example, and their configurations and connection states are shown. As shown, the control unit 6
Corresponds to the serial communication circuit 61, the sequence signal Sn output from the command unit 5, the current command value Ip and the voltage, the voltage and the current value output from the current detectors 9a, 9b, 8, 10a, 10b and 10c. A CPU 62 that calculates the output timing of the PWM signal Spwm, and a PWM signal Spwm
Logic circuit 63 that performs rationality and protection operation in case of abnormality
And a transmission line abnormality detection circuit 65 that detects an abnormality in the command unit interface circuit 64 and the serial transmission line 11 and outputs a gate stop signal Sgst. The voltage detector 9a includes a resistor 91, a sensor unit 92, and a sensor unit 92.
Circuit 9 for waveform shaping and level conversion of the output of
3. An A / D conversion circuit 94 for converting an analog signal into digital information, a serial communication circuit 95 for transmitting the detected voltage to the control unit 6, and an output of the buffer circuit 93 which is set to an upper limit value set in an upper limit value setting circuit 97 in advance. It comprises an overvoltage detection circuit 96 that outputs an overvoltage signal Sovd when it exceeds, and an address setting circuit 98 that sets its own address during communication. The current detector 10a includes the sensor unit 101 and the sensor unit 1
Buffer circuit 102 for waveform shaping and level conversion of the output of C.01, A / D for converting an analog signal into digital information
The conversion circuit 103, the serial communication circuit 104 that transmits the detected current to the control unit 6, and the overcurrent that outputs the overcurrent signal Socd when the output of the buffer circuit 102 exceeds the upper limit set in advance by the upper limit setting circuit 106. Detection circuit 105
And an address setting circuit 107 for setting a local address at the time of communication. The control unit 6, the voltage detector 9a, and the current detector 10a are connected to a pair of serial transmission lines 11 in a bus shape.
【０００８】以下、図３に示す制御部６のシリアル通信
回路６１及び図４に示す電圧検出器９ａのシリアル通信
回路９５について詳細に説明する。なお、電流検出器１
０ａのシリアル通信回路１０４については、シリアル通
信回路９５と同様のため、説明を省略する。まず、シリ
アル通信回路６１は、ＣＰＵ６２からの指令により送信
情報テーブル６１３に格納された情報を、パラレル／シ
リアル変換回路６１４及びバッファ回路６１５を介し、
クロック発生回路６１６に基づく通信速度でデジタル信
号としてシリアル伝送路１１に出力する。また、シリア
ル通信回路６１は、各電圧検出器９、電流検出器８，１
０からデジタル信号としてシリアル伝送路１１に出力さ
れた情報を、バッファ回路６１０及びシリアル／パラレ
ル変換回路６１１を介し、クロック発生回路６１６に基
づく通信速度で取り込み、受信情報テーブル６１２に格
納する。一方、伝送路異常検知回路６５は、受信信号バ
ッファ回路６１０の出力を反転するＮＯＴ回路６５０
と、このＮＯＴ回路６５０の出力とクロック発生回路６
１６の論理積をとるＡＮＤ回路６５１と、カウンタ回路
６５２と、ＮＯＴ回路６５３とＡＮＤ回路６５４から構
成する比較レベル設定回路及びワンショット回路６５５
から成り、シリアル伝送路１１の’０’レベルが１送信
データ長（１スタートビット＋８ビットデータ＋パリテ
ィビット＋１ストップビット＝１１ビット）に相当する
時間続いたことを検知すると、ゲートストップ信号Ｓｇ
ｓｔを一定時間’０’とし、ＰＷＭ信号Ｓｐｗｍを停止
する。Hereinafter, the serial communication circuit 61 of the control section 6 shown in FIG. 3 and the serial communication circuit 95 of the voltage detector 9a shown in FIG. 4 will be described in detail. The current detector 1
The serial communication circuit 104a of 0a is the same as the serial communication circuit 95, and a description thereof will be omitted. First, the serial communication circuit 61 converts the information stored in the transmission information table 613 in response to a command from the CPU 62 via the parallel / serial conversion circuit 614 and the buffer circuit 615,
The signal is output to the serial transmission line 11 as a digital signal at a communication speed based on the clock generation circuit 616. Further, the serial communication circuit 61 includes the voltage detectors 9 and the current detectors 8, 1
Information output from 0 to the serial transmission line 11 as a digital signal is taken in at a communication speed based on the clock generation circuit 616 via the buffer circuit 610 and the serial / parallel conversion circuit 611 and stored in the reception information table 612. On the other hand, the transmission line abnormality detection circuit 65 is a NOT circuit 650 that inverts the output of the reception signal buffer circuit 610.
And the output of the NOT circuit 650 and the clock generation circuit 6
A comparison level setting circuit and a one-shot circuit 655 composed of an AND circuit 651, a counter circuit 652, a NOT circuit 653, and an AND circuit 654 which take the logical product of 16
When it is detected that the '0' level of the serial transmission line 11 has continued for a time corresponding to one transmission data length (1 start bit + 8 bit data + parity bit + 1 stop bit = 11 bits), the gate stop signal Sg
st is set to '0' for a fixed time, and the PWM signal Spwm is stopped.
【０００９】この伝送路異常検知回路６５の動作を図５
により詳細に説明する。図５は、データＤ１〜Ｄ５を正
常に受信している場合（実線で表示）と時間ｔ０におい
て通信異常が発生した場合（点線で表示）を示す。ま
ず、データＤ１〜Ｄ５を正常に受信している場合、ＡＮ
Ｄ回路６５１の出力すなわちカウンタ回路６５２のクロ
ック信号（ｃ）は、基本クロック信号（ａ）と受信信号
（ｂ）により実線で示すように受信信号（ｂ）が’０’
の期間のみパルス状の波形となる。このため、カウンタ
回路６５２の出力（ｄ）はデータＤ２の場合に示すよう
に最大でも１０となり、前述の比較レベル（ここでは１
送信データ長１１ビット相当）に達することはない。次
に、データＤ３を受信中の時間ｔ０において通信異常が
発生した場合、受信信号（ｂ）が点線で示すように１送
信データ長だけ’０’となるため、カウンタ回路６５２
のクロック信号（ｃ）にデータＤ３、Ｄ４の期間に点線
で示すパルスが追加される。このため、カウンタ回路６
５２の出力（ｄ）は点線で示すように比較レベルの１１
に達し、ＡＮＤ回路６５４の出力（ｅ）に点線で示す１
クロック分の通信異常検知パルスが発生する。このパル
スはワンショット回路６５５により一定時間’０’のゲ
ートストップ信号Ｓｇｓｔ（ｆ）に変換され、ＣＰＵ６
２とＰＬＤ６３に入力される。ＰＬＤ６３は、このゲー
トストップ信号Ｓｇｓｔにより、図中（ｇ）に点線で示
すように、直ちに出力を停止し、ＣＰＵ６２は、図中
（ｈ）に点線で示すように、ゲートストップ信号Ｓｇｓ
ｔが’０’の期間内に出力を停止する。以上のように、
ＰＷＭ信号Ｓｐｗｍは通信異常検知により完全に停止さ
れる。The operation of the transmission line abnormality detection circuit 65 is shown in FIG.
This will be described in detail. FIG. 5 shows a case where the data D1 to D5 are normally received (displayed by a solid line) and a case where a communication error occurs at the time t0 (displayed by a dotted line). First, when the data D1 to D5 are received normally,
The output of the D circuit 651, that is, the clock signal (c) of the counter circuit 652 is such that the received signal (b) is “0” as indicated by the solid line by the basic clock signal (a) and the received signal (b).
A pulse-like waveform is obtained only during the period of. Therefore, the output (d) of the counter circuit 652 becomes 10 at the maximum as shown in the case of the data D2, and the comparison level (here, 1)
(A transmission data length of 11 bits). Next, when a communication error occurs at the time t0 while receiving the data D3, the reception signal (b) becomes “0” by one transmission data length as shown by a dotted line, and thus the counter circuit 652.
Is added to the clock signal (c) during the period of data D3 and D4. Therefore, the counter circuit 6
The output (d) of 52 is the comparison level 11 as shown by the dotted line.
And the output (e) of the AND circuit 654 is 1
A communication error detection pulse corresponding to the clock is generated. This pulse is converted by the one-shot circuit 655 into a gate stop signal Sgst (f) of a predetermined time “0”,
2 and PLD63. In response to the gate stop signal Sgst, the PLD 63 immediately stops the output as shown by the dotted line in FIG. 10G, and the CPU 62 causes the gate stop signal Sgs to be output as shown by the dotted line in FIG.
The output is stopped within the period when t is “0”. As mentioned above,
The PWM signal Spwm is completely stopped by the communication abnormality detection.
【００１０】次に、シリアル通信回路９５は、制御部６
のシリアル通信回路６１からシリアル伝送路１１に出力
された情報を、バッファ回路９５０及びシリアル／パラ
レル変換回路９５１を介し、クロック発生回路９５１６
に基づく通信速度でデジタル信号として取り込み、受信
情報テーブル９５２に格納する。この受信情報テーブル
９５２に格納された情報のＩＤ部とアドレス設定回路９
８に設定したアドレスをＡＮＤ回路９５３で比較し、一
致した場合はＡＮＤ回路９５４〜９５７により受信情報
テーブル９５２の情報の命令部が一致する処理を実行す
る。例えば、命令部が’１’の場合はＡＮＤ回路９５４
が出力し、ＯＲ回路９５１０を介してＡ／Ｄ変換回路９
４から繰り返し送信情報テーブル９５１２がデータを取
り込むようにする。また、命令部が’２’の場合はＡＮ
Ｄ回路９５５が出力し、ＡＮＤ回路９５８を介して受信
情報テーブル９５２に格納されたデータ部の内容を遅延
時間設定回路９５１１に格納すると共に、この遅延時間
経過した後にＯＲ回路９５１０を介してＡ／Ｄ変換回路
９４から送信情報テーブル９５１２が１回だけデータを
取り込む。また、命令部が’３’の場合はＡＮＤ回路９
５６が出力し、送信情報テーブル９５１２に格納された
Ａ／Ｄ変換回路９４から取り込んだデータを、パラレル
／シリアル変換回路９５１３、ＡＮＤ回路９５１４及び
バッファ回路９５１５を介し、クロック発生回路９５１
６に基づく通信速度でデジタル信号としてシリアル伝送
路１１に出力する。また、命令部が’４’の場合はＡＮ
Ｄ回路９５７が出力し、ＡＮＤ回路９５９を介して受信
情報テーブル９５２に格納されたデータ部の内容を上限
値設定回路９７に格納する。この上限値とバッファ回路
９３から出力されるアナログデータ９３を異常検知回路
９６で比較し、異常検知回路９６から異常信号（ここで
は過電圧信号Ｓｏｖｄ）が出力されると、ワンショット
回路９５１７は予め設定した１送信データに相当する時
間だけ’１’を出力してＮＯＴ回路９５１８及びＯＲ回
路９５１９によりシリアル伝送路１１に’０’を出力す
る。Next, the serial communication circuit 95
The information output from the serial communication circuit 61 to the serial transmission line 11 is transmitted to the clock generation circuit 9516 via the buffer circuit 950 and the serial / parallel conversion circuit 951.
The digital signal is captured as a digital signal at a communication speed based on the received information and stored in the reception information table 952. The ID part of the information stored in the reception information table 952 and the address setting circuit 9
The address set to 8 is compared by the AND circuit 953, and if they match, the AND circuits 954 to 957 execute a process in which the instruction part of the information of the reception information table 952 matches. For example, if the instruction part is “1”, the AND circuit 954
Output from the A / D conversion circuit 9 via the OR circuit 9510.
4 so that the transmission information table 9512 takes in data repeatedly. When the instruction part is "2", AN
The contents of the data portion output from the D circuit 955 and stored in the reception information table 952 via the AND circuit 958 are stored in the delay time setting circuit 9511. After the delay time has elapsed, the A / The transmission information table 9512 fetches data from the D conversion circuit 94 only once. When the instruction section is "3", the AND circuit 9
The data output from the A / D conversion circuit 94 and output from the A / D conversion circuit 94 stored in the transmission information table 9512 is transmitted to the clock generation circuit 951 via the parallel / serial conversion circuit 9513, the AND circuit 9514, and the buffer circuit 9515.
6 and output to the serial transmission line 11 as a digital signal at a communication speed based on the communication speed. When the instruction part is '4', AN
The contents of the data portion output from the D circuit 957 and stored in the reception information table 952 via the AND circuit 959 are stored in the upper limit value setting circuit 97. This upper limit value is compared with the analog data 93 output from the buffer circuit 93 by the abnormality detection circuit 96. When an abnormality signal (here, the overvoltage signal Sovd) is output from the abnormality detection circuit 96, the one-shot circuit 9517 is set in advance. '1' is output for a time corresponding to the one transmission data, and '0' is output to the serial transmission line 11 by the NOT circuit 9518 and the OR circuit 9519.
【００１１】以上のように、本実施形態によれば、制御
部６と複数の電圧検出器や電流検出器を一対のシリアル
伝送路１１のみで接続するため、配線本数を削減できる
と共に、このシリアル伝送路１１を伝送する電圧検出器
や電流検出器の信号をデジタル信号としたので、制御部
６はデジタル情報のみを扱うこととなり、アナログ信号
処理に必要なバッファ回路やＡ／Ｄ変換回路などの部品
を大幅に削減できる。また、各電圧、電流検出器で過電
圧や過電流等の異常を検出した場合、１送信データに相
当する最小時間で制御部６に異常を知らせるため、シリ
アル通信によっても電力変換器を構成する自己消弧型半
導体素子を保護することができる。なお、本実施形態で
は、シリアル伝送路１１を所定時間’０’にすることに
より通信異常を発生させたが、異常時は正常時と異なる
クロックでデータをシリアル伝送路１１に出力するな
ど、他の方法により通信異常を発生させても良い。更
に、本実施形態では、上限値との比較により異常を検知
するようにしたが、制御状態に応じて上限値を変化する
ようにしても良い。As described above, according to the present embodiment, since the control unit 6 and the plurality of voltage detectors and current detectors are connected only by the pair of serial transmission lines 11, the number of wirings can be reduced and the serial number can be reduced. Since the signals of the voltage detector and the current detector transmitted through the transmission line 11 are digital signals, the control unit 6 handles only digital information, and a buffer circuit, an A / D conversion circuit, and the like required for analog signal processing. Parts can be greatly reduced. When each voltage and current detector detects an abnormality such as an overvoltage or an overcurrent, the control unit 6 is notified of the abnormality in a minimum time corresponding to one transmission data. The arc-extinguishing type semiconductor element can be protected. In the present embodiment, a communication error is caused by setting the serial transmission line 11 to “0” for a predetermined time. However, in the event of an abnormality, data is output to the serial transmission line 11 at a different clock from the normal time. A communication error may be generated by the method described in (1). Further, in the present embodiment, the abnormality is detected by comparing with the upper limit, but the upper limit may be changed according to the control state.
【００１２】[0012]
【発明の効果】以上説明したように、本発明によれば、
制御装置と複数の電圧検出器や電流検出器を一対のシリ
アル伝送路のみで接続するので、配線本数を削減できる
と共に、一対のシリアル伝送路を伝送する電圧検出器や
電流検出器の信号をデジタル信号としたので、制御装置
はデジタル情報のみを扱うこととなり、アナログ信号処
理に必要なバッファ回路やＡ／Ｄ変換回路などの部品を
大幅に削減できる。また、それぞれの電圧検出器や電流
検出器は、過電圧や過電流を検知すると、直ちに伝送路
を’０’にして通信異常を発生させるので、シリアル通
信によっても最小限の遅れ時間で電力変換器を安全に保
護することができる。As described above, according to the present invention,
Since the controller and multiple voltage detectors and current detectors are connected only by a pair of serial transmission lines, the number of wirings can be reduced, and the signals of the voltage detectors and current detectors that transmit the pair of serial transmission lines are digitalized. Since the signal is used, the control device handles only digital information, and components such as a buffer circuit and an A / D conversion circuit required for analog signal processing can be greatly reduced. In addition, when each voltage detector and current detector detects an overvoltage or an overcurrent, the transmission path is immediately set to '0' and a communication error occurs. Can be safely protected.
【図１】本発明の一実施形態を示す電力変換器の制御装
置FIG. 1 shows a power converter control device according to an embodiment of the present invention.
【図２】本発明の制御装置と電圧検出器及び電流検出器
の構成及び接続形態を示す図FIG. 2 is a diagram showing the configuration and connection of a control device, a voltage detector, and a current detector according to the present invention.
【図３】本発明の制御部のシリアル通信回路構成を示す
図FIG. 3 is a diagram showing a serial communication circuit configuration of a control unit according to the present invention.
【図４】本発明の電圧検出器のシリアル通信回路構成を
示す図FIG. 4 is a diagram showing a configuration of a serial communication circuit of the voltage detector according to the present invention.
【図５】本発明の伝送路異常検知回路の動作を説明する
図FIG. 5 is a diagram for explaining the operation of the transmission line abnormality detection circuit of the present invention.
１…直流架線、２…フィルタリアクトル、３…フィルタ
コンデンサ、４…インバータ装置、５…指令部、６…制
御部、７…誘導電動機、８，１０ａ，１０ｂ，１０ｃ…
電流検出器、９ａ，９ｂ…電圧検出器、１１…シリアル
伝送路、６１，９５，１０４…シリアル通信回路、６２
…ＣＰＵ、６３…ロジック回路、６４…指令部インター
フェース回路、６５…伝送路異常検知回路、９１…抵抗
器、９２，１０１…センサ部、９３，１０２…バッファ
回路、９４，１０３…Ａ／Ｄ変換回路、９６…過電圧検
知回路、１０５…過電流検知回路、９７，１０６…上限
値設定回路９８、１０７…アドレス設定回路DESCRIPTION OF SYMBOLS 1 ... DC overhead wire, 2 ... Filter reactor, 3 ... Filter capacitor, 4 ... Inverter device, 5 ... Command part, 6 ... Control part, 7 ... Induction motor, 8, 10a, 10b, 10c ...
Current detectors, 9a, 9b: voltage detector, 11: serial transmission line, 61, 95, 104: serial communication circuit, 62
... CPU, 63 ... Logic circuit, 64 ... Command section interface circuit, 65 ... Transmission line abnormality detection circuit, 91 ... Resistor, 92,101 ... Sensor section, 93,102 ... Buffer circuit, 94,103 ... A / D conversion Circuit, 96: Overvoltage detection circuit, 105: Overcurrent detection circuit, 97, 106: Upper limit value setting circuit 98, 107: Address setting circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲荷田 聡 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所交通システム事業部水戸交通 システム本部内 (72)発明者 仲田 清 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所交通システム事業部水戸交通 システム本部内 Ｆターム(参考） 5H007 AA05 BB06 CA00 CB00 CC23 DA05 DA06 DB12 DC02 DC05 EA02 FA01 FA03 FA13 5H115 PG01 PI03 PI29 PU09 PV09 QN02 QN12 RB22 TO12 TO13 TR01 TU02 TU05 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Satoshi Inarida 1070 Ma, Hitachinaka City, Ibaraki Prefecture Within Mito Transportation Systems Division, Transportation Systems Division, Hitachi, Ltd. Address F-term (reference) Mito Transport Systems Division, Transportation Systems Division, Hitachi, Ltd. 5H007 AA05 BB06 CA00 CB00 CC23 DA05 DA06 DB12 DC02 DC05 EA02 FA01 FA03 FA13 5H115 PG01 PI03 PI29 PU09 PV09 QN02 QN12 RB22 TO12 TO13 TR01 TU02TU05
Claims (5)
出器と、前記電力変換器に流れる入力電流を検出する電
流検出器と、前記電力変換器によつて駆動される電動機
に流れる電流を検出する電流検出器と、前記電力変換器
に駆動信号を供給する制御手段を備えた電力変換器の制
御装置において、 前記制御手段と前記電圧検出器及び電流検出器を１対の
シリアル伝送路を介して接続し、前記制御手段と前記電
圧検出器及び電流検出器から出力される信号をデジタル
信号としてシリアル伝送すると共に、前記制御手段に前
記電圧検出器及び電流検出器が検出した電圧或いは電流
の異常情報を検知する異常検知手段を備えたことを特徴
とする電力変換器の制御装置。1. A voltage detector for detecting an input voltage of a power converter, a current detector for detecting an input current flowing to the power converter, and a current flowing to a motor driven by the power converter. A power converter control device comprising: a current detector to be detected; and a control unit that supplies a drive signal to the power converter. The control unit, the voltage detector, and the current detector are connected by a pair of serial transmission lines. Connected through the control means, serially transmits a signal output from the voltage detector and the current detector as a digital signal, and outputs the voltage or current detected by the voltage detector and the current detector to the control means. A control device for a power converter, comprising: abnormality detection means for detecting abnormality information.
記異常情報に基づいて前記電力変換器の保護動作を実行
することを特徴とする電力変換器の制御装置。2. The control device for a power converter according to claim 1, wherein the control means executes a protection operation of the power converter based on the abnormality information.
電圧検知手段及び前記電流検出器に過電流検知手段を設
け、異常を検知した電圧検出器或いは電流検出器に通信
異常を発生させ、前記制御手段に異常情報を伝送するこ
とを特徴とする電力変換器の制御装置。3. The voltage detector according to claim 1, further comprising: an overvoltage detecting unit provided in the voltage detector and an overcurrent detecting unit provided in the current detector. A control device for a power converter, wherein abnormal information is transmitted to control means.
電圧検出器或いは電流検出器は、前記シリアル伝送路を
所定の期間’０’にすることにより、通信異常を発生さ
せることを特徴とする電力変換器の制御装置。4. The communication device according to claim 3, wherein the voltage detector or the current detector that has detected the abnormality generates a communication abnormality by setting the serial transmission path to “0” for a predetermined period. Control device for power converter.
記シリアル伝送路が所定の期間’０’状態にあることを
検知し、前記電力変換器を構成する自己消去型半導体素
子の駆動信号を停止することを特徴とする電力変換器の
制御装置。5. The control unit according to claim 4, wherein the control unit detects that the serial transmission line is in a state of “0” for a predetermined period, and outputs a drive signal for a self-erasing semiconductor device constituting the power converter. A control device for a power converter, which is stopped.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212263A JP2002034263A (en) | 2000-07-13 | 2000-07-13 | Power converter controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000212263A JP2002034263A (en) | 2000-07-13 | 2000-07-13 | Power converter controller |
Publications (1)
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|---|---|
| JP2002034263A true JP2002034263A (en) | 2002-01-31 |
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ID=18708204
Family Applications (1)
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| JP2000212263A Pending JP2002034263A (en) | 2000-07-13 | 2000-07-13 | Power converter controller |
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| Country | Link |
|---|---|
| JP (1) | JP2002034263A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7218540B2 (en) | 2004-01-29 | 2007-05-15 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
-
2000
- 2000-07-13 JP JP2000212263A patent/JP2002034263A/en active Pending
Cited By (1)
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| US7218540B2 (en) | 2004-01-29 | 2007-05-15 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
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