JP2002033654A

JP2002033654A - プログラマブルロジックデバイス

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Publication number: JP2002033654A
Application number: JP2001129184A
Authority: JP
Inventors: Triet Nguyen; トゥリエット・ニューイェン; Changsong Zhang; シャンソン・ツァン; David Jefferson; デイビッド・ジェファーソン
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2000-04-26
Filing date: 2001-04-26
Publication date: 2002-01-31
Anticipated expiration: 2021-04-26
Also published as: US20030201793A1; US6600337B2; EP1162747A2; EP1162747A3; JP4558234B2; US6759871B2; EP1162747B1; US20020003742A1

Abstract

(57)【要約】【課題】冗長回路構成を有するプログラマブルロジッ
クデバイスにおけるラインをセグメント化するための方
法および装置を提供する。【解決手段】プログラマブルロジックデバイスは、第
１複数個の論理アレイブロックを含み、第１複数個の論
理アレイブロックは、第１の論理アレイブロックおよび
第２の論理アレイブロックを含み、さらに、セグメンテ
ーションバッファに結合されかつ第１の論理アレイブロ
ックにプログラム可能に結合される第１のプログラム可
能な配線ラインと、セグメンテーションバッファに結合
されかつ第２の論理アレイブロックにプログラム可能に
結合される第２のプログラム可能な配線ラインとを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は、プログラム可能論理集積デバ
イス（ＰＬＤ）に関し、より特定的には、冗長回路の使
用と一致する態様で垂直ラインセグメンテーションを実
現するための技術および回路構成（circuitry）に関す
る。

【０００２】ＰＬＤは、この数年来で至る所で見られる
ようになっており、いくつか例を挙げると、電気通信、
データ通信、コンピュータ周辺および産業を含むあらゆ
る主要なエレクトロニクス市場における機器に使用され
ている。それらは、バイオテクノロジー、ビデオ、自動
車、パーソナルコンピュータ、ならびにネットワークス
イッチおよびルータの分野における特化されたシステム
の主要コンポーネントである。ＰＬＤの使用が増える
と、市場における競争は厳しくなり、ＰＬＤが売れる価
格は下がりつづけている。そのような環境における利益
幅を向上しかつ維持するために、製造業者は、自らの製
品のコストに寄与するあらゆる要素を低減するよう模索
している。

【０００３】ある主要な要素は、集積回路ダイのコスト
である。コスト変数は、ダイのサイズおよび歩留まりを
含む。ダイが小さくなると、製造される各ウェハ上のダ
イの合計または総計は大きくなる。歩留まりが高くなる
ということは、廃棄される必要のあるダイの総計が減
り、より多くのダイが売れるということを意味する。

【０００４】ＰＬＤのダイ面積の比較的大きい部分が、
プログラム可能な配線などの経路付け資源に割当てられ
る。ある論理素子が別の素子に接続されるならば、少な
くとも１つの経路付けライン（line）、またはトレース
（trace）が使用される。トレースが必要とされるより
も長くなれば、余分なトレース長さが無駄なダイ面積を
もたらすことになる。これが起きる場合、ダイのコスト
は不必要に増大する。これらのトレースを短くする方法
の１つは、それらを別個のライン部にセグメント化する
ことである。各セグメント化された部分は異なった論理
素子を互いに接続することができるので、これにより１
つのラインが２つ以上の信号を伝達することが可能にな
る。

【０００５】冗長回路は、良好なダイの製造の歩留まり
を向上するために集積回路において使用される。集積回
路が適性に機能しない特定の回路を有する場合、集積回
路は廃棄される。しかし、もし冗長回路構成がオンチッ
プで含まれれば、それが機能しない回路構成と置換可能
である。このようにして、集積回路は適切に機能するよ
うにされ、販売可能になる。

【０００６】したがって、歩留まりの向上を可能にしな
がらも、ダイのサイズが最小とされ得るように、冗長回
路の使用と一致する態様でＰＬＤ上のラインセグメンテ
ーションを見込むことが望ましい。

【０００７】

【発明の概要】したがって、本発明のさまざまな実施例
は、論理アレイブロックの冗長の行（row）とともに主
バッファおよびステッチバッファを提供する。セグメン
テーションバッファとも言われる主バッファは、長いラ
インを駆動する支援をし、トレースに沿ったいずれかの
方向に信号を送ることのできるドライバとして構成可能
である。主バッファは、ラインのセグメント化された部
分が別個の異なった信号を伝達可能であるように、開回
路としてさらに構成可能である。冗長の行は、ＰＬＤに
おける欠陥のある行の代わりになる。置換は、各行の機
能が欠陥のあるものに始まって、ある行から冗長の位置
へと移動する際に起きる。

【０００８】このシフトは、いくつかの場合において主
バッファの構成の改変を必要とする。この改変は、主バ
ッファの初期状態、欠陥のある行の場所、およびライン
上の信号を駆動する回路構成の場所に依存する。ステッ
チバッファが、主バッファが開回路からドライバへ変わ
るような状況においてラインセグメンテーションを保つ
ために、加えられる。

【０００９】欠陥のある行の場所の存在を補償するため
にＰＬＤのプログラミングを変える必要がないことが非
常に望ましい。すなわち、各デバイスは、それが欠陥の
ある行を有するかどうかにかかわらず、ユーザには同じ
ように見えるべきである。したがって、本発明の実施例
は、垂直ラインを駆動する回路の場所に関してデータを
オンチップで記憶し、かつ冗長の目的のためにシフトす
べきかどうかを行に告げる命令を記憶することに備え
る。この記憶されたデータを用いて、ＰＬＤプログラミ
ングをオンチップで修正し、主バッファおよびステッチ
バッファに与えられる命令へ改変をもたらす。

【００１０】本発明のある例示的実施例は、第１の複数
個の論理アレイブロックを含むプログラマブルロジック
デバイスを提供する。第１の複数個の論理アレイブロッ
クは、第１の論理アレイブロックおよび第２の論理アレ
イブロックと、セグメンテーションバッファに結合され
かつ第１の論理アレイブロックにプログラム可能に結合
される第１のプログラム可能な配線ライン（interconne
ct line）と、セグメンテーションバッファに結合され
かつ第２の論理アレイブロックにプログラム可能に結合
される第２のプログラム可能な配線ラインとを含む。セ
グメンテーションバッファは、第１のプログラム可能な
配線ラインと第２のプログラム可能な配線ラインとの間
に選択的に開回路を与えることができ、バッファは、第
１のプログラム可能な配線ラインから第２のプログラム
可能な配線ラインに信号を駆動し、またはバッファは、
第２のプログラム可能な配線ラインから第１のプログラ
ム可能な配線ラインに信号を駆動する。

【００１１】実施例は、第２の複数個の論理アレイブロ
ックをさらに含み得り、第２の複数個の論理アレイブロ
ックは冗長であり、第１の複数個の論理アレイブロック
の１つに欠陥があるとき第１の複数個の論理アレイブロ
ックの少なくともいくつかと置換するために使用され
る。

【００１２】本発明のさらなる例示的実施例は、プログ
ラマブルロジックデバイスであって、第１の複数個の論
理アレイブロックの側に沿って連続的に配置される複数
個のセグメンテーションバッファと連続的に配置される
第１の複数個の論理アレイブロックと、第１の複数個の
論理アレイブロックから離れる複数個のセグメンテーシ
ョンバッファの側に沿って連続的に配置される第２の複
数個の論理アレイブロックと、複数個のセグメンテーシ
ョンバッファから離れる第２の複数個の論理アレイブロ
ックの側に沿って連続的に配置される複数個のステッチ
バッファとを含むプログラマブルロジックデバイスを提
供する。デバイスはまた、第２の複数個の論理アレイブ
ロックから離れる複数個のステッチバッファの側に沿っ
て連続的に配置される第３の複数個の論理アレイブロッ
クと、複数個のステッチバッファから離れる第３の複数
個の論理ゲートの側に沿って連続的に配置される第４の
複数個の論理アレイブロックとを含む。

【００１３】配線、具体的には、第１の複数個の論理ア
レイブロックにプログラム可能に結合されかつ複数個の
セグメンテーションバッファに結合される第１の複数個
の配線ラインと、第２の複数個の論理アレイブロックに
プログラム可能に結合されかつ複数個のセグメンテーシ
ョンバッファおよび複数個のステッチバッファに結合さ
れる第２の複数個の配線ラインと、第３の複数個の論理
アレイブロックおよび第４の複数個の論理アレイブロッ
クにプログラム可能に結合されかつ複数個のステッチバ
ッファに結合される第３の複数個の配線ラインとが提供
される。複数個のセグメンテーションバッファは、第１
の複数個の配線ラインから第２の複数個の配線ラインに
信号を駆動し、または第２の複数個の配線ラインから第
１の複数個の配線ラインに信号を駆動し、または第１の
複数個の配線ラインと第２の複数個の配線ラインとの間
に開回路を与えるよう構成可能である。

【００１４】本発明のさらなる例示的実施例は、プログ
ラマブルロジックデバイスにおけるプログラム可能な配
線ラインをセグメント化する方法を提供する。デバイス
は、複数個の論理アレイブロックの行と、セグメンテー
ションバッファと、論理アレイブロックの冗長の行とを
含む。前記方法は、欠陥のある論理アレイブロックが存
在するかどうかを決定するステップを含み、欠陥のある
論理アレイブロックが存在しなければ、セグメンテーシ
ョンバッファを変更せず、さもなくば欠陥のある論理ア
レイブロックの場所が決定される。欠陥のある論理アレ
イブロックの場所がセグメンテーションバッファと論理
アレイブロックの冗長の行との間にあるのであれば、セ
グメンテーションバッファに変更はなされず、さもなく
ば活性のラインドライバの場所が、セグメンテーション
バッファに結合されるラインのために決定される。活性
のラインドライバの場所が、セグメンテーションバッフ
ァと論理ブロックの冗長の行との間でないセグメンテー
ションバッファの隣の論理ブロックの行にあれば、セグ
メンテーションバッファは、セグメンテーションバッフ
ァと冗長の行との間の論理アレイブロックから、セグメ
ンテーションバッファと冗長の行との間でない論理アレ
イブロックに信号を駆動するように設定され、さもなく
ばセグメンテーションバッファは、セグメンテーション
バッファと冗長の行との間でない論理アレイブロックか
ら、セグメンテーションバッファと冗長の行との間の論
理アレイブロックに信号を駆動するように設定される。

【００１５】本発明の性質および利点は、以下のより詳
細な説明および添付の図面を参照してよりよく理解され
るであろう。

【００１６】

【詳細な説明】図１は、本発明が実施され得るデジタル
システムのブロック図を示す。システムは、単一のボー
ド上、複数のボード上、または複数のエンクロージャ内
にも設けられ得る。図１は、プログラマブルロジックデ
バイス１２１が利用され得るシステム１０１を例示す
る。プログラマブルロジックデバイスは、時に、ＰＡ
Ｌ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＣＰＬＤ、ＥＰＬＤ、
ＥＥＰＬＤ、ＬＣＡ、またはＦＰＧＡと言われ、カスタ
ム集積回路の柔軟性とともに固定集積回路の利点を提供
する周知の集積回路である。そのようなデバイスは、ユ
ーザが、ユーザの特定のニーズに合うように標準の既製
の論理素子を電気的にプログラムすることを可能にす
る。たとえば、汎用のために引用により援用される米国
特許番号第４，６１７，４７９号を参照されたい。プロ
グラマブルロジックデバイスは、現在、たとえば、Alte
raのＭＡＸ（Ｒ）、ＦＬＥＸ（Ｒ）、およびＰＬＤのＡ
ＰＥＸ^TMシリーズに代表される。これらは、たとえば、
米国特許番号第４，８７１，９３０号、第５，２４１，
２２４号、第５，２５８，６６８号、第５，２６０，６
１０号、第５，２６０，６１１号、第５，４３６，５７
５号、およびAltera Data Book (1999)に記載され、そ
のすべては、この出願において引用される他の文献とと
もに、汎用のために完全に引用により援用される。プロ
グラム可能論理集積回路およびその動作は、当業者には
よく知られている。

【００１７】図１の特定の実施例において、処理装置１
０１は、メモリ１０５およびＩ／Ｏ１１１に結合され、
プログラマブルロジックデバイス（ＰＬＤ）１２１を組
込む。ＰＬＤ１２１は、具体的には、接続１３１を介し
てメモリ１０５および接続１３５を介してＩ／Ｏ１１１
に結合され得る。システムは、プログラムされたデジタ
ルコンピュータシステム、デジタル信号処理システム、
特殊デジタルスイッチングネットワーク、または他の処
理システムであってもよい。さらに、そのようなシステ
ムは、単に例として、電気通信システム、自動車システ
ム、制御システム、消費者電子部品、パーソナルコンピ
ュータなどの広範な用途のために設計され得る。

【００１８】処理装置１０１は、処理または記憶のため
に適切なシステムコンポーネントにデータを向け、メモ
リ１０５に記憶されたもしくはＩ／Ｏ１１１を用いて入
力されたプログラム、または他の同様の機能を実行す
る。処理装置１０１は、中央処理装置（ＣＰＵ）、マイ
クロプロセッサ、浮動小数点コプロセッサ、グラフィッ
クスコプロセッサ、ハードウェアコントローラ、マイク
ロコントローラ、コントローラとしての使用のためにプ
ログラムされたプログラマブルロジックデバイス、また
は他の処理装置であってもよい。さらに、多くの実施例
において、しばしばＣＰＵは必要とされない。たとえ
ば、ＣＰＵの代わりに、１つ以上のＰＬＤ１２１がシス
テムの論理演算を制御してもよい。いくつかの実施例に
おいて、処理装置１０１は、コンピュータシステムであ
ってもよい。メモリ１０５は、ランダムアクセスメモリ
（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、固定もし
くはフレキシブルディスク媒体、ＰＣカードフラッシュ
ディスクメモリ、テープ、またはいかなる他の記憶取出
手段、またはこれらの記憶取出手段のいかなる組合せで
あってもよい。ＰＬＤ１２１は、図１のシステム内で多
くの異なった目的を果たし得る。ＰＬＤ１２１は、処理
装置１０１の論理的ビルディングブロックであってもよ
く、その内部動作および外部動作をサポートする。ＰＬ
Ｄ１２１は、システム動作におけるその特定の役割を実
行するのに必要な論理機能を実現するようにプログラム
される。

【００１９】図２は、図１のＰＬＤ１２１の全体的な内
部アーキテクチャおよび編成の簡素化されたブロック図
である。ＰＬＤのアーキテクチャ、編成および回路設計
の多くの詳細は、本発明の理解のために不要であり、そ
のような詳細は図２に示されない。

【００２０】図２は、３６個の論理アレイブロック（Ｌ
ＡＢ）２００の、６×６の２次元のアレイを示す。ＬＡ
Ｂ２００は、論理的機能を行なうよう構成またはプログ
ラムされる論理的資源の物理的にグループ化された組で
ある。ＬＡＢの内部アーキテクチャは、図３と関連して
以下により詳細に記載される。ＰＬＤは、任意の数のＬ
ＡＢを含んでもよく、図２のＰＬＤ１２１に示すより多
くても少なくてもよい。一般的には、将来的に、技術が
進歩し向上すると、論理アレイブロックの数がより大き
いプログラマブルロジックデバイスが間違いなく作られ
るであろう。さらに、ＬＡＢ２００は、正方形のマトリ
ックスまたはアレイに編成される必要はなく、たとえ
ば、アレイは、５×７または２０×７０の、ＬＡＢのマ
トリックスに編成されてもよい。

【００２１】ＬＡＢ２００は、グローバル配線構造にプ
ログラム可能に接続されてもされなくてもよい入力およ
び出力（図示せず）を有し、グローバル水平配線（Ｇ
Ｈ）２１０とグローバル垂直配線（ＧＶ）２２０のアレ
イを含む。図２には単一の線として示されているが、各
ＧＨ２１０およびＧＶ２２０ラインは、複数個の信号導
体を表わし得る。ＬＡＢ２００の入力および出力は、隣
接するＧＨ２１０および隣接するＧＶ２２０にプログラ
ム可能に接続可能である。ＧＨ２１０およびＧＨ２２０
配線を利用して、複数のＬＡＢ２００は、単一のＬＡＢ
２００を使用して実現可能であるよりもより大きくより
複雑な論理的機能を実現するよう接続および組合せ可能
である。

【００２２】ある実施例では、ＧＨ２１０導体およびＧ
Ｖ２２０導体は、これらの導体の交差点２２５でプログ
ラム可能に接続可能とされてもよいしされなくてもよ
い。さらに、ＧＨ２１０導体およびＧＶ２２０導体は、
他のＧＨ２１０導体およびＧＶ２２０導体への複数の接
続をなしてもよい。さまざまなＧＨ２１０導体およびＧ
Ｖ２２０導体がプログラム可能に互いに接続されて、Ｐ
ＬＤ１２１上のある場所のＬＡＢ２００からＰＬＤ１２
１上の別の場所の別のＬＡＢ２００への信号経路を生成
してもよい。信号は、複数個の交差点２２５を通過し得
る。さらに、あるＬＡＢ２００からの出力信号を１つ以
上のＬＡＢ２００の入力に向けることができる。また、
グローバル配線を用いて、ＬＡＢ２００からの信号を同
じＬＡＢ２００へ戻すことができる。本発明の具体的実
施例において、選択されたＧＨ２１０導体のみが、ＧＶ
２２０導体の選択されたものにプログラム可能に接続可
能である。さらに、さらなる実施例において、ＧＨ２１
０導体およびＧＶ２２０導体は、特に、両方ではないが
入力または出力などの、特定の方向に信号を送るために
使用されてもよい。

【００２３】他の実施例において、プログラム可能論理
集積回路は、特定の数のＬＡＢに接続され、必ずしもＬ
ＡＢの行または列全体ではない、特別のまたはセグメン
ト化された配線を含み得る。たとえば、セグメント化さ
れた配線は、２つ、３つ、４つ、５つ、またはそれ以上
のＬＡＢをプログラム可能に接続し得る。

【００２４】図２のＰＬＤアーキテクチャは、チップの
周辺において入力出力ドライバ２３０をさらに示す。入
力出力ドライバ２３０は、外部のオフチップ回路構成に
ＰＬＤをインターフェイスさせるためのものである。図
２は、３２個の入力出力ドライバ２３０を示すが、ＰＬ
Ｄは、任意の数の入力出力ドライバを含んでもよく、図
示される数より多くても少なくてもよい。各入力出力ド
ライバ２３０は、入力ドライバ、出力ドライバ、または
双方向ドライバとして使用されるよう構成可能である。
プログラマブル論理集積回路の他の実施例において、入
力出力ドライバには集積回路コア自体が埋込まれてもよ
い。入力出力ドライバのこの埋込まれる配置はフリップ
チップパッケジングで使用され得、入力出力ドライバへ
の信号の経路付けの寄生を最小にする。

【００２５】図３は、図２のＬＡＢ２００の簡素化され
たブロック図を示す。ＬＡＢ２００は、時に「論理セ
ル」と呼ばれる可変数の論理素子（ＬＥ）３００と、ロ
ーカル（または内部）配線構造３１０とから構成され
る。ＬＡＢ２００は、８個のＬＥ３００を有するが、Ｌ
ＡＢ２００は任意の数のＬＥを有してもよく、８個より
多くても少なくてもよい。本発明のさらなる実施例にお
いて、ＬＡＢ２００は、合計で１６個のＬＥになる、８
個のＬＥの２つの「バンク」を有し、各バンクは、別個
の入力、出力、制御信号およびキャリーチェーン（carr
y chain）を有する。

【００２６】ＬＥ３００の一般的な概略を、本発明の基
本的理解に十分なほどにここに示す。ＬＥ３００は、Ｐ
ＬＤの最小の論理的ビルディングブロックである。ＧＨ
２１０およびＧＶ２２０からなどの、ＬＡＢの外部の信
号は、ローカル配線構造３１０を介してＬＥ３００にプ
ログラム可能に接続される。ある実施例では、本発明の
ＬＥ３００は、４変数ブール演算などの多数の変数の論
理的関数を与えるよう構成可能である関数生成器を組込
む。組合せ関数だけでなく、ＬＥ３００は、たとえばＤ
フリップフロップを用いて、順次関数およびレジスタ関
数をサポートする。

【００２７】ＬＥ３００は、ＬＡＢ２００の外に、ＧＨ
２１０およびＧＶ２２０に接続可能である組合せおよび
レジスタ出力を与える。さらに、ＬＥ３００からの出力
は、ローカル配線構造３１０に内部で戻されてもよく、
ローカル配線構造３１０を介して、あるＬＥ３００から
の出力は、グローバル配線構造のＧＨ２１０およびＧＶ
２２０を使用することなしに、他のＬＥ３００の入力に
プログラム可能に接続されてもよい。ローカル配線構造
３１０は、限られたグローバル資源ＧＨ２１０およびＧ
Ｖ２２０を利用することなしに、ＬＥの短距離の配線を
可能にする。ローカル配線構造３１０およびローカルフ
ィードバックを介して、ＬＥ３００は、単一のＬＥ３０
０を使用して実現可能であるよりもより大きくより複雑
な論理機能を形成するようプログラム可能に接続可能で
ある。さらに、その低減されたサイズおよびより短い長
さのために、ローカル配線構造３１０は、グローバル配
線構造と比べて低減された寄生を有する。したがって、
ローカル配線構造３１０により、一般的には、信号は、
グローバル配線構造を介してよりもより高速に伝搬する
ことが可能である。

【００２８】図４は、図２のものと同様のＰＬＤアーキ
テクチャを示す。図４のアーキテクチャは、埋込アレイ
ブロック（ＥＡＢ）をさらに含む。ＥＡＢは、ユーザメ
モリ、ＲＡＭのフレキシブルブロックを含む。このアー
キテクチャの詳細は、ＦＬＥＸ（Ｒ）１０Ｋプロダクト
ファミリーの記載においてAltera Data Book（1999）に
見出され、米国特許番号第５，５５０，７８２号にも見
出され得、それらは引用により援用される。

【００２９】入力／出力素子４４０、列相互接続バス
（column interconnect bus）４７０、行相互接続バス
（row interconnect bus）４６０および論理アレイ４５
０も含まれる。論理アレイ４５０は、ＬＡＢ２００を含
み、ＬＡＢ２００はＬＥ３００およびローカル配線３１
０を含む。２つの行、具体的にはＲｏｗ０４１０およ
びＲｏｗ１４２０が示される。この発明に従うさまざ
まなＰＬＤはより多くの行を有してもよい。たとえば、
ＰＬＤが６０個以上の行を有してもよい。この柔軟な配
線構造は、ＰＬＤにわたる論理素子が互いに接続するこ
とを可能にする。たとえば、Ｒｏｗ０４１０における
論理素子３００は、行相互接続バス４６０における行配
線ラインによって、Ｒｏｗ０４１０における他の論理
素子３００に接続し得る。Ｒｏｗ０４１０における論
理素子３００は、列相互接続バス４７０における１つ以
上のラインによって、または行相互接続バス４６０の１
以上のラインと組合さって列相互接続バス４７０におけ
る１以上のラインによって、Ｒｏｗ１４２０における
論理素子３００に接続し得る。

【００３０】図５は、プログラマブル論理集積回路アー
キテクチャのさらなる実施例を示す。図５は、アーキテ
クチャの一部のみを示す。図５に示す特徴は、任意の所
望のサイズのＰＬＤを生成するために必要に応じて水平
および垂直に繰返される。このアーキテクチャにおい
て、多数のＬＡＢが合わさってメガＬＡＢにグループ化
される。特定の実施例において、メガＬＡＢは１６個の
ＬＡＢを有し、その各々が１０個のＬＥを有する。ＰＬ
Ｄあたり任意の数のメガＬＡＢがあり得る。メガＬＡＢ
は、メガＬＡＢ配線を用いてプログラム可能に接続され
る。このメガＬＡＢ配線は、グローバル配線層とローカ
ル配線層との間にある別の配線層と考えられ得る。メガ
ＬＡＢ配線は、ＧＶ、ＧＨおよびメガＬＡＢの各ＬＡＢ
のローカル配線にプログラム可能に接続可能である。図
２のアーキテクチャと比べて、このアーキテクチャは、
配線のさらなる層、メガＬＡＢ配線を有する。そのよう
なアーキテクチャは、引用により援用される、APEX 20K
Programmable Logic DeviceFamily Data Sheet（1999
年８月）に詳細に記載されるＡｌｔｅｒａのＡＰＥＸ ^TM
ファミリーのプロダクトに見出される。特定の実現化例
において、メガＬＡＢは、ＣＡＭ機能、ＲＡＭ機能、デ
ュアルポートＲＡＭ機能、ＲＯＭ機能、およびＦＩＦＯ
機能などのさまざまなメモリ機能を実現するために埋込
システムブロック（ＥＳＢ）をも含む。

【００３１】図５は、ＬＡＢ２００におけるＬＥ３００
およびプログラム可能な配線ラインへのそれらの可能性
ある接続のより詳細な図である。論理素子３００、垂直
または列相互接続バス４７０、水平または行相互接続バ
ス４６０、およびローカル相互接続バス３１０が含まれ
る。各ＬＥ３００は、図示のように、２つのローカル相
互接続バス３１０に接続し得る。各ＬＥ３００は、２つ
の垂直または列相互接続バス４７０、ならびに少なくと
も１つの行相互接続バス４６０およびメガＬＡＢ相互接
続バス４８０にも接続し得る。この高度に柔軟な経路付
け方式は、別個のＬＥが近傍のＬＥに、同じ行のＬＥ
に、または異なった行のＬＥに結合することを可能にす
る。

【００３２】図６は、ＰＬＤの簡素化された部分６００
の図である。垂直（または列）相互接続バス４７０の１
つのラインまたはＧＶ（またはトレース）６１０が含ま
れる。さまざまなドライバ、受取回路、水平配線ライン
ＧＨ、メガＬＡＢ配線などが、垂直ライン６１０にプロ
グラム可能に結合され得る。簡素化するためにここには
ドライバのみが示される。たとえば、Ｒｏｗ０６８５
におけるドライバＤ０６２０は、素子Ｍ０６３０を介
して垂直トレース６１０に結合し得る。Ｍ１１６７０
が導通すれば、信号はＲｏｗ５６９０における受取回
路Ｒ５６８０によって受取られる。同様の態様で、図
示の６個の行のいずれかにおけるＬＥからの信号は、Ｒ
ｏｗ５６９０を介してＲｏｗ０６８５の１つ以上の
受取回路によって受取られ得る。

【００３３】図７は、本発明のある実施例に従うＰＬＤ
の簡素化された部分７００の図である。垂直相互接続バ
ス４７０のＧＶまたはある１つのライン７１０が含まれ
る。この例示の例では、駆動回路Ｄ２７４０は、Ｍ４
７５０を介して、それぞれ素子Ｍ１７２０および素
子Ｍ１１７７０を介してＲｏｗ０７０１における受
取回路Ｒ０７３０およびＲｏｗ５７０８における受
取回路Ｒ５７８０に信号を与える。やはり垂直ライン
が示されるが、ラインは代わりに水平であってもよく、
またはラインは非直交であってもよい。また垂直のライ
ン、水平のラインおよび非直交のラインの組合せが使用
されてもよい。行も論じられる、代わりに、冗長の列
が、本発明のさまざまな実施例によって使用され得る。

【００３４】これらの垂直ラインの長さは、比較的長い
ものであり得る。行の数は、ここに示す代表の５つの行
よりも大きくてもよく、垂直ライン７１０は、それらの
すべてを通り得る。たとえば、６０個の行があってもよ
い。代わりに、６０より多い行または６０より少ない行
があってもよい。いくつかの実施例においては、１２０
以上の行があってもよい。この長いライン長さは、Ｄ２
７４０などのドライバによって駆動されるべき大量の
キャパシタンスに変換する。これにより信号の遅延が増
大してしまう。さらに、いくつかの場合においては、ラ
インの全長が必要でない。たとえば、Ｒｏｗ２７０３
におけるドライバは、Ｒｏｗ０７０１におけるレシー
バに接続されるだけでよい。その場合には、Ｒｏｗ２
７０３より下の残りのラインは無駄になり、ドライバＤ
２７４０に不要な負荷をもたらしてしまう。

【００３５】これらの問題を軽減するために、本発明の
ある実施例は、７１０および７１１としてここに示され
る、２つの部分に垂直ラインを分割する。これらの２つ
のライン部は、主バッファ７６０によって互いに結合さ
れる。主バッファ７６０は、３つの異なったモードに構
成可能である。主バッファ７６０は、ドライバＤ２７４
０が垂直トレース部７１１を駆動する支援をするよう
に、下方向に駆動するよう構成されてもよい。主バッフ
ァ７６０は、代わりに、より下の行（主バッファ７６０
より下）におけるドライバが垂直トレース部７１０を駆
動し得、信号がレシーバＲ０７３０に送られ得るよう
に、上方向に駆動するよう構成されてもよい。主バッフ
ァ７６０は、開回路として構成されてもよい。この場合
には、２つの別個のライン部を有する１つの垂直ライン
を用いて２つの信号を２つの別個の宛先に運ぶことがで
きる。ある例では、Ｒｏｗ２７０３におけるドライバ
Ｄ２７４０は、Ｒｏｗ０７０１におけるレシーバＲ
０７３０を駆動し、一方でＲｏｗ３７０４における
ドライバが同時に、Ｒｏｗ５７０８におけるレシーバ
Ｒ５７８０を駆動する。

【００３６】構成可能な主バッファ７６０を加えること
により、垂直ラインの全体を駆動する回路は、主バッフ
ァからの支援を受ける。これは、駆動回路への容量性負
荷を低減し、それらのＡＣ性能を向上する。

【００３７】図７の集積回路部７００は、冗長Ｒｏｗ７
１２をも含む。普通には、行の回路構成を機能しないよ
うにする欠陥がある場合、デバイス全体が廃棄される。
しかし、余分の行が加えられれば、その行は欠陥のある
行と置換することができ、完全に機能するデバイスにな
る。冗長の行は、機能しない行と直接置換し得る。代わ
りに、本発明の実施例によって用いられる方法は、欠陥
のある行にあるまたはその下の各行と関連付けられる回
路構成を、１行分下に移動することである。たとえば、
製造欠陥が、Ｒｏｗ２７０３が使用不可能であるよう
なものである場合、Ｒｏｗ２７０３の機能は、Ｒｏｗ
３７０４と表示される場所に移動する。すなわち、Ｒ
ｏｗ３７０４は、Ｒｏｗ２７０３が欠陥について救
済されてしまったかのように構成される。Ｒｏｗ３７
０４は偏位されてしまうので、それはＲｏｗ４７０６
に移動する。同様に、Ｒｏｗ４７０６の機能は、Ｒｏ
ｗ５７０８に移動し、Ｒｏｗ５７０８は空きの冗長
Ｒｏｗ７１２に移動する。

【００３８】行、この例では具体的には、Ｒｏｗ２７
０３が主バッファ７６０の片側から他方へ移動するとき
複雑なことになる。Ｒｏｗ２７０３において欠陥がな
ければ、Ｒｏｗ２７０３におけるドライバＤ２７４
０は、Ｒｏｗ０におけるレシーバＲ０７３０および主
バッファ７６０を駆動し、主バッファ７６０がＲｏｗ５
におけるレシーバＲ５７８０を駆動する。したがっ
て、Ｒｏｗ２７０３における欠陥の不在下での主バッ
ファ７６０のための適切な設定は、下方に駆動する構成
である。

【００３９】しかし、Ｒｏｗ２７０３に欠陥がある場
合、Ｒｏｗ２７０３と関連付けられる回路構成は、Ｒ
ｏｗ３７０４と表示される場所に移動する。これは、
ドライバＤ２７４０が、ライン部７１１、主バッファ
７６０によって駆動されるのと同じライン部を今駆動し
ていることを意味する。２つのラインドライバの出力が
同じラインに活性して結合されるということは非常に望
ましくない。ライン上の信号レベルは、決定されておら
ず、ドライバＤ２７４０および主バッファ７６０の相
対強度の関数である。そのうえ、主バッファは他方向に
信号を駆動するよう構成されるので、ドライバＤ２７
４０からの信号は、Ｒｏｗ０における受取回路Ｒ０７
３０に達することができない。この例から、冗長回路が
使用されれば、主バッファ７６０の構成が変更しなけれ
ばならない可能性があるということがわかる。本発明の
ある実施例は、主バッファ７６０の極性を逆にすること
によりこの問題を克服する。具体的には、この例では、
主バッファ７６０は、ドライバＤ２７４０がＲｏｗ５
７０８におけるレシーバＲ５７８０および主バッフ
ァ７６０を駆動し、主バッファ７６０がＲｏｗ０７０
１におけるレシーバＲ０７３０を駆動するように、上
方駆動構成に方向を逆転する。構成、および置換される
不良の行の場所に依存して、ステッチバッファ７０５が
必要とされる。このステッチバッファ７０５は、主バッ
ファ７６０より下の行の下に位置する。ステッチバッフ
ァがなぜおよびいつ必要とされるかについての例は、以
下の図面の説明に示される。

【００４０】各行について、その機能がシフトされ得る
１つのみの行があれば、１つのみのステッチバッファが
必要である。行の機能が近傍の行にシフトするならば、
ステッチバッファは１行分だけ主バッファから分離され
るべきである。しかし、所与の行の機能が移動され得る
２つ以上の行があるならば、２つ以上のステッチバッフ
ァが必要である。たとえば、行の機能がシフトされる可
能性のある２つの行があるならば、２つのステッチバッ
ファが必要である。この場合には、機能は近傍の行にシ
フトされ、一方のステッチバッファは１行分主バッファ
から分離され、他方は２行分分離されるべきであり、分
離はシフトの方向であるべきである。

【００４１】プログラマブルロジックのための冗長回路
構成は、米国特許番号第４，８９９，０６７号、第５，
３６９，３１４号、第５，４３４，５１４号、第５，５
９２，１０２号、および第６，０３４，５３６号に記載
され、これらは引用により援用される。

【００４２】ＡｌｔｅａｒのＡＰＥＸデバイスファミリ
ーのアーキテクチャにおいて、典型的には、セグメンテ
ーションバッファが垂直ライン上に加えられるたびに、
冗長回路構成が正しく働くために、さらなる冗長行が加
えられる必要がある。これは、ダイのサイズを増大さ
せ、これがコストを増大する。

【００４３】本発明において、垂直ラインセグメンテー
ションは、さらなる冗長行を加える必要なしに実現され
る。この発明は、不良部品にさらなる冗長行を使用する
必要なしに、正常な部品および不良な部品において信号
を適切に向けるためのさらなる論理を使用する。

【００４４】さらなる論理回路構成を用いて、この新し
い冗長方式を実現する。それでも、この論理付加は、さ
らなる冗長行を付加するよりもはるかにより効率的であ
る。

【００４５】垂直ラインセグメンテーションのこの新し
い冗長方式の多くの利点の中には、（１）現在の制御論
理への簡単な変更、および（２）さらなる冗長行の必要
がなく、より小さいダイサイズで済むということがあ
る。垂直ラインセグメンテーションのこの新しい冗長方
式は、（１）冗長制御論理のためのさらなる構成ラム
（ram）ビット、および（２）セグメンテーションバッ
ファの既存の制御論理の変更を必要としない。

【００４６】図８は、集積回路上に形成され得るプログ
ラマブルロジックデバイスの代表的部分８００である。
Ｒｏｗ０８０１、Ｒｏｗ１８０２、Ｒｏｗ２８０
３、Ｒｏｗ３８０４、Ｒｏｗ４８０５、Ｒｏｗ５
８０６および冗長Ｒｏｗ８０７を含む、論理アレイブロ
ックの行が含まれる。部分８１０および８２０を有する
第１の垂直ラインと、部分８３０および８５０を有する
第２の垂直ラインと、部分８６０および８８０を有する
第３の垂直ラインと、部分８９０および８９５を有する
第４の垂直ラインとを含む垂直ラインも含まれる。ＰＬ
Ｄは、多くの垂直ラインを含んでもよい。たとえば、Ｐ
ＬＤは、各行に多くのＬＡＢを有し得、ＬＡＢに１０個
のＬＥがあり、各ＬＥが１つ以上の垂直ラインにプログ
ラム可能に結合される。主バッファが、各垂直トレース
に沿って、２つのライン部間に置かれる。主バッファ８
１５、８４０、８７０および８９７は、開路として、下
方向に駆動するバッファとして、または上方向に駆動す
るバッファとして構成され得る。

【００４７】さまざまな駆動および拝受の接続が、図８
および図９における矢印として示されている。矢印は、
論理素子へのプログラム可能な接続、トライステートバ
ッファを介する論理回路へのプログラム可能な接続、垂
直もしくは行ラインもしくはトレースへのプログラム可
能な接続、または他のプログラム可能な接続を示し得
る。簡素化のために、このおよび同様の接続は論理素子
へのものであるものとして記載されるが、それらはこれ
らの構造のいずれへのものであってもよい。たとえば、
Ｒｏｗ２８０３における論理素子は、垂直ライン部８
１０に信号を与え、これはＲｏｗ０８０１における受
取回路によって受取られる。同様に、Ｒｏｗ３８０４
における駆動回路は、垂直ライン部８２０に信号を与
え、これはＲｏｗ５８０６における論理素子によって
受取られる。さらに、Ｒｏｗ２８０３における論理素
子は、垂直ライン部８３０に信号を与え、これはＲｏｗ
０８０１における論理素子によって受けられ、主バッ
ファ８４０によって垂直ライン部８５０に駆動され、こ
こでそれはＲｏｗ５８０６における論理素子によって
受けられる。Ｒｏｗ１８０２における論理素子は、ラ
イン部８６０に信号を与え、これはＲｏｗ２８０３に
おける論理素子によって受けられる。Ｒｏｗ３８０４に
おける論理素子は、垂直ライン部８８０に信号を与え、
これはＲｏｗ５８０６における論理素子によって受けら
れる。主バッファ８７０は、開回路として構成される。
これは、第３の垂直ラインが、異なった論理素子３００
に配線される２つの部分にセグメント化されることを可
能にする。また、Ｒｏｗ１における論理素子は、垂直ラ
イン部８９０に信号を駆動し、これは主バッファ８９７
によってバッファされ、垂直ライン部８９５へ下方向に
駆動され、そこでこれはＲｏｗ５８０６における論理
素子によって受けられる。

【００４８】欠陥がＲｏｗ０８０１を動作不能にした
場合、冗長Ｒｏｗ８０７が使用される。具体的には、本
発明のある実施例は、Ｒｏｗ０８０１の論理構成を下
方向へＲｏｗ１８０２位置に移動する。同様に、各行
は、Ｒｏｗ５８０６の機能が冗長Ｒｏｗ８０７に存在
するように、１つ分下に下がる。やはり、主バッファの
構成は、このシフトを補償するために改変される必要が
あり得る。

【００４９】行を動作不能にし得る可能性ある欠陥の例
は、半導体材料の結晶構造におけるピンホール、開路、
短絡、または配線金属トレース間の橋絡などを含む。欠
陥は、あるＬＥが機能しないことなどであり得る。代わ
りに、欠陥は、いくつかのＬＥが機能しないようにする
ことかもしれないし、ＬＡＢ全体が機能しないようにな
ることもあり、またはＬＡＢの行全体が機能しないよう
になることもある。

【００５０】図９は、プログラマブルロジックデバイス
の代表的な部分８００をやはり示す。この図において、
集積回路の部分８００は、最上位の行における欠陥を補
償するために再構成されてしまっている。欠陥のある行
を有さないデバイスがプログラムされるならば、その結
果は図８の構成となる。しかし、Ｒｏｗ０８０１に欠
陥があるならば、同じプログラミングは、図９の構成を
生じる。すなわち、一方が欠陥のあるＲｏｗ０を有し、
他方が有さない以外は同一の２つの集積回路が、それぞ
れ図８および図９に示す２つの構成をもたらす同じプロ
グラミングを受ける。以下からわかるように、これは、
情報のビットがオンチップに記憶され、プログラミング
データを修正するように働くからである。

【００５１】やはり、Ｒｏｗ２８０４における論理素
子は、第１の垂直ラインを用いてＲｏｗ０８０２にお
ける論理素子を駆動する。主バッファ８１５は、図８に
示す開回路から、図９に示す上方に駆動する構成へ再構
成される。このように、Ｒｏｗ２８０４における論理
素子は、行すべてが１つ分下にシフトされてしまったと
しても、Ｒｏｗ０８０２における論理素子を駆動し続
ける。

【００５２】しかし、Ｒｏｗ３８０５における論理素
子は、同じ垂直トレースを用いてＲｏｗ５８０７にお
ける論理素子を駆動する。したがって、さらになけれ
ば、Ｒｏｗ２８０４における論理素子およびＲｏｗ３
８０５における論理素子はどちらも、第１の垂直ライ
ンを駆動しようとするだろう。したがって、スイッチバ
ッファ９０５を、主バッファの真下にある行の下に加え
る。具体的には、ステッチバッファは、Ｒｏｗ２８０
４とＲｏｗ３８０５との間に加えられる。各ステッチ
バッファは、開回路または短絡回路のいずれかとして構
成され得る。この具体的な例において、ステッチバッフ
ァは、開いており、Ｒｏｗ２８０４における論理素子
がＲｏｗ０８０２における論理素子を駆動することを
可能にしながら、同じ垂直ラインであるが異なったライ
ン部が、Ｒｏｗ３８０５における論理素子によってＲ
ｏｗ５８０７における論理素子を駆動するのに使用さ
れる。

【００５３】ＰＬＤは、特定の機能を行なうよう構成さ
れるように外部で生成される信号によってプログラムさ
れる。この例では、主バッファ８１５は、開路であるよ
うにプログラムされる。このプログラム可能性は、主バ
ッファ８１５が上方向に駆動するよう命令されるように
オンチップで修正される。また、プログラムされない
が、デフォルトでは短絡しているステッチバッファは、
開路を形成するよう命令される。このように、ラインセ
グメンテーション命令は、オンチップで修正され、欠陥
のある行の存在および場所と関係なく、プログラミング
システムが同じプログラムを使用することを可能にす
る。

【００５４】同様に、Ｒｏｗ２８０４における論理素
子は、第２の垂直ラインを用いてＲｏｗ０８０２にお
ける論理素子を駆動する。したがって、第２の垂直ライ
ンと関連付けられる主バッファ８４０は、図８に示す下
方向への駆動から、図９に示す上方向への駆動へと再構
成される。また、Ｒｏｗ２８０４における論理素子
は、Ｒｏｗ５８０７における論理素子を駆動している
ので、ステッチバッファ９１０は閉じたままである。こ
のように、Ｒｏｗ２８０４における論理素子は、機能
していない最上位の行を補償するために１位置分、すべ
ての行が下方にシフトされた後に、引続きＲｏｗ０８
０２における論理素子およびＲｏｗ５８０７における
論理素子を駆動する。

【００５５】Ｒｏｗ１８０３における論理素子および
Ｒｏｗ３８０５における論理素子は第３の垂直ライン
を用いて、それぞれ、Ｒｏｗ２８０４における論理素
子およびＲｏｗ５８０７における論理素子を駆動す
る。したがって、主バッファ８７０は、図８に示す開い
た状態から図９に示す下方向へ駆動する状態に再構成さ
れる。また、２つのドライバがこのラインを使用するの
で、ステッチバッファ９２０は開かれている。第４の垂
直配線ラインは、Ｒｏｗ５８０７における論理素子を
駆動するためにＲｏｗ１８０３における論理素子によ
って使用される。この場合には、主バッファ８９７また
はステッチバッファ９３０への変更はない。

【００５６】先行の段落によってわかるように、構成可
能な主バッファおよびステッチバッファを使用すること
により、実際の行が欠陥を補償するために移動してしま
ったとしても、ＰＬＤ部８００に示すような元々の配線
構成が保たれる。このように、長い垂直ラインは、上述
した冗長方式と一致する態様で、引続きバッファまたは
セグメント化される。

【００５７】図８および図９のＰＬＤ部８００に示す行
のパターンは、いくつかの集積開路において繰返され鏡
映されてもよい。また、さらなるバッファリングおよび
ラインセグメント化が、２つの鏡映された部分間に加え
られてもよい。図１０は、そのような構成の一例であ
る。Ｒｏｗ０〜５、冗長Ｒｏｗ１０２５、主バッファ行
１０１５、およびステッチバッファ行１０２０が含まれ
る。このパターンは、Ｒｏｗ１１〜Ｒｏｗ６および冗長
Ｒｏｗ１０３５をはじめとして、主バッファ行１０４５
およびステッチバッファ行１０４０を含んで、鏡映され
る。セグメンテーションバッファ１０３０の別個の行
が、冗長Ｒｏｗ１０２５と１０３５との間に加えられ
る。この構成は、ＧＶまたは垂直ラインの各々が４つの
部分に分割されることを可能にする。具体的には、不良
の行がなければ、各垂直ラインは、行０で始まり行２で
終わる第１の部分と、行３で始まり冗長の行１０２５で
終わる第２の部分と、冗長の行１０３５で始まり行８で
終わる第３の部分と、行９で始まり行１１で終わる第４
の部分とに分割可能である。どの２つの連続する部分
も、上または下に駆動する構成に設定された主バッファ
によって互いに結合され得る。

【００５８】図１１は、置換を必要とする不良の行の場
所、および、主バッファの位置に対する垂直ライン上の
活性駆動回路の場所に依存して、主バッファおよびステ
ッチバッファの構成における変更を決定するための記号
の真理値表である。活性駆動回路は、ＬＥ３００、水平
またはＧＨライン、または他のプログラム可能な接続で
あってもよい。主バッファのための元々のプログラミン
グは決定されており、列１１１０に列挙されている。最
初に、すべてのステッチバッファは、列１１２０に示さ
れるように閉じている（それらはプログラムされていな
い）。欠陥のある行の場所は決定されており１１３０に
列挙される。欠陥のある行の可能性ある場所は２つあ
り、すなわち欠陥のある行は、列１１３０のＵ１によっ
て示されるように主バッファの上にあるか、Ｕ２によっ
て示されるように主バッファの下にあるかのいずれかで
ある。この値は、主バッファの上の行を検査し、その機
能がそれより上の行からシフトされたかどうかを決定す
ることによって発見可能である。次に、垂直ラインドラ
イバが主バッファの真上の行において活性であるかどう
かが決定される。この情報は、ＲＡＭ、ＰＲＯＭまたは
他のメモリ回路においてなど、オンチップでプログラム
可能に記憶可能である。主バッファの真上の行に活性の
垂直ラインドライバがあれば、列１１４０に列挙するよ
うに、ドライバ場所は「近い」（near）という。そうで
なければ、ドライバの場所は「遠い」（far）という。
この情報から、主バッファおよびステッチバッファの更
新された設定は、それぞれ列１１５０および１１６０に
与えられる。更新された設定は、オンチップデータＵ１
およびＮｅＦａによって修正された、列１１１０におけ
る元々の設定である。

【００５９】Ｒｏｗ１１７０は、図８および図９の第１
の垂直ラインとして与えられた例の代表例である。その
場合には、主バッファは開かれているまたはセグメント
化されていた。列１１３０におけるＵ１として表わされ
るように、不良の行は最上位の行であった。Ｒｏｗ２
８０３における論理素子は、第１の垂直ラインを駆動し
ており、そのためドライバの場所は近いといわれる。し
たがって、更新された設定は、主バッファが上方向に駆
動するように構成されるべきであり、ステッチバッファ
が開かれるかまたはセグメント化されるようにする。

【００６０】図８および図９の第２の垂直トレースの例
は、真理値表１１００の行１１８０に対応する。主バッ
ファの元々の設定は、それを下方向に駆動させる。不良
の行はやはり、１１３０におけるＵ１として示される部
分８００の最上位であった。また、Ｒｏｗ２における論
理素子は、第２の垂直トレースを駆動する。Ｒｏｗ２８
０３は、図８に示すように主バッファの真上にあるの
で、ドライバの場所は、近いといわれる。したがって、
主バッファの設定は、上方向に駆動するよう更新され、
一方ステッチバッファはステッチされるかまたは閉じら
れたままである。

【００６１】図８の例における第３の垂直ラインは、真
理値表１１００の行１１９０によって表わされる。元々
の設定は、セグメント化されるために主バッファを必要
とする。不良の行は主バッファの上にあり、ドライバの
場所は主バッファの真上の行にはなく、したがってそれ
は遠い。それにより、列１１５０および１１６０によっ
て示されるように、主バッファが下方向に駆動し、ステ
ッチバッファが開かれるかセグメント化されるように、
構成は変更される。図８の第４の垂直ラインは、図１１
の真理値表１１００に行１１９５によって表わされる。
元々の構成は、下方向に駆動するために主バッファを、
閉じられるためにステッチバッファを必要とする。置換
されるべき不良の行は主バッファより上にあり、ドライ
バの場所は遠い。したがって主バッファ構成およびステ
ッチバッファ構成は変わらない。

【００６２】このように、セグメンテーションまたは主
バッファのためのプログラムされたデータ、およびその
対応するステッチバッファのためのデフォルト設定は、
欠陥のある行の存在および場所、ならびに垂直ラインド
ライバの場所に従って修正される。次に、欠陥のある行
の場所および存在と関係なしに、同じプログラミングデ
ータが見えないような態様で同じ結果を生ずるように、
修正されたデータを用いて主バッファおよびステッチバ
ッファを制御する。これは、不良の行を有する集積回
路、および欠陥なしのものが、あわせて区別なしに販売
されプログラムされることを可能にする。

【００６３】図１２は、本発明の実施例に従うＰＬＤに
おける主バッファおよびステッチバッファのための制御
論理回路構成を設計するのに使用され得る真理値表であ
る。入力ＲＬＴＲＴ１２１２、ＲＲＴＬＴ１２１４、Ｎ
ｅＦａ１２１６およびＵ１１２１８、ならびに出力ＲＬ
ＴＬＴｘ１２２２、ＲＲＴＬＴｘ１２２４およびＳｕｂ
＿Ｂｕｆ１２２６が含まれる。この図はまた、論理出力
のためのブール等式１２７０を提供する。入力信号ＲＬ
ＴＲＴ１２１２についてのハイまたは１は、主バッファ
を介して左から右へ信号が送られ、その後に不良の行を
補償するための何らかがなされるということを示す。な
お、左から右へ送られる信号は、信号がＧＶまたは垂直
トレースの上方へ送られるということを意味し、右から
左への信号は、垂直トレースを下方に送られるというこ
とを意味する。上記のように、上方、下方、左および右
の方向は、例示の目的のためにのみ与えられる。信号
は、上方もしくは下方または左もしくは右、または非直
交の方向に伝わるであろう。入力信号ＲＲＴＬＴ１２１
４についてのハイまたは１は、主バッファが信号を右か
ら左へ送るということを示す。ＮｅＦａ１２１６信号に
ついての１は、主バッファの真上にある行に位置する活
性ドライバがあり、その後に欠陥のある行を補償するた
めのシフトが生じることを示す。やはり、活性ドライバ
は、ＬＥ３００、水平配線もしくはＧＨライン、または
他のプログラム可能な接続であってもよい。入力信号Ｕ
１１２１８についてのハイまたは１は、不良の行が主
バッファの上にあることを示す。

【００６４】出力信号ＲＬＴＲＴｘ１２２２についての
ハイは、いかなる行シフトが起こるよりも前に、主バッ
ファが信号を左から右に送るべきであるということを示
す。「Ｘ」は、特定の状態が生じ得ないことを示す。具
体的には、上方向に駆動するバッファが主バッファの真
上の行におけるドライバと競合しないであろうから、行
１２３０は発生しない。回路構成は２つの競合するドラ
イバで構成されるべきでないので、この状態は起こらな
い。主バッファは同時に左から右へかつ右から左へとデ
ータを送ることはできないので、状態１２４０も起こら
ない。

【００６５】出力信号ＲＲＴＬＴｘ１２２４のハイまた
は１は、行シフトが行なわれた後に、主バッファが右か
ら左へデータを送るべきことを示す。出力信号Ｓｕｂ＿
Ｂｕｆ１２２６のハイまたは１は、ステッチバッファが
ステッチまたは閉じられた位置にあるということを意味
し、ローまたは０は、ステッチバッファがセグメント化
されているかまたは開かれているということを示す。等
式１２７０は、入力信号１２１０の関数として出力信号
１２２０を定義する。

【００６６】ＮｅＦａ１２１６の値は、たとえばＲＡ
Ｍ、ＰＲＯＭ、フラッシュメモリ、フリップフロップま
たは他の記憶回路においてなど、チップ上に記憶可能で
ある。行の機能がそれがあるところに留まっているの
か、または１行分シフトしているのかを示す、各行ごと
の１ビットを記憶することもできる。この情報は、外部
からの一般的なプログラミングデータが、チップ上で修
正され、不良の行の存在を適切に補償することを可能に
する。したがって、Ｕ１の値は、シフトすべきかどう
か、セグメンテーションの真上の行に命令するビットを
検査することによって決定可能である。

【００６７】図１３は、図１２に示す真理値表１２００
を実現するよう設計された論理ブロックの概略である。
入力ライン１３１２、１３１４、１３１８および１３１
６にそれぞれ与えられる入力信号ＲＬＴＲＴ１２１２、
ＲＲＴＬＴ１２１４、Ｕ１１２１８、およびＮｅＦａ１
２１６が含まれる。各入力信号は、それぞれインバータ
１３７０、１３６０、１３５０および１３４０によって
反転される。入力信号およびそれらの反転されたバージ
ョンは、入力として、論理ゲート組合せ１３１０、１３
２０および１３３０に与えられる。これらの論理ゲート
組合せは、結果として得られる出力信号ＲＬＴＲＴｘ１
２２２、ＲＲＴＬＴｘ１２２４、およびＳｕｂ＿Ｂｕｆ
１２２６を、それぞれライン１３２２、１３２４および
１３２６に与える。図示の論理実現化例は、前述のイン
バータとともに、ＡＮＤゲートおよびＯＲゲートを使用
する。他の論理構成を用いて同じまたは同様の論理機能
を実現することができることは当業者には明らかであ
る。たとえば、論理ゲート組合せ１３１０、１３２０お
よび１３３０を実現するためにＮＡＮＤゲートおよびＮ
ＯＲゲートが使用されてもよい。

【００６８】図１４は、本発明の実施例に従う主バッフ
ァおよびステッチバッファを設定するための意思決定プ
ロセスを示すフローチャートである。アクト１４１０に
おいて、主バッファの上に欠陥のある行があるかどうか
が決定される。不良の行が主バッファより下にあるかま
たは欠陥のある行が存在しないかのいずれかのために、
その答えが否であれば、アクト１４３０において主バッ
ファおよびステッチバッファに変更はなされない。不良
の行があり、それが主バッファの上であれば、アクト１
４２０において、主バッファの真上の行において活性垂
直ドライバがあるかどうかが決定される。答えが否であ
れば、アクト１４５０において主バッファは下方向に駆
動するように設定される。主バッファの真上の行に活性
垂直ラインドライバがあれば、アクト１４４０において
主バッファは上方に駆動するように設定される。アクト
１４６０において、垂直ラインが問題の主バッファによ
ってセグメント化されるかどうかを決定する。されてい
ないならば、アクト１４８０においてステッチバッファ
は閉じられたままである。垂直ラインが主バッファによ
ってセグメント化されるのであれば、アクト１４７０に
おいてステッチバッファは、セグメント化タスクを担
い、開かれる。

【００６９】図１５は、本発明の実施例に従う主バッフ
ァの概略である。入力ＲＬＴＲＴｘ１２２２、ＲＲＴＬ
Ｔｘ１２２４、ライン１５０１上の垂直ライン接続ＬＬ
ＩＮＥおよびライン１５０２上の垂直ライン接続ＲＬＩ
ＮＥ、ならびにライン１５３５上のイネーブル信号ＮＦ
ＲＸＤＲＶが含まれる。ライン１５３５上のイネーブル
信号ＮＦＲＸＤＲＶがハイであれば、ライン１５２２の
信号ＲＬＴＲＴｘ１２２２のハイが、ライン１５７７の
信号ＬＴＲＴをハイに駆動する。これは、素子Ｍ３１
５８５を介してライン１５０１をライン１５４５に結合
する。また、ライン１５６５は素子Ｍ２１５５２を介
してライン１５０２に結合される。したがって、ライン
１５０１の信号ＬＬＩＮＥは、インバータ１５７０およ
び１５６０を駆動し、ライン１５０２の信号ＲＬＩＮＥ
をもたらす。

【００７０】反対に、ライン１５３５のイネーブル信号
ＮＦＲＸＤＲＶがハイであれば、ライン１５２４の信号
ＲＲＴＬＴｘ１２２４のハイが、ライン１５７５の信号
ＲＴＬＴをハイに駆動する。これは、素子Ｍ４１５９
５を介してライン１５０２をライン１５４５に結合す
る。また、ライン１５６５は素子Ｍ１１５５０を介し
てライン１５０１に結合される。したがって、ライン１
５０２の信号ＲＬＩＮＥは、インバータ１５７０および
１５６０を駆動し、ライン１５０１の信号ＬＬＩＮＥを
もたらす。ライン１５３５のイネーブル信号ＮＦＲＸＤ
ＲＶがローであるか、信号ＲＬＴＲＴｘ１２２２または
ＲＲＴＬＴｘ１２２４のいずれもがハイでないかのいず
れかであれば、素子Ｍ１１５５０、Ｍ２１５５０、
Ｍ３１５８５およびＭ４１５９５はすべて開き非導
通状態である。この条件において、ライン１５０１とラ
イン１５０２との間に高インピーダンスが見られ、主バ
ッファはセグメント化される。

【００７１】図１６は、本発明のある実施例に従うステ
ッチバッファ１６００の概略である。素子Ｍ１１６２
０が含まれる。素子Ｍ１１６２０のドレイン領域およ
びソース領域は、それぞれ入力ノード１６４０および出
力ノード１６３０を形成する。素子Ｍ１１６２０のゲ
ートまたは制御電極は、論理ブロック１３００または他
の制御論理ブロックからライン１６１０のＳｕｂ＿Ｂｕ
ｆ信号を受ける。ライン１６１０のＳｕｂ＿Ｂｕｆ信号
がハイであれば、バッファはステッチまたは短絡の構成
にされるが、これはステッチバッファのデフォルト状態
である。ライン１６１０のＳｕｂ＿Ｂｕｆ信号がローで
あれば、バッファは開いているまたはセグメント化され
る。

【００７２】この発明の特定の実施例の前の記載は、例
示および説明のために提示された。この発明を記載され
た正確な形に限定したりまたは余すところのないもので
はなく、多くの修正および変形が上記の教示に鑑みて可
能である。実施例は、この発明の原理およびその実際の
用途を最もよく説明するために選択され記載されたもの
であって、それにより当業者が企図される特定の使用に
適するさまざまな実施例およびさまざまな変形でこの発
明を最もよく利用することを可能にするものである。こ
の発明の範囲は、前掲の特許請求の範囲によって定義さ
れることが意図される。

【図面の簡単な説明】

【図１】プログラム可能論理集積回路を備えるデジタ
ルシステムの図である。

【図２】プログラム可能論理集積回路のアーキテクチ
ャの図である。

【図３】論理アレイブロック（ＬＡＢ）の簡素化され
たブロック図である。

【図４】埋込アレイブロック（ＥＡＢ）を備えるプロ
グラム可能論理集積回路のアーキテクチャの図である。

【図５】メガＬＡＢを備えるプログラム可能論理集積
回路のアーキテクチャの図である。

【図６】垂直トレースを含むＰＬＤの一部の図であ
る。

【図７】主バッファおよびステッチバッファを備える
冗長の行および垂直トレースを含むＰＬＤの一部の図で
ある。

【図８】主バッファおよびステッチバッファを備える
冗長の行および４つの垂直トレースを含むＰＬＤの一部
の図である。

【図９】不良の行を補償するための回路変更が生じた
後の図８に示すＰＬＤの一部の図である。

【図１０】本発明の実施例に従う態様で設計および配
置されるＰＬＤの一般化された配置の図である。

【図１１】本発明のある実施例における主バッファお
よびステッチバッファのための更新された制御設定を決
定するための記号的真理値表の図である。

【図１２】図１１の記号的真理値表を実現するブール
真理値表の図である。

【図１３】図１２の制御論理回路構成の実現化例の図
である。

【図１４】欠陥のある行およびラインドライバの場所
の関数として主バッファおよびステッチバッファの制御
論理の状態を変更するための流れ図である。

【図１５】主バッファの概略図である。

【図１６】ステッチバッファの概略図である。

【符号の説明】

２００論理アレイブロック、３００論理素子、３１
０ローカル配線、４５０論理アレイ、４６０行配
線、４７０列配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者シャンソン・ツァンアメリカ合衆国、95117 カリフォルニア州、サン・ノゼ、ノースレイク・ドライブ、489、ナンバー・210 (72)発明者デイビッド・ジェファーソンアメリカ合衆国、95037 カリフォルニア州、モーガン・ヒル、ウィロウ・クリーク・ドライブ、16711 Ｆターム(参考） 5B022 AA07 DA01 DA10 FA10 FA11 5F064 AA07 BB03 BB04 BB07 DD19 DD26 FF02 FF36 FF52 5J042 AA10 BA01 BA02 BA04 CA07 CA15 CA20 CA22 CA23 CA25 CA27 DA01 DA06

Claims

【特許請求の範囲】

【請求項１】連続的に配置される第１の複数個の論理
アレイブロックと、前記第１の複数個の論理アレイブロックの側に沿って連
続的に配置される複数個のセグメンテーションバッファ
と、第１の複数個の論理アレイブロックから離れる複数個の
セグメンテーションバッファの側に沿って連続的に配置
される第２の複数個の論理アレイブロックと、複数個のセグメンテーションバッファから離れる第２の
複数個の論理アレイブロックの側に沿って連続的に配置
される複数個のステッチバッファと、第２の複数個の論理アレイブロックから離れる複数個の
ステッチバッファの側に沿って連続的に配置される第３
の複数個の論理アレイブロックと、複数個のステッチバッファから離れる第３の複数個の論
理ゲートの側に沿って連続的に配置される第４の複数個
の論理アレイブロックと、第１の複数個の論理アレイブロックにプログラム可能に
結合されかつ複数個のセグメンテーションバッファに結
合される第１の複数個の配線ラインと、第２の複数個の論理アレイブロックにプログラム可能に
結合されかつ複数個のセグメンテーションバッファおよ
び複数個のステッチバッファに結合される第２の複数個
の配線ラインと、第３の複数個の論理アレイブロックおよび第４の複数個
の論理アレイブロックにプログラム可能に結合されかつ
複数個のステッチバッファに結合される第３の複数個の
配線ラインとを含み、複数個のセグメンテーションバッファは、第１の複数個
の配線ラインから第２の複数個の配線ラインへ信号を駆
動し、または第２の複数個の配線ラインから第１の複数
個の配線ラインへ信号を駆動し、または第１の複数個の
配線ラインと第２の複数個の配線ラインとの間に開回路
を与えるよう構成可能である、プログラマブルロジック
デバイス。
【請求項２】複数個のステッチバッファは、第２の複
数個の配線ラインから第３の複数個の配線ラインに結合
され、または第２の複数個の配線ラインと第３の複数個
の配線ラインとの間に開回路を与えるよう構成可能であ
る、請求項１に記載のプログラマブルロジックデバイ
ス。
【請求項３】第１の複数個の論理アレイブロックは、
第１の複数個の行に配置され、第３の複数個の論理アレ
イブロックは第２の複数個の行に配置される、請求項２
に記載のプログラマブルロジックデバイス。
【請求項４】第２の複数個の論理アレイブロックは、
第１の行に配置され、第４の複数個の論理アレイブロッ
クは、第２の行に配置される、請求項３に記載のプログ
ラマブルロジックデバイス。
【請求項５】機能は、初期には第１の複数個の行、第
２の複数個の行、第１の行の各々と関連付けられ、機能
は初期には、第２の行と関連付けられない、請求項４に
記載のプログラマブルロジックデバイス。
【請求項６】論理アレイブロックが機能しないのであ
れば、その行を含む行と初期に関連付けられた機能およ
び論理ブロックのその行と論理ブロックの第２の行との
間の機能は各々、第２の行の方向に１行分移動される、
請求項５に記載のプログラマブルロジックデバイス。
【請求項７】論理アレイブロックが機能しないのであ
れば、第１の複数個のセグメンテーションバッファの構
成が変更してよい、請求項６に記載のプログラマブルロ
ジックデバイス。
【請求項８】論理アレイブロックが機能せず、かつ機
能しない論理アレイブロックが第１の複数個の論理アレ
イブロック内にあれば、第１の複数個のセグメンテーシ
ョンバッファの構成が変更してよい、請求項６に記載の
プログラマブルロジックデバイス。
【請求項９】制御回路をさらに含み、制御回路は、複
数個のセグメンテーションバッファおよび複数個のステ
ッチバッファの構成を決定する制御信号を発生する、請
求項８に記載のプログラマブルロジックデバイス。
【請求項１０】請求項６のプログラマブルロジックデ
バイスを含む集積回路。
【請求項１１】セグメンテーションバッファと、複数
個の冗長の論理アレイブロックと、セグメンテーション
バッファの第１の側であってセグメンテーションバッフ
ァと複数個の冗長の論理アレイブロックとの間の第１の
複数個の論理アレイブロックと、セグメンテーションバ
ッファの第２の側であってセグメンテーションバッファ
と複数個の冗長の論理アレイブロックとの間にない第２
の複数個の論理アレイブロックとを含むプログラマブル
ロジックデバイスにおけるプログラム可能な配線ライン
をセグメント化する方法であって、前記方法は、欠陥のある論理アレイブロックが存在するかどうかを決
定するステップと、欠陥のある論理アレイブロックが存在しなければ、セグ
メンテーションバッファに変更を加えないステップとを
含み、さもなくば、欠陥のある論理アレイブロックの場所を決定するステッ
プと、欠陥のある論理アレイブロックの場所が第１の複数個の
論理アレイブロックにあれば、セグメンテーションバッ
ファに変更を加えないステップとを含み、さもなくば、セグメンテーションバッファに結合されたラインのため
の活性のラインドライバの場所を決定するステップと、活性のラインドライバの場所がセグメンテーションバッ
ファの第２の側の隣の論理アレイブロックにあれば、第
１の複数個の論理アレイブロックから第２の複数個の論
理アレイブロックへ信号を駆動するようセグメンテーシ
ョンバッファを設定するステップとを含み、さもなく
ば、第２の複数個の論理アレイブロックから第１の複数個の
論理アレイブロックに信号を駆動するようセグメンテー
ションバッファを設定するステップとを含む、方法。
【請求項１２】第１および第２の複数個の論理アレイ
ブロックは行に配置される、請求項１１に記載の方法。
【請求項１３】プログラマブルロジックデバイスは、
ステッチバッファをさらに含み、ステッチバッファは、
セグメンテーションバッファから論理アレイブロックの
１行離れて、セグメンテーションバッファと論理アレイ
ブロックの冗長の行との間に位置し、ステッチバッファ
は、開路または短絡回路として構成可能である、請求項
１２に記載の方法。
【請求項１４】セグメンテーションバッファの初期構
成を決定するステップと、セグメンテーションバッファ
が初期には開路として構成されていれば、回路を与える
ようステッチバッファを設定するステップと、さもなく
ば、短絡回路を与えるようステッチバッファを設定する
ステップとをさらに含む、請求項１３に記載の方法。
【請求項１５】プログラマブルロジックデバイスは制
御回路をさらに含み、制御回路は、セグメンテーション
バッファおよびステッチバッファの構成を決定する、請
求項１４に記載の方法。
【請求項１６】第１の複数個の論理アレイブロックを
含み、第１の複数個の論理アレイブロックは第１の論理
アレイブロックおよび第２の論理アレイブロックを含
み、さらに、セグメンテーションバッファの第１の端子
に結合されかつ第１の論理アレイブロックにプログラム
可能に結合される第１のプログラム可能な配線ライン
と、セグメンテーションバッファの第２の端子に結合さ
れかつ第２の論理アレイブロックにプログラム可能に結
合される第２のプログラム可能な配線ラインとを含み、
セグメンテーションバッファは、第１のプログラム可能
な配線ラインと第２のプログラム可能な配線ラインとの
間に開回路を与えるよう構成可能であり、バッファは、
第１のプログラム可能な配線ラインから第２のプログラ
ム可能な配線ラインに信号を駆動し、またはバッファ
は、第２のプログラム可能な配線ラインから第１のプロ
グラム可能な配線ラインに信号を駆動する、プログラマ
ブルロジックデバイス。
【請求項１７】第２の複数個の論理アレイブロックを
さらに含み、第２の複数個の論理アレイブロックは冗長
であり、かつ第１の複数個の論理アレイブロックの１つ
に欠陥があるとき、第１の複数個の論理アレイブロック
の少なくともいくつかを置換するために使用される、請
求項１６に記載のプログラマブルロジックデバイス。
【請求項１８】第２の複数個の論理アレイブロックが
第１の複数個の論理アレイブロックの少なくともいくつ
かを置換するために使用されるならば、セグメンテーシ
ョンバッファの構成は変更してよい、請求項１７に記載
のプログラマブルロジックデバイス。
【請求項１９】セグメンテーションバッファの構成
は、セグメンテーションバッファ、第２の複数個の論理
アレイブロック、および第１の複数個の論理アレイブロ
ックの欠陥のある１つの相対的場所に依存して変更して
よい、請求項１８に記載のプログラマブルロジックデバ
イス。
【請求項２０】請求項１６のプログラマブルロジック
デバイスを含む集積開路。