JP2002026291A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えばＤＲＡＭのセルキャパシタの大
容量化を図る技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for increasing the capacity of a DRAM cell capacitor.
【０００２】[0002]
【従来の技術】図９は従来の半導体装置の基本構成を説
明するための断面図である。2. Description of the Related Art FIG. 9 is a sectional view for explaining a basic structure of a conventional semiconductor device.
【０００３】５１は一導電型、例えばＰ型の半導体基板
で、前記基板上には素子分離膜５２及びゲート酸化膜５
３が形成されており、このゲート酸化膜５３を介して形
成されたゲート電極５４と、このゲート電極５４に隣接
するように前記基板表層に形成されたＮ型のソース・ド
レイン領域５５と、ドレイン領域５５上にコンタクトす
るビットライン５７と、ソース領域５５上にコンタクト
するセルキャパシタ（ストレージノード電極（ＳＴ）５
９，容量絶縁膜６０，セルプレート電極（ＳＰ）６１と
で構成される。）とからダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという。）のメモリセルトラン
ジスタが構成されている。尚、５６，５８，６２はそれ
ぞれ層間絶縁膜であり、６３は層間絶縁膜６２上に形成
された金属配線である。[0005] Reference numeral 51 denotes a semiconductor substrate of one conductivity type, for example, a P type, on which an element isolation film 52 and a gate oxide film 5 are formed.
3, a gate electrode 54 formed through the gate oxide film 53, an N-type source / drain region 55 formed in the surface layer of the substrate adjacent to the gate electrode 54, A bit line 57 contacting on the region 55 and a cell capacitor (storage node electrode (ST) 5) contacting on the source region 55
9, a capacitor insulating film 60, and a cell plate electrode (SP) 61. ) Constitute a memory cell transistor of a dynamic random access memory (hereinafter, referred to as DRAM). Reference numerals 56, 58 and 62 denote interlayer insulating films, respectively, and reference numeral 63 denotes a metal wiring formed on the interlayer insulating film 62.
【０００４】[0004]
【発明が解決しようとする課題】上記構造、いわゆるス
タックドキャパシタ構造のＤＲＡＭにおいても、素子の
微細化が進むにつれてメモリセル占有面積が縮小される
ために、十分なキャパシタ容量をかせぐためにストレー
ジノード電極の実効的な高さを高くすることが要求され
る。In the above-mentioned DRAM having a so-called stacked capacitor structure, the area occupied by the memory cells is reduced as the elements are further miniaturized. It is required to increase the effective height of the object.
【０００５】この場合、平坦化を進める上で後工程への
負担、例えばコンタクトエッチングの負担、このコンタ
クト孔内へのバリア膜のスパッタ形成の負担、更には金
属膜のリソグラフィ工程の負担等が大きくなるという課
題があった。[0005] In this case, the burden on post-processes, such as the burden of contact etching, the burden of sputter formation of a barrier film in the contact hole, and the burden of lithography of a metal film, etc., are increased in promoting flattening. There was a problem of becoming.
【０００６】そこで、円筒型のストレージノード電極を
形成することで、キャパシタ面積の増大を図りつつ、平
坦化を可能にする技術が開発された。Therefore, a technology has been developed which enables the planarization while increasing the capacitor area by forming a cylindrical storage node electrode.
【０００７】以下にこのような円筒型のストレージノー
ド電極を形成する製造方法について図１０を参照しなが
らその一例を紹介する。尚、図１０はストレージノード
電極の形成工程を説明するために用いた簡略化した図面
であり、前述した図９に示す構造の一部分を抜き出して
説明する。An example of a method of forming such a cylindrical storage node electrode will be described below with reference to FIG. FIG. 10 is a simplified diagram used for explaining the process of forming the storage node electrode, and a part of the structure shown in FIG. 9 described above is extracted and described.
【０００８】即ち、前記層間絶縁膜５８を形成した後
に、この層間絶縁膜５８に前記ソース領域５５上にコン
タクトするコンタクト孔６８を形成する。このコンタク
ト孔６８は、開口径の異なる２枚のレジストマスクを用
いて、前記層間絶縁膜５８を２回に分けてエッチングす
ることで、上部の開口径がより幅広に形成されている。That is, after the interlayer insulating film 58 is formed, a contact hole 68 for contacting the source region 55 is formed in the interlayer insulating film 58. The contact hole 68 is formed such that the upper opening diameter is wider by etching the interlayer insulating film 58 in two steps using two resist masks having different opening diameters.
【０００９】そして、図１０（ａ）に示すように前記コ
ンタクト孔６８内を含む層間絶縁膜５８上にポリシリコ
ン膜等から成る導電膜６９Ａを形成する。Then, as shown in FIG. 10A, a conductive film 69A made of a polysilicon film or the like is formed on the interlayer insulating film 58 including the inside of the contact hole 68.
【００１０】この導電膜６９Ａが、ＣＭＰ技術を用いて
所定位置（研摩面Ａ−Ａ参照）まで研摩されることで、
図１０（ｂ）に示すように隣り合うストレージノード電
極６９同士が分離される。The conductive film 69A is polished to a predetermined position (refer to the polished surface AA) by using the CMP technique.
As shown in FIG. 10B, adjacent storage node electrodes 69 are separated from each other.
【００１１】以上説明したように、このような方法で円
筒型のストレージノード電極を形成する場合、ＣＭＰ技
術を用いたポリシリコン膜のパターン分離を行うための
ＣＭＰ装置の設備投資を図る必要性があった。As described above, when a cylindrical storage node electrode is formed by such a method, it is necessary to invest in equipment for a CMP apparatus for pattern separation of a polysilicon film using the CMP technique. there were.
【００１２】即ち、既存プロセスである導電膜６９Ａの
埋め込み工程、そして当該導電膜６９Ａのエッチバック
工程では、図１０（ｃ）に示すようにコンタクト孔底部
の導電膜６９Ａも同時にエッチングされてしまうため、
ＣＭＰ技術を導入する必要があった。That is, in the existing process of embedding the conductive film 69A and the etch-back process of the conductive film 69A, the conductive film 69A at the bottom of the contact hole is simultaneously etched as shown in FIG. 10C. ,
It was necessary to introduce CMP technology.
【００１３】しかしながら、このようなＣＭＰ設備を新
規に導入したのでは、製造コストが跳ね上がり、製品単
価が高くなってしまう。However, if such a CMP equipment is newly introduced, the manufacturing cost jumps and the product unit price increases.
【００１４】従って、キャパシタ容量の増大を可能にす
るストレージノード電極を、従来設備により製造可能に
する半導体装置の製造方法を提供することを目的とす
る。Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device in which a storage node electrode capable of increasing the capacitance of a capacitor can be manufactured by conventional equipment.
【００１５】[0015]
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板上にゲート酸化膜を介し
て形成されたゲート電極と、このゲート電極に隣接する
ように前記基板表層に形成された拡散層と、一方の拡散
層上にコンタクトするセルキャパシタとを有するものに
おいて、層間絶縁膜を介して前記拡散層上にコンタクト
し、その上部の開口径が広いコンタクト孔を形成した後
に、当該コンタクト孔内が完全に埋まらない膜厚で第１
の膜を形成する。次に、前記第１の膜上に前記コンタク
ト孔内が完全に埋まらない膜厚で絶縁膜を形成した後
に、当該絶縁膜をエッチバックしてコンタクト孔の側壁
にのみ残膜させる。続いて、前記第１の膜上に前記コン
タクト孔内が完全に埋まる膜厚で第２の膜を形成した後
に、当該第２の膜をエッチバックしてコンタクト孔内に
のみ残膜させる。そして、前記コンタクト孔内の前記絶
縁膜をエッチング除去して、前記第１及び第２の膜から
成るストレージノード電極を形成することを特徴とす
る。SUMMARY OF THE INVENTION Accordingly, a method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a gate electrode formed on a semiconductor substrate via a gate oxide film on a surface of the substrate so as to be adjacent to the gate electrode; In a device having a formed diffusion layer and a cell capacitor in contact with one of the diffusion layers, after forming a contact hole on the diffusion layer through an interlayer insulating film and forming a contact hole having a large opening diameter on the upper portion thereof, The first contact hole having a thickness that does not completely fill the contact hole.
Is formed. Next, after forming an insulating film on the first film so as not to completely fill the inside of the contact hole, the insulating film is etched back to leave a film only on the side wall of the contact hole. Subsequently, after a second film is formed on the first film with a thickness that completely fills the inside of the contact hole, the second film is etched back to leave a film only in the contact hole. Then, the insulating film in the contact hole is removed by etching to form a storage node electrode composed of the first and second films.
【００１６】これにより、前記層間絶縁膜をコンタクト
孔内に形成させておくことで、その後における第１及び
第２の膜のエッチバック工程において、前記コンタクト
孔の底部に形成された第１の膜がエッチングされること
がなくなるため、ＣＭＰ技術を用いなくても円筒型のス
トレージノード電極を形成することができる。By forming the interlayer insulating film in the contact hole, the first film formed on the bottom of the contact hole in the subsequent etch back process of the first and second films. Is not etched, so that a cylindrical storage node electrode can be formed without using the CMP technique.
【００１７】また、本発明の半導体装置の製造方法にお
いて、層間絶縁膜を介して前記拡散層上にコンタクト
し、その上部の開口径が広いコンタクト孔を形成した後
に、当該コンタクト孔内が完全に埋まらない膜厚で第１
の膜を形成する。次に、前記第１の膜上に前記コンタク
ト孔内が完全に埋まらない膜厚で絶縁膜を形成した後
に、当該絶縁膜をエッチバックしてコンタクト孔の側壁
にのみ残膜させる。続いて、前記第１の膜上に前記コン
タクト孔内が完全に埋まらない膜厚で絶縁膜を形成した
後に、当該絶縁膜をエッチバックしてコンタクト孔の側
壁にのみ残膜させる。続いて、前記第１の膜上に前記コ
ンタクト孔内が完全に埋まらない膜厚で第２の膜を形成
した後に、当該第２の膜をエッチバックして前記コンタ
クト孔内に残膜した絶縁膜の側壁にのみ残膜させる。そ
して、前記コンタクト孔内の前記絶縁膜をエッチング除
去して、前記第１及び第２の膜から成るストレージノー
ド電極を形成する工程とを具備することを特徴とする。Further, in the method of manufacturing a semiconductor device according to the present invention, after the contact is made on the diffusion layer via an interlayer insulating film and a contact hole having a large opening diameter is formed thereon, the inside of the contact hole is completely removed. First with a film thickness that will not fill
Is formed. Next, after forming an insulating film on the first film so as not to completely fill the inside of the contact hole, the insulating film is etched back to leave a film only on the side wall of the contact hole. Subsequently, after forming an insulating film on the first film so as not to completely fill the inside of the contact hole, the insulating film is etched back to leave a film only on the side wall of the contact hole. Subsequently, after forming a second film on the first film with a thickness that does not completely fill the inside of the contact hole, the second film is etched back and the insulating film remaining in the contact hole is formed. A film is left only on the side wall of the film. And etching the insulating film in the contact hole to form a storage node electrode composed of the first and second films.
【００１８】これにより、前記層間絶縁膜をコンタクト
孔内に形成させておくことで、その後における第１及び
第２の膜のエッチバック工程において、前記コンタクト
孔の底部に形成された第１の膜がエッチングされること
がなくなるため、ＣＭＰ技術を用いなくても円筒型のス
トレージノード電極を形成することができる。更に言え
ば、第２の膜を前記コンタクト孔内が完全に埋まらない
膜厚で形成したことで、円筒内に立設される第２の膜の
表面積が増大し、更なるキャパシタ容量の増大化が図れ
る。By forming the interlayer insulating film in the contact hole, the first film formed on the bottom of the contact hole in the subsequent etch-back process of the first and second films. Is not etched, so that a cylindrical storage node electrode can be formed without using the CMP technique. Furthermore, since the second film is formed so as not to completely fill the contact hole, the surface area of the second film erected in the cylinder is increased, and the capacitor capacity is further increased. Can be achieved.
【００１９】尚、前記絶縁膜が、常圧ＣＶＤ法で成膜さ
れたＮＳＧ膜あるいはＴＥＯＳ膜であることを特徴とす
る。It is characterized in that the insulating film is an NSG film or a TEOS film formed by a normal pressure CVD method.
【００２０】また、前記層間絶縁膜がエッチングレート
の遅い第１の絶縁膜及びエッチングレートの速い第２の
絶縁膜とで形成され、当該層間絶縁膜にコンタクト孔を
形成した後の洗浄工程で、前記第２の絶縁膜に形成した
コンタクト孔の開口径がより幅広に形成されることを特
徴とし、更なるキャパシタ容量の増大化が図れる。In the cleaning step, the interlayer insulating film is formed of a first insulating film having a low etching rate and a second insulating film having a high etching rate, and a contact hole is formed in the interlayer insulating film. The opening diameter of the contact hole formed in the second insulating film is formed to be wider, and the capacitance of the capacitor can be further increased.
【００２１】[0021]
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る第１の実施形態について図面を参照しながら
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
【００２２】図１において、１は一導電型、例えばＰ型
の半導体基板で、前記基板上には素子分離膜２及びゲー
ト酸化膜３が形成されており、このゲート酸化膜３を介
して形成されたゲート電極４と、このゲート電極４に隣
接するように前記基板表層に形成されたＮ型のソース・
ドレイン領域５と、ドレイン領域５上にコンタクトする
ビットライン７と、ソース領域５上にコンタクトするセ
ルキャパシタ（ストレージノード電極９，容量絶縁膜１
０，セルプレート電極１１とで構成される。）とからダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
いう。）のメモリセルトランジスタが構成されている。
尚、６，８，１２はそれぞれ層間絶縁膜であり、１３は
層間絶縁膜１２上に形成された金属配線である。尚、前
記ストレージノード電極９は、いわゆる円筒型と呼ばれ
るストレージノード電極であり、この構造によりキャパ
シタ容量の増大を図っている。In FIG. 1, reference numeral 1 denotes a semiconductor substrate of one conductivity type, for example, a P-type, on which an element isolation film 2 and a gate oxide film 3 are formed. Gate electrode 4 and an N-type source electrode formed on the surface of the substrate so as to be adjacent to the gate electrode 4.
A drain region 5, a bit line 7 contacting on the drain region 5, and a cell capacitor (storage node electrode 9, capacitance insulating film 1
0, the cell plate electrode 11. ) Constitute a memory cell transistor of a dynamic random access memory (hereinafter, referred to as DRAM).
Here, 6, 8 and 12 are interlayer insulating films, respectively, and 13 is a metal wiring formed on the interlayer insulating film 12. Note that the storage node electrode 9 is a so-called cylindrical storage node electrode, and this structure increases the capacitance of the capacitor.
【００２３】以下、本発明の特徴である、円筒型のスト
レージノード電極９を形成する製造方法について図２乃
至図４を参照しながら説明する。尚、図２乃至図４はス
トレージノード電極９の形成工程を説明するために用い
た簡略化した図面であり、前述した図１に示す構造の一
部分（前記層間絶縁膜８を形成した後にこの層間絶縁膜
８を介してソース領域５上にストレージノード電極９が
形成されるまで）を抜き出したものである。Hereinafter, a method of forming the cylindrical storage node electrode 9 which is a feature of the present invention will be described with reference to FIGS. FIGS. 2 to 4 are simplified drawings used to explain the process of forming the storage node electrode 9. A part of the structure shown in FIG. 1 described above (after the interlayer insulating film 8 is formed, (Until the storage node electrode 9 is formed on the source region 5 via the insulating film 8).
【００２４】先ず、図２（ａ）に示すように層間絶縁膜
８Ａにコンタクト孔２０を形成する。このコンタクト孔
２０は、開口径の異なる２枚のレジストマスクを用い
て、前記層間絶縁膜８Ａを２回に分けてエッチングする
ことで、上部の開口径がより幅広に形成されている。
尚、当該コンタクト孔２０の寸法は、例えば、高さ４０
０〜８００ｎｍ、下部の幅１００〜４００ｎｍ、上部の
幅５００〜１０００ｎｍである。First, as shown in FIG. 2A, a contact hole 20 is formed in the interlayer insulating film 8A. The contact hole 20 is formed such that the upper opening diameter is wider by etching the interlayer insulating film 8A twice using two resist masks having different opening diameters.
The dimensions of the contact hole 20 are, for example, height 40
The width is 0 to 800 nm, the lower width is 100 to 400 nm, and the upper width is 500 to 1000 nm.
【００２５】次に、図２（ｂ）に示すように前記コンタ
クト孔２０を介してソース領域５（図１参照）上にポリ
シリコン膜等から成るストレージノード電極形成用の第
１の膜９Ａをおよそ５０〜２００ｎｍの膜厚で形成す
る。Next, as shown in FIG. 2B, a first film 9A for forming a storage node electrode made of a polysilicon film or the like is formed on the source region 5 (see FIG. 1) through the contact hole 20. It is formed with a thickness of about 50 to 200 nm.
【００２６】更に、図３（ａ）に示すように前記第１の
膜９Ａ上に前記コンタクト孔２０が完全に埋まらない膜
厚で絶縁膜２１をおよそ１００〜１５０ｎｍの膜厚で形
成する。そして、この絶縁膜２１をエッチバックして、
図３（ｂ）に示すように前記コンタクト孔２０内に形成
された第１の膜９Ａの側壁部にのみ、当該絶縁膜２１Ａ
を残膜させる。尚、前記絶縁膜２１は、常圧ＣＶＤ法で
成膜されたＮＳＧ膜あるいはＴＥＯＳ膜である。Further, as shown in FIG. 3A, an insulating film 21 is formed on the first film 9A with a thickness of about 100 to 150 nm so that the contact hole 20 is not completely filled. Then, the insulating film 21 is etched back,
As shown in FIG. 3B, the insulating film 21A is formed only on the side wall of the first film 9A formed in the contact hole 20.
Is left behind. The insulating film 21 is an NSG film or a TEOS film formed by a normal pressure CVD method.
【００２７】続いて、図４（ａ）に示すように前記第１
の膜９Ａ上に前記コンタクト孔２０内が完全に埋まる膜
厚でポリシリコン膜から成る第２の膜９Ｂをおよそ５０
〜１００ｎｍの膜厚で形成する。Subsequently, as shown in FIG.
The second film 9B made of a polysilicon film is formed on the film 9A of a thickness of about 50 so as to completely fill the inside of the contact hole 20.
It is formed with a thickness of about 100 nm.
【００２８】そして、前記第２及び第１の膜９Ｂ，９Ａ
を所定位置までエッチバックし、更に図４（ｂ）に点線
で示した絶縁膜８Ａ，２１Ａ部分をエッチング除去する
ことで、図４（ｂ）に示すように当該第１及び第２の膜
９Ａ，９Ｂから成る円筒型のストレージノード電極９が
形成される。尚、当該ストレージノード電極９は、図７
（ａ）に示すようにその中央部に前記第２の膜９Ｂが残
膜するため、更なるキャパシタ容量の増大化を可能にし
た構造である。Then, the second and first films 9B, 9A
Is etched back to a predetermined position, and furthermore, the portions of the insulating films 8A and 21A indicated by the dotted lines in FIG. 4B are removed by etching, so that the first and second films 9A as shown in FIG. , 9B are formed. Incidentally, the storage node electrode 9 is shown in FIG.
As shown in (a), the second film 9B remains at the center thereof, so that the capacitor capacity can be further increased.
【００２９】尚、ストレージノード電極９を構成する前
記第１及び第２の膜９Ａ，９Ｂには、Ｎ型不純物（例え
ば、リンイオン）がイオン注入されることで、導電化が
図られている。更に言えば、例えば成膜中にＰＨ3をド
ープした、いわゆるドープドポリシリコン膜から成る導
電膜を用いても良い。The first and second films 9A and 9B constituting the storage node electrode 9 are made conductive by ion-implanting N-type impurities (for example, phosphorus ions). Furthermore, for example, a conductive film made of a so-called doped polysilicon film in which PH 3 is doped during film formation may be used.
【００３０】以上説明したように、本発明の製造方法で
は、前記コンタクト孔２０内に前記絶縁膜２１を形成さ
せておくことで、その後の前記第２及び第１の膜９Ｂ，
９Ａのエッチバック工程において、この絶縁膜２１がエ
ッチングマスクとなり、当該コンタクト孔２０の底部に
形成された第１の膜９Ａがエッチングされることがなく
なるため、ＣＭＰ技術を用いなくても既存プロセス技術
で、円筒型のストレージノード電極を形成することがで
きる。As described above, in the manufacturing method of the present invention, by forming the insulating film 21 in the contact hole 20, the subsequent second and first films 9B,
In the etch-back process of 9A, the insulating film 21 serves as an etching mask and the first film 9A formed at the bottom of the contact hole 20 is not etched, so that the existing process technology can be used without using the CMP technology. Thus, a cylindrical storage node electrode can be formed.
【００３１】以下、図１に示すように前記ストレージノ
ード電極９上に容量絶縁膜１０（例えば、シリコン窒化
膜あるいはシリコン酸化膜とシリコン窒化膜の積層膜あ
るいはシリコン酸化膜とシリコン窒化膜とシリコン酸化
膜との積層膜等）をおよそ４〜５ｎｍの膜厚で形成し、
その上に導電膜（例えば、およそ５０〜１５０ｎｍの膜
厚で導電化されたポリシリコン膜）から成るセルプレー
ト電極１１が形成されることで、セルキャパシタが構成
される。そして、全面にＣＶＤ酸化膜とＢＰＳＧ膜等か
ら成る層間絶縁膜１２をおよそ８００〜１２００ｎｍの
膜厚で形成し、この層間絶縁膜１２に前記ソース・ドレ
イン領域５上にコンタクトする不図示のコンタクト孔を
形成した後にこのコンタクト孔内にバリアメタル膜（例
えば、チタン膜とチタンナイトライド（ＴｉＮ）膜との
積層膜）を介してタングステンプラグを埋設し、Ａｌ合
金（例えば、Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃ
ｕ等）から成る金属配線（Ｍ）１３をおよそ３００〜８
００ｎｍの膜厚で形成し、以下図示した説明は省略する
が、ジャケット膜を形成して半導体装置が完成する。As shown in FIG. 1, a capacitor insulating film 10 (for example, a silicon nitride film or a laminated film of a silicon oxide film and a silicon nitride film, or a silicon oxide film, a silicon nitride film and a silicon oxide film) is formed on the storage node electrode 9. A film with a thickness of about 4 to 5 nm,
A cell plate electrode 11 made of a conductive film (for example, a polysilicon film made conductive with a thickness of about 50 to 150 nm) is formed thereon to form a cell capacitor. Then, an interlayer insulating film 12 made of a CVD oxide film and a BPSG film or the like is formed on the entire surface to a thickness of about 800 to 1200 nm, and a contact hole (not shown) is formed in the interlayer insulating film 12 to contact the source / drain region 5. Is formed, a tungsten plug is buried in the contact hole via a barrier metal film (for example, a laminated film of a titanium film and a titanium nitride (TiN) film), and an Al alloy (for example, Al-Si, Al- Cu, Al-Si-C
u) etc. of the metal wiring (M) 13 of about 300 to 8
The semiconductor device is formed with a thickness of 00 nm and a jacket film is formed, although the description shown below is omitted.
【００３２】以上説明したように本発明では、ＣＭＰ技
術を用いることなく、既存プロセスであるコンタクト孔
内に導電膜を埋め込み、そして当該導電膜のエッチバッ
ク工程により円筒型のストレージノード電極を構成する
ことができる。従って、新規設備投資によるコストアッ
プを抑止できる。As described above, in the present invention, a conductive film is buried in a contact hole, which is an existing process, without using a CMP technique, and a cylindrical storage node electrode is formed by an etch-back process of the conductive film. be able to. Therefore, an increase in cost due to investment in new equipment can be suppressed.
【００３３】以下、本発明の第２の実施形態について図
５乃至図７を参照しながら説明する。Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
【００３４】ここで、第２の実施形態（図６参照）の特
徴は、詳しくは後述するが、第１の実施形態と同等の製
造工程を施した際に、前述した第１の実施形態（図４参
照）に比して円筒型のストレージノード電極を構成する
導電膜の表面積を増大させていることである。Here, the features of the second embodiment (see FIG. 6) will be described in detail later. However, when the same manufacturing steps as in the first embodiment are performed, the first embodiment (see FIG. 6) will be described. This means that the surface area of the conductive film constituting the cylindrical storage node electrode is increased as compared with FIG. 4).
【００３５】先ず、図５（ａ）に示すように層間絶縁膜
８Ａにコンタクト孔３０を形成する。このコンタクト孔
３０は、開口径の異なる２枚のレジストマスクを用い
て、前記層間絶縁膜８Ａを２回に分けてエッチングする
ことで、上部の開口径がより幅広に形成されている。
尚、コンタクト孔の各寸法は、第１の実施形態と同等で
あるとする。First, as shown in FIG. 5A, a contact hole 30 is formed in the interlayer insulating film 8A. The contact hole 30 is formed such that the upper opening diameter is wider by etching the interlayer insulating film 8A twice using two resist masks having different opening diameters.
The dimensions of the contact holes are assumed to be equivalent to those of the first embodiment.
【００３６】次に、図５（ｂ）に示すように前記コンタ
クト孔３０を介してソース領域５（図１参照）上にポリ
シリコン膜等から成るストレージノード電極形成用の第
１の膜１９Ａをおよそ５０〜２００ｎｍの膜厚で形成す
る。Next, as shown in FIG. 5B, a first film 19A for forming a storage node electrode made of a polysilicon film or the like is formed on the source region 5 (see FIG. 1) through the contact hole 30. It is formed with a thickness of about 50 to 200 nm.
【００３７】更に、図６（ａ）に示すように前記第１の
膜１９Ａ上に前記コンタクト孔３０が完全に埋まらない
膜厚で絶縁膜３１をおよそ１００〜１５０ｎｍの膜厚で
形成する。そして、この絶縁膜３１をエッチバックし
て、図６（ｂ）に示すように前記コンタクト孔３０内に
形成された第１の膜１９Ａの側壁部にのみ、当該絶縁膜
３１Ａを残膜させる。尚、前記絶縁膜３１は、常圧ＣＶ
Ｄ法で成膜されたＮＳＧ膜あるいはＴＥＯＳ膜である。Further, as shown in FIG. 6A, an insulating film 31 having a thickness of about 100 to 150 nm is formed on the first film 19A so that the contact hole 30 is not completely filled. Then, the insulating film 31 is etched back to leave the insulating film 31A only on the side wall of the first film 19A formed in the contact hole 30, as shown in FIG. 6B. The insulating film 31 is made of a normal pressure CV.
An NSG film or a TEOS film formed by the method D.
【００３８】続いて、図６（ａ）に示すように前記第１
の膜１９Ａ上に前記コンタクト孔３０内が完全に埋まな
い膜厚でポリシリコン膜から成る第２の膜１９Ｂをおよ
そ５０〜１００ｎｍの膜厚で形成する。Subsequently, as shown in FIG.
A second film 19B made of a polysilicon film is formed to a thickness of about 50 to 100 nm on the film 19A so that the inside of the contact hole 30 is not completely filled.
【００３９】そして、前記第２及び第１の膜９Ｂ，９Ａ
を所定位置までエッチバックし、更に図６（ｂ）に点線
で示した絶縁膜８Ａ，３１Ａ部分をエッチング除去する
ことで、図６（ｂ）に示すように当該第１及び第２の膜
１９Ａ，１９Ｂから成る円筒型のストレージノード電極
１９が形成される。尚、当該ストレージノード電極１９
は、図７（ｂ）に示すようにその中央部に前記第２の膜
１９Ｂが対と成って残膜するため、第１の実施形態に比
して更なるキャパシタ容量の増大化を可能にしている。Then, the second and first films 9B, 9A
Is etched back to a predetermined position, and furthermore, the portions of the insulating films 8A and 31A indicated by dotted lines in FIG. 6B are removed by etching, so that the first and second films 19A and 19A as shown in FIG. , 19B are formed. The storage node electrode 19
As shown in FIG. 7 (b), the second film 19B is paired and left at the center of the film as shown in FIG. 7B, so that the capacitance of the capacitor can be further increased as compared with the first embodiment. ing.
【００４０】尚、ストレージノード電極１９を構成する
前記第１及び第２の膜１９Ａ，１９Ｂには、Ｎ型不純物
（例えば、リンイオン）がイオン注入されることで、導
電化が図られている。更に言えば、例えば成膜中にＰＨ
3をドープした、いわゆるドープドポリシリコン膜から
成る導電膜を用いても良い。The first and second films 19A and 19B constituting the storage node electrode 19 are ion-implanted with N-type impurities (for example, phosphorus ions) to achieve conductivity. Furthermore, for example, during film formation, PH
A conductive film made of a so-called doped polysilicon film doped with 3 may be used.
【００４１】以上説明したように、本発明の製造方法で
は、前記コンタクト孔３０内に前記絶縁膜３１を形成さ
せておくことで、その後の前記第２及び第１の膜１９
Ｂ，１９Ａのエッチバック工程において、この絶縁膜３
１がエッチングマスクとなり、当該コンタクト孔３０の
底部に形成された第１の膜１９Ａがエッチングされるこ
とがなくなるため、ＣＭＰ技術を用いなくても既存プロ
セス技術で、円筒型のストレージノード電極を形成する
ことができる。As described above, in the manufacturing method of the present invention, the insulating film 31 is formed in the contact hole 30 so that the subsequent second and first films 19 are formed.
B, 19A in the etch-back process.
1 serves as an etching mask and the first film 19A formed at the bottom of the contact hole 30 is not etched, so that a cylindrical storage node electrode can be formed by an existing process technology without using CMP technology. can do.
【００４２】更に、本発明によれば、コンタクト孔の開
口径がリソグラフィ技術の限界寸法であるとした場合
に、円筒内部に導電膜９Ｂ，１９Ｂを形成できるため、
リソグラフィ技術の露光能力を上回る微細加工が可能に
なる。Further, according to the present invention, the conductive films 9B and 19B can be formed inside the cylinder when the opening diameter of the contact hole is the critical dimension of the lithography technique.
Fine processing that exceeds the exposure capability of lithography technology becomes possible.
【００４３】また更に、リソグラフィ技術のパターン加
工能力を越えた微細加工を可能にする第３の実施形態に
ついて図８を参照しながら説明する。Further, a third embodiment which enables fine processing beyond the pattern processing capability of the lithography technique will be described with reference to FIG.
【００４４】尚、本実施形態の特徴は、層間絶縁膜６，
８（８Ｂ）をエッチングレートの遅い第１の絶縁膜（例
えば、ＮＳＧ膜）及びエッチングレートの速い第２の絶
縁膜（例えば、ＢＰＳＧ膜、特に通常使われているＢＰ
ＳＧ膜よりもおよそ５％／ウエイト程度不純物濃度（ボ
ロンイオンあるいはリンイオン）の高いＢＰＳＧ膜が好
適である。）とで構成し、当該層間絶縁膜６，８（８
Ｂ）にコンタクト孔を形成した後の洗浄工程で、前記第
２の絶縁膜８（８Ｂ）に形成したコンタクト孔の開口径
がより幅広に形成されるように構成することで、更なる
キャパシタ容量の増大化を可能にしたことである。The feature of this embodiment is that the interlayer insulating films 6 and 6 are used.
8 (8B) is a first insulating film having a low etching rate (for example, an NSG film) and a second insulating film having a high etching rate (for example, a BPSG film, particularly a commonly used BP film).
A BPSG film having a higher impurity concentration (boron ion or phosphorus ion) of about 5% / weight than the SG film is preferable. ), And the interlayer insulating films 6, 8 (8
In the cleaning step after forming the contact hole in B), the opening diameter of the contact hole formed in the second insulating film 8 (8B) is configured to be wider, thereby further increasing the capacitance of the capacitor. It is possible to increase.
【００４５】ここで、図８は前述した第１の実施形態に
おける図２に示した工程を抜き出したものである。FIG. 8 is a drawing of the steps shown in FIG. 2 in the first embodiment.
【００４６】先ず、図８（ａ）に示すように層間絶縁膜
６，８Ｂにコンタクト孔２０を形成する。このコンタク
ト孔２０は、開口径の異なる２枚のレジストマスク（Ｐ
Ｒ）を用いて、前記層間絶縁膜６，８Ｂを２回に分けて
エッチングすることで、上部の開口径がより幅広に形成
されている。First, as shown in FIG. 8A, contact holes 20 are formed in the interlayer insulating films 6, 8B. This contact hole 20 is formed by two resist masks (P
By etching the interlayer insulating films 6 and 8B twice using R), the upper opening diameter is formed wider.
【００４７】次に、前記レジストマスクを除去した後
に、ポリシリコン膜を形成する前工程として洗浄処理を
行う。このとき、図８（ｂ）に示すように層間絶縁膜８
Ｂが通常のＢＰＳＧ膜よりも不純物濃度が高いものであ
るため、この洗浄（例えば、フッ酸によるウェットエッ
チング）によりＢＰＳＧ膜８Ｂが後退し、前記コンタク
ト孔２０の上部の開口径がよりも幅広のコンタクト孔２
０Ａが形成される。Next, after removing the resist mask, a cleaning process is performed as a pre-process for forming a polysilicon film. At this time, as shown in FIG.
Since B has a higher impurity concentration than a normal BPSG film, this cleaning (for example, wet etching with hydrofluoric acid) causes the BPSG film 8B to recede, and the opening diameter of the upper part of the contact hole 20 becomes wider. Contact hole 2
OA is formed.
【００４８】そして、図８（ｃ）に示すように前記コン
タクト孔２０Ａを介してソース領域５（図１参照）上に
ポリシリコン膜等から成るストレージノード電極形成用
の第１の膜２９Ａをおよそ５０〜２００ｎｍの膜厚で形
成する。Then, as shown in FIG. 8C, a first film 29A for forming a storage node electrode made of a polysilicon film or the like is formed on the source region 5 (see FIG. 1) through the contact hole 20A. It is formed with a thickness of 50 to 200 nm.
【００４９】このように本実施形態では、層間絶縁膜８
Ｂをウェットエッチングレートの速い膜で形成しておく
ことで、コンタクト孔２０が露光限界寸法であるとした
場合に、その露光限界を超えるパターン加工が可能にな
り、これをＤＲＡＭのキャパシタ容量部に適用すること
で、更なるキャパシタ容量の増大化が可能になる。As described above, in the present embodiment, the interlayer insulating film 8
By forming B with a film having a high wet etching rate, if the contact hole 20 has the exposure limit dimension, pattern processing exceeding the exposure limit becomes possible. By applying this, it is possible to further increase the capacitance of the capacitor.
【００５０】以下、説明は省略するが、第１の実施形態
における図３及び図４の各工程が施されることで、円筒
型のストレージノード電極が形成される。尚、以上の説
明では、第１の実施形態に適用した形で説明したが、第
２の実施形態に適用することも可能であることは言うま
でもない。Although not described below, a cylindrical storage node electrode is formed by performing the steps of FIGS. 3 and 4 in the first embodiment. In the above description, the description has been made in the form applied to the first embodiment. However, it is needless to say that the present invention can be applied to the second embodiment.
【００５１】尚、本実施形態の説明では、ＣＯＢ（キャ
パシタ・オーバー・ビットライン）構造のＤＲＡＭに適
用して一例を紹介しているが、これに限らずＣＵＢ（キ
ャパシタ・アンダー・ビットライン）構造のＤＲＡＭに
適用しても良い。In the description of the present embodiment, an example is described in which the present invention is applied to a DRAM having a COB (capacitor over bit line) structure. However, the present invention is not limited to this, and a CUB (capacitor under bit line) structure is employed. May be applied to the DRAM.
【００５２】[0052]
【発明の効果】本発明によれば、層間絶縁膜をコンタク
ト孔内に形成させておくことで、その後のストレージノ
ード電極形成膜のエッチバック工程において、コンタク
ト孔の底部に形成された当該ストレージノード電極形成
膜がエッチングされることがないため、ＣＭＰ技術を用
いない既存プロセスにより円筒型のストレージノード電
極を形成することができる。従って、新規設備投資によ
るコストアップを抑止できる。According to the present invention, by forming an interlayer insulating film in a contact hole, the storage node formed at the bottom of the contact hole can be formed in a subsequent etch-back step of the storage node electrode forming film. Since the electrode forming film is not etched, a cylindrical storage node electrode can be formed by an existing process that does not use the CMP technique. Therefore, an increase in cost due to investment in new equipment can be suppressed.
【００５３】更に、層間絶縁膜をエッチングレートの遅
い第１の絶縁膜及びエッチングレートの速い第２の絶縁
膜とで形成し、当該層間絶縁膜にコンタクト孔を形成し
た後の洗浄工程で、前記第２の絶縁膜に形成したコンタ
クト孔の開口径をより幅広に形成することで、露光限界
を越えるパターン加工が可能になり、更なるキャパシタ
容量の増大化が図れる。Further, an interlayer insulating film is formed of a first insulating film having a low etching rate and a second insulating film having a high etching rate, and in a cleaning step after forming a contact hole in the interlayer insulating film, By making the opening diameter of the contact hole formed in the second insulating film wider, pattern processing exceeding the exposure limit can be performed, and the capacitance of the capacitor can be further increased.
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 2 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図３】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図４】本発明の第１の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 4 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
【図５】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 5 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 6 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図７】本発明のストレージノード電極を示す平面図で
ある。FIG. 7 is a plan view showing a storage node electrode of the present invention.
【図８】本発明の第３の実施形態の半導体装置の製造方
法を示す断面図である。FIG. 8 is a sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図９】従来の半導体装置を示す断面図である。FIG. 9 is a sectional view showing a conventional semiconductor device.
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。FIG. 10 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.
Claims (4)
成されたゲート電極と、このゲート電極に隣接するよう
に前記基板表層に形成された拡散層と、一方の拡散層上
にコンタクトするセルキャパシタとを有する半導体装置
の製造方法において、 層間絶縁膜を介して前記拡散層上にコンタクトし、その
上部が幅広なコンタクト孔を形成する工程と、 前記コンタクト孔内が完全に埋まらない膜厚で層間絶縁
膜上に第１の膜を形成する工程と、 前記第１の膜上に前記コンタクト孔内が完全に埋まらな
い膜厚で絶縁膜を形成した後に当該絶縁膜をエッチバッ
クして前記第１の膜を介してコンタクト孔の側壁にのみ
残膜させる工程と、 前記第１の膜上に前記コンタクト孔内が完全に埋まる膜
厚で第２の膜を形成した後に当該第２の膜をエッチバッ
クしてコンタクト孔内にのみ残膜させる工程と、 前記コンタクト孔内の前記絶縁膜をエッチング除去する
工程とを具備し、前記第１及び第２の膜から成るストレ
ージノード電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。1. A cell in contact with a gate electrode formed on a semiconductor substrate via a gate oxide film, a diffusion layer formed in a surface layer of the substrate adjacent to the gate electrode, and one of the diffusion layers. A method of manufacturing a semiconductor device having a capacitor, wherein the step of contacting the diffusion layer via an interlayer insulating film to form a contact hole having a wide upper portion; Forming a first film on the interlayer insulating film; forming an insulating film on the first film with a thickness that does not completely fill the inside of the contact hole; and etching back the insulating film to form the first film. Leaving a film only on the side wall of the contact hole via the first film; forming a second film on the first film with a thickness that completely fills the inside of the contact hole; Etch back Forming a storage node electrode composed of the first and second films, comprising: a step of forming a film remaining only in the contact hole by etching; and a step of etching and removing the insulating film in the contact hole. A method of manufacturing a semiconductor device.
成されたゲート電極と、このゲート電極に隣接するよう
に前記基板表層に形成された拡散層と、一方の拡散層上
にコンタクトするセルキャパシタとを有する半導体装置
の製造方法において、 層間絶縁膜を介して前記拡散層上にコンタクトし、その
上部が幅広なコンタクト孔を形成する工程と、 前記コンタクト孔内が完全に埋まらない膜厚で層間絶縁
膜上に第１の膜を形成する工程と、 前記第１の膜上に前記コンタクト孔内が完全に埋まらな
い膜厚で絶縁膜を形成した後に当該絶縁膜をエッチバッ
クして前記第１の膜を介してコンタクト孔の側壁にのみ
残膜させる工程と、 前記第１の膜上に前記コンタクト孔内が完全に埋まらな
い膜厚で第２の膜を形成した後に当該第２の膜をエッチ
バックしてコンタクト孔内にのみ残膜させる工程と、 前記コンタクト孔内の前記絶縁膜をエッチング除去する
工程とを具備し、前記第１及び第２の膜から成るストレ
ージノード電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。2. A cell in contact with a gate electrode formed on a semiconductor substrate via a gate oxide film, a diffusion layer formed on the surface of the substrate adjacent to the gate electrode, and one of the diffusion layers. A method of manufacturing a semiconductor device having a capacitor, wherein the step of contacting the diffusion layer via an interlayer insulating film to form a contact hole having a wide upper portion; Forming a first film on the interlayer insulating film; forming an insulating film on the first film with a thickness that does not completely fill the inside of the contact hole; and etching back the insulating film to form the first film. Leaving a film only on the side wall of the contact hole via the first film; forming a second film on the first film with a thickness that does not completely fill the inside of the contact hole; Etchba Forming a storage node electrode composed of the first and second films, comprising: a step of leaving a film only in the contact hole by etching; and a step of etching and removing the insulating film in the contact hole. A method for manufacturing a semiconductor device, comprising:
ＮＳＧ膜あるいはＴＥＯＳ膜であることを特徴とする請
求項１または請求項２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the insulating film is an NSG film or a TEOS film formed by a normal pressure CVD method.
い第１の絶縁膜及びエッチングレートの速い第２の絶縁
膜とで形成され、当該層間絶縁膜にコンタクト孔を形成
した後の洗浄工程で、前記第２の絶縁膜に形成したコン
タクト孔の開口径がより幅広に形成されることを特徴と
する請求項１または請求項２に記載の半導体装置の製造
方法。4. A cleaning step, wherein said interlayer insulating film is formed of a first insulating film having a low etching rate and a second insulating film having a high etching rate, and wherein a cleaning step is performed after forming a contact hole in said interlayer insulating film. 3. The method according to claim 1, wherein an opening diameter of the contact hole formed in the second insulating film is wider.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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