JP2002023180A - Flat display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は平面表示装置に関
し、詳しくは携帯電話や電子ブック等に使用される高画
質、低消費電力な液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat display device, and more particularly, to a high-definition, low-power-consumption liquid crystal display device used for mobile phones, electronic books, and the like.
【０００２】[0002]
【従来の技術】従来、液晶表示装置に代表される平面表
示装置は、軽量、薄型、低消費電力という利点を活かし
て携帯電話や電子ブック等の小型情報端末のディスプレ
イとして使われている。このような小型情報端末は、一
般にバッテリー駆動方式が採用されていることから、低
消費電力化が重要な課題となっている。2. Description of the Related Art Conventionally, a flat display device represented by a liquid crystal display device has been used as a display of a small information terminal such as a mobile phone or an electronic book, taking advantage of its advantages of light weight, thinness, and low power consumption. Since such a small information terminal generally employs a battery drive system, low power consumption is an important issue.
【０００３】とくに携帯電話においては、待ち受け時間
中に低消費電力で表示できることが求められており、こ
れを実現するための技術としては、例えば特開昭５８−
２３０９１号などが挙げられる。ここに開示された画像
表示装置は、画素内にディジタルメモリを備えており、
待ち受け時（静止画表示時）には、液晶を交流駆動する
ための交流駆動回路のみを動作させ、その他の周辺駆動
回路を止めることにより、大幅な消費電力の低減を図っ
ている。[0003] In particular, portable telephones are required to be able to display with low power consumption during standby time.
No. 23091 and the like. The image display device disclosed herein includes a digital memory in a pixel,
During standby (at the time of displaying a still image), only the AC driving circuit for AC driving the liquid crystal is operated, and other peripheral driving circuits are stopped to greatly reduce power consumption.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記特
開昭５８−２３０９１号に代表されるようなディジタル
メモリを備えた液晶表示装置では、ディジタルメモリの
電源配線などが必要となるため、従来よりも基板上での
配線数が多くなるという難点があった。このように配線
数が多くなると、画素ピッチも広くなることから、画面
の高精細化が困難であった。また、配線数が多くなるた
めに、配線間でのショート不良も増え、歩留まりの低下
を招いていた。However, a liquid crystal display device having a digital memory such as the one disclosed in Japanese Patent Application Laid-Open No. 58-23091 requires a power supply line for the digital memory and the like. There is a problem that the number of wirings on the substrate increases. When the number of wirings is increased as described above, the pixel pitch is also increased, so that it is difficult to increase the definition of the screen. In addition, since the number of wirings is increased, short-circuit defects between wirings are increased, and the yield is reduced.
【０００５】この発明は、低消費電力でありながら、高
精細化と歩留まりの向上を実現した平面表示装置を提供
することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a flat display device which realizes high definition and improved yield while consuming low power.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、互いに交差して配置された複数
の走査線及び複数の信号線、これら両線の各交差部に配
置された画素電極、前記画素電極と電気的に並列に接続
された補助容量、前記補助容量に所定の電圧を供給する
補助容量線、前記走査線から供給される走査信号により
オン／オフ制御され、オン時に前記信号線に供給された
映像信号を前記画素電極に書き込む第１のスイッチ素
子、前記画素電極と電気的に接続され、前記信号線に供
給された映像信号を保持可能なディジタルメモリ、前記
画素電極と前記ディジタルメモリとの間に挿入され、前
記画素電極と前記ディジタルメモリ間の導通を制御する
第２のスイッチ素子を含む第１の電極基板と、前記画素
電極に対し所定間隔をもって対向配置された対向電極を
含む第２の電極基板と、前記第１の電極基板と第２の電
極基板との間に狭持された光変調層とを備えた平面表示
装置において、前記補助容量線と前記ディジタルメモリ
の電源配線とを共通化したことを特徴とする。In order to achieve the above-mentioned object, a first aspect of the present invention is to provide a plurality of scanning lines and a plurality of signal lines which are arranged crossing each other, and which are arranged at each intersection of these two lines. A pixel electrode, an auxiliary capacitance electrically connected in parallel with the pixel electrode, an auxiliary capacitance line for supplying a predetermined voltage to the auxiliary capacitance, and on / off control by a scanning signal supplied from the scanning line. A first switch element for writing a video signal supplied to the signal line to the pixel electrode, a digital memory electrically connected to the pixel electrode, and capable of holding the video signal supplied to the signal line; A first electrode substrate that is inserted between an electrode and the digital memory and that includes a second switch element that controls conduction between the pixel electrode and the digital memory; A flat display device comprising: a second electrode substrate including a counter electrode disposed so as to face the first electrode substrate; and a light modulation layer sandwiched between the first electrode substrate and the second electrode substrate. A storage capacitor line and a power supply line of the digital memory are shared.
【０００７】請求項２の発明は、請求項１において、前
記ディジタルメモリの電源配線が、正電源配線又は負電
源配線であることを特徴とする。The invention according to claim 2 is characterized in that, in claim 1, the power supply wiring of the digital memory is a positive power supply wiring or a negative power supply wiring.
【０００８】請求項３の発明は、請求項１又は２におい
て、前記画素電極と前記信号線とは前記第１のスイッチ
素子を介して接続され、前記画素電極と前記ディジタル
メモリとは前記第２のスイッチ素子を介して接続される
ことを特徴とする。According to a third aspect of the present invention, in the first or second aspect, the pixel electrode and the signal line are connected via the first switch element, and the pixel electrode and the digital memory are connected to the second memory. Are connected via the switch element of (1).
【０００９】請求項４の発明は、請求項３において、前
記第２のスイッチ素子は２つ存在し、それぞれが独立し
た制御信号線に接続されることを特徴とする。A fourth aspect of the present invention is characterized in that, in the third aspect, there are two second switch elements, each of which is connected to an independent control signal line.
【００１０】請求項５の発明は、請求項１乃至３におい
て、前記ディジタルメモリが、２つのインバータ回路と
第３のスイッチ素子で構成されることを特徴とする。A fifth aspect of the present invention is characterized in that, in any of the first to third aspects, the digital memory comprises two inverter circuits and a third switch element.
【００１１】請求項６の発明は、請求項５において、前
記第３のスイッチ素子は前記走査線に接続されることを
特徴とする。According to a sixth aspect of the present invention, in the fifth aspect, the third switch element is connected to the scanning line.
【００１２】請求項７の発明は、請求項６において、前
記第１のスイッチ素子と前記第３のスイッチ素子は相補
型のＭＯＳトランジスタで構成されることを特徴とす
る。A seventh aspect of the present invention is characterized in that, in the sixth aspect, the first switch element and the third switch element are constituted by complementary MOS transistors.
【００１３】請求項８の発明は、請求項１において、前
記画素電極は、金属薄膜で構成された光反射型の画素電
極であることを特徴とする。According to an eighth aspect of the present invention, in the first aspect, the pixel electrode is a light reflection type pixel electrode made of a metal thin film.
【００１４】請求項９の発明は、請求項１において、前
記光変調層は、液晶層であることを特徴とする。According to a ninth aspect of the present invention, in the first aspect, the light modulation layer is a liquid crystal layer.
【００１５】請求項１０の発明は、請求項１又は２にお
いて、中間調／動画表示などの通常表示期間では、前記
第２のスイッチ素子により前記画素電極と前記ディジタ
ルメモリ間の導通をオフし、かつ前記第１のスイッチ素
子を所定周期でオンして、前記信号線に供給された映像
信号を前記画素電極に書き込み、静止画表示期間では、
前記第２のスイッチ素子をオンし、前記信号線に供給さ
れた映像信号を前記ディジタルメモリに保持させた後、
前記第１のスイッチ素子により前記信号線と前記画素電
極間の導通をオフして、前記ディジタルメモリに保持さ
れた映像信号を前記画素電極に書き込むことを特徴とす
る。According to a tenth aspect of the present invention, in the first or second aspect, in a normal display period such as a halftone / moving image display, the conduction between the pixel electrode and the digital memory is turned off by the second switch element, And turning on the first switch element at a predetermined cycle to write a video signal supplied to the signal line to the pixel electrode, and in a still image display period,
After turning on the second switch element and holding the video signal supplied to the signal line in the digital memory,
The continuity between the signal line and the pixel electrode is turned off by the first switch element, and the video signal held in the digital memory is written to the pixel electrode.
【００１６】上記構成によれば、基板上に正負電源配線
を個別に引き回す必要がないので、基板上での配線数を
少なくすることができる。このため、画素ピッチを狭め
ることができるようになり、画面の高精細化を実現する
ことができる。また、配線数が少なくなることで、配線
間でのショート不良の発生も少なくなり、歩留まりの向
上を実現することができる。According to the above configuration, since it is not necessary to separately route the positive and negative power supply wirings on the substrate, the number of wirings on the substrate can be reduced. For this reason, the pixel pitch can be narrowed, and high definition of the screen can be realized. Further, since the number of wirings is reduced, the occurrence of short-circuit failure between wirings is reduced, and the yield can be improved.
【００１７】[0017]
【発明の実施の形態】以下、この発明に係わる平面表示
装置を、アクティブマトリクス型液晶表示装置に適用し
た場合の実施形態について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which a flat display device according to the present invention is applied to an active matrix type liquid crystal display device will be described below.
【００１８】図２は、この実施形態に係わるアクティブ
マトリクス型液晶表示装置の回路構成図であり、図３は
図２の概略断面図である。FIG. 2 is a circuit diagram of the active matrix type liquid crystal display device according to this embodiment, and FIG. 3 is a schematic sectional view of FIG.
【００１９】この液晶表示装置１００は、複数の表示画
素１０が形成された表示画素部１１０、走査線駆動回路
１２０及び信号線駆動回路１３０とから構成されてい
る。The liquid crystal display device 100 comprises a display pixel section 110 in which a plurality of display pixels 10 are formed, a scanning line driving circuit 120 and a signal line driving circuit 130.
【００２０】この実施形態において、走査線駆動回路１
２０及び信号線駆動回路１３０は、図３に示すアレイ基
板１０１（第１の電極基板）上において、後述する信号
線１１、走査線１２及び画素電極 １３などと一体に形
成されている。ただし、走査線駆動回路１２０及び信号
線駆動回路１３０は、図示しない外部制御回路上に実装
されていてもよい。In this embodiment, the scanning line driving circuit 1
The signal line driving circuit 20 and the signal line driving circuit 130 are formed integrally with the signal lines 11, the scanning lines 12, the pixel electrodes 13, and the like, which will be described later, on the array substrate 101 (first electrode substrate) shown in FIG. However, the scanning line driving circuit 120 and the signal line driving circuit 130 may be mounted on an external control circuit (not shown).
【００２１】表示画素部１１０は、アレイ基板１０１上
に複数本の信号線１１及びこれと交差する複数本の走査
線１２が図示しない絶縁膜を介してマトリクス状に配置
されており、両線の各交差部には表示画素１０が配置さ
れている。In the display pixel section 110, a plurality of signal lines 11 and a plurality of scanning lines 12 intersecting the signal lines 11 are arranged in a matrix on an array substrate 101 via an insulating film (not shown). A display pixel 10 is arranged at each intersection.
【００２２】表示画素１０は、画素電極１３、第１のス
イッチ素子１４、対向電極１５、液晶層１６、第２のス
イッチ素子１７及びディジタルメモリ１８により構成さ
れている。The display pixel 10 includes a pixel electrode 13, a first switch element 14, a counter electrode 15, a liquid crystal layer 16, a second switch element 17, and a digital memory 18.
【００２３】なお、表示画素１０には補助容量が含まれ
ているが、図２では説明を簡単にするために図示を省略
している。補助容量（及び補助容量線）については、図
１において説明する。Although the display pixel 10 includes an auxiliary capacitor, it is not shown in FIG. 2 for the sake of simplicity. The storage capacitor (and storage capacitor line) will be described with reference to FIG.
【００２４】第１のスイッチ素子１４のソースは信号線
１１に、ゲートは走査線１２に、ドレインは画素電極１
３にそれぞれ接続されている。また画素電極１３は第２
のスイッチ素子１７を介してディジタルメモリ１８に接
続されており、その第２のスイッチ素子１７のゲートは
制御信号線１９に、ソースは画素電極１３に、ドレイン
はディジタルメモリ１８にそれぞれ接続されている。第
２のスイッチ素子１７及びディジタルメモリ１８の構成
については後述する。The source of the first switch element 14 is the signal line 11, the gate is the scanning line 12, and the drain is the pixel electrode 1.
3 respectively. The pixel electrode 13 is the second
The second switch element 17 has a gate connected to the control signal line 19, a source connected to the pixel electrode 13, and a drain connected to the digital memory 18. . The configurations of the second switch element 17 and the digital memory 18 will be described later.
【００２５】画素電極１３はアレイ基板１０１上に形成
され、この画素電極１３と相対する対向電極１５は図３
に示す対向基板１０２（第２の電極基板）上に形成され
ている。対向電極１５には、図示しない外部駆動回路か
ら所定の対向電位が与えられている。さらに、図３に示
すように、画素電極１３と対向電極１５の間には光変調
層としての液晶層１６が充填され、容量Ｃｌｃを形成し
ている。また、アレイ基板１０１及び対向基板１０２の
周囲はシール材１０３により封止されている。なお、図
３では配向膜や偏光板などの図示は省略している。The pixel electrode 13 is formed on the array substrate 101, and the counter electrode 15 facing the pixel electrode 13 is shown in FIG.
Are formed on a counter substrate 102 (second electrode substrate) shown in FIG. The opposing electrode 15 is given a predetermined opposing potential from an external drive circuit (not shown). Further, as shown in FIG. 3, a space between the pixel electrode 13 and the counter electrode 15 is filled with a liquid crystal layer 16 as a light modulating layer to form a capacitance Clc. The periphery of the array substrate 101 and the counter substrate 102 is sealed with a sealant 103. In FIG. 3, illustration of an alignment film, a polarizing plate, and the like is omitted.
【００２６】走査線駆動回路１２０は、シフトレジスタ
１２１及び図示しないバッファ回路などで構成されてお
り、図示しない外部駆動回路から供給されるコントロー
ル信号（垂直のクロック／スタート信号）に基づいて、
上から順に走査線１２に走査信号を出力する。The scanning line driving circuit 120 is composed of a shift register 121 and a buffer circuit (not shown) and the like, based on a control signal (vertical clock / start signal) supplied from an external driving circuit (not shown).
Scanning signals are output to the scanning lines 12 in order from the top.
【００２７】走査線駆動回路１２０では、中間調表示や
動画表示時（以下、中間調／動画表示時）には、制御信
号線１９をオフレベルとし、通常のアクティブマトリク
ス型液晶表示装置と同様に上から順に走査線１２に走査
信号を出力する。また静止画表示時には、走査線１２を
オフレベルとし、制御信号線１９をオンレベルとする。In the scanning line drive circuit 120, the control signal line 19 is turned off at the time of halftone display or moving image display (hereinafter, at the time of halftone / moving image display), and the same as in a normal active matrix type liquid crystal display device. Scanning signals are output to the scanning lines 12 in order from the top. When displaying a still image, the scanning line 12 is turned off and the control signal line 19 is turned on.
【００２８】信号線駆動回路１３０は、シフトレジスタ
１３１、ＡＳＷ（アナログスイッチ）１３２などで構成
されており、図示しない外部駆動回路からコントロール
信号（水平のクロック／スタート信号）及びビデオバス
１３３を通じて映像信号が供給されている。信号線駆動
回路１３０では、水平のクロック／スタート信号に基づ
いて、シフトレジスタ１３１からＡＳＷ１３２の開閉信
号を供給することにより、ビデオバス１３３から供給さ
れる映像信号を所定のタイミングで信号線１１にサンプ
リングする。The signal line driving circuit 130 includes a shift register 131, an ASW (analog switch) 132, and the like. A control signal (horizontal clock / start signal) and a video signal from a video bus 133 are supplied from an external driving circuit (not shown). Is supplied. The signal line drive circuit 130 supplies an open / close signal of the ASW 132 from the shift register 131 based on the horizontal clock / start signal, thereby sampling the video signal supplied from the video bus 133 onto the signal line 11 at a predetermined timing. I do.
【００２９】次に、表示画素１０の回路構成を、図１を
参照しながら、さらに詳細に説明する。Next, the circuit configuration of the display pixel 10 will be described in more detail with reference to FIG.
【００３０】図１は、図２に示す表示画素１０の回路構
成図である。FIG. 1 is a circuit diagram of the display pixel 10 shown in FIG.
【００３１】第２のスイッチ素子１７は、ディジタルメ
モリ１８の出力端子２６及び反転出力端子２７と画素電
極１３との間に挿入された２つのスイッチ素子２１、２
２で構成されている。このうち、スイッチ素子２１のゲ
ートは制御信号線１９ａに接続され、スイッチ素子２２
のゲートは制御信号線１９ｂに接続されている。それぞ
れの制御信号線１９ａ、１９ｂにオン又はオフレベルの
制御信号が供給されることで、２つのスイッチ素子２
１、２２は独立して制御される。この第２のスイッチ素
子１７と第１のスイッチ素子１４は、ともにＭＯＳトラ
ンジスタで構成されている。The second switch element 17 includes two switch elements 21, 2 inserted between the output terminal 26 and the inverted output terminal 27 of the digital memory 18 and the pixel electrode 13.
2 is comprised. Among them, the gate of the switch element 21 is connected to the control signal line 19a, and the switch element 22
Are connected to the control signal line 19b. When a control signal of an on or off level is supplied to each of the control signal lines 19a and 19b, the two switch elements 2
1, 22 are controlled independently. Both the second switch element 17 and the first switch element 14 are configured by MOS transistors.
【００３２】ディジタルメモリ１８は、２つのインバー
タ回路２３、２４と、第３のスイッチ素子２５で構成さ
れている。インバータ回路２３は、直列に接続されたＰ
−ｃｈＴＦＴ２３１及びＮ−ｃｈＴＦＴ２３２により構
成され、インバータ回路２４は、同じく直列に接続され
たＰ−ｃｈＴＦＴ２４１及びＮ−ｃｈＴＦＴ２４２によ
り構成されている。また、第３のスイッチ素子２５は、
第１のスイッチ素子１４とは逆チャネルのスイッチ素子
であり、第１のスイッチ素子１４と相補型のＭＯＳトラ
ンジスタで構成されている。さらに、第３のスイッチ素
子２５のゲートは、第１のスイッチ素子１４のゲートと
同じ走査線１２に接続されている。The digital memory 18 comprises two inverter circuits 23 and 24 and a third switch element 25. The inverter circuit 23 includes a P
The inverter circuit 24 includes a P-ch TFT 241 and an N-ch TFT 242 which are also connected in series. The third switch element 25 is
The first switch element 14 is a reverse channel switch element, and is configured by a MOS transistor complementary to the first switch element 14. Further, the gate of the third switch element 25 is connected to the same scanning line 12 as the gate of the first switch element 14.
【００３３】また、画素電極１３には対向電極１５との
電位関係を保持するために、並列に補助容量２８が接続
されている。この補助容量２８は画素電極１３と補助容
量線２９との間に容量Ｃｓを形成している。補助容量線
２９は、すべての表示画素１０の補助容量２８と電気的
に接続されており、図示しない外部制御回路から必要な
電位が供給されている。An auxiliary capacitor 28 is connected to the pixel electrode 13 in parallel in order to maintain a potential relationship with the counter electrode 15. The storage capacitor 28 forms a capacitor Cs between the pixel electrode 13 and the storage capacitor line 29. Auxiliary capacitance line 29, all the display are auxiliary capacitor 2 8 electrically connected to the pixel 10, the necessary potential is supplied from the external control circuit (not shown).
【００３４】さらに補助容量線２９は、ディジタルメモ
リ１８の電源配線３１と共通化されている。この実施形
態の電源配線３１は、ディジタルメモリ１８の正極性側
に電位を供給する正電源配線であるが、ディジタルメモ
リ１８の負極性側に電位を供給する負電源配線であって
もよい。この場合は、２つあるインバータ回路のＮ−ｃ
ｈＴＦＴ側から引き出した電源配線を補助容量線２９と
共通化する。電源配線３１と共通化された補助容量線２
９には、図示しない外部制御回路から、画面の表示状態
に応じて異なる電位が供給されている。Further, the auxiliary capacitance line 29 is shared with the power supply line 31 of the digital memory 18. The power supply line 31 of this embodiment is a positive power supply line for supplying a potential to the positive polarity side of the digital memory 18, but may be a negative power supply line for supplying a potential to the negative polarity side of the digital memory 18. In this case, Nc of the two inverter circuits
The power supply wiring drawn from the hTFT side is shared with the auxiliary capacitance line 29. Auxiliary capacitance line 2 shared with power supply line 31
9, different potentials are supplied from an external control circuit (not shown) according to the display state of the screen.
【００３５】次に、上記のように構成された液晶表示装
置１００において、中間調／動画表示と静止画表示を行
う場合の動作について説明する。Next, the operation of the liquid crystal display device 100 configured as described above in the case where halftone / moving image display and still image display are performed will be described.
【００３６】まず、中間調／動画表示時（通常表示）に
は、２本の制御信号線１９ａ、１９ｂをともにオフレベ
ルとし、第２のスイッチ素子１７の機能を停止する。そ
して、走査線駆動回路１２０から走査信号を出力して、
各走査線１２を上から順にオンし、これと同期して信号
線１１に映像信号をサンプリングする。すると、オンと
なった走査線１２に接続するすべての第１のスイッチ素
子１４は、一水平走査期間だけオンとなり、信号線１１
にサンプリングされていた映像信号は第１のスイッチ素
子１４を通じて画素電極１３に書き込まれる。この映像
信号は画素電極１３と対向電極１５との間及び補助容量
２８に信号電圧として充電され、この信号電圧の大きさ
に応じて液晶層１６が応答することで表示画素からの透
過光量が制御される。このような動作を一フレーム期間
内にすべての走査線１２について実施することにより、
一画面の映像が出来上がる。First, at the time of displaying a halftone / moving image (normal display), the two control signal lines 19a and 19b are both turned off, and the function of the second switch element 17 is stopped. Then, a scanning signal is output from the scanning line driving circuit 120,
Each scanning line 12 is turned on in order from the top, and a video signal is sampled on the signal line 11 in synchronization with this. Then, all the first switch elements 14 connected to the turned-on scanning lines 12 are turned on for one horizontal scanning period, and the signal lines 11 are turned on.
Is written to the pixel electrode 13 through the first switch element 14. This video signal is charged as a signal voltage between the pixel electrode 13 and the counter electrode 15 and in the auxiliary capacitor 28, and the liquid crystal layer 16 responds according to the magnitude of the signal voltage to control the amount of light transmitted from the display pixel. Is done. By performing such an operation for all the scanning lines 12 within one frame period,
One screen image is completed.
【００３７】この間、図示しない外部制御回路から走査
線駆動回路１２０及び信号線駆動回路１３０に対し、そ
れぞれクロック信号、スタート信号及び映像信号を供給
して、通常のアクティブマトリクス型液晶表示装置と同
様に駆動を行うことにより、フルカラーによる高画質な
中間調／動画表示を行う。During this time, a clock signal, a start signal and a video signal are supplied from an external control circuit (not shown) to the scanning line driving circuit 120 and the signal line driving circuit 130, respectively, in the same manner as in a normal active matrix type liquid crystal display device. By driving, high-quality halftone / moving image display with full color is performed.
【００３８】このように、中間調／動画表示時において
は、通常のアクティブマトリクス型液晶表示装置として
駆動する場合と同様に、表示画素部１１０で動作してい
るのは、第１のスイッチ素子１４、画素電極１３、対向
電極１５及び補助容量２８だけとなる。すなわち、中間
調／動画表示の間は、第２のスイッチ素子１７やディジ
タルメモリ１８の機能は停止しているため、補助容量線
２９には、補助容量２８を機能させるに必要な通常の電
位を供給する。As described above, when displaying a halftone / moving image, the first switch element 14 operates in the display pixel section 110 as in the case of driving as a normal active matrix type liquid crystal display device. , The pixel electrode 13, the counter electrode 15, and the auxiliary capacitance 28 only. That is, during the halftone / moving image display, the functions of the second switch element 17 and the digital memory 18 are stopped, so that the normal potential necessary for the function of the auxiliary capacitance 28 is applied to the auxiliary capacitance line 29. Supply.
【００３９】一方、通常表示から静止画表示に切り替え
る際は、通常表示から静止画表示に移行する最後のフレ
ーム（静止画書き込みフレーム）において、制御信号線
１９ａをオンレベルとする。そして、第１のスイッチ素
子１４がオンしている間に、信号線１１に２値化された
映像信号をサンプリングし、これを第１のスイッチ素子
１４及び第２のスイッチ素子１７を通じてディジタルメ
モリ１８に書き込む。この２値化された映像信号は、静
止画表示時に表示するマルチカラー画像用の映像信号で
ある。On the other hand, when switching from the normal display to the still image display, the control signal line 19a is turned on in the last frame (still image writing frame) which shifts from the normal display to the still image display. Then, while the first switch element 14 is on, the binarized video signal is sampled on the signal line 11, and is sampled through the first switch element 14 and the second switch element 17. Write to. This binarized video signal is a video signal for a multi-color image displayed at the time of displaying a still image.
【００４０】静止画表示の期間において、ディジタルメ
モリ１８に書き込まれた映像信号は、短時間であればこ
の状態で保持することもできるが、長時間保持すると直
流成分により液晶層１６が劣化するため、交流駆動する
必要がある。この実施形態では、一定の周期で制御信号
線１９ａ、同１９ｂを交互にオンレベルとすることによ
って、スイッチ素子２１、２２を交互にオンし、同時に
対応電極１５の電位を反転させることで交流駆動を実現
している。During a still image display period, the video signal written in the digital memory 18 can be held in this state for a short time, but if it is held for a long time, the DC component deteriorates the liquid crystal layer 16. , Need to be AC driven. In this embodiment, the control signal lines 19a and 19b are alternately turned on at a constant cycle, thereby turning on the switch elements 21 and 22 alternately and inverting the potential of the corresponding electrode 15 at the same time. Has been realized.
【００４１】このように、２つのスイッチ素子２１、２
２を交互にオンすることで、画素電極１３の電位は電源
／接地電位が交互に出力され、これと同期させて対向電
極１５の電位を電源／接地電位間でシフトすることによ
り、対向電極１５と極性が同じ表示画素１０では液晶層
１６に電圧がかからず、逆極性の表示画素１０では液晶
層１６に電圧がかかるため、２値表示（マルチカラー表
示）を行うことができる。このとき、表示画素部１１０
で動作しているのは、低周波数の制御信号線１９と対向
電極１５だけであるため、待ち受け時（静止画表示時）
には、低消費電力でマルチカラー表示を行うことができ
る。また、この間、画素電極１３への電位の供給はディ
ジタルメモリ１８からとなり、補助容量２８の電位は表
示と無関係となる。このため、補助容量線２９には、通
常表示において補助容量２８に与えている電位よりも低
い電位を供給することができることになり、低消費電力
で表示を行うことができる。As described above, the two switch elements 21 and 2
2 are alternately turned on, the power supply / ground potential is alternately output as the potential of the pixel electrode 13, and the potential of the counter electrode 15 is shifted between the power supply / ground potential in synchronism with this, whereby the potential of the counter electrode 15 is changed. In the display pixels 10 having the same polarity, no voltage is applied to the liquid crystal layer 16, and in the display pixels 10 having the opposite polarity, a voltage is applied to the liquid crystal layer 16, so that binary display (multicolor display) can be performed. At this time, the display pixel unit 110
Operates only in the low-frequency control signal line 19 and the counter electrode 15, so that the standby mode (when displaying a still image)
Can perform multi-color display with low power consumption. During this period, the supply of the potential to the pixel electrode 13 is supplied from the digital memory 18, and the potential of the auxiliary capacitor 28 becomes irrelevant to the display. Therefore, a potential lower than the potential applied to the storage capacitor 28 in normal display can be supplied to the storage capacitor line 29, and display can be performed with low power consumption.
【００４２】なお、静止画表示から通常表示に切り替え
る際は、最後のフレーム（静止画最終フレーム）を経
て、再び２本の制御信号線１９ａ、１９ｂをともにオフ
レベルとし、走査線駆動回路１２０及び信号線駆動回路
１３０に対し、それぞれクロック信号、スタート信号及
び映像信号を供給する。When switching from the still image display to the normal display, the two control signal lines 19a and 19b are both turned off again after the last frame (still image final frame), and the scanning line driving circuit 120 and the A clock signal, a start signal, and a video signal are supplied to the signal line driving circuit 130, respectively.
【００４３】図１に示すように、補助容量線２９をディ
ジタルメモリ１８の電源配線３１と共通化した場合に
は、基板上に電源配線を個別に引き回す必要がないた
め、基板上での配線数が少なくなる。したがって、従来
よりも画素ピッチを狭めることができるようになり、画
面の高精細化を実現することができる。また、配線数が
少なくなることで、配線間でのショート不良の発生も少
なくなり、歩留まりの向上を実現することができる。As shown in FIG. 1, when the auxiliary capacitance line 29 is shared with the power supply wiring 31 of the digital memory 18, it is not necessary to separately lay out the power supply wiring on the substrate, and thus the number of wirings on the substrate is reduced. Is reduced. Therefore, the pixel pitch can be narrowed as compared with the related art, and high definition of the screen can be realized. Further, since the number of wirings is reduced, the occurrence of short-circuit failure between wirings is reduced, and the yield can be improved.
【００４４】次に、この実施形態に係わる液晶表示装置
１００の製造方法の一例を図４を用いて説明する。図４
は液晶表示装置の概略断面図を示している。ここでは、
製造プロセスに従って説明する。なお、カッコ内の符号
は図１〜図３で使用した符号を示している。Next, an example of a method for manufacturing the liquid crystal display device 100 according to this embodiment will be described with reference to FIG. FIG.
Shows a schematic sectional view of the liquid crystal display device. here,
The description will be given according to the manufacturing process. In addition, the code | symbol in a parenthesis has shown the code | symbol used in FIGS. 1-3.
【００４５】まず、ガラス基板や石英基板などの透明絶
縁基板６０上に、ＣＶＤ法などにより厚さ５０ｎｍ程度
のアモルファスシリコン（ａ−Ｓｉ）薄膜を被着する。
次いで、４５０℃で１時間炉アニールを行った後、Ｘｅ
Ｃｌエキシマレーザ光を照射し、ａ−Ｓｉを多結晶化す
る。その後に、多結晶Ｓｉをフォトエッチング法を用い
てパターニングし、表示画素部（１１０）に配置される
ＴＦＴ（画素ＴＦＴ）のチャネル層６１及び図示しない
駆動回路（１２０、１３０）領域のＴＦＴ（回路ＴＦ
Ｔ）のチャネル層、さらには補助容量（２８）の下部電
極６２となるポリシリコン膜を形成する。First, an amorphous silicon (a-Si) thin film having a thickness of about 50 nm is deposited on a transparent insulating substrate 60 such as a glass substrate or a quartz substrate by a CVD method or the like.
Next, after furnace annealing at 450 ° C. for 1 hour, Xe
Irradiate Cl excimer laser light to polycrystallize a-Si. After that, the polycrystalline Si is patterned by using a photo-etching method, and the TFT (circuit TFT) in the region of the driving circuit (120, 130) (not shown) and the channel layer 61 of the TFT (pixel TFT) arranged in the display pixel portion (110). TF
A polysilicon film serving as the lower electrode 62 of the channel layer of T) and the storage capacitor (28) is formed.
【００４６】次に、基板６０の全面にゲート絶縁膜とな
るＳｉＯｘ膜６３を１００ｎｍ程度被着する。続いて、
このＳｉＯｘ膜６３上の全面にＴａ、Ｃｒ、Ａｌ、Ｍ
ｏ、Ｗ、Ｃｕなどの単体又はその積層膜、あるいは合金
膜を４００ｎｍ程度被着し、フォトエッチング法により
所定の形状にパターニングする。これにより、走査線
（１２）又は走査線を延在してなる画素ＴＦＴのゲート
電極５２、補助容量線５３及び補助容量線５３を延在し
てなる補助容量（２８）の図示しない上部電極及び図示
しない回路ＴＦＴのゲート電極及び駆動回路領域の各種
配線を形成する。Next, an SiOx film 63 serving as a gate insulating film is deposited on the entire surface of the substrate 60 to a thickness of about 100 nm. continue,
Ta, Cr, Al, M are formed on the entire surface of the SiOx film 63.
A simple substance such as o, W, Cu or the like, a laminated film thereof, or an alloy film is deposited to a thickness of about 400 nm, and is patterned into a predetermined shape by a photoetching method. Thus, the scanning electrode (12) or the gate electrode 52 of the pixel TFT extending the scanning line, the auxiliary capacitance line 53, and the upper electrode (not shown) of the auxiliary capacitance (28) extending the auxiliary capacitance line 53 and A gate electrode of a circuit TFT (not shown) and various wirings in a drive circuit area are formed.
【００４７】その後、これらのゲート電極をマスクとし
てイオン注入やイオンドーピング法により不純物の注入
を行い、画素ＴＦＴのドレイン電極６４、ソース電極６
５、補助容量（２８）の下部電極のコンタクト領域６
６、及び図示しないＮ型の回路ＴＦＴのソース電極とド
レイン電極を形成する。不純物の注入は、例えば加速電
圧８０ＫｅＶで５×１０１５atoms/cm２のドーズ量でＰ
Ｈ３ /Ｈ２によりリンを高濃度注入する。Thereafter, impurities are implanted by ion implantation or ion doping using these gate electrodes as a mask, and the drain electrode 64 and the source electrode 6 of the pixel TFT are formed.
5. Contact region 6 for lower electrode of auxiliary capacitance (28)
6, and a source electrode and a drain electrode of an N-type circuit TFT (not shown) are formed. The impurity is implanted, for example, at an acceleration voltage of 80 KeV and a dose of 5 × 10 15 atoms / cm 2.
A high concentration of phosphorus is injected by H 3 / H 2 .
【００４８】次に、画素ＴＦＴ６７及び図示しない駆動
回路領域のＮ型の回路ＴＦＴには不純物が注入されない
ようにレジストで被覆した後、図示しないＰ型の回路Ｔ
ＦＴのゲート電極をそれぞれマスクとして、加速電圧８
０ＫｅＶで５×１０１５atoms/cm２のドーズ量でＢ２Ｈ
６ /Ｈ２によりボロンを高濃度注入して、Ｐ型の回路
ＴＦＴのソース電極とドレイン電極を形成する。その
後、Ｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）を形成するための不純物注入を行い、基板を６０
をアニールすることにより不純物を活性化する。Next, the pixel TFT 67 and the N-type circuit TFT in the drive circuit region (not shown) are covered with a resist so as not to be doped with impurities.
The acceleration voltage 8
B 2 H at a dose of 5 × 10 15 atoms / cm 2 at 0 KeV
Boron is implanted at a high concentration by 6 / H 2 to form a source electrode and a drain electrode of a P-type circuit TFT. Then, an N-type LDD (Lightly Doped Dra
In), an impurity is implanted to form
To activate the impurities.
【００４９】さらに、例えばＰＥＣＶＤ法を用いて基板
６０の全面に層間絶縁膜ＳｉＯ２６８を５００ｎｍ程度
被着する。Further, an interlayer insulating film SiO 2 68 of about 500 nm is deposited on the entire surface of the substrate 60 by using, for example, the PECVD method.
【００５０】続いて、フォトエッチング法により、画素
ＴＦＴのドレイン電極６４に至るコンタクトホール６９
と、ソース電極６５に至るコンタクトホール７０と、補
助容量（２８）の下部電極６６に至るコンタクトホール
７１と、図示しない回路ＴＦＴのソース電極とドレイン
電極に至るコンタクトホールを形成する。Subsequently, the contact hole 69 reaching the drain electrode 64 of the pixel TFT is formed by photoetching.
Then, a contact hole 70 reaching the source electrode 65, a contact hole 71 reaching the lower electrode 66 of the storage capacitor (28), and a contact hole reaching the source and drain electrodes of a circuit TFT (not shown) are formed.
【００５１】次に、Ｔａ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ
などの単体又はその積層膜、あるいは合金膜を５００ｎ
ｍ程度被着し、フォトエッチング法により所定の形状に
パターニングする。これにより、信号線（１１）、画素
ＴＦＴのドレイン電極６４と信号線（１１）との接続、
及びソース電極６５と画素電極（１３）とを接続する画
素電極配線８０及び、これと一体となった画素電極コン
タクト８１ａ、さらに画素電極コンタクト８１ａと一体
の補助容量電極コンタクト８１ｂ、及び図示しない駆動
回路領域内の回路ＴＦＴの各種配線を行う。Next, Ta, Cr, Al, Mo, W, Cu
500n of a simple substance such as or a laminated film thereof, or an alloy film
m and patterned into a predetermined shape by a photo-etching method. Thereby, the signal line (11), the connection between the drain electrode 64 of the pixel TFT and the signal line (11),
And a pixel electrode wiring 80 connecting the source electrode 65 and the pixel electrode (13), a pixel electrode contact 81a integrated with the pixel electrode wiring 80, an auxiliary capacitance electrode contact 81b integrated with the pixel electrode contact 81a, and a drive circuit (not shown) Various wiring of the circuit TFT in the region is performed.
【００５２】さらに、ＰＥＣＶＤ法により基板６０の全
面にＳｉＮｘからなる保護絶縁膜８２を成膜し、フォト
エッチング法により画素電極コンタクト８１ａに至るコ
ンタクトホール８３を形成する。Further, a protective insulating film 82 made of SiNx is formed on the entire surface of the substrate 60 by PECVD, and a contact hole 83 reaching the pixel electrode contact 81a is formed by photoetching.
【００５３】次に、例えば顔料などを分散させた着色層
８４を全面に２μｍほど塗布し、後述する画素電極５５
から画素電極コンタクト８１ａに至るコンタクトホール
８５を形成する。Next, a colored layer 84 in which, for example, a pigment or the like is dispersed is applied to the entire surface to a thickness of about 2 μm, and the
Is formed from the contact hole 85 to the pixel electrode contact 81a.
【００５４】続いて、Ａｌをスパッタ法により成膜し、
フォトエッチング法により所定の形状にパターニングし
て、画素電極５５を形成し、この画素電極５５と画素Ｔ
ＦＴのソース電極６７とを接続して、アレイ基板８６を
得る。Subsequently, a film of Al is formed by a sputtering method,
The pixel electrode 55 is formed by patterning into a predetermined shape by a photo-etching method.
The array substrate 86 is obtained by connecting the source electrode 67 of the FT.
【００５５】一方、透明絶縁基板として、例えばガラス
基板９０上に、スパッタ法により例えばＩＴＯからなる
透明性電極である対向電極９１を形成することにより、
対向基板９２を得る。On the other hand, a counter electrode 91 which is a transparent electrode made of, for example, ITO is formed on a glass substrate 90 as a transparent insulating substrate by a sputtering method.
A counter substrate 92 is obtained.
【００５６】続いて、アレイ基板８６の画素電極５５側
と、対向基板９２の対向電極９１側の全面に低温キュア
型のポリイミドからなる配向膜８７、９３を印刷塗布
し、両基板の対向時に液晶の配向軸が９０°となるよう
にラビング処理を施す。その後、両基板間が所定のギャ
ップとなるようにスペーサ９４を介して対向配置し、周
囲を図示しないシール材で封止してセル化する。そし
て、セルの隙間にネマティック液晶１００を注入し、注
入口を封止する。そして、両基板の外側に図示しない配
向板を貼り付けて液晶表示装置を得る。Subsequently, alignment films 87 and 93 made of low-temperature curing type polyimide are applied by printing on the entire surface of the array substrate 86 on the pixel electrode 55 side and on the opposing electrode 91 side of the opposing substrate 92. Rubbing treatment is performed so that the orientation axis becomes 90 °. Thereafter, the two substrates are arranged to face each other with a spacer 94 interposed therebetween so as to have a predetermined gap, and the periphery is sealed with a sealing material (not shown) to form a cell. Then, the nematic liquid crystal 100 is injected into the gap between the cells, and the injection port is sealed. Then, an alignment plate (not shown) is attached to the outside of both substrates to obtain a liquid crystal display device.
【００５７】なお、上記実施形態では、画素電極５５に
Ａｌを用いた反射電極としたが、透明電極を用いた透過
電極とした場合でも、同様の効果を得ることができる。In the above-described embodiment, the reflection electrode using Al as the pixel electrode 55 is used. However, the same effect can be obtained even when the transmission electrode is formed using a transparent electrode.
【００５８】また、画素電極コンタクト８１ａを画素部
の上側に配置しているが、画素下部に配置した場合でも
同様の効果を得ることができる。Although the pixel electrode contact 81a is arranged above the pixel portion, the same effect can be obtained when it is arranged below the pixel.
【００５９】また、本実施形態においては、着色層８４
をアレイ基板上に配置した場合について説明したが、有
機絶縁膜を用いた場合においても同様の効果を得ること
ができる。In the present embodiment, the colored layer 84
Is described on an array substrate, but the same effect can be obtained also when an organic insulating film is used.
【００６０】さらに、本実施形態では、半導体層として
ポリシリコン層を用いたアクティブマトリクス型液晶表
示装置について説明したが、半導体層として例えばアモ
ルファスシリコン層などの他の半導体層を用いたアクテ
ィブマトリクス型液晶表示装置についても同様の効果を
得ることができる。Further, in this embodiment, an active matrix type liquid crystal display device using a polysilicon layer as a semiconductor layer has been described, but an active matrix type liquid crystal using another semiconductor layer such as an amorphous silicon layer as a semiconductor layer has been described. Similar effects can be obtained for the display device.
【００６１】[0061]
【発明の効果】以上説明したように、この発明に係わる
平面表示装置では、基板上での配線数が少なくなり、画
素ピッチを狭めることができるため、画面の高精細化を
実現することができる。また、配線数が少なくなること
で、配線間でのショート不良の発生も少なくなり、歩留
まりの向上を実現することができる。As described above, in the flat panel display according to the present invention, the number of wirings on the substrate is reduced and the pixel pitch can be narrowed, so that a high definition screen can be realized. . Further, since the number of wirings is reduced, the occurrence of short-circuit failure between wirings is reduced, and the yield can be improved.
【００６２】したがって、この発明に係わる平面表示装
置によれば、ディジタルメモリを使用することによって
低消費電力を達成できるだけでなく、さらに高精細化と
歩留まりの向上をも実現することができる。Therefore, according to the flat display device according to the present invention, not only low power consumption can be achieved by using a digital memory, but also higher definition and improved yield can be realized.
【図１】図２に示す表示画素の回路構成図。FIG. 1 is a circuit configuration diagram of a display pixel shown in FIG.
【図２】実施形態に係わるアクティブマトリクス型液晶
表示装置の回路構成図。FIG. 2 is a circuit configuration diagram of an active matrix type liquid crystal display device according to the embodiment.
【図３】図２の概略断面図。FIG. 3 is a schematic sectional view of FIG. 2;
【図４】実施形態に係わる液晶表示装置の概略断面図。FIG. 4 is a schematic cross-sectional view of the liquid crystal display device according to the embodiment.
１０…表示画素、１１…信号線、１２…走査線、１３…
画素電極 １４…第１のスイッチ素子、１５…対向電極、１７…第
２のスイッチ素子 １８…ディジタルメモリ、１９…制御信号線、２３，２
４…インバータ回路 ２５…第３のスイッチ素子、２９…補助容量線、３１…
電源配線 １００…液晶表示装置、１１０…表示画素部、１２０…
走査線駆動回路 １３０…信号線駆動回路10: display pixel, 11: signal line, 12: scanning line, 13:
Pixel electrode 14: First switch element, 15: Counter electrode, 17: Second switch element 18: Digital memory, 19: Control signal line, 23, 2
4 inverter circuit 25 third switch element 29 auxiliary capacitance line 31
Power supply wiring 100: liquid crystal display device, 110: display pixel portion, 120:
Scan line drive circuit 130 ... Signal line drive circuit
Claims (10)
及び複数の信号線、これら両線の各交差部に配置された
画素電極、前記画素電極と電気的に並列に接続された補
助容量、前記補助容量に所定の電圧を供給する補助容量
線、前記走査線から供給される走査信号によりオン／オ
フ制御され、オン時に前記信号線に供給された映像信号
を前記画素電極に書き込む第１のスイッチ素子、前記画
素電極と電気的に接続され、前記信号線に供給された映
像信号を保持可能なディジタルメモリ、前記画素電極と
前記ディジタルメモリとの間に挿入され、前記画素電極
と前記ディジタルメモリ間の導通を制御する第２のスイ
ッチ素子を含む第１の電極基板と、前記画素電極に対し
所定間隔をもって対向配置された対向電極を含む第２の
電極基板と、前記第１の電極基板と第２の電極基板との
間に狭持された光変調層とを備え、 前記補助容量線と前記ディジタルメモリの電源配線とを
共通化したことを特徴とする平面表示装置。1. A plurality of scanning lines and a plurality of signal lines arranged to cross each other, a pixel electrode arranged at each intersection of these two lines, and an auxiliary capacitor electrically connected in parallel with the pixel electrode An auxiliary capacitance line for supplying a predetermined voltage to the auxiliary capacitance, a first signal which is turned on / off by a scanning signal supplied from the scanning line, and writes a video signal supplied to the signal line to the pixel electrode when the signal is turned on; A switching element, a digital memory electrically connected to the pixel electrode and capable of holding a video signal supplied to the signal line, inserted between the pixel electrode and the digital memory, the pixel electrode and the digital A first electrode substrate including a second switch element for controlling conduction between memories; a second electrode substrate including a counter electrode disposed to face the pixel electrode at a predetermined interval; A flat display device, comprising: a light modulation layer sandwiched between a first electrode substrate and a second electrode substrate, wherein the auxiliary capacitance line and a power supply line of the digital memory are shared.
電源配線又は負電源配線であることを特徴とする請求項
１に記載の平面表示装置。2. The flat display device according to claim 1, wherein the power supply wiring of the digital memory is a positive power supply wiring or a negative power supply wiring.
のスイッチ素子を介して接続され、前記画素電極と前記
ディジタルメモリとは前記第２のスイッチ素子を介して
接続されることを特徴とする請求項１又は２に記載の平
面表示装置。3. The method according to claim 1, wherein the pixel electrode and the signal line are connected to the first line.
3. The flat display device according to claim 1, wherein the pixel electrode and the digital memory are connected via the second switch element.
それぞれが独立した制御信号線に接続されることを特徴
とする請求項３に記載の平面表示装置。4. There are two second switch elements,
The flat display device according to claim 3, wherein each is connected to an independent control signal line.
ータ回路と第３のスイッチ素子で構成されることを特徴
とする請求項１乃至３に記載の平面表示装置。5. The flat display device according to claim 1, wherein the digital memory includes two inverter circuits and a third switch element.
接続されることを特徴とする請求項５に記載の平面表示
装置。6. The flat display device according to claim 5, wherein the third switch element is connected to the scanning line.
イッチ素子は相補型のＭＯＳトランジスタで構成される
ことを特徴とする請求項６に記載の平面表示装置。7. The flat display device according to claim 6, wherein the first switch element and the third switch element are composed of complementary MOS transistors.
光反射型の画素電極であることを特徴とする請求項１に
記載の平面表示装置。8. The flat display device according to claim 1, wherein the pixel electrode is a light reflection type pixel electrode made of a metal thin film.
徴とする請求項１に記載の平面表示装置。9. The flat display device according to claim 1, wherein the light modulation layer is a liquid crystal layer.
チ素子により前記画素電極と前記ディジタルメモリ間の
導通をオフし、かつ前記第１のスイッチ素子を所定周期
でオンして、前記信号線に供給された映像信号を前記画
素電極に書き込み、 静止画表示期間では、前記第２のスイッチ素子をオン
し、前記信号線に供給された映像信号を前記ディジタル
メモリに保持させた後、前記第１のスイッチ素子により
前記信号線と前記画素電極間の導通をオフして、前記デ
ィジタルメモリに保持された映像信号を前記画素電極に
書き込むことを特徴とする請求項１に記載の平面表示装
置。10. In a normal display period, the conduction between the pixel electrode and the digital memory is turned off by the second switch element, and the first switch element is turned on at a predetermined cycle to connect the signal line to the signal line. The supplied video signal is written to the pixel electrode. In a still image display period, the second switch element is turned on, and the video signal supplied to the signal line is held in the digital memory. 2. The flat display device according to claim 1, wherein the switch element turns off conduction between the signal line and the pixel electrode, and writes a video signal held in the digital memory to the pixel electrode. 3.
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2000
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