JP2002016263A - Surface-pressure distribution sensing device - Google Patents
Surface-pressure distribution sensing deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜半導体デバイス
からなる面圧力分布検出装置に関する。より詳しくは、
その静電破壊防止技術に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a surface pressure distribution detecting device comprising a thin film semiconductor device. More specifically,
The present invention relates to the technology for preventing electrostatic breakdown.
【０００２】[0002]
【従来の技術】半導体デバイスを用いた面圧力分布検出
装置が知られており、例えば特開平６−２８８８４６号
公報に開示されている。図６は従来の面圧力分布検出装
置の一例である指紋センサを示した模式図である。この
指紋センサはシリコンウエハ等からなる基板２０１の上
に半導体製造プロセスにより検出部２０２を設け、その
上に可撓性のフィルム２０３を乗せたものである。フィ
ルム２０３は厚みが１０μｍ前後のポリエステル又はポ
リアミドからなり、その下面には蒸着法等により導電膜
が形成されている。この導電膜は接地されている。図６
では検出部２０２としてトランジスタのエミッタ電極の
みが示されている。個々のエミッタ電極はシリコン酸化
膜２０４によって互いに隔てられている。指紋検出に当
っては、図示するようにフィルム２０３上に検出対象と
なる指２０５を乗せて軽く押し付けると、指紋の山（隆
線）が当った部位で、フィルム２０３の下面に形成され
ている導電膜がその下にある検出部２０２のトランジス
タのエミッタ電極と接触し、その結果エミッタ電極が導
電膜２０３を介して接地される。このようにして外部か
ら印加される信号電圧をトランジスタを介して検出し、
指紋を読み取る。尚、導電膜を蒸着したフィルム２０３
に代えて異方性を有する導電フィルムを用いてもよい。
この異方性導電フィルムはその膜厚方向にのみ導電性を
有する機能材料である。2. Description of the Related Art A surface pressure distribution detecting device using a semiconductor device is known, and is disclosed, for example, in Japanese Patent Application Laid-Open No. 6-288846. FIG. 6 is a schematic diagram showing a fingerprint sensor which is an example of a conventional surface pressure distribution detecting device. In this fingerprint sensor, a detection unit 202 is provided on a substrate 201 made of a silicon wafer or the like by a semiconductor manufacturing process, and a flexible film 203 is placed thereon. The film 203 is made of polyester or polyamide having a thickness of about 10 μm, and a conductive film is formed on the lower surface thereof by a vapor deposition method or the like. This conductive film is grounded. FIG.
Here, only the emitter electrode of the transistor is shown as the detection unit 202. The individual emitter electrodes are separated from each other by a silicon oxide film 204. As shown in the figure, when a finger 205 to be detected is placed on the film 203 and lightly pressed as shown in the drawing, the fingerprint is formed on the lower surface of the film 203 at the site where the fingerprint peak (ridge) hits. The conductive film is in contact with the emitter electrode of the transistor of the detection unit 202 thereunder, so that the emitter electrode is grounded via the conductive film 203. In this way, the signal voltage applied from outside is detected through the transistor,
Read your fingerprint. In addition, the film 203 on which the conductive film is deposited
Alternatively, a conductive film having anisotropy may be used.
This anisotropic conductive film is a functional material having conductivity only in its thickness direction.
【０００３】図７は、薄膜半導体デバイスで構成した面
圧力分布検出装置の従来例を示す模式的な部分断面図で
ある。図示するように、面圧力分布検出装置は石英等か
らなる絶縁基板１を用いて形成されている。絶縁基板１
の上には互いに接続したセンサ電極２及び薄膜トランジ
スタ３の組を含む素子領域がマトリクス状に集積配列し
ている。尚、図では理解を容易にする為１個の素子領域
のみが示されている。かかる構成を有する薄膜半導体デ
バイスを面圧力分布検出装置に用いる場合には、絶縁基
板１の上に異方性を有する導電フィルム４が重ねられ
る。各センサ電極２は素子領域毎に導電フィルム４を介
して直上から印加される信号電圧に感応する。各薄膜ト
ランジスタ３は順次オン／オフ制御され、対応するセン
サ電極２に印加された信号電圧の検出を行なう。センサ
電極２を形成した感応部分ＳＲが対応する薄膜トランジ
スタ３及び信号配線９やゲート配線を形成した非感応部
分ＮＳＲの上方を被覆するように延設されており、各素
子領域内で感応部分ＳＲの表面が最上方位置になる。換
言すると、非感応部分ＮＳＲに含まれる薄膜トランジス
タ３や信号配線９及びゲート配線をセンサ電極２が全面
的に遮蔽している構造となっている。FIG. 7 is a schematic partial sectional view showing a conventional example of a surface pressure distribution detecting device constituted by a thin film semiconductor device. As shown, the surface pressure distribution detecting device is formed using an insulating substrate 1 made of quartz or the like. Insulating substrate 1
Element regions including a pair of the sensor electrode 2 and the thin film transistor 3 connected to each other are integrated and arranged in a matrix. In the drawing, only one element region is shown for easy understanding. When a thin film semiconductor device having such a configuration is used for a surface pressure distribution detection device, a conductive film 4 having anisotropy is overlaid on an insulating substrate 1. Each sensor electrode 2 responds to a signal voltage applied from directly above via the conductive film 4 for each element region. Each thin film transistor 3 is sequentially turned on / off and detects a signal voltage applied to the corresponding sensor electrode 2. The sensitive part SR on which the sensor electrode 2 is formed is extended so as to cover the corresponding thin film transistor 3 and the non-sensitive part NSR on which the signal wiring 9 and the gate wiring are formed. The surface is in the uppermost position. In other words, the sensor electrode 2 has a structure in which the thin film transistor 3, the signal line 9, and the gate line included in the non-sensitive portion NSR are entirely covered by the sensor electrode 2.
【０００４】引続き図７を参照して面圧力分布検出装置
の構造を簡潔に説明する。薄膜トランジスタ３はトップ
ゲート構造を有し、上から順にゲート電極６、ゲート絶
縁膜５及び半導体薄膜７を積層したものである。具体的
には、石英ガラス等からなる絶縁基板１の上に多結晶シ
リコン等からなる半導体薄膜７がアイランド状にパタニ
ングされている。その上にはゲート絶縁膜５を介してゲ
ート電極６がパタニング形成されている。尚、図示しな
いがこのゲート電極６からゲート配線が延設されてい
る。又、ゲート電極６の両側にはソース領域Ｄ及びドレ
イン領域Ｓが半導体薄膜７に形成されている。ゲート電
極６及び半導体薄膜７は第一層間絶縁膜８により被覆さ
れている。その上には金属膜からなる信号配線９がパタ
ニング形成されており、コンタクトホールを介して薄膜
トランジスタ３のソース領域Ｓに電気接続している。こ
の信号配線９は第二層間絶縁膜１０により被覆されてい
る。第二層間絶縁膜１０の上にはセンサ電極２がパタニ
ング形成されている。このセンサ電極２は第二層間絶縁
膜１０及び第一層間絶縁膜８に開口したコンタクトホー
ルを介して薄膜トランジスタ３のドレイン領域Ｄに電気
接続している。図から明らかなように、このセンサ電極
２は非感応部分ＮＳＲに含まれる薄膜トランジスタ３、
信号配線９及びゲート配線を導電フィルム４から遮蔽す
るように形成されている。尚、センサ電極２は例えばＩ
ＴＯ等からなる透明導電膜をパタニングしたものであ
る。Next, the structure of the surface pressure distribution detecting device will be briefly described with reference to FIG. The thin film transistor 3 has a top gate structure, and is formed by stacking a gate electrode 6, a gate insulating film 5, and a semiconductor thin film 7 in order from the top. Specifically, a semiconductor thin film 7 made of polycrystalline silicon or the like is patterned in an island shape on an insulating substrate 1 made of quartz glass or the like. A gate electrode 6 is formed thereon by patterning via a gate insulating film 5. Although not shown, a gate wiring extends from the gate electrode 6. A source region D and a drain region S are formed on the semiconductor thin film 7 on both sides of the gate electrode 6. The gate electrode 6 and the semiconductor thin film 7 are covered with a first interlayer insulating film 8. A signal wiring 9 made of a metal film is formed thereon by patterning, and is electrically connected to a source region S of the thin film transistor 3 via a contact hole. This signal wiring 9 is covered with a second interlayer insulating film 10. The sensor electrode 2 is formed on the second interlayer insulating film 10 by patterning. This sensor electrode 2 is electrically connected to the drain region D of the thin film transistor 3 via a contact hole opened in the second interlayer insulating film 10 and the first interlayer insulating film 8. As is clear from the figure, the sensor electrode 2 is a thin film transistor 3 included in the non-sensitive portion NSR,
The signal wiring 9 and the gate wiring are formed to be shielded from the conductive film 4. The sensor electrode 2 is, for example, I
The transparent conductive film made of TO or the like is patterned.
【０００５】引続き、図７を参照して面圧力分布検出装
置の製造方法を簡単に説明する。先ず、耐熱性を有する
石英ガラス等からなる絶縁基板１の上に非晶質シリコン
をＣＶＤ等により成膜する。続いて１０００℃以上の処
理温度で固相成長を行ない非晶質シリコンを多結晶シリ
コンに転換する。このようにして高性能化された半導体
薄膜７をアイランド状にパタニングする。この上にゲー
ト絶縁膜５を形成する。具体的には、半導体薄膜７を１
０００℃以上の高温で熱処理し、熱酸化膜を形成してこ
れをゲート絶縁膜５とする。更に、ゲート絶縁膜５の上
に低抵抗化した多結晶シコリン等からなるゲート電極６
を形成する。このゲート電極６をマスクとしてイオンイ
ンプランテーション等により不純物イオンを高濃度で半
導体薄膜７に注入し、ドレイン領域Ｄ及びソース領域Ｓ
を形成する。続いてＰＳＧ等からなる第一層間絶縁膜８
をＣＶＤ等より堆積する。この第一層間絶縁膜８にエッ
チング等でコンタクトホールを開口した後、その上に金
属アルミニウム等をスパッタリングで堆積する。この金
属アルミニウムを所定の形状にパタニングして信号配線
９に加工する。この信号配線９はコンタクトホールを介
して薄膜トランジスタ３のソース領域Ｓと電気接続す
る。更に信号配線９を被覆するようにＰＳＧ等からなる
第二層間絶縁膜１０を堆積する。この第二層間絶縁膜１
０及び第一層間絶縁膜８を貫通してコンタクトホールを
開口した後、スパッタリング等によりＩＴＯを堆積す
る。このＩＴＯを所定の形状にパタニングしてセンサ電
極２に加工する。センサ電極２は第二層間絶縁膜１０及
び第一層間絶縁膜８に開口したコンタクトホールを介し
て薄膜トランジスタ３のドレイン領域Ｄと電気接続す
る。尚、ゲート電極６のパタニング加工と同時にゲート
配線の加工も行なう。Next, a method of manufacturing the surface pressure distribution detecting device will be briefly described with reference to FIG. First, amorphous silicon is formed on an insulating substrate 1 made of quartz glass or the like having heat resistance by CVD or the like. Subsequently, solid phase growth is performed at a processing temperature of 1000 ° C. or more to convert amorphous silicon to polycrystalline silicon. The high performance semiconductor thin film 7 is patterned in an island shape. A gate insulating film 5 is formed thereon. Specifically, the semiconductor thin film 7 is
Heat treatment is performed at a high temperature of 000 ° C. or more to form a thermal oxide film, which is used as a gate insulating film 5. Further, a gate electrode 6 made of low-resistance polycrystalline silicon or the like is formed on the gate insulating film 5.
To form Using the gate electrode 6 as a mask, impurity ions are implanted at a high concentration into the semiconductor thin film 7 by ion implantation or the like to form a drain region D and a source region S.
To form Subsequently, a first interlayer insulating film 8 made of PSG or the like
Is deposited by CVD or the like. After opening a contact hole in the first interlayer insulating film 8 by etching or the like, metal aluminum or the like is deposited thereon by sputtering. This metal aluminum is patterned into a predetermined shape and processed into the signal wiring 9. The signal wiring 9 is electrically connected to the source region S of the thin film transistor 3 via a contact hole. Further, a second interlayer insulating film 10 made of PSG or the like is deposited so as to cover the signal wiring 9. This second interlayer insulating film 1
After a contact hole is opened through the first and second interlayer insulating films 8, ITO is deposited by sputtering or the like. This ITO is patterned into a predetermined shape and processed into the sensor electrode 2. The sensor electrode 2 is electrically connected to the drain region D of the thin film transistor 3 via a contact hole opened in the second interlayer insulating film 10 and the first interlayer insulating film 8. The gate wiring is processed simultaneously with the patterning of the gate electrode 6.
【０００６】図８を参照して、面圧力分布検出装置の動
作を簡潔に説明する。図示するように、面圧力分布検出
装置は行状に配列した複数のゲート配線６ａと列状に配
列した複数の信号配線９とを備えている。両配線６ａ，
９の各交差部にはセンサ電極２及び薄膜トランジスタ３
が形成されている。薄膜トランジスタ３のソース領域は
対応する信号配線９に接続され、ドレイン領域は対応す
るセンサ電極２に接続され、ゲート電極は対応するゲー
ト配線６ａに接続されている。尚、図示しないが行列配
置したセンサ電極２の表面は異方性を有する導電フィル
ムで覆われている。複数のゲート配線６ａには周辺回路
として外付けもしくは内蔵の垂直走査回路１０１が接続
されており、選択パルスφV1，φV2，…，φVMを出力し
て各ゲート配線６ａを垂直走査し、一水平期間毎に１行
分の薄膜トランジスタ３をオンして、対応する１行分の
センサ電極２を選択する。更に、周辺回路として外付け
もしくは内蔵の水平走査回路１０２が各信号配線９に接
続している。この水平走査回路１０２は一水平期間内で
各信号配線９を順次走査し、オン状態にあるトランジス
タ３を介してセンサ電極２から信号電圧を読み取る。こ
の信号電圧は導電フィルムを介して各センサ電極２に印
加されたものである。具体的には、各信号配線９はスイ
ッチ１０３を介して信号ライン１０４に接続されてお
り、読み取られた信号電圧は逐次外部の検出回路１０５
に供給される。この検出回路１０５は読み取られた信号
電圧を解析して指紋のパタン等を認識する。水平走査回
路１０２は順次サンプリングパルスφH1，φH2，φH3，
…，φHNを出力し各スイッチ１０３を順次開閉駆動して
対応する信号配線９から信号電圧をサンプリングする。Referring to FIG. 8, the operation of the surface pressure distribution detecting device will be briefly described. As shown in the figure, the surface pressure distribution detecting device includes a plurality of gate wires 6a arranged in a row and a plurality of signal wires 9 arranged in a column. Both wirings 6a,
9, the sensor electrode 2 and the thin film transistor 3
Are formed. The source region of the thin film transistor 3 is connected to the corresponding signal line 9, the drain region is connected to the corresponding sensor electrode 2, and the gate electrode is connected to the corresponding gate line 6a. Although not shown, the surfaces of the sensor electrodes 2 arranged in a matrix are covered with a conductive film having anisotropy. An external or built-in vertical scanning circuit 101 is connected as a peripheral circuit to the plurality of gate lines 6a, and outputs selection pulses φ V1 , φ V2 ,..., Φ VM to vertically scan each gate line 6a. One row of the thin film transistors 3 are turned on every one horizontal period, and the corresponding one row of the sensor electrodes 2 are selected. Further, an external or built-in horizontal scanning circuit 102 is connected to each signal wiring 9 as a peripheral circuit. The horizontal scanning circuit 102 sequentially scans each signal line 9 within one horizontal period, and reads a signal voltage from the sensor electrode 2 via the transistor 3 which is in an ON state. This signal voltage is applied to each sensor electrode 2 via the conductive film. Specifically, each signal wiring 9 is connected to a signal line 104 through a switch 103, and the read signal voltage is sequentially applied to an external detection circuit 105.
Supplied to The detection circuit 105 analyzes the read signal voltage to recognize a fingerprint pattern or the like. The horizontal scanning circuit 102 sequentially performs sampling pulses φ H1 , φ H2 , φ H3 ,
.., Φ HN are output, and each switch 103 is sequentially driven to open and close to sample a signal voltage from the corresponding signal wiring 9.
【０００７】[0007]
【発明が解決しようとする課題】図７及び図８に示す様
に、薄膜トランジスタなどを集積形成した薄膜半導体デ
バイスで、面圧力分布検出装置を構成すると、外部から
印加される静電気などにより、絶縁ゲート電界効果型薄
膜トランジスタの破壊が生じる恐れがある。特に、指紋
検出などに用いる場合、センサ電極に静電気が加わる可
能性が高い。従って、この静電気から内部回路を保護す
ることが解決すべき課題となっている。As shown in FIGS. 7 and 8, when a surface pressure distribution detecting device is constituted by a thin film semiconductor device in which thin film transistors and the like are integrally formed, an insulated gate is generated by static electricity applied from the outside. There is a possibility that the field effect thin film transistor will be destroyed. In particular, when used for fingerprint detection or the like, there is a high possibility that static electricity will be applied to the sensor electrode. Therefore, protecting the internal circuit from the static electricity is a problem to be solved.
【０００８】[0008]
【課題を解決するための手段】上述した従来の技術の課
題を解決する為に以下の手段を講じた。即ち、本発明
は、マトリクス状に交差した信号配線及びゲート配線
と、センサ電極及び薄膜トランジスタの組を含む素子領
域とが基板に集積形成されており、各素子領域が該信号
配線と該ゲート配線の各交差部に配され、各センサ電極
は素子領域毎に直上から印加される面圧力に応じた信号
電圧に感応する一方、各薄膜トランジスタは該ゲート配
線を介して順次オン／オフ制御され且つ対応するセンサ
電極に印加された信号電圧を該信号配線に取り込む面圧
力分布検出装置であって、各薄膜トランジスタがオフの
時、該信号配線を定電位に保持して、素子領域を静電破
壊から保護する保護手段を設けたことを特徴とする。好
ましくは、前記保護手段は、該信号配線を定電位に接続
する保護抵抗からなる。或いは、前記保護手段は、該信
号配線を定電位に接続する保護スイッチからなる。又、
素子領域と同一の基板上に、該信号配線及びゲート配線
に接続した周辺回路と該周辺回路を外部に接続する複数
の端子とが形成されており、各薄膜トランジスタがオフ
の時該複数の端子を定電位に保持する追加の保護手段を
有する。The following means have been taken in order to solve the above-mentioned problems of the prior art. That is, in the present invention, a signal wiring and a gate wiring that intersect in a matrix, and an element region including a set of a sensor electrode and a thin film transistor are integrated and formed on a substrate, and each element region is formed of the signal wiring and the gate wiring. At each intersection, each sensor electrode is responsive to a signal voltage corresponding to a surface pressure applied from immediately above for each element region, while each thin film transistor is sequentially turned on / off via the gate wiring and corresponds. A surface pressure distribution detecting device which takes in a signal voltage applied to a sensor electrode to said signal wiring, wherein when each thin film transistor is off, said signal wiring is held at a constant potential to protect an element region from electrostatic breakdown. A protection means is provided. Preferably, the protection means includes a protection resistor for connecting the signal wiring to a constant potential. Alternatively, the protection means comprises a protection switch for connecting the signal wiring to a constant potential. or,
On the same substrate as the element region, a peripheral circuit connected to the signal wiring and the gate wiring and a plurality of terminals for connecting the peripheral circuit to the outside are formed, and when the thin film transistor is off, the plurality of terminals are connected. It has additional protection means to keep it at a constant potential.
【０００９】本発明によれば、静電気に対する保護手段
として、例えば数ＭΩ程度の保護抵抗を用い、各信号配
線を接地している。各素子領域に設けた薄膜トランジス
タがオフの時流れるリーク電流を介して、各センサ電極
２は信号配線及び保護抵抗を通じ、接地電位に接続され
ることになる。従って、指紋センサを使用しない間に、
所定の時定数で内部領域は全て接地電位などの定電位に
保持され、静電破壊から免れることが可能である。According to the present invention, for example, a protection resistor of about several MΩ is used as protection means against static electricity, and each signal wiring is grounded. Each sensor electrode 2 is connected to the ground potential through a signal wiring and a protection resistor through a leak current flowing when the thin film transistor provided in each element region is off. Therefore, while not using the fingerprint sensor,
With a predetermined time constant, all the internal regions are held at a constant potential such as a ground potential, and can be protected from electrostatic breakdown.
【００１０】[0010]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は本発明に係る面圧力分
布検出装置の第一実施形態の一例を示す模式的な平面図
である。図８に示した従来構造と対応する部分に対応す
る参照番号を付して理解を容易にしている。本面圧力分
布検出装置は、ガラスなどからなる絶縁基板１を用いて
形成されている。絶縁基板１の中央部には点線で示す様
にセンサエリアが設けられている。このセンサエリアに
は、マトリクス状に交差した信号配線９及びゲート配線
６ａと、センサ電極２及び薄膜トランジスタ３の組を含
む素子領域とが集積形成されている。各素子領域は信号
配線９とゲート配線６ａの各交差部に配されている。セ
ンサ電極２は素子領域毎に直上から印加される面圧力に
応じた信号電圧に感応する一方、各薄膜トランジスタ３
は、ゲート配線６ａを介して順次オン／オフ制御され且
つ対応するセンサ電極２に印加された信号電圧を信号配
線９に取り込む。ここで、各信号配線９は水平スイッチ
１０３を介して信号ライン１０４に接続されている。信
号ライン１０４は出力端子ＯＵＴに接続している。本発
明の特徴事項として、各薄膜トランジスタ３及び水平ス
イッチ１０３がオフの時、信号配線９を定電位に保持し
て素子領域を静電破壊から保護する保護手段を設けてい
る。本実施形態では、この保護手段は、各信号配線９を
定電位に接続する保護抵抗Ｒからなる。保護抵抗Ｒは例
えば１ＭΩ程度の抵抗値を有し、各信号配線９に水平ス
イッチ１０３を介して接続した信号ライン１０４と、本
装置の接地ラインとの間に挿入されている。この様に、
出力端子ＯＵＴを保護抵抗Ｒで接地ラインに接続する
と、センサエリア内部の素子領域の静電破壊を防ぐこと
ができる。各センサ電極２は、薄膜トランジスタ３、信
号配線９、水平スイッチ１０３、保護抵抗Ｒを介し接地
ラインに接続される。薄膜トランジスタ３及び水平スイ
ッチ１０３はオフ状態でも多少のリーク電流が矢印で示
す様に流れる為、各センサ電極２を所定の時定数で接地
電位に接続することができる。以上の様に、面圧力分布
検出装置が動作していない期間に、各センサ電極２をフ
ローティング状態としないことで、センサエリアの帯電
防止が可能になる。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic plan view showing an example of the first embodiment of the surface pressure distribution detecting device according to the present invention. Reference numerals corresponding to parts corresponding to those of the conventional structure shown in FIG. 8 are attached to facilitate understanding. The present surface pressure distribution detecting device is formed using an insulating substrate 1 made of glass or the like. A sensor area is provided at the center of the insulating substrate 1 as shown by a dotted line. In the sensor area, a signal wiring 9 and a gate wiring 6a which intersect in a matrix and an element region including a set of the sensor electrode 2 and the thin film transistor 3 are integratedly formed. Each element region is arranged at each intersection of the signal wiring 9 and the gate wiring 6a. The sensor electrode 2 is sensitive to a signal voltage corresponding to the surface pressure applied from immediately above for each element region, while each thin film transistor 3
Are sequentially turned on / off via the gate wiring 6 a and take in the signal wiring 9 the signal voltage applied to the corresponding sensor electrode 2. Here, each signal wiring 9 is connected to a signal line 104 via a horizontal switch 103. The signal line 104 is connected to the output terminal OUT. As a characteristic feature of the present invention, when each of the thin film transistors 3 and the horizontal switch 103 is turned off, a protection means for holding the signal wiring 9 at a constant potential and protecting the element region from electrostatic breakdown is provided. In the present embodiment, the protection means includes a protection resistor R for connecting each signal line 9 to a constant potential. The protection resistor R has a resistance value of about 1 MΩ, for example, and is inserted between the signal line 104 connected to each signal wiring 9 via the horizontal switch 103 and the ground line of the device. Like this
When the output terminal OUT is connected to the ground line via the protection resistor R, it is possible to prevent electrostatic breakdown of the element region inside the sensor area. Each sensor electrode 2 is connected to a ground line via a thin film transistor 3, a signal wiring 9, a horizontal switch 103, and a protection resistor R. Even when the thin film transistor 3 and the horizontal switch 103 are off, a small amount of leakage current flows as shown by the arrow, so that each sensor electrode 2 can be connected to the ground potential with a predetermined time constant. As described above, by preventing each sensor electrode 2 from being in a floating state while the surface pressure distribution detecting device is not operating, it is possible to prevent the sensor area from being charged.
【００１１】本実施形態は、センサエリアの周辺部に、
垂直走査回路１０１や水平走査回路１０２を集積形成し
た、周辺回路内蔵型となっている。垂直走査回路１０１
は各ゲート配線６ａに接続しており、シフトレジスタな
どから構成されている。シフトレジスタは外部から供給
されるクロック信号ＶＣＫに応じ同じく外部から供給さ
れるスタートパルスＶＳＴを順次転送することで、選択
パルスをゲート配線６ａに出力する。同様に、水平走査
回路１０２もシフトレジスタなどから構成されており、
外部から供給されるクロック信号ＨＣＫに応じて同じく
外部から供給されるスタートパルスＨＳＴを順次転送
し、各水平スイッチ１０３の開閉を制御する制御パルス
を出力する。その他、基板１の上端部には電源ＶＤＤ，
ＶＳＳや接地電位ＧＮＤを供給する端子が設けられてい
る。本実施形態では、垂直走査回路１０１や水平走査回
路１０２などの周辺回路を外部に接続する複数の端子
を、定電位に保持する追加の保護手段を有する。具体的
には、各端子を高抵抗ｒでＧＮＤ端子に短絡させてい
る。この構造は、基板１と接続用のテープなどを圧着さ
せる組立工程で発生する、静電気の対策として効果があ
る。全端子を高抵抗ｒでショートさせることで、全端子
に電位差が発生しなくなり、基板上で近接する配線間、
互いに交差している配線間、あるいは薄膜トランジスタ
のソース／ドレイン間などに大きな電位差を与えること
がなくなる。尚、本実施形態で使用した保護抵抗Ｒ及び
ｒは、通常の面圧力分布検出の動作を妨げない程度に、
高い抵抗値を有する。In the present embodiment, the peripheral portion of the sensor area is
A peripheral circuit built-in type in which a vertical scanning circuit 101 and a horizontal scanning circuit 102 are integrated and formed. Vertical scanning circuit 101
Are connected to the respective gate lines 6a, and are composed of shift registers and the like. The shift register outputs a selection pulse to the gate line 6a by sequentially transferring a start pulse VST also supplied from the outside in response to a clock signal VCK supplied from the outside. Similarly, the horizontal scanning circuit 102 also includes a shift register and the like.
In response to a clock signal HCK supplied from the outside, a start pulse HST also supplied from the outside is sequentially transferred, and a control pulse for controlling opening and closing of each horizontal switch 103 is output. In addition, the power supply VDD,
A terminal for supplying VSS and a ground potential GND is provided. In the present embodiment, additional protection means is provided for holding a plurality of terminals for connecting peripheral circuits such as the vertical scanning circuit 101 and the horizontal scanning circuit 102 to the outside at a constant potential. Specifically, each terminal is short-circuited to the GND terminal with a high resistance r. This structure is effective as a countermeasure against static electricity generated in an assembling process in which the substrate 1 and the connecting tape are pressed. By short-circuiting all terminals with high resistance r, no potential difference occurs between all terminals, and between adjacent wirings on the substrate,
A large potential difference is not applied between wirings crossing each other or between a source / drain of a thin film transistor. Incidentally, the protection resistors R and r used in the present embodiment are set to such an extent that the normal operation of detecting the surface pressure distribution is not hindered.
Has a high resistance value.
【００１２】図２は、本発明に係る面圧力分布検出装置
の第二実施形態の一例を示す模式的な平面図である。図
１に示した第一実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。本実施形態は、
保護手段として、保護抵抗Ｒに代えて保護スイッチＳＷ
を設けている。保護スイッチＳＷは各信号配線９と接地
ラインとの間に挿入されている。本例では、保護スイッ
チＳＷはＰチャネル型の薄膜トランジスタからなり、そ
のゲート電極は抵抗により接地ラインにプルダウンされ
ている。従って、通常の使用状態では各保護スイッチＳ
Ｗはオフ状態にあり、何ら正常な動作を妨げない。一
方、非動作時には、各保護スイッチＳＷのゲート電極に
正電位を与え、導通させる。これにより、各信号配線９
は接地ラインに接続され、全てが同電位となる。従っ
て、保護スイッチＳＷは図１に示した保護抵抗と同様の
効果を奏することができる。これにより、非動作期間で
もセンサ電極２をフローティング状態としないことによ
り、帯電防止が可能となる。FIG. 2 is a schematic plan view showing an example of the second embodiment of the surface pressure distribution detecting device according to the present invention. Parts corresponding to those of the first embodiment shown in FIG. 1 are given the corresponding reference numerals to facilitate understanding. In this embodiment,
As a protection means, a protection switch SW is used instead of the protection resistor R.
Is provided. The protection switch SW is inserted between each signal wiring 9 and a ground line. In this example, the protection switch SW is composed of a P-channel thin film transistor, and its gate electrode is pulled down to a ground line by a resistor. Therefore, in a normal use state, each protection switch S
W is in the off state and does not hinder any normal operation. On the other hand, during non-operation, a positive potential is applied to the gate electrode of each protection switch SW to make it conductive. Thereby, each signal wiring 9
Are connected to a ground line and all have the same potential. Therefore, the protection switch SW can provide the same effect as the protection resistor shown in FIG. Thus, even when the sensor electrode 2 is not in the floating state even during the non-operation period, the charging can be prevented.
【００１３】図３は、本発明に係る面圧力分布検出装置
の第三実施形態の一例を示す平面図である。基本的な構
成は、図１に示した第一実施形態と同様であり、対応す
る部分には対応する参照番号を付して理解を容易にして
いる。異なる点は、周辺回路が外付け型となっているこ
とである。即ち、基板１にはセンサエリアのみが形成さ
れており、周辺回路は除かれている。ここでも、各信号
配線９に接続する出力端子ＯＵＴを全て保護抵抗Ｒで接
地端子ＧＮＤに短絡させている。この場合、各センサ電
極２はトランジスタ３、信号配線９及び保護抵抗Ｒを介
して接地端子ＧＮＤに接続することになる。保護抵抗Ｒ
の抵抗値は例えば駆動上問題が生じないレベルと考えら
れる１ＭΩである。FIG. 3 is a plan view showing an example of a third embodiment of the surface pressure distribution detecting device according to the present invention. The basic configuration is the same as that of the first embodiment shown in FIG. 1, and corresponding parts are denoted by corresponding reference numerals to facilitate understanding. The difference is that the peripheral circuit is of an external type. That is, only the sensor area is formed on the substrate 1, and the peripheral circuits are excluded. Also in this case, all the output terminals OUT connected to the respective signal lines 9 are short-circuited to the ground terminal GND by the protection resistor R. In this case, each sensor electrode 2 is connected to the ground terminal GND via the transistor 3, the signal wiring 9, and the protection resistor R. Protection resistance R
Is, for example, 1 MΩ which is considered to be a level at which no problem occurs in driving.
【００１４】図４を参照して、図３に示した保護抵抗Ｒ
の機能を説明する。保護抵抗Ｒの短絡作用により、非動
作期間中、信号配線９はＧＮＤレベルになる。そして、
各素子領域に形成されている薄膜トランジスタ３のオフ
電流（例えば、数ｐＡ程度のリーク電流）で、センサ電
極２の電位をＧＮＤレベルにすることができる。もしこ
の保護抵抗Ｒがないと、各センサ電極２の電位は、ＧＮ
Ｄなどで接地されていないことになるので、フローティ
ング状態である。この場合でも、信号配線の電位は、各
薄膜トランジスタ３のリーク電流により、ほぼセンサ電
極の電位と等しくなる関係は変わらない。しかし、面圧
力分布検出装置が指紋センサなどに用いられた場合、セ
ンサ電極２に指を接触させる為、センサ電極２の電位は
それに触れる側の電位の影響を受ける。センサ電極２自
体の寄生容量を含めたトータルの容量が非常に小さい
為、センサ電極２の電位は非常に短い時間（例えば数ｍ
ｓｅｃ以内）で触れる側の電位に変化する。その変化量
が非常に大きい場合、信号配線９とセンサ電極２との間
の電位差（即ち、薄膜トランジスタ３のソース／ドレイ
ン間電圧）が急激に大きくなることがある。この電位差
が数ｋＶ以上の場合、薄膜トランジスタ３のソース／ド
レイン間耐圧を破壊してしまう可能性がある。従って、
センサ電極２の電位をフローティング状態（不確定状
態）にすることなく、あらかじめセンサ電極２の電位を
実際の駆動上の電位レベルであるＧＮＤレベルにしてお
く必要がある。Referring to FIG. 4, protection resistor R shown in FIG.
The function of will be described. Due to the short-circuit action of the protection resistor R, the signal line 9 is at the GND level during the non-operation period. And
With the off current of the thin film transistor 3 formed in each element region (for example, a leakage current of about several pA), the potential of the sensor electrode 2 can be set to the GND level. If there is no protection resistor R, the potential of each sensor electrode 2 becomes GN
Since it is not grounded at D or the like, it is in a floating state. Even in this case, the relationship that the potential of the signal wiring becomes substantially equal to the potential of the sensor electrode does not change due to the leak current of each thin film transistor 3. However, when the surface pressure distribution detecting device is used for a fingerprint sensor or the like, a finger is brought into contact with the sensor electrode 2, so that the potential of the sensor electrode 2 is affected by the potential on the side that touches the sensor electrode. Since the total capacitance including the parasitic capacitance of the sensor electrode 2 itself is very small, the potential of the sensor electrode 2 becomes very short (for example, several meters).
(within seconds). When the amount of change is very large, the potential difference between the signal wiring 9 and the sensor electrode 2 (that is, the voltage between the source and the drain of the thin film transistor 3) may increase rapidly. If the potential difference is several kV or more, the source / drain breakdown voltage of the thin film transistor 3 may be broken. Therefore,
It is necessary to set the potential of the sensor electrode 2 to the GND level, which is the actual driving potential level, without setting the potential of the sensor electrode 2 in a floating state (undefined state).
【００１５】図５は、図４に示した実施形態の変形例を
示す模式図である。図４と対応する部分には対応する参
照番号を付して理解を容易にしている。本例では、保護
抵抗Ｒを介して、信号配線９を共通配線に接続してい
る。この共通配線は接地レベルから所定の電位Ｅにあ
る。この様に、ＧＮＤレベルではなく実際の駆動上の電
位レベルである０Ｖ〜１５Ｖ程度にしても同様な帯電防
止効果が得られる。FIG. 5 is a schematic diagram showing a modification of the embodiment shown in FIG. Parts corresponding to those in FIG. 4 are denoted by corresponding reference numerals to facilitate understanding. In this example, the signal wiring 9 is connected to the common wiring via the protection resistor R. This common line is at a predetermined potential E from the ground level. In this way, the same antistatic effect can be obtained even when the potential level is about 0 V to 15 V, which is the actual driving potential level, instead of the GND level.
【００１６】本発明にかかる面圧力分布検出装置の能動
素子として薄膜トランジスタが用いられている。特に、
薄膜トランジスタの活性層となる半導体薄膜には多結晶
シリコンが採用されている。多結晶シリコン薄膜トラン
ジスタは、スイッチング素子に用いられるばかりでな
く、回路素子としても利用でき、同一基板上にスイッチ
ング素子と合わせて走査回路等の周辺駆動回路を内蔵で
きる。又、多結晶シリコン薄膜トランジスタは微細化が
可能なため、センサ構造におけるスイッチング素子の占
有面積を縮小できセンサの高精細化が達成できる。とこ
ろで、従来多結晶シリコン薄膜トランジスタは製造工程
上プロセス最高温度が１０００℃程度に達し、耐熱性に
優れた石英ガラス等が絶縁基板として用いられていた。
製造プロセス上比較的低融点のガラス基板を使用するこ
とは困難であった。しかしながら、面圧力分布検出装置
の低コスト化のためには低融点ガラス材料の使用が必要
不可欠である。そこで、近年プロセス最高温度が６００
℃以下になる所謂低温プロセスの開発が進められてい
る。A thin film transistor is used as an active element of the surface pressure distribution detecting device according to the present invention. In particular,
Polycrystalline silicon is used for a semiconductor thin film to be an active layer of a thin film transistor. The polycrystalline silicon thin film transistor can be used not only as a switching element but also as a circuit element, and a peripheral driving circuit such as a scanning circuit can be built on the same substrate together with the switching element. Further, since the polycrystalline silicon thin film transistor can be miniaturized, the area occupied by the switching element in the sensor structure can be reduced, and the sensor can be made more precise. By the way, conventionally, a polycrystalline silicon thin film transistor has a process maximum temperature of about 1000 ° C. in a manufacturing process, and quartz glass or the like having excellent heat resistance has been used as an insulating substrate.
It has been difficult to use a glass substrate having a relatively low melting point due to the manufacturing process. However, in order to reduce the cost of the surface pressure distribution detecting device, it is essential to use a low melting point glass material. Therefore, in recent years, the maximum process temperature was 600
Development of a so-called low-temperature process in which the temperature is lower than or equal to ° C. is being promoted.
【００１７】図９は、本発明にかかる面圧力分布検出装
置に用いる薄膜トランジスタの製造方法の一例を示す工
程図である。尚、本実施形態では便宜上ｎチャネル型の
薄膜トランジスタの低温製造プロセスを示すが、ｐチャ
ネル型でも不純物種（ドーパント種）を変えるだけで全
く同様である。ここでは、ボトムゲート構造の薄膜トラ
ンジスタの低温製造プロセスを示す。まず（ａ）に示す
ように、ガラス等からなる絶縁基板０の上にＡｌ，Ｔ
ａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合金を１００乃
至２５０ｎｍの厚みで形成し、パタニングしてゲート電
極６に加工する。FIG. 9 is a process chart showing an example of a method for manufacturing a thin film transistor used in the surface pressure distribution detecting device according to the present invention. In the present embodiment, a low-temperature manufacturing process of an n-channel thin film transistor is shown for convenience. However, the same is true for a p-channel thin film transistor only by changing an impurity type (dopant type). Here, a low-temperature manufacturing process of a thin film transistor having a bottom gate structure is described. First, as shown in (a), Al, T is placed on an insulating substrate 0 made of glass or the like.
a, Mo, W, Cr, Cu or an alloy thereof is formed in a thickness of 100 to 250 nm, and is patterned to be processed into the gate electrode 6.
【００１８】次いで（ｂ）に示すように、ゲート電極６
の上にゲート絶縁膜を形成する。本実施形態では、ゲー
ト絶縁膜はゲート窒化膜５ａ（ＳｉＮX ）／ゲート酸化
膜５ｂ（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜
５ａはＳｉＨ4 ガスとＮＨ3ガスの混合物を原料気体と
して用い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜し
た。尚、プラズマＣＶＤに代えて常圧ＣＶＤあるいは減
圧ＣＶＤを用いてもよい。本実施形態では、ゲート窒化
膜５ａを５０ｎｍの厚みで堆積した。ゲート窒化膜５ａ
の成膜に連続して、ゲート酸化膜５ｂを約２００ｎｍの
厚みで成膜する。更にゲート酸化膜５ｂの上に連続的に
非晶質シリコンからなる半導体薄膜７を約３０乃至８０
ｎｍの厚みで成膜した。二層構造のゲート絶縁膜と非晶
質半導体薄膜７は成膜チャンバの真空系を破らず連続成
膜した。ここで、プラズマＣＶＤ法を用いた場合、膜中
の水素を脱離させるために窒素雰囲気中で４００℃乃至
４５０℃、１時間乃至２時間程度のアニールを行う。Next, as shown in FIG.
A gate insulating film on the substrate. In this embodiment, the gate insulating film has a two-layer structure of a gate nitride film 5a (SiN x ) / gate oxide film 5b (SiO 2 ). The gate nitride film 5a was formed by a plasma CVD method (PCVD method) using a mixture of SiH 4 gas and NH 3 gas as a source gas. Note that atmospheric pressure CVD or reduced pressure CVD may be used instead of plasma CVD. In this embodiment, the gate nitride film 5a is deposited with a thickness of 50 nm. Gate nitride film 5a
The gate oxide film 5b is formed to a thickness of about 200 nm following the formation of the gate oxide film 5b. Further, a semiconductor thin film 7 made of amorphous silicon is continuously formed on the gate oxide film 5b by about 30 to 80.
The film was formed with a thickness of nm. The two-layered gate insulating film and the amorphous semiconductor thin film 7 were continuously formed without breaking the vacuum system of the film forming chamber. Here, in the case where a plasma CVD method is used, annealing is performed at 400 ° C. to 450 ° C. for about 1 hour to 2 hours in a nitrogen atmosphere in order to desorb hydrogen in the film.
【００１９】ここで、必要に応じ薄膜トランジスタのＶ
ｔｈを制御する目的で、Ｖｔｈイオンインプランテーシ
ョンを行う。本例では、Ｂ＋をドーズ量が１×１０12乃
至６×１０12／ｃｍ2程度でイオン注入した。続いて、
レーザ光を照射し、非晶質半導体薄膜７を結晶化する。
レーザ光としてはエキシマレーザビームを用いることが
できる。いわゆるレーザアニールは６００℃以下のプロ
セス温度で半導体薄膜を結晶化するための有力な手段で
ある。本実施例では、パルス状に励起され且つ矩形状又
は帯状に整形されたレーザ光を非晶質半導体薄膜７に照
射して結晶化を行う。この際、前工程で脱水素化処理を
行っているので、非晶質半導体薄膜７にレーザ光を照射
し急激に加熱しても、含有水素の突沸が生じる恐れはな
い。尚、場合によっては、レーザ結晶化に代え、固相成
長法により半導体薄膜の結晶化を行ってもよい。この場
合でも、結晶欠陥が少なく結晶性に優れた多結晶半導体
薄膜を得るために、予め脱水素化処理を施すことは重要
である。この後、半導体薄膜７を各薄膜トランジスタの
素子領域に合わせてパタニングする。Here, if necessary, V
Vth ion implantation is performed for the purpose of controlling th. In this example, B + is ion-implanted at a dose of about 1 × 10 12 to 6 × 10 12 / cm 2 . continue,
The amorphous semiconductor thin film 7 is crystallized by irradiating a laser beam.
An excimer laser beam can be used as the laser light. So-called laser annealing is an effective means for crystallizing a semiconductor thin film at a process temperature of 600 ° C. or less. In the present embodiment, crystallization is performed by irradiating the amorphous semiconductor thin film 7 with laser light excited in a pulse shape and shaped into a rectangular shape or a band shape. At this time, since the dehydrogenation treatment is performed in the previous step, even if the amorphous semiconductor thin film 7 is irradiated with laser light and heated rapidly, there is no possibility that bumping of the contained hydrogen will occur. In some cases, instead of laser crystallization, the semiconductor thin film may be crystallized by a solid phase growth method. Even in this case, it is important to perform a dehydrogenation treatment in advance to obtain a polycrystalline semiconductor thin film having few crystal defects and excellent crystallinity. After that, the semiconductor thin film 7 is patterned according to the element region of each thin film transistor.
【００２０】（ｃ）に示すように、前工程で結晶化され
た多結晶半導体薄膜７の上に、例えばプラズマＣＶＤ法
でＳｉＯ2を約１００ｎｍ乃至３００ｎｍの厚みで形成
する。本例ではシランガスを分解してＳｉＯ2 を形成し
た。このＳｉＯ2 を所定の形状にパタニングしてストッ
パー膜１１に加工する。この場合、裏面露光技術を用い
てゲート電極６と整合するようにストッパー膜１１をパ
タニングしている。ストッパー膜１１の直下に位置する
多結晶半導体薄膜７の部分はチャネル領域Ｃｈとして保
護される。続いて、ストッパー膜１１をマスクとしてイ
オンインプランテーションにより不純物（例えばＰ＋イ
オン）を半導体薄膜７に注入し、ＬＤＤ領域を形成す
る。この時のドーズ量は、例えば４×１０12乃至５×１
０13／ｃｍ 2 である。加速電圧は例えば１０ｋｅＶであ
る。更にストッパー膜１１及びその両側のＬＤＤ領域を
被覆するようにフォトレジストをパタニング形成したあ
と、これをマスクとして不純物（例えばＰ＋イオン）を
高濃度で注入し、ソース領域Ｓ及びドレイン領域Ｄを形
成する。不純物注入には、例えばイオンドーピング（イ
オンシャワー）を用いることができる。これは質量分離
をかけることなく電界加速で不純物を注入するものであ
り、本実施例ではＨ2 で希釈したＰＨ３ ガスを用い１
×１０15／ｃｍ2 程度のドーズ量で不純物を注入し、ソ
ース領域Ｓ及びドレイン領域Ｄを形成した。尚、図示し
ないが、ｐチャネルの薄膜トランジスタを形成する場合
には、ｎチャネル型薄膜トランジスタの領域をフォトレ
ジストで被覆したあと、不純物をＰ＋イオンからＢ＋イ
オンに切り換えドーズ量１×１０ 15／ｃｍ2 程度でイオ
ンドーピングすればよい。例えばＨ2 で希釈したＢ2 Ｈ
６ ガスを用いる。尚、ここでは質量分離型のイオンイン
プランテーション装置を用いて不純物を注入してもよ
い。この後、半導体薄膜７に注入された不純物の活性化
工程となる。活性化には、炉アニール、レーザなどのエ
ネルギービームを用いたアニール、ＲＴＡを用いたアニ
ールのいずれでもよい。As shown in FIG. 3 (c),
For example, a plasma CVD method
With SiOTwoFormed with a thickness of about 100 to 300 nm
I do. In this example, silane gas is decomposed to form SiOTwoForm
Was. This SiOTwoPattern into a predetermined shape
It is processed into a par film 11. In this case, using backside exposure technology
The stopper film 11 so as to be aligned with the gate electrode 6.
Tanning. Located immediately below the stopper film 11
The portion of the polycrystalline semiconductor thin film 7 is kept as a channel region Ch.
Protected. Then, using the stopper film 11 as a mask,
Impurities (for example, P +
ON) into the semiconductor thin film 7 to form an LDD region.
You. The dose at this time is, for example, 4 × 1012Or 5 × 1
013/ Cm TwoIt is. The acceleration voltage is, for example, 10 keV.
You. Further, the stopper film 11 and the LDD regions on both sides thereof are
After patterning the photoresist to cover
And using this as a mask, impurities (for example, P + ions)
High concentration implantation to form source region S and drain region D
To achieve. For example, ion doping (I
On shower) can be used. This is mass separation
Impurity implantation by electric field acceleration without applying
In this embodiment, HTwoPH diluted with3Using gas 1
× 10Fifteen/ CmTwoImpurities are implanted at a dose of about
The source region S and the drain region D were formed. It should be noted that
No, but when forming a p-channel thin film transistor
The n-channel thin film transistor area
After coating with dist, impurities are removed from P + ions to B + ions.
Switch on and dose amount 1 × 10 Fifteen/ CmTwoAbout Io
Doping may be performed. For example, HTwoB diluted withTwoH
6 Use gas. Here, the mass separation type ion in
Impurities may be implanted using a plantation device.
No. Thereafter, activation of impurities implanted in the semiconductor thin film 7 is performed.
Process. Activation includes furnace annealing, laser and other
Annealing using energy beam, annealing using RTA
Any of the rules.
【００２１】最後に（ｄ）に示すように、ＳｉＯ2を約
２００ｎｍの厚みで成膜し、層間絶縁膜１２とする。層
間絶縁膜１２の形成後、ＳｉＮX をプラズマＣＶＤ法で
約２００乃至４００ｎｍ成膜し、パシベーション膜（キ
ャップ膜）１３とする。この段階で窒素ガス又はフォー
ミングガス中又は真空中雰囲気下で３５０℃程度の加熱
処理を１時間行ない、層間絶縁膜１２に含まれる水素原
子を半導体薄膜７中に拡散させる。このあと、コンタク
トホールを開口し、Ｍｏ，Ａｌ等を２００乃至４００ｎ
ｍの厚みでスパッタしたあと、所定の形状にパタニング
して配線電極９に加工する。更に、アクリル樹脂等から
なる平坦化層１０を１μｍ程度の厚みで塗布したあとコ
ンタクトホールを開口する。平坦化層１０の上にＩＴＯ
やＩＸＯ等からなる透明導電膜をスパッタしたあと、所
定の形状にパタニングして電極２に加工する。ＩＴＯを
用いた場合には、２２０℃でＮ2 中３０分程度のアニー
ルを行う。Finally, as shown in FIG. 2D, SiO 2 is formed to a thickness of about 200 nm to form an interlayer insulating film 12. After the formation of the interlayer insulating film 12, SiN x is formed to a thickness of about 200 to 400 nm by a plasma CVD method to form a passivation film (cap film) 13. At this stage, a heat treatment at about 350 ° C. is performed for one hour in an atmosphere of nitrogen gas, forming gas, or vacuum to diffuse hydrogen atoms contained in the interlayer insulating film 12 into the semiconductor thin film 7. Thereafter, a contact hole is opened, and Mo, Al, etc.
After sputtering with a thickness of m, the wiring electrode 9 is patterned and patterned into a predetermined shape. Further, after a flattening layer 10 made of an acrylic resin or the like is applied with a thickness of about 1 μm, a contact hole is opened. ITO on the flattening layer 10
After sputtering a transparent conductive film made of, for example, IXO or the like, the electrode 2 is processed by patterning into a predetermined shape. When ITO is used, annealing is performed at 220 ° C. in N 2 for about 30 minutes.
【発明の効果】以上説明したように、本発明によれば、
指紋などをセンシングしていない非動作期間中でも、全
センサ電極及び全端子を完全なフローティング状態とせ
ずに、共通の電位（例えばＧＮＤ電位）とすることで、
帯電防止が達成できる。又、製造並びに搬送工程におい
て、静電気に起因するセンサ素子の欠陥を防止できる。
例えば、組立工場における組立工程や搬送工程で発生す
る静電気に対して効果がある。As described above, according to the present invention,
Even during a non-operation period in which a fingerprint or the like is not sensed, by setting all the sensor electrodes and all the terminals to a common potential (for example, a GND potential) without leaving them in a completely floating state,
Antistatic can be achieved. Further, in the manufacturing and transporting steps, it is possible to prevent defects of the sensor element due to static electricity.
For example, it is effective against static electricity generated in an assembly process and a transport process in an assembly factory.
【図１】本発明に係る面圧力分布検出装置の第一実施形
態を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a surface pressure distribution detecting device according to the present invention.
【図２】本発明に係る面圧力分布検出装置の第二実施形
態を示す模式図である。FIG. 2 is a schematic view showing a second embodiment of the surface pressure distribution detecting device according to the present invention.
【図３】本発明に係る面圧力分布検出装置の第三実施形
態を示す模式図である。FIG. 3 is a schematic view showing a third embodiment of the surface pressure distribution detecting device according to the present invention.
【図４】図３に示した面圧力分布検出装置の動作説明に
供する模式図である。FIG. 4 is a schematic view for explaining the operation of the surface pressure distribution detecting device shown in FIG. 3;
【図５】図４に示した実施形態の変形例を示す模式図で
ある。FIG. 5 is a schematic diagram showing a modification of the embodiment shown in FIG. 4;
【図６】従来の面圧力分布検出装置の使用状態を示す模
式図である。FIG. 6 is a schematic diagram showing a use state of a conventional surface pressure distribution detecting device.
【図７】従来の面圧力分布検出装置を示す断面図であ
る。FIG. 7 is a sectional view showing a conventional surface pressure distribution detecting device.
【図８】従来の面圧力分布検出装置を示す回路図であ
る。FIG. 8 is a circuit diagram showing a conventional surface pressure distribution detecting device.
【図９】本発明にかかる面圧力分布検出装置に用いる薄
膜トランジスタの製造方法を示す工程図である。FIG. 9 is a process chart showing a method for manufacturing a thin film transistor used in the surface pressure distribution detecting device according to the present invention.
１…基板、２…センサ電極、３…薄膜トランジスタ、４
…異方性導電フィルム、６…ゲート電極、７…半導体薄
膜、９…信号配線、Ｒ…保護抵抗DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Sensor electrode, 3 ... Thin film transistor, 4
... anisotropic conductive film, 6 ... gate electrode, 7 ... semiconductor thin film, 9 ... signal wiring, R ... protection resistance
Claims (5)
ート配線と、センサ電極及び薄膜トランジスタの組を含
む素子領域とが基板に集積形成されており、各素子領域
が該信号配線と該ゲート配線の各交差部に配され、 各センサ電極は素子領域毎に直上から印加される面圧力
に応じた信号電圧に感応する一方、各薄膜トランジスタ
は該ゲート配線を介して順次オン／オフ制御され且つ対
応するセンサ電極に印加された信号電圧を該信号配線に
取り込む面圧力分布検出装置であって、 各薄膜トランジスタがオフの時、該信号配線を定電位に
保持して、素子領域を静電破壊から保護する保護手段を
設けたことを特徴とする面圧力分布検出装置。A signal wiring and a gate wiring intersecting in a matrix form and an element region including a set of a sensor electrode and a thin film transistor are formed integrally on a substrate, and each element region is formed of each of the signal wiring and the gate wiring. The sensor electrodes are arranged at the intersections, and each sensor electrode is responsive to a signal voltage corresponding to the surface pressure applied from immediately above for each element region, while each thin film transistor is sequentially turned on / off via the gate wiring, and a corresponding sensor is provided. A surface pressure distribution detecting device which takes in a signal voltage applied to an electrode to said signal wiring, wherein said signal wiring is kept at a constant potential when each thin film transistor is turned off to protect an element region from electrostatic breakdown. A surface pressure distribution detecting device characterized by comprising means.
接続する保護抵抗からなることを特徴とする請求項１記
載の面圧力分布検出装置。2. The surface pressure distribution detecting device according to claim 1, wherein said protection means comprises a protection resistor for connecting said signal wiring to a constant potential.
接続する保護スイッチからなることを特徴とする請求項
１記載の面圧力分布検出装置。3. The surface pressure distribution detecting device according to claim 1, wherein said protection means comprises a protection switch for connecting said signal wiring to a constant potential.
及びゲート配線に接続した周辺回路と該周辺回路を外部
に接続する複数の端子とが形成されており、 各薄膜トランジスタがオフの時該複数の端子を定電位に
保持する追加の保護手段を有することを特徴とする請求
項１記載の面圧力分布検出装置。4. A peripheral circuit connected to the signal wiring and the gate wiring and a plurality of terminals for connecting the peripheral circuit to the outside are formed on the same substrate as the element region. 2. The surface pressure distribution detecting device according to claim 1, further comprising additional protection means for holding the plurality of terminals at a constant potential.
を活性層とすることを特徴とする請求項１記載の面圧力
分布検出装置。5. The surface pressure distribution detecting device according to claim 1, wherein said thin film transistor uses polycrystalline silicon as an active layer.
Priority Applications (1)
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|---|---|---|---|
| JP2000207711A JP2002016263A (en) | 2000-04-25 | 2000-07-10 | Surface-pressure distribution sensing device |
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ID=26590722
Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2000
- 2000-07-10 JP JP2000207711A patent/JP2002016263A/en active Pending
Cited By (2)
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| US7919816B2 (en) | 2005-08-19 | 2011-04-05 | Infineon Technologies Ag | Electrostatic discharge protection element |
| US8476711B2 (en) | 2005-08-19 | 2013-07-02 | Infineon Technologies Ag | System for protection against electrostatic discharges in an electrical circuit |
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