JP2002014653A - Electronic device and its driving method - Google Patents
Electronic device and its driving methodInfo
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- 238000000034 method Methods 0.000 title claims description 153
- 238000005401 electroluminescence Methods 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 25
- 238000004020 luminiscence type Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 155
- 239000010410 layer Substances 0.000 description 117
- 239000000463 material Substances 0.000 description 43
- 239000012535 impurity Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 23
- 238000005530 etching Methods 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 18
- 238000002347 injection Methods 0.000 description 16
- 239000007924 injection Substances 0.000 description 16
- 239000011159 matrix material Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 11
- 239000003566 sealing material Substances 0.000 description 11
- 230000006866 deterioration Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000945 filler Substances 0.000 description 9
- 238000002161 passivation Methods 0.000 description 9
- 239000003086 colorant Substances 0.000 description 8
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical class [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 235000019557 luminance Nutrition 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910003437 indium oxide Inorganic materials 0.000 description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 3
- DQXBYHZEEUGOBF-UHFFFAOYSA-N but-3-enoic acid;ethene Chemical compound C=C.OC(=O)CC=C DQXBYHZEEUGOBF-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000005038 ethylene vinyl acetate Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000005525 hole transport Effects 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 3
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- -1 polyparaphenylene vinylene Polymers 0.000 description 3
- 229920002620 polyvinyl fluoride Polymers 0.000 description 3
- 239000000565 sealant Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 2
- 239000005041 Mylar™ Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- ZYGHJZDHTFUPRJ-UHFFFAOYSA-N coumarin Chemical compound C1=CC=C2OC(=O)C=CC2=C1 ZYGHJZDHTFUPRJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000005283 ground state Effects 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000005001 laminate film Substances 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920003227 poly(N-vinyl carbazole) Polymers 0.000 description 2
- 229920000553 poly(phenylenevinylene) Polymers 0.000 description 2
- 229920000915 polyvinyl chloride Polymers 0.000 description 2
- 239000004800 polyvinyl chloride Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- POILWHVDKZOXJZ-ARJAWSKDSA-M (z)-4-oxopent-2-en-2-olate Chemical compound C\C([O-])=C\C(C)=O POILWHVDKZOXJZ-ARJAWSKDSA-M 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 101100411598 Mus musculus Rab9a gene Proteins 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 244000078856 Prunus padus Species 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 229910004529 TaF 5 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000010406 cathode material Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 208000012696 congenital leptin deficiency Diseases 0.000 description 1
- 229920000547 conjugated polymer Polymers 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229960000956 coumarin Drugs 0.000 description 1
- 235000001671 coumarin Nutrition 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 239000002274 desiccant Substances 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920006267 polyester film Polymers 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002990 reinforced plastic Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子装置の構成に
関する。本発明は、特に、絶縁体上に作成される薄膜ト
ランジスタ（ＴＦＴ）を有するアクティブマトリクス型
電子装置およびアクティブマトリクス型電子装置の駆動
方法に関する。The present invention relates to a configuration of an electronic device. The present invention particularly relates to an active matrix electronic device having a thin film transistor (TFT) formed on an insulator and a method for driving the active matrix electronic device.
【０００２】[0002]
【従来の技術】近年、ＬＣＤ（液晶ディスプレイ）に替
わるフラットパネルディスプレイとして、エレクトロル
ミネッセンス素子（以下、ＥＬ素子と表記する）ＥＬデ
ィスプレイが注目を集めており、活発な研究が行われて
いる。2. Description of the Related Art In recent years, as a flat panel display replacing an LCD (liquid crystal display), an electroluminescent element (hereinafter, referred to as an EL element) EL display has attracted attention, and active research has been conducted.
【０００３】ＬＣＤには、駆動方式として大きく分けて
２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに
用いられているパッシブマトリクス型であり、もう１つ
は、ＴＦＴ−ＬＣＤなどに用いられているアクティブマ
トリクス型であった。ＥＬディスプレイにおいても、同
様に、大きく分けて２種類の駆動方式がある。１つはパ
ッシブマトリクス型、もう１つがアクティブマトリクス
型である。There are roughly two types of LCD drive systems. One is a passive matrix type used for STN-LCDs and the like, and the other is an active matrix type used for TFT-LCDs and the like. Similarly, in the EL display, there are roughly two types of driving methods. One is a passive matrix type and the other is an active matrix type.
【０００４】パッシブマトリクス型の場合は、ＥＬ素子
の上部と下部とに、電極となる配線が配置されている。
そして、その配線に電圧を順に加えて、ＥＬ素子に電流
を流すことによって点灯させている。一方、アクティブ
マトリクス型の場合は、各画素にＴＦＴを有し、各画素
内で信号を保持出来るようになっている。[0004] In the case of the passive matrix type, wirings serving as electrodes are arranged above and below the EL element.
Then, a voltage is sequentially applied to the wiring, and a current is caused to flow through the EL element, thereby lighting the element. On the other hand, in the case of the active matrix type, each pixel has a TFT so that a signal can be held in each pixel.
【０００５】ＥＬディスプレイに用いられているアクテ
ィブマトリクス型電子装置の構成例を図１３に示す。図
１３（Ａ）は全体回路構成図であり、基板１３５０の中
央に画素部１３５３を有している。画素部の左右には、
ゲート信号線を制御するためのゲート信号線側駆動回路
１３５２が配置されている。ゲート信号線駆動回路は、
画素部の左右いずれかの片側配置としても構わないが、
回路動作の信頼性および効率等を考慮すると、図１３
（Ａ）に示すように、両側配置とするのが望ましい。画
素部の上側には、ソース信号線を制御するためのソース
信号線側駆動回路１３５１が配置されている。１画素の
拡大図を図１３（Ｂ）に示す。図１３（Ｂ）において、
１３０１は、画素に信号を書き込む時のスイッチング素
子として機能するＴＦＴ（以下、スイッチング用ＴＦＴ
という）である。１３０２はＥＬ素子１３０３に供給す
る電流を制御するための素子（電流制御素子）として機
能するエレクトロルミネッセンス駆動用ＴＦＴ（以下、
ＥＬ駆動用ＴＦＴと表記する）である。図１３（Ｂ）で
は、ＥＬ素子１３０３の陽極と電流供給線１３０７との
間に配置されている。別の構成方法として、ＥＬ素子１
３０３の陰極と陰極電極１３０８との間に配置したりす
ることも可能である。しかし、ＴＦＴの動作としてソー
ス接地が良いこと、ＥＬ素子１３０３の製造上の制約な
どから、ＥＬ駆動用ＴＦＴ１３０２にはＰチャネル型を
用い、ＥＬ素子１３０３の陽極と電流供給線１３０７と
の間に配置する方式が一般的であり、多く採用されてい
る。１３０４は、ソース信号線１３０６から入力される
信号（電圧）を保持するための保持容量である。図１３
（Ｂ）での保持容量１３０４の一方の端子は、電流供給
線１３０７に接続されているが、専用の配線を用いるこ
ともある。スイッチング用ＴＦＴ１３０１のゲート電極
は、ゲート信号線１３０５に、ソース領域は、ソース信
号線１３０６に接続されている。また、ＥＬ駆動用ＴＦ
Ｔ１３０２のドレイン領域はＥＬ素子１３０３の陽極１
３０９に、ソース領域は電流供給線１３０７に接続され
ている。FIG. 13 shows a configuration example of an active matrix type electronic device used for an EL display. FIG. 13A is an overall circuit configuration diagram, in which a pixel portion 1353 is provided in the center of a substrate 1350. To the left and right of the pixel part,
A gate signal line side driver circuit 1352 for controlling the gate signal line is provided. The gate signal line drive circuit is
Although it may be arranged on either one of the left and right sides of the pixel part,
Considering the reliability and efficiency of the circuit operation, FIG.
As shown in (A), it is desirable to arrange on both sides. A source signal line side driving circuit 1351 for controlling a source signal line is provided above the pixel portion. FIG. 13B is an enlarged view of one pixel. In FIG. 13B,
Reference numeral 1301 denotes a TFT that functions as a switching element when writing a signal to a pixel (hereinafter, a switching TFT).
It is). Reference numeral 1302 denotes an electroluminescence driving TFT (hereinafter, referred to as a current control element) which functions as an element (current control element) for controlling a current supplied to the EL element 1303
EL drive TFT). In FIG. 13B, it is arranged between the anode of the EL element 1303 and the current supply line 1307. As another configuration method, the EL element 1
It is also possible to arrange between the cathode 303 and the cathode electrode 1308. However, due to the fact that the source is grounded well as the operation of the TFT and the manufacturing restrictions of the EL element 1303, a P-channel TFT is used for the EL driving TFT 1302, and the TFT is disposed between the anode of the EL element 1303 and the current supply line 1307. Is generally used, and is often adopted. Reference numeral 1304 denotes a storage capacitor for holding a signal (voltage) input from the source signal line 1306. FIG.
One terminal of the storage capacitor 1304 in (B) is connected to the current supply line 1307, but a dedicated wiring may be used. The gate electrode of the switching TFT 1301 is connected to the gate signal line 1305, and the source region is connected to the source signal line 1306. EL drive TF
The drain region of T1302 is the anode 1 of the EL element 1303.
At 309, the source region is connected to the current supply line 1307.
【０００６】ＥＬ素子は、エレクトロルミネッセンス
（Electro Luminescence：電場を加えることで発生する
ルミネッセンス）が得られる有機化合物を含む層（以
下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機
化合物におけるルミネッセンスには、一重項励起状態か
ら基底状態に戻る際の発光（蛍光）と三重項励起状態か
ら基底状態に戻る際の発光（リン光）とがあるが、本発
明はどちらの発光を用いた電子装置にも適用可能であ
る。An EL element has a layer containing an organic compound capable of obtaining electroluminescence (electroluminescence generated by applying an electric field) (hereinafter, referred to as an EL layer), an anode, and a cathode. Luminescence of an organic compound includes light emission when returning from a singlet excited state to a ground state (fluorescence) and light emission when returning from a triplet excited state to a ground state (phosphorescence). The present invention can also be applied to an electronic device using.
【０００７】なお、本明細書では、陽極と陰極の間に設
けられた全ての層をＥＬ層と定義する。ＥＬ層には具体
的に、発光層、正孔注入層、電子注入層、正孔輸送層、
電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／
発光層／陰極が順に積層された構造を有しており、この
構造に加えて、陽極／正孔注入層／発光層／陰極や、陽
極／正孔注入層／発光層／電子輸送層／陰極等の順に積
層した構造を有していることもある。In this specification, all layers provided between the anode and the cathode are defined as EL layers. Specifically, the EL layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer,
An electron transport layer and the like are included. Basically, the EL element has an anode /
It has a structure in which a light emitting layer / cathode is laminated in order. In addition to this structure, an anode / hole injection layer / light emitting layer / cathode or anode / hole injection layer / light emitting layer / electron transport layer / cathode Etc. in some cases.
【０００８】また、本明細書中では、陽極、ＥＬ層及び
陰極で形成される素子をＥＬ素子と呼ぶ。In this specification, an element formed by an anode, an EL layer, and a cathode is called an EL element.
【０００９】次に、同図１３を参照して、アクティブマ
トリクス型電子装置の回路の動作について説明する。ま
ず、ゲート信号線１３０５が選択されると、スイッチン
グ用ＴＦＴ１３０１のゲート電極に電圧が印加され、ス
イッチング用ＴＦＴ１３０１が導通状態になる。する
と、ソース信号線１３０６の信号（電圧）が保持容量１
３０４に蓄積される。保持容量１３０４の電圧は、ＥＬ
駆動用ＴＦＴ１３０２のゲート・ソース間電圧ＶGSとな
るため、保持容量１３０４の電圧に応じた電流がＥＬ駆
動用ＴＦＴ１３０２とＥＬ素子１３０３に流れる。その
結果、ＥＬ素子１３０３が点灯する。Next, the operation of the circuit of the active matrix type electronic device will be described with reference to FIG. First, when the gate signal line 1305 is selected, a voltage is applied to the gate electrode of the switching TFT 1301, and the switching TFT 1301 is turned on. Then, the signal (voltage) of the source signal line 1306 is
304. The voltage of the storage capacitor 1304 is EL
Since the voltage between the gate and the source of the driving TFT 1302 becomes V GS , a current corresponding to the voltage of the storage capacitor 1304 flows through the EL driving TFT 1302 and the EL element 1303. As a result, the EL element 1303 is turned on.
【００１０】ＥＬ素子１３０３の輝度、つまりＥＬ素子
１３０３を流れる電流量は、ＥＬ駆動用ＴＦＴ１３０２
のＶGSによって制御出来る。ＶGSは、保持容量１３０４
の電圧であり、それはソース信号線１３０６に入力され
る信号（電圧）である。つまり、ソース信号線１３０６
に入力される信号（電圧）を制御することによって、Ｅ
Ｌ素子１３０３の輝度を制御する。最後に、ゲート信号
線１３０５を非選択状態にして、スイッチング用ＴＦＴ
１３０１のゲートを閉じ、スイッチング用ＴＦＴ１３０
１を非導通状態にする。その時、保持容量１３０４に蓄
積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ
１３０２のＶGSは、そのまま保持され、Ｖ GSに応じた電
流が、ＥＬ駆動用ＴＦＴ１３０２を経由してＥＬ素子１
３０３に流れ続ける。The luminance of the EL element 1303, that is, the EL element
The amount of current flowing through the EL driving TFT 1302
VGSCan be controlled by VGSIs the storage capacity 1304
Which is input to the source signal line 1306
Signal (voltage). That is, the source signal line 1306
By controlling the signal (voltage) input to the
The luminance of the L element 1303 is controlled. Finally, the gate signal
The line 1305 is deselected and the switching TFT
The gate of the switching TFT 1301 is closed, and the switching TFT 130 is closed.
1 is turned off. At that time, the storage capacity 1304
The accumulated charge is retained. Therefore, the EL driving TFT
1302 VGSIs held as it is, and V GSDepending on the
The current flows through the EL driving TFT 1302 to the EL element 1
Continue to 303.
【００１１】以上の内容に関しては、SID99 Digest : P
372 :“Current Status and futureof Light-Emitting
Polymer Display Driven by Poly-Si TFT”、ASIA DISP
LAY98 : P217 :“High Resolution Light Emitting Pol
ymer Display Driven by Low Temperature Polysilicon
Thin Film Transistor with Integrated Driver”、Eu
ro Display99 Late News : P27 :“3.8 Green OLED wit
h Low TemperaturePoly-Si TFT”などに報告されてい
る。Regarding the above contents, SID99 Digest: P
372: “Current Status and futureof Light-Emitting
Polymer Display Driven by Poly-Si TFT ”, ASIA DISP
LAY98: P217: “High Resolution Light Emitting Pol
ymer Display Driven by Low Temperature Polysilicon
Thin Film Transistor with Integrated Driver ”, Eu
ro Display99 Late News: P27: “3.8 Green OLED wit
h Low Temperature Poly-Si TFT ”etc.
【００１２】ところで、ＥＬディスプレイの階調表現の
方法には、アナログ階調方式とデジタル階調方式とがあ
る。前者のアナログ階調方式の場合、ＥＬ駆動用ＴＦＴ
１３０２のＶGSを変化させて，ＥＬ素子１３０３に流れ
る電流を制御し、アナログ的に輝度を変化させる方法で
ある。対して、後者のデジタル階調方式では、ＥＬ駆動
用ＴＦＴのゲート・ソース間電圧は、ＥＬ素子１３０３
に全く電流が流れない範囲（点灯開始電圧以下）か、あ
るいは最大電流が流れる範囲（輝度飽和電圧以上）の２
段階でのみ動作する。すなわちＥＬ素子１３０３は、点
灯状態と消灯状態のみをとる。By the way, there are an analog gray scale method and a digital gray scale method as a gradation expression method of an EL display. In the case of the former analog gradation method, an EL driving TFT
1302 by changing the V GS of controlling the current flowing through the EL element 1303, a method of analogically changing the brightness. On the other hand, in the latter digital gradation method, the gate-source voltage of the EL driving TFT is changed by the EL element 1303.
Range where no current flows at all (below lighting start voltage) or range where maximum current flows (above brightness saturation voltage)
Only works in stages. That is, the EL element 1303 is in only the light-on state and the light-off state.
【００１３】ＥＬディスプレイにおいては、ＴＦＴのし
きい値等の特性のばらつきが表示に影響しにくいデジタ
ル階調方式が主に用いられる。しかし、デジタル階調方
式の場合、そのままでは点灯、消灯の２階調表示しか出
来ないため、別の方式と組み合わせて、多階調化を図る
技術が複数提案されている。In an EL display, a digital gray scale method is mainly used in which variation in characteristics such as a threshold value of a TFT does not affect display. However, in the case of the digital gradation method, only two gradation display of lighting and extinguishing can be performed as it is, so that a plurality of techniques for increasing the number of gradations in combination with another method have been proposed.
【００１４】そのうちの１つは、面積階調方式とデジタ
ル階調方式を組み合わせる方式である。面積階調方式と
は、点灯している部分の面積を制御して、階調を出す方
式である。つまり、１つの画素を複数のサブ画素に分割
し、点灯しているサブ画素の数や面積を制御して、階調
を表現している。One of them is a method that combines the area gradation method and the digital gradation method. The area gray scale method is a method of controlling the area of a lit portion to output a gray scale. That is, one pixel is divided into a plurality of sub-pixels, and the number and area of the lit sub-pixels are controlled to express gradation.
【００１５】図１４は、面積階調方式による階調表現を
行うための画素の構成例である。図１４（Ａ）におい
て、点線枠１４００にて囲まれた範囲が１画素分の回路
である。拡大図を図１４（Ｂ）に示している。１４０１
は第１のスイッチング用ＴＦＴ、１４０２は第２のスイ
ッチング用ＴＦＴ、１４０３は第１のＥＬ駆動用ＴＦ
Ｔ、１４０４は第２のＥＬ駆動用ＴＦＴ、１４０５は第
１のＥＬ素子、１４０６は第２のＥＬ素子、１４０７は
第３のＥＬ素子、１４０８は第１の保持容量、１４０９
は第２の保持容量、１４１０はゲート信号線、１４１１
は第１のソース信号線、１４１２は第２のソース信号
線、１４１３は電流供給線である。FIG. 14 shows an example of the configuration of a pixel for performing gradation expression by the area gradation method. In FIG. 14A, a range surrounded by a dotted frame 1400 is a circuit for one pixel. An enlarged view is shown in FIG. 1401
Denotes a first switching TFT, 1402 denotes a second switching TFT, and 1403 denotes a first EL driving TF.
T, 1404 is a second EL driving TFT, 1405 is a first EL element, 1406 is a second EL element, 1407 is a third EL element, 1408 is a first storage capacitor, 1409
Is a second storage capacitor, 1410 is a gate signal line, 1411
Denotes a first source signal line, 1412 denotes a second source signal line, and 1413 denotes a current supply line.
【００１６】階調表現の方法としては、まずゲート信号
線１４１０が選択されることで、第１のスイッチング用
ＴＦＴ１４０１、第２のスイッチング用ＴＦＴ１４０２
が導通状態となる。ソース信号線に信号が入力されてい
ないときは、いずれのＥＬ素子も点灯しない（階調
０）。第１のソース信号線１４１１に信号が入力される
と、第１のスイッチング用ＴＦＴ１４０１を経由して、
第１のＥＬ駆動用ＴＦＴ１４０３が導通状態となり、第
１のＥＬ素子１４０５に電流が供給され、点灯する。こ
のとき、第２のソース信号線１４１２には信号は入力さ
れておらず、第２のＥＬ素子１４０６、第３のＥＬ素子
１４０７は消灯状態である（階調１）。次に、第２のソ
ース信号線１４１２に信号が入力されると、第２のスイ
ッチング用ＴＦＴ１４０２を経由して、第２のＥＬ駆動
用ＴＦＴ１４０４が導通状態となり、第２のＥＬ素子１
４０６、第３のＥＬ素子１４０７に電流が供給され、点
灯する。このとき、第１のソース信号線１４１１には信
号は入力されておらず、第１のＥＬ素子１４０５は消灯
状態である（階調２）。最後に、第１のソース信号線１
４１１、第２のソース信号線１４１２の双方に信号が入
力されると、第１のスイッチング用ＴＦＴ１４０１、第
２のスイッチング用ＴＦＴ１４０２を経由して、第１の
ＥＬ駆動用ＴＦＴ１４０３、第２のＥＬ駆動用ＴＦＴ１
４０４が導通状態となり、第１のＥＬ素子１４０５、第
２のＥＬ素子１４０６、第３のＥＬ素子１４０７に電流
が供給され、点灯する。この段階で１画素分全てのＥＬ
素子が点灯状態となる（階調３）。以上のようにして、
図１４に示した画素においては、４段階の階調表現を行
うことが出来る。As a method of expressing gradation, first, a gate signal line 1410 is selected, so that a first switching TFT 1401 and a second switching TFT 1402 are selected.
Becomes conductive. When no signal is input to the source signal line, none of the EL elements is turned on (gray level 0). When a signal is input to the first source signal line 1411, the signal passes through the first switching TFT 1401,
The first EL driving TFT 1403 is turned on, a current is supplied to the first EL element 1405, and the first EL element 1405 is turned on. At this time, no signal is input to the second source signal line 1412, and the second EL element 1406 and the third EL element 1407 are off (gray level 1). Next, when a signal is input to the second source signal line 1412, the second EL driving TFT 1404 becomes conductive through the second switching TFT 1402, and the second EL element 1
406, a current is supplied to the third EL element 1407, and the third EL element 1407 is turned on. At this time, no signal is input to the first source signal line 1411 and the first EL element 1405 is off (gray level 2). Finally, the first source signal line 1
When a signal is input to both the source signal line 411 and the second source signal line 1412, the first EL driving TFT 1403 and the second EL driving via the first switching TFT 1401 and the second switching TFT 1402. TFT1 for
Current is supplied to the first EL element 1405, the second EL element 1406, and the third EL element 1407, and the light is turned on. At this stage, all EL for one pixel
The element is turned on (gray level 3). As described above,
The pixel shown in FIG. 14 can perform four-stage gradation expression.
【００１７】なお、図１４においては、点灯するＥＬ素
子の面積を明確にするため、第２、第３のＥＬ素子を分
割して示しているが、第１のＥＬ素子に対して２倍の面
積を有する第２のＥＬ素子のみを配置しても良いことは
言うまでもない。In FIG. 14, the second and third EL elements are separately shown in order to clarify the area of the EL element to be lit, but are twice as large as the first EL element. It goes without saying that only the second EL element having an area may be arranged.
【００１８】この方式の欠点としては、サブ画素の数を
多くすることに限界があるため、高解像度化や、多階調
化が難しいことである。面積階調方式については、Euro
Display 99 Late News : P71 :“TFT-LEPD with Image
Uniformity by Area Ratio Gray Scale”、IEDM 99 :
P107 :“Technology for Active Matrix Light Emittin
g Polymer Displays”、などに報告がされている。A disadvantage of this method is that it is difficult to increase the resolution and increase the number of gradations because there is a limit to increasing the number of sub-pixels. For the area gradation method, see Euro
Display 99 Late News: P71: “TFT-LEPD with Image
Uniformity by Area Ratio Gray Scale ”, IEDM 99:
P107: “Technology for Active Matrix Light Emittin
g Polymer Displays ”.
【００１９】もう１つの多階調化を図る方式として、時
間階調方式とデジタル階調方式を組み合わせる方式があ
る。時間階調方式とは、点灯している時間の差を利用し
て、階調を出す方式である。つまり、１フレーム期間
を、複数のサブフレーム期間に分割し、点灯しているサ
ブフレーム期間の数や長さを制御して、階調を表現して
いる。As another method for increasing the number of gradations, there is a method of combining a time gradation method and a digital gradation method. The time gray scale method is a method of outputting a gray scale by using a difference in lighting time. That is, one frame period is divided into a plurality of sub-frame periods, and the number and length of the lit sub-frame periods are controlled to express gradation.
【００２０】デジタル階調方式と面積階調方式と時間階
調方式を組み合わせた場合については、IDW'99 : P171
:“Low-Temperature Poly-Si TFT Driven Light-Emitt
ing-Polymer Displays and Digital Gray Scale for Un
iformity”に報告されている。When the digital gradation method, the area gradation method, and the time gradation method are combined, see IDW'99: P171.
: “Low-Temperature Poly-Si TFT Driven Light-Emitt
ing-Polymer Displays and Digital Gray Scale for Un
iformity ”.
【００２１】[0021]
【発明が解決しようとする課題】図１５は、デジタル階
調と時間階調とをくみあわせた駆動方法におけるタイミ
ングチャートである。図１５（Ａ）はアドレス（書き込
み）期間とサステイン（点灯）期間とが、サブフレーム
期間内で完全に分離しているのに対し、図１５（Ｂ）で
は分離していない。FIG. 15 is a timing chart in a driving method combining digital gray scale and time gray scale. In FIG. 15A, the address (writing) period and the sustain (lighting) period are completely separated within the sub-frame period, whereas in FIG. 15B, they are not separated.
【００２２】通常，時間階調を利用した駆動方法では，
ビット数に応じて各々アドレス（書き込み）期間とサス
テイン（点灯）期間とを設ける必要がある。アドレス
（書き込み）期間とサステイン（点灯）期間とが完全に
分離した駆動方法（各サブフレーム期間において、１画
面分のアドレス（書き込み）期間が完全に終了してから
サステイン（点灯）期間に入る方法）では，１フレーム
期間内でアドレス（書き込み）期間の占める割合が大き
くなり，またアドレス（書き込み）期間内でも、ある行
のゲート信号線が選択されている期間は、図１５（Ａ）
に示すように、他の行は書き込みも点灯も行われない状
態にある期間１５０１が生ずるため、デューティー比
（１フレーム期間におけるサステイン（点灯）期間の長
さの割合）が大きく低下する。アドレス（書き込み）期
間を短くするには動作クロック周波数を上げる以外にな
く、回路の動作マージン等を考えると、多階調化には限
界がある。対して、アドレス（書き込み）期間とサステ
イン（点灯）期間とを分離しない駆動方法では、たとえ
ばｋ行目のゲート信号線選択期間の終了後、直ちにｋ行
目のＥＬ素子はサステイン（点灯）期間に入るため、他
の行でゲート信号線が選択されている間にも、いずれか
の画素は点灯していることになる。よって、よりデュー
ティー比を高くするのには有利な駆動方法といえる。Normally, in a driving method using a time gray scale,
It is necessary to provide an address (write) period and a sustain (lighting) period in accordance with the number of bits. A driving method in which an address (write) period and a sustain (lighting) period are completely separated (a method of entering a sustain (lighting) period after an address (writing) period for one screen is completely completed in each subframe period) 15), the ratio of the address (write) period in one frame period increases, and also in the address (write) period, the period in which a gate signal line of a certain row is selected is shown in FIG.
As shown in (1), since a period 1501 occurs in which writing and lighting are not performed in other rows, the duty ratio (the ratio of the length of the sustain (lighting) period in one frame period) is greatly reduced. There is no other way to shorten the address (write) period than to increase the operation clock frequency, and there is a limit to the multi-gradation in consideration of the operation margin of the circuit. On the other hand, in the driving method in which the address (write) period and the sustain (lighting) period are not separated, for example, immediately after the k-th gate signal line selection period ends, the EL element on the kth row is switched to the sustain (lighting) period. Therefore, any one of the pixels is lit while the gate signal line is selected in another row. Therefore, it can be said that this is an advantageous driving method for further increasing the duty ratio.
【００２３】しかし、アドレス（書き込み）期間とサス
テイン（点灯）期間とが分離していない場合、以下のよ
うな問題が生ずる。１つのアドレス（書き込み）期間の
長さは、１行目のゲート信号線選択期間の開始から、最
終行のゲート信号線選択期間の終了までである。ある時
点では、異なる２つのゲート信号線の選択は行うことが
出来ないため、アドレス（書き込み）期間とサステイン
（点灯）期間とが分離していない駆動方法においては、
サステイン（点灯）期間は、少なくともアドレス（書き
込み）期間と同じかそれ以上の長さを必要とする。よっ
て、多階調化を図る際には、サステイン（点灯）期間の
最小単位が限られてしまう。図１５（Ｂ）において、最
下位ビット分のサブフレーム期間ＳＦ4でのアドレス
（書き込み）期間Ｔａ4が終了するまでの期間と、次の
フレーム期間での最初のアドレス（書き込み）期間が開
始してからの期間が重複しないだけの、１５０２で示さ
れる部分の長さが、この最小単位となり、これよりも短
いサステイン（点灯）期間を有する場合は、正常に表示
を行うことが出来ない。このサステイン（点灯）期間の
最小単位の長さＴｓminは、アドレス（書き込み）期間
の長さをＴａn、１ゲート信号線選択期間の長さをＴｇn
とすると、Ｔｓmin＝Ｔａn−Ｔｇnで表される。よっ
て、デジタル階調方式と時間階調方式を組み合わせた場
合、サステイン（点灯）期間は２のべき乗の比をもって
長さが決まることから、１フレーム期間の長さを考える
と、多階調化が困難になる。However, if the address (write) period and the sustain (lighting) period are not separated, the following problem occurs. The length of one address (write) period is from the start of the gate signal line selection period of the first row to the end of the gate signal line selection period of the last row. At a certain point in time, it is not possible to select two different gate signal lines. Therefore, in a driving method in which the address (write) period and the sustain (lighting) period are not separated,
The sustain (lighting) period needs to be at least as long as or longer than the address (writing) period. Therefore, when increasing the number of gradations, the minimum unit of the sustain (lighting) period is limited. In FIG. 15 (B), the the period until the address in the sub-frame period SF 4 least significant bits (writing) period Ta 4 is completed, the first address (writing) period starts at the next frame period If the length of the portion indicated by 1502, which does not overlap the subsequent periods, is the minimum unit, and if there is a sustain (lighting) period shorter than this, normal display cannot be performed. The sustain length Ts min the Granularity (lighting) period, an address (writing) the length of the length Ta n, 1 gate signal line selection period of time Tg n
When, as represented by Ts min = Ta n -Tg n. Therefore, when the digital gradation method and the time gradation method are combined, the length of the sustain (lighting) period is determined by a ratio of a power of two. It becomes difficult.
【００２４】[0024]
【本発明以前の技術】前述のタイミングチャートにおい
て、アドレス（書き込み）期間とサステイン（点灯）期
間とが分離していない場合には、サステイン（点灯）期
間の最小単位が制限されてしまうという問題点を述べ
た。この問題を解決するために、以下のような表示方法
が提案された。Prior to the present invention, if the address (write) period and the sustain (lighting) period are not separated from each other, the minimum unit of the sustain (lighting) period is limited. Said. To solve this problem, the following display methods have been proposed.
【００２５】図１６（Ａ）では、最小単位Ｔｓminより
も短いサステイン（点灯）期間Ｔｓ3が１フレーム期間
内に含まれているため、Ｔａ3の一部と、Ｔｓ3の終了直
後から開始している次のフレーム期間のＴａ1の一部
が、１６０１で示される範囲で重複している状態を示し
ている。このような重複部分では、同時に異なる行のゲ
ート信号線が選択されることになるため、正常に走査が
行われない。そこで、図１６（Ｂ）に示すように、最小
単位Ｔｓminよりも短いサステイン（点灯）期間の終了
後、アドレス（書き込み）期間が重複する期間で、ＥＬ
素子を非表示状態とする期間１６０２を設け、次のアド
レス（書き込み）期間の開始タイミングを先送りにす
る。このようにすることで、最小単位Ｔｓminよりも短
いサステイン（点灯）期間を含む場合にも、アドレス
（書き込み）期間の重複がなくなるため、表示を正常に
行うことが出来る。In FIG. 16A, since the sustain (lighting) period Ts 3 shorter than the minimum unit Ts min is included in one frame period, a part of Ta 3 and the start immediately after the end of Ts 3 are started. and it is part of the Ta 1 in the next frame period and is shows a state in which overlap with the range indicated by 1601. In such an overlapping portion, the gate signal lines in different rows are selected at the same time, so that scanning is not performed normally. Therefore, as shown in FIG. 16B, EL is a period in which the address (write) period overlaps after the end of the sustain (lighting) period shorter than the minimum unit Ts min.
A period 1602 in which the element is in a non-display state is provided, and the start timing of the next address (write) period is postponed. In this manner, even when a sustain (lighting) period shorter than the minimum unit Ts min is included, the display can be performed normally because the address (writing) period does not overlap.
【００２６】図１７は、特願平１１−３３８７８６（平
成１１年１１月２９日出願）に記載されている画素の構
成を示している。図１７（Ａ）において、点線枠１７０
０で囲まれた範囲が１画素分の回路である。図１７
（Ｂ）に拡大図を示す。図１３に示した画素の構成に加
えて、リセット用ＴＦＴ１７０５、リセット信号線１７
１２が追加された構成を有する。FIG. 17 shows a configuration of a pixel described in Japanese Patent Application No. 11-338786 (filed on November 29, 1999). In FIG. 17A, a dotted frame 170
A range surrounded by 0 is a circuit for one pixel. FIG.
(B) shows an enlarged view. In addition to the configuration of the pixel shown in FIG. 13, a reset TFT 1705 and a reset signal line 17
12 has the added configuration.
【００２７】図１７にて示した回路の動作について簡潔
に述べる。画像の表示に関する動作は、図１３に示した
ような従来の画素と同様である。前述の非表示期間を設
ける際に、リセット用ＴＦＴ１７０５およびリセット信
号線１７１２が用いられる。サステイン（点灯）期間で
は、ＥＬ駆動用ＴＦＴ１７０２に印加されるゲート・ソ
ース間電圧は、保持容量１７０４が保持している電荷に
よってまかなわれる。すなわち、ＥＬ駆動用ＴＦＴ１７
０２に印加されるゲート・ソース間電圧は、保持容量１
７０４の両端子間の電位差に等しい。サステイン（点
灯）期間が終了し、非表示期間を設けるには、リセット
信号線１７１２にリセット信号を入力して、リセット用
ＴＦＴ１７０５を導通状態にする。この動作により、リ
セット用ＴＦＴ１７０５のソース領域とドレイン領域と
の間の電位差、すなわち保持容量１７０４の両端子間の
電位差が０[Ｖ]となる。よってＥＬ駆動用ＴＦＴ１７０
２のゲート・ソース間電圧が０[Ｖ]となって非導通状態
となり、ＥＬ素子１７０３への電流供給が遮断される。
直ちにリセット用ＴＦＴ１７０５は非導通状態に戻る
が、保持容量１７０４の両端子間の電位差は０[Ｖ]のま
ま保持されるので、ＥＬ駆動用ＴＦＴ１７０２のゲート
・ソース間電圧も引き続き０[Ｖ]であり、その後新たに
画像信号が書き込まれるまでは、ＥＬ素子１７０３は点
灯しない。この非表示期間は、アドレス（書き込み）期
間の長さをｔａ、サステイン（点灯）期間の長さをｔ
ｓ、１ゲート信号線選択期間の長さをｔｇ（ｔａ、ｔ
ｓ、ｔｇ＞０）として、非表示期間の長さをｔｒ（ｔｒ
＞０）とすると、ｔｒ＝ｔａ−（ｔｓ＋ｔｇ）で求めら
れる長さを少なくとも有する。こうして、短いサステイ
ン（点灯）期間を挟んだアドレス（書き込み）期間の重
複を回避することが出来る。The operation of the circuit shown in FIG. 17 will be briefly described. The operation related to image display is the same as that of the conventional pixel as shown in FIG. When the above-described non-display period is provided, the reset TFT 1705 and the reset signal line 1712 are used. In the sustain (lighting) period, the gate-source voltage applied to the EL driving TFT 1702 is covered by the charge held by the storage capacitor 1704. That is, the EL driving TFT 17
02 is applied to the storage capacitor 1
704 is equal to the potential difference between the two terminals. To end the sustain (lighting) period and provide a non-display period, a reset signal is input to the reset signal line 1712 to make the reset TFT 1705 conductive. By this operation, the potential difference between the source region and the drain region of the reset TFT 1705, that is, the potential difference between both terminals of the storage capacitor 1704 becomes 0 [V]. Therefore, the EL driving TFT 170
The voltage between the gate and the source of No. 2 becomes 0 [V], the state becomes non-conductive, and the current supply to the EL element 1703 is cut off.
Although the reset TFT 1705 immediately returns to the non-conductive state, the potential difference between the two terminals of the storage capacitor 1704 is maintained at 0 [V], so that the gate-source voltage of the EL driving TFT 1702 is also continuously 0 [V]. The EL element 1703 does not turn on until a new image signal is written. In the non-display period, the length of the address (writing) period is ta, and the length of the sustain (lighting) period is t.
s, the length of one gate signal line selection period is tg (ta, t
s, tg> 0), and the length of the non-display period is tr (tr
> 0), it has at least the length determined by tr = ta− (ts + tg). In this way, it is possible to avoid overlap of the address (writing) period across the short sustain (lighting) period.
【００２８】しかしながら、図１７に示したような画素
を用いる場合、以下のような問題点がある。However, when the pixel shown in FIG. 17 is used, there are the following problems.
【００２９】ＥＬ駆動用ＴＦＴ１７０２にはＰチャネル
型を用いるのが望ましいことは前述のとおりである。通
常、Ｐチャネル型ＴＦＴの場合、しきい値電圧は負の値
をとる。故に、ＥＬ駆動用ＴＦＴ１７０２のゲート・ソ
ース間電圧が０[Ｖ]以上であれば、ドレイン電流はほと
んど流れない。しかし、ＥＬ駆動用ＴＦＴ１７０２は、
サステイン（点灯）期間中を通じてドレイン電流が流れ
るため、他のＴＦＴと比較して劣化しやすい条件にあ
る。これらの経時的劣化や、製造不良等が原因となっ
て、このしきい値電圧が正の値にシフトする場合があ
る。その場合、たとえゲート・ソース間電圧が０[Ｖ]で
あっても、ドレイン電流が流れてしまうことになる。As described above, it is desirable to use a P-channel type for the EL driving TFT 1702. Normally, in the case of a P-channel type TFT, the threshold voltage takes a negative value. Therefore, if the gate-source voltage of the EL driving TFT 1702 is 0 [V] or more, almost no drain current flows. However, the EL driving TFT 1702 is
Since a drain current flows throughout the sustain (lighting) period, the TFT is in a condition that is more likely to be deteriorated than other TFTs. The threshold voltage may shift to a positive value due to such deterioration over time, manufacturing defects, or the like. In that case, even if the gate-source voltage is 0 [V], a drain current flows.
【００３０】ここで、引き続き図１７を参照して、実際
にＥＬ駆動用ＴＦＴ１７０２のしきい値電圧が正の値に
シフトした場合について考える。まず、通常の信号の書
き込みを行っている期間において説明する。ソース信号
線１７０７から信号が入力され、黒表示（ＥＬ素子１７
０３が点灯しない）を行うときは、電流供給線１７０８
の電位よりも、ソース信号線１７０７から入力される信
号の電位を十分に高くとっておけば、確実にＥＬ駆動用
ＴＦＴ１７０２のゲート・ソース間電圧は正の値となる
ので、ドレイン電流は流れない。すなわち、外部から入
力する信号の制御によって、上記のような不良を有する
ＴＦＴが含まれる場合にも正常動作が可能となる。Referring now to FIG. 17, a case where the threshold voltage of the EL driving TFT 1702 actually shifts to a positive value will be considered. First, a description will be given of a period during which normal signal writing is performed. A signal is input from a source signal line 1707 and a black display (EL element 17
03 does not light), the current supply line 1708
If the potential of the signal input from the source signal line 1707 is set sufficiently higher than the potential of the source signal line 1707, the drain-current does not flow because the gate-source voltage of the EL driving TFT 1702 reliably has a positive value. . That is, by controlling a signal input from the outside, normal operation can be performed even when a TFT having the above-described defect is included.
【００３１】一方、非表示期間で、リセット用ＴＦＴ１
７０５を導通させてＥＬ素子１７０３への電流供給を遮
断する動作においては、リセット用ＴＦＴ１７０５によ
ってソース信号線１７０７の電位と電流供給線１７０８
の電位が等しくなる。よってＥＬ駆動用ＴＦＴ１７０２
のゲート・ソース間電圧は、このときは０[Ｖ]となり、
しきい値電圧が正の値にシフトしている場合には、ドレ
イン電流が流れ、ＥＬ素子１７０３が発光してしまう。
この場合、各信号線の電位を変えたとしても、対処する
ことは出来ない。On the other hand, in the non-display period, the reset TFT 1
In the operation of turning off the current supply to the EL element 1703 by turning on the current supply line 705, the potential of the source signal line 1707 and the current supply line 1708 are reset by the reset TFT 1705.
Become equal. Therefore, the EL driving TFT 1702
Is 0 [V] at this time,
When the threshold voltage has shifted to a positive value, a drain current flows and the EL element 1703 emits light.
In this case, even if the potential of each signal line is changed, no measure can be taken.
【００３２】そこで、本発明においては、前述のような
駆動方法を行う電子装置において、高いデューティー比
を確保し、かつ前述した最小単位よりも短いサステイン
（点灯）期間を有する場合にも正常に画像の表示を可能
とし、かつ前述のようなしきい値のシフト等が生じた場
合にも対処の可能な新規の駆動方法を提供することを課
題とする。Therefore, according to the present invention, in an electronic device that performs the above-described driving method, a high duty ratio is ensured, and even if a sustain (lighting) period shorter than the minimum unit described above is used, an image is normally displayed. It is an object of the present invention to provide a new driving method capable of displaying the above-mentioned condition and capable of coping with a case where the above-described shift of the threshold value occurs.
【００３３】また、本明細書中、ＴＦＴのしきい値のシ
フトが生じたもの、あるいは、特性に不良のあるものと
記載している場合は、ＴＦＴの特性がノーマリーオン
（ＴＦＴのゲート電極とソース領域との間の電位差が０
[Ｖ]の時に、ＴＦＴが導通状態をとること）であること
を意味するものとする。Further, in this specification, when a shift of the threshold value of the TFT occurs or the TFT has a poor characteristic, the TFT characteristic is normally on (the gate electrode of the TFT). Potential difference between the
[V], the TFT is in a conductive state).
【００３４】[0034]
【課題を解決するための手段】上述した課題を解決する
ために、本発明においては以下の手段を講じた。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention takes the following measures.
【００３５】図１に示すように、リセット用ＴＦＴ１０
５のソース領域とドレイン領域は、一方は電流供給線１
０８に、もう一方はゲート信号線１０６に電気的に接続
されている。また、スイッチング用ＴＦＴ１０１は、Ｅ
Ｌ駆動用ＴＦＴと同極性のものを用いるのが望ましい。As shown in FIG. 1, the reset TFT 10
5 is one of the current supply lines 1
08, the other is electrically connected to the gate signal line 106. Further, the switching TFT 101 has
It is desirable to use a TFT having the same polarity as the L driving TFT.
【００３６】本発明の特徴は、リセット用ＴＦＴ１０５
を導通状態にしたときのＥＬ駆動用ＴＦＴ１０２のゲー
ト・ソース間電圧を、ゲート信号線１０６の電位を変え
ることにより制御することが出来る点にある。このよう
な方法をとることにより、たとえＥＬ駆動用ＴＦＴ１０
２のしきい値電圧がシフトし、ノーマリーオンとなって
いる場合においても、ゲート信号線１０６の電位を変え
ることにより、ＥＬ駆動用ＴＦＴ１０２を確実に非導通
状態とすることが出来るので、ＥＬ素子１０３の電流が
流れにくいようにすることが可能となる。A feature of the present invention is that the reset TFT 105
Is turned on, the voltage between the gate and the source of the EL driving TFT 102 can be controlled by changing the potential of the gate signal line 106. By adopting such a method, even if the EL driving TFT 10
2, the EL driving TFT 102 can be reliably turned off by changing the potential of the gate signal line 106 even when the threshold voltage of the TFT 2 is normally on. It is possible to make it difficult for the current of the element 103 to flow.
【００３７】以下に、本発明の電子装置の構成について
記載する。Hereinafter, the configuration of the electronic device of the present invention will be described.
【００３８】請求項１に記載の本発明の電子装置は、ソ
ース信号線側駆動回路と、ゲート信号線側駆動回路と、
リセット信号線側駆動回路と、画素部とを有し、前記画
素部は、複数のソース信号線と、複数のゲート信号線
と、複数の電流供給線と、複数のリセット信号線と、複
数の画素とを有し、前記複数の画素はそれぞれ、スイッ
チング用トランジスタと、エレクトロルミネッセンス駆
動用トランジスタと、リセット用トランジスタと、保持
容量と、エレクトロルミネッセンス素子とを有し、前記
スイッチング用トランジスタのゲート電極は、前記複数
のゲート信号線のうちいずれか１本と電気的に接続さ
れ、前記スイッチング用トランジスタのソース領域とド
レイン領域とは、一方はソース信号線と電気的に接続さ
れ、残る一方は前記エレクトロルミネッセンス駆動用ト
ランジスタのゲート電極と電気的に接続され、前記リセ
ット用トランジスタのゲート電極は、リセット信号線と
電気的に接続され、前記リセット用トランジスタのソー
ス領域とドレイン領域とは、一方は前記複数のゲート信
号線のうちいずれか１本と電気的に接続され、残る一方
は前記エレクトロルミネッセンス駆動用トランジスタの
ゲート電極と電気的に接続され、前記保持容量は、一方
の電極は電流供給線と電気的に接続され、残る一方の電
極は、前記エレクトロルミネッセンス駆動用トランジス
タのゲート電極と電気的に接続され、前記エレクトロル
ミネッセンス駆動用トランジスタのソース領域とドレイ
ン領域とは、一方は電流供給線と電気的に接続され、残
る一方はエレクトロルミネッセンス素子の一方の電極と
電気的に接続されていることを特徴としている。The electronic device according to the first aspect of the present invention includes a source signal line side driving circuit, a gate signal line side driving circuit,
A reset signal line side driver circuit, and a pixel portion, wherein the pixel portion includes a plurality of source signal lines, a plurality of gate signal lines, a plurality of current supply lines, a plurality of reset signal lines, and a plurality of reset signal lines. A plurality of pixels, each of which has a switching transistor, an electroluminescence driving transistor, a reset transistor, a storage capacitor, and an electroluminescence element, and a gate electrode of the switching transistor A source region and a drain region of the switching transistor, one of which is electrically connected to a source signal line, and the other of which is electrically connected to any one of the plurality of gate signal lines. The reset transistor is electrically connected to a gate electrode of the luminescence drive transistor. The gate electrode is electrically connected to a reset signal line, and one of a source region and a drain region of the reset transistor is electrically connected to any one of the plurality of gate signal lines and remains. One is electrically connected to the gate electrode of the electroluminescence driving transistor, the storage capacitor is one of the electrodes is electrically connected to a current supply line, and the other electrode is the other electrode of the electroluminescence driving transistor. One of a source region and a drain region of the electroluminescence driving transistor is electrically connected to a gate electrode, and one is electrically connected to a current supply line, and the other is electrically connected to one electrode of the electroluminescence element. It is characterized by being connected.
【００３９】請求項２に記載の本発明の電子装置は、請
求項１に記載の電子装置において、前記エレクトロルミ
ネッセンス駆動用トランジスタのソース領域もしくはド
レイン領域と、エレクトロルミネッセンス素子の陽極と
が電気的に接続されているときは、前記スイッチング用
トランジスタの極性にはＰチャネル型を用い、前記エレ
クトロルミネッセンス駆動用トランジスタのソース領域
もしくはドレイン領域と、エレクトロルミネッセンス素
子の陰極とが電気的に接続されているときは、前記スイ
ッチング用トランジスタの極性にはＮチャネル型を用い
ることを特徴としている。According to a second aspect of the present invention, in the electronic device of the first aspect, the source region or the drain region of the electroluminescence driving transistor and the anode of the electroluminescence element are electrically connected. When connected, a P-channel type is used for the polarity of the switching transistor, and a source region or a drain region of the electroluminescence driving transistor is electrically connected to a cathode of the electroluminescence element. Is characterized in that an N-channel type is used for the polarity of the switching transistor.
【００４０】請求項３に記載の本発明の電子装置の駆動
方法は、１フレーム期間はｎ個のサブフレーム期間ＳＦ
1、ＳＦ2、・・・、ＳＦnを有し、前記ｎ個のサブフレ
ーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、
Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ
1、Ｔｓ2、・・・Ｔｓnとを有し、前記ｎ個のサブフレ
ーム期間のうち少なくとも１個のサブフレーム期間にお
いて、前記アドレス（書き込み）期間と前記サステイン
（点灯）期間が重複している期間を有し、サブフレーム
期間ＳＦm（１≦ｍ≦ｎ）でのアドレス（書き込み）期
間Ｔａmと、サブフレーム期間ＳＦm+1でのアドレス（書
き込み）期間Ｔａm+1とが重複する場合に、前記サブフ
レーム期間ＳＦmでのサステイン（点灯）期間ＳＦmの終
了後、前記アドレス（書き込み）期間Ｔａm+1の開始ま
での期間に非表示期間を有することを特徴としている。According to a third aspect of the present invention, there is provided a driving method of an electronic device according to the present invention, wherein one frame period includes n sub-frame periods SF.
1, SF 2, ···, have SF n, wherein n sub each frame period address (writing) period Ta 1,
Ta 2, ···, and Ta n, sustain (turn on) periods Ts
1, Ts 2, and a · · · Ts n, wherein at least one sub-frame period among the n sub-frame periods, the sustain (lighting) periods overlap with the address (writing) period have a duration which are, the address (writing) period Ta m in the sub-frame period SF m (1 ≦ m ≦ n ), an address (writing) period Ta m + 1 in the sub-frame period SF m + 1 overlap when, after the completion of the sustain (lighting) period SF m in the sub-frame period SF m, is characterized by having a non-display period in the period leading up to the start of the address (writing) period Ta m + 1.
【００４１】請求項４に記載の本発明の電子装置の駆動
方法は、１フレーム期間はｎ個のサブフレーム期間ＳＦ
1、ＳＦ2、・・・、ＳＦnを有し、前記ｎ個のサブフレ
ーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、
Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ
1、Ｔｓ2、・・・Ｔｓnとを有し、前記ｎ個のサブフレ
ーム期間のうち少なくとも１個のサブフレーム期間にお
いて、前記アドレス（書き込み）期間と前記サステイン
（点灯）期間が重複している期間を有し、ｊ（０＜ｊ）
フレーム目のサブフレーム期間ＳＦnでのアドレス（書
き込み）期間Ｔａnと、ｊ＋１フレーム目のサブフレー
ム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1とが重
複する場合に、ｊフレーム目のサブフレーム期間ＳＦn
でのサステイン（点灯）期間ＳＦnの終了後、前記ｊ＋
１フレーム目のサブフレーム期間ＳＦ1でのアドレス
（書き込み）期間Ｔａ1の開始までの期間に非表示期間
を有することを特徴としている。According to a fourth aspect of the present invention, in the driving method of the electronic device according to the present invention, one frame period includes n sub-frame periods SF.
1, SF 2, ···, have SF n, wherein n sub each frame period address (writing) period Ta 1,
Ta 2, ···, and Ta n, sustain (turn on) periods Ts
1, Ts 2, and a · · · Ts n, wherein at least one sub-frame period among the n sub-frame periods, the sustain (lighting) periods overlap with the address (writing) period J (0 <j)
If the address (writing) period Ta n in the subframe period SF n th frame, an address (writing) period Ta 1 in the j + 1 th frame of the sub-frame periods SF 1 overlap, j-th frame of the sub-frame Period SF n
After the end of the sustain (lighting) period SF n at
Is characterized by having a non-display period in the period leading up to the start address (writing) period Ta 1 in the first frame of sub-frame periods SF 1.
【００４２】請求項５に記載の本発明の電子装置の駆動
方法は、１フレーム期間はｎ個のサブフレーム期間ＳＦ
1、ＳＦ2、・・・、ＳＦnを有し、前記ｎ個のサブフレ
ーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、
Ｔａ2、・・・、Ｔａnと、サステイン（点灯）期間Ｔｓ
1、Ｔｓ2、・・・Ｔｓnとを有し、あるサブフレーム期
間ＳＦk（１≦ｋ≦ｎ）において、アドレス（書き込
み）期間の長さをｔａk、サステイン（点灯）期間の長
さをｔｓk、１ゲート信号線選択期間の長さをｔｇ（ｔ
ａk、ｔｓk、ｔｇ＞０）として、ｔａk＞ｔｓk＋ｔｇが
成立するとき、ＳＦkの有する非表示期間の長さをｔｒk
（ｔｒk＞０）とすると、常に、ｔｒk≧ｔａk−（ｔｓk
＋ｔｇ）が成立することを特徴としている。According to a fifth aspect of the present invention, there is provided a driving method of an electronic device according to the present invention, wherein one frame period includes n sub-frame periods SF.
1, SF 2, ···, have SF n, wherein n sub each frame period address (writing) period Ta 1,
Ta 2, ···, and Ta n, sustain (turn on) periods Ts
1, Ts 2, and a · · · Ts n, at subframe period SF k (1 ≦ k ≦ n ), the length of the address (writing) period ta k, sustain (lighting) period length Is ts k , and the length of one gate signal line selection period is tg (t
a k, ts k, as tg> 0), when the ta k> ts k + tg is satisfied, the length of the non-display period having the SF k tr k
If (tr k > 0), then tr k ≧ ta k − (ts k
+ Tg).
【００４３】請求項６に記載の本発明の電子装置の駆動
方法は、請求項３乃至請求項５のいずれか１項に記載の
電子装置の駆動方法において、前記非表示期間において
は、リセット信号線駆動回路からの信号が入力され、リ
セット用トランジスタが導通することによって、前記エ
レクトロルミネッセンス駆動用トランジスタが非導通状
態となり、前記リセット用トランジスタが非導通状態に
戻った後も、次にソース信号線からの信号の書き込みが
行われるまでの間、前記エレクトロルミネッセンス駆動
用トランジスタのゲート電圧が、前記保持容量によって
保持されることを特徴としている。According to a sixth aspect of the present invention, in the method of driving an electronic device according to any one of the third to fifth aspects, a reset signal is supplied during the non-display period. When the signal from the line driving circuit is input and the reset transistor is turned on, the electroluminescence driving transistor is turned off, and after the reset transistor returns to the off state, the next source signal line The gate voltage of the electroluminescence driving transistor is held by the holding capacitor until a signal is written from the storage capacitor.
【００４４】請求項７に記載の本発明の電子装置の駆動
方法は、請求項３乃至請求項６のいずれか１項に記載の
電子装置の駆動方法において、前記非表示期間中は、画
像信号に関わらずエレクトロルミネッセンス素子が消灯
することを特徴としている。According to a seventh aspect of the present invention, there is provided a method of driving an electronic device according to any one of the third to sixth aspects, wherein the image signal is supplied during the non-display period. Regardless of this, the electroluminescent element is turned off regardless of this.
【００４５】請求項８に記載の本発明の電子装置の駆動
方法は、請求項３乃至請求項７のいずれか１項に記載の
電子装置の駆動方法において、前記非表示期間におけ
る、前記エレクトロルミネッセンス駆動用トランジスタ
のゲート電圧は、電流供給線の電位と、非選択状態にあ
るゲート信号線の電位との差によって決定されることを
特徴としている。According to an eighth aspect of the present invention, in the driving method of the electronic device according to any one of the third to seventh aspects, the electroluminescence during the non-display period is provided. The gate voltage of the driving transistor is determined by the difference between the potential of the current supply line and the potential of the gate signal line in a non-selected state.
【００４６】請求項９に記載の本発明の電子装置の駆動
方法は、請求項３乃至請求項８のいずれか１項に記載の
電子装置の駆動方法において、前記エレクトロルミネッ
センス駆動用トランジスタの極性がＮチャネル型である
場合には、前記非選択状態にあるゲート信号線には、前
記電流供給線の電位に対し、前記エレクトロルミネッセ
ンス駆動用トランジスタのしきい値電圧よりも低い電位
が入力されることを特徴としている。According to a ninth aspect of the present invention, there is provided a method of driving an electronic device according to any one of the third to eighth aspects, wherein the polarity of the electroluminescence driving transistor is changed. In the case of an N-channel type, a potential lower than a threshold voltage of the electroluminescence driving transistor with respect to a potential of the current supply line is input to the gate signal line in the non-selected state. It is characterized by.
【００４７】請求項１０に記載の本発明の電子装置の駆
動方法は、請求項３乃至請求項８のいずれか１項に記載
の電子装置の駆動方法において、前記エレクトロルミネ
ッセンス駆動用トランジスタの極性がＰチャネル型であ
る場合には、前記非選択状態にあるゲート信号線には、
前記電流供給線の電位に対し、前記エレクトロルミネッ
センス駆動用トランジスタのしきい値電圧よりも高い電
位が入力されることを特徴としている。According to a tenth aspect of the present invention, in the driving method of the electronic device according to any one of the third to eighth aspects, the polarity of the electroluminescence driving transistor is changed. In the case of the P-channel type, the gate signal line in the non-selected state includes:
The present invention is characterized in that a potential higher than a threshold voltage of the electroluminescence driving transistor is input to the potential of the current supply line.
【００４８】[0048]
【発明の実施の形態】以下に本発明の実施形態について
述べる。Embodiments of the present invention will be described below.
【００４９】特願平１１−３３８７８６に記載されてい
る画素は、図１７に示すように、リセット用ＴＦＴ１７
０５のソース領域とドレイン領域は、一方は電流供給線
１７０８に、もう一方はＥＬ駆動用ＴＦＴ１７０２のゲ
ート電極に電気的に接続されており、リセット用ＴＦＴ
１７０５のゲート電極は、リセット信号線１７１２に電
気的に接続されていた。The pixel described in Japanese Patent Application No. 11-338786 has a reset TFT 17 as shown in FIG.
One of the source region and the drain region of the TFT 05 is electrically connected to the current supply line 1708 and the other is electrically connected to the gate electrode of the TFT 1702 for EL driving.
The gate electrode 1705 was electrically connected to the reset signal line 1712.
【００５０】本発明の画素は、図１に示すように、リセ
ット用ＴＦＴ１０５のソース領域とドレイン領域は、一
方は電流供給線１０８に、もう一方はゲート信号線１０
６に電気的に接続されている。In the pixel of the present invention, as shown in FIG. 1, one of the source region and the drain region of the reset TFT 105 is connected to the current supply line 108 and the other is connected to the gate signal line 10.
6 are electrically connected.
【００５１】続いて、各配線における電位のパターンに
ついて述べる。図２を参照する。図２（Ａ）はリセット
信号線の電位を示している。図２（Ｂ）は、図１７に示
した、特願平１１−３３８７８６に記載されている画素
を用いて、非表示期間を伴う駆動を行う場合の各配線の
電位を示している。図２（Ｃ）は、本発明の構成を有す
る画素を用いて前述の、非表示期間を伴う駆動を行う場
合の各配線の電位を示している。まず図２（Ｂ）の場合
について、順を追って説明する。なお、各部の電位を明
確に示すため、スイッチング用ＴＦＴにはＮチャネル型
を、ＥＬ駆動用ＴＦＴとリセット用ＴＦＴにはＰチャネ
ル型を用いたものとして説明する。Next, the pattern of the potential in each wiring will be described. Please refer to FIG. FIG. 2A illustrates the potential of the reset signal line. FIG. 2B shows the potential of each wiring when driving is performed with a non-display period using the pixel described in Japanese Patent Application No. 11-338786 shown in FIG. FIG. 2C shows the potential of each wiring in the case where the above-described driving with a non-display period is performed using a pixel having the structure of the present invention. First, the case of FIG. 2B will be described step by step. Note that, in order to clearly show the potential of each part, the description will be made assuming that an N-channel type is used for the switching TFT and a P-channel type is used for the EL driving TFT and the reset TFT.
【００５２】図２（Ａ）に示す信号波形２０１は、リセ
ット用ＴＦＴ１７０５にＰチャネル型を用いた場合であ
り、電位が下がったとき、リセット用ＴＦＴ１７０５が
導通状態となる。リセット用ＴＦＴ１７０５にＮチャネ
ル型を用いた場合には、図２（Ａ）の波形２０１は逆と
なる。A signal waveform 201 shown in FIG. 2A is a case where a P-channel type is used for the reset TFT 1705, and when the potential drops, the reset TFT 1705 becomes conductive. When the N-channel type is used for the reset TFT 1705, the waveform 201 in FIG.
【００５３】次に、ゲート信号線１７０６の電位２０２
について述べる。図２（Ｂ）の場合、スイッチング用Ｔ
ＦＴ１７０１はＮチャネル型を用いているものとしてい
る。したがって、ゲート信号線１７０６が選択されると
きは電位が上がり、スイッチング用ＴＦＴ１７０１が導
通状態となる。Next, the potential 202 of the gate signal line 1706 is
Is described. In the case of FIG.
The FT 1701 uses an N-channel type. Therefore, when the gate signal line 1706 is selected, the potential increases, and the switching TFT 1701 is turned on.
【００５４】ソース信号線１７０７の電位２０４は、ス
イッチング用ＴＦＴ１７０１を経由して、ＥＬ駆動用Ｔ
ＦＴ１７０２や保持容量１７０４に入力される。The potential 204 of the source signal line 1707 passes through the switching TFT 1701 and passes through the EL driving TFT 1701.
The data is input to the FT 1702 and the storage capacitor 1704.
【００５５】スイッチング用ＴＦＴ１７０１が導通状態
になると、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電
位２０３は、ソース信号線１７０７の電位２０４に等し
くなる。図２においては、スイッチング用ＴＦＴ１７０
１が導通状態となった点では、ソース信号線１７０７の
電位２０４はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１
７０２のゲート電極の電位２０３は下がる。このとき、
ＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧の絶
対値が大きくなり、ＥＬ駆動用ＴＦＴ１７０２は導通状
態となる。よってＥＬ素子１７０３に電流が流れて点灯
する。ソース信号線１７０７の電位２０４がＨｉ信号の
場合は、ＥＬ素子１７０３は点灯しない。When the switching TFT 1701 is turned on, the potential 203 of the gate electrode of the EL driving TFT 1702 becomes equal to the potential 204 of the source signal line 1707. In FIG. 2, the switching TFT 170
Since the potential 204 of the source signal line 1707 is the LO signal at the point where the TFT 1 is turned on, the EL driving TFT 1
The potential 203 of the gate electrode 702 decreases. At this time,
The absolute value of the gate-source voltage of the EL driving TFT 1702 increases, and the EL driving TFT 1702 becomes conductive. Therefore, a current flows through the EL element 1703 to light it. When the potential 204 of the source signal line 1707 is a Hi signal, the EL element 1703 is not turned on.
【００５６】続いて、図２中、破線Ｘ−Ｘ'で示される
タイミングで、リセット信号線１７１２にＬＯ信号が入
力され、リセット用ＴＦＴ１７０５が導通状態となる。
この動作により、ＥＬ駆動用ＴＦＴ１７０２のゲート電
極の電位２０３は電流供給線１７０８の電位２０５に等
しくなり、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（Ｅ
Ｌ駆動用ＴＦＴ１７０２のソース領域に対するゲート電
極の電位）は０[Ｖ]となる。すなわち、ＥＬ駆動用ＴＦ
Ｔ１７０２のしきい値電圧が正の値にシフトしている場
合には、ＥＬ駆動用ＴＦＴ１７０２のゲート電圧（ＥＬ
駆動用ＴＦＴ１７０２のソース領域に対するゲート電極
の電位）が０[Ｖ]となる点では導通していることにな
り、非表示期間もＥＬ素子１７０３には電流が流れてし
まう。これでは、正常に非表示期間を設けることはでき
ない。Subsequently, at the timing indicated by the broken line XX ′ in FIG. 2, the LO signal is input to the reset signal line 1712, and the reset TFT 1705 is turned on.
With this operation, the potential 203 of the gate electrode of the EL driving TFT 1702 becomes equal to the potential 205 of the current supply line 1708, and the gate voltage (E
The potential of the gate electrode with respect to the source region of the L driving TFT 1702 is 0 [V]. That is, the EL driving TF
When the threshold voltage of T1702 is shifted to a positive value, the gate voltage (EL
At a point where the potential of the gate electrode with respect to the source region of the driving TFT 1702 becomes 0 [V], conduction occurs, and a current flows through the EL element 1703 even in a non-display period. In this case, the non-display period cannot be normally provided.
【００５７】続いて、図２（Ｃ）の場合について説明す
る。こちらの場合は、スイッチング用ＴＦＴ、ＥＬ駆動
用ＴＦＴ、リセット用ＴＦＴには、ともにＰチャネル型
を用いているものとして各部の電位を説明する。Next, the case of FIG. 2C will be described. In this case, the switching TFT, the EL driving TFT, and the reset TFT all use a P-channel type, and the potential of each unit will be described.
【００５８】まず、ゲート信号線１０６の電位２０６に
ついて述べる。前述の通り、スイッチング用ＴＦＴ１０
１はＰチャネル型を用いているので、ゲート信号線１０
６が選択されるときは電位が下がり、スイッチング用Ｔ
ＦＴ１０１が導通状態となる。First, the potential 206 of the gate signal line 106 will be described. As described above, the switching TFT 10
1 is a P-channel type, so that the gate signal line 10
6 is selected, the potential drops and the switching T
FT101 becomes conductive.
【００５９】ソース信号線１０７の電位２０８は、スイ
ッチング用ＴＦＴ１０１を経由して、ＥＬ駆動用ＴＦＴ
１０２や保持容量１０４に入力される。The potential 208 of the source signal line 107 passes through the switching TFT 101 and passes through the EL driving TFT.
102 and the storage capacitor 104.
【００６０】スイッチング用ＴＦＴ１０１が導通状態に
なると、ＥＬ駆動用ＴＦＴ１０３のゲート電極の電位２
０７は、ソース信号線１０７の電位２０８に等しくな
る。図２においては、スイッチング用ＴＦＴ１０１が導
通状態となった点では、ソース信号線１０７の電位２０
８はＬＯ信号であるから、ＥＬ駆動用ＴＦＴ１０２のゲ
ート電極の電位２０７は下がる。このとき、ＥＬ駆動用
ＴＦＴ１０２のゲート・ソース間電圧の絶対値が大きく
なり、ＥＬ駆動用ＴＦＴ１０２は導通状態となる。よっ
てＥＬ素子１０３に電流が流れて点灯する。ソース信号
線１０７の電位２０８がＨｉ信号の場合は、ＥＬ素子１
０３は点灯しない。When the switching TFT 101 becomes conductive, the potential 2 of the gate electrode of the EL driving TFT 103 becomes
07 becomes equal to the potential 208 of the source signal line 107. In FIG. 2, at the point where the switching TFT 101 is turned on, the potential 20
Since 8 is an LO signal, the potential 207 of the gate electrode of the EL driving TFT 102 decreases. At this time, the absolute value of the gate-source voltage of the EL driving TFT 102 increases, and the EL driving TFT 102 becomes conductive. Therefore, a current flows through the EL element 103 to light it. When the potential 208 of the source signal line 107 is a Hi signal, the EL element 1
03 does not light.
【００６１】続いて、図２中、破線Ｘ−Ｘ'で示される
タイミングで、リセット信号線１１２にＬＯ信号が入力
され、リセット用ＴＦＴ１０５が導通状態となる。この
とき、ＥＬ駆動用ＴＦＴ１０２のゲート電極の電位２０
７は、ゲート信号線１０６の電位２０６に等しくなる。
ここで、ＥＬ駆動用ＴＦＴがノーマリーオンとなってい
る場合には、ゲート・ソース間電圧を正の値（Ｐチャネ
ル型の場合）とし、確実にＯＦＦするようにしてやれば
よい。よって、ゲート信号線１０６の電位２０６を、Ｅ
Ｌ駆動用ＴＦＴ１０２のしきい値のシフト量に合わせて
高めにしておくことにより、ＥＬ駆動用ＴＦＴ１０２の
ゲート・ソース間電圧は正の値をとることができる。よ
って、図２（Ｂ）の場合と異なり、仮にＥＬ駆動用ＴＦ
Ｔ１０２のしきい値電圧が正の値にシフトしていたとし
ても、電流を流れないようにすることが出来る。Subsequently, at the timing shown by the broken line XX ′ in FIG. 2, the LO signal is input to the reset signal line 112, and the reset TFT 105 is turned on. At this time, the potential 20 of the gate electrode of the EL driving TFT 102 is used.
7 is equal to the potential 206 of the gate signal line 106.
Here, when the EL driving TFT is normally on, the gate-source voltage may be set to a positive value (in the case of a P-channel type) so as to be surely turned off. Therefore, the potential 206 of the gate signal line 106 is changed to E
The gate-source voltage of the EL driving TFT 102 can have a positive value by increasing the threshold value in accordance with the shift amount of the threshold value of the L driving TFT 102. Therefore, unlike the case of FIG.
Even if the threshold voltage of T102 shifts to a positive value, current can be prevented from flowing.
【００６２】リセット用ＴＦＴ１０５が非導通状態に戻
った後も、このときのＥＬ駆動用ＴＦＴ１０２のゲート
・ソース間電圧は、保持容量１０４によって保持されて
いるため、ＥＬ素子１０３は、次のサブフレーム期間
で、画素への信号の書き込みが行われるまでの間は、消
灯状態が続く。Even after the reset TFT 105 returns to the non-conducting state, the voltage between the gate and the source of the EL driving TFT 102 at this time is held by the holding capacitor 104, so that the EL element 103 remains in the next subframe. During the period, the light-off state continues until a signal is written to the pixel.
【００６３】次に、画素を構成するＴＦＴの極性と各部
の電位との関係について説明する。Next, the relationship between the polarity of the TFT constituting the pixel and the potential of each part will be described.
【００６４】（１）ＥＬ駆動用ＴＦＴにＮチャネル型を
用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に
非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１
０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧
より低くしておく必要がある。このとき、ＥＬ駆動用Ｔ
ＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が
導通することにより、ゲート信号線１０６の電位ＶGと
なり、ソース電位は電流供給線１０８の電位ＶCULとな
る。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリー
オンである場合には、少なくともＶ G＜ＶCULとしなけれ
ばならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆
動用ＴＦＴ１０２の劣化に伴って、任意に変更するもの
であるが、この場合、劣化が進行すれば、ＶGは低くす
る方向に向かうことになる。よってこの場合にスイッチ
ング用ＴＦＴ１０１がいかなる場合にも非導通状態とな
るためには、スイッチング用ＴＦＴ１０１のゲート電
位、すなわちゲート信号線１０６の電位ＶGが低い値を
とっても常に非導通状態でなければならない。このこと
から、スイッチング用ＴＦＴ１０１にはＮチャネル型を
用いるのが望ましい。(1) Use an N-channel TFT for the EL driving TFT
In the non-display period, the EL driving TFT 102
In order to make the non-conducting state, the EL driving TFT 1
02 gate-source voltage VGSEnsures the threshold voltage
Must be lower. At this time, the EL driving T
The gate potential of the FT 102 is determined by the reset TFT 105.
By conducting, the potential V of the gate signal line 106 is increased.GWhen
And the source potential is the potential V of the current supply line 108.CULTona
You. Therefore, the EL driving TFT 102 is normally
If on, at least V G<VCULTonari
Must. Potential V of gate signal line 106GIs EL drive
Arbitrarily changed with the deterioration of the active TFT 102
In this case, if the deterioration proceeds, VGIs low
Direction. So in this case the switch
In any case, the switching TFT 101 becomes non-conductive.
For this purpose, the gate voltage of the switching TFT 101 is
, That is, the potential V of the gate signal line 106GLower value
It must always be in a non-conductive state. this thing
Therefore, an N-channel type is used for the switching TFT 101.
It is desirable to use.
【００６５】（２）ＥＬ駆動用ＴＦＴにＰチャネル型を
用いる場合 非表示期間において、ＥＬ駆動用ＴＦＴ１０２が確実に
非導通状態となるようにするには、ＥＬ駆動用ＴＦＴ１
０２のゲート・ソース間電圧ＶGSを確実にしきい値電圧
より高くしておく必要がある。このとき、ＥＬ駆動用Ｔ
ＦＴ１０２のゲート電位は、リセット用ＴＦＴ１０５が
導通することにより、ゲート信号線１０６の電位ＶGと
なり、ソース電位は電流供給線１０８の電位ＶCULとな
る。よって、今、ＥＬ駆動用ＴＦＴ１０２がノーマリー
オンである場合には、少なくともＶ G＞ＶCULとしなけれ
ばならない。ゲート信号線１０６の電位ＶGは、ＥＬ駆
動用ＴＦＴ１０２の劣化に伴って、任意に変更するもの
であるが、この場合、劣化が進行すれば、ＶGは高くす
る方向に向かうことになる。よってこの場合にスイッチ
ング用ＴＦＴ１０１がいかなる場合にも非導通状態とな
るためには、スイッチング用ＴＦＴ１０１のゲート電
位、すなわちゲート信号線１０６の電位ＶGが高い値を
とっても常に非導通状態でなければならない。このこと
から、スイッチング用ＴＦＴ１０１にはＰチャネル型を
用いるのが望ましい。(2) P-channel type TFT for EL drive
In the non-display period, the EL driving TFT 102
In order to make the non-conducting state, the EL driving TFT 1
02 gate-source voltage VGSEnsures the threshold voltage
Must be higher. At this time, the EL driving T
The gate potential of the FT 102 is determined by the reset TFT 105.
By conducting, the potential V of the gate signal line 106 is increased.GWhen
And the source potential is the potential V of the current supply line 108.CULTona
You. Therefore, the EL driving TFT 102 is normally
If on, at least V G> VCULTonari
Must. Potential V of gate signal line 106GIs EL drive
Arbitrarily changed with the deterioration of the active TFT 102
In this case, if the deterioration proceeds, VGIs expensive
Direction. So in this case the switch
In any case, the switching TFT 101 becomes non-conductive.
For this purpose, the gate voltage of the switching TFT 101 is
, That is, the potential V of the gate signal line 106GHas a high value
It must always be in a non-conductive state. this thing
Therefore, a P-channel type is used for the switching TFT 101.
It is desirable to use.
【００６６】なお、リセット用ＴＦＴ１０５の極性は特
に問わないが、リセット用ＴＦＴ１０５のソース・ドレ
イン間の電圧を考えると、上記（１）の場合にはＮチャ
ネル型を、（２）の場合にはＰチャネル型を用いるのが
望ましい。The polarity of the reset TFT 105 is not particularly limited. Considering the voltage between the source and the drain of the reset TFT 105, the N-channel type is used in the above (1), and the N-channel type is used in the above (2). It is desirable to use a P-channel type.
【００６７】なお、図１においては、リセット用ＴＦＴ
１０５のソース領域とドレイン領域とのうちの一方と、
スイッチング用ＴＦＴ１０１のゲート電極は、いずれも
同じゲート信号線１０６と電気的に接続されているが、
このリセット用ＴＦＴ１０５のソース領域とドレイン領
域とのうちの一方は、図１中のゲート信号線１０６に限
らず、いずれのゲート信号線と接続されていても良い。In FIG. 1, the reset TFT is used.
105 one of the source region and the drain region;
Although the gate electrodes of the switching TFT 101 are all electrically connected to the same gate signal line 106,
One of the source region and the drain region of the reset TFT 105 is not limited to the gate signal line 106 in FIG. 1 and may be connected to any gate signal line.
【００６８】また、本実施形態においては、時間階調方
式とデジタル階調方式を組み合わせた駆動方法の場合に
ついてのみ述べてきたが、本発明の本質である、リセッ
ト用ＴＦＴの配置に関しては、他の駆動方法による場合
にも適用できる。むろん、前述の面積階調方式とデジタ
ル階調方式を組み合わせた駆動方法や、面積階調方式と
デジタル階調方式と時間階調方式を組み合わせた駆動方
法にも適用できる。Further, in the present embodiment, only the case of the driving method combining the time gray scale method and the digital gray scale method has been described. However, the arrangement of the reset TFT, which is the essence of the present invention, is not described. Can be applied. Needless to say, the present invention can be applied to a driving method in which the area gray scale method and the digital gray scale method are combined and a driving method in which the area gray scale method, the digital gray scale method, and the time gray scale method are combined.
【００６９】[0069]
【実施例】以下に本発明の実施例について記述する。Embodiments of the present invention will be described below.
【００７０】[実施例１]図３（Ａ）は、本実施例にて示
す電子装置の全体の回路構成例である。基板３５０の中
央に画素部３５１が配置されている。画素部３５１の上
側には、ソース信号線を制御するためのソース信号線駆
動回路３５２が配置されている。画素部３５１の左側に
は、ゲート信号線を制御するためのゲート信号線駆動回
路３５３が配置されている。画素部３５１の右側には、
リセット信号線を制御するためのリセット信号線駆動回
路３５４が配置されている。画素部３５１において、点
線枠３００で囲まれた部分が、１画素分の回路である。
拡大図を図３（Ｂ）に示す。各部の名称は図１（Ｂ）と
同様であるのでここでは省略する。[Embodiment 1] FIG. 3A is an example of the entire circuit configuration of the electronic device shown in this embodiment. A pixel portion 351 is arranged at the center of the substrate 350. A source signal line driver circuit 352 for controlling a source signal line is provided above the pixel portion 351. A gate signal line driver circuit 353 for controlling a gate signal line is provided on the left side of the pixel portion 351. On the right side of the pixel portion 351,
A reset signal line driver circuit 354 for controlling the reset signal line is provided. In the pixel portion 351, a portion surrounded by a dotted frame 300 is a circuit for one pixel.
An enlarged view is shown in FIG. The names of the respective parts are the same as those in FIG.
【００７１】続いて、実際の駆動について述べる。本実
施例では、デジタル階調と時間階調を組み合わせた方法
で、ｋビット（２k）の階調を表現することとする。説
明では、簡単のため、ｋ＝３として、３ビットの階調表
現を行う場合を例にとって説明する。回路は図３に示し
た回路を参照する。Next, the actual driving will be described. In the present embodiment, k-bit (2 k ) gray scale is expressed by a method combining digital gray scale and time gray scale. In the description, for the sake of simplicity, a case where 3-bit gradation expression is performed with k = 3 will be described as an example. The circuit refers to the circuit shown in FIG.
【００７２】図４に、本実施例で説明する３ビットの階
調表現におけるタイミングチャートを示す。１フレーム
期間は３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割さ
れ、それぞれのサブフレーム期間はアドレス（書き込
み）期間Ｔａ1〜Ｔａ3とサステイン（点灯）期間Ｔｓ1
〜Ｔｓ3とを有する。サステイン（点灯）期間の長さ
は、２のべき乗で長さが設定されており、図４において
は、Ｔｓ1：Ｔｓ2：Ｔｓ3＝２2：２1：２0となってい
る。また、アドレス（書き込み）期間は、１行目のゲー
ト信号線が選択されてから、最終行のゲート信号線の選
択が終了するまでの期間であるので，Ｔａ1〜Ｔａ3は全
て等長である。FIG. 4 shows a timing chart in the 3-bit gradation expression described in this embodiment. One frame period is divided into three sub-frame periods SF 1 to SF 3 , and each sub-frame period is composed of an address (writing) period Ta 1 to Ta 3 and a sustain (lighting) period Ts 1.
And a ~Ts 3. The length of the sustain (lighting) period is set to a power of 2, and in FIG. 4, Ts 1 : Ts 2 : Ts 3 = 2 2 : 2 1 : 2 0 . Further, the address (write) period is a period from the time when the gate signal line of the first row is selected to the time when the selection of the gate signal line of the last row is completed, so that Ta 1 to Ta 3 are all of equal length. is there.
【００７３】ここで、最下位ビット分のサステイン（点
灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔａ3より
も短い。よって、図４（Ａ）に示すように、サステイン
（点灯）期間Ｔｓ3の終了後、直ちに次のフレーム期間
のアドレス（書き込み）期間Ｔａ1に移行すると、異な
るサブフレーム期間のアドレス（書き込み）期間が重複
する期間が生ずる。この期間では、同時に複数のゲート
信号線の選択が行われることになるので、正常な画像の
表示は出来ない。Here, the sustain (lighting) period Ts 3 for the least significant bit is shorter than the address (writing) period Ta 3 . Therefore, as shown in FIG. 4 (A), a sustain (lighting) After the end of the period Ts 3, as soon as the process proceeds to the address (writing) period Ta 1 in the next frame period, the address of the different sub-frame periods (writing) period Overlaps. During this period, a plurality of gate signal lines are selected at the same time, so that a normal image cannot be displayed.
【００７４】そこで、図４（Ｂ）に示すように、サステ
イン（点灯）期間Ｔｓ3の終了後、リセット信号線３１
２に信号を入力して、ＥＬ素子３０３を消灯させ、次の
アドレス（書き込み）期間の開始までの間、非表示期間
を設ける。図５に、ある１フレーム期間におけるゲート
信号線３０６およびリセット信号線３１２の電位を示
す。本実施例においては、リセット用ＴＦＴ３０５には
Ｐチャネル型を用いているので、リセット信号線３１２
の電位が低いとき、リセット用ＴＦＴ３０５は導通状態
となる。このリセット用ＴＦＴ３０５には、Ｎチャネル
型を用いても良い。Therefore, as shown in FIG. 4B, after the end of the sustain (lighting) period Ts 3 , the reset signal line 31
2 to turn off the EL element 303 and provide a non-display period until the start of the next address (write) period. FIG. 5 shows the potentials of the gate signal line 306 and the reset signal line 312 in one frame period. In this embodiment, since the reset TFT 305 is of a P-channel type, the reset signal line 312 is used.
Is low, the reset TFT 305 is turned on. The reset TFT 305 may be of an N-channel type.
【００７５】まず、サブフレーム期間ＳＦ1において、
ゲート信号線３０６が選択され、ソース信号線３０７か
ら、画素への信号の書き込みが行われる。各行では、画
素への信号の書き込みが終了すると、直ちにサステイン
（点灯）期間ＳＦ1に移る。この動作が１行目から最終
行まで行われる。続いて、サブフレーム期間ＳＦ2にお
いても同様に、ゲート信号線３０６が選択され、ソース
信号線３０７から、画素への信号の書き込みが行われ
る。各行では、画素への信号の書き込みが終了すると、
直ちにサステイン（点灯）期間ＳＦ2に移る。この動作
が１行目から最終行まで行われる。[0075] First, in the sub-frame period SF 1,
The gate signal line 306 is selected, and a signal is written from the source signal line 307 to the pixel. Each row, the writing of signal to the pixel is completed, immediately proceeds to the sustain (lighting) period SF 1. This operation is performed from the first row to the last row. Then, similarly in the sub-frame period SF 2, the gate signal line 306 is selected, from the source signal line 307, signal writing to the pixel. In each row, when the writing of the signal to the pixel is completed,
Immediately sustain (lighting) moves to the period SF 2. This operation is performed from the first row to the last row.
【００７６】サブフレーム期間ＳＦ3では、まずＳＦ1、
ＳＦ2と同様、ゲート信号線３０６が選択され、ソース
信号線３０７から、画素への信号の書き込みが行われ
る。各行では、画素への信号の書き込みが終了すると、
直ちにサステイン（点灯）期間ＳＦ3に移る。この動作
が１行目から最終行まで行われる。このとき、サステイ
ン（点灯）期間Ｔｓ3は、アドレス（書き込み）期間Ｔ
ａ3よりも短いため、アドレス（書き込み）期間Ｔａ3の
終了前、すなわち最終行のゲート信号線の選択期間が終
了する前に、１行目でのサステイン（点灯）期間Ｔｓ3
が終了する。ここで、１行目でのサステイン（点灯）期
間Ｔｓ3が終了したら直ちに、１行目のリセット信号線
には、リセット信号が入力され、リセット用ＴＦＴ３０
５が導通状態となり、保持容量３０４における両電極間
の電位差、すなわち、ＥＬ駆動用ＴＦＴ３０２のゲート
・ソース間電圧は、ゲート信号線３０６と電流供給線３
０８間の電位差に等しくなる。よってＥＬ駆動用ＴＦＴ
３０２が非導通状態となり、ＥＬ素子３０３への電流供
給が遮断される。その後、リセット用ＴＦＴ３０５が非
導通状態に戻った後も、このときのＥＬ駆動用ＴＦＴ３
０２のゲート・ソース間電圧は、保持容量３０４によっ
て保持されているため、ＥＬ素子３０３は、次のサブフ
レーム期間で、画素への信号の書き込みが行われるまで
の間は、消灯状態が続く。In the sub-frame period SF 3 , first, SF 1 ,
Similar to SF 2, the gate signal line 306 is selected, from the source signal line 307, signal writing to the pixel. In each row, when the writing of the signal to the pixel is completed,
Immediately moves to sustain (lighting) period SF 3. This operation is performed from the first row to the last row. At this time, the sustain (lighting) period Ts 3 is the address (writing) period T
shorter than a 3, address (writing) before the end of the period Ta 3, i.e. before the selection period of the gate signal line of the last row is completed, the sustain of the first line (turn on) periods Ts 3
Ends. Here, soon sustain in the first row (turn on) periods Ts 3 is terminated, the first line of the reset signal line, a reset signal is input, a reset TFT30
5 becomes conductive, and the potential difference between both electrodes of the storage capacitor 304, that is, the gate-source voltage of the EL driving TFT 302 is changed by the gate signal line 306 and the current supply line 3.
08 is equal to the potential difference. Therefore, the EL driving TFT
302 is turned off, and the current supply to the EL element 303 is cut off. Thereafter, even after the reset TFT 305 returns to the non-conductive state, the EL driving TFT 3
Since the gate-source voltage of 02 is held by the holding capacitor 304, the EL element 303 remains off in the next subframe period until a signal is written to a pixel.
【００７７】ＥＬ駆動用ＴＦＴ３０２のしきい値が、正
の値にシフトしている場合は、ゲート信号線３０６の非
選択状態における電位を上げておけばよい。それによ
り、保持容量３０４における両電極間の電位差、すなわ
ち、ＥＬ駆動用ＴＦＴ３０２のゲート電圧（ＥＬ駆動用
ＴＦＴ３０２のソース領域に対するゲート電極の電位）
を任意に制御することができる。When the threshold value of the EL driving TFT 302 is shifted to a positive value, the potential of the gate signal line 306 in the non-selected state may be increased. Accordingly, the potential difference between the two electrodes in the storage capacitor 304, that is, the gate voltage of the EL driving TFT 302 (the potential of the gate electrode with respect to the source region of the EL driving TFT 302)
Can be arbitrarily controlled.
【００７８】本実施例において示した駆動方法によれ
ば、リセット信号を入力するタイミングを変えることに
より、サステイン（点灯）期間の長さを自由に設定する
ことが可能であり、前述した、通常のデジタル階調と時
間階調とを組み合わせた表示方法における最小単位より
も短いサステイン（点灯）期間を有するサブフレーム期
間においても、正常に画像の表示を行うことが出来る。According to the driving method shown in this embodiment, the length of the sustain (lighting) period can be freely set by changing the timing of inputting the reset signal. An image can be displayed normally even in a subframe period having a sustain (lighting) period shorter than the minimum unit in a display method in which digital gradation and time gradation are combined.
【００７９】また、ＥＬ駆動用ＴＦＴ３０２の特性がノ
ーマリーオンである場合にも、非選択状態にあるゲート
信号線３０６の電位を変えることによって対処が可能で
ある。Further, even when the characteristics of the EL driving TFT 302 are normally on, it is possible to cope with it by changing the potential of the gate signal line 306 which is not selected.
【００８０】[実施例２]本実施例においては、同一基板
上に、画素部および画素部の周辺に設ける駆動回路のＴ
ＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）
を同時に作製する方法について詳細に説明する。[Embodiment 2] In the present embodiment, the pixel circuit and the driving circuit provided around the pixel unit are provided on the same substrate.
FT (N-channel TFT and P-channel TFT)
Will be described in detail.
【００８１】まず、図６（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板５００１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから
作製される酸化窒化シリコン膜５００２ａを１０〜２０
０[nm]（好ましくは５０〜１００[nm]）形成し、同様に
ＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン
膜５００２ｂを５０〜２００[nm]（好ましくは１００〜
１５０[nm]）の厚さに積層形成する。本実施例では下地
膜５００２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させた構造として形成しても良
い。First, as shown in FIG. 6A, oxidation is performed on a substrate 5001 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass. A base film 5002 made of an insulating film such as a silicon film, a silicon nitride film, or a silicon oxynitride film is formed. For example, a plasma CVD method SiH 4, NH 3, N 2 O silicon oxynitride film 5002a made from 10 to 20
0 [nm] (preferably 50 to 100 [nm]) is formed, similarly SiH 4, N 2 O hydrogenated silicon oxynitride film 5002b made from 50 to 200 [nm] (preferably 100 to
150 [nm]). Although the base film 5002 has a two-layer structure in this embodiment, the base film 5002 may have a single-layer structure or a structure in which two or more insulating films are stacked.
【００８２】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。Each of the island-shaped semiconductor layers 5003 to 5006 is formed of a crystalline semiconductor film formed by using a semiconductor film having an amorphous structure by a laser crystallization method or a known thermal crystallization method.
The thickness of the island-shaped semiconductor layers 5003 to 5006 is 25 to 8
It is formed with a thickness of 0 [nm] (preferably 30 to 60 [nm]). The material of the crystalline semiconductor film is not limited, but is preferably formed of silicon or a silicon germanium (SiGe) alloy.
【００８３】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm2](代表的には２
００〜３００[mJ/cm2])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm2](代表的には３５０〜５００[mJ/c
m2])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。In order to form a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used.
In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly condensed by an optical system and irradiated on a semiconductor film. The crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz], and the laser energy density is 100 to 400 [mJ / cm 2 ] (typically, 2
00 to 300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used, the pulse oscillation frequency is set to 1 to 10 [kHz], and the laser energy density is set to 30.
0 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ / c]
m 2 ]). And a width of 100 to 1000 [μm],
For example, a laser beam condensed linearly at 400 [μm] is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser beam at this time is set to 80 to 98 [%].
【００８４】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm2]で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることができる。Next, island-like semiconductor layers 5003 to 5006
Is formed to cover the gate insulating film 5007. The gate insulating film 5007 is formed by a plasma CVD method or a sputtering method.
It is formed of an insulating film containing silicon with a thickness of 40 to 150 [nm]. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicat
e) and O 2 were mixed, the reaction pressure was 40 [Pa], and the substrate temperature was 30.
It can be formed by discharging at a high frequency (13.56 [MHz]) and a power density of 0.5 to 0.8 [W / cm 2 ] at 0 to 400 [° C.]. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
【００８５】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。Then, a first conductive film 5008 and a second conductive film 5009 for forming a gate electrode are formed over the gate insulating film 5007. In this embodiment, the first conductive film 5008 is formed of Ta to a thickness of 50 to 100 [nm],
A second conductive film 5009 is formed with W to a thickness of 100 to 300 [nm].
【００８６】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することができる。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することができるが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることができる。The Ta film is formed by a sputtering method by sputtering a Ta target with Ar. in this case,
When an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relaxed and the film can be prevented from peeling. Also, α
The phase Ta film has a resistivity of about 20 [μΩcm] and can be used as a gate electrode, but the β-phase Ta film has a resistivity of about 180 [μΩcm] and is not suitable for a gate electrode. . In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to the Ta α-phase is formed on a Ta base with a thickness of about 10 to 50 [nm]. Can be easily obtained.
【００８７】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することができる。When a W film is formed, it is formed by a sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to lower the resistance in order to use it as a gate electrode.
[μΩcm] or less is desirable. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, the crystallization is inhibited and the resistance is increased. From this, in the case of using the sputtering method, a W target having a purity of 99.9999 [%] is used, and a W film is formed by giving sufficient consideration so as not to mix impurities from the gas phase during film formation. Resistivity 9-20
[μΩcm] can be realized.
【００８８】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いてもよい。本実施例以外の他の
組み合わせの一例は、第１の導電膜を窒化タンタル（Ｔ
ａＮ）で形成し、第２の導電膜をＷとする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２
の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化
タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとす
る組み合わせで形成することが好ましい。In this embodiment, the first conductive film 500
8 was Ta, and the second conductive film 5009 was W. However, there is no particular limitation, and any of Ta, W, Ti, Mo, Al, and Cu was used.
Or an alloy material or a compound material containing the element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. Another example of the combination other than the present embodiment is that the first conductive film is formed of tantalum nitride (T
aN), and the second conductive film is made of W,
Forming a first conductive film of tantalum nitride (TaN);
Preferably, the first conductive film is formed of tantalum nitride (TaN), and the second conductive film is formed of Cu.
【００８９】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。Next, a mask 5010 made of a resist is formed, and a first etching process for forming electrodes and wirings is performed. In this embodiment, ICP (Inductively Coupled)
d Plasma: Inductively coupled plasma) etching method,
CF 4 and Cl 2 are mixed as an etching gas, and RF (13.56 [MH]) of 500 [W] is applied to the coil-type electrode at a pressure of 1 [Pa].
z]) Power is supplied to generate plasma. 100 [W] RF (13.56 [MH] also on the substrate side (sample stage)
z]) Apply power and apply a substantially negative self-bias voltage. When CF 4 and Cl 2 are mixed, the W film and Ta
The film is etched to the same extent.
【００９０】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される（図６（Ａ））。Under the above-mentioned etching conditions, the shape of the resist mask is made appropriate, so that the ends of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. Become. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased by about 10 to 20%. Since the selectivity of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 [nm] by over-etching. become. Thus, by the first etching process, the first conductive layer and the second conductive layer
Conductive layers 5011 to 5016 (first conductive layer 50
11a to 5016a and second conductive layers 5011b to 501
6b) is formed. At this time, in the gate insulating film 5007, a region which is not covered with the first shape conductive layers 5011 to 5016 is etched to a thickness of about 20 to 50 [nm] to form a thinned region (FIG. 6A). .
【００９１】そして、第１のドーピング処理を行いＮ型
を付与する不純物元素を添加する（図６（Ｂ））。ドー
ピングの方法はイオンドープ法もしくはイオン注入法で
行えば良い。イオンドープ法の条件はドーズ量を１×１
０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜
１００[keV]として行う。Ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。この場合、導電層５０１１〜５０１５がＮ型を付与
する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１７〜５０２５が形成される。第１
の不純物領域５０１７〜５０２５には１×１０20〜１×
１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物
元素を添加する。Then, a first doping process is performed to add an impurity element imparting N-type (FIG. 6B). The doping may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1 × 1.
0 13 to 5 × 10 14 [atoms / cm 2 ] and the acceleration voltage is 60 to
It is performed as 100 [keV]. An element belonging to Group 15 of the periodic table, typically phosphorus (P) or arsenic (As) is used as the impurity element imparting the N-type. Here, phosphorus (P) is used. In this case, the conductive layers 5011 to 5015 serve as a mask for the impurity element imparting N-type, and the first impurity regions 5017 to 5025 are formed in a self-aligned manner. First
1 × 10 20 to 1 ×
An impurity element imparting N-type is added in a concentration range of 10 21 [atoms / cm 3 ].
【００９２】次に、図６（Ｃ）に示すように第２のエッ
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[P
a]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５
６[MHz])電力を供給し、プラズマを生成して行う。基板
側（試料ステージ）には５０[W]のＲＦ(１３．５６[MH
z])電力を投入し、第１のエッチング処理に比べ低い自
己バイアス電圧を印加する。このような条件によりＷ膜
を異方性エッチングし、かつ、それより遅いエッチング
速度で第１の導電層であるＴａを異方性エッチングして
第２の形状の導電層５０２６〜５０３１（第１の導電層
５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５
０３１ｂ）を形成する。このとき、ゲート絶縁膜５００
７においては、第２の形状の導電層５０２６〜５０３１
で覆われない領域はさらに２０〜５０[nm]程度エッチン
グされ薄くなった領域が形成される。Next, a second etching process is performed as shown in FIG. Similarly, using the ICP etching method,
Mixing CF 4 , Cl 2 and O 2 into the etching gas,
500 [W] RF (13.5) is applied to the coil type electrode at the pressure of [a].
6 [MHz]) power is supplied to generate plasma. On the substrate side (sample stage), 50 [W] RF (13.56 [MH]
z]) Power is applied and a self-bias voltage lower than that in the first etching process is applied. Under such conditions, the W film is anisotropically etched, and Ta, which is the first conductive layer, is anisotropically etched at a lower etching rate to form the second shape conductive layers 5026 to 5031 (first Conductive layers 5026a to 5031a and second conductive layers 5026b to 526a
031b) is formed. At this time, the gate insulating film 500
7, the second shape conductive layers 5026 to 5031
The region which is not covered by the above is further etched by about 20 to 50 [nm] to form a thinned area.
【００９３】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。The etching reaction of the W film or the Ta film by the mixed gas of CF 4 and Cl 2 can be inferred from the generated radical or ion species and the vapor pressure of the reaction product.
Comparing the vapor pressures of fluorides and chlorides of W and Ta, W
WF 6 is extremely high and other WC
l 5 , TaF 5 and TaCl 5 are comparable. Therefore, C
With the mixed gas of F 4 and Cl 2 , both the W film and the Ta film are etched. However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure increases. On the other hand, in Ta, the increase in the etching rate is relatively small even if F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 .
Since the oxide of Ta does not react with fluorine or chlorine,
The etching rate of the a film decreases. Therefore, the W film and Ta
It is possible to make a difference in the etching rate with the film, and it is possible to make the etching rate of the W film larger than that of the Ta film.
【００９４】そして、図７（Ａ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてＮ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]
のドーズ量で行い、図６（Ｂ）で島状半導体層に形成さ
れた第１の不純物領域の内側に新たな不純物領域を形成
する。ドーピングは、第２の形状の導電層５０２６〜５
０３０を不純物元素に対するマスクとして用い、第２の
導電層５０２６ａ〜５０３０ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第
２の導電層５０２６ａ〜５０３０ａと重なる第３の不純
物領域５０３２〜５０４１と、第１の不純物領域と第３
の不純物領域との間の第２の不純物領域５０４２〜５０
５１とを形成する。Ｎ型を付与する不純物元素は、第２
の不純物領域で１×１０17〜１×１０19[atoms/cm3]の
濃度となるようにし、第３の不純物領域で１×１０16〜
１×１０18[atoms/cm3]の濃度となるようにする。Then, a second doping process is performed as shown in FIG. In this case, the dose is lower than that of the first doping process, and an impurity element imparting N-type is doped under a condition of a high acceleration voltage. For example, the acceleration voltage is set to 70 to 120 [keV], and 1 × 10 13 [atoms / cm 2 ]
6B, a new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. The doping is performed in the second shape conductive layers 5026-5
030 is used as a mask for the impurity element, and doping is performed so that the impurity element is also added to a region below the second conductive layers 5026a to 5030a. Thus, the third impurity regions 5032 to 5041 overlapping with the second conductive layers 5026a to 5030a, the first impurity region
Of second impurity regions 5042 to 5042 between impurity regions
51 are formed. The impurity element imparting N-type is the second element.
In the impurity region, the concentration is set to 1 × 10 17 to 1 × 10 19 [atoms / cm 3 ], and in the third impurity region, the concentration is set to 1 × 10 16 to 1 × 10 19 [atoms / cm 3 ].
The concentration is set to 1 × 10 18 [atoms / cm 3 ].
【００９５】そして、図７（Ｂ）に示すように、Ｐチャ
ネル型ＴＦＴを形成する島状半導体層５００４〜５００
６に第1の導電型とは逆の導電型の第４の不純物領域５
０５２〜５０７４を形成する。第２の導電層５０２７ｂ
〜５０３０ｂを不純物元素に対するマスクとして用い、
自己整合的に不純物領域を形成する。このとき、Ｎチャ
ネル型ＴＦＴを形成する島状半導体層５００３および配
線部５０３１はレジストマスク５２００で全面を被覆し
ておく。不純物領域５０５２〜５０７４にはそれぞれ異
なる濃度でリンが添加されているが、ジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度を２×１０20〜２×１０21[a
toms/cm3]となるようにする。Then, as shown in FIG. 7B, island-like semiconductor layers 5004 to 500 forming a P-channel TFT are formed.
6 shows a fourth impurity region 5 having a conductivity type opposite to the first conductivity type.
052 to 5074 are formed. Second conductive layer 5027b
~ 5030b as a mask for the impurity element,
Impurity regions are formed in a self-aligned manner. At this time, the entire surface of the island-shaped semiconductor layer 5003 forming the N-channel TFT and the wiring portion 5031 is covered with a resist mask 5200. Phosphorus is added at a different concentration to each of the impurity regions 5052 to 5074, but diborane (B
2 H 6 ) and an impurity concentration of 2 × 10 20 to 2 × 10 21 [a
toms / cm 3 ].
【００９６】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第２
の導電層５０２６〜５０３０がゲート電極として機能す
る。また、５０３１は島状のソース信号線として機能す
る。Through the above steps, impurity regions are formed in the respective island-like semiconductor layers. Second overlapping with the island-shaped semiconductor layer
Conductive layers 5026 to 5030 function as gate electrodes. 5031 functions as an island-shaped source signal line.
【００９７】こうして導電型の制御を目的として図７
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１[ppm]以下、好ましくは０．１
[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表
的には５００〜６００[℃]で行うものであり、本実施例
では５００[℃]で４時間の熱処理を行う。ただし、５０
２６〜５０３１に用いた配線材料が熱に弱い場合には、
配線等を保護するため層間絶縁膜（シリコンを主成分と
する）を形成した後で活性化を行うことが好ましい。In order to control the conductivity type in this way, FIG.
As shown in (C), a step of activating the impurity element added to each of the island-shaped semiconductor layers is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm.
The heat treatment is performed in a nitrogen atmosphere of not more than [ppm] at 400 to 700 [° C.], typically 500 to 600 [° C.]. In this embodiment, the heat treatment is performed at 500 [° C.] for 4 hours. However, 50
When the wiring material used for 26 to 5031 is weak to heat,
Activation is preferably performed after an interlayer insulating film (mainly composed of silicon) is formed in order to protect wirings and the like.
【００９８】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-like semiconductor layer. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【００９９】次いで、図８（Ａ）に示すように、第１の
層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜
２００[nm]の厚さで形成する。その上に有機絶縁物材料
から成る第２の層間絶縁膜５０７６を形成した後、第１
の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、お
よびゲート絶縁膜５００７に対してコンタクトホールを
形成し、各配線（接続配線、信号線を含む）５０７７〜
５０８２、５０８４をパターニング形成した後、接続配
線５０８２に接する画素電極５０８３をパターニング形
成する。Next, as shown in FIG. 8A, the first interlayer insulating film 5075 is formed from the silicon oxynitride film by 100 to 100.
It is formed with a thickness of 200 [nm]. After forming a second interlayer insulating film 5076 made of an organic insulating material thereon,
Contact holes are formed in the interlayer insulating film 5075, the second interlayer insulating film 5076, and the gate insulating film 5007, and each wiring (including connection wiring and signal line) 5077 to
After patterning and forming 5082 and 5084, a pixel electrode 5083 in contact with the connection wiring 5082 is formed by patterning.
【０１００】第２の層間絶縁膜５０７６としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０７６は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。好ましくは１〜５[μm]（さらに好ま
しくは２〜４[μm]）とすれば良い。As the second interlayer insulating film 5076, a film made of an organic resin is used. As the organic resin, polyimide, polyamide, acrylic, BCB (benzocyclobutene), or the like can be used. In particular, since the second interlayer insulating film 5076 has a strong meaning of flattening, acrylic having excellent flatness is preferable. In this embodiment, an acrylic film is formed with a thickness that can sufficiently flatten a step formed by a TFT. Preferably, it is 1 to 5 [μm] (more preferably, 2 to 4 [μm]).
【０１０１】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、Ｎ型の不純物領
域５０１７、５０１８またはＰ型の不純物領域５０５２
〜５０７４に達するコンタクトホール、配線５０３１に
達するコンタクトホール、電流供給線に達するコンタク
トホール（図示せず）、およびゲート電極に達するコン
タクトホール（図示せず）をそれぞれ形成する。The contact holes are formed by dry etching or wet etching to form N-type impurity regions 5017 and 5018 or P-type impurity regions 5052.
A contact hole reaching to 5074, a contact hole reaching the wiring 5031, a contact hole (not shown) reaching the current supply line, and a contact hole (not shown) reaching the gate electrode are formed.
【０１０２】また、配線（接続配線、信号線を含む）５
０７７〜５０８２、５０８４として、Ｔｉ膜を１００[n
m]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１
５０[nm]をスパッタ法で連続形成した３層構造の積層膜
を所望の形状にパターニングしたものを用いる。勿論、
他の導電膜を用いても良い。Further, wiring (including connection wiring and signal line) 5
077 to 5082 and 5084, the Ti film is 100 [n
m], an aluminum film containing Ti is 300 [nm], and a Ti film 1
A laminate film having a three-layer structure in which 50 nm is continuously formed by a sputtering method and patterned into a desired shape is used. Of course,
Other conductive films may be used.
【０１０３】また、本実施例では、画素電極５０８３と
してＩＴＯ膜を１１０[nm]の厚さに形成し、パターニン
グを行った。画素電極５０８３を接続配線５０８２と接
して重なるように配置することでコンタクトを取ってい
る。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０８３がＥＬ素子の陽極となる（図８
（Ａ））。In this embodiment, an ITO film having a thickness of 110 [nm] is formed as the pixel electrode 5083 and is patterned. A contact is made by arranging the pixel electrode 5083 so as to be in contact with and overlap with the connection wiring 5082. Alternatively, a transparent conductive film in which 2 to 20% of zinc oxide (ZnO) is mixed with indium oxide may be used. This pixel electrode 5083 becomes the anode of the EL element (FIG. 8).
(A)).
【０１０４】次に、図８（Ｂ）に示すように、珪素を含
む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚
さに形成し、画素電極５０８３に対応する位置に開口部
を形成して第３の層間絶縁膜５０８５を形成する。開口
部を形成する際、ウエットエッチング法を用いることで
容易にテーパー形状の側壁とすることが出来る。開口部
の側壁が十分になだらかでないと段差に起因するＥＬ層
の劣化が顕著な問題となってしまう。Next, as shown in FIG. 8B, an insulating film containing silicon (a silicon oxide film in this embodiment) having a thickness of 500 nm is formed at a position corresponding to the pixel electrode 5083. An opening is formed, and a third interlayer insulating film 5085 is formed. When the opening is formed, a tapered side wall can be easily formed by using a wet etching method. If the side wall of the opening is not sufficiently gentle, the deterioration of the EL layer due to the step becomes a significant problem.
【０１０５】次に、ＥＬ層５０８６および陰極（ＭｇＡ
ｇ電極）５０８７を、真空蒸着法を用いて大気解放しな
いで連続形成する。なお、ＥＬ層５０８６の膜厚は８０
〜２００[nm]（典型的には１００〜１２０[nm]）、陰極
５０８７の厚さは１８０〜３００[nm]（典型的には２０
０〜２５０[nm]）とすれば良い。Next, the EL layer 5086 and the cathode (MgA
g electrode) 5087 is continuously formed using a vacuum deposition method without opening to the atmosphere. Note that the thickness of the EL layer 5086 is 80
~ 200 [nm] (typically 100-120 [nm]), and the thickness of the cathode 5087 is 180-300 [nm] (typically 20-nm).
0 to 250 [nm]).
【０１０６】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液
に対する耐性に乏しいためフォトリソグラフィ技術を用
いずに各色個別に形成しなくてはならない。そこでメタ
ルマスクを用いて所望の画素以外を隠し、必要箇所だけ
選択的にＥＬ層および陰極を形成するのが好ましい。In this step, an EL layer and a cathode are sequentially formed on a pixel corresponding to red, a pixel corresponding to green, and a pixel corresponding to blue. However, since the EL layer has poor resistance to a solution, it must be formed individually for each color without using a photolithography technique. Therefore, it is preferable that a metal mask is used to hide portions other than the desired pixels, and that the EL layer and the cathode are selectively formed only in necessary portions.
【０１０７】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層および陰極を選択的に形成する。次いで、緑色に
対応する画素以外を全て隠すマスクをセットし、そのマ
スクを用いて緑色発光のＥＬ層および陰極を選択的に形
成する。次いで、同様に青色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて青色発光の
ＥＬ層および陰極を選択的に形成する。なお、ここでは
全て異なるマスクを用いるように記載しているが、同じ
マスクを使いまわしても構わない。また、全画素にＥＬ
層および陰極を形成するまで真空を破らずに処理するこ
とが好ましい。That is, first, a mask for hiding all pixels other than pixels corresponding to red is set, and the EL layer and the cathode for emitting red light are selectively formed using the mask. Next, a mask for hiding all pixels other than pixels corresponding to green is set, and the EL layer and the cathode for emitting green light are selectively formed using the mask. Next, similarly, a mask for covering all pixels other than the pixels corresponding to blue is set, and the EL layer and the cathode for emitting blue light are selectively formed using the mask. Note that all the masks are described herein as being different, but the same mask may be used again. EL is applied to all pixels.
Processing is preferably performed without breaking vacuum until a layer and a cathode are formed.
【０１０８】ここではＲＧＢに対応した３種類のＥＬ素
子を形成する方式を用いたが、白色発光のＥＬ素子とカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＥＬ素子を重ねる方式などを用い
ても良い。Here, a method of forming three types of EL elements corresponding to RGB was used, but a method of combining a white light emitting EL element and a color filter, a blue or blue-green light emitting EL element and a phosphor (fluorescent And a method in which an EL element corresponding to RGB is stacked on a cathode (a counter electrode) using a transparent electrode.
【０１０９】なお、ＥＬ層５０８６としては公知の材料
を用いることが出来る。公知の材料としては、駆動電圧
を考慮すると有機材料を用いるのが好ましい。例えば正
孔注入層、正孔輸送層、発光層および電子注入層でなる
４層構造をＥＬ層とすれば良い。また、本実施例ではＥ
Ｌ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、
公知の他の材料であっても良い。[0109] A known material can be used for the EL layer 5086. As a known material, it is preferable to use an organic material in consideration of a driving voltage. For example, a four-layer structure including a hole injection layer, a hole transport layer, a light emitting layer, and an electron injection layer may be used as the EL layer. In this embodiment, E
An example using a MgAg electrode as the cathode of the L element is shown,
Other known materials may be used.
【０１１０】次いで、ＥＬ層および陰極を覆って保護電
極５０８８を形成する。この保護電極５０８８としては
アルミニウムを主成分とする導電膜を用いれば良い。保
護電極５０８８はＥＬ層および陰極を形成した時とは異
なるマスクを用いて真空蒸着法で形成すれば良い。ま
た、ＥＬ層および陰極を形成した後で大気解放しないで
連続的に形成することが好ましい。Next, a protective electrode 5088 is formed to cover the EL layer and the cathode. As the protective electrode 5088, a conductive film mainly containing aluminum may be used. The protective electrode 5088 may be formed by a vacuum evaporation method using a mask different from that used when the EL layer and the cathode are formed. After the EL layer and the cathode are formed, they are preferably formed continuously without being released to the atmosphere.
【０１１１】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０８９を３００[nm]の厚さに形成する。実際には
保護電極５０８８がＥＬ層を水分等から保護する役割を
果たすが、さらにパッシベーション膜５０８９を形成し
ておくことで、ＥＬ素子の信頼性をさらに高めることが
出来る。Finally, a passivation film 5089 made of a silicon nitride film is formed to a thickness of 300 [nm]. Although the protection electrode 5088 actually serves to protect the EL layer from moisture and the like, the reliability of the EL element can be further increased by forming the passivation film 5089.
【０１１２】こうして図８（Ｂ）に示すような構造のア
クティブマトリクス型電子装置が完成する。なお、本実
施例におけるアクティブマトリクス型電子装置の作成工
程においては、回路の構成および工程の関係上、ゲート
電極を形成している材料であるＴａ、Ｗによってソース
信号線を形成し、ソース、ドレイン電極を形成している
配線材料であるＡｌによってゲート信号線を形成してい
るが、異なる材料を用いても良い。Thus, an active matrix electronic device having a structure as shown in FIG. 8B is completed. In the manufacturing process of the active matrix type electronic device according to the present embodiment, a source signal line is formed by Ta and W which are materials forming a gate electrode, and a source and a drain are formed due to a circuit configuration and a process. Although the gate signal line is formed of Al which is a wiring material forming the electrode, a different material may be used.
【０１１３】ところで、本実施例のアクティブマトリク
ス基板は、画素部だけでなく駆動回路部にも最適な構造
のＴＦＴを配置することにより、非常に高い信頼性を示
し、動作特性も向上しうる。また結晶化工程においてＮ
ｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波
数を１０[MHz]以上にすることが可能である。By the way, the active matrix substrate of this embodiment exhibits extremely high reliability and can improve the operation characteristics by arranging the TFT having the optimum structure not only in the pixel portion but also in the drive circuit portion. In the crystallization step, N
It is also possible to increase the crystallinity by adding a metal catalyst such as i. Thus, the driving frequency of the source signal line driving circuit can be increased to 10 MHz or more.
【０１１４】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。First, a TFT having a structure in which hot carrier injection is reduced so as not to lower the operation speed as much as possible,
N-channel type TF of CMOS circuit forming drive circuit section
Used as T. In addition, as the drive circuit here,
It includes a shift register, a buffer, a level shifter, a latch in line-sequential driving, a transmission gate in point-sequential driving, and the like.
【０１１５】本実施例の場合、Ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、Ｌ
ＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域
はゲート絶縁膜を介してゲート電極と重なっている。In the case of the present embodiment, the active layer of the N-channel TFT includes a source region, a drain region, a GOLD region,
The GOLD region includes a DD region and a channel formation region, and overlaps with the gate electrode via a gate insulating film.
【０１１６】また、ＣＭＯＳ回路のＰチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。Also, a P-channel type TFT of a CMOS circuit
Since there is almost no concern about deterioration due to hot carrier injection, it is not necessary to provide an LDD region. Needless to say, it is also possible to provide an LDD region similarly to the N-channel type TFT and take measures against hot carriers.
【０１１７】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するＮチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流値を極力低く抑え
る必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ
回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一
部がゲート絶縁膜を介してゲート電極と重なる構成を有
していることが好ましい。このような例としては、やは
り、点順次駆動に用いられるトランスミッションゲート
などが挙げられる。In addition, in the case where a CMOS circuit in which a current flows bidirectionally in the channel formation region, that is, a CMOS circuit in which the roles of the source region and the drain region are switched is used in the driver circuit, N In the channel type TFT, it is preferable to form an LDD region on both sides of the channel formation region so as to sandwich the channel formation region. An example of such a transmission gate is a transmission gate used for dot-sequential driving. In the case where a CMOS circuit that requires an off-current value to be kept as low as possible is used in a driving circuit, a CMOS
The N-channel TFT forming a circuit preferably has a structure in which a part of an LDD region overlaps with a gate electrode through a gate insulating film. As such an example, a transmission gate used for dot-sequential driving is also mentioned.
【０１１８】なお、実際には図８（Ｂ）の状態まで完成
したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＥＬ素子の信頼性が向上する。When the state shown in FIG. 8B is actually completed, the protective film (laminate film, ultraviolet curable resin film, etc.) having high airtightness and low degassing, or a transparent film is provided so as not to be further exposed to the outside air. It is preferable to package (enclose) with an optical sealing material. At this time, the reliability of the EL element is improved by setting the inside of the sealing material to an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.
【０１１９】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では電子装置という。When the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting terminals routed from elements or circuits formed on the substrate to external signal terminals. To complete the product. Such a state in which the product can be shipped is referred to as an electronic device in this specification.
【０１２０】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（ゲ
ート配線、島状のソース配線、容量配線）、ｎチャネル
領域のマスクパターン、コンタクトホールパターン、第
２配線パターン（画素電極、接続電極含む））とするこ
とができる。その結果、工程を短縮し、製造コストの低
減及び歩留まりの向上に寄与することができる。Further, according to the steps shown in this embodiment, the number of photomasks required for manufacturing the active matrix substrate is five (the island-like semiconductor layer pattern, the first wiring pattern (the gate wiring, the island-like source wiring). , A capacitor wiring), a mask pattern of an n-channel region, a contact hole pattern, and a second wiring pattern (including a pixel electrode and a connection electrode). As a result, the process can be shortened, which can contribute to a reduction in manufacturing cost and an improvement in yield.
【０１２１】[実施例３]本実施例においては、本発明の
電子装置を作製した例について説明する。[Embodiment 3] In this embodiment, an example in which an electronic device of the present invention is manufactured will be described.
【０１２２】図９（Ａ）は本発明を用いた電子装置の上
面図であり、図９（Ａ）をＸ−Ｘ'面で切断した断面図
を図９（Ｂ）に示す。図９（Ａ）において、４００１は
基板、４００２は画素部、４００３はソース信号線側駆
動回路、４００４はゲート信号線側駆動回路であり、そ
れぞれの駆動回路は配線４００５、４００６、４００７
を経てＦＰＣ４００８に至り、外部機器へと接続され
る。FIG. 9A is a top view of an electronic device using the present invention, and FIG. 9B is a cross-sectional view of FIG. 9A cut along the XX ′ plane. In FIG. 9A, reference numeral 4001 denotes a substrate; 4002, a pixel portion; 4003, a source signal line side driver circuit; 4004, a gate signal line side driver circuit;
Through the FPC 4008 to be connected to an external device.
【０１２３】このとき、画素部においては、好ましくは
駆動回路および画素部を囲むようにしてカバー材４００
９、密封材４０１０、シーリング材（ハウジング材とも
いう）４０１１（図９（Ｂ）に図示）が設けられてい
る。At this time, in the pixel portion, it is preferable that the cover member 400 is formed so as to surround the driving circuit and the pixel portion.
9, a sealing material 4010, and a sealing material (also referred to as a housing material) 4011 (shown in FIG. 9B).
【０１２４】また、図９（Ｂ）は本実施例の電子装置の
断面構造であり、基板４００１、下地膜４０１２の上に
駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴ
とＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図
示している）４０１３および画素部用ＴＦＴ４０１４
（但し、ここではＥＬ素子への電流を制御するＥＬ駆動
用ＴＦＴだけ図示している）が形成されている。これら
のＴＦＴは公知の構造（トップゲート構造あるいはボト
ムゲート構造）を用いれば良い。FIG. 9B shows a cross-sectional structure of the electronic device of this embodiment, in which a TFT for a driving circuit (here, an N-channel TFT is provided) on a substrate 4001 and a base film 4012.
4013 and a TFT 4014 for a pixel portion.
(However, here, only the EL driving TFT for controlling the current to the EL element is shown). These TFTs may use a known structure (top gate structure or bottom gate structure).
【０１２５】公知の作製方法を用いて駆動回路用ＴＦＴ
４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂
材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素
部用ＴＦＴ４０１４のドレインと電気的に接続する透明
導電膜でなる画素電極４０１６を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴ
Ｏと呼ばれる）または酸化インジウムと酸化亜鉛との化
合物を用いることができる。そして、画素電極４０１６
を形成したら、絶縁膜４０１７を形成し、画素電極４０
１６上に開口部を形成する。A TFT for a driving circuit is manufactured by using a known manufacturing method.
4013, when the pixel portion TFT 4014 is completed, a pixel electrode 4016 made of a transparent conductive film electrically connected to the drain of the pixel portion TFT 4014 is formed on an interlayer insulating film (planarization film) 4015 made of a resin material. As the transparent conductive film, a compound of indium oxide and tin oxide (IT
O) or a compound of indium oxide and zinc oxide. Then, the pixel electrode 4016
Is formed, an insulating film 4017 is formed, and the pixel electrode 40 is formed.
An opening is formed on 16.
【０１２６】次に、ＥＬ層４０１８を形成する。ＥＬ層
４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。Next, an EL layer 4018 is formed. The EL layer 4018 is formed of a known EL material (a hole injection layer, a hole transport layer,
A light-emitting layer, an electron transport layer, or an electron injection layer) may be freely combined to form a stacked structure or a single-layer structure. A known technique may be used to determine the structure. Also, E
The L material includes a low molecular material and a high molecular (polymer) material. When a low molecular material is used, an evaporation method is used, but when a high molecular material is used, a spin coating method,
A simple method such as a printing method or an inkjet method can be used.
【０１２７】本実施例では、シャドウマスクを用いて蒸
着法によりＥＬ層を形成する。シャドウマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層および青色発光層）を形成することで、
カラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルタを組み合わせた方式、白色発光層
とカラーフィルタを組み合わせた方式があるがいずれの
方法を用いても良い。勿論、単色発光の電子装置とする
こともできる。In this embodiment, an EL layer is formed by an evaporation method using a shadow mask. By forming a light emitting layer (red light emitting layer, green light emitting layer, and blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask,
Color display becomes possible. In addition, the color conversion layer (CC
There is a method combining M) and a color filter, and a method combining a white light emitting layer and a color filter, and any method may be used. Needless to say, the electronic device can emit light of a single color.
【０１２８】ＥＬ層４０１８を形成したら、その上に陰
極４０１９を形成する。陰極４０１９とＥＬ層４０１８
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０１８と陰極４０
１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気
で形成し、大気解放しないで陰極４０１９を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。After forming the EL layer 4018, the cathode 4019 is formed thereon. Cathode 4019 and EL layer 4018
It is desirable to remove as much as possible moisture and oxygen existing at the interface. Therefore, the EL layer 4018 and the cathode 40
It is necessary to devise a method of continuously forming the film 19 or forming the EL layer 4018 in an inert atmosphere and forming the cathode 4019 without opening to the atmosphere. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.
【０１２９】なお、本実施例では陰極４０１９として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸
着法で１［μm］厚のＬｉＦ（フッ化リチウム）膜を形
成し、その上に３００［nm］厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるＭｇＡｇ電極を用い
ても良い。そして陰極４０１９は４０２０で示される領
域において配線４００７に接続される。配線４００７は
陰極４０１９に所定の電圧を与えるための電源線であ
り、導電性ペースト材料４０２１を介してＦＰＣ４００
８に接続される。In this embodiment, as the cathode 4019,
A laminated structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used. Specifically, a 1 μm thick LiF (lithium fluoride) film is formed on the EL layer 4018 by a vapor deposition method, and a 300 nm thick aluminum film is formed thereon. Of course, a MgAg electrode which is a known cathode material may be used. The cathode 4019 is connected to the wiring 4007 in a region indicated by 4020. A wiring 4007 is a power supply line for applying a predetermined voltage to the cathode 4019, and is connected to the FPC 400 via the conductive paste material 4021.
8 is connected.
【０１３０】４０２０に示された領域において陰極４０
１９と配線４００７とを電気的に接続するために、層間
絶縁膜４０１５および絶縁膜４０１７にコンタクトホー
ルを形成する必要がある。これらは層間絶縁膜４０１５
のエッチング時（画素電極用コンタクトホールの形成
時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の
開口部の形成時）に形成しておけば良い。また、絶縁膜
４０１７をエッチングする際に、層間絶縁膜４０１５ま
で一括でエッチングしても良い。この場合、層間絶縁膜
４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コ
ンタクトホールの形状を良好なものとすることができ
る。In the region indicated by 4020, the cathode 40
In order to electrically connect the wiring 19 and the wiring 4007, it is necessary to form a contact hole in the interlayer insulating film 4015 and the insulating film 4017. These are interlayer insulating films 4015
May be formed at the time of etching (at the time of forming a contact hole for a pixel electrode) or at the time of etching of an insulating film 4017 (at the time of forming an opening before an EL layer is formed). When the insulating film 4017 is etched, etching may be performed all at once up to the interlayer insulating film 4015. In this case, if the interlayer insulating film 4015 and the insulating film 4017 are the same resin material, the shape of the contact hole can be made good.
【０１３１】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜４０２２、充填材４０２
３、カバー材４００９が形成される。The passivation film 4022 and the filler 402 cover the surface of the EL element thus formed.
3. A cover material 4009 is formed.
【０１３２】さらに、ＥＬ素子部を囲むようにして、カ
バー材４００９と基板４００１の内側にシーリング材４
０１１が設けられ、さらにシーリング材４０１１の外側
には密封材（第２のシーリング材）４０１０が形成され
る。Further, a sealing material 4 is provided inside the cover material 4009 and the substrate 4001 so as to surround the EL element portion.
011 is provided, and a sealing material (second sealing material) 4010 is formed outside the sealing material 4011.
【０１３３】このとき、この充填材４０２３は、カバー
材４００９を接着するための接着剤としても機能する。
充填材４０２３としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニ
ルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材４０２３の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。また充填材４０２３の内部に、酸素を捕捉する
効果を有する酸化防止剤等を配置することで、ＥＬ層の
劣化を抑えても良い。At this time, the filler 4023 also functions as an adhesive for bonding the cover member 4009.
As the filler 4023, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 4023 because a moisture absorbing effect can be maintained. Further, by disposing an antioxidant or the like having an effect of capturing oxygen inside the filler 4023, deterioration of the EL layer may be suppressed.
【０１３４】また、充填材４０２３の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。Further, a spacer may be contained in the filler 4023. At this time, the spacer may be a granular substance made of BaO or the like, and the spacer itself may have hygroscopicity.
【０１３５】スペーサーを設けた場合、パッシベーショ
ン膜４０２２はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。When a spacer is provided, the passivation film 4022 can reduce the spacer pressure.
Further, a resin film or the like for relaxing the spacer pressure may be provided separately from the passivation film.
【０１３６】また、カバー材４００９としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフル
オライド）フィルム、マイラーフィルム、ポリエステル
フィルムまたはアクリルフィルムを用いることができ
る。なお、充填材４０２３としてＰＶＢやＥＶＡを用い
る場合、数十［μm］のアルミニウムホイルをＰＶＦフ
ィルムやマイラーフィルムで挟んだ構造のシートを用い
ることが好ましい。As the cover member 4009, a glass plate, an aluminum plate, a stainless steel plate, FRP (Fibergla
ss-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, mylar film, polyester film or acrylic film can be used. When PVB or EVA is used as the filler 4023, it is preferable to use a sheet having a structure in which aluminum foil of several tens [μm] is sandwiched between PVF films or mylar films.
【０１３７】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材４００９が透光性を有する
必要がある。However, depending on the direction of light emission (the direction of light emission) from the EL element, the cover material 4009 needs to have a light transmitting property.
【０１３８】また、配線４００７はシーリング材４０１
１および密封材４０１０と基板４００１との隙間を通っ
てＦＰＣ４００８に電気的に接続される。なお、ここで
は配線４００７について説明したが、他の配線４００
５、４００６も同様にしてシーリング材４０１１および
密封材４０１０の下を通ってＦＰＣ４００８に電気的に
接続される。The wiring 4007 is made of a sealing material 401.
1 and the sealant 4010 and the substrate 4001, and electrically connected to the FPC 4008. Although the wiring 4007 has been described here, the other wiring 4007
5 and 4006 are also electrically connected to the FPC 4008 under the sealant 4011 and the sealant 4010 in the same manner.
【０１３９】なお本実施例では、充填材４０２３を設け
てからカバー材４００９を接着し、充填材４０２３の側
面（露呈面）を覆うようにシーリング材４０１１を取り
付けているが、カバー材４００９およびシーリング材４
０１１を取り付けてから、充填材４０２３を設けても良
い。この場合、基板４００１、カバー材４００９および
シーリング材４０１１で形成されている空隙に通じる充
填材の注入口を設ける。そして前記空隙を真空状態（１
０-2［Torr］以下）にし、充填材の入っている水槽に注
入口を浸してから、空隙の外の気圧を空隙の中の気圧よ
りも高くして、充填材を空隙の中に充填する。In this embodiment, the cover material 4009 is adhered after the filling material 4023 is provided, and the sealing material 4011 is attached so as to cover the side surface (exposed surface) of the filling material 4023. Lumber 4
After attaching 011, the filler 4023 may be provided. In this case, an inlet for a filler is provided to communicate with a space formed by the substrate 4001, the cover material 4009, and the sealing material 4011. Then, the gap is vacuumed (1
0 -2 [Torr] or less), fill the filling material into the water tank by immersing the injection port in the filling tank, and then make the pressure outside the gap higher than the pressure inside the gap. I do.
【０１４０】[実施例４]ここで本発明の電子装置におけ
る画素部のさらに詳細な断面構造を図１０に示す。[Embodiment 4] FIG. 10 shows a more detailed sectional structure of a pixel portion in an electronic device of the present invention.
【０１４１】図１０において、基板４５０１上に設けら
れたスイッチング用ＴＦＴ４５０２は本実施例では公知
の方法で形成されたＰチャネル型ＴＦＴを用いる。本実
施例ではダブルゲート構造としているが、構造および作
製プロセスに大きな違いはないので説明は省略する。但
し、ダブルゲート構造とすることで実質的に２つのＴＦ
Ｔが直列された構造となり、オフ電流値を低減すること
ができるという利点がある。なお、本実施例ではダブル
ゲート構造としているが、シングルゲート構造でも構わ
ないし、トリプルゲート構造やそれ以上のゲート本数を
持つマルチゲート構造でも構わない。In FIG. 10, as a switching TFT 4502 provided on a substrate 4501, a P-channel TFT formed by a known method is used in this embodiment. In this embodiment, a double gate structure is used. However, since there is no significant difference between the structure and the manufacturing process, the description is omitted. However, by adopting a double gate structure, substantially two TFs are formed.
There is an advantage that the structure is such that T is connected in series, and the off-current value can be reduced. Although the double gate structure is used in this embodiment, a single gate structure, a triple gate structure, or a multi-gate structure having more gates may be used.
【０１４２】また、ＥＬ駆動用ＴＦＴ４５０３は公知の
方法で形成されたＮチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のドレイン配線４５０４は配線
（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲー
ト電極４５０６に電気的に接続されている。Further, as the EL driving TFT 4503, an N-channel TFT formed by a known method is used. A drain wiring 4504 of the switching TFT 4502 is electrically connected to a gate electrode 4506 of the EL driving TFT 4503 by a wiring (not shown).
【０１４３】また、本実施例ではＥＬ駆動用ＴＦＴ４５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列に接続したマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。In this embodiment, the EL driving TFT 45 is used.
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.
【０１４４】また、ＥＬ駆動用ＴＦＴ４５０３のゲート
電極４５０６を含む配線（図示せず）は、ＥＬ駆動用Ｔ
ＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して
一部で重なり、その領域では保持容量が形成される。こ
の保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４
５０６にかかる電圧を保持する機能を有する。The wiring (not shown) including the gate electrode 4506 of the EL driving TFT 4503 is
The drain wiring 4512 of the FT 4503 partially overlaps with an insulating film interposed therebetween, and a storage capacitor is formed in that region. This storage capacitor is connected to the gate electrode 4 of the EL driving TFT 4503.
A function of holding a voltage applied to the 506.
【０１４５】スイッチング用ＴＦＴ４５０２およびＥＬ
駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１
４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶
縁膜４５１５が形成される。Switching TFT 4502 and EL
A first interlayer insulating film 451 is formed on the driving TFT 4503.
4 is provided thereon, and a second interlayer insulating film 4515 made of a resin insulating film is formed thereon.
【０１４６】４５１７は反射性の高い導電膜でなる画素
電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５
０３のドレイン領域に一部が覆い被さるように形成さ
れ、電気的に接続される。画素電極４５１７としてはア
ルミニウム合金膜、銅合金膜または銀合金膜など低抵抗
な導電膜またはそれらの積層膜を用いることが好まし
い。勿論、他の導電膜との積層構造としても良い。Reference numeral 4517 denotes a pixel electrode (cathode of an EL element) made of a highly reflective conductive film.
03 is formed so as to partially cover the drain region, and is electrically connected. As the pixel electrode 4517, a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof is preferably used. Of course, a stacked structure with another conductive film may be employed.
【０１４７】次に有機樹脂膜４５１６を画素電極４５１
７上に形成し、画素電極４５１７に面する部分をパター
ニングした後、ＥＬ層４５１９が形成される。なおここ
では図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。Next, an organic resin film 4516 is formed on the pixel electrode 451.
7 and patterning a portion facing the pixel electrode 4517, an EL layer 4519 is formed. Although not shown here, R (red), G (green), B (blue)
The light-emitting layers corresponding to the respective colors may be separately formed. As the organic EL material for the light emitting layer, a π-conjugated polymer material is used. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene.
【０１４８】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H.Shenk, H.Becker, O.G
elsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polym
ersfor Light Emitting Diodes”,Euro Display,Procee
dings,1999,p.33-37」や特開平１０−９２５７６号公報
に記載されたような材料を用いれば良い。There are various types of PPV-based organic EL materials, for example, “H. Shenk, H. Becker, OG”
elsen, E. Kluge, W. Kreuder and H. Spreitzer: “Polym
ersfor Light Emitting Diodes ”, Euro Display, Procee
dings, 1999, pp. 33-37 ”and JP-A-10-92576.
【０１４９】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０
［nm］（好ましくは４０〜１００［nm］）とすれば良
い。As specific light-emitting layers, cyanopolyphenylenevinylene is used for a red light-emitting layer, polyphenylenevinylene is used for a green light-emitting layer, and polyphenylenevinylene or polyalkylphenylene is used for a blue light-emitting layer. Good. The film thickness is 30 to 150
[Nm] (preferably 40 to 100 [nm]).
【０１５０】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光およびそのため
のキャリアの移動を行わせるための層）を形成すれば良
い。However, the above example is an example of the organic EL material that can be used for the light emitting layer, and it is not necessary to limit the invention to this. An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.
【０１５１】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。For example, in this embodiment, an example in which a polymer material is used as the light emitting layer has been described, but a low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.
【０１５２】陽極４５２３まで形成された時点でＥＬ素
子４５１０が完成する。なお、ここでいうＥＬ素子４５
１０とは、画素電極（陰極）４５１７と、発光層４５１
９と、正孔注入層４５２２および陽極４５２３で形成さ
れた保持容量とを指す。At the point where the anode 4523 is formed, the EL element 4510 is completed. Note that the EL element 45 here is used.
Reference numeral 10 denotes a pixel electrode (cathode) 4517 and a light emitting layer 451
9 and the storage capacitor formed by the hole injection layer 4522 and the anode 4523.
【０１５３】ところで、本実施例では、陽極４５２３の
上にさらにパッシベーション膜４５２４を設けている。
パッシベーション膜４５２４としては窒化珪素膜または
窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素
子とを遮断することであり、有機ＥＬ材料の酸化による
劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える
意味との両方を併せ持つ。これにより電子装置の信頼性
が高められる。In this embodiment, a passivation film 4524 is further provided on the anode 4523.
As the passivation film 4524, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose of this is to shut off the EL element from the outside, and has both the meaning of preventing the organic EL material from being deteriorated due to oxidation and the effect of suppressing outgassing from the organic EL material. This increases the reliability of the electronic device.
【０１５４】以上のように本実施例において説明してき
た電子装置は図１０のような構造の画素からなる画素部
を有し、オフ電流値の十分に低いスイッチング用ＴＦＴ
と、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有
する。従って、高い信頼性を有し、且つ、良好な画像表
示が可能な電子装置が得られる。As described above, the electronic device described in this embodiment has a pixel portion composed of pixels having a structure as shown in FIG. 10, and a switching TFT having a sufficiently low off-current value.
And an EL driving TFT resistant to hot carrier injection. Therefore, an electronic device having high reliability and capable of displaying an excellent image can be obtained.
【０１５５】本実施例において説明した構造を有するＥ
Ｌ素子の場合、発光層４５１９で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の逆方向に向か
って放射される。E having the structure described in this embodiment
In the case of the L element, light generated in the light emitting layer 4519 is radiated in a direction opposite to the substrate on which the TFT is formed as indicated by an arrow.
【０１５６】[実施例５]本実施例においては、実施例４
の図１０に示した画素部において、ＥＬ素子４５１０の
構造を反転させた構造について説明する。説明には図１
１を用いる。なお、図１０の構造と異なる点はＥＬ素子
の部分とＴＦＴ部分だけであるので、その他の説明は省
略することとする。[Embodiment 5] In this embodiment, Embodiment 4
In the pixel portion shown in FIG. 10, a structure in which the structure of the EL element 4510 is inverted will be described. Figure 1 for explanation
Use 1. The only difference from the structure shown in FIG. 10 is the EL element portion and the TFT portion, and the other description will be omitted.
【０１５７】図１１において、スイッチング用ＴＦＴ４
５０２は公知の方法で形成されたＰチャネル型ＴＦＴを
用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成
されたＰチャネル型ＴＦＴを用いる。In FIG. 11, the switching TFT 4
Reference numeral 502 denotes a P-channel TFT formed by a known method. As the EL driving TFT 4503, a P-channel TFT formed by a known method is used.
【０１５８】本実施例では、画素電極（陽極）４５２５
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。In this embodiment, the pixel electrode (anode) 4525
Is used as a transparent conductive film. Specifically, a conductive film formed using a compound of indium oxide and zinc oxide is used. Needless to say, a conductive film made of a compound of indium oxide and tin oxide may be used.
【０１５９】そして、樹脂膜でなる第３の層間絶縁膜４
５２６が形成された後、発光層４５２８が形成される。
その上にはカリウムアセチルアセトネート（ａｃａｃＫ
と表記される）でなる電子注入層４５２９、アルミニウ
ム合金でなる陰極４５３０が形成される。Then, the third interlayer insulating film 4 made of a resin film
After 526 is formed, a light emitting layer 4528 is formed.
On top of this, potassium acetylacetonate (acacK
) And a cathode 4530 made of an aluminum alloy.
【０１６０】その後、実施例５と同様に、有機ＥＬ材料
の酸化を防止するためのパッシベーション膜４５３２が
形成され、こうしてＥＬ素子４５３１が形成される。Thereafter, as in the fifth embodiment, a passivation film 4532 for preventing oxidation of the organic EL material is formed, and thus an EL element 4531 is formed.
【０１６１】本実施例において説明した構造を有するＥ
Ｌ素子の場合、発光層４５２８で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の方に向かって
放射される。E having the structure described in this embodiment
In the case of the L element, light generated in the light emitting layer 4528 is emitted toward the substrate on which the TFT is formed, as indicated by an arrow.
【０１６２】[実施例６]実施例４、実施例５において示
した電子装置は、駆動回路を構成するＴＦＴに逆スタガ
型ＴＦＴを用いても、容易に作成することが出来る。図
１２を参照して説明する。なお、実施例４、実施例５と
共通する部位に関しては、図１０、図１１と同様の番号
を付す。[Embodiment 6] The electronic devices shown in Embodiments 4 and 5 can be easily manufactured even if an inverted staggered TFT is used as a TFT constituting a drive circuit. This will be described with reference to FIG. Parts common to the fourth and fifth embodiments are denoted by the same reference numerals as in FIGS.
【０１６３】図１２において、基板４５０１上に設けら
れたスイッチング用ＴＦＴ４５０２は本実施例では公知
の方法で形成されたＰチャネル型ＴＦＴを用いる。本実
施例ではシングルゲート構造としているが、ダブルゲー
ト構造でも構わないし、トリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造でも構わない。In FIG. 12, as a switching TFT 4502 provided on a substrate 4501, a P-channel TFT formed by a known method is used in this embodiment. Although a single gate structure is used in this embodiment, a double gate structure, a triple gate structure, or a multi-gate structure having more gates may be used.
【０１６４】また、ＥＬ駆動用ＴＦＴ４５０３は公知の
方法で形成されたＰチャネル型ＴＦＴを用いる。スイッ
チング用ＴＦＴ４５０２のドレイン配線４５３３は配線
（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲー
ト電極４５３４に電気的に接続されている。As the EL driving TFT 4503, a P-channel TFT formed by a known method is used. A drain wiring 4533 of the switching TFT 4502 is electrically connected to a gate electrode 4534 of the EL driving TFT 4503 by a wiring (not shown).
【０１６５】また、本実施例ではＥＬ駆動用ＴＦＴ４５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列に接続したマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。In the present embodiment, the EL driving TFT 45 is used.
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.
【０１６６】また、ＥＬ駆動用ＴＦＴ４５０３のゲート
電極４５３４を含む配線（図示せず）は、ＥＬ駆動用Ｔ
ＦＴ４５０３のソース配線４５３５と絶縁膜を介して一
部で重なり、その領域では保持容量が形成される。この
保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５
３４にかかる電圧を保持する機能を有する。A wiring (not shown) including the gate electrode 4534 of the EL driving TFT 4503 is
The source wiring 4535 of the FT 4503 partially overlaps with an insulating film interposed therebetween, and a storage capacitor is formed in that region. This storage capacity is equivalent to the gate electrode 45 of the EL driving TFT 4503.
It has a function of holding the voltage applied to the voltage.
【０１６７】スイッチング用ＴＦＴ４５０２およびＥＬ
駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５３
６が設けられ、その上に樹脂絶縁膜でなる第２の層間絶
縁膜４５３７が形成される。Switching TFT 4502 and EL
A first interlayer insulating film 453 is formed on the driving TFT 4503.
6 is provided thereon, and a second interlayer insulating film 4537 made of a resin insulating film is formed thereon.
【０１６８】その後、実施例５と同様に、画素電極（陽
極）４５３８、発光層４５３９、電子注入層４５４０、
陰極４５４１、パッシベーション膜４５４２が形成さ
れ、ＥＬ素子４５３１が形成される。Thereafter, as in the fifth embodiment, the pixel electrode (anode) 4538, the light emitting layer 4539, the electron injection layer 4540,
A cathode 4541 and a passivation film 4542 are formed, and an EL element 4531 is formed.
【０１６９】本実施例において説明した構造を有するＥ
Ｌ素子の場合、発光層４５３９で発生した光は、矢印で
示されるようにＴＦＴが形成された基板の方に向かって
放射される。E having the structure described in the present embodiment
In the case of the L element, light generated in the light emitting layer 4539 is radiated toward the substrate on which the TFT is formed as indicated by an arrow.
【０１７０】[実施例７]実施例４に示した構造の電子装
置においては、図１０で矢印が示すように、発光層４５
１９の光は、ＴＦＴを形成するアクティブマトリクス基
板とは逆の方向に出射する。よって、出射光がＴＦＴ等
に遮られることがないため、発光部の面積をより広く取
ることが可能となる。画素部の構造を図１０のようにし
たい場合には、図１８に示すような構成とすれば良い。
本実施例にて説明する。[Embodiment 7] In the electronic device having the structure shown in Embodiment 4, as shown by an arrow in FIG.
The light 19 is emitted in the direction opposite to the direction of the active matrix substrate on which the TFT is formed. Therefore, since the emitted light is not blocked by the TFT or the like, the area of the light emitting portion can be made larger. When the structure of the pixel portion is to be as shown in FIG. 10, the structure as shown in FIG. 18 may be used.
This embodiment will be described.
【０１７１】図１８（Ａ）は、本実施例にて示す電子装
置の全体の回路構成例である。中央に画素部が配置され
ている。画素部の上側には、ソース信号線を制御するた
めのソース信号線側駆動回路が配置されている。画素部
の左側には、ゲート信号線を制御するためのゲート信号
線側駆動回路が配置されている。画素部の右側には、リ
セット信号線を制御するためのリセット信号線側駆動回
路が配置されている。画素部において、点線枠１８００
で囲まれた部分が、１画素分の回路である。拡大図を図
１８（Ｂ）に示す。FIG. 18A is an example of the overall circuit configuration of the electronic device shown in this embodiment. A pixel portion is arranged at the center. A source signal line side driver circuit for controlling the source signal line is provided above the pixel portion. A gate signal line side driving circuit for controlling the gate signal lines is arranged on the left side of the pixel portion. A reset signal line side driving circuit for controlling the reset signal line is disposed on the right side of the pixel portion. In the pixel portion, a dotted frame 1800
The portion surrounded by is a circuit for one pixel. An enlarged view is shown in FIG.
【０１７２】実施例１にて示した回路とは、スイッチン
グ用ＴＦＴ１８０１、ＥＬ駆動用ＴＦＴ１８０２にＮチ
ャネル型を用いている点とＥＬ素子１８０３の構造であ
る。ＥＬ素子１８０３は、実施例４の図１０に示した構
造によって形成されるため、１８１０が陰極，１８１１
が陽極、１８０９は陽極配線となる。The circuit shown in Embodiment 1 has a point that an N-channel type is used for the switching TFT 1801 and the EL driving TFT 1802 and the structure of the EL element 1803. The EL element 1803 is formed by the structure shown in FIG.
Is an anode, and 1809 is an anode wiring.
【０１７３】図１８においては、スイッチング用ＴＦＴ
１８０１にはＮチャネル型を用いている。以下に、その
理由について説明する。In FIG. 18, the switching TFT
The N-channel type 1801 is used. The reason will be described below.
【０１７４】ある行の画素において、リセット用ＴＦＴ
１８０５が導通状態となっているときには、画素への書
き込み動作は既に終了しているから、スイッチング用Ｔ
ＦＴ１８０１は非導通状態にある。また、そのとき、他
の行ではスイッチング用ＴＦＴ１８０１が導通して、信
号の書き込みを行っている場合もある。仮にＥＬ駆動用
ＴＦＴ１８０２のしきい値電圧が負の値にシフトしてい
る場合、非表示期間で確実にＥＬ駆動用ＴＦＴ１８０２
を非導通状態とするには、リセット用ＴＦＴ１８０５が
導通している間は、ゲート信号線１８０６の電位は、電
流供給線１８０８の電位よりも、ＥＬ駆動用ＴＦＴ１８
０２のしきい値分だけ低くしておかなければならない。
このとき、スイッチング用ＴＦＴ１８０１にＰチャネル
型を用いていると、ゲート信号線１８０６の電位を下げ
ることにより、ゲート信号線１８０６と電流供給線１８
０８間の電圧の絶対値が、スイッチング用ＴＦＴ１８０
１のしきい値電圧の絶対値を上回った場合、スイッチン
グ用ＴＦＴ１８０１が導通状態となってしまうことにな
る。このことから、図１８に示した画素においては、ス
イッチング用ＴＦＴ１８０１にはＮチャネル型を用いて
いる。In a pixel of a certain row, a reset TFT
When the switch 1805 is in the conductive state, the writing operation to the pixel has already been completed.
FT1801 is off. At that time, in another row, the switching TFT 1801 is turned on to write a signal in some cases. If the threshold voltage of the EL driving TFT 1802 is shifted to a negative value, the EL driving TFT 1802 is surely in the non-display period.
Is turned off, the potential of the gate signal line 1806 is higher than the potential of the current supply line 1808 while the reset TFT 1805 is conductive.
It must be lowered by the threshold value of 02.
At this time, when a P-channel type is used for the switching TFT 1801, the potential of the gate signal line 1806 is reduced to reduce the potential of the gate signal line 1806 and the current supply line 18.
08 is the switching TFT 180
When the absolute value of the threshold voltage exceeds 1, the switching TFT 1801 becomes conductive. For this reason, in the pixel shown in FIG. 18, an N-channel type is used for the switching TFT 1801.
【０１７５】[実施例８]本発明において、リセット用Ｔ
ＦＴの動作を制御するリセット信号線側駆動回路は、実
施例１の例では独立した回路を配置する構成をとってい
るが、図１９（Ａ）に示すように、１つの回路として構
成しても良い。ところで、ゲート信号線側駆動回路は、
画素部の両側に配置するのが駆動する上では望ましい。
よって、図１９（Ｂ）に示すように、ゲート信号線側駆
動回路とリセット信号線側駆動回路とを１つの回路とし
て構成し、さらに両側配置としても良い。[Embodiment 8] In the present invention, the reset T
The reset signal line side drive circuit for controlling the operation of the FT has a configuration in which an independent circuit is arranged in the example of the first embodiment, but is configured as one circuit as shown in FIG. Is also good. By the way, the gate signal line side driving circuit is
Arrangement on both sides of the pixel portion is desirable for driving.
Therefore, as shown in FIG. 19B, the gate signal line side drive circuit and the reset signal line side drive circuit may be configured as one circuit, and may be arranged on both sides.
【０１７６】[実施例９]Ｒ（赤）、Ｇ（緑）、Ｂ（青）
３色のカラー表示を行うための電子装置に関しても、本
発明は容易に適用が可能である。以下に実施する例につ
いて説明する。実施例７に示したように、ＥＬ駆動用Ｔ
ＦＴにＮチャネル型を用いた構造をとっても良いが、本
実施例においては、例として、実施例１にて示したよう
に、ＥＬ駆動用ＴＦＴにＰチャネル型を用いるものとし
て述べる。[Embodiment 9] R (red), G (green), B (blue)
The present invention can be easily applied to an electronic device for displaying three colors. An example to be implemented will be described below. As shown in the seventh embodiment, the EL driving T
Although a structure using an N-channel type FT may be adopted, in this embodiment, as an example, a P-channel type is used for an EL driving TFT as described in Embodiment 1.
【０１７７】ＥＬ素子においては、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の各色で、その輝度特性が異なる。つ
まり、発光色の異なるＥＬ素子には、同じ電圧を印加し
た場合に、輝度が異なってくる。よって、ＲＧＢ３色の
輝度を同一にするためには、ＥＬ素子に印加する電圧を
各色ごとに変える場合がある。これは、各列の電流供給
線の電位を、各色に合わせた電圧にそれぞれ合わせてお
く必要がある。In the EL device, R (red), G
(Green) and B (blue) have different luminance characteristics. That is, when the same voltage is applied to EL elements having different emission colors, the luminance is different. Therefore, in order to make the luminances of the three colors RGB the same, the voltage applied to the EL element may be changed for each color. This requires that the potentials of the current supply lines in each column be adjusted to voltages suitable for the respective colors.
【０１７８】そこで、本発明の電子装置およびその駆動
方法を、ＲＧＢの３色分離型のカラーＥＬディスプレイ
等に適用する場合には、３色の中で最も高い電圧の印加
される電流供給線の電位を基準として、ゲート信号線の
電位を高くしておけば良い。Therefore, when the electronic device of the present invention and its driving method are applied to an RGB three-color separation type color EL display or the like, a current supply line to which the highest voltage is applied among the three colors is applied. The potential of the gate signal line may be increased with reference to the potential.
【０１７９】ただし、この場合、３色の中で最も低い電
圧の印加される電流供給線と、ゲート信号線との電位差
はより大きくなることになる。つまり、３色の中で最も
低い電圧の印加される電流供給線に接続されているＥＬ
駆動用ＴＦＴのゲート電圧がより高くなるため、その部
分では、ややＥＬ駆動用ＴＦＴのオフ電流のリークが増
加する場合もあるが、電流供給線の電位差はそれほど大
きくないため、問題とはならない。However, in this case, the potential difference between the current supply line to which the lowest voltage among the three colors is applied and the gate signal line becomes larger. That is, the EL connected to the current supply line to which the lowest voltage is applied among the three colors
Since the gate voltage of the driving TFT is higher, the leakage of the off-state current of the EL driving TFT may slightly increase in that portion, but this is not a problem because the potential difference of the current supply line is not so large.
【０１８０】[実施例１０]本発明において、三重項励起
子からの燐光を発光に利用できるＥＬ材料を用いること
で、外部発光量子効率を飛躍的に向上させることができ
る。これにより、ＥＬ素子の低消費電力化、長寿命化、
および軽量化が可能になる。[Embodiment 10] In the present invention, by using an EL material capable of utilizing phosphorescence from triplet excitons for emission, external light emission quantum efficiency can be remarkably improved. As a result, the power consumption and the life of the EL element can be reduced,
And weight reduction becomes possible.
【０１８１】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。 （T.Tsutsui, C.Adachi, S.Saito, Photochemical Proc
esses in Organized Molecular Systems, ed.K.Honda,
（Elsevier Sci.Pub., Tokyo,1991）p.437.） 上記の論文により報告されたＥＬ材料（クマリン色素）
の分子式を以下に示す。Here, a report is shown in which triplet excitons are used to improve the external emission quantum efficiency. (T.Tsutsui, C.Adachi, S.Saito, Photochemical Proc
esses in Organized Molecular Systems, ed.K. Honda,
(Elsevier Sci. Pub., Tokyo, 1991) p.437.) EL material (coumarin dye) reported in the above paper
Is shown below.
【０１８２】[0182]
【化１】 Embedded image
【０１８３】（M.A.Baldo, D.F.O'Brien, Y.You, A.Sho
ustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Natu
re 395（1998）p.151.） 上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分
子式を以下に示す。(MABaldo, DFO'Brien, Y. You, A. Sho
ustikov, S. Sibley, METhompson, SRForrest, Natu
re 395 (1998) p.151.) The molecular formula of the EL material (Pt complex) reported by the above paper is shown below.
【０１８４】[0184]
【化２】 Embedded image
【０１８５】（M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（19
99）p.4.） （T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Wa
tanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguch
i, Jpn.Appl.Phys., 38（12B）（1999）L1502.） 上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分
子式を以下に示す。(MABaldo, S. Lamansky, PEBurrrows,
METhompson, SRForrest, Appl.Phys.Lett., 75 (19
99) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Wa
tanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguch
i, Jpn. Appl. Phys., 38 (12B) (1999) L1502.) The molecular formula of the EL material (Ir complex) reported by the above-mentioned paper is shown below.
【０１８６】[0186]
【化３】 Embedded image
【０１８７】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。なお、本実施例の構成は、実施例１〜
実施例９のいずれの構成とも自由に組みあせて実施する
ことが可能である。As described above, if the phosphorescence emission from the triplet exciton can be used, it is possible in principle to realize an external emission quantum efficiency three to four times higher than the case where the fluorescence emission from the singlet exciton is used. . Note that the configuration of this embodiment is the same as that of Embodiments 1 to
It can be implemented by freely combining with any of the configurations of the ninth embodiment.
【０１８８】[実施例１１]本発明の電子装置およびその
駆動方法を応用したＥＬディスプレイは、自発光型であ
るため液晶ディスプレイに比べて明るい場所での視認性
に優れ、しかも視野角が広い。従って、様々な電子機器
の表示部として用いることが出来る。例えば、ＴＶ放送
等を大画面で鑑賞するには対角３０インチ以上（典型的
には４０インチ以上）のＥＬディスプレイの表示部にお
いて本発明の電子装置およびその駆動方法を用いると良
い。[Embodiment 11] An EL display to which the electronic device and the driving method of the present invention are applied is a self-luminous type, so that it has better visibility in a bright place than a liquid crystal display and has a wide viewing angle. Therefore, it can be used as a display portion of various electronic devices. For example, to watch a TV broadcast or the like on a large screen, it is preferable to use the electronic device and the driving method of the present invention in a display portion of an EL display having a diagonal of 30 inches or more (typically, 40 inches or more).
【０１８９】なお、ＥＬディスプレイには、パソコン用
表示装置、ＴＶ放送受信用表示装置、広告表示用表示装
置等の全ての情報表示用表示装置が含まれる。また、そ
の他にも様々な電子機器の表示部に本発明の電子装置お
よびその駆動方法を用いることが出来る。The EL display includes all display devices for displaying information, such as a display device for a personal computer, a display device for receiving a TV broadcast, and a display device for displaying an advertisement. In addition, the electronic device of the present invention and a driving method thereof can be used for display portions of various electronic devices.
【０１９０】その様な本発明の電子機器としては、ビデ
オカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッ
ドマウントディスプレイ）、ナビゲーションシステム、
音響再生装置（カーオーディオ、オーディオコンポ
等）、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置（具体的にはデジタルビデオディスク（ＤＶ
Ｄ）等の記録媒体を再生し、その画像を表示しうるディ
スプレイを備えた装置）などが挙げられる。特に、斜め
方向から見ることの多い携帯情報端末は視野角の広さが
重要視されるため、ＥＬディスプレイを用いることが望
ましい。それら電子機器の具体例を図２０および図２１
に示す。Such electronic devices of the present invention include a video camera, a digital camera, a goggle-type display device (head-mounted display), a navigation system,
Sound playback devices (car audio, audio components, etc.), notebook personal computers, game machines,
A portable information terminal (a mobile computer, a mobile phone, a portable game machine, an electronic book, or the like), and an image reproducing apparatus provided with a recording medium (specifically, a digital video disc (DV
D) and the like, a device having a display capable of reproducing a recording medium and displaying its image). In particular, for a portable information terminal that is often viewed from an oblique direction, a wide viewing angle is regarded as important, and it is desirable to use an EL display. 20 and 21 show specific examples of these electronic devices.
Shown in
【０１９１】図２０（Ａ）はＥＬディスプレイであり、
筐体３３０１、支持台３３０２、表示部３３０３等を含
む。本発明の電子装置およびその駆動方法は表示部３３
０３にて用いることが出来る。ＥＬディスプレイは自発
光型であるためバックライトが必要なく、液晶ディスプ
レイよりも薄い表示部とすることが出来る。FIG. 20A shows an EL display.
A housing 3301, a support 3302, a display portion 3303, and the like are included. The electronic device of the present invention and the driving method thereof can
03 can be used. Since the EL display is a self-luminous type, it does not require a backlight and can be a display portion thinner than a liquid crystal display.
【０１９２】図２０（Ｂ）はビデオカメラであり、本体
３３１１、表示部３３１２、音声入力部３３１３、操作
スイッチ３３１４、バッテリー３３１５、受像部３３１
６等を含む。本発明の電子装置およびその駆動方法は表
示部３３１２にて用いることが出来る。FIG. 20B shows a video camera, which includes a main body 3311, a display portion 3312, an audio input portion 3313, an operation switch 3314, a battery 3315, and an image receiving portion 331.
6 and so on. The electronic device and the driving method of the invention can be used in the display portion 3312.
【０１９３】図２０（Ｃ）はヘッドマウントＥＬディス
プレイの一部（右片側）であり、本体３３２１、信号ケ
ーブル３３２２、頭部固定バンド３３２３、表示部３３
２４、光学系３３２５、表示装置３３２６等を含む。本
発明の電子装置およびその駆動方法は表示装置３３２６
にて用いることが出来る。FIG. 20C shows a part (one side on the right) of the head mounted EL display, which includes a main body 3321, a signal cable 3322, a head fixing band 3323, and a display section 33.
24, an optical system 3325, a display device 3326, and the like. The electronic device of the present invention and the driving method thereof are the same as the display device 3326.
Can be used.
【０１９４】図２０（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体３３３
１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３
３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等
を含む。表示部（ａ）３３３４は主として画像情報を表
示し、表示部（ｂ）３３３５は主として文字情報を表示
するが、本発明の電子装置およびその駆動方法はこれら
表示部（ａ）３３３４、表示部（ｂ）３３３５にて用い
ることが出来る。なお、記録媒体を備えた画像再生装置
には家庭用ゲーム機器なども含まれる。FIG. 20D shows an image reproducing apparatus (specifically, a DVD reproducing apparatus) provided with a recording medium.
1, recording medium (DVD, etc.) 3332, operation switch 33
33, a display unit (a) 3334, a display unit (b) 3335, and the like. The display unit (a) 3334 mainly displays image information, and the display unit (b) 3335 mainly displays character information. The electronic device and the driving method of the present invention employ the display unit (a) 3334 and the display unit ( b) Can be used in 3335. Note that the image reproducing device provided with the recording medium includes a home game machine and the like.
【０１９５】図２０（Ｅ）はゴーグル型表示装置（ヘッ
ドマウントディスプレイ）であり、本体３３４１、表示
部３３４２、アーム部３３４３を含む。本発明の電子装
置およびその駆動方法は表示部３３４２にて用いること
が出来る。FIG. 20E shows a goggle type display device (head mounted display), which includes a main body 3341, a display portion 3342, and an arm portion 3343. The electronic device and the driving method of the invention can be used in the display portion 3342.
【０１９６】図２０（Ｆ）はパーソナルコンピュータで
あり、本体３３５１、筐体３３５２、表示部３３５３、
キーボード３３５４等を含む。本発明の電子装置および
その駆動方法は表示部３３５３にて用いることが出来
る。FIG. 20F shows a personal computer, which includes a main body 3351, a housing 3352, a display portion 3353,
A keyboard 3354 and the like. The electronic device and the driving method of the invention can be used in the display portion 3353.
【０１９７】なお、将来的にＥＬ材料の発光輝度が高く
なれば、出力した画像情報を含む光をレンズ等で拡大投
影してフロント型あるいはリア型のプロジェクターに用
いることも可能となる。If the emission luminance of the EL material is increased in the future, it becomes possible to enlarge and project the light including the output image information with a lens or the like and use it for a front-type or rear-type projector.
【０１９８】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。ＥＬ材料の応答速
度は非常に高いため、ＥＬディスプレイは動画表示に好
ましい。Further, the above-mentioned electronic equipment is available on the Internet or C
Information distributed through an electronic communication line such as an ATV (cable television) is frequently displayed, and in particular, opportunities to display moving image information are increasing. Since the response speed of the EL material is very high, the EL display is preferable for displaying moving images.
【０１９９】また、ＥＬディスプレイは発光している部
分が電力を消費するため、省消費電力化のためには発光
部分が極力少なくなるように情報を表示することが望ま
しい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部にＥＬディスプ
レイを用いる場合には、非発光部分を背景として文字情
報を発光部分で形成するように駆動することが望まし
い。In an EL display, a light emitting portion consumes power. Therefore, in order to save power, it is desirable to display information so that the light emitting portion is reduced as much as possible. Therefore, when an EL display is used for a portable information terminal, particularly a display unit mainly for character information such as a mobile phone or a sound reproducing device, the display is driven so that character information is formed by a light emitting portion with a non-light emitting portion as a background. It is desirable to do.
【０２００】図２１（Ａ）は携帯電話であり、本体３４
０１、音声出力部３４０２、音声入力部３４０３、表示
部３４０４、操作スイッチ３４０５、アンテナ３４０６
を含む。本発明の電子装置およびその駆動方法は表示部
３４０４にて用いることが出来る。なお、表示部３４０
４は黒色の背景に白色の文字を表示することで携帯電話
の消費電力を抑えることが出来る。FIG. 21A shows a mobile phone, and the main body 34 is provided.
01, audio output unit 3402, audio input unit 3403, display unit 3404, operation switch 3405, antenna 3406
including. The electronic device and the driving method of the invention can be used in the display portion 3404. The display unit 340
No. 4 can suppress power consumption of the mobile phone by displaying white characters on a black background.
【０２０１】図２１（Ｂ）は音響再生装置、具体的には
カーオーディオであり、本体３４１１、表示部３４１
２、操作スイッチ３４１３、３４１４を含む。本発明の
電子装置およびその駆動方法は表示部３４１２にて用い
ることが出来る。また、本実施例では車載用オーディオ
を示すが、携帯型や家庭用の音響再生装置に用いても良
い。なお、表示部３４１４は黒色の背景に白色の文字を
表示することで消費電力を抑えられる。これは携帯型の
音響再生装置において特に有効である。FIG. 21B shows a sound reproducing apparatus, specifically, a car audio system.
2. Including operation switches 3413 and 3414. The electronic device and the driving method of the invention can be used in the display portion 3412. In this embodiment, the in-vehicle audio is shown, but the present invention may be applied to a portable or home-use audio reproducing apparatus. Note that the display portion 3414 can reduce power consumption by displaying white characters on a black background. This is particularly effective in a portable sound reproducing device.
【０２０２】また、本実施例にて示した携帯型電子機器
においては、消費電力を低減するための方法としては、
外部の明るさを感知するセンサ部を設け、暗い場所で使
用する際には、表示部の輝度を落とすなどの機能を付加
するなどといった方法が挙げられる。In the portable electronic device shown in this embodiment, the method for reducing power consumption is as follows.
A method of providing a sensor unit for sensing external brightness and adding a function such as lowering the brightness of the display unit when used in a dark place is exemplified.
【０２０３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜実施例１０
に示したいずれの構成を適用しても良い。As described above, the applicable range of the present invention is extremely wide, and the present invention can be used for electronic devices in various fields. Further, the electronic apparatus of the present embodiment includes the first to tenth embodiments.
Any of the configurations shown in FIG.
【発明の効果】本発明の効果について述べる。The effects of the present invention will be described.
【０２０４】本発明では、通常の時間階調方式では設定
することの出来ないような短いサステイン（点灯）期間
を有する場合においても、非表示期間を設けることによ
り、異なるアドレス（書き込み）期間の重複を回避する
ことが出来る。よってさらなる多階調化が可能となる。According to the present invention, even when a short sustain (lighting) period which cannot be set by the normal time gray scale method is used, the non-display period is provided so that different address (writing) periods may overlap. Can be avoided. Therefore, further multi-gradation becomes possible.
【０２０５】さらに、リセット用ＴＦＴを導通状態とし
て非表示期間を設けるとき、ゲート信号線の電位を調整
しておくことにより、ＥＬ駆動用ＴＦＴのゲート電圧
（ＥＬ駆動用ＴＦＴのソース領域に対するゲート電極の
電位）を正の値とすることが出来る。それにより、仮に
ＥＬ駆動用ＴＦＴのしきい値電圧が正の値にシフトして
いる場合においても、リセット信号の入力により、ＥＬ
素子に電流が供給されないようにすることが出来る。Further, when the non-display period is provided by setting the reset TFT to the conductive state, the potential of the gate signal line is adjusted so that the gate voltage of the EL drive TFT (the gate electrode with respect to the source region of the EL drive TFT) can be adjusted. Can be set to a positive value. As a result, even if the threshold voltage of the EL driving TFT is shifted to a positive value, the reset signal input causes
No current can be supplied to the element.
【図１】 本発明の電子装置の回路構成を示す図。FIG. 1 is a diagram showing a circuit configuration of an electronic device of the present invention.
【図２】 画素部における、各部の電位の関係を示す
図。FIG. 2 is a diagram illustrating a relationship between potentials of respective portions in a pixel portion.
【図３】 実施例１に記載の、本発明の画素を用いた
回路構成例を示す図。FIG. 3 is a diagram showing an example of a circuit configuration using a pixel of the present invention described in Embodiment 1.
【図４】 実施例１に記載の駆動方法に関するタイミ
ングチャートを示す図。FIG. 4 is a timing chart related to the driving method described in the first embodiment.
【図５】 実施例１に記載の駆動方法における、ゲー
ト信号線とリセット信号線のタイミングチャートを示す
図。FIG. 5 is a diagram showing a timing chart of a gate signal line and a reset signal line in the driving method described in the first embodiment.
【図６】 実施例２に記載の、電子装置の作成工程例
を示す図。FIG. 6 is a diagram illustrating an example of a manufacturing process of an electronic device described in Embodiment 2.
【図７】 実施例２に記載の、電子装置の作成工程例
を示す図。FIG. 7 is a diagram illustrating an example of a manufacturing process of an electronic device described in Embodiment 2.
【図８】 実施例２に記載の、電子装置の作成工程例
を示す図。FIG. 8 is a diagram illustrating an example of a manufacturing process of an electronic device described in Embodiment 2.
【図９】 実施例３に記載の、電子装置の上面図およ
び断面図。9A and 9B are a top view and a cross-sectional view of an electronic device described in Embodiment 3.
【図１０】 実施例４に記載の、電子装置の画素部の
断面図。FIG. 10 is a cross-sectional view of a pixel portion of an electronic device described in Embodiment 4.
【図１１】 実施例５に記載の、電子装置の画素部の
断面図。FIG. 11 is a cross-sectional view of a pixel portion of an electronic device described in Embodiment 5.
【図１２】 実施例６に記載の、電子装置の画素部の
断面図。FIG. 12 is a cross-sectional view of a pixel portion of an electronic device described in Embodiment 6.
【図１３】 電子装置の回路構成例を示す図。FIG. 13 illustrates a circuit configuration example of an electronic device.
【図１４】 面積階調方式による階調表現を行う電子
装置の画素部の例を示す図。FIG. 14 is a diagram illustrating an example of a pixel portion of an electronic device which performs grayscale expression by an area grayscale method.
【図１５】 時間階調における、フレーム期間の分割
を説明するタイミングチャートを示す図。FIG. 15 is a timing chart illustrating division of a frame period in time gray scale.
【図１６】 アドレス（書き込み）期間の重複と、非
表示期間による解決方法を示す図。FIG. 16 is a diagram showing a solution by an address (write) period overlap and a non-display period.
【図１７】 特願平１１−３３８７８６に記載されて
いる画素の構成を示す図。FIG. 17 is a diagram showing a configuration of a pixel described in Japanese Patent Application No. 11-338786.
【図１８】 実施例７に記載の、本発明の画素を用い
た回路構成例を示す図。FIG. 18 is a diagram showing an example of a circuit configuration using a pixel of the present invention described in Embodiment 7.
【図１９】 実施例８に記載の、本発明の画素を用い
た回路構成例を示す図。FIG. 19 is a diagram showing a circuit configuration example using a pixel of the present invention described in Embodiment 8.
【図２０】 実施例１１に記載の、本発明の電子装置
の駆動方法を適用した電子機器の例を示す図。FIG. 20 illustrates an example of an electronic device to which the method for driving an electronic device of the present invention described in Embodiment 11 is applied.
【図２１】 実施例１１に記載の、本発明の電子装置
の駆動方法を適用した電子機器の例を示す図。FIG. 21 illustrates an example of an electronic device to which the method for driving an electronic device of the present invention described in Embodiment 11 is applied.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｅ ６７０ ６７０Ｊ ６８０ ６８０Ａ ６８０Ｐ ６８０Ｓ ６８０Ｖ // Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 641 G09G 3/20 641E 670 670J 680 680A 680P 680S 680V // H05B 33/14 H05B 33/14 A
Claims (24)
側駆動回路と、リセット信号線側駆動回路と、画素部と
を有し、 前記画素部は、複数のソース信号線と、複数のゲート信
号線と、複数の電流供給線と、複数のリセット信号線
と、複数の画素とを有し、 前記複数の画素はそれぞれ、スイッチング用トランジス
タと、エレクトロルミネッセンス駆動用トランジスタ
と、リセット用トランジスタと、保持容量と、エレクト
ロルミネッセンス素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記
複数のゲート信号線のうちいずれか１本と電気的に接続
され、 前記スイッチング用トランジスタのソース領域とドレイ
ン領域とは、一方はソース信号線と電気的に接続され、
残る一方は前記エレクトロルミネッセンス駆動用トラン
ジスタのゲート電極と電気的に接続され、 前記リセット用トランジスタのゲート電極は、リセット
信号線と電気的に接続され、 前記リセット用トランジスタのソース領域とドレイン領
域とは、一方は前記複数のゲート信号線のうちいずれか
１本と電気的に接続され、残る一方は前記エレクトロル
ミネッセンス駆動用トランジスタのゲート電極と電気的
に接続され、 前記保持容量は、一方の電極は電流供給線と電気的に接
続され、残る一方の電極は、前記エレクトロルミネッセ
ンス駆動用トランジスタのゲート電極と電気的に接続さ
れ、 前記エレクトロルミネッセンス駆動用トランジスタのソ
ース領域とドレイン領域とは、一方は電流供給線と電気
的に接続され、残る一方はエレクトロルミネッセンス素
子の一方の電極と電気的に接続されていることを特徴と
する電子装置。A source signal line side drive circuit; a gate signal line side drive circuit; a reset signal line side drive circuit; and a pixel portion, wherein the pixel portion includes a plurality of source signal lines, a plurality of A gate signal line, a plurality of current supply lines, a plurality of reset signal lines, and a plurality of pixels, wherein each of the plurality of pixels includes a switching transistor, an electroluminescence driving transistor, and a reset transistor. , A storage capacitor, and an electroluminescence element, wherein a gate electrode of the switching transistor is electrically connected to any one of the plurality of gate signal lines, and a source region and a drain of the switching transistor. One region is electrically connected to the source signal line,
The other is electrically connected to a gate electrode of the electroluminescence driving transistor, a gate electrode of the reset transistor is electrically connected to a reset signal line, and a source region and a drain region of the reset transistor are connected to each other. One is electrically connected to any one of the plurality of gate signal lines, and the other is electrically connected to a gate electrode of the electroluminescence driving transistor. One of the remaining electrodes is electrically connected to a current supply line, and the other electrode is electrically connected to a gate electrode of the electroluminescence driving transistor. One of a source region and a drain region of the electroluminescence driving transistor has a current. It is electrically connected to the supply line, and the other is An electronic device which is electrically connected to one electrode of a luminescence element.
ース領域もしくはドレイン領域と、エレクトロルミネッ
センス素子の陽極とが電気的に接続されているときは、
前記スイッチング用トランジスタの極性にはＰチャネル
型を用い、 前記エレクトロルミネッセンス駆動用トランジスタのソ
ース領域もしくはドレイン領域と、エレクトロルミネッ
センス素子の陰極とが電気的に接続されているときは、
前記スイッチング用トランジスタの極性にはＮチャネル
型を用いることを特徴とする電子装置。2. The electronic device according to claim 1, wherein when a source region or a drain region of the electroluminescence driving transistor is electrically connected to an anode of the electroluminescence element,
When a P-channel type is used for the polarity of the switching transistor, when a source region or a drain region of the electroluminescence driving transistor is electrically connected to a cathode of the electroluminescence element,
An electronic device, wherein an N-channel type is used for the polarity of the switching transistor.
ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き
込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイ
ン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサ
ブフレーム期間において、前記アドレス（書き込み）期
間と前記サステイン（点灯）期間が重複している期間を
有し、 サブフレーム期間ＳＦm（１≦ｍ≦ｎ）でのアドレス
（書き込み）期間Ｔａmと、サブフレーム期間ＳＦm+1で
のアドレス（書き込み）期間Ｔａm+1とが重複する場合
に、前記サブフレーム期間ＳＦmでのサステイン（点
灯）期間ＳＦmの終了後、前記アドレス（書き込み）期
間Ｔａm+1の開始までの期間に非表示期間を有すること
を特徴とする電子装置の駆動方法。3. One frame period has n sub-frame periods SF 1 , SF 2 ,..., SF n , and the n sub-frame periods are address (write) periods Ta 1 , Ta 2, respectively. , ..., and Ta n, a sustain (lighting) periods Ts 1, Ts 2, and a ... Ts n, at least one sub-frame period among the n sub-frame periods, the address It has a period in which the a (writing) period sustain (lighting) periods are overlapping, the address (writing) period Ta m in the sub-frame period SF m (1 ≦ m ≦ n ), the sub-frame period SF m + If the address (writing) period Ta m + 1 at 1 overlap, after the completion of the sustain (lighting) period SF m in the sub-frame period SF m, the start of the address (writing) period Ta m + 1 Until Method of driving an electronic device characterized by having a non-display period.
ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き
込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイ
ン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 前記ｎ個のサブフレーム期間のうち少なくとも１個のサ
ブフレーム期間において、前記アドレス（書き込み）期
間と前記サステイン（点灯）期間が重複している期間を
有し、 ｊ（０＜ｊ）フレーム目のサブフレーム期間ＳＦnでの
アドレス（書き込み）期間Ｔａnと、ｊ＋１フレーム目
のサブフレーム期間ＳＦ1でのアドレス（書き込み）期
間Ｔａ1とが重複する場合に、ｊフレーム目のサブフレ
ーム期間ＳＦnでのサステイン（点灯）期間ＳＦnの終了
後、前記ｊ＋１フレーム目のサブフレーム期間ＳＦ1で
のアドレス（書き込み）期間Ｔａ1の開始までの期間に
非表示期間を有することを特徴とする電子装置の駆動方
法。4. One frame period has n sub-frame periods SF 1 , SF 2 ,..., SF n , and the n sub-frame periods are address (write) periods Ta 1 , Ta 2, respectively. , ..., and Ta n, a sustain (lighting) periods Ts 1, Ts 2, and a ... Ts n, at least one sub-frame period among the n sub-frame periods, the address It has a period in which the a (writing) period sustain (lighting) periods are overlapping, j (0 <j) th frame of the sub-frame periods addresses in SF n and (writing) period Ta n, j + 1 th frame If the address in the sub-frame periods SF 1 and (writing) period Ta 1 overlap, sustain at j th frame of the sub-frame period SF n (lit) after the end of the period SF n, the j + 1 frame Method of driving an electronic device characterized by having a non-display period in the period leading up to the start address (writing) period Ta 1 in the eyes of the subframe periods SF 1.
ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記ｎ個のサブフレーム期間はそれぞれアドレス（書き
込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイ
ン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、
アドレス（書き込み）期間の長さをｔａk、サステイン
（点灯）期間の長さをｔｓk、１ゲート信号線選択期間
の長さをｔｇ（ｔａk、ｔｓk、ｔｇ＞０）として、ｔａ
k＞ｔｓk＋ｔｇが成立するとき、 ＳＦkの有する非表示期間の長さをｔｒk（ｔｒk＞０）
とすると、 常に、ｔｒk≧ｔａk−（ｔｓk＋ｔｇ）が成立すること
を特徴とする電子装置の駆動方法。5. One frame period has n sub-frame periods SF 1 , SF 2 ,..., SF n , and the n sub-frame periods are address (write) periods Ta 1 , Ta 2, respectively. , ..., and Ta n, a sustain (lighting) periods Ts 1, Ts 2, and a ... Ts n, at subframe period SF k (1 ≦ k ≦ n ),
Address (writing) the length ta k periods, as a sustain length ts k of (turn on) periods, one gate signal line tg the length of the selection period (ta k, ts k, tg > 0), ta
When k > ts k + tg is satisfied, the length of the non-display period of SF k is tr k (tr k > 0)
When, always, tr k ≧ ta k - ( ts k + tg) is driving method of an electronic device characterized by established.
載の電子装置の駆動方法において、 前記非表示期間においては、リセット信号線駆動回路か
らの信号が入力され、リセット用トランジスタが導通す
ることによって、前記エレクトロルミネッセンス駆動用
トランジスタが非導通状態となり、 前記リセット用トランジスタが非導通状態に戻った後
も、次にソース信号線からの信号の書き込みが行われる
までの間、前記エレクトロルミネッセンス駆動用トラン
ジスタのゲート電圧が、前記保持容量によって保持され
ることを特徴とする電子装置の駆動方法。6. The method for driving an electronic device according to claim 3, wherein a signal from a reset signal line driving circuit is input during the non-display period, and the reset transistor is turned on. When the transistor is turned on, the electroluminescence driving transistor is turned off. Even after the resetting transistor returns to the non-conducting state, the electroluminescence driving transistor remains on until the next writing of a signal from the source signal line is performed. A method of driving an electronic device, wherein a gate voltage of a luminescence driving transistor is held by the holding capacitor.
載の電子装置の駆動方法において、 前記非表示期間中は、画像信号に関わらずエレクトロル
ミネッセンス素子が消灯することを特徴とする電子装置
の駆動方法。7. The method of driving an electronic device according to claim 3, wherein the electroluminescent element is turned off during the non-display period regardless of an image signal. A method for driving an electronic device.
載の電子装置の駆動方法において、 前記非表示期間における、前記エレクトロルミネッセン
ス駆動用トランジスタのゲート電圧は、 電流供給線の電位と、非選択状態にあるゲート信号線の
電位との差によって決定されることを特徴とする電子装
置の駆動方法。8. The method for driving an electronic device according to claim 3, wherein a gate voltage of the electroluminescence driving transistor in the non-display period is equal to a potential of a current supply line. A driving method of the electronic device, which is determined by a difference from a potential of a gate signal line in a non-selected state.
載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極
性がＮチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給
線の電位に対し、前記エレクトロルミネッセンス駆動用
トランジスタのしきい値電圧よりも低い電位が入力され
ることを特徴とする電子装置の駆動方法。9. The method of driving an electronic device according to claim 3, wherein the non-selected state is set when the polarity of the electroluminescence driving transistor is an N-channel type. A method for driving an electronic device, wherein a potential lower than a threshold voltage of the electroluminescence driving transistor with respect to a potential of the current supply line is input to a certain gate signal line.
記載の電子装置の駆動方法において、 前記エレクトロルミネッセンス駆動用トランジスタの極
性がＰチャネル型である場合には、 前記非選択状態にあるゲート信号線には、前記電流供給
線の電位に対し、前記エレクトロルミネッセンス駆動用
トランジスタのしきい値電圧よりも高い電位が入力され
ることを特徴とする電子装置の駆動方法。10. The method for driving an electronic device according to claim 3, wherein the non-selected state is set when the polarity of the electroluminescence driving transistor is a P-channel type. A method for driving an electronic device, wherein a potential higher than a threshold voltage of the electroluminescence driving transistor with respect to a potential of the current supply line is input to a certain gate signal line.
装置を用いることを特徴とするエレクトロルミネッセン
スディスプレイ。11. An electroluminescent display using the electronic device according to claim 1 or 2.
装置を用いることを特徴とするビデオカメラ。12. A video camera using the electronic device according to claim 1 or 2.
装置を用いることを特徴とするヘッドマウントディスプ
レイ。13. A head-mounted display using the electronic device according to claim 1 or 2.
装置を用いることを特徴とするＤＶＤプレーヤー。14. A DVD player using the electronic device according to claim 1 or 2.
装置を用いることを特徴とするパーソナルコンピュー
タ。15. A personal computer using the electronic device according to claim 1 or 2.
装置を用いることを特徴とする携帯電話。16. A mobile phone using the electronic device according to claim 1.
装置を用いることを特徴とするカーオーディオ。17. A car audio using the electronic device according to claim 1 or 2.
に記載の電子装置の駆動方法を用いることを特徴とする
エレクトロルミネッセンスディスプレイ。18. An electroluminescent display using the method for driving an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
ビデオカメラ。19. A video camera using the method for driving an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
ヘッドマウントディスプレイ。20. A head mounted display using the method for driving an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
ＤＶＤプレーヤー。21. A DVD player using the driving method of an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
パーソナルコンピュータ。22. A personal computer using the method of driving an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
携帯電話。23. A mobile phone using the method for driving an electronic device according to claim 3. Description:
に記載の電子装置の駆動方法を用いることを特徴とする
カーオーディオ。24. A car audio using the method for driving an electronic device according to claim 3. Description:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125754A JP5127099B2 (en) | 2000-04-26 | 2001-04-24 | Electronic device, display device |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-125993 | 2000-04-26 | ||
| JP2000125993 | 2000-04-26 | ||
| JP2000125993 | 2000-04-26 | ||
| JP2001125754A JP5127099B2 (en) | 2000-04-26 | 2001-04-24 | Electronic device, display device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011038124A Division JP5178859B2 (en) | 2000-04-26 | 2011-02-24 | Electronic device, display device |
| JP2011218900A Division JP5358641B2 (en) | 2000-04-26 | 2011-10-03 | Display device and electronic device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002014653A true JP2002014653A (en) | 2002-01-18 |
| JP2002014653A5 JP2002014653A5 (en) | 2008-04-03 |
| JP5127099B2 JP5127099B2 (en) | 2013-01-23 |
Family
ID=26590854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5127099B2 (en) |
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|---|---|
| JP5127099B2 (en) | 2013-01-23 |
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