JP2002009299A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＳＯＩ基板を用
いた半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device using an SOI substrate.
【０００２】[0002]
【従来の技術】図４６は、ＳＯＩ基板を用いた従来の半
導体装置の構造を示す断面図である。ＳＯＩ基板は、シ
リコン基板１０１、ＢＯＸ（Buried OXide）層１０２、
及びシリコン層１０３がこの順に積層された積層構造を
成している。シリコン層１０３の上面内には、ＢＯＸ層
１０２の上面よりも上方に位置する底面を有する素子分
離絶縁膜１０７ａ〜１０７ｃが、それぞれ選択的に形成
されている。かかる態様の分離を、以下「部分分離」と
称する。2. Description of the Related Art FIG. 46 is a sectional view showing a structure of a conventional semiconductor device using an SOI substrate. The SOI substrate includes a silicon substrate 101, a BOX (Buried OXide) layer 102,
And a silicon layer 103 in this order. In the upper surface of the silicon layer 103, element isolation insulating films 107a to 107c each having a bottom surface located above the upper surface of the BOX layer 102 are selectively formed. The separation in such an embodiment is hereinafter referred to as “partial separation”.
【０００３】素子分離絶縁膜１０７ａ，１０７ｂによっ
て規定される素子形成領域内には、ＰＭＯＳトランジス
タが形成されている。ＰＭＯＳトランジスタは、ｎ-型
のチャネル形成領域１１３ａを挟んで対向するｐ+型の
ソース・ドレイン領域１１４ａ１，１１４ａ２と、ゲー
ト絶縁膜１０８及びゲート電極１０９ａがこの順に積層
された積層構造を成すゲート構造１１０ａと、ゲート構
造１１０ａの側面に形成されたサイドウォール１１１と
を有している。ソース・ドレイン領域１１４ａ１，１１
４ａ２及びチャネル形成領域１１３ａは、ｎ-型のウェ
ル１１２ａ内に形成されている。A PMOS transistor is formed in an element forming region defined by element isolation insulating films 107a and 107b. The PMOS transistor has a gate structure in which ap + -type source / drain regions 114a1 and 114a2 opposed to each other with an n − -type channel formation region 113a interposed therebetween, a gate insulating film 108, and a gate electrode 109a are stacked in this order. 110a, and a sidewall 111 formed on a side surface of the gate structure 110a. Source / drain regions 114a1, 11
4a2 and the channel forming region 113a are formed in the n − -type well 112a.
【０００４】また、素子分離絶縁膜１０７ｂ，１０７ｃ
によって規定される素子形成領域内には、ＮＭＯＳトラ
ンジスタが形成されている。ＮＭＯＳトランジスタは、
ｐ-型のチャネル形成領域１１３ｂを挟んで対向するｎ+
型のソース・ドレイン領域１１４ｂ１，１１４ｂ２と、
ゲート絶縁膜１０８及びゲート電極１０９ｂがこの順に
積層された積層構造を成すゲート構造１１０ｂと、ゲー
ト構造１１０ｂの側面に形成されたサイドウォール１１
１とを有している。ソース・ドレイン領域１１４ｂ１，
１１４ｂ２及びチャネル形成領域１１３ｂは、ｐ-型の
ウェル１１２ｂ内に形成されている。[0004] Also, element isolation insulating films 107b, 107c
An NMOS transistor is formed in the element formation region defined by the above. The NMOS transistor is
n + opposing each other with the p − type channel formation region 113b interposed therebetween
Source / drain regions 114b1 and 114b2,
A gate structure 110b having a stacked structure in which a gate insulating film 108 and a gate electrode 109b are stacked in this order, and sidewalls 11 formed on side surfaces of the gate structure 110b.
And 1. Source / drain regions 114b1,
The 114b2 and the channel formation region 113b are formed in the p − -type well 112b.
【０００５】[0005]
【発明が解決しようとする課題】図４６に示した従来の
半導体装置によると、シリコン層１０３の上面内には、
部分分離型の素子分離絶縁膜１０７ａ〜１０７ｃが形成
されている。従って、素子分離絶縁膜１０７ａ〜１０７
ｃの底面とＢＯＸ層１０２の上面との間のシリコン層１
０３を介して、チャネル形成領域１１３ａ，１１３ｂの
電位を外部から固定することができる。即ち、ボディコ
ンタクトをとることができる。According to the conventional semiconductor device shown in FIG. 46, the upper surface of the silicon layer 103 has
Partial isolation type element isolation insulating films 107a to 107c are formed. Accordingly, the element isolation insulating films 107a to 107
silicon layer 1 between the bottom surface of c and the top surface of BOX layer 102
Via 03, the potentials of the channel formation regions 113a and 113b can be externally fixed. That is, body contact can be obtained.
【０００６】しかしながら、ｎ-型のウェル１１２ａと
ｐ-型のウェル１１２ｂとの境界部分にも、部分分離型
の素子分離絶縁膜１０７ｂが形成されているため、ｐ+
型のソース・ドレイン領域１１４ａ２とｎ+型のソース
・ドレイン領域１１４ｂ１とが、素子分離絶縁膜１０７
ｂの下のｎ-型のウェル１１２ａ及びｐ-型のウェル１１
２ｂを介して互いに電気的に繋がり、この部分に寄生サ
イリスタ構造が形成されてラッチアップが発生するとい
う問題があった。However, since the partial isolation type element isolation insulating film 107b is formed also at the boundary between the n − type well 112a and the p − type well 112b, p +
Source / drain region 114a2 and n + type source / drain region 114b1
n - type well 112a and p - type well 11 under b
There is a problem in that they are electrically connected to each other via 2b, and a parasitic thyristor structure is formed in this portion to cause latch-up.
【０００７】本発明は、かかる問題を解決するために成
されたものであり、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとの間を、半導体層の上面から底面に亘って
形成される絶縁体によって互いに電気的に分離しつつ
（以下「完全分離」と称す）、ボディコンタクトをとる
ことが可能であり、しかも素子の微細化にも寄与し得
る、半導体装置の製造方法を得ることを目的とするもの
である。The present invention has been made to solve such a problem, and electrically connects an NMOS transistor and a PMOS transistor to each other by an insulator formed from the top surface to the bottom surface of the semiconductor layer. An object of the present invention is to provide a method of manufacturing a semiconductor device which can make body contact while being separated (hereinafter, referred to as “complete separation”) and can contribute to miniaturization of elements.
【０００８】[0008]
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）下地層及び半
導体層が形成された積層構造を成す基板を準備する工程
と、（ｂ）下地層と接触しない側の半導体層の第１主面
内に、下地層に接触しない底面を有する第１の素子分離
絶縁膜を選択的に形成する工程と、（ｃ）半導体層の第
１主面上に、第１の素子分離絶縁膜の上方にのみ位置す
る導体領域を有する素子を形成する工程と、（ｄ）下地
層の少なくとも一部を除去する工程と、（ｅ）工程
（ｄ）よりも後に実行され、下地層と接触する側の半導
体層の第２主面内に、導体領域の下方において第１の素
子分離絶縁膜の底面に接触する第２の素子分離絶縁膜を
選択的に形成する工程とを備えるものである。Means for Solving the Problems Claim 1 of the present invention
(A) a step of preparing a substrate having a laminated structure in which an underlayer and a semiconductor layer are formed; and (b) a first main surface of the semiconductor layer on the side not in contact with the underlayer. Selectively forming a first element isolation insulating film having a bottom surface that does not contact the underlying layer, and (c) on the first main surface of the semiconductor layer and above the first element isolation insulating film. (D) removing at least a part of the underlayer; and (e) performing the semiconductor after the step (d) and contacting the underlayer with the semiconductor. Selectively forming a second element isolation insulating film in contact with the bottom surface of the first element isolation insulating film below the conductor region in the second main surface of the layer.
【０００９】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｄ）において下地層は全て除
去され、工程（ｅ）は、（ｅ−１）半導体層を選択的に
除去することにより、第１の素子分離絶縁膜の底面によ
って底面が規定される凹部を形成する工程と、（ｅ−
２）工程（ｅ−１）により得られる構造上の全面に絶縁
膜を形成することにより、凹部内を充填する絶縁膜とし
て第２の素子分離絶縁膜を形成する工程とを有し、絶縁
膜は、凹部が形成されていない部分の半導体層の第２主
面上にも残されることを特徴とするものである。According to a second aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect, the underlayer is entirely removed in the step (d). (E) a step of (e-1) forming a recess whose bottom surface is defined by the bottom surface of the first element isolation insulating film by selectively removing the semiconductor layer;
2) forming an insulating film on the entire surface of the structure obtained in the step (e-1), thereby forming a second element isolation insulating film as an insulating film filling the recess. Is left on the second main surface of the portion of the semiconductor layer where no concave portion is formed.
【００１０】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、（ａ）下地層及び半導体層が形
成された積層構造を成す基板を準備する工程と、（ｂ）
第１導電型の第１のウェルの形成予定領域と、第２導電
型の第２のウェルの形成予定領域との間の第１境界部
分、及び、いずれも同一導電型のウェル内に形成され
る、第１の半導体素子の形成予定領域と、第２の半導体
素子の形成予定領域との間の第２境界部分、のうちの少
なくとも一方において、下地層と接触しない側の半導体
層の第１主面内に、第１及び第２のウェルの底よりも浅
い底部を有し、下地層に接触しない第１の素子分離絶縁
膜を選択的に形成する工程と、（ｃ）下地層の少なくと
も一部を除去する工程と、（ｄ）工程（ｃ）よりも後に
実行され、下地層と接触する側の半導体層の第２主面内
に、第１の素子分離絶縁膜に接触する第２の素子分離絶
縁膜を選択的に形成する工程とを備えるものである。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein (a) a step of preparing a substrate having a laminated structure on which an underlayer and a semiconductor layer are formed; and (b)
A first boundary portion between a region where a first well of a first conductivity type is to be formed and a region where a second well of a second conductivity type is to be formed, and both are formed in a well of the same conductivity type. At least one of a second boundary portion between a region where the first semiconductor element is to be formed and a region where the second semiconductor element is to be formed, A step of selectively forming a first element isolation insulating film having a bottom portion shallower than the bottoms of the first and second wells in the main surface and not in contact with the underlying layer; (D) a step of removing part of the semiconductor layer, which is performed after the step (c) and is in contact with the first element isolation insulating film in the second main surface of the semiconductor layer in contact with the underlying layer; Selectively forming the element isolation insulating film.
【００１１】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、工程（ｃ）において下地層は全て除
去され、工程（ｄ）は、（ｄ−１）半導体層を選択的に
除去することにより、第１の素子分離絶縁膜の底面によ
って底面が規定される凹部を形成する工程と、（ｄ−
２）工程（ｄ−１）により得られる構造上の全面に絶縁
膜を形成することにより、凹部内を充填する絶縁膜とし
て第２の素子分離絶縁膜を形成する工程とを有し、絶縁
膜は、凹部が形成されていない部分の半導体層の第２主
面上にも残されることを特徴とするものである。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, the underlayer is entirely removed in the step (c). (D) forming (d-1) a step of selectively removing the semiconductor layer to form a recess whose bottom surface is defined by the bottom surface of the first element isolation insulating film;
2) forming an insulating film on the entire surface of the structure obtained in step (d-1), thereby forming a second element isolation insulating film as an insulating film filling the recess. Is left on the second main surface of the portion of the semiconductor layer where no concave portion is formed.
【００１２】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、（ａ）第１領域と第２領域との
境界を含む第１主面を有する基板を準備する工程と、
（ｂ）境界を含む部分において、第１主面とは反対側の
基板の第２主面に達しない底面を有する凹部を、基板の
第１主面内に選択的に形成する工程と、（ｃ）工程
（ｂ）によって得られる構造上に、ネガ型のフォトレジ
ストを形成する工程と、（ｄ）第１領域の上方における
射出光の位相と、第２領域の上方における射出光の位相
とが相互に反位相となるフォトマスクを用いて、フォト
レジストを露光する工程と、（ｅ）工程（ｄ）よりも後
に実行され、フォトレジストを現像する工程と、（ｆ）
工程（ｅ）によって露出した部分の基板を除去すること
により、凹部の底面から基板の第２主面に貫通する貫通
溝を形成する工程と、（ｇ）凹部内及び貫通溝内を絶縁
膜によって充填する工程とを備えるものである。Further, according to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: (a) preparing a substrate having a first main surface including a boundary between a first region and a second region;
(B) selectively forming, in a portion including the boundary, a concave portion having a bottom surface that does not reach the second main surface of the substrate opposite to the first main surface in the first main surface of the substrate; c) forming a negative photoresist on the structure obtained in step (b); (d) adjusting the phase of the emitted light above the first region and the phase of the emitted light above the second region. Exposing the photoresist using a photomask having anti-phase with each other, (e) developing after the step (d) and developing the photoresist, and (f)
Removing a portion of the substrate exposed in step (e) to form a through groove penetrating from the bottom surface of the concave portion to the second main surface of the substrate; and (g) forming an insulating film in the concave portion and the through groove. Filling step.
【００１３】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、第１領域は、第１導電型の第１のウ
ェルであり、第２領域は、第２導電型の第２のウェルで
あり、工程（ｄ）においては、入射光の位相を反転する
シフタが、第１領域の上方及び第２領域の上方のうちの
いずれか一方のみに形成されたシフタパターンを有する
位相シフトマスクを用いて、フォトレジストが露光さ
れ、シフタパターンは、基板内における第１及び第２の
ウェルのレイアウトが記述された設計データに基づいて
作成されることを特徴とするものである。According to a sixth aspect of the present invention, a method of manufacturing a semiconductor device according to the fifth aspect is the method of manufacturing a semiconductor device of the fifth aspect, wherein the first region has a first conductivity type of a first conductivity type. The second region is a second well of the second conductivity type, and in the step (d), a shifter for inverting the phase of the incident light is provided above the first region and above the second region. A photoresist is exposed using a phase shift mask having a shifter pattern formed on only one of them, and the shifter pattern is converted to design data describing the layout of the first and second wells in the substrate. It is created on the basis of this.
【００１４】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、（ｈ）工程（ｇ）よりも後に実行さ
れ、導体領域を有する半導体素子を基板上に形成する工
程をさらに備え、工程（ｂ）において、凹部は、導体領
域の形成予定領域の下方にも形成され、工程（ｄ）にお
いては、導体領域の形成予定領域の上方に遮光膜が形成
されたマスクパターンを有するフォトマスクを用いて、
フォトレジストが露光されることを特徴とするものであ
る。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth aspect, the method is performed after the step (g). The method further includes the step of forming a semiconductor element having a conductor region on the substrate. In the step (b), the recess is also formed below the region where the conductor region is to be formed. In the step (d), the formation of the conductor region Using a photomask having a mask pattern in which a light-shielding film is formed above a predetermined region,
The photoresist is exposed.
【００１５】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項７に記載の半導体装置の
製造方法であって、マスクパターンは、半導体素子内に
おける導体領域のレイアウトが記述された設計データに
基づいて作成されることを特徴とするものである。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh aspect, the mask pattern has a layout of a conductor region in the semiconductor element. It is created based on the described design data.
【００１６】[0016]
【発明の実施の形態】実施の形態１．図１は、半導体装
置のレイアウトの一例を模式的に示す上面図である。図
１に示す半導体装置は、互いに隣接する４つのＭＯＳト
ランジスタ（ＰＭＯＳａ、ＮＭＯＳｂ、ＰＭＯＳｃ、Ｎ
ＭＯＳｄ）と、スパイラルインダクタ２０と、パッド２
２とを備えている。ＰＭＯＳａはソース・ドレイン領域
１４ａ１，１４ａ２とゲート電極９ａとを有しており、
ＮＭＯＳｂはソース・ドレイン領域１４ｂ１，１４ｂ２
とゲート電極９ｂとを有しており、ＰＭＯＳｃはソース
・ドレイン領域１４ｃ１，１４ｃ２とゲート電極９ｃと
を有しており、ＮＭＯＳｄはソース・ドレイン領域１４
ｄ１，１４ｄ２とゲート電極９ｄとを有している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 is a top view schematically illustrating an example of a layout of a semiconductor device. The semiconductor device shown in FIG. 1 has four MOS transistors (PMOSa, NMOSb, PMOSc, N
MOSd), spiral inductor 20 and pad 2
2 is provided. PMOSa has source / drain regions 14a1 and 14a2 and a gate electrode 9a.
NMOSb is the source / drain region 14b1, 14b2
PMOSc has source / drain regions 14c1 and 14c2 and a gate electrode 9c, and NMOSd has source / drain regions 14c1 and 14c2.
d1 and 14d2 and a gate electrode 9d.
【００１７】ソース・ドレイン領域１４ａ１は、配線１
７ａを介してスパイラルインダクタ２０に接続されてお
り、ソース・ドレイン領域１４ａ２，１４ｂ１は、配線
１７ｂを介して互いに接続されており、ソース・ドレイ
ン領域１４ｂ２は、配線１７ｃに接続されている。ま
た、スパイラルインダクタ２０は、配線２１を介してパ
ッド２２に接続されている。また、ソース・ドレイン領
域１４ｃ１，１４ｄ２は、配線ＭＥｃ，ＭＥｅにそれぞ
れ接続されており、ソース・ドレイン領域１４ｃ２，１
４ｄ１は、配線ＭＥｄを介して互いに接続されている。The source / drain region 14a1 is connected to the wiring 1
The source / drain regions 14a2 and 14b1 are connected to each other via a wiring 17b, and the source / drain region 14b2 is connected to a wiring 17c. The spiral inductor 20 is connected to a pad 22 via a wiring 21. The source / drain regions 14c1 and 14d2 are connected to the wirings MEc and MEe, respectively.
4d1 are connected to each other via a wiring MEd.
【００１８】また、図１に示す半導体装置は、ＰＭＯＳ
ａ及びＰＭＯＳｃの各チャネル形成領域（ゲート電極９
ａ，９ｃと重なって、図１には現れない）の各電位を固
定するための、ボディコンタクト領域ＢＣａを備えてい
る。ボディコンタクト領域ＢＣａは、金属配線ＭＥａに
接続されている。また、図１に示す半導体装置は、ＮＭ
ＯＳｂ及びＮＭＯＳｄの各チャネル形成領域（ゲート電
極９ｂ，９ｄと重なって、図１には現れない）の各電位
を固定するための、ボディコンタクト領域ＢＣｂを備え
ている。ボディコンタクト領域ＢＣｂは、金属配線ＭＥ
ｂに接続されている。The semiconductor device shown in FIG.
a and PMOSc channel formation regions (gate electrode 9
a, 9c) (not shown in FIG. 1), and a body contact region BCa for fixing each potential. Body contact region BCa is connected to metal interconnection MEa. The semiconductor device shown in FIG.
A body contact region BCb is provided for fixing each potential of each channel forming region of OSb and NMOSd (which overlaps with the gate electrodes 9b and 9d and does not appear in FIG. 1). The body contact region BCb is formed on the metal wiring ME.
b.
【００１９】ＰＭＯＳａとＮＭＯＳｂ、及びＰＭＯＳｃ
とＮＭＯＳｄとの間には、部分分離７及び完全分離２７
Ａが形成されている。また、ＰＭＯＳａとＰＭＯＳｃ、
及びＮＭＯＳｂとＮＭＯＳｄとの間には、部分分離７及
び完全分離２７Ｄが形成されている。但し、完全分離２
７Ａ，２７Ｄに関しては、必ずしも両者を形成する必要
はなく、目的に応じて少なくとも一方を形成すればよ
い。もちろん両者を形成してもよい。PMOSa and NMOSb, and PMOSc
And the NMOS d, there is a partial separation 7 and a full separation 27
A is formed. Also, PMOSa and PMOSc,
A partial isolation 7 and a complete isolation 27D are formed between the NMOSb and the NMOSd. However, complete separation 2
Regarding 7A and 27D, it is not always necessary to form both, and at least one may be formed according to the purpose. Of course, both may be formed.
【００２０】ラッチアップの発生を防止するためには、
完全分離２７Ａを形成し、ＰＭＯＳとＮＭＯＳとの間を
電気的に完全に分離する。図１には示されていないが、
ラッチアップの発生を完全に防止するためには、ＰＭＯ
Ｓ形成領域及びＰＭＯＳのボディコンタクト領域を取り
囲み、ＮＭＯＳ形成領域及びＮＭＯＳのボディコンタク
ト領域を取り囲むように、完全分離２７Ａを形成すれば
よい。後述するように、ＮウェルとＰウェルとの境界部
分に完全分離２７Ａを設けることにより、これを実現で
きる。また、互いに隣接する回路間に生じるノイズを低
減するためには、完全分離２７Ｄを形成すればよい。ま
た、スパイラルインダクタ２０の下方には完全分離２７
Ｂが形成されており、パッド２２の下方には完全分離２
７Ｃが形成されている。In order to prevent the occurrence of latch-up,
A complete isolation 27A is formed to completely electrically isolate the PMOS and the NMOS. Although not shown in FIG. 1,
To completely prevent the occurrence of latch-up, the PMO
The complete isolation 27A may be formed so as to surround the S formation region and the body contact region of the PMOS, and surround the NMOS formation region and the body contact region of the NMOS. As described later, this can be realized by providing a complete separation 27A at the boundary between the N well and the P well. Further, in order to reduce noise generated between adjacent circuits, a complete isolation 27D may be formed. Further, a complete separation 27 is provided below the spiral inductor 20.
B is formed, and a complete separation 2 is formed below the pad 22.
7C is formed.
【００２１】以下、図１に示したラインＸ１に沿った位
置における断面に関して、本実施の形態１に係る半導体
装置の製造方法について説明する。図２〜２１は、本実
施の形態１に係る半導体装置の製造方法を工程順に示す
断面図である。まず、シリコン基板１、ＢＯＸ層２、及
びシリコン層３がこの順に積層された積層構造を成すＳ
ＯＩ基板を準備する。次に、シリコン層３の第１主面
（ＢＯＸ層２とは接触しない側の面）上に、シリコン酸
化膜４及びシリコン窒化膜５をこの順に全面に形成す
る。次に、シリコン窒化膜５をパターニングし、残った
シリコン窒化膜５をマスクに用いてエッチングを行うこ
とにより、シリコン酸化膜４を貫通してシリコン層３内
に底部を有する凹部６ａ〜６ｃを形成する（図２）。Hereinafter, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to a cross section taken along a line X1 shown in FIG. 2 to 21 are cross-sectional views illustrating a method of manufacturing the semiconductor device according to the first embodiment in the order of steps. First, a silicon substrate 1, a BOX layer 2, and a silicon layer 3 are stacked in this order to form a stacked structure S
An OI substrate is prepared. Next, a silicon oxide film 4 and a silicon nitride film 5 are formed in this order on the first main surface (the surface not in contact with the BOX layer 2) of the silicon layer 3. Next, by patterning the silicon nitride film 5 and performing etching using the remaining silicon nitride film 5 as a mask, recesses 6 a to 6 c having bottoms are formed in the silicon layer 3 through the silicon oxide film 4. (FIG. 2).
【００２２】次に、シリコン酸化膜等の絶縁膜を、少な
くとも凹部６ａ〜６ｃ内を埋める厚さで全面に堆積した
後、ＣＭＰ処理を行う。このＣＭＰ処理は、シリコン窒
化膜５の一部を残して停止する。次に、残ったシリコン
窒化膜５及びシリコン酸化膜４を、ウェットエッチング
によって除去する。これにより、シリコン層３の第１主
面内に、部分分離型の素子分離絶縁膜７ａ〜７ｃを形成
することができる（図３）。Next, after an insulating film such as a silicon oxide film is deposited on the entire surface so as to fill at least the recesses 6a to 6c, a CMP process is performed. This CMP processing is stopped while leaving a part of the silicon nitride film 5. Next, the remaining silicon nitride film 5 and silicon oxide film 4 are removed by wet etching. Thereby, the partial isolation type element isolation insulating films 7a to 7c can be formed in the first main surface of the silicon layer 3 (FIG. 3).
【００２３】なお、凹部６ａ〜６ｃを形成するためのエ
ッチングを行った後、絶縁膜を堆積するよりも前に、素
子分離絶縁膜７ａ〜７ｃの下に高濃度不純物領域を設け
るべく、イオン注入を行ってもよい。After the etching for forming the concave portions 6a to 6c is performed, before the insulating film is deposited, ion implantation is performed to provide a high-concentration impurity region below the element isolation insulating films 7a to 7c. May be performed.
【００２４】あるいは、凹部６ａ〜６ｃを形成するため
のエッチングは、シリコン層３の第１主面が露出した段
階で停止してもよい。この場合は、このエッチング後に
生じた凹部を絶縁膜で充填して素子分離絶縁膜７ａ〜７
ｃを形成し、その後シリコン酸化膜４及びシリコン窒化
膜５を除去してから、シリコン層３の第１主面上にシリ
コンをエピタキシャル成長することにより、図３に示し
た構造を得ることができる。Alternatively, the etching for forming the concave portions 6a to 6c may be stopped when the first main surface of the silicon layer 3 is exposed. In this case, the recess formed after this etching is filled with an insulating film to form the element isolation insulating films 7a to 7a.
By forming c, then removing the silicon oxide film 4 and the silicon nitride film 5 and then epitaxially growing silicon on the first main surface of the silicon layer 3, the structure shown in FIG. 3 can be obtained.
【００２５】あるいはまた、凹部６ａ〜６ｃを形成する
ためのエッチングによって、ＢＯＸ層２の上面を露出さ
せてもよい（図４）。そして、凹部６ａ〜６ｃ内を埋め
ない厚さでポリシリコン膜６５を全面に形成し（図
５）、凹部６ａ〜６ｃ内及びその開口周囲を残して、ポ
リシリコン膜６５を選択的にエッチングして除去する
（図６）。そして、ポリシリコン膜６５を介して凹部６
ａ〜６ｃ内を埋める絶縁膜６６を全面に堆積し、ＣＭＰ
処理によってシリコン窒化膜５を露出させる。そして、
シリコン窒化膜５及びシリコン酸化膜４を除去する（図
７）。その後、ポリシリコン膜６５の上部を酸化するこ
とにより、絶縁膜６６と、酸化されたポリシリコン膜６
５とから成る素子分離絶縁膜７ａ〜７ｃを得る（図
８）。Alternatively, the upper surface of the BOX layer 2 may be exposed by etching for forming the concave portions 6a to 6c (FIG. 4). Then, a polysilicon film 65 is formed on the entire surface with a thickness that does not fill the recesses 6a to 6c (FIG. 5), and the polysilicon film 65 is selectively etched leaving the recesses 6a to 6c and the periphery of the opening. (FIG. 6). Then, the recess 6 is formed through the polysilicon film 65.
a to 6c are deposited on the entire surface by insulating
The silicon nitride film 5 is exposed by the processing. And
The silicon nitride film 5 and the silicon oxide film 4 are removed (FIG. 7). Then, the insulating film 66 and the oxidized polysilicon film 6 are oxidized by oxidizing the upper portion of the polysilicon film 65.
5 are obtained (FIG. 8).
【００２６】あるいはまた、シリコン酸化膜４とシリコ
ン窒化膜５との間にポリシリコン層６４を介在させても
よい（図９）。凹部６ｃを形成した後、ポリシリコン層
６４及びシリコン層３を酸化して、凹部６ｃの内壁を覆
うシリコン酸化膜６３を形成する（図１０）。そして、
シリコン酸化膜６３を介して凹部６ｃ内を埋める絶縁膜
６２を全面に堆積した後、ＣＭＰ処理によってシリコン
窒化膜５を露出する（図１１）。これにより、シリコン
窒化膜５の端部において上下に対を成すバーズビーク形
状を有する素子分離絶縁膜７ｃを形成することができ
る。その後、シリコン酸化膜４及びシリコン窒化膜５を
除去する。かかる工程は、素子分離絶縁膜７ａ，７ｂに
も適用可能である。Alternatively, a polysilicon layer 64 may be interposed between silicon oxide film 4 and silicon nitride film 5 (FIG. 9). After the formation of the recess 6c, the polysilicon layer 64 and the silicon layer 3 are oxidized to form a silicon oxide film 63 covering the inner wall of the recess 6c (FIG. 10). And
After depositing an insulating film 62 filling the inside of the concave portion 6c via the silicon oxide film 63 over the entire surface, the silicon nitride film 5 is exposed by a CMP process (FIG. 11). As a result, it is possible to form the element isolation insulating film 7c having a bird's beak shape that forms a pair at the end of the silicon nitride film 5. After that, the silicon oxide film 4 and the silicon nitride film 5 are removed. This step can be applied to the element isolation insulating films 7a and 7b.
【００２７】図３に示した工程に引き続き、次に、素子
分離絶縁膜７ｂ中に境界を規定して、ｎ-型のＮウェル
１２ａ及びｐ-型のＰウェル１２ｂをイオン注入法によ
ってシリコン層３内に形成する。Ｎウェル１２ａ及びＰ
ウェル１２ｂの底は、素子分離絶縁膜７ａ〜７ｃの底面
よりも深く位置する。次に、素子分離絶縁膜７ａ，７ｂ
によって規定されるＳＯＩ基板の第１の素子形成領域に
おいて、シリコン層３の第１主面上に、ゲート酸化膜８
及びゲート電極９ａがこの順に積層された積層構造を成
すゲート構造１０ａを選択的に形成する。また、これと
ともに、素子分離絶縁膜７ｂ，７ｃによって規定される
ＳＯＩ基板の第２の素子形成領域において、シリコン層
３の第１主面上に、ゲート酸化膜８及びゲート電極９ｂ
がこの順に積層された積層構造を成すゲート構造１０ｂ
を選択的に形成する。次に、ゲート構造１０ａ，１０ｂ
の側面に、絶縁膜から成るサイドウォール１１をそれぞ
れ形成する。Following the step shown in FIG. 3, next, a boundary is defined in the element isolation insulating film 7b, and the n - type N well 12a and the p - type P well 12b are 3 is formed. N well 12a and P
The bottom of the well 12b is located deeper than the bottom surfaces of the element isolation insulating films 7a to 7c. Next, the element isolation insulating films 7a and 7b
In the first element formation region of the SOI substrate defined by the above, the gate oxide film 8 is formed on the first main surface of the silicon layer 3.
And the gate electrode 9a is selectively stacked to form a gate structure 10a having a stacked structure. In addition, the gate oxide film 8 and the gate electrode 9b are formed on the first main surface of the silicon layer 3 in the second element formation region of the SOI substrate defined by the element isolation insulating films 7b and 7c.
Structure 10b having a laminated structure in which
Are formed selectively. Next, the gate structures 10a and 10b
Are formed on the side surfaces of the insulating film.
【００２８】次に、イオン注入法によって、第１の素子
形成領域におけるシリコン層３内に、ｐ+型のソース・
ドレイン領域１４ａ１，１４ａ２を形成する。ソース・
ドレイン領域１４ａ１，１４ａ２によって挟まれる領域
は、ｎ-型のチャネル形成領域１３ａとして規定され
る。次に、イオン注入法によって、第２の素子形成領域
におけるシリコン層３内に、ｎ+型のソース・ドレイン
領域１４ｂ１，１４ｂ２を形成する。ソース・ドレイン
領域１４ｂ１，１４ｂ２によって挟まれる領域は、ｐ-
型のチャネル形成領域１３ｂとして規定される（図１
２）。Next, a p.sup. + Source source is formed in the silicon layer 3 in the first element formation region by ion implantation.
The drain regions 14a1 and 14a2 are formed. Source·
The region sandwiched between the drain regions 14a1 and 14a2 is defined as an n − -type channel forming region 13a. Next, n + -type source / drain regions 14b1 and 14b2 are formed in the silicon layer 3 in the second element formation region by an ion implantation method. The region sandwiched between the source / drain regions 14b1 and 14b2 is p −
(FIG. 1)
2).
【００２９】次に、図１２に示した構造上の全面に層間
絶縁膜１５を形成した後、層間絶縁膜１５内に、ソース
・ドレイン領域１４ａ１，１４ａ２，１４ｂ１，１４ｂ
２にそれぞれ繋がり、タングステン等の金属プラグによ
って内部が充填されたコンタクトホール１６ａ１，１６
ａ２，１６ｂ１，１６ｂ２を、それぞれ選択的に形成す
る。次に、層間絶縁膜１５上に、アルミ等の金属から成
る配線１７ａ〜１７ｃを、それぞれ選択的に形成する。
配線１７ａはコンタクトホール１６ａ１に繋がり、配線
１７ｂはコンタクトホール１６ａ２，１６ｂ１に繋が
り、配線１７ｃはコンタクトホール１６ｂ２に繋がって
いる（図１３）。Next, after an interlayer insulating film 15 is formed on the entire surface of the structure shown in FIG. 12, the source / drain regions 14a1, 14a2, 14b1, 14b are formed in the interlayer insulating film 15.
2 and contact holes 16a1, 16a each filled with a metal plug such as tungsten.
a2, 16b1, and 16b2 are selectively formed. Next, wirings 17a to 17c made of a metal such as aluminum are selectively formed on the interlayer insulating film 15, respectively.
The wiring 17a is connected to the contact hole 16a1, the wiring 17b is connected to the contact holes 16a2, 16b1, and the wiring 17c is connected to the contact hole 16b2 (FIG. 13).
【００３０】次に、図１３に示した構造上の全面に層間
絶縁膜１８を形成した後、層間絶縁膜１８内に、配線１
７ａに繋がり、金属プラグによって内部が充填されたコ
ンタクトホール１９を選択的に形成する。次に、層間絶
縁膜１８上に、コンタクトホール１９に繋がるスパイラ
ルインダクタ２０と、スパイラルインダクタ２０に繋が
る配線２１と、配線２１に繋がるパッド２２とを、それ
ぞれ選択的に形成する（図１４）。図１４に示すよう
に、スパイラルインダクタ２０及びパッド２２は、素子
分離絶縁膜７ａの上方にのみ存在する。Next, after an interlayer insulating film 18 is formed on the entire surface of the structure shown in FIG.
7a, a contact hole 19 whose inside is filled with a metal plug is selectively formed. Next, the spiral inductor 20 connected to the contact hole 19, the wiring 21 connected to the spiral inductor 20, and the pad 22 connected to the wiring 21 are selectively formed on the interlayer insulating film 18 (FIG. 14). As shown in FIG. 14, the spiral inductor 20 and the pad 22 exist only above the element isolation insulating film 7a.
【００３１】次に、例えばウェハ張り合わせ法によっ
て、図１４に示した構造上の全面に、シリコン酸化膜等
の絶縁膜から成る支持基板２３を形成する（図１５）。
次に、図１５に示した構造を上下反転し、機械的研削に
よってシリコン基板１の大部分を除去した後、ＫＯＨを
用いたウェットエッチングを行うことにより、シリコン
基板１を、例えば完全に除去してＢＯＸ層２を露出す
る。次に、ＨＦを用いたウェットエッチングによってＢ
ＯＸ層２を除去して、シリコン層３の第２主面（層間絶
縁膜１５に接触しない側の面）を露出する（図１６）。
ＨＦを用いたウェットエッチングによってＢＯＸ層２を
除去することにより、ＢＯＸ層２の除去工程においてシ
リコン層３の第２主面がダメージを受けることを回避す
ることができる。Next, a support substrate 23 made of an insulating film such as a silicon oxide film is formed on the entire surface of the structure shown in FIG. 14 by, for example, a wafer bonding method (FIG. 15).
Next, after turning over the structure shown in FIG. 15 and removing most of the silicon substrate 1 by mechanical grinding, wet etching using KOH is performed to completely remove the silicon substrate 1, for example. To expose the BOX layer 2. Next, by wet etching using HF, B
The OX layer 2 is removed to expose the second main surface (the surface not in contact with the interlayer insulating film 15) of the silicon layer 3 (FIG. 16).
By removing the BOX layer 2 by wet etching using HF, it is possible to prevent the second main surface of the silicon layer 3 from being damaged in the step of removing the BOX layer 2.
【００３２】次に、完全分離を形成する予定の領域の上
方に開口パターンを有するフォトレジスト２４ａ〜２４
ｄを、シリコン層３の第２主面上に形成する。具体的に
フォトレジスト２４ａ〜２４ｄの開口パターンは、Ｎウ
ェル１２ａとＰウェル１２ｂとの境界部分の上方、スパ
イラルインダクタ２０の上方、及びパッド２２の上方に
設けられている。次に、フォトレジスト２４ａ〜２４ｄ
をマスクに用いて、素子分離絶縁膜７ａ，７ｂが露出す
るまでシリコン層３をエッチングすることにより、凹部
２５ａ〜２５ｃを形成する（図１７）。なお、凹部２５
ａ〜２５ｃは、後述の実施の形態２で説明する方法によ
って形成してもよい。Next, photoresists 24a-24 having an opening pattern above the region where complete isolation is to be formed
d is formed on the second main surface of the silicon layer 3. Specifically, the opening patterns of the photoresists 24a to 24d are provided above the boundary between the N well 12a and the P well 12b, above the spiral inductor 20, and above the pad 22. Next, the photoresists 24a to 24d
Is used as a mask to etch the silicon layer 3 until the element isolation insulating films 7a and 7b are exposed, thereby forming concave portions 25a to 25c (FIG. 17). The recess 25
a to 25c may be formed by a method described in a second embodiment described later.
【００３３】なお、図１６に示した工程ではＢＯＸ層２
を完全に除去したが、ＢＯＸ層２の一部を残して所定の
膜厚だけ除去してもよい。この場合は、残ったＢＯＸ層
２上に形成したフォトレジスト２４ａ〜２４ｄをマスク
に用いて、素子分離絶縁膜７ａ，７ｂが露出するまでＢ
ＯＸ層２及びシリコン層３をこの順にエッチングするこ
とにより、凹部２５ａ〜２５ｃを形成する。これによ
り、シリコン層３の第２主面の全体が外気に晒されるこ
とを回避でき、品質管理の容易化を図ることができる。In the step shown in FIG. 16, the BOX layer 2
Has been completely removed, but a predetermined thickness may be removed while leaving a part of the BOX layer 2. In this case, the photoresist 24a to 24d formed on the remaining BOX layer 2 is used as a mask until the element isolation insulating films 7a and 7b are exposed.
The recesses 25a to 25c are formed by etching the OX layer 2 and the silicon layer 3 in this order. This can prevent the entire second main surface of the silicon layer 3 from being exposed to the outside air, and can facilitate quality control.
【００３４】次に、フォトレジスト２４ａ〜２４ｄを除
去した後、シリコン酸化膜等の絶縁膜２６を、凹部２５
ａ〜２５ｃ内を埋める厚さで全面に形成する（図１
８）。次に、シリコン層３の第２主面よりも上方に位置
する部分の絶縁膜２６を除去して、凹部２５ａ〜２５ｃ
内のみに絶縁膜２６を残す。例えば、シリコン層３の第
２主面が露出するまでＣＭＰ処理を行えばよい。これに
より、シリコン層３の第２主面内に、素子分離絶縁膜７
ａ又は７ｂと接触する素子分離絶縁膜２７ａ〜２７ｃを
形成ことができる（図１９）。そして、素子分離絶縁膜
２７ａと素子分離絶縁膜７ｂとの組合せ、素子分離絶縁
膜２７ｂと素子分離絶縁膜７ａとの組合せ、及び素子分
離絶縁膜２７ｃと素子分離絶縁膜７ａとの組合せとし
て、図１に示した完全分離２７Ａ，２７Ｂ，２７Ｃをそ
れぞれ得ることができる。Next, after removing the photoresists 24a to 24d, an insulating film 26 such as a silicon oxide film is
a to 25c are formed on the entire surface with a thickness to fill the inside (FIG. 1)
8). Next, portions of the insulating film 26 located above the second main surface of the silicon layer 3 are removed, and the concave portions 25a to 25c
The insulating film 26 is left only inside. For example, the CMP process may be performed until the second main surface of the silicon layer 3 is exposed. Thereby, the element isolation insulating film 7 is formed in the second main surface of the silicon layer 3.
The element isolation insulating films 27a to 27c in contact with a or 7b can be formed (FIG. 19). Then, as a combination of the element isolation insulating film 27a and the element isolation insulating film 7b, a combination of the element isolation insulating film 27b and the element isolation insulating film 7a, and a combination of the element isolation insulating film 27c and the element isolation insulating film 7a, 1, the complete separations 27A, 27B, 27C can be obtained.
【００３５】次に、パッド２２を外部に電気的に引き出
すためのコンタクトホール２８を、素子分離絶縁膜２７
ｃ，７ａ及び層間絶縁膜１５，１８内を貫通して選択的
に形成する（図２０）。Next, a contact hole 28 for electrically extracting the pad 22 to the outside is formed in the element isolation insulating film 27.
c, 7a and the insides of the interlayer insulating films 15, 18 are selectively formed (FIG. 20).
【００３６】なお、図１８に示した構造を得た後、絶縁
膜２６を除去する工程（図１９）を実行することなく、
絶縁膜２６を残したままコンタクトホール２８を形成す
る工程（図２０）を実行してもよい（図２１）。これに
より、凹部２５ａ〜２５ｃが形成されていない部分のシ
リコン層３の第２主面は絶縁膜２６によって覆われたま
まであり、その部分のシリコン層３の第２主面が外気に
晒されることを回避することができる。After obtaining the structure shown in FIG. 18, without performing the step of removing the insulating film 26 (FIG. 19),
A step (FIG. 20) of forming a contact hole 28 while leaving the insulating film 26 may be performed (FIG. 21). As a result, the second main surface of the silicon layer 3 in the portion where the concave portions 25a to 25c are not formed remains covered with the insulating film 26, and the second main surface of the silicon layer 3 in that portion is exposed to the outside air. Can be avoided.
【００３７】なお、部分分離を行った面と反対側の面か
ら半導体層を開口して部分分離の絶縁体を露出させ、当
該開口を他の絶縁体で充填する技術が、例えば特開平７
−１６１８０９号公報に開示されている。A technique of opening a semiconductor layer from the surface opposite to the surface on which partial isolation is performed to expose an insulator for partial isolation and filling the opening with another insulator is disclosed in, for example, Japanese Unexamined Patent Application Publication No.
No. 161809.
【００３８】さて次に、図１に示したラインＸ２に沿っ
た位置における断面に関して、本実施の形態１に係る半
導体装置の製造方法について説明する。図２２〜２７
は、本実施の形態１に係る半導体装置の製造方法を工程
順に示す断面図である。まず、シリコン層３の第１主面
上に、シリコン酸化膜４及びシリコン窒化膜５をこの順
に全面に形成し、パターニングされたシリコン窒化膜５
をマスクに用いてエッチングを行うことにより、シリコ
ン酸化膜４を貫通してシリコン層３内に底部を有する凹
部６ｄ〜６ｆを形成する（図２２）。この工程は、図２
に示した工程とともに実行される。Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with respect to a cross section taken along the line X2 shown in FIG. Figures 22 to 27
4A to 4C are cross-sectional views illustrating a method of manufacturing the semiconductor device according to the first embodiment in the order of steps. First, a silicon oxide film 4 and a silicon nitride film 5 are formed on the entire surface of the first main surface of the silicon layer 3 in this order.
Is used as a mask to form recesses 6d to 6f having bottoms in the silicon layer 3 through the silicon oxide film 4 (FIG. 22). This step is shown in FIG.
Are performed together with the steps shown in FIG.
【００３９】次に、凹部６ｄ〜６ｆ内を絶縁膜によって
充填することにより、部分分離型の素子分離絶縁膜７ｄ
〜７ｆを形成する。この工程は、図３に示した工程とと
もに実行される。次に、ｎ-型のＮウェル１２ａをシリ
コン層３内に形成した後、素子分離絶縁膜７ｄ，７ｅに
よって規定されるＳＯＩ基板の第１の素子形成領域にお
いて、シリコン層３の第１主面上にゲート構造１０ａを
形成する。また、これとともに、素子分離絶縁膜７ｄ，
７ｆによって規定されるＳＯＩ基板の第３の素子形成領
域において、シリコン層３の第１主面上に、ゲート酸化
膜８及びゲート電極９ｃがこの順に積層された積層構造
を成すゲート構造１０ｃを形成する。次に、ゲート構造
１０ａ，１０ｃの側面にサイドウォール１１を形成す
る。次に、第１及び第３の素子形成領域におけるシリコ
ン層３内に、ｐ+型のソース・ドレイン領域１４ａ１，
１４ａ２，１４ｃ１，１４ｃ２を形成する。これによ
り、ゲート構造１０ａの下方にｎ-型のチャネル形成領
域１３ａが規定され、ゲート構造１０ｃの下方にｎ-型
のチャネル形成領域１３ｃが規定される（図２３）。こ
れらの工程は、図１２に示した工程とともに実行され
る。Next, the insides of the recesses 6d to 6f are filled with an insulating film, thereby forming a partial isolation type element isolation insulating film 7d.
To 7f. This step is performed together with the step shown in FIG. Next, after forming an n − -type N well 12 a in the silicon layer 3, the first main surface of the silicon layer 3 is formed in the first element formation region of the SOI substrate defined by the element isolation insulating films 7 d and 7 e. A gate structure 10a is formed thereon. At the same time, the element isolation insulating film 7d,
In the third element formation region of the SOI substrate defined by 7f, a gate structure 10c is formed on the first main surface of the silicon layer 3 to form a stacked structure in which the gate oxide film 8 and the gate electrode 9c are stacked in this order. I do. Next, sidewalls 11 are formed on the side surfaces of the gate structures 10a and 10c. Next, in the silicon layer 3 in the first and third element formation regions, p + -type source / drain regions 14a1,
14a2, 14c1, and 14c2 are formed. Thus, an n − -type channel formation region 13a is defined below the gate structure 10a, and an n − -type channel formation region 13c is defined below the gate structure 10c (FIG. 23). These steps are performed together with the steps shown in FIG.
【００４０】なお、上述したような、素子分離絶縁膜７
ａ〜７ｃを形成する様々なバリエーションを適用して、
素子分離絶縁膜７ｄ〜７ｆを形成してもよい。The element isolation insulating film 7 as described above
Applying various variations to form a to 7c,
Element isolation insulating films 7d to 7f may be formed.
【００４１】次に、図１３〜１６に示した工程によっ
て、層間絶縁膜１５，１８及び支持基板２３を形成し、
シリコン基板１及びＢＯＸ層２を除去して、図２４に示
した構造を得る。次に、完全分離を形成する予定の領域
の上方に開口パターンを有するフォトレジスト２４ｅ，
２４ｆを、シリコン層３の第２主面上に形成する。具体
的にフォトレジスト２４ｅ，２４ｆの開口パターンは、
ＰＭＯＳａとＰＭＯＳｃとの境界部分の上方に設けられ
ている。次に、フォトレジスト２４ｅ，２４ｆをマスク
に用いて、素子分離絶縁膜７ｄが露出するまでシリコン
層３をエッチングすることにより、凹部２５ｄを形成す
る（図２５）。この工程は、図１７に示した工程ととも
に実行される。なお、凹部２５ｄは、後述の実施の形態
２で説明する方法によって形成してもよい。Next, the interlayer insulating films 15 and 18 and the supporting substrate 23 are formed by the steps shown in FIGS.
The silicon substrate 1 and the BOX layer 2 are removed to obtain the structure shown in FIG. Next, a photoresist 24e having an opening pattern above a region where complete isolation is to be formed,
24f is formed on the second main surface of the silicon layer 3. Specifically, the opening patterns of the photoresists 24e and 24f are as follows.
It is provided above the boundary between PMOSa and PMOSc. Next, using the photoresists 24e and 24f as a mask, the silicon layer 3 is etched until the element isolation insulating film 7d is exposed, thereby forming a recess 25d (FIG. 25). This step is performed together with the step shown in FIG. The recess 25d may be formed by a method described in a second embodiment described later.
【００４２】次に、フォトレジスト２４ｅ，２４ｆを除
去した後、凹部２５ｄ内を絶縁膜によって充填すること
により、素子分離絶縁膜７ｄに接触する素子分離絶縁膜
２７ｄを形成する（図２６）。この工程は、図１８，１
９に示した工程とともに実行される。これにより、素子
分離絶縁膜２７ｄと素子分離絶縁膜７ｄとの組合せとし
て、図１に示した完全分離２７Ｄを得ることができる。Next, after removing the photoresists 24e and 24f, the recess 25d is filled with an insulating film to form an element isolation insulating film 27d which is in contact with the element isolation insulating film 7d (FIG. 26). This step is performed as shown in FIGS.
This is executed together with the process shown in FIG. Thereby, the complete isolation 27D shown in FIG. 1 can be obtained as a combination of the element isolation insulating film 27d and the element isolation insulating film 7d.
【００４３】なお、フォトレジスト２４ｅ，２４ｆを除
去した後、凹部２５ｄ内を埋める厚さで絶縁膜２６を形
成し、その後、シリコン層３の第２主面よりも上方に位
置する部分の絶縁膜２６を除去する工程（図１９）を実
行しないことにより、シリコン層３の第２主面上に絶縁
膜２６を残してもよい（図２７）。これにより、シリコ
ン層３の第２主面が外気に晒されることを回避すること
ができる。After removing the photoresists 24e and 24f, an insulating film 26 is formed to a thickness that fills the recess 25d, and then the insulating film 26 located above the second main surface of the silicon layer 3 is formed. By not performing the step of removing 26 (FIG. 19), insulating film 26 may be left on the second main surface of silicon layer 3 (FIG. 27). Thus, it is possible to prevent the second main surface of the silicon layer 3 from being exposed to the outside air.
【００４４】なお、以上の説明では、図１７に示した工
程において凹部２５ｂと凹部２５ｃとを別々に形成した
が、これらの凹部２５ｂ，２５ｃを繋げて形成してもよ
い。これにより、スパイラルインダクタ２０の上方から
パッド２２の上方にまで延在する完全分離を得ることが
できる。In the above description, the recess 25b and the recess 25c are formed separately in the step shown in FIG. 17, but they may be formed by connecting these recesses 25b and 25c. Thereby, complete separation extending from above the spiral inductor 20 to above the pad 22 can be obtained.
【００４５】このように本実施の形態１に係る半導体装
置の製造方法によれば、シリコン層３の第１主面内に部
分分離型の素子分離絶縁膜７ａ〜７ｆを形成した後、Ｐ
ＭＯＳａ，ＮＭＯＳｂ，ＰＭＯＳｃ、ＮＭＯＳｄを形成
し、その後、素子分離絶縁膜７ａ〜７ｄに繋がる素子分
離絶縁膜２７ａ〜２７ｄを、シリコン層３の第２主面側
から形成することにより、完全分離２７Ａ〜２７Ｄを得
る。従って、異なる導電型のＰＭＯＳａとＮＭＯＳｂと
の間、及びＰＭＯＳｃとＮＭＯＳｄとの間がそれぞれ完
全分離２７Ａによって互いに電気的に分離されて、ラッ
チアップの発生を回避することが可能となる。As described above, according to the method of manufacturing the semiconductor device according to the first embodiment, after forming the partial isolation type element isolation insulating films 7 a to 7 f in the first main surface of the silicon layer 3,
MOSa, NMOSb, PMOSc, and NMOSd are formed, and then element isolation insulating films 27a to 27d connected to the element isolation insulating films 7a to 7d are formed from the second main surface side of the silicon layer 3 to complete isolation 27A to 27d. 27D is obtained. Therefore, between the PMOSa and the NMOSb of different conductivity types and between the PMOSc and the NMOSd are electrically isolated from each other by the complete isolation 27A, and it is possible to avoid the occurrence of latch-up.
【００４６】また、同一導電型のウェル１２ａ，１２ｂ
内に形成されるＰＭＯＳａとＰＭＯＳｃとの間、及びＮ
ＭＯＳｂとＮＭＯＳｄとの間を完全分離２７Ｄによって
それぞれ電気的に分離したため、隣接回路間のクロスト
ークの発生を回避することができる。しかも、素子分離
絶縁膜２７ｄの平面視上両側には、部分分離型の素子分
離絶縁膜７ｄが存在するため、ボディコンタクをとるこ
とが可能である。The wells 12a and 12b of the same conductivity type
Between PMOSa and PMOSc formed in
Since the MOSb and the NMOSd are electrically isolated from each other by the complete isolation 27D, the occurrence of crosstalk between adjacent circuits can be avoided. In addition, since a partial isolation type element isolation insulating film 7d exists on both sides of the element isolation insulating film 27d in a plan view, a body contact can be obtained.
【００４７】さらに、図１においてパッド２２及びスパ
イラルインダクタ２０の下方に、完全分離２７Ｃ及び完
全分離２７Ｂをそれぞれ形成したため、パッド２２及び
スパイラルインダクタ２０と、シリコン層３との間にお
ける寄生容量の発生を回避できる。その結果、電力損失
の低減や高周波回路の特性の向上を図ることができる。Further, since the complete isolation 27C and the complete isolation 27B are formed below the pad 22 and the spiral inductor 20 in FIG. 1, the generation of the parasitic capacitance between the pad 22 and the spiral inductor 20 and the silicon layer 3 is suppressed. Can be avoided. As a result, power loss can be reduced and characteristics of the high-frequency circuit can be improved.
【００４８】実施の形態２．図２８は、半導体装置のレ
イアウトの一例を模式的に示す上面図である。図２８に
示す半導体装置は、Ｐウェル（図示しない）内に形成さ
れたＮＭＯＳａと、Ｎウェル（図示しない）内に形成さ
れ、ＮＭＯＳａに隣接するＰＭＯＳｂとを備えている。
ＮＭＯＳａはソース・ドレイン領域１４ａとゲート電極
９ａとを有しており、ＰＭＯＳｂはソース・ドレイン領
域１４ｂとゲート電極９ｂとを有している。Embodiment 2 FIG. 28 is a top view schematically illustrating an example of a layout of the semiconductor device. The semiconductor device shown in FIG. 28 includes an NMOSa formed in a P well (not shown) and a PMOSb formed in an N well (not shown) and adjacent to the NMOSa.
The NMOSa has a source / drain region 14a and a gate electrode 9a, and the PMOSb has a source / drain region 14b and a gate electrode 9b.
【００４９】また、図２８に示す半導体装置は、ＮＭＯ
Ｓａのチャネル形成領域（ゲート電極９ａと重なって、
図２８には現れない）の電位を固定するための、ボディ
コンタクト領域ＢＣａを備えている。ボディコンタクト
領域ＢＣａは、金属配線ＭＥａに接続されている。ま
た、図２８に示す半導体装置は、ＰＭＯＳｂのチャネル
形成領域（ゲート電極９ｂと重なって、図２８には現れ
ない）の電位を固定するための、ボディコンタクト領域
ＢＣｂを備えている。ボディコンタクト領域ＢＣｂは、
金属配線ＭＥｂに接続されている。ＮＭＯＳａとＰＭＯ
Ｓｂとの間には、部分分離７及び完全分離５７Ｂが形成
されている。The semiconductor device shown in FIG.
Sa channel formation region (overlying the gate electrode 9a,
(Not shown in FIG. 28) is provided for the body contact region BCa. Body contact region BCa is connected to metal interconnection MEa. The semiconductor device shown in FIG. 28 includes a body contact region BCb for fixing the potential of the channel formation region of PMOSb (which overlaps with the gate electrode 9b and does not appear in FIG. 28). The body contact region BCb
It is connected to the metal wiring MEb. NMOSa and PMO
Between Sb, a partial separation 7 and a complete separation 57B are formed.
【００５０】以下、図２８に示したラインＸ３に沿った
位置における断面に関して、本実施の形態２に係る半導
体装置の製造方法について説明する。図２９〜３４は、
本実施の形態２に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１、ＢＯＸ層
２、及びシリコン層３がこの順に積層された積層構造を
成すＳＯＩ基板を準備する。次に、上記実施の形態１と
同様の方法によって、シリコン層３の上面内に、凹部６
ａ〜６ｃをそれぞれ選択的に形成する。次に、ネガ型の
フォトレジスト５０を全面に形成する（図２９）。Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment will be described with reference to a cross section taken along a line X3 shown in FIG. 29 to 34
FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment in order of steps. First, an SOI substrate having a stacked structure in which a silicon substrate 1, a BOX layer 2, and a silicon layer 3 are stacked in this order is prepared. Next, the concave portion 6 is formed in the upper surface of the silicon layer 3 by the same method as in the first embodiment.
a to 6c are selectively formed. Next, a negative photoresist 50 is formed on the entire surface (FIG. 29).
【００５１】次に、レベンソン型の位相シフトマスク５
３を用いて、フォトレジスト５０を露光する（図３
０）。位相シフトマスク５３は、ガラス基板５１上に、
入射光の位相を１８０°反転するシフタ５２が選択的に
形成された構造を成している。本実施の形態２におい
て、シフタ５２は、Ｎウェルを形成する予定の領域及び
Ｐウェルを形成する予定の領域のいずれか一方（図３０
ではＮウェルを形成する予定の領域の上方）に形成され
ている。これにより、Ｐウェルを形成する予定の領域の
上方におけるフォトレジスト５０は、位相が０°の射出
光によって露光され、Ｎウェルを形成する予定の領域の
上方におけるフォトレジスト５０は、位相が１８０°の
射出光によって露光される。また、Ｎウェルを形成する
予定の領域とＰウェルを形成する予定の領域との境界部
分では、相互に反位相となる射出光同士が互いに打ち消
し合い、光強度がゼロとなる。Next, a Levenson type phase shift mask 5
3 is used to expose the photoresist 50 (FIG. 3
0). The phase shift mask 53 is provided on the glass substrate 51.
It has a structure in which a shifter 52 for inverting the phase of incident light by 180 ° is selectively formed. In the second embodiment, shifter 52 has one of a region where an N well is to be formed and a region where a P well is to be formed (FIG. 30).
In this example, the N well is formed above the region where the N well is to be formed. Thus, the photoresist 50 above the region where the P well is to be formed is exposed by the emission light having a phase of 0 °, and the photoresist 50 above the region where the N well is to be formed has a phase of 180 °. Is exposed by the emitted light. At the boundary between the region where the N-well is to be formed and the region where the P-well is to be formed, the mutually oppositely emitted light beams cancel each other out, and the light intensity becomes zero.
【００５２】次に、露光後のフォトレジスト５０を現像
する。このとき、ネガ型のフォトレジスト５０を用いた
ため、光強度がゼロであった、Ｎウェルを形成する予定
の領域とＰウェルを形成する予定の領域との境界部分に
おけるフォトレジスト５０のみが現像液によって溶解除
去され、その部分のシリコン層３の上面のみが露出し
て、開口部５４ａが形成される（図３１）。開口部５４
ａの幅は、通常のフォトリソグラフィ技術において、露
光性能によって支配される最小線幅よりも非常に狭い。Next, the exposed photoresist 50 is developed. At this time, since the negative type photoresist 50 was used, the light intensity was zero, and only the photoresist 50 at the boundary between the region where the N well was to be formed and the region where the P well was to be formed was developed. , And only the upper surface of the silicon layer 3 is exposed to form an opening 54a (FIG. 31). Opening 54
The width of a is much smaller than the minimum line width governed by the exposure performance in the ordinary photolithography technology.
【００５３】次に、開口部５４ａが形成されたフォトレ
ジスト５０をマスクに用いて、ＢＯＸ層２が露出するま
でシリコン層３をエッチングすることにより、凹部５４
ｂを形成する。その後、フォトレジスト５０を除去する
（図３２）。次に、凹部６ａ〜６ｃ，５４ｂ内をシリコ
ン酸化膜等の絶縁膜によって充填することにより、素子
分離絶縁膜７ａ，７ｃ，５８ｂを得る（図３３）。素子
分離絶縁膜５８ｂは、凹部５４ｂ内に充填されたシリコ
ン酸化膜５７ｂと、凹部６ｂ内に充填されたシリコン酸
化膜５６ｂとから成っている。そして、シリコン酸化膜
５７ｂと、該シリコン酸化膜５７ｂ上に位置する部分の
シリコン酸化膜５６ｂとの組合せとして、図２６に示し
た完全分離５７Ｂを得ることができる。Next, the silicon layer 3 is etched until the BOX layer 2 is exposed using the photoresist 50 in which the opening 54a is formed as a mask, thereby forming the recess 54.
b is formed. Thereafter, the photoresist 50 is removed (FIG. 32). Next, the insides of the recesses 6a to 6c and 54b are filled with an insulating film such as a silicon oxide film to obtain element isolation insulating films 7a, 7c and 58b (FIG. 33). The element isolation insulating film 58b includes a silicon oxide film 57b filled in the concave portion 54b and a silicon oxide film 56b filled in the concave portion 6b. Then, as a combination of the silicon oxide film 57b and the portion of the silicon oxide film 56b located on the silicon oxide film 57b, the complete separation 57B shown in FIG. 26 can be obtained.
【００５４】なお、上述のようにシリコン酸化膜４とシ
リコン窒化膜５との間にポリシリコン層６４を介在させ
た構造を用いて、素子分離絶縁膜５８ｂを形成してもよ
い。The element isolation insulating film 58b may be formed using the structure in which the polysilicon layer 64 is interposed between the silicon oxide film 4 and the silicon nitride film 5 as described above.
【００５５】次に、ｐ-型のＰウェル１２ｂ及びｎ-型の
Ｎウェル１２ａをシリコン層３内に形成した後、素子分
離絶縁膜７ａ，５８ｂによって規定されるＳＯＩ基板の
第１の素子形成領域において、シリコン層３の上面上
に、ゲート酸化膜８及びゲート電極９ａがこの順に積層
された積層構造を成すゲート構造１０ａを形成する。ま
た、これとともに、素子分離絶縁膜５８ｂ，７ｃによっ
て規定されるＳＯＩ基板の第２の素子形成領域におい
て、シリコン層３の上面上に、ゲート酸化膜８及びゲー
ト電極９ｂがこの順に積層された積層構造を成すゲート
構造１０ｂを形成する。次に、ゲート構造１０ａ，１０
ｂの側面にサイドウォール１１を形成する。Next, after forming a p - type P well 12b and an n - type N well 12a in the silicon layer 3, the first element formation of the SOI substrate defined by the element isolation insulating films 7a and 58b is performed. In the region, a gate structure 10a is formed on the upper surface of the silicon layer 3 to form a stacked structure in which the gate oxide film 8 and the gate electrode 9a are stacked in this order. At the same time, in the second element forming region of the SOI substrate defined by the element isolation insulating films 58b and 7c, the gate oxide film 8 and the gate electrode 9b are stacked on the upper surface of the silicon layer 3 in this order. Forming a gate structure 10b. Next, the gate structures 10a, 10
A side wall 11 is formed on the side surface of b.
【００５６】次に、第１の素子形成領域におけるシリコ
ン層３内に、ｎ+型のソース・ドレイン領域１４ａを形
成する。これにより、ゲート構造１０ａの下方にｐ-型
のチャネル形成領域１３ｂが規定される。次に、第２の
素子形成領域におけるシリコン層３内に、ｐ+型のソー
ス・ドレイン領域１４ｂを形成する。これにより、ゲー
ト構造１０ｂの下方にｎ-型のチャネル形成領域１３ａ
が規定される（図３４）。Next, an n + -type source / drain region 14a is formed in the silicon layer 3 in the first element formation region. Thus, ap − type channel formation region 13b is defined below the gate structure 10a. Next, ap + type source / drain region 14b is formed in the silicon layer 3 in the second element formation region. As a result, the n − -type channel formation region 13a is located below the gate structure 10b.
Is defined (FIG. 34).
【００５７】なお、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとの境界部分において、シリコン層の上面側
で広く、底面側で狭い形状を呈する、一部完全分離型の
素子分離絶縁膜を設けることは、他の方法によっても可
能である。図３３は、かかる形状の素子分離絶縁膜を有
する半導体装置の構造を例示する断面図である。ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとの境界部分に
おいて、シリコン層３の上面内には、素子分離絶縁膜７
ｂｂが形成されている。素子分離絶縁膜７ｂｂは、部分
分離部分７ｂ１と、部分分離部分７ｂ１の底面からＢＯ
Ｘ層２の上面に達する完全分離部分７ｂ２とを有してい
る。It is to be noted that providing a partially complete isolation type element isolation insulating film having a shape wide on the upper surface side of the silicon layer and narrow on the bottom surface side at the boundary portion between the PMOS transistor and the NMOS transistor is another method. Is also possible. FIG. 33 is a cross-sectional view illustrating the structure of a semiconductor device having such an element isolation insulating film. PMO
At the boundary between the S transistor and the NMOS transistor, an element isolation insulating film 7 is formed on the upper surface of the silicon layer 3.
bb is formed. The element isolation insulating film 7bb is composed of a partial isolation portion 7b1 and a BO from the bottom surface of the partial isolation portion 7b1.
And a complete separation portion 7b2 reaching the upper surface of the X layer 2.
【００５８】このような素子分離絶縁膜７ｂｂは、以下
の工程によって形成することができる。まず、シリコン
層３の上面上に、部分分離部分７ｂ１を形成する予定の
領域の上方に開口パターンを有する第１のフォトレジス
トを形成する。次に、第１のフォトレジストをマスクに
用いてシリコン層３をエッチングすることにより、シリ
コン層３内に底部を有する第１の凹部を形成する。次
に、第１のフォトレジストを除去した後、完全分離部分
７ｂ２を形成する予定の領域の上方に開口パターンを有
する第２のフォトレジストを形成する。次に、第２のフ
ォトレジストをマスクに用いて、第１の凹部の底面をＢ
ＯＸ層２の上面が露出するまでエッチングすることによ
り、第２の凹部を形成する。次に、第２のフォトレジス
トを除去した後、第１及び第２の凹部内を絶縁膜によっ
て充填することにより、素子分離絶縁膜７ｂｂを形成す
る。Such an element isolation insulating film 7bb can be formed by the following steps. First, a first photoresist having an opening pattern is formed on an upper surface of the silicon layer 3 above a region where the partial isolation portion 7b1 is to be formed. Next, a first concave portion having a bottom is formed in the silicon layer 3 by etching the silicon layer 3 using the first photoresist as a mask. Next, after removing the first photoresist, a second photoresist having an opening pattern is formed above a region where the complete isolation portion 7b2 is to be formed. Next, using the second photoresist as a mask, the bottom surface of the first concave portion is
By etching until the upper surface of the OX layer 2 is exposed, a second concave portion is formed. Next, after removing the second photoresist, the element isolation insulating film 7bb is formed by filling the first and second recesses with an insulating film.
【００５９】しかし、素子の微細化を図るという観点か
らは、図３５に示した半導体装置において完全分離部分
７ｂ２の分離幅を狭くすることにより、素子分離絶縁膜
７ｂｂ自体の分離幅を縮小することが望まれる。However, from the viewpoint of miniaturization of the element, the isolation width of the element isolation insulating film 7bb itself is reduced by reducing the isolation width of the complete isolation portion 7b2 in the semiconductor device shown in FIG. Is desired.
【００６０】これに対して、本実施の形態２に係る半導
体装置の製造方法によれば、図３４に示した構造に関し
て、素子分離絶縁膜５８ｂ自体の分離幅を縮小すること
ができるため、半導体装置の微細化を図ることができ
る。On the other hand, according to the method of manufacturing the semiconductor device according to the second embodiment, the isolation width of the element isolation insulating film 58b itself can be reduced in the structure shown in FIG. The device can be miniaturized.
【００６１】また、ネガ型のフォトレジスト５０を形成
した後、Ｎウェルを形成する予定の領域の上方における
射出光の位相と、Ｐウェルを形成する予定の領域の上方
における射出光の位相とが相互に反位相となる位相シフ
トマスク５３を用いて、フォトレジスト５０を露光す
る。そのため、現像によって得られる、非常に幅の狭い
開口部５４ａを有するフォトレジスト５０をマスクに用
いて、完全分離用の凹部５４ｂを形成するためのエッチ
ングを行うことができる。従って、図３４に示した構造
に関して、完全分離を形成することに伴うＮウェル１２
ａ及びＰウェル１２ｂの各ボディ部の幅の縮小を最小限
に抑えることができ、ボディ抵抗の増大を抑制できる。
その結果、ボディ電位や回路の動作速度が不安定になる
ことを防止でき、安定な回路動作を実現することが可能
となる。After the negative photoresist 50 is formed, the phase of the emitted light above the area where the N well is to be formed and the phase of the emitted light above the area where the P well is to be formed are changed. The photoresist 50 is exposed by using the phase shift masks 53 that have mutually opposite phases. Therefore, using the photoresist 50 having the opening 54a with a very narrow width obtained by development as a mask, etching for forming the concave portion 54b for complete separation can be performed. Therefore, with respect to the structure shown in FIG.
Reduction of the width of each body portion of the a and P wells 12b can be minimized, and an increase in body resistance can be suppressed.
As a result, the body potential and the operation speed of the circuit can be prevented from becoming unstable, and stable circuit operation can be realized.
【００６２】実施の形態３．ここでは、図３０に示した
工程において用いた位相シフトマスク５３のシフタパタ
ーンの作成方法について説明する。図３６〜４５は、位
相シフトマスク５３のシフタパターンの作成方法を説明
するための模式図である。図３６には、デバイスの設計
段階で作成される、ウェルのレイアウトに関するＣＡＤ
データを示している。図３６に示すＣＡＤデータには、
Ｎウェル形成領域とＰウェル形成領域とが描かれてい
る。そこで、このＣＡＤデータを参照し、ウェルのレイ
アウトに対応させてシフタパターンを作成する。Embodiment 3 Here, a method of forming the shifter pattern of the phase shift mask 53 used in the step shown in FIG. 30 will be described. 36 to 45 are schematic diagrams for explaining a method of forming a shifter pattern of the phase shift mask 53. FIG. 36 shows a CAD related to well layout, which is created in a device design stage.
Shows the data. The CAD data shown in FIG.
An N-well formation region and a P-well formation region are illustrated. Therefore, a shifter pattern is created by referring to the CAD data and corresponding to the layout of the well.
【００６３】図３７には、作製された位相シフトマスク
５３ａを示している。図３７に示すように、位相シフト
マスク５３ａには、ＣＡＤデータのＮウェル形成領域に
対応する箇所のみにシフタ５２が形成されている。もち
ろんこれとは逆に、ＣＡＤデータのＰウェル形成領域に
対応する箇所のみにシフタ５２を形成してもよい。図３
８には、図３７に示した位相シフトマスク５３ａを用い
た結果得られる、完全分離の形成パターンを示してい
る。図３６に示したＮウェル形成領域とＰウェル形成領
域との境界に沿って、完全分離が形成されている。FIG. 37 shows the produced phase shift mask 53a. As shown in FIG. 37, in the phase shift mask 53a, the shifter 52 is formed only at a position corresponding to the N-well formation region of the CAD data. Of course, conversely, the shifter 52 may be formed only at a position corresponding to the P-well formation region of the CAD data. FIG.
FIG. 8 shows a completely separated formation pattern obtained as a result of using the phase shift mask 53a shown in FIG. Complete separation is formed along the boundary between the N well formation region and the P well formation region shown in FIG.
【００６４】図３９には、デバイスの設計段階で作成さ
れる、ウェル、インダクタ、及びパッドのレイアウトに
関するＣＡＤデータを示している。図３９に示すＣＡＤ
データには、Ｎウェル形成領域と、Ｐウェル形成領域
と、インダクタ形成領域と、パッド形成領域とが描かれ
ている。そこで、このＣＡＤデータを参照し、図３９に
示した各要素のレイアウトに対応させてシフタパターン
を作成する。FIG. 39 shows CAD data relating to the layout of wells, inductors, and pads created at the stage of designing a device. CAD shown in FIG.
The data depicts an N-well formation region, a P-well formation region, an inductor formation region, and a pad formation region. Therefore, referring to the CAD data, a shifter pattern is created corresponding to the layout of each element shown in FIG.
【００６５】図４０には、作製された位相シフトマスク
５３ｂを示している。図４０に示すように、位相シフト
マスク５３ｂには、ＣＡＤデータのＮウェル形成領域に
対応する箇所のみにシフタ５２が形成されており、ＣＡ
Ｄデータのインダクタ形成領域及びパッド形成領域に対
応する箇所に、Ｃｒ等の遮光膜６０が形成されている。
遮光膜６０の下方ではフォトレジスト５０は露光されな
いため、その後の現像工程によって、遮光膜６０の下方
のネガ型のフォトレジスト５０は除去される。図４１に
は、図４０に示した位相シフトマスク５３ｂを用いた結
果得られる、完全分離の形成パターンを示している。図
３９に示したＮウェル形成領域とＰウェル形成領域との
境界に沿って、及び、図３９に示したインダクタ形成領
域及びパッド形成領域に対応して、完全分離が形成され
ている。FIG. 40 shows the produced phase shift mask 53b. As shown in FIG. 40, in the phase shift mask 53b, the shifter 52 is formed only at a position corresponding to the N-well formation region of the CAD data.
A light-shielding film 60 made of Cr or the like is formed at a location corresponding to the inductor formation region and the pad formation region of D data.
Since the photoresist 50 is not exposed below the light shielding film 60, the negative photoresist 50 below the light shielding film 60 is removed by a subsequent development process. FIG. 41 shows a completely separated formation pattern obtained as a result of using the phase shift mask 53b shown in FIG. Complete isolation is formed along the boundary between the N well formation region and the P well formation region shown in FIG. 39 and corresponding to the inductor formation region and the pad formation region shown in FIG.
【００６６】なお、同一導電型のウェル内において互い
に隣接して形成された、ノイズの影響を受けやすい素子
同士の間に、完全分離を形成してもよい。例えば、ＤＲ
ＡＭ等の半導体記憶装置は、複数のメモリセルが行列状
に配置されたメモリセルアレイと、メモリセルアレイの
各列ごとに配置された複数のセンスアンプとを有してい
る。このような半導体記憶装置において、互いに隣接す
るセンスアンプ同士の間に完全分離を形成することによ
り、各センスアンプが他のセンスアンプの影響を受ける
ことを回避することができる。Incidentally, complete isolation may be formed between elements which are formed adjacent to each other in a well of the same conductivity type and are susceptible to noise. For example, DR
A semiconductor memory device such as an AM has a memory cell array in which a plurality of memory cells are arranged in a matrix, and a plurality of sense amplifiers arranged in each column of the memory cell array. In such a semiconductor memory device, by forming complete isolation between sense amplifiers adjacent to each other, each sense amplifier can be prevented from being affected by another sense amplifier.
【００６７】図４２には、デバイスの設計段階で作成さ
れる、ウェルのレイアウトに関するＣＡＤデータを示し
ている。図４２に示すＣＡＤデータには、Ｎウェル形成
領域とＰウェル形成領域とが描かれている。そこで、こ
のＣＡＤデータを参照し、ウェルのレイアウトに対応さ
せてシフタパターンを作成する。FIG. 42 shows CAD data relating to the well layout, which is created at the stage of device design. In the CAD data shown in FIG. 42, an N well formation region and a P well formation region are drawn. Therefore, a shifter pattern is created by referring to the CAD data and corresponding to the layout of the well.
【００６８】図４３，４４にはそれぞれ、作製された位
相シフトマスク５３ｃ，５３ｄを示している。図４３に
示すように、位相シフトマスク５３ｃには、ＣＡＤデー
タのＰウェル形成領域に対応する箇所のみにシフタ５２
が形成されており、また、同一導電型のウェル内で完全
分離を形成したい部分に、遮光膜６０が形成されてい
る。また、図４４に示すように、位相シフトマスク５３
ｄには、シフタ５２のエッジ部が完全分離を形成したい
部分に重なるように、シフタ５２が対角状に形成されて
いる。FIGS. 43 and 44 show the produced phase shift masks 53c and 53d, respectively. As shown in FIG. 43, the shifter 52 is provided only in a portion corresponding to the P-well formation region of CAD data in the phase shift mask 53c.
Are formed, and a light-shielding film 60 is formed in a portion where complete isolation is desired in a well of the same conductivity type. Further, as shown in FIG.
In d, the shifter 52 is formed diagonally so that the edge of the shifter 52 overlaps a portion where complete separation is desired.
【００６９】図４５には、図４３，４４にそれぞれ示し
た位相シフトマスク５３ｃ，５３ｄを用いた結果得られ
る、完全分離の形成パターンを示している。図４２に示
したＮウェル形成領域とＰウェル形成領域との境界に沿
って、及び、図４３に示した遮光膜６０の形成部分に対
応して、完全分離が形成されている。あるいは、図４４
に示した、シフタ５２の形成領域と非形成領域との境界
に沿って、完全分離が形成されている。FIG. 45 shows a completely separated formation pattern obtained as a result of using the phase shift masks 53c and 53d shown in FIGS. 43 and 44, respectively. Complete isolation is formed along the boundary between the N-well formation region and the P-well formation region shown in FIG. 42 and corresponding to the portion where the light shielding film 60 shown in FIG. 43 is formed. Alternatively, FIG.
The complete separation is formed along the boundary between the formation region and the non-formation region of the shifter 52 shown in FIG.
【００７０】上記実施の形態２に係る半導体装置の製造
方法の説明では、完全分離のための凹部５４ｂを、シリ
コン層３の上面（第１主面）側から形成する場合につい
て説明した。しかし、上記実施の形態１に係る半導体装
置の製造方法のように、シリコン層３の底面（第２主
面）側から凹部２５ａ〜２５ｄを形成する場合であって
も、本実施の形態３に係るシフタパターンの作成方法を
適用することは可能である。但しこの場合は、ＣＡＤデ
ータを左右反転してシフタパターンを作成する必要があ
ることはいうまでもない。In the description of the method of manufacturing the semiconductor device according to the second embodiment, the case where the concave portion 54b for complete isolation is formed from the upper surface (first main surface) side of the silicon layer 3 has been described. However, even when the recesses 25a to 25d are formed from the bottom surface (second main surface) side of the silicon layer 3 as in the method of manufacturing a semiconductor device according to the first embodiment, the third embodiment does not require any modification. It is possible to apply such a shifter pattern creation method. However, in this case, needless to say, it is necessary to invert the CAD data left and right to create a shifter pattern.
【００７１】このように本実施の形態３に係るシフタパ
ターンの作成方法によれば、位相シフトマスク５３，５
３ａ〜５３ｄのシフタパターンは、設計段階で作成され
るＣＡＤデータに基づいて容易に作成できるため、新た
なデータを何ら作成することなく、所望のシフタパター
ンを有する位相シフトマスクを作製することができる。As described above, according to the method of forming a shifter pattern according to the third embodiment, phase shift masks 53 and 5 are formed.
Since the shifter patterns 3a to 53d can be easily created based on CAD data created in the design stage, a phase shift mask having a desired shifter pattern can be manufactured without creating any new data. .
【００７２】しかも、パッドやインダクタのレイアウト
データをも参照してシフタパターンを作成することによ
り、パッドやインダクタの下方に完全分離を形成するこ
とができ、シリコン層３との間における寄生容量の発生
を回避することも可能となる。Furthermore, by forming the shifter pattern with reference to the layout data of the pads and inductors, complete isolation can be formed below the pads and inductors, and the generation of parasitic capacitance with the silicon layer 3 Can also be avoided.
【００７３】[0073]
【発明の効果】この発明のうち請求項１に係るものによ
れば、導体領域の下方には、第１及び第２の素子分離絶
縁膜から成る完全分離型の素子分離絶縁膜が形成される
ため、導体領域と半導体層との間における寄生容量の発
生を回避することができる。According to the first aspect of the present invention, a complete isolation type element isolation insulating film composed of the first and second element isolation insulating films is formed below the conductor region. Therefore, generation of parasitic capacitance between the conductor region and the semiconductor layer can be avoided.
【００７４】また、この発明のうち請求項２に係るもの
によれば、凹部が形成されていない部分の半導体層の第
２主面は絶縁膜によって覆われているため、その部分の
半導体層の第２主面が外気に晒されることを回避するこ
とができる。According to the second aspect of the present invention, since the second principal surface of the portion of the semiconductor layer where the concave portion is not formed is covered with the insulating film, the portion of the portion of the semiconductor layer where the recess is not formed is formed. The second main surface can be prevented from being exposed to the outside air.
【００７５】また、この発明のうち請求項３に係るもの
によれば、第１境界部分及び第２境界部分のうちの少な
くとも一方には、第１及び第２の素子分離絶縁膜から成
る完全分離型の素子分離絶縁膜が形成される。このた
め、第１のウェルと第２のウェルとが半導体層を介して
電気的に繋がることによる影響、及び、第１の半導体素
子と第２の半導体素子とが半導体層を介して電気的に繋
がることによる影響のうちの少なくとも一方を回避する
ことができる。According to the third aspect of the present invention, at least one of the first boundary portion and the second boundary portion has a complete isolation comprising first and second element isolation insulating films. A type element isolation insulating film is formed. Therefore, the influence of the first well and the second well being electrically connected via the semiconductor layer, and the first and second semiconductor elements being electrically connected via the semiconductor layer. At least one of the effects of the connection can be avoided.
【００７６】また、この発明のうち請求項４に係るもの
によれば、凹部が形成されていない部分の半導体層の第
２主面は絶縁膜によって覆われているため、その部分の
半導体層の第２主面が外気に晒されることを回避するこ
とができる。According to the fourth aspect of the present invention, the second main surface of the portion of the semiconductor layer where the recess is not formed is covered with the insulating film. The second main surface can be prevented from being exposed to the outside air.
【００７７】また、この発明のうち請求項５に係るもの
によれば、極めて幅が狭い貫通溝を形成できるため、第
１領域と第２領域との境界部分に分離幅の広い完全分離
を形成することに伴う影響、例えばチャネル幅の縮小を
最小限に抑えることがきる。また、半導体装置の微細化
を図ることもできる。According to the fifth aspect of the present invention, since a very narrow through groove can be formed, a complete separation having a wide separation width is formed at the boundary between the first region and the second region. , For example, the reduction of the channel width can be minimized. Further, miniaturization of a semiconductor device can be achieved.
【００７８】また、この発明のうち請求項６に係るもの
によれば、位相シフトマスクのシフタパターンは、設計
段階で作成される設計データに基づいて作成されるた
め、新たなデータを何ら作成することなく、所望のシフ
タパターンを有する位相シフトマスクを作製することが
できる。According to the sixth aspect of the present invention, the shifter pattern of the phase shift mask is created based on the design data created in the design stage, so that any new data is created. Thus, a phase shift mask having a desired shifter pattern can be manufactured.
【００７９】また、この発明のうち請求項７に係るもの
によれば、導体領域の下方に、凹部内及び貫通溝内を充
填する絶縁膜から成る完全分離型の素子分離絶縁膜を形
成することができ、導体領域と基板との間における寄生
容量の発生を回避することができる。According to the seventh aspect of the present invention, a complete isolation type element isolation insulating film comprising an insulating film filling the recess and the through groove is formed below the conductor region. Therefore, generation of parasitic capacitance between the conductor region and the substrate can be avoided.
【００８０】また、この発明のうち請求項８に係るもの
によれば、マスクパターンは、設計段階で作成される設
計データに基づいて作成されるため、新たなデータを何
ら作成することなく、所望のマスクパターンを有するフ
ォトマスクを作製することができる。According to the eighth aspect of the present invention, since the mask pattern is created based on the design data created in the design stage, the desired pattern can be obtained without creating any new data. A photomask having the above mask pattern can be manufactured.
【図１】 半導体装置のレイアウトの一例を模式的に示
す上面図である。FIG. 1 is a top view schematically illustrating an example of a layout of a semiconductor device.
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 2 is a sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 3 is a cross-sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 4 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 5 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 6 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 7 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 8 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。FIG. 9 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 10 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 11 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
【図１２】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 12 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１３】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 13 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１４】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 14 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１５】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 15 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１６】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 16 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１７】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 17 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１８】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 18 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図１９】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 19 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２０】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 20 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２１】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 21 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２２】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 22 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２３】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 23 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２４】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 24 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２５】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 25 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２６】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 26 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２７】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 27 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps;
【図２８】 半導体装置のレイアウトの一例を模式的に
示す上面図である。FIG. 28 is a top view schematically illustrating an example of a layout of a semiconductor device.
【図２９】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 29 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
【図３０】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 30 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps;
【図３１】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 31 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps;
【図３２】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 32 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps;
【図３３】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 33 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps;
【図３４】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 34 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps;
【図３５】 一部完全分離型の素子分離絶縁膜を有する
半導体装置の構造を例示する断面図である。FIG. 35 is a cross-sectional view illustrating the structure of a semiconductor device having a partially complete isolation type element isolation insulating film.
【図３６】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 36 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図３７】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 37 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図３８】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 38 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図３９】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 39 is a schematic diagram for explaining a method of forming a shifter pattern of the phase shift mask.
【図４０】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 40 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４１】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 41 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４２】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 42 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４３】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 43 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４４】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 44 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４５】 位相シフトマスクのシフタパターンの作成
方法を説明するための模式図である。FIG. 45 is a schematic diagram for explaining a method of forming a shifter pattern of a phase shift mask.
【図４６】 従来の半導体装置の構造を示す断面図であ
る。FIG. 46 is a cross-sectional view showing a structure of a conventional semiconductor device.
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、６
ａ〜６ｆ，２５ａ〜２５ｄ，５４ｂ 凹部、７ 部分分
離、７ａ〜７ｆ，２７ａ〜２７ｄ，５８ｂ 素子分離絶
縁膜、１２ａ Ｎウェル、１２ｂ Ｐウェル、２０ ス
パイラルインダクタ、２２ パッド、２３ 支持基板、
２４ａ〜２４ｆ，５０ フォトレジスト、２６，５６
ｂ，５７ｂ シリコン酸化膜、２７Ａ〜２７Ｄ，５７Ｂ
完全分離、５１ ガラス基板、５２ シフタ、５３
位相シフトマスク、５４ａ 開口部。1 silicon substrate, 2 BOX layer, 3 silicon layer, 6
a to 6f, 25a to 25d, 54b recess, 7 partial isolation, 7a to 7f, 27a to 27d, 58b element isolation insulating film, 12a N well, 12b P well, 20 spiral inductor, 22 pad, 23 support substrate,
24a to 24f, 50 photoresist, 26, 56
b, 57b Silicon oxide film, 27A to 27D, 57B
Complete separation, 51 glass substrate, 52 shifter, 53
Phase shift mask, 54a opening.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/76 Ｈ０１Ｌ 21/30 ５０２Ｐ ５Ｆ１１０ 27/04 ５２８ 21/822 21/76 Ｄ 21/8234 Ｌ 27/06 27/04 Ｌ 21/8238 27/06 １０２Ａ 27/092 27/08 ３２１Ｂ 27/08 ３３１ 29/78 ６１３Ａ Ｆターム(参考） 2H095 BB03 5F032 AA01 AA06 AA34 AA44 AA67 AA77 AA82 AC01 BA03 CA03 CA14 CA17 DA12 DA33 DA53 5F038 AZ04 EZ06 EZ14 EZ15 EZ20 5F046 AA20 AA25 BA08 5F048 AA04 AC03 AC10 BA09 BA16 BE03 BF02 BF07 BF17 BG05 DA23 5F110 AA02 AA04 AA15 BB04 CC02 DD05 DD13 EE31 GG02 GG60 HJ13 HL03 HL04 NN02 NN62 NN65 NN66 NN71 QQ01 QQ16 QQ30 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/76 H01L 21/30 502P 5F110 27/04 528 21/822 21/76 D 21/8234 L 27 / 06 27/04 L 21/8238 27/06 102A 27/092 27/08 321B 27/08 331 29/78 613A F-term (reference) 2H095 BB03 5F032 AA01 AA06 AA34 AA44 AA67 AA77 AA82 AC01 BA03 CA03 CA14 CA17 DA12 DA33 DA53 5F038 AZ04 EZ06 EZ14 EZ15 EZ20 5F046 AA20 AA25 BA08 5F048 AA04 AC03 AC10 BA09 BA16 BE03 BF02 BF07 BF17 BG05 DA23 5F110 AA02 AA04 AA15 BB04 CC02 DD05 DD13 EE31 GG02 GG60 NN31 NN03 NN03 NN03 NN03
Claims (8)
積層構造を成す基板を準備する工程と、 （ｂ）前記下地層と接触しない側の前記半導体層の第１
主面内に、前記下地層に接触しない底面を有する第１の
素子分離絶縁膜を選択的に形成する工程と、 （ｃ）前記半導体層の前記第１主面上に、前記第１の素
子分離絶縁膜の上方にのみ位置する導体領域を有する素
子を形成する工程と、 （ｄ）前記下地層の少なくとも一部を除去する工程と、 （ｅ）前記工程（ｄ）よりも後に実行され、前記下地層
と接触する側の前記半導体層の第２主面内に、前記導体
領域の下方において前記第１の素子分離絶縁膜の前記底
面に接触する第２の素子分離絶縁膜を選択的に形成する
工程とを備える、半導体装置の製造方法。1. A step of preparing a substrate having a laminated structure on which an underlayer and a semiconductor layer are formed; and (b) a first layer of the semiconductor layer which is not in contact with the underlayer.
Selectively forming a first element isolation insulating film having a bottom surface not in contact with the underlayer in the main surface; and (c) forming the first element on the first main surface of the semiconductor layer. Forming a device having a conductor region located only above the isolation insulating film; (d) removing at least a portion of the underlayer; and (e) performing after the step (d); A second element isolation insulating film that contacts the bottom surface of the first element isolation insulating film below the conductor region in a second main surface of the semiconductor layer that is in contact with the underlayer. Forming a semiconductor device.
て除去され、 前記工程（ｅ）は、 （ｅ−１）前記半導体層を選択的に除去することによ
り、前記第１の素子分離絶縁膜の前記底面によって底面
が規定される凹部を形成する工程と、 （ｅ−２）前記工程（ｅ−１）により得られる構造上の
全面に絶縁膜を形成することにより、前記凹部内を充填
する前記絶縁膜として前記第２の素子分離絶縁膜を形成
する工程とを有し、 前記絶縁膜は、前記凹部が形成されていない部分の前記
半導体層の前記第２主面上にも残されることを特徴とす
る、請求項１に記載の半導体装置の製造方法。2. In the step (d), the underlayer is entirely removed. In the step (e), (e-1) the first element isolation insulating is performed by selectively removing the semiconductor layer. Forming a recess whose bottom is defined by the bottom of the film; and (e-2) filling the recess by forming an insulating film over the entire structure obtained in the step (e-1). Forming the second element isolation insulating film as the insulating film, wherein the insulating film is also left on the second main surface of the semiconductor layer in a portion where the concave portion is not formed. The method for manufacturing a semiconductor device according to claim 1, wherein:
積層構造を成す基板を準備する工程と、 （ｂ）第１導電型の第１のウェルの形成予定領域と、第
２導電型の第２のウェルの形成予定領域との間の第１境
界部分、及び、いずれも同一導電型のウェル内に形成さ
れる、第１の半導体素子の形成予定領域と、第２の半導
体素子の形成予定領域との間の第２境界部分、のうちの
少なくとも一方において、前記下地層と接触しない側の
前記半導体層の第１主面内に、前記第１及び第２のウェ
ルの底よりも浅い底部を有し、前記下地層に接触しない
第１の素子分離絶縁膜を選択的に形成する工程と、 （ｃ）前記下地層の少なくとも一部を除去する工程と、 （ｄ）前記工程（ｃ）よりも後に実行され、前記下地層
と接触する側の前記半導体層の第２主面内に、前記第１
の素子分離絶縁膜に接触する第２の素子分離絶縁膜を選
択的に形成する工程とを備える、半導体装置の製造方
法。3. A step of preparing a substrate having a laminated structure on which an underlayer and a semiconductor layer are formed, (b) a region where a first well of a first conductivity type is to be formed, and a second conductivity type. A first boundary portion between the second semiconductor element and the second well formation area, and a first semiconductor element formation area and a second semiconductor element formation area, all of which are formed in the same conductivity type well. In at least one of a second boundary portion between the semiconductor layer and the formation planned region, the first main surface of the semiconductor layer on the side not in contact with the underlayer is located at a position lower than the bottoms of the first and second wells. (C) selectively forming a first element isolation insulating film having a shallow bottom and not contacting the underlayer; (c) removing at least a portion of the underlayer; c) is performed after the second main layer of the semiconductor layer on the side in contact with the underlayer. In the plane, the first
Selectively forming a second element isolation insulating film in contact with the element isolation insulating film.
て除去され、 前記工程（ｄ）は、 （ｄ−１）前記半導体層を選択的に除去することによ
り、前記第１の素子分離絶縁膜の前記底面によって底面
が規定される凹部を形成する工程と、 （ｄ−２）前記工程（ｄ−１）により得られる構造上の
全面に絶縁膜を形成することにより、前記凹部内を充填
する前記絶縁膜として前記第２の素子分離絶縁膜を形成
する工程とを有し、 前記絶縁膜は、前記凹部が形成されていない部分の前記
半導体層の前記第２主面上にも残されることを特徴とす
る、請求項３に記載の半導体装置の製造方法。4. In the step (c), the entire underlayer is removed. In the step (d), (d-1) the first element isolation insulating is performed by selectively removing the semiconductor layer. Forming a recess whose bottom surface is defined by the bottom surface of the film; and (d-2) filling the recess by forming an insulating film on the entire surface of the structure obtained in the step (d-1). Forming the second element isolation insulating film as the insulating film, wherein the insulating film is also left on the second main surface of the semiconductor layer in a portion where the concave portion is not formed. The method for manufacturing a semiconductor device according to claim 3, wherein:
む第１主面を有する基板を準備する工程と、 （ｂ）前記境界を含む部分において、前記第１主面とは
反対側の前記基板の第２主面に達しない底面を有する凹
部を、前記基板の前記第１主面内に選択的に形成する工
程と、 （ｃ）前記工程（ｂ）によって得られる構造上に、ネガ
型のフォトレジストを形成する工程と、 （ｄ）前記第１領域の上方における射出光の位相と、前
記第２領域の上方における射出光の位相とが相互に反位
相となるフォトマスクを用いて、前記フォトレジストを
露光する工程と、 （ｅ）前記工程（ｄ）よりも後に実行され、前記フォト
レジストを現像する工程と、 （ｆ）前記工程（ｅ）によって露出した部分の前記基板
を除去することにより、前記凹部の前記底面から前記基
板の前記第２主面に貫通する貫通溝を形成する工程と、 （ｇ）前記凹部内及び前記貫通溝内を絶縁膜によって充
填する工程とを備える、半導体装置の製造方法。5. A step of preparing a substrate having a first main surface including a boundary between a first region and a second region; and (b) in the portion including the boundary, the first main surface is Selectively forming, in the first main surface of the substrate, a concave portion having a bottom surface that does not reach the second main surface of the substrate on the opposite side; and (c) a structure obtained by the step (b). Forming a negative photoresist; (d) a photomask in which the phase of the emitted light above the first region and the phase of the emitted light above the second region are mutually anti-phase Exposing the photoresist using: (e) developing the photoresist, performed after the step (d); and (f) exposing the portion exposed by the step (e). By removing the substrate, the bottom surface of the concave portion And forming a through groove that penetrates the second main surface of al the substrate, and a step of filling by (g) the recess and the insulating layer using the through-groove, a method of manufacturing a semiconductor device.
ェルであり、 前記第２領域は、第２導電型の第２のウェルであり、 前記工程（ｄ）においては、入射光の位相を反転するシ
フタが、前記第１領域の上方及び前記第２領域の上方の
うちのいずれか一方のみに形成されたシフタパターンを
有する位相シフトマスクを用いて、前記フォトレジスト
が露光され、 前記シフタパターンは、前記基板内における前記第１及
び第２のウェルのレイアウトが記述された設計データに
基づいて作成されることを特徴とする、請求項５に記載
の半導体装置の製造方法。6. The first region is a first well of a first conductivity type, the second region is a second well of a second conductivity type, and in the step (d), light is incident. The photoresist is exposed by using a phase shift mask having a shifter pattern in which a shifter for inverting the phase of light is formed only on one of the first region and the second region. The method according to claim 5, wherein the shifter pattern is created based on design data describing a layout of the first and second wells in the substrate.
れ、導体領域を有する半導体素子を前記基板上に形成す
る工程をさらに備え、 前記工程（ｂ）において、前記凹部は、前記導体領域の
形成予定領域の下方にも形成され、 前記工程（ｄ）においては、前記導体領域の前記形成予
定領域の上方に遮光膜が形成されたマスクパターンを有
するフォトマスクを用いて、前記フォトレジストが露光
されることを特徴とする、請求項５に記載の半導体装置
の製造方法。7. The method according to claim 7, further comprising the step of: (h) forming a semiconductor element having a conductor region on the substrate, the step being performed after the step (g). The step (d) includes forming a photoresist pattern using a photomask having a mask pattern in which a light-shielding film is formed above the formation region of the conductor region. The method according to claim 5, wherein is exposed.
内における前記導体領域のレイアウトが記述された設計
データに基づいて作成されることを特徴とする、請求項
７に記載の半導体装置の製造方法。8. The method according to claim 7, wherein the mask pattern is created based on design data describing a layout of the conductor region in the semiconductor element.
Priority Applications (1)
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