JP2002009288A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、ＬＤＤ構造
（Lightly Doped Drain）を有する電界効果トランジス
タを含む半導体装置およびその製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device including a field effect transistor having an LDD structure (Lightly Doped Drain) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、液晶表示装置の１つとして、ガラ
ス基板上に形成された薄膜電界効果トランジスタを利用
した液晶表示装置が知られている。そのような液晶表示
装置の薄膜電界効果トランジスタはスイッチング素子と
して用いられている。このような液晶表示装置における
薄膜電界効果トランジスタでは、耐電圧の向上、あるい
はオフリーク電流の低減といった目的で、そのソース・
ドレイン領域においていわゆるＬＤＤ構造が採用されて
いる。このような液晶表示装置における薄膜電界効果ト
ランジスタの製造方法を、図１１および１２を参照して
以下簡単に説明する。図１１および１２は、従来の液晶
表示装置における薄膜電界効果トランジスタの製造方法
を説明するための部分断面模式図である。2. Description of the Related Art Hitherto, as one of liquid crystal display devices, a liquid crystal display device using a thin film field effect transistor formed on a glass substrate has been known. The thin film field effect transistor of such a liquid crystal display device is used as a switching element. The thin-film field-effect transistor in such a liquid crystal display device has a source and a source for the purpose of improving withstand voltage or reducing off-leak current.
A so-called LDD structure is employed in the drain region. A method for manufacturing a thin film field effect transistor in such a liquid crystal display device will be briefly described below with reference to FIGS. 11 and 12 are schematic partial cross-sectional views illustrating a method for manufacturing a thin film field effect transistor in a conventional liquid crystal display device.
【０００３】まず、ガラス基板１０１（図１１参照）上
にシリコン酸化膜などの下地膜１０２（図１１参照）を
形成する。この下地膜１０２上にアモルファスシリコン
膜を形成する。このアモルファスシリコン膜をレーザな
どを用いてアニールすることによりポリシリコン膜を形
成する。このポリシリコン膜上にレジスト膜を形成す
る。レジスト膜をマスクとしてポリシリコン膜をエッチ
ングすることにより、電界効果トランジスタのチャネル
領域１０５（図１１参照）およびｎ-型不純物拡散領域
１２８ａ、１２８ｂ（図１１参照）が形成されるポリリ
シリコン膜を形成する。その後レジスト膜を除去する。
ポリシリコン膜上にゲート絶縁膜となる絶縁膜１０６
（図１１参照）を形成する。この絶縁膜１０６上に導電
体膜を形成する。この導電体膜上にレジスト膜を形成す
る。露光現像処理を行なうことにより、ゲートパターン
をレジスト膜に形成する。ゲートパターンレジスト膜を
マスクとして、ウエットエッチングを行なうことにより
ゲート電極１０７（図１１参照）を形成する。その後レ
ジスト膜を除去する。そして、ゲート電極１０７をマス
クとして、リンイオン１２６などのｎ型不純物をポリシ
リコン膜の所定領域に注入する。この結果、ｎ-型不純
物拡散領域１２８ａ、１２８ｂが自己整合的に形成され
る。そして、ゲート電極１０７下に位置するポリシリコ
ン膜にはリンイオン１２６は注入されず、この部分はチ
ャネル領域１０５となる。このようにして、図１１に示
すような構造を得る。First, a base film 102 (see FIG. 11) such as a silicon oxide film is formed on a glass substrate 101 (see FIG. 11). An amorphous silicon film is formed on the base film 102. The polysilicon film is formed by annealing the amorphous silicon film using a laser or the like. A resist film is formed on the polysilicon film. By etching the polysilicon film using the resist film as a mask, the polysilicon film on which the channel region 105 (see FIG. 11) and the n − -type impurity diffusion regions 128a and 128b (see FIG. 11) of the field effect transistor are formed is formed. Form. After that, the resist film is removed.
An insulating film serving as a gate insulating film on the polysilicon film;
(See FIG. 11). A conductor film is formed on the insulating film 106. A resist film is formed on the conductor film. A gate pattern is formed on the resist film by performing exposure and development processing. The gate electrode 107 (see FIG. 11) is formed by performing wet etching using the gate pattern resist film as a mask. After that, the resist film is removed. Then, using the gate electrode 107 as a mask, an n-type impurity such as phosphorus ions 126 is implanted into a predetermined region of the polysilicon film. As a result, n − -type impurity diffusion regions 128a and 128b are formed in a self-aligned manner. Then, phosphorus ions 126 are not implanted into the polysilicon film located below the gate electrode 107, and this portion becomes the channel region 105. Thus, a structure as shown in FIG. 11 is obtained.
【０００４】その後、図１２に示すように、ｎ+型不純
物領域１０３ａ、１０３ｂを形成するためのマスクとな
るレジスト膜１２２を形成する。このレジスト膜１２２
はゲート電極１０７を覆い、ゲート電極１０７の幅より
広い幅を有するように形成される。そして、不純物イオ
ンとしてのリン（Ｐ）イオン１２６をポリシリコン膜の
所定の領域に注入する。このようにして、ｎ+型不純物
領域１０３ａ、１０３ｂを形成する。そして、ゲート電
極１０７の側壁より外側に位置し、かつレジスト膜１２
２の下に位置するポリシリコン膜の部分には、図１２で
示した注入工程でリンイオン１２６は注入されない。こ
のため、このポリシリコン膜の部分のリンイオンの濃度
は低濃度のままであり、ｎ-型不純物領域１０４ａ、１
０４ｂが形成されることになる。このようにして、ＬＤ
Ｄ構造が形成される。その後、レジスト膜１２２を除去
する。このようにして、薄膜電界効果トランジスタが形
成される。Thereafter, as shown in FIG. 12, a resist film 122 serving as a mask for forming the n + -type impurity regions 103a and 103b is formed. This resist film 122
Is formed to cover the gate electrode 107 and have a width wider than the width of the gate electrode 107. Then, phosphorus (P) ions 126 as impurity ions are implanted into predetermined regions of the polysilicon film. Thus, n + -type impurity regions 103a and 103b are formed. The resist film 12 is located outside the side wall of the gate electrode 107 and
Phosphorus ions 126 are not implanted into the portion of the polysilicon film located below 2 in the implantation step shown in FIG. Therefore, the concentration of phosphorus ions in the polysilicon film portion remains low, and n − -type impurity regions 104a, 104a,
04b will be formed. In this way, LD
A D structure is formed. After that, the resist film 122 is removed. Thus, a thin film field effect transistor is formed.
【０００５】この後、ゲート電極１０７上に層間絶縁膜
を形成する。この層間絶縁膜にｎ+型不純物領域１０３
ａ、１０３ｂにまで到達するコンタクトホールを形成
し、このコンタクトホールの内部から層間絶縁膜の上部
表面にまで延在するソースおよびドレイン電極を形成す
る。このソースおよびドレイン電極は、液晶表示装置の
表示画素領域における容量、あるいは回路を構成する他
の素子などに電気的に接続される。After that, an interlayer insulating film is formed on the gate electrode 107. The n + -type impurity region 103 is formed in the interlayer insulating film.
Then, a contact hole reaching to a and 103b is formed, and source and drain electrodes extending from the inside of the contact hole to the upper surface of the interlayer insulating film are formed. The source and drain electrodes are electrically connected to a capacitance in a display pixel region of a liquid crystal display device, or another element included in a circuit.
【０００６】[0006]
【発明が解決しようとする課題】上述したような従来の
液晶表示装置における薄膜電界効果トランジスタの製造
方法では、以下のような問題があった。すなわち、図１
２に示した工程において、レジスト膜１２２とゲート電
極１０７との相対的な位置関係によって、形成されるｎ
-型不純物領域１０４ａ、１０４ｂの位置やサイズが変
化することになる。これは、図１２に示した工程では、
レジスト膜１２２の側壁とゲート電極１０７の側壁との
距離がｎ-型不純物領域１０４ａ、１０４ｂの幅（いわ
ゆるＬＤＤ長）を決定するためである。このようなｎ-
型不純物領域１０４ａ、１０４ｂの位置やサイズの変化
は、薄膜電界効果トランジスタのドレイン端における電
界の緩和の程度がばらつく原因となる。この結果、薄膜
電界効果トランジスタの電気的特性がばらつき、最終的
には液晶表示装置の信頼性および表示特性の低下の原因
となっていた。The above-mentioned conventional method for manufacturing a thin film field effect transistor in a liquid crystal display device has the following problems. That is, FIG.
In the step shown in FIG. 2, n is formed based on the relative positional relationship between the resist film 122 and the gate electrode 107.
- so that the impurity region 104a, the position and size of 104b changes. This is because in the process shown in FIG.
This is because the distance between the side wall of the resist film 122 and the side wall of the gate electrode 107 determines the width (so-called LDD length) of the n − -type impurity regions 104a and 104b. Such a n -
Changes in the position or size of the type impurity regions 104a and 104b cause variations in the degree of relaxation of the electric field at the drain end of the thin film field effect transistor. As a result, the electrical characteristics of the thin-film field-effect transistor fluctuate, which ultimately causes a reduction in the reliability and display characteristics of the liquid crystal display device.
【０００７】また、液晶表示装置においては、他の半導
体装置と同様にその製造工程をできるだけ簡略化して、
製造コストを低減することが強く求められている。In the liquid crystal display device, the manufacturing process is simplified as much as possible in the same manner as other semiconductor devices.
There is a strong need to reduce manufacturing costs.
【０００８】この発明は、このような課題を解決するた
めになされたものであり、この発明の目的は、高い信頼
性を有し、かつ製造コストを低減することが可能な半導
体装置およびその製造方法を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor device having high reliability and capable of reducing the manufacturing cost, and its manufacture. Is to provide a way.
【０００９】[0009]
【課題を解決するための手段】この発明の１の局面にお
ける半導体装置の製造方法では、基板上に半導体膜を形
成する。半導体膜上に絶縁膜を形成する。絶縁膜上に導
電体膜を形成する。レジスト膜を前記導電体膜上に形成
する。レジスト膜をマスクとして、エッチングを用いて
導電体膜を部分的に除去することにより、レジスト膜の
端部の位置より内側に側壁を有するゲート電極を形成す
る。レジスト膜とゲート電極とをマスクとして、半導体
膜に不純物を注入することにより、半導体膜においてレ
ジスト膜の端部下に位置する領域に低濃度不純物領域を
形成するとともに、半導体膜において、レジスト膜下に
位置する領域以外の領域に、低濃度不純物領域より相対
的に不純物の濃度が高い高濃度不純物領域を形成する不
純物導入工程を実施する（請求項１）。In a method for manufacturing a semiconductor device according to one aspect of the present invention, a semiconductor film is formed on a substrate. An insulating film is formed over the semiconductor film. A conductor film is formed over the insulating film. A resist film is formed on the conductor film. By using the resist film as a mask, the conductive film is partially removed by etching to form a gate electrode having a side wall inside the position of the end of the resist film. By implanting impurities into the semiconductor film using the resist film and the gate electrode as a mask, a low-concentration impurity region is formed in a region of the semiconductor film located below the end of the resist film, and the semiconductor film is formed under the resist film. An impurity introduction step of forming a high-concentration impurity region having a higher impurity concentration than the low-concentration impurity region in a region other than the region where the impurity is located is implemented.
【００１０】ここで、ゲート電極を形成する工程におけ
るレジスト膜の端部の終端の位置からゲート電極の側壁
の位置までの距離（ゲート電極の側壁の後退量、あるい
はレジスト膜の端部がゲート電極の側壁から外側に張り
出している張出幅）は、ゲート電極を形成するためのエ
ッチングにおいて等方性エッチングなどを用いれば、高
い精度で制御することができる。このため、レジスト膜
の張出幅を高い精度で決定できる。そして、ゲート電極
をマスクとして、レジスト膜の端部を透過させた不純物
を半導体膜にイオン注入法などを利用して導入すること
により、低濃度不純物領域はレジスト膜の端部下に位置
する領域に形成される。したがって、レジスト膜の張出
幅が低濃度不純物領域の幅とほぼ等しくなる。その結
果、低濃度不純物領域の寸法精度を従来のレジスト膜を
マスクとして用いた場合よりも向上させることができ
る。これにより、形成される電界効果トランジスタの電
気的特性が、低濃度不純物領域の寸法が変動することに
起因してばらつくことを確実に防止できる。この結果、
半導体装置の信頼性を向上させることができる。Here, the distance from the end of the end of the resist film in the step of forming the gate electrode to the position of the side wall of the gate electrode (the amount of retreat of the side wall of the gate electrode, or the end of the resist film is the gate electrode) Can be controlled with high accuracy by using isotropic etching or the like in the etching for forming the gate electrode. Therefore, the overhang width of the resist film can be determined with high accuracy. Then, using the gate electrode as a mask, an impurity that has passed through the edge of the resist film is introduced into the semiconductor film by using an ion implantation method or the like, so that the low-concentration impurity region is located in a region located below the edge of the resist film. It is formed. Therefore, the overhang width of the resist film becomes substantially equal to the width of the low concentration impurity region. As a result, the dimensional accuracy of the low-concentration impurity region can be improved as compared with the case where a conventional resist film is used as a mask. Thus, it is possible to reliably prevent the electrical characteristics of the field-effect transistor to be formed from fluctuating due to a change in the size of the low-concentration impurity region. As a result,
The reliability of the semiconductor device can be improved.
【００１１】また、本発明ではゲート電極をマスクとし
て、レジスト膜の端部を透過させて半導体膜に不純物を
注入することにより低濃度不純物領域を形成すると同時
に、レジスト膜をマスクとして半導体膜に不純物を注入
することにより高濃度不純物領域を形成している。この
ため、１回の注入工程により高濃度不純物領域と低濃度
不純物領域とを同時に形成できる。この結果、半導体装
置の製造工程を簡略化できるので、半導体装置の製造コ
ストを低減できる。In the present invention, a low-concentration impurity region is formed by injecting impurities into the semiconductor film through the edge of the resist film using the gate electrode as a mask, and at the same time, the impurity is added to the semiconductor film using the resist film as a mask. Is implanted to form a high concentration impurity region. Therefore, a high-concentration impurity region and a low-concentration impurity region can be formed simultaneously by one implantation step. As a result, the manufacturing process of the semiconductor device can be simplified, and the manufacturing cost of the semiconductor device can be reduced.
【００１２】また、高濃度不純物領域を形成する際のマ
スクとして、ゲート電極を形成する際に用いたレジスト
膜を流用することができるので、高濃度不純物領域を形
成するためにマスクとして用いるレジスト膜を新たに形
成する場合に比べて、工程を簡略化できる。In addition, since the resist film used for forming the gate electrode can be used as a mask for forming the high concentration impurity region, the resist film used as a mask for forming the high concentration impurity region can be used. Can be simplified as compared with the case of newly forming.
【００１３】上記１の局面における半導体装置の製造方
法では、レジスト膜を形成する工程が、レジスト膜の中
央部から端部の終端に向かって徐々にレジスト膜の端部
の膜厚を薄くすることを含むことが好ましい（請求項
２）。[0013] In the method of manufacturing a semiconductor device according to the first aspect, the step of forming the resist film includes the step of gradually reducing the thickness of the end of the resist film from the center to the end of the end of the resist film. (Claim 2).
【００１４】この場合、低濃度不純物領域を形成するた
めの注入工程における、レジスト膜の端部での不純物の
透過量は、レジスト膜の中央部に近い領域から端部の終
端に向かって徐々に大きくなる。このため、低濃度不純
物領域では、レジスト膜の中央部下に位置する領域（す
なわちチャネル領域）に近い領域から高濃度不純物領域
が形成されている領域に向かって、不純物濃度が徐々に
大きくなる。このように、低濃度不純物領域において不
純物の濃度勾配を形成することにより、この低濃度不純
物領域をＬＤＤ構造に適用すれば、より確実にチャネル
領域近傍での電界集中を緩和することができる。In this case, in the implantation step for forming the low-concentration impurity region, the amount of impurity permeation at the end of the resist film gradually increases from a region near the center of the resist film toward the end of the end. growing. For this reason, in the low-concentration impurity region, the impurity concentration gradually increases from a region near the region located below the center of the resist film (that is, a channel region) to a region where the high-concentration impurity region is formed. As described above, by forming the impurity concentration gradient in the low-concentration impurity region and applying the low-concentration impurity region to the LDD structure, the electric field concentration in the vicinity of the channel region can be more reliably reduced.
【００１５】上記１の局面における半導体装置の製造方
法では、レジスト膜を形成する工程がレジスト膜をアニ
ールする工程を含んでいてもよい（請求項３）。In the method of manufacturing a semiconductor device according to the first aspect, the step of forming the resist film may include a step of annealing the resist film.
【００１６】この場合、アニール処理によって、レジス
ト膜を収縮させることによりレジスト膜の膜厚を容易に
薄くできる。また、アニール処理の処理時間やアニール
温度を変更することで、アニール処理後のレジスト膜の
膜厚を任意に変更することができる。このため、レジス
ト膜の端部の膜厚を、低濃度不純物を形成するための不
純物が透過可能な最適な厚さとすることが可能になる。In this case, the thickness of the resist film can be easily reduced by contracting the resist film by annealing. Further, the thickness of the resist film after the annealing process can be arbitrarily changed by changing the annealing time or the annealing temperature. Therefore, the thickness of the end portion of the resist film can be set to an optimum thickness through which impurities for forming low-concentration impurities can pass.
【００１７】また、上記のようなアニール処理では、レ
ジスト膜の端部の収縮割合がレジスト膜の中央部の収縮
割合より大きい。このため、アニール処理を行なうこと
により、レジスト膜の中央部から端部の終端に向かって
徐々にその膜厚が薄くなるような形状（いわゆるテーパ
ー形状）となるように、レジスト膜を容易に加工でき
る。In the above-described annealing process, the contraction ratio at the end of the resist film is larger than the contraction ratio at the center of the resist film. Therefore, by performing the annealing process, the resist film is easily processed so as to have a shape (a so-called tapered shape) in which the film thickness gradually decreases from the central portion to the end of the end portion. it can.
【００１８】上記１の局面における半導体装置の製造方
法では、レジスト膜を形成する工程がレジスト膜に酸素
プラズマ処理を施すことを含んでいてもよい（請求項
４）。In the method of manufacturing a semiconductor device according to the first aspect, the step of forming the resist film may include performing an oxygen plasma treatment on the resist film.
【００１９】この場合、酸素プラズマ処理によって、レ
ジスト膜の上部表面層を除去することにより、レジスト
膜の膜厚を容易に薄くできる。また、酸素プラズマ処理
の処理条件を変更することで、酸素プラズマ処理後のレ
ジスト膜の膜厚を任意に変更することができる。このた
め、レジスト膜の端部の膜厚を、低濃度不純物を形成す
るための不純物が透過可能な最適な厚さとすることが可
能になる。In this case, the thickness of the resist film can be easily reduced by removing the upper surface layer of the resist film by the oxygen plasma treatment. Further, the thickness of the resist film after the oxygen plasma processing can be arbitrarily changed by changing the processing conditions of the oxygen plasma processing. Therefore, the thickness of the end portion of the resist film can be set to an optimum thickness through which impurities for forming low-concentration impurities can pass.
【００２０】上記１の局面における半導体装置の製造方
法では、レジスト膜を形成する工程が、露光・現像処理
を利用してレジスト膜を形成することを含んでいてもよ
い（請求項５）。In the method of manufacturing a semiconductor device according to the first aspect, the step of forming a resist film may include forming a resist film using exposure and development processing.
【００２１】この場合、露光・現像処理においては、露
光量を変更することにより、現像処理にて除去されるレ
ジスト膜の膜厚を変更することができるので、レジスト
膜の膜厚を任意の厚さに設定することができる。このた
め、レジスト膜の端部の膜厚を、低濃度不純物を形成す
るための不純物が透過可能な最適な厚さとすることが可
能になる。In this case, in the exposure / development process, the thickness of the resist film removed in the development process can be changed by changing the exposure amount. Can be set to Therefore, the thickness of the end portion of the resist film can be set to an optimum thickness through which impurities for forming low-concentration impurities can pass.
【００２２】また、レジスト膜の端部において、露光量
をレジスト膜の中央部側から端部の終端側にかけて徐々
に変更することで、形成されるレジスト膜の端部の膜厚
をレジスト膜の中央部から端部の終端に向かって徐々に
薄くなるようにすることができる。この結果、レジスト
膜の端部の形状を容易にテーパー状にすることができ
る。Further, by gradually changing the exposure amount at the end of the resist film from the center of the resist film to the end of the end of the resist film, the thickness of the end of the formed resist film is changed. The thickness can be gradually reduced from the center to the end of the end. As a result, the shape of the end portion of the resist film can be easily tapered.
【００２３】上記１の局面における半導体装置の製造方
法では、不純物導入工程において、不純物を注入する際
の不純物のドーズ量は１×１０15ｃｍ-2以上であること
が好ましい。In the method of manufacturing a semiconductor device according to the first aspect, in the impurity introducing step, the dose of the impurity when implanting the impurity is preferably 1 × 10 15 cm −2 or more.
【００２４】上記１の局面における半導体装置の製造方
法では、半導体装置は液晶表示装置を含むことが好まし
い（請求項６）。In the method for manufacturing a semiconductor device according to the first aspect, the semiconductor device preferably includes a liquid crystal display device.
【００２５】この場合、高い信頼性を有する電界効果ト
ランジスタを液晶表示装置の駆動回路領域や表示画素領
域などにおけるスイッチング素子として形成することが
できるため、液晶表示装置の画面表示特性の均一性を向
上させることができる。この結果、液晶表示装置の表示
特性を向上させることができる。In this case, since a highly reliable field effect transistor can be formed as a switching element in a driving circuit area, a display pixel area, or the like of the liquid crystal display device, the uniformity of screen display characteristics of the liquid crystal display device is improved. Can be done. As a result, the display characteristics of the liquid crystal display device can be improved.
【００２６】また、液晶表示装置の製造工程数を削減す
ることが可能となるので、液晶表示装置の製造コストを
低減できる。Further, since the number of manufacturing steps of the liquid crystal display device can be reduced, the manufacturing cost of the liquid crystal display device can be reduced.
【００２７】この発明の他の局面における半導体装置
は、基板と半導体膜とを備える。半導体膜は基板の主表
面上に形成され、チャネル領域を介して隣接するソース
およびドレイン領域を含む。ソースおよびドレイン領域
は、チャネル領域に隣接する低濃度不純物領域と、低濃
度不純物領域から見てチャネル領域とは反対側に位置
し、低濃度不純物領域より不純物の濃度が高い高濃度不
純物領域とを含む。低濃度不純物領域では、チャネル領
域側から高濃度不純物領域側に向かうにつれて不純物濃
度が徐々に高くなっている（請求項７）。A semiconductor device according to another aspect of the present invention includes a substrate and a semiconductor film. The semiconductor film is formed on the main surface of the substrate and includes adjacent source and drain regions via a channel region. The source and drain regions include a low-concentration impurity region adjacent to the channel region and a high-concentration impurity region located on a side opposite to the channel region as viewed from the low-concentration impurity region and having a higher impurity concentration than the low-concentration impurity region. Including. In the low-concentration impurity region, the impurity concentration gradually increases from the channel region side toward the high-concentration impurity region side.
【００２８】このように、低濃度不純物領域において不
純物の濃度勾配が形成されているので、この低濃度不純
物領域をＬＤＤ構造に適用すれば、より確実にチャネル
領域近傍での電界集中を緩和することができる。この結
果、半導体装置における電界効果トランジスタの電気的
特性を改善できる。As described above, since the impurity concentration gradient is formed in the low concentration impurity region, if this low concentration impurity region is applied to the LDD structure, the electric field concentration near the channel region can be more reliably reduced. Can be. As a result, the electric characteristics of the field effect transistor in the semiconductor device can be improved.
【００２９】上記他の局面における半導体装置は、液晶
表示装置を含むことが好ましい（請求項８）。It is preferable that the semiconductor device according to the other aspect includes a liquid crystal display device.
【００３０】この場合、優れた電気的特性を有する電界
効果トランジスタを液晶表示装置の駆動回路領域や表示
画素領域におけるスイッチング素子などに適用できるの
で、液晶表示装置の表示特性を向上させることができ
る。In this case, a field effect transistor having excellent electric characteristics can be applied to a drive circuit region of a liquid crystal display device or a switching element in a display pixel region, so that display characteristics of the liquid crystal display device can be improved.
【００３１】[0031]
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
【００３２】図１は、本発明による半導体装置としての
液晶表示装置の実施の形態を示す断面模式図である。図
１を参照して、液晶表示装置を説明する。FIG. 1 is a schematic sectional view showing an embodiment of a liquid crystal display device as a semiconductor device according to the present invention. The liquid crystal display will be described with reference to FIG.
【００３３】図１を参照して、液晶表示装置は、表示画
素領域において、画素用薄膜電界効果トランジスタ１９
と容量（図示せず）とが形成されている。画素用薄膜電
界効果トランジスタ１９はｎ型薄膜電界効果トランジス
タである。絶縁性基板としてのガラス基板１上に下地膜
２が形成されている。下地膜２としてはシリコン酸化膜
を用い、下地膜２の膜厚は約２００ｎｍである。下地膜
２上には画素用薄膜電界効果トランジスタ１９が形成さ
れている。画素用薄膜電界効果トランジスタ１９は、高
濃度不純物領域としてのｎ+型不純物拡散領域３ａ、３
ｂと低濃度不純物領域としてのｎ-型不純物拡散領域４
ａ、４ｂとチャネル領域５とゲート絶縁膜として作用す
る絶縁膜６とゲート電極７とを有する。Referring to FIG. 1, the liquid crystal display device has a pixel thin film field effect transistor 19 in a display pixel region.
And a capacitor (not shown). The pixel thin film field effect transistor 19 is an n-type thin film field effect transistor. A base film 2 is formed on a glass substrate 1 as an insulating substrate. As the base film 2, a silicon oxide film is used, and the thickness of the base film 2 is about 200 nm. On the base film 2, a pixel thin film field effect transistor 19 is formed. The pixel thin-film field-effect transistor 19 includes n + -type impurity diffusion regions 3 a and 3
b and n − -type impurity diffusion region 4 as a low concentration impurity region
a, 4b, a channel region 5, an insulating film 6 acting as a gate insulating film, and a gate electrode 7.
【００３４】下地膜２上には、同一の半導体膜を用いて
形成されたｎ+型不純物領域３ａ、３ｂとｎ-型不純物領
域４ａ、４ｂとチャネル領域５とが形成されている。チ
ャネル領域５上には、ゲート絶縁膜としての絶縁膜６が
形成されている。チャネル領域５上に位置する領域にお
いては、絶縁膜６上にゲート電極７が形成されている。On the base film 2, n + -type impurity regions 3a and 3b, n -- type impurity regions 4a and 4b, and a channel region 5 formed using the same semiconductor film are formed. An insulating film 6 as a gate insulating film is formed on the channel region 5. In a region located on the channel region 5, a gate electrode 7 is formed on the insulating film 6.
【００３５】この画素用電界効果トランジスタ１９上に
はシリコン酸化膜からなる層間絶縁膜８が形成されてい
る。ｎ+型不純物領域３ａ、３ｂ上に位置する領域にお
いては、層間絶縁膜８および絶縁膜６の一部を除去する
ことによりコンタクトホール９ａ、９ｂが形成されてい
る。コンタクトホール９ａ、９ｂの内部から層間絶縁膜
８の上部表面上にまで延在するようにソースおよびドレ
イン電極としてのメタル配線１０ａ、１０ｂが形成され
ている。メタル配線１０ａ、１０ｂ上には、パッシベー
ション膜（図示せず）が形成されている。このパッシベ
ーション膜上には平坦化膜としての透明性有機層間絶縁
膜１１が形成されている。メタル配線１０ｂ上に位置す
る領域には、透明性有機層間絶縁膜１１とパッシベーシ
ョン膜との一部を除去することによりコンタクトホール
１２が形成されている。コンタクトホール１２の内部か
ら透明性有機層間絶縁膜１１の上部表面上にまで延在す
るようにＩＴＯなどの透明性導電体膜からなる画素電極
１３が形成されている。画素電極１３上には配向膜１４
ａが形成されている。On the pixel field effect transistor 19, an interlayer insulating film 8 made of a silicon oxide film is formed. In the regions located above n + -type impurity regions 3a and 3b, contact holes 9a and 9b are formed by removing part of interlayer insulating film 8 and insulating film 6. Metal wires 10a and 10b as source and drain electrodes are formed to extend from inside contact holes 9a and 9b to the upper surface of interlayer insulating film 8. A passivation film (not shown) is formed on metal wires 10a and 10b. On this passivation film, a transparent organic interlayer insulating film 11 as a flattening film is formed. In a region located on the metal wiring 10b, a contact hole 12 is formed by removing a part of the transparent organic interlayer insulating film 11 and the passivation film. A pixel electrode 13 made of a transparent conductive film such as ITO is formed so as to extend from the inside of the contact hole 12 to the upper surface of the transparent organic interlayer insulating film 11. An alignment film 14 is formed on the pixel electrode 13.
a is formed.
【００３６】下地膜２上の図示していない領域には容量
が形成されている。また、ガラス基板１の図示していな
い他の領域には、液晶表示装置の駆動回路領域が形成さ
れ、この駆動回路領域には、駆動回路を構成するｎ型薄
膜電界効果トランジスタおよびｐ型薄膜電界効果トラン
ジスタ（図示せず）が形成されている。A capacitor is formed in a region (not shown) on the base film 2. A drive circuit area of the liquid crystal display device is formed in another area (not shown) of the glass substrate 1, and the drive circuit area includes an n-type thin film field effect transistor and a p-type thin film electric field which constitute the drive circuit. An effect transistor (not shown) is formed.
【００３７】このような画素用薄膜電界効果トランジス
タ２２が形成されたガラス基板１に対向するように、上
ガラス基板１６が配置されている。上ガラス基板１６の
ガラス基板１に対向する面上にはカラーフィルタ１７が
形成されている。カラーフィルタ１７のガラス基板１に
対向する面上には対向電極１８が形成されている。対向
電極１８のガラス基板１に対向する面上には配向膜１４
ｂが形成されている。そして、このガラス基板１と上ガ
ラス基板１６との間には液晶１５が封止されている。The upper glass substrate 16 is arranged so as to face the glass substrate 1 on which the pixel thin film field effect transistor 22 is formed. A color filter 17 is formed on a surface of the upper glass substrate 16 facing the glass substrate 1. A counter electrode 18 is formed on a surface of the color filter 17 facing the glass substrate 1. The alignment film 14 is provided on the surface of the counter electrode 18 facing the glass substrate 1.
b is formed. The liquid crystal 15 is sealed between the glass substrate 1 and the upper glass substrate 16.
【００３８】図２は、図１に示した液晶表示装置の部分
断面拡大模式図と不純物拡散領域での不純物濃度分布の
グラフとを示す図である。図２を参照して、低濃度不純
物領域としてのｎ-型不純物拡散領域４ａでは、チャネ
ル領域５側から高濃度不純物領域側としてのｎ+型不純
物拡散領域３ａに向かうにつれて不純物濃度が徐々に高
くなっている。また、図示していないが、もう一方の低
濃度不純物領域としてのｎ-型不純物拡散領域４ｂ（図
１参照）においても、チャネル領域５側から高濃度不純
物領域側としてのｎ+型不純物拡散領域３ｂに向かうに
つれて不純物濃度が徐々に高くなっている。従来のＬＤ
Ｄ構造においては、ｎ-型不純物拡散領域４ａ、４ｂに
おいて、不純物濃度はほぼ一定の値となっていた。しか
し、本発明による半導体装置では、ｎ-型不純物拡散領
域４ａ、４ｂのほぼ全域にわたって、不純物濃度が徐々
に変化している。また、ｎ-型不純物拡散領域４ａ、４
ｂにおけるｎ+型不純物拡散領域３ａ、３ｂに近い領域
においては、不純物濃度の値はほとんどｎ+型不純物拡
散領域３ａ、３ｂにおける不純物濃度の値に近い値とな
っている。つまり、従来の半導体装置では、ｎ-型不純
物拡散領域４ａ、４ｂとｎ+型不純物拡散領域３ａ、３
ｂとの不純物濃度はステップ的に変化していた。しか
し、本発明による半導体装置では、ｎ-型不純物拡散領
域４ａ、４ｂにおいて不純物濃度がなだらかに変化して
おり、ｎ-型不純物拡散領域４ａ、４ｂからｎ+型不純物
拡散領域３ａ、３ｂへと不純物濃度の値は連続的に変化
している。FIG. 2 is a diagram showing a partially enlarged schematic view of the liquid crystal display device shown in FIG. 1 and a graph of the impurity concentration distribution in the impurity diffusion region. Referring to FIG. 2, in n − -type impurity diffusion region 4a as a low-concentration impurity region, the impurity concentration gradually increases from channel region 5 side to n + -type impurity diffusion region 3a as a high-concentration impurity region side. Has become. Although not shown, the n − -type impurity diffusion region 4b (see FIG. 1) as the other low-concentration impurity region also has an n + -type impurity diffusion region as the high-concentration impurity region from the channel region 5 side. The impurity concentration gradually increases toward 3b. Conventional LD
In the D structure, the impurity concentration in the n − -type impurity diffusion regions 4a and 4b was almost constant. However, in the semiconductor device according to the present invention, the impurity concentration gradually changes over substantially the entire region of the n − -type impurity diffusion regions 4a and 4b. Further, the n − -type impurity diffusion regions 4a, 4a
In the region b near the n + -type impurity diffusion regions 3a and 3b, the value of the impurity concentration is almost the same as the value of the impurity concentration in the n + -type impurity diffusion regions 3a and 3b. That is, in the conventional semiconductor device, n − -type impurity diffusion regions 4a and 4b and n + -type impurity diffusion regions 3a and 3a
The impurity concentration with b changed stepwise. However, in the semiconductor device according to the present invention, the impurity concentration in the n − -type impurity diffusion regions 4a and 4b gradually changes, and the n − -type impurity diffusion regions 4a and 4b change to the n + -type impurity diffusion regions 3a and 3b. The value of the impurity concentration changes continuously.
【００３９】このように、ｎ-型不純物拡散領域４ａ、
４ｂにおいて不純物の濃度勾配が形成されているので、
このｎ-型不純物拡散領域４ａ、４ｂを含むＬＤＤ構造
において、より確実にチャネル領域５近傍での電界集中
を緩和することができる。この結果、画素用薄膜電界効
果トランジスタ１９の電気的特性を向上させることがで
きる。また、このような画素用薄膜電界効果トランジス
タ１９の電気的特性が向上することにより、液晶表示装
置の表示特性を向上させることができる。As described above, the n − -type impurity diffusion region 4a,
4b, the impurity concentration gradient is formed.
In the LDD structure including the n − -type impurity diffusion regions 4a and 4b, the electric field concentration near the channel region 5 can be more reliably reduced. As a result, the electrical characteristics of the pixel thin film field effect transistor 19 can be improved. In addition, the display characteristics of the liquid crystal display device can be improved by improving the electrical characteristics of the thin film field effect transistor 19 for pixels.
【００４０】図３〜７は、図１に示した液晶表示装置の
製造方法を説明するための断面模式図である。図３〜７
を参照して、液晶表示装置の製造方法を説明する。FIGS. 3 to 7 are schematic sectional views for explaining a method of manufacturing the liquid crystal display device shown in FIG. Figures 3-7
, A method of manufacturing a liquid crystal display device will be described.
【００４１】まず、絶縁性の基板としてのガラス基板１
（図３参照）の表面上に下地膜２（図３参照）としてシ
リコン酸化膜を形成する。下地膜２の膜厚は約２００ｎ
ｍである。その後、下地膜２上にＣＶＤ法などを用いて
アモルファスシリコン膜を形成する。このアモルファス
シリコン膜にレーザを用いたアニール処理、または急速
加熱法などを施すことにより、このアモルファスシリコ
ン膜をポリシリコン膜化する。そして、このポリシリコ
ン膜上にパターンレジスト膜を形成する。このレジスト
膜をマスクとしてポリシリコン膜をエッチングにより部
分的に除去する。First, a glass substrate 1 as an insulating substrate
A silicon oxide film is formed as a base film 2 (see FIG. 3) on the surface of the silicon oxide film (see FIG. 3). The thickness of the base film 2 is about 200 n
m. Thereafter, an amorphous silicon film is formed on the base film 2 by using a CVD method or the like. The amorphous silicon film is converted into a polysilicon film by performing an annealing process using a laser, a rapid heating method, or the like on the amorphous silicon film. Then, a pattern resist film is formed on the polysilicon film. Using the resist film as a mask, the polysilicon film is partially removed by etching.
【００４２】このようにして半導体膜としてのポリシリ
コン膜２０（図３参照）を形成する。その後レジストパ
ターンを除去する。そして、半導体膜としてのポリシリ
コン膜２０の上にＣＶＤ法などを用いてゲート絶縁膜と
なるべき絶縁膜６（図３参照）を形成する。絶縁膜６の
膜厚は７０ｎｍ程度であり、材質としてはシリコン酸化
膜を用いる事ができる。Thus, a polysilicon film 20 (see FIG. 3) as a semiconductor film is formed. After that, the resist pattern is removed. Then, an insulating film 6 (see FIG. 3) to be a gate insulating film is formed on the polysilicon film 20 as a semiconductor film by using a CVD method or the like. The thickness of the insulating film 6 is about 70 nm, and a silicon oxide film can be used as a material.
【００４３】この絶縁膜６上にゲート電極となるべき導
電体膜２１（図３参照）を形成する。導電体膜２１とし
ては、クロム膜、タンタル膜などの金属膜を用いる事が
できる。この導電体膜２１上にゲートパターンを有する
レジスト膜２２（図３参照）を形成する。このレジスト
膜２２は、ｎ型薄膜電界効果トランジスタである画素用
薄膜電界効果トランジスタ１９のゲート電極を形成する
ためのマスクとして用いる。このレジスト膜２２は、形
成されるゲート電極７（図１参照）の幅よりも０．５μ
ｍ〜１μｍ程度広い幅を有するように形成する。また、
このレジスト膜２２の膜厚は約１．５μｍとする。この
ようにして、図３に示したような構造を得る。On the insulating film 6, a conductor film 21 (see FIG. 3) to be a gate electrode is formed. As the conductor film 21, a metal film such as a chromium film or a tantalum film can be used. A resist film 22 having a gate pattern (see FIG. 3) is formed on the conductor film 21. The resist film 22 is used as a mask for forming a gate electrode of the pixel thin film field effect transistor 19 which is an n-type thin film field effect transistor. This resist film 22 is 0.5 μm wider than the width of the gate electrode 7 (see FIG. 1) to be formed.
It is formed to have a width as wide as about m to 1 μm. Also,
The thickness of the resist film 22 is about 1.5 μm. Thus, the structure as shown in FIG. 3 is obtained.
【００４４】次に、レジスト膜２２に対して、加熱温度
が１５０℃、加熱時間が１時間程度のアニール処理を行
なう。このアニール処理により、図４に示すようにレジ
スト膜２２の膜厚を薄くすると同時に、端部がテーパー
状となったレジスト膜２３（レジスト膜２３の中央部か
ら端部２５ａ、２５ｂ（図５参照）の終端に向かって徐
々にレジスト膜２３の端部２５ａ、２５ｂの膜厚が薄く
なっているレジスト膜２３）を得ることができる。Next, the resist film 22 is annealed at a heating temperature of 150 ° C. and a heating time of about 1 hour. By this annealing treatment, the thickness of the resist film 22 is reduced as shown in FIG. 4 and, at the same time, the resist film 23 whose end is tapered (from the center to the ends 25a and 25b of the resist film 23 (see FIG. 5) The resist film 23) in which the thickness of the end portions 25a and 25b of the resist film 23 is gradually reduced toward the end of ()) can be obtained.
【００４５】この場合、アニール処理によって、レジス
ト膜２２を収縮させることによりレジスト膜の膜厚を容
易に薄くできる。また、アニール処理の処理時間やアニ
ール温度を変更することで、アニール処理後のレジスト
膜２３の膜厚を任意に変更することができる。このた
め、レジスト膜２３の端部２５ａ、２５ｂの膜厚を、ｎ
-型不純物領域４ａ、４ｂを形成するための不純物が透
過可能な最適な厚さとすることが可能になる。In this case, the resist is formed by the annealing process.
The thickness of the resist film is reduced by contracting the
It can be easily thinned. Also, the annealing time and annealing time
By changing the annealing temperature, the resist after annealing
The thickness of the film 23 can be arbitrarily changed. others
Therefore, the thickness of the end portions 25a and 25b of the resist film 23 is set to n
-The impurities for forming the type impurity regions 4a and 4b are transparent.
It is possible to have an optimum thickness that is possible.
【００４６】次に、図５に示すように、レジスト膜２３
をマスクとして、ウエットエッチングにより導電体膜２
１を部分的に除去することにより、ゲート電極７を形成
する。このとき、オーバーエッチングすることによっ
て、レジスト膜２３の端部２５ａ、２５ｂの終端から、
ゲート電極７の側壁２４ａ、２４ｂが０．５μｍ〜１μ
ｍ程度後退するようにウエットエッチングを行なう。こ
のようにして、レジスト膜２３の端部２５ａ、２５ｂよ
り内側に側壁２４ａ、２４ｂを有するゲート電極７を形
成する。Next, as shown in FIG.
Conductive film 2 by wet etching using
By partially removing 1, a gate electrode 7 is formed. At this time, by over-etching, from the end of the end portions 25a and 25b of the resist film 23,
The side walls 24a and 24b of the gate electrode 7 are 0.5 μm to 1 μm.
Wet etching is performed so as to recede by about m. Thus, the gate electrode 7 having the side walls 24a and 24b inside the ends 25a and 25b of the resist film 23 is formed.
【００４７】ゲート電極７の材料としてクロム膜を用い
た場合、このクロム膜のエッチング工程においては、た
とえばエッチング液として過塩素酸と硫酸セリウムアン
モニウムとの混合溶液を用いることができ、エッチング
温度としては２５℃、エッチング条件としてはジャスト
エッチング×２００％というような条件を用いることが
できる。When a chromium film is used as the material of the gate electrode 7, in the chromium film etching step, for example, a mixed solution of perchloric acid and cerium ammonium sulfate can be used as an etching solution, and the etching temperature is Conditions such as 25 ° C. and an etching condition of just etching × 200% can be used.
【００４８】次に、図６に示すように、レジスト膜２３
とゲート電極７とをマスクとして、イオンドーピング装
置を用いてリンイオン２６をポリシリコン膜２０の所定
の領域に注入することにより、半導体膜としてのポリシ
リコン膜２０においてレジスト膜２３の端部２５ａ、２
５ｂ下に位置する領域に低濃度不純物領域としてのｎ -
型不純物領域４ａ、４ｂを形成するとともに、ポリシリ
コン膜２０において、レジスト膜２３下に位置する領域
以外の領域に、ｎ-型不純物領域４ａ、４ｂより相対的
に不純物の濃度が高い高濃度不純物領域としてのｎ+型
不純物領域３ａ、３ｂを形成する不純物導入工程を実施
する。また、このとき、ゲート電極７下に位置するポリ
シリコン膜２０には不純物が注入されず、チャネル領域
５が形成される。Next, as shown in FIG.
Ion doping apparatus using the mask and the gate electrode 7 as a mask.
Phosphorus ions 26 are applied to the polysilicon film 20 in a predetermined manner.
Injection into the region of
In the recon film 20, the ends 25a, 2
5b is formed as a low-concentration impurity region -
Type impurity regions 4a and 4b
A region located under the resist film 23 in the silicon film 20
In the area other than-Relative to type impurity regions 4a and 4b
N as a high-concentration impurity region having a high impurity concentration+Type
Implementing an impurity introduction step for forming impurity regions 3a and 3b
I do. At this time, the polysilicon located under the gate electrode 7 is
No impurities are implanted into the silicon film 20 and the channel region
5 are formed.
【００４９】注入されたリンイオン２６の注入条件とし
ては、注入エネルギー（加速電圧）を約１×１０-14Ｊ
（６５ｋｅＶ）とし、注入密度を３×１０15ｃｍ-2とい
った条件を用いることができる。このようにすれば、ｎ
-型不純物領域４ａ、４ｂにおいては不純物イオンが１
０18／ｃｍ-3程度、ｎ+型不純物領域３ａ、３ｂにおい
ては不純物イオンが１０20／ｃｍ-3程度導入された状態
となる。The implantation condition of the implanted phosphorus ions 26 is as follows: the implantation energy (acceleration voltage) is about 1 × 10 −14 J
(65 keV) and an implantation density of 3 × 10 15 cm −2 . In this way, n
In the negative impurity regions 4a and 4b, one impurity ion
Approximately 0 18 / cm -3 and n + -type impurity regions 3a and 3b are in a state where impurity ions are introduced at approximately 10 20 / cm -3 .
【００５０】ここで、レジスト膜２３の端部２５ａ、２
５ｂの終端の位置からゲート電極７の側壁２４ａ、２４
ｂの位置までの距離（ゲート電極７の側壁２４ａ、２４
ｂの後退量、あるいはレジスト膜２３の端部２５ａ、２
５ｂがゲート電極７の側壁２４ａ、２４ｂから外側に張
り出している張出幅）は、ゲート電極７を形成するため
のエッチングにおいてウェットエッチングなどを用いれ
ば、高い精度で制御することができる。これはウェット
エッチングの制御性が優れているためである。このた
め、レジスト膜２３の張出幅を高い精度で決定できる。
そして、ゲート電極７をマスクとして、レジスト膜２３
の端部２５ａ、２５ｂを透過させた不純物をポリシリコ
ン膜２０に注入することにより、ｎ-型不純物領域４
ａ、４ｂはレジスト膜２３の端部２５ａ、２５ｂ下に位
置する領域に形成される。したがって、レジスト膜２３
の張出幅がｎ-型不純物領域４ａ、４ｂの幅とほぼ等し
くなる。その結果、ｎ-型不純物領域４ａ、４ｂの寸法
精度を従来より向上させることができる。これにより、
形成される電界効果トランジスタとしての画素用薄膜電
界効果トランジスタ１９の電気的特性が、ｎ-型不純物
領域４ａ、４ｂの寸法が変動することに起因してばらつ
くことを確実に防止できる。この結果、液晶表示装置の
信頼性を向上させることができる。また、液晶表示装置
において高い信頼性を有する制御回路を形成することが
できるので、液晶表示装置の表示特性を均一化、安定化
することができる。Here, the ends 25a, 2
5b, the side walls 24a, 24a of the gate electrode 7
b (the side walls 24a, 24a of the gate electrode 7)
b or the end portions 25a, 2a of the resist film 23.
The width of the protrusion 5b extending outward from the side walls 24a and 24b of the gate electrode 7) can be controlled with high accuracy by using wet etching or the like in the etching for forming the gate electrode 7. This is because the controllability of wet etching is excellent. Therefore, the overhang width of the resist film 23 can be determined with high accuracy.
Then, using the gate electrode 7 as a mask, the resist film 23 is formed.
Is implanted into the polysilicon film 20 through the end portions 25a and 25b of the n - type impurity region 4a.
Reference numerals a and 4b are formed in regions located below the ends 25a and 25b of the resist film 23. Therefore, the resist film 23
Is approximately equal to the width of n − -type impurity regions 4a and 4b. As a result, the dimensional accuracy of n − -type impurity regions 4a and 4b can be improved as compared with the conventional case. This allows
Variations in the electrical characteristics of the thin film field effect transistor for pixels 19 as the formed field effect transistor due to variations in the dimensions of the n − -type impurity regions 4a and 4b can be reliably prevented. As a result, the reliability of the liquid crystal display device can be improved. In addition, since a highly reliable control circuit can be formed in the liquid crystal display device, display characteristics of the liquid crystal display device can be made uniform and stable.
【００５１】また、本発明ではゲート電極７をマスクと
して、レジスト膜２３の端部２５ａ、２５ｂを透過させ
てポリシリコン膜２０に不純物を注入することによりｎ
-型不純物領域４ａ、４ｂを形成すると同時に、レジス
ト膜２３をマスクとしてポリシリコン膜２０に不純物を
注入することによりｎ+型不純物領域３ａ、３ｂを形成
している。このため、１回の注入工程によりｎ+型不純
物領域３ａ、３ｂとｎ-型不純物領域４ａ、４ｂとを同
時に形成できる。この結果、液晶表示装置の製造工程を
簡略化できるので、液晶表示装置の製造コストを低減で
きる。According to the present invention, the gate electrode 7 is used as a mask, and impurities are implanted into the polysilicon film 20 through the ends 25a and 25b of the resist film 23.
- -type impurity regions 4a, to form a 4b simultaneously, n + -type impurity regions 3a by implanting an impurity into the polysilicon film 20 using the resist film 23 as a mask, to form a 3b. Therefore, n + -type impurity regions 3a and 3b and n − -type impurity regions 4a and 4b can be formed simultaneously by one implantation step. As a result, the manufacturing process of the liquid crystal display device can be simplified, so that the manufacturing cost of the liquid crystal display device can be reduced.
【００５２】また、ｎ+型不純物領域３ａ、３ｂを形成
する際のマスクとして、ゲート電極７を形成する際に用
いたレジスト膜２３を流用することができるので、ｎ+
型不純物領域３ａ、３ｂを形成するためにマスクとして
用いるレジスト膜を新たに形成する場合に比べて、工程
を簡略化できる。[0052] Further, n + -type impurity regions 3a, as a mask for forming a 3b, it is possible to divert the resist film 23 used for forming the gate electrode 7, n +
The process can be simplified as compared with a case where a resist film used as a mask for forming the mold impurity regions 3a and 3b is newly formed.
【００５３】また、図４に示した工程において、レジス
ト膜２３の端部２５ａ、２５ｂの形状をテーパー状とし
ている。このため、図６に示した注入工程におけるレジ
スト膜７の端部２５ａ、２５ｂでの不純物としてのリン
イオン２６の透過量は、レジスト膜２３の中央部に近い
領域から端部２５ａ、２５ｂの終端に向かって徐々に大
きくなる。したがって、ｎ-型不純物領域４ａ、４ｂで
は、図２に示したように、チャネル領域５に近い領域か
らｎ+型不純物領域３ａ、３ｂが形成されている領域に
向かって、不純物濃度が徐々に大きくなる。このよう
に、ｎ-型不純物領域４ａ、４ｂにおいて不純物の濃度
勾配を形成することにより、このｎ-型不純物領域４
ａ、４ｂとｎ+型不純物領域３ａ、３ｂとからなるＬＤ
Ｄ構造のソースおよびドレイン領域では、より確実にチ
ャネル領域５近傍での電界集中を緩和することができ
る。In the step shown in FIG. 4, the end portions 25a and 25b of the resist film 23 are tapered. For this reason, the amount of phosphorus ions 26 as impurities at the ends 25a and 25b of the resist film 7 in the implantation step shown in FIG. 6 varies from the region near the center of the resist film 23 to the ends of the ends 25a and 25b. It gradually increases toward it. Therefore, in n − -type impurity regions 4a and 4b, as shown in FIG. 2, the impurity concentration gradually increases from a region near channel region 5 to a region where n + -type impurity regions 3a and 3b are formed. growing. Thus, n - -type impurity regions 4a, by forming a concentration gradient of the impurity in 4b, the n - -type impurity regions 4
a and b comprising n + -type impurity regions 3a and 3b
In the source and drain regions having the D structure, the electric field concentration near the channel region 5 can be more reliably reduced.
【００５４】図６に示した工程の後、レジスト膜２３を
除去する。そして、ＣＶＤ法などを用いて、ゲート電極
７上にシリコン酸化膜からなる層間絶縁膜８（図７参
照）を形成する。その後、注入したイオンを活性化する
ための熱処理を行なう。この熱処理の処理温度は、たと
えば５００℃程度の温度とすることができる。After the step shown in FIG. 6, the resist film 23 is removed. Then, an interlayer insulating film 8 (see FIG. 7) made of a silicon oxide film is formed on the gate electrode 7 by using a CVD method or the like. After that, heat treatment for activating the implanted ions is performed. The processing temperature of this heat treatment can be, for example, about 500 ° C.
【００５５】次に、層間絶縁膜８上にレジスト膜（図示
せず）を形成する。このレジスト膜をマスクとして、エ
ッチングなどにより層間絶縁膜８および絶縁膜６を部分
的に除去する事により、ｎ+型不純物領域３ａ、３ｂに
到達するコンタクトホール９ａ、９ｂ（図７参照）を形
成する。その後レジストパターンを除去する。そして、
洗浄工程を実施した後、メタル配線１０ａ、１０ｂとな
るべきメタル層をコンタクトホール９ａ、９ｂの内部か
ら層間絶縁膜８の上部表面上にまで延在するように形成
する。Next, a resist film (not shown) is formed on the interlayer insulating film 8. Using this resist film as a mask, contact holes 9a and 9b (see FIG. 7) reaching n + -type impurity regions 3a and 3b are formed by partially removing interlayer insulating film 8 and insulating film 6 by etching or the like. I do. After that, the resist pattern is removed. And
After the cleaning step, a metal layer to be metal wirings 10a and 10b is formed so as to extend from inside contact holes 9a and 9b to the upper surface of interlayer insulating film 8.
【００５６】このメタル層上にレジストパターンを形成
する。このレジストパターンをマスクとしてウエットエ
ッチングを行なうことによりメタル層を部分的に除去す
る。このようにしてソースおよびドレイン電極としての
メタル配線１０ａ、１０ｂ（図７参照）を形成する。そ
の後レジストパターンを除去する。メタル配線１０ａ、
１０ｂ上に透明性有機層間絶縁膜１１（図７参照）を形
成する。透明性有機層間絶縁膜１１の上表面を平坦化し
た後、この透明性有機層間絶縁膜１１にコンタクトホー
ル１２（図７参照）を形成する。コンタクトホール１２
の内部から透明性有機層間絶縁膜１１の上部表面上にま
で延在するように透明性導電膜を形成する。この透明性
導電膜上に画素パターンが形成されたレジスト膜を形成
する。このレジスト膜をマスクとしてウエットエッチン
グにより透明性導電膜を部分的に除去することにより、
画素電極１３（図７参照）を形成する。その後レジスト
膜を除去する。このようにして、図７に示すような構造
のアクティブマトリックス基板を得る。A resist pattern is formed on the metal layer. The metal layer is partially removed by performing wet etching using this resist pattern as a mask. Thus, metal wirings 10a and 10b (see FIG. 7) as source and drain electrodes are formed. After that, the resist pattern is removed. Metal wiring 10a,
A transparent organic interlayer insulating film 11 (see FIG. 7) is formed on 10b. After planarizing the upper surface of the transparent organic interlayer insulating film 11, a contact hole 12 (see FIG. 7) is formed in the transparent organic interlayer insulating film 11. Contact hole 12
A transparent conductive film is formed so as to extend from the inside to the upper surface of the transparent organic interlayer insulating film 11. A resist film on which a pixel pattern is formed is formed on the transparent conductive film. By partially removing the transparent conductive film by wet etching using this resist film as a mask,
The pixel electrode 13 (see FIG. 7) is formed. After that, the resist film is removed. Thus, an active matrix substrate having a structure as shown in FIG. 7 is obtained.
【００５７】この後、図１に示したようなカラーフィル
タ１７、対向電極１８、配向膜１４ｂを備える上ガラス
基板１６を準備し、このガラス基板１と上ガラス基板１
６とを対向するように配置し、固定する。そして、この
ガラス基板１と上ガラス基板１６との間に液晶１５を注
入、封止することにより、図１に示すような液晶表示装
置を容易に得ることができる。Thereafter, an upper glass substrate 16 having a color filter 17, a counter electrode 18, and an alignment film 14b as shown in FIG. 1 is prepared.
6 are arranged to face each other and fixed. Then, by injecting and sealing the liquid crystal 15 between the glass substrate 1 and the upper glass substrate 16, a liquid crystal display device as shown in FIG. 1 can be easily obtained.
【００５８】なお、図４に示した工程において、アニー
ル処理に代えて、レジスト膜２２にＵＶ照射を行なって
も、同様にテーパー形状を有するレジスト膜２３を得る
ことができる。In the step shown in FIG. 4, a resist film 23 having a similarly tapered shape can be obtained by performing UV irradiation on the resist film 22 instead of annealing.
【００５９】また、図３および４に示した工程で、アニ
ール処理に代えて露光・現像処理によりテーパー形状を
有するレジスト膜２３を形成してもよい。露光・現像処
理では、図８に示すように、露光量（露光エネルギー
量）を変更することにより、容易に現像処理後に残存す
るレジスト膜の膜厚を変更できる。このため、レジスト
膜２３の膜厚を任意の厚さに設定することができる。し
たがって、レジスト膜２３の端部２５ａ、２５ｂの膜厚
を、ｎ-型不純物領域４ａ、４ｂを形成するためのリン
イオン２６が透過可能な最適な厚さとすることが可能に
なる。ここで、図８は、レジスト膜厚と露光エネルギー
量との関係を示すグラフである。In the steps shown in FIGS. 3 and 4, a resist film 23 having a tapered shape may be formed by exposure and development instead of annealing. In the exposure and development processing, as shown in FIG. 8, by changing the exposure amount (exposure energy amount), the thickness of the resist film remaining after the development processing can be easily changed. Therefore, the thickness of the resist film 23 can be set to an arbitrary thickness. Therefore, the thickness of the end portions 25a and 25b of the resist film 23 can be set to an optimum thickness through which the phosphorus ions 26 for forming the n − -type impurity regions 4a and 4b can pass. Here, FIG. 8 is a graph showing the relationship between the resist film thickness and the exposure energy amount.
【００６０】図８からもわかるように、ｎ+型不純物領
域３ａ、３ｂとなるポリシリコン膜２０の領域上におい
ては、レジスト膜に１５ｍＪ／ｃｍ2以上の露光エネル
ギー量で露光処理を行なえば、レジスト膜をその後の現
像処理によって完全に除去できる。一方、レジスト膜２
３が形成される領域においては、レジスト膜に９ｍＪ／
ｃｍ2程度の露光エネルギー量で露光処理を行なうこと
により、０．５μｍ程度の膜厚のレジスト膜を形成でき
る。As can be seen from FIG. 8, on the region of the polysilicon film 20 which will be the n + -type impurity regions 3a and 3b, if the resist film is subjected to an exposure treatment with an exposure energy of 15 mJ / cm 2 or more, The resist film can be completely removed by a subsequent development process. On the other hand, the resist film 2
3 is formed in the resist film at 9 mJ /
By performing the exposure treatment with the exposure energy amount of about cm 2, a resist film having a thickness of about 0.5 μm can be formed.
【００６１】また、露光・現像処理では、露光量をレジ
スト膜２３の中央部側から端部２５ａ、２５ｂの終端側
にかけて徐々に変更することで、形成されるレジスト膜
２３の端部２５ａ、２５ｂの膜厚をレジスト膜２３の中
央部から端部２５ａ、２５ｂの終端に向かって徐々に薄
くなるようにすることができる。この結果、レジスト膜
２３の端部２５ａ、２５ｂの形状を容易にテーパー状に
することができる。In the exposure / development process, the exposure amount is gradually changed from the center of the resist film 23 to the end of the ends 25a and 25b, so that the ends 25a and 25b of the formed resist film 23 are formed. Can be gradually reduced from the center of the resist film 23 toward the ends of the ends 25a and 25b. As a result, the end portions 25a and 25b of the resist film 23 can be easily tapered.
【００６２】また、図４に示した工程では、アニール処
理に代えて酸素プラズマ処理（アッシング処理）を用い
てもよい。この場合、酸素プラズマ処理によって、レジ
スト膜２２（図３参照）の上部表面層を除去することに
より、レジスト膜２３の膜厚を容易に薄くできる。In the step shown in FIG. 4, an oxygen plasma treatment (ashing treatment) may be used instead of the annealing treatment. In this case, the thickness of the resist film 23 can be easily reduced by removing the upper surface layer of the resist film 22 (see FIG. 3) by the oxygen plasma treatment.
【００６３】また、酸素プラズマ処理の処理条件を変更
することで、酸素プラズマ処理後のレジスト膜２３の膜
厚を任意に変更することができる。このため、レジスト
膜２３の端部２５ａ、２５ｂの膜厚を、ｎ-型不純物領
域４ａ、４ｂを形成するためのリンイオン２６が透過可
能な最適な厚さとすることが可能になる。The thickness of the resist film 23 after the oxygen plasma processing can be arbitrarily changed by changing the processing conditions of the oxygen plasma processing. Therefore, the thickness of the end portions 25a and 25b of the resist film 23 can be set to an optimum thickness through which the phosphorus ions 26 for forming the n − -type impurity regions 4a and 4b can pass.
【００６４】なお、この場合、酸素プラズマ処理を用い
て形成されるレジスト膜２７は、図９に示すようにその
断面形状がほぼ矩形状である。図９は、図１に示した液
晶表示装置の製造方法の変形例を説明するための断面模
式図である。In this case, the cross-sectional shape of the resist film 27 formed by using the oxygen plasma treatment is substantially rectangular as shown in FIG. FIG. 9 is a schematic cross-sectional view for explaining a modification of the method for manufacturing the liquid crystal display device shown in FIG.
【００６５】図９は、図４に対応しているが、図４にて
説明したアニール処理に代えて酸素プラズマ処理を実施
した場合を示している。酸素プラズマ処理の条件とし
て、たとえば雰囲気圧力が２０Ｐａ、酸素流量が０．３
リットル／分（３００ｓｃｃｍ）、ＲＦパワーが１ｋＷ
という条件を用いることができる。このような条件によ
り、レジスト膜２２（図３参照）を４００ｎｍ／分とい
うレートで除去できる。したがって、たとえばレジスト
膜２２の膜厚が１．４μｍである場合、約１３０秒の酸
素プラズマ処理を行なうことにより、膜厚が約０．５μ
ｍのレジスト膜２７を得ることができる。このようにレ
ジスト膜２７を形成した後、図５〜７に示した工程を実
施する事で、図１に示した液晶表示装置を得ることがで
きる。FIG. 9 corresponds to FIG. 4, but shows a case where an oxygen plasma process is performed instead of the annealing process described with reference to FIG. The conditions of the oxygen plasma treatment include, for example, an atmosphere pressure of 20 Pa and an oxygen flow rate of 0.3.
L / min (300sccm), RF power 1kW
Can be used. Under such conditions, the resist film 22 (see FIG. 3) can be removed at a rate of 400 nm / min. Therefore, for example, when the film thickness of the resist film 22 is 1.4 μm, the oxygen plasma treatment for about 130 seconds is performed to reduce the film thickness to about 0.5 μm.
m of the resist film 27 can be obtained. After forming the resist film 27 in this way, by performing the steps shown in FIGS. 5 to 7, the liquid crystal display device shown in FIG. 1 can be obtained.
【００６６】また、図３に示した工程において、最初か
らレジスト膜の塗布膜厚を薄くしておけば、図９に示し
たようなレジスト膜２７を得ることができる。この場
合、上記の酸素プラズマ処理やアニール処理など、図４
に示したレジスト膜の膜厚を薄くする工程を省略できる
ので、液晶表示装置の製造工程数を削減できる。その
後、図５〜７に示した工程を実施することにより、図１
に示した液晶表示装置を得ることができる。In the step shown in FIG. 3, if the thickness of the resist film is reduced from the beginning, the resist film 27 as shown in FIG. 9 can be obtained. In this case, the above-described oxygen plasma treatment, annealing treatment, etc.
Since the step of reducing the thickness of the resist film described in (1) can be omitted, the number of manufacturing steps of the liquid crystal display device can be reduced. Thereafter, the steps shown in FIGS.
Can be obtained.
【００６７】レジスト膜の塗布膜厚を制御する方法とし
ては、スピンコーターを用いてレジストを塗布する際の
基板の回転速度（塗布回転数）を制御するという方法を
用いることができる。図１０は、レジスト膜厚と塗布回
転数との関係を示すグラフである。図１０からもわかる
ように、膜厚が０．５μｍ程度のレジスト膜を形成する
ためには、塗布回転数を約２０００ｒｐｍに設定してレ
ジストの塗布工程を実施すればよい。As a method of controlling the coating thickness of the resist film, a method of controlling the rotation speed (number of coating rotations) of the substrate when applying the resist using a spin coater can be used. FIG. 10 is a graph showing the relationship between the resist film thickness and the number of coating revolutions. As can be seen from FIG. 10, in order to form a resist film having a thickness of about 0.5 μm, the resist application step may be performed with the application rotation speed set to about 2000 rpm.
【００６８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the embodiments described above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００６９】[0069]
【発明の効果】本発明によれば、ＬＤＤ構造を１回の注
入工程で、かつ高い位置精度で形成できるので、高い信
頼性を有し、かつ製造コストを低減することが可能な半
導体装置を得ることができる。According to the present invention, since a LDD structure can be formed with a single implantation step and with high positional accuracy, a semiconductor device having high reliability and capable of reducing manufacturing costs can be provided. Obtainable.
【図１】 本発明による液晶表示装置の実施の形態を示
す断面模式図である。FIG. 1 is a schematic sectional view showing an embodiment of a liquid crystal display device according to the present invention.
【図２】 図１に示した液晶表示装置の部分断面拡大模
式図と不純物拡散領域での不純物濃度分布のグラフとを
示す図である。FIG. 2 is a partially enlarged schematic view of the liquid crystal display device shown in FIG. 1 and a graph of an impurity concentration distribution in an impurity diffusion region.
【図３】 図１に示した液晶表示装置の製造方法の第１
工程を説明するための断面模式図である。FIG. 3 is a first view illustrating a method of manufacturing the liquid crystal display device shown in FIG. 1;
FIG. 4 is a schematic cross-sectional view for explaining a process.
【図４】 図１に示した液晶表示装置の製造方法の第２
工程を説明するための断面模式図である。FIG. 4 shows a second method of manufacturing the liquid crystal display device shown in FIG.
FIG. 4 is a schematic cross-sectional view for explaining a process.
【図５】 図１に示した液晶表示装置の製造方法の第３
工程を説明するための断面模式図である。FIG. 5 shows a third method of manufacturing the liquid crystal display device shown in FIG.
FIG. 4 is a schematic cross-sectional view for explaining a process.
【図６】 図１に示した液晶表示装置の製造方法の第４
工程を説明するための断面模式図である。FIG. 6 shows a fourth method of manufacturing the liquid crystal display device shown in FIG.
FIG. 4 is a schematic cross-sectional view for explaining a process.
【図７】 図１に示した液晶表示装置の製造方法の第５
工程を説明するための断面模式図である。FIG. 7 shows a fifth method of manufacturing the liquid crystal display device shown in FIG.
FIG. 4 is a schematic cross-sectional view for explaining a process.
【図８】 レジスト膜厚と露光エネルギー量との関係を
示すグラフである。FIG. 8 is a graph showing a relationship between a resist film thickness and an exposure energy amount.
【図９】 図１に示した液晶表示装置の製造方法の変形
例を説明するための断面模式図である。FIG. 9 is a schematic sectional view for explaining a modification of the method for manufacturing the liquid crystal display device shown in FIG.
【図１０】 レジスト膜厚と塗布回転数との関係を示す
グラフである。FIG. 10 is a graph showing a relationship between a resist film thickness and a coating rotation speed.
【図１１】 従来の液晶表示装置における薄膜電界効果
トランジスタの製造方法の第１工程を説明するための部
分断面模式図である。FIG. 11 is a schematic partial cross-sectional view illustrating a first step of a method for manufacturing a thin-film field-effect transistor in a conventional liquid crystal display device.
【図１２】 従来の液晶表示装置における薄膜電界効果
トランジスタの製造方法の第２工程を説明するための部
分断面模式図である。FIG. 12 is a schematic partial cross-sectional view for explaining a second step of the method of manufacturing the thin-film field-effect transistor in the conventional liquid crystal display device.
１ ガラス基板、２ 下地膜、３ａ，３ｂ ｎ+型不純
物領域、４ａ，４ｂｎ-型不純物領域、５ チャネル領
域、６ 絶縁膜、７ ゲート電極、８ 層間絶縁膜、９
ａ，９ｂ，１２ コンタクトホール、１０ａ，１０ｂ
メタル配線、１１ 透明性有機層間絶縁膜、１３ 画素
電極、１４ａ，１４ｂ 配向膜、１５液晶、１６ 上ガ
ラス基板、１７ カラーフィルタ、１８ 対向電極、１
９画素用薄膜電界効果トランジスタ、２０ ポリシリコ
ン膜、２１ 導電体膜、２２，２３，２７ レジスト
膜、２４ａ，２４ｂ ゲート電極の側壁、２５ａ，２５
ｂ レジスト膜の端部、２６ リンイオン。REFERENCE SIGNS LIST 1 glass substrate, 2 base film, 3 a, 3 b n − type impurity region, 4 a, 4 b n − type impurity region, 5 channel region, 6 insulating film, 7 gate electrode, 8 interlayer insulating film, 9
a, 9b, 12 Contact holes, 10a, 10b
Metal wiring, 11 transparent organic interlayer insulating film, 13 pixel electrode, 14a, 14b alignment film, 15 liquid crystal, 16 upper glass substrate, 17 color filter, 18 counter electrode, 1
Thin film field effect transistor for 9 pixels, 20 polysilicon film, 21 conductor film, 22, 23, 27 resist film, 24a, 24b Gate electrode side wall, 25a, 25
b End of resist film, 26 phosphorus ions.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正直 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H092 JA23 JA24 JA37 MA13 MA16 MA26 MA27 NA27 NA29 5F110 AA16 CC02 DD02 DD13 EE04 FF02 FF29 GG02 GG13 GG44 HJ01 HJ04 HJ12 HJ23 HM15 NN03 NN23 NN27 NN72 PP02 PP03 QQ02 QQ11 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Masanao Kobayashi 3-3-5 Yamato, Suwa-shi, Nagano F-term in Seiko Epson Corporation (reference) 2H092 JA23 JA24 JA37 MA13 MA16 MA26 MA27 NA27 NA29 5F110 AA16 CC02 DD02 DD13 EE04 FF02 FF29 GG02 GG13 GG44 HJ01 HJ04 HJ12 HJ23 HM15 NN03 NN23 NN27 NN72 PP02 PP03 QQ02 QQ11
Claims (8)
記導電体膜を部分的に除去することにより、前記レジス
ト膜の端部の位置より内側に側壁を有するゲート電極を
形成する工程と、 前記レジスト膜と前記ゲート電極とをマスクとして、前
記半導体膜に不純物を注入することにより、前記半導体
膜において前記レジスト膜の端部下に位置する領域に低
濃度不純物領域を形成するとともに、前記半導体膜にお
いて、前記レジスト膜下に位置する領域以外の領域に、
前記低濃度不純物領域より相対的に不純物の濃度が高い
高濃度不純物領域を形成する不純物導入工程とを備え
る、半導体装置の製造方法。A step of forming a semiconductor film on the substrate; a step of forming an insulating film on the semiconductor film; a step of forming a conductor film on the insulating film; Forming a gate electrode having a side wall inside an end portion of the resist film by partially removing the conductive film by etching using the resist film as a mask and etching; A step of, using the resist film and the gate electrode as a mask, implanting impurities into the semiconductor film to form a low-concentration impurity region in a region of the semiconductor film located below an end of the resist film; In the semiconductor film, in a region other than the region located under the resist film,
Forming a high-concentration impurity region having a relatively higher impurity concentration than the low-concentration impurity region.
レジスト膜の中央部から端部の終端に向かって徐々に前
記レジスト膜の端部の膜厚を薄くすることを含む、請求
項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the step of forming the resist film includes gradually decreasing the thickness of the end portion of the resist film from the center of the resist film toward the end of the end portion. The manufacturing method of the semiconductor device described in the above.
レジスト膜をアニールする工程を含む、請求項１または
２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the step of forming the resist film includes a step of annealing the resist film.
レジスト膜に酸素プラズマ処理を施すことを含む、請求
項１または２に記載の半導体装置の製造方法。4. The method according to claim 1, wherein the step of forming the resist film includes performing an oxygen plasma treatment on the resist film.
・現像処理を利用してレジスト膜を形成することを含
む、請求項１または２に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein said step of forming a resist film includes forming a resist film using an exposure and development process.
請求項１〜５のいずれか１項に記載の半導体装置の製造
方法。6. The semiconductor device includes a liquid crystal display device.
A method for manufacturing a semiconductor device according to claim 1.
隣接するソースおよびドレイン領域を含む半導体膜とを
備え、 前記ソースおよびドレイン領域は、前記チャネル領域に
隣接する低濃度不純物領域と、前記低濃度不純物領域か
ら見て前記チャネル領域とは反対側に位置し、前記低濃
度不純物領域より不純物の濃度が高い高濃度不純物領域
とを含み、 前記低濃度不純物領域では、前記チャネル領域側から前
記高濃度不純物領域側に向かうにつれて不純物濃度が徐
々に高くなっている、半導体装置。7. A substrate, comprising: a semiconductor film formed on a main surface of the substrate and including source and drain regions adjacent to each other via a channel region, wherein the source and drain regions are adjacent to the channel region The low-concentration impurity region includes a low-concentration impurity region and a high-concentration impurity region that is located on the opposite side to the channel region when viewed from the low-concentration impurity region and has a higher impurity concentration than the low-concentration impurity region. A semiconductor device in which the impurity concentration is gradually increased from the channel region side toward the high-concentration impurity region side.
請求項７に記載の半導体装置。8. The semiconductor device includes a liquid crystal display device.
The semiconductor device according to claim 7.
Priority Applications (1)
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008041461A1 (en) * | 2006-09-29 | 2008-04-10 | Tsurumi Soda Co., Ltd. | Etching liquid for conductive polymer and method for patterning conductive polymer |
| WO2016090694A1 (en) * | 2014-12-12 | 2016-06-16 | 深圳市华星光电技术有限公司 | Doping method and doping equipment for array substrate |
-
2000
- 2000-06-20 JP JP2000184032A patent/JP2002009288A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008041461A1 (en) * | 2006-09-29 | 2008-04-10 | Tsurumi Soda Co., Ltd. | Etching liquid for conductive polymer and method for patterning conductive polymer |
| CN101523517B (en) * | 2006-09-29 | 2013-07-10 | 鹤见曹达株式会社 | Etching liquid for conductive polymer and method for patterning conductive polymer |
| WO2016090694A1 (en) * | 2014-12-12 | 2016-06-16 | 深圳市华星光电技术有限公司 | Doping method and doping equipment for array substrate |
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| A521 | Written amendment |
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| A02 | Decision of refusal |
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