JP2002006823A - Display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の映像入力信
号を切り替えることができるようにしたディスプレイ装
置に関し、特に映像入力信号の切替時に映像に乱れが生
じないようにする技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device capable of switching a plurality of video input signals, and more particularly to a technique for preventing a video from being disturbed when switching a video input signal.
【０００２】[0002]
【従来の技術】図６に表示デバイスとしてＰＤＰやＬＣ
Ｄ等を使用した従来のディスプレイ装置のブロック図を
示す。この装置は、複数の映像入力信号ＩＮ１，ＩＮ
２，・・・・，ＩＮｎの１つを切替スイッチ５１で制御
回路５２からの信号によって選択してアナログ処理回路
５３に送ってここで所定の処理を行わせ、Ａ／Ｄ変換器
５４でディジタル信号に変換しディジタル信号処理回路
５５で表示のための所定の処理を行ってから、ＰＤＰや
ＬＣＤ等の表示デバイス５６で表示させるものである。
ここでは、切替スイッチ５１で選択した映像信号の水平
同期信号ＶＨを同期分離回路５７で取り出し、ＰＬＬ回
路５８でその水平同期信号ＶＨに応じたサンプリングク
ロックを生成し、Ａ／Ｄ変換器５４やディジタル信号処
理回路５５に供給している。2. Description of the Related Art FIG. 6 shows a PDP or LC as a display device.
1 shows a block diagram of a conventional display device using D or the like. This device comprises a plurality of video input signals IN1, IN
, INn is selected by a signal from a control circuit 52 by a changeover switch 51 and sent to an analog processing circuit 53 where predetermined processing is performed. The signal is converted into a signal, a predetermined process for display is performed by a digital signal processing circuit 55, and then displayed on a display device 56 such as a PDP or an LCD.
Here, the horizontal synchronizing signal VH of the video signal selected by the changeover switch 51 is taken out by the synchronizing separation circuit 57, and a sampling clock corresponding to the horizontal synchronizing signal VH is generated by the PLL circuit 58, and the A / D converter 54 and the digital The signal is supplied to the signal processing circuit 55.
【０００３】このように、表示デバイス５６がＰＤＰや
ＬＣＤの場合には、ソース映像信号がアナログ信号の場
合にディジタル信号に変換する必要があるので、サンプ
リングクロックを映像入力信号の水平同期信号ＶＨから
生成する必要がある。As described above, when the display device 56 is a PDP or LCD, it is necessary to convert the source video signal into a digital signal when the source video signal is an analog signal. Therefore, the sampling clock is converted from the horizontal synchronization signal VH of the video input signal. Must be generated.
【０００４】図７はこのための上記したＰＬＬ回路５８
の構成を示す図で、５８１は位相比較器、５８２はロー
パスフィルタ、５８３は電圧制御発振器、５８４は分周
器であり、分周器５８４の出力信号と入力水平同期信号
ＶＨの周波数と位相が一致するように電圧制御発振器５
８３の発振周波数が制御され、所定の周波数のサンプリ
ングクロックが得られる。このサンプリングクロックの
周波数は分周器５８４の分周比によって決定される。FIG. 7 shows the above-described PLL circuit 58 for this purpose.
581 is a phase comparator, 582 is a low-pass filter, 583 is a voltage controlled oscillator, 584 is a frequency divider, and the frequency and phase of the output signal of the frequency divider 584 and the input horizontal synchronization signal VH are equal to each other. Voltage controlled oscillator 5
The oscillation frequency of 83 is controlled, and a sampling clock of a predetermined frequency is obtained. The frequency of this sampling clock is determined by the frequency division ratio of frequency divider 584.
【０００５】[0005]
【発明が解決しようとする課題】ところが、従来のディ
スプレイ装置は、切替スイッチ５１によって入力信号を
切り替えるとき、その切替時点から新しい映像信号の水
平同期信号にＰＬＬ回路５８が同期するまでの間、過渡
現象が発生して、表示デバイス５６に表示される画面が
乱れてしまう。ＰＬＬ回路５８の過渡現象が長ければ画
面の乱れている時間も長くなり、ディスプレイ装置とし
ての品質の評価が悪くなる問題がある。また、複数の監
視映像を一定時間毎に切り替えるような監視システムの
監視モニタとしてこのディスプレイ装置を使用する場合
には、監視映像が乱れる時間が存在すると、異常事態を
見落としてしまう可能性がある。However, in the conventional display device, when the input signal is switched by the changeover switch 51, a transition from when the input signal is switched to when the PLL circuit 58 synchronizes with the horizontal synchronizing signal of the new video signal is used. A phenomenon occurs, and the screen displayed on the display device 56 is disturbed. If the transient phenomenon of the PLL circuit 58 is long, the time during which the screen is disturbed becomes long, and there is a problem that the evaluation of the quality as a display device is deteriorated. When this display device is used as a monitoring monitor of a monitoring system in which a plurality of monitoring images are switched at regular intervals, an abnormal situation may be overlooked if there is time during which the monitoring images are disturbed.
【０００６】本発明は以上のような点に鑑みてなされた
もので、その目的は、映像入力信号を切り替えたとき
に、表示される映像に乱れが生じないようにすることで
ある。The present invention has been made in view of the above points, and an object of the present invention is to prevent a displayed image from being disturbed when an image input signal is switched.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、複数の映像入力信号から１つを選択す
る第１、第２の切替手段と、該第１の切替手段で選択さ
れた映像信号をディジタル処理する手段と、該ディジタ
ル処理手段で得られた結果を表示する表示手段と、前記
第２の切替手段で選択された映像信号から同期信号を取
り出す同期分離手段と、該同期分離手段で得られた同期
信号に同期したサンプリングクロックを生成して前記デ
ィジタル処理手段に供給するＰＬＬ回路と、外部からの
指令により全体を制御する制御手段とを具備し、前記制
御手段は、映像入力信号の切替指令を受けることによ
り、現在の映像入力信号の同期信号に同期した第１のサ
ンプリングクロックを前記ＰＬＬ回路で保持して前記デ
ィジタル処理手段への供給を継続させ、その継続期間中
に前記第２の切替手段で次の映像入力信号を選択して前
記同期分離手段で得られる該次の映像入力信号の同期信
号に前記ＰＬＬ回路が同期するのを待ってから、前記Ｐ
ＬＬ回路の同期で得られる第２のサンプリングクロック
を前記第１のサンプリングクロックに代えて前記ディジ
タル処理手段に供給すると共に前記第１の切替手段で前
記次の映像入力信号を選択させるように構成した。According to a first aspect of the present invention, there is provided a first and second switching means for selecting one from a plurality of video input signals, and the first switching means comprises: Means for digitally processing the selected video signal, display means for displaying a result obtained by the digital processing means, synchronization separation means for extracting a synchronization signal from the video signal selected by the second switching means, A PLL circuit that generates a sampling clock synchronized with the synchronization signal obtained by the synchronization separation unit and supplies the generated sampling clock to the digital processing unit; and a control unit that controls the whole by an external command. Receiving the video input signal switching command, the PLL circuit holds the first sampling clock synchronized with the synchronization signal of the current video input signal, and sends the first sampling clock to the digital processing means. The supply is continued, and during the continuation period, the next video input signal is selected by the second switching means, and the PLL circuit is synchronized with the synchronization signal of the next video input signal obtained by the synchronization separation means. After waiting for P
A second sampling clock obtained in synchronization with the LL circuit is supplied to the digital processing means instead of the first sampling clock, and the first switching means selects the next video input signal. .
【０００８】第２の発明は、第１の発明において、前記
ＰＬＬ回路は、前記同期信号にロックするＰＬＬループ
の一部を構成し前記第２のサンプリングクロックを発振
する第１の電圧制御発振器と、該第１の電圧制御発振器
と同じ電圧／周波数変換特性をもち前記ＰＬＬループの
外に接続され前記第１のサンプリングクロックを発振す
る第２の電圧制御発振器とを有し、前記制御手段は、映
像入力信号の切替指令を受けることにより、第１のタイ
ミングで前記第２の電圧制御発振器に前記第１の電圧制
御発振器への入力電圧と同じ電圧を入力させて前記第１
のサンプリングクロックを発振させ、前記第１のタイミ
ングの後の第２のタイミングで前記第１のサンプリング
クロックを前記第２のサンプリングクロックに代えて前
記ディジタル処理手段に加え、前記第２のタイミングの
後の第３のタイミングで前記第２の切替手段により次の
映像入力信号を選択させ、前記第３のタイミングの後で
前記ＰＬＬループがロックした後の第４のタイミングで
前記第１のサンプリングクロックに代えて前記第２のサ
ンプリングクロックを前記ディジタル処理手段に加える
と共に前記第１の切替手段を前記次の映像入力信号を選
択するよう切り替えるよう構成した。In a second aspect based on the first aspect, the PLL circuit forms a part of a PLL loop locked to the synchronization signal and includes a first voltage-controlled oscillator oscillating the second sampling clock. A second voltage-controlled oscillator having the same voltage / frequency conversion characteristics as that of the first voltage-controlled oscillator and connected outside the PLL loop and oscillating the first sampling clock; Upon receiving the video input signal switching command, the second voltage-controlled oscillator is caused to input the same voltage as the input voltage to the first voltage-controlled oscillator at the first timing, and
At the second timing after the first timing, the first sampling clock is added to the digital processing means in place of the second sampling clock, and after the second timing, At the third timing, the second video input signal is selected by the second switching means, and at the fourth timing after the PLL loop is locked after the third timing, the first video signal is output to the first sampling clock. Instead, the second sampling clock is applied to the digital processing means, and the first switching means is switched to select the next video input signal.
【０００９】第３の発明は、第２の発明において、前記
ＰＬＬ回路は、前記第１のタイミングで前記ＰＬＬルー
プ内のローパスフィルタの出力電圧をサンプルホールド
して前記第２の電圧制御発振器に送るホールド手段と、
前記第２のタイミングで前記第１のサンプリングクロッ
クを選択し、前記第４のタイミングで前記第２のサンプ
リングクロックを選択する第３の切替手段とを具備する
よう構成した。In a third aspect based on the second aspect, the PLL circuit samples and holds an output voltage of a low-pass filter in the PLL loop at the first timing and sends the output voltage to the second voltage controlled oscillator. Holding means,
Third switching means for selecting the first sampling clock at the second timing and selecting the second sampling clock at the fourth timing.
【００１０】第４の発明は、第２又は第３の発明におい
て、前記第２のタイミングを前記第１のタイミングと同
じタイミングにした。In a fourth aspect based on the second or third aspect, the second timing is the same as the first timing.
【００１１】第５の発明は、第２乃至第４の発明のいず
れか１つにおいて、前記ＰＬＬ回路は、前記ＰＬＬルー
プがロックしたことを検出するロック／アンロック検出
手段を有し、該ロック／アンロック検出手段のロック検
出タイミングを前記第４のタイミングとし、前記制御手
段で作成される前記第４のタイミングと置換した。In a fifth aspect based on any one of the second to fourth aspects, the PLL circuit has lock / unlock detection means for detecting that the PLL loop has locked, and The lock detection timing of the / unlock detection means is the fourth timing, and is replaced with the fourth timing created by the control means.
【００１２】第６の発明は、第５の発明において、ロッ
ク／アンロック検出手段は、前記第２のサンプリングク
ロックと前記ＰＬＬループの分周器の出力信号と前記同
期信号を入力とし、前記分周器の出力信号の立ち上がり
タイミングと前記同期信号の立ち上がりタイミングがほ
ぼ一致するとき、ロック状態を示す信号を生成するよう
構成した。In a sixth aspect based on the fifth aspect, the lock / unlock detecting means receives the second sampling clock, the output signal of the frequency divider of the PLL loop and the synchronization signal as inputs, and When the rising timing of the output signal of the frequency divider substantially coincides with the rising timing of the synchronization signal, a signal indicating the locked state is generated.
【００１３】[0013]
【発明の実施の形態】［第１の実施の形態］図１は本発
明の第１の実施の形態のディスプレイ装置の構成を示す
ブロック図である。１，２はｎ個の映像入力信号ＩＮ
１，ＩＮ２，・・・・、ＩＮｎから１個の映像信号を選
択する第１，第２の切替スイッチ、３は第１の切替スイ
ッチ１で選択された映像信号を処理するアナログ信号処
理回路、４はアナログ信号処理回路４で処理された映像
信号をディジタル信号に変換するＡ／Ｄ変換器、５は表
示のための信号処理を行うディジタル信号処理回路、６
はＰＤＰやＬＣＤ等からなる表示デバイスである。７は
第２の切替スイッチ２で選択された映像信号から水平同
期信号ＶＨを取り出す同期分離回路、８はその水平同期
信号ＶＨに同期したサンプリングクロックを生成するた
めのＰＬＬ回路、９は第１，第２の切替スイッチ１，２
とＰＬＬ回路８に制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を送
る制御回路であり、操作部（図示せず）から映像切替指
令が与えられる。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] FIG. 1 is a block diagram showing a configuration of a display device according to a first embodiment of the present invention. 1 and 2 are n video input signals IN
, IN2,..., INn, a first and second changeover switch for selecting one image signal, an analog signal processing circuit for processing the image signal selected by the first changeover switch 1, Reference numeral 4 denotes an A / D converter for converting a video signal processed by the analog signal processing circuit 4 into a digital signal, 5 a digital signal processing circuit for performing signal processing for display, 6
Is a display device including a PDP, an LCD, and the like. Reference numeral 7 denotes a synchronization separation circuit for extracting the horizontal synchronization signal VH from the video signal selected by the second changeover switch 2, reference numeral 8 denotes a PLL circuit for generating a sampling clock synchronized with the horizontal synchronization signal VH, and reference numeral 9 denotes the first and the first. Second changeover switches 1 and 2
And a control circuit that sends control signals S1, S2, S3, and S4 to the PLL circuit 8, and receives a video switching command from an operation unit (not shown).
【００１４】図２は上記したＰＬＬ回路８のブロック図
であり、位相比較器８１、ローパスフィルタ８２、第１
の電圧制御発振器８３、分周器８４によりＰＬＬループ
が構成され、入力した水平同期信号ＶＨに同期した周波
数信号が第１の電圧制御発振器８３から出力する。８５
は制御信号Ｓ３によりローパスフィルタ８２の出力電圧
をサンプリングするサンプルホールド回路である。８６
はそのサンプルホールド回路８５でサンプルした電圧に
応じた周波数信号を発振する第２の電圧制御発振器であ
り、第１の電圧制御発振器８３と同じ電圧／周波数変換
特性を持つ。８７は制御信号Ｓ４により第１の電圧制御
発振器８３の出力信号又は第２の電圧制御発振器８６の
出力信号を選択してサンプリングクロックとして出力す
る第３の切替スイッチである。FIG. 2 is a block diagram of the above-described PLL circuit 8, which includes a phase comparator 81, a low-pass filter 82, a first
A PLL loop is constituted by the voltage controlled oscillator 83 and the frequency divider 84, and a frequency signal synchronized with the input horizontal synchronization signal VH is output from the first voltage controlled oscillator 83. 85
Is a sample-and-hold circuit for sampling the output voltage of the low-pass filter 82 according to the control signal S3. 86
Is a second voltage controlled oscillator that oscillates a frequency signal according to the voltage sampled by the sample and hold circuit 85, and has the same voltage / frequency conversion characteristics as the first voltage controlled oscillator 83. A third switch 87 selects an output signal of the first voltage controlled oscillator 83 or an output signal of the second voltage controlled oscillator 86 according to the control signal S4 and outputs the selected signal as a sampling clock.
【００１５】次に映像信号をＩＮ１からＩＮ２に切り替
える場合について説明する。映像信号ＩＮ１が第１，第
２の切替スイッチ１，２選択されている定常状態では、
ＰＬＬ回路８の第３のスイッチ８７は制御信号Ｓ４によ
り実線の側に切り替わっており、第１の電圧制御発振器
８３の発振出力がサンプリングクロックとしてＡ／Ｄ変
換器４とディジタル信号処理回路５に供給されている。
このクロックは映像信号ＩＮ１の水平同期信号ＶＨに同
期している。Next, a case where the video signal is switched from IN1 to IN2 will be described. In the steady state where the video signal IN1 is selected by the first and second changeover switches 1 and 2,
The third switch 87 of the PLL circuit 8 is switched to the solid line side by the control signal S4, and the oscillation output of the first voltage controlled oscillator 83 is supplied to the A / D converter 4 and the digital signal processing circuit 5 as a sampling clock. Have been.
This clock is synchronized with the horizontal synchronization signal VH of the video signal IN1.
【００１６】ここで、図示しない操作部から制御回路９
に対して映像信号ＩＮ１から映像信号ＩＮ２に切り替え
る指令を与えると、まず制御信号Ｓ３によって現時点の
ローパスフィルタ８２の出力電圧がサンプルホールド回
路８５でホールドされ、第２の電圧制御発振器８６で第
１の電圧制御発振器８３の発振周波数と同じ周波数信号
が発振する。Here, an operation unit (not shown) controls the control circuit 9.
, A command to switch from the video signal IN1 to the video signal IN2 is given, first, the current output voltage of the low-pass filter 82 is held by the sample-and-hold circuit 85 by the control signal S3, and the second voltage-controlled oscillator 86 The same frequency signal as the oscillation frequency of the voltage controlled oscillator 83 oscillates.
【００１７】次に制御信号Ｓ４によって第３の切替スイ
ッチ８７が破線側に切り替えられ、第１の電圧制御発振
器８３の発振出力に代わって、第２の電圧制御発振器８
６の発振出力が出力する。したがって、この時点からＡ
／Ｄ変換器４とディジタル信号処理回路５に入力するサ
ンプリングクロックは第２の電圧制御発振器８６の発振
クロックとなる。なお、この第３の切替スイッチ８７の
破線側への切り替えは、サンプルホールド回路８５がロ
ーパスフィルタ８２の出力電圧をホールドするタイミン
グと同じタイミングであってもよい。Next, the third changeover switch 87 is switched to the broken line side by the control signal S4, and the second voltage controlled oscillator 8 is replaced with the oscillation output of the first voltage controlled oscillator 83.
6 is output. Therefore, A
The sampling clock input to the / D converter 4 and the digital signal processing circuit 5 becomes the oscillation clock of the second voltage controlled oscillator 86. Note that the switching of the third changeover switch 87 to the broken line side may be the same timing as the timing at which the sample and hold circuit 85 holds the output voltage of the low-pass filter 82.
【００１８】次に制御信号Ｓ２によって第２の切替スイ
ッチ２が映像信号ＩＮ１からＩＮ２に切り替えられ、映
像信号ＩＮ２の水平同期信号ＶＨが同期分離回路７で検
出されてＰＬＬ回路８に入力する。このとき、ＰＬＬ回
路８では基準信号である水平同期信号ＶＨが切り替わっ
たことにより位相比較器８１、ローパスフィルタ８２、
第１の電圧制御発振器８３、分周器８４により形成され
るＰＬＬループの動作に乱れが生じ、過渡現象状態とな
るが、Ａ／Ｄ変換器４やディジタル信号処理回路５に供
給されているサンプリングクロックは第２の電圧制御発
振器８６で生成されている乱れのない疑似同期クロック
であり、したがって、その映像が乱れることはない。Next, the second changeover switch 2 is switched from the video signal IN1 to IN2 by the control signal S2, and the horizontal synchronizing signal VH of the video signal IN2 is detected by the sync separation circuit 7 and input to the PLL circuit 8. At this time, in the PLL circuit 8, the phase comparator 81, the low-pass filter 82,
The operation of the PLL loop formed by the first voltage-controlled oscillator 83 and the frequency divider 84 is disturbed, and a transient phenomenon occurs, but the sampling supplied to the A / D converter 4 and the digital signal processing circuit 5 is performed. The clock is a pseudo-synchronized clock generated by the second voltage-controlled oscillator 86 without any disturbance, so that the video is not disturbed.
【００１９】この後、ＰＬＬ回路８のＰＬＬループが安
定するとそこから映像信号ＩＮ２の水平同期信号ＶＨに
同期した安定したサンプリングクロックが第１の電圧制
御発振器８３から発生するようになるので、この時点で
制御信号Ｓ４により第３の切替スイッチ８７を実線の側
に復帰させると共に、第１の切替スイッチ１を映像信号
ＩＮ１からＩＮ２に切り替える。Thereafter, when the PLL loop of the PLL circuit 8 is stabilized, a stable sampling clock synchronized with the horizontal synchronizing signal VH of the video signal IN2 is generated from the first voltage controlled oscillator 83. With the control signal S4, the third changeover switch 87 is returned to the solid line side, and the first changeover switch 1 is switched from the video signal IN1 to IN2.
【００２０】以上から、第１の切替スイッチ１が映像信
号ＩＮ２を選択した時点で、その映像信号ＩＮ２の水平
同期信号ＶＨに同期した安定的なサンプリングクロック
がＡ／Ｄ変換器４やディジタル信号処理回路５に供給さ
れるので、ここでも映像が乱れることはない。As described above, when the first changeover switch 1 selects the video signal IN2, a stable sampling clock synchronized with the horizontal synchronizing signal VH of the video signal IN2 is supplied to the A / D converter 4 and the digital signal processor. Since the image is supplied to the circuit 5, the image is not disturbed here.
【００２１】［第２の実施形態］図３は一旦破線側に切
り替わった第３のスイッチ８７を第１電圧制御発振器８
３側に復帰させるタイミングを自動的に作成できるよう
にしたＰＬＬ回路８のブロック図である。ここでは、図
２に示したＰＬＬ回路８に、ロック／アンロック検出回
路８８と第１のＲＳＦＦ回路８９を新たに設ける。[Second Embodiment] FIG. 3 shows that the third switch 87, which has been switched to the broken line side, is connected to the first voltage-controlled oscillator 8 once.
FIG. 9 is a block diagram of a PLL circuit 8 that can automatically generate a timing for returning to the third side. Here, a lock / unlock detection circuit 88 and a first RSFF circuit 89 are newly provided in the PLL circuit 8 shown in FIG.
【００２２】ロック／アンロック検出回路８８は入力水
平同期信号ＶＨ、分周器８４の出力信号ＤＥＶ、及び第
１の電圧制御発振器８３の出力信号ＶＣＯ１から、ＰＬ
Ｌ回路８がロック状態になるとロック検出パルス
（「Ｈ」）を出力する。第１のＲＳＦＦ回路８９は制御
信号Ｓ４が「Ｈ」になることによりセットされて第３の
切替スイッチ８８を破線側に切り替え、ロック／アンロ
ック検出回路８１０からロック検出パルスが出ることに
よってリセットされて第３の切替スイッチ８８を実線側
に復帰させる。したがって、このＰＬＬ回路８ではＰＬ
Ｌループがロックすると第３の切替スイッチ８８が自動
的に復帰するようになる。なお、このロック検出信号又
は第３の切替スイッチ８８の復帰信号は、制御回路９に
も入力され、これに基づきそこで制御信号Ｓ１が作成さ
れて第１の切替スイッチ１が次の映像信号ＩＮ２を選択
する。The lock / unlock detection circuit 88 outputs a PL signal from the input horizontal synchronization signal VH, the output signal DEV of the frequency divider 84, and the output signal VCO1 of the first voltage controlled oscillator 83.
When the L circuit 8 is locked, it outputs a lock detection pulse ("H"). The first RSFF circuit 89 is set when the control signal S4 becomes “H”, switches the third switch 88 to the broken line side, and is reset when a lock detection pulse is output from the lock / unlock detection circuit 810. To return the third changeover switch 88 to the solid line side. Therefore, in this PLL circuit 8, PL
When the L loop is locked, the third changeover switch 88 automatically returns. The lock detection signal or the return signal of the third changeover switch 88 is also input to the control circuit 9, where the control signal S1 is generated and the first changeover switch 1 generates the next video signal IN2. select.
【００２３】図４は上記したロック／アンロック検出回
路８８の構成を示すブロック図である。８８１は分周器
８４の出力パルスＤＥＶの立ち上がりエッジを検出する
第１のエッジ検出器、８８２は第１のエッジ検出器８８
１からのパルスＶ１でクリアされ、第１の電圧制御発振
器８３からのパルスＶＣＯ１をカウントするカウンタ、
８８３はカウンタ８８２のカウント値がＡになるとパル
スＶ２を出力する第１のデコーダ、８８４はカウンタ８
８２のカウント値がＢ（＞Ａ）になるとパルスＶ３を出
力する第２のデコーダ，８８５は第１のデコーダ８８３
の出力パルスＶ２でリセットされ第２のデコーダ８８４
の出力パルスＶ３でセットされる第２のＲＳＦＦ回路、
８８６は同期分離回路７から出力する水平同期信号ＶＨ
の立ち上がりエッジを検出する第２のエッジ検出器、８
８７は第２のエッジ検出回路８８６から検出パルスＶ５
が出力するときの第２のＲＳＦＦ回路８５５のＱ出力を
ラッチするＤＦＦ回路、８８８はＤＦＦ回路８８７の出
力の立ち上がりエッジを検出する第３のエッジ検出器で
ある。FIG. 4 is a block diagram showing the configuration of the lock / unlock detection circuit 88 described above. Reference numeral 881 denotes a first edge detector for detecting a rising edge of the output pulse DEV of the frequency divider 84, and 882 denotes a first edge detector 88.
A counter which is cleared by the pulse V1 from 1 and counts the pulse VCO1 from the first voltage controlled oscillator 83;
883 is a first decoder that outputs a pulse V2 when the count value of the counter 882 reaches A, and 884 is a counter 8
When the count value of 82 becomes B (> A), the second decoder 885 outputs the pulse V3, and 885 is the first decoder 883.
Reset by the output pulse V2 of the second decoder 884
A second RSFF circuit set by the output pulse V3 of
Reference numeral 886 denotes a horizontal synchronization signal VH output from the synchronization separation circuit 7.
Second edge detector for detecting the rising edge of
87 is a detection pulse V5 from the second edge detection circuit 886.
Is a DFF circuit that latches the Q output of the second RSFF circuit 855 when the signal is output, and 888 is a third edge detector that detects the rising edge of the output of the DFF circuit 887.
【００２４】次に、ロック／アンロック検出回路８８の
動作を図５の波形図を参照して説明する。このロック／
アンロック検出回路８８では、カウンタ８８２が分周器
８４の出力パルスＤＥＶが立ち上がる度にクリアされて
第１の電圧制御発振器８３のパスルＶＣＯ１をカウント
する。そして、第２のＲＳＦＦ回路８８５はそのカウン
ト値がＡになると第１のデコーダ８８３の出力パルスＶ
２によりリセットされ、そのカウント値がＢになると第
２のデコーダ８８４の出力パルスＶ３によりセットされ
るので、分周器８４の１周期当りの第１の電圧制御発振
器８３の出力パルスＶＣＯ１の数をＣとすると、「Ａ＋
Ｂ＝Ｃ」に設定しておくことにより、分周器８４の出力
パルスＤＥＶの立ち上がりタイミングを中心とした２Ａ
のパルス幅をもつパルスＶ４がその第２ＲＳＦＦ回路８
８５から得られる。一方、第１のエッジ検出器８８６か
らは水平同期信号ＶＨの立ち上がり毎にパルスＶ５が出
力する。そして、第２のＲＳＦＦ回路８８５の出力パル
スＶ４のパルス幅２Ａ内に入るタイミングで第１のエッ
ジ検出器８８６からパルスＶ５が出力すると、ＤＦＦ回
路８８７から出力Ｖ６が出て、第３エッジ検出器８８８
でそのエッジが検出されパルスＶ７が出力する。つまり
分周器８４の出力パルスＤＥＶと水平同期信号ＶＨの位
相がほぼ一致したとき、ＰＬＬループがロックしたとし
て、ロック／アンロック検出回路８１０からロック状態
を示すパルスＶ７が出る。Next, the operation of the lock / unlock detection circuit 88 will be described with reference to the waveform diagram of FIG. This lock /
In the unlock detection circuit 88, the counter 882 is cleared every time the output pulse DEV of the frequency divider 84 rises, and counts the pulse VCO1 of the first voltage controlled oscillator 83. Then, when the count value becomes A, the second RSFF circuit 885 outputs the output pulse V of the first decoder 883.
2 and when the count value becomes B, it is set by the output pulse V3 of the second decoder 884. Therefore, the number of output pulses VCO1 of the first voltage-controlled oscillator 83 per one cycle of the frequency divider 84 is calculated. If C, "A +
B = C ”, 2A centering on the rising timing of the output pulse DEV of the frequency divider 84
V4 having the pulse width of the second RSFF circuit 8
85. On the other hand, a pulse V5 is output from the first edge detector 886 every time the horizontal synchronization signal VH rises. When the pulse V5 is output from the first edge detector 886 at a timing within the pulse width 2A of the output pulse V4 of the second RSFF circuit 885, the output V6 is output from the DFF circuit 887, and the third edge detector 888
The edge is detected and a pulse V7 is output. That is, when the phase of the output pulse DEV of the frequency divider 84 and the phase of the horizontal synchronization signal VH substantially match, it is determined that the PLL loop is locked, and the lock / unlock detection circuit 810 outputs a pulse V7 indicating a locked state.
【００２５】[0025]
【発明の効果】以上から本発明によれば、映像信号を切
り替えるときに、映像が乱れる問題を解決することがで
きる。As described above, according to the present invention, the problem that the image is disturbed when switching the image signal can be solved.
【図１】 本発明のディスプレイ装置のブロック図であ
る。FIG. 1 is a block diagram of a display device according to the present invention.
【図２】 図１のＰＬＬ回路の第１の例のブロック図で
ある。FIG. 2 is a block diagram of a first example of the PLL circuit of FIG. 1;
【図３】 図１のＰＬＬ回路の第２の例のブロック図で
ある。FIG. 3 is a block diagram of a second example of the PLL circuit of FIG. 1;
【図４】 図３のロック／アンロック検出器のブロック
図である。FIG. 4 is a block diagram of the lock / unlock detector of FIG. 3;
【図５】 図４のロック／アンロック検出器の動作波形
図である。5 is an operation waveform diagram of the lock / unlock detector of FIG.
【図６】 従来のディスプレイ装置のブロック図であ
る。FIG. 6 is a block diagram of a conventional display device.
【図７】 従来のＰＬＬ回路のブロック図である。FIG. 7 is a block diagram of a conventional PLL circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/268 Ｈ０４Ｎ 5/66 Ｚ 5/66 Ｇ０９Ｇ 5/00 ５２０Ｗ Ｆターム(参考） 5C023 AA21 AA38 BA09 BA16 CA03 CA08 5C058 AA06 AA11 BA35 BB10 5C080 AA05 AA10 BB05 DD09 EE17 EE26 GG07 GG08 GG10 JJ02 JJ04 5C082 AA01 AA12 BB02 BC03 BC16 BD02 CA76 CA81 CB05 DA76 MM10 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H04N 5/268 H04N 5/66 Z 5/66 G09G 5/00 520W F-term (Reference) 5C023 AA21 AA38 BA09 BA16 CA03 CA08 5C058 AA06 AA11 BA35 BB10 5C080 AA05 AA10 BB05 DD09 EE17 EE26 GG07 GG08 GG10 JJ02 JJ04 5C082 AA01 AA12 BB02 BC03 BC16 BD02 CA76 CA81 CB05 DA76 MM10
Claims (6)
１、第２の切替手段と、該第１の切替手段で選択された
映像信号をディジタル処理する手段と、該ディジタル処
理手段で得られた結果を表示する表示手段と、前記第２
の切替手段で選択された映像信号から同期信号を取り出
す同期分離手段と、該同期分離手段で得られた同期信号
に同期したサンプリングクロックを生成して前記ディジ
タル処理手段に供給するＰＬＬ回路と、外部からの指令
により全体を制御する制御手段とを具備し、 前記制御手段は、映像入力信号の切替指令を受けること
により、現在の映像入力信号の同期信号に同期した第１
のサンプリングクロックを前記ＰＬＬ回路で保持して前
記ディジタル処理手段への供給を継続させ、その継続期
間中に前記第２の切替手段で次の映像入力信号を選択し
て前記同期分離手段で得られる該次の映像入力信号の同
期信号に前記ＰＬＬ回路が同期するのを待ってから、前
記ＰＬＬ回路の同期で得られる第２のサンプリングクロ
ックを前記第１のサンプリングクロックに代えて前記デ
ィジタル処理手段に供給すると共に前記第１の切替手段
で前記次の映像入力信号を選択させるようにしたことを
特徴とするディスプレイ装置。A first switching means for selecting one of a plurality of video input signals; a means for digitally processing the video signal selected by the first switching means; Display means for displaying the obtained result;
A synchronization circuit for extracting a synchronization signal from the video signal selected by the switching unit, a PLL circuit for generating a sampling clock synchronized with the synchronization signal obtained by the synchronization separation unit and supplying the sampling clock to the digital processing unit; And control means for controlling the entire system in accordance with a command from the control unit.
Is held by the PLL circuit and the supply to the digital processing means is continued. During the continuation period, the next video input signal is selected by the second switching means and is obtained by the synchronization separation means. After waiting for the PLL circuit to synchronize with the synchronization signal of the next video input signal, the digital processing means replaces the second sampling clock obtained by the synchronization of the PLL circuit with the first sampling clock. The display device, wherein the first video signal is supplied and the next video input signal is selected by the first switching means.
ープの一部を構成し前記第２のサンプリングクロックを
発振する第１の電圧制御発振器と、該第１の電圧制御発
振器と同じ電圧／周波数変換特性をもち前記ＰＬＬルー
プの外に接続され前記第１のサンプリングクロックを発
振する第２の電圧制御発振器とを有し、 前記制御手段は、映像入力信号の切替指令を受けること
により、第１のタイミングで前記第２の電圧制御発振器
に前記第１の電圧制御発振器への入力電圧と同じ電圧を
入力させて前記第１のサンプリングクロックを発振さ
せ、前記第１のタイミングの後の第２のタイミングで前
記第１のサンプリングクロックを前記第２のサンプリン
グクロックに代えて前記ディジタル処理手段に加え、前
記第２のタイミングの後の第３のタイミングで前記第２
の切替手段により次の映像入力信号を選択させ、前記第
３のタイミングの後で前記ＰＬＬループがロックした後
の第４のタイミングで前記第１のサンプリングクロック
に代えて前記第２のサンプリングクロックを前記ディジ
タル処理手段に加えると共に前記第１の切替手段を前記
次の映像入力信号を選択するよう切り替える、 ことを特徴とするディスプレイ装置。2. The first voltage controlled oscillator according to claim 1, wherein the PLL circuit forms a part of a PLL loop locked to the synchronization signal, and oscillates the second sampling clock. A second voltage-controlled oscillator having the same voltage / frequency conversion characteristics as the voltage-controlled oscillator and connected to the outside of the PLL loop and oscillating the first sampling clock; Upon receiving the command, the first voltage-controlled oscillator is caused to input the same voltage as the input voltage to the first voltage-controlled oscillator at the first timing, and the first sampling clock is oscillated. At the second timing after the timing of (i), the first sampling clock is added to the digital processing means instead of the second sampling clock. Wherein the third timing after the second timing second
The next video input signal is selected by the switching means, and the second sampling clock is replaced with the second sampling clock at a fourth timing after the PLL loop is locked after the third timing. The display device according to claim 1, wherein the first switching means is switched to select the next video input signal in addition to the digital processing means.
ループ内のローパスフィルタの出力電圧をサンプルホー
ルドして前記第２の電圧制御発振器に送るホールド手段
と、前記第２のタイミングで前記第１のサンプリングク
ロックを選択し、前記第４のタイミングで前記第２のサ
ンプリングクロックを選択する第３の切替手段とを具備
することを特徴とするディスプレイ装置。3. The PLL circuit according to claim 2, wherein the PLL circuit outputs the PLL signal at the first timing.
Holding means for sampling and holding the output voltage of the low-pass filter in the loop and sending the output voltage to the second voltage controlled oscillator; selecting the first sampling clock at the second timing, and selecting the first sampling clock at the fourth timing; 3. A display device comprising: a third switching unit for selecting a second sampling clock.
イミングにしたことを特徴とするディスプレイ装置。4. The display device according to claim 2, wherein the second timing is the same as the first timing.
を検出するロック／アンロック検出手段を有し、該ロッ
ク／アンロック検出手段のロック検出タイミングを前記
第４のタイミングとし、前記制御手段で作成される前記
第４のタイミングと置換した、 ことを特徴とするディスプレイ装置。5. The lock circuit according to claim 2, wherein the PLL circuit has lock / unlock detection means for detecting that the PLL loop is locked. A display device, wherein the lock detection timing is the fourth timing and is replaced with the fourth timing created by the control means.
グクロックと前記ＰＬＬループの分周器の出力信号と前
記同期信号を入力とし、前記分周器の出力信号の立ち上
がりタイミングと前記同期信号の立ち上がりタイミング
がほぼ一致するとき、ロック状態を示す信号を生成する
ことを特徴とするディスプレイ装置。6. The lock / unlock detecting means according to claim 5, wherein said lock / unlock detecting means receives said second sampling clock, an output signal of said frequency divider of said PLL loop and said synchronization signal, and outputs said output signal of said frequency divider. A display device that generates a signal indicating a locked state when the rising timing of the synchronization signal substantially coincides with the rising timing of the synchronization signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189692A JP2002006823A (en) | 2000-06-23 | 2000-06-23 | Display device |
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| JP (1) | JP2002006823A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215557A (en) * | 2004-01-30 | 2005-08-11 | Pioneer Plasma Display Corp | Display device and method |
| JP2005338619A (en) * | 2004-05-28 | 2005-12-08 | Oki Electric Ind Co Ltd | Dot clock synchronous generating circuit |
| JP2006098532A (en) * | 2004-09-28 | 2006-04-13 | Sharp Corp | Display device |
| CN108259786A (en) * | 2018-02-01 | 2018-07-06 | 龚剑 | A kind of signal processing method and equipment |
-
2000
- 2000-06-23 JP JP2000189692A patent/JP2002006823A/en not_active Withdrawn
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