JP2001516148A - Method for vertically interconnecting silicon segments with dielectric insulation - Google Patents

Method for vertically interconnecting silicon segments with dielectric insulation

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JP2001516148A
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Abstract

(57)【要約】 シリコンセグメントのスタックを垂直方向に相互接続する装置。各セグメントは、半導体ウエハの上に複数の隣接するダイを含む。セグメントの複数のダイは、１つ又は複数の金属相互接続部を用いてセグメントに相互接続される。この金属相互接続部は、セグメントの４つの側面全体に延びており、外部電気接続点用の縁部結合パッドを提供する。ダイが相互接続された後、セグメントの各々に４つの内側に傾斜した縁部壁を提供するためにベベルカットを用いてウエハの後側から各セグメントを切断する。セグメントをウエハから切断した後、セグメントは互いに重なるように配置され、スタックを形成する。スタックの隣接するセグメントは、スタックの１つ又は複数の側面に導電性エポキシ樹脂を適用して電気的に相互に接続される。スタックのセグメントの各々の内側に傾斜する縁部壁は、溝を備えており、この溝は、セグメントが積み重ねられると、導電性エポキシ樹脂が各々のセグメントの縁部結合パッド及び側方回路に接近することを許す。ダイを保護し絶縁する制御適合性コーティングを提供するためにダイに誘電性コーティングが塗布される。誘電性コーティングを除去し結合パッドに電気接続を行うためにレーザを用いて結合パッド上の所定の領域が切除される。 (57) Abstract: A device for vertically interconnecting a stack of silicon segments. Each segment includes a plurality of adjacent dies on a semiconductor wafer. The dies of the segment are interconnected to the segment using one or more metal interconnects. This metal interconnect extends across all four sides of the segment and provides edge bond pads for external electrical connection points. After the dies are interconnected, each segment is cut from the back of the wafer using a bevel cut to provide four inwardly sloped edge walls for each of the segments. After cutting the segments from the wafer, the segments are placed on top of each other to form a stack. Adjacent segments of the stack are electrically interconnected by applying a conductive epoxy to one or more sides of the stack. The inwardly sloping edge walls of each of the segments of the stack are provided with grooves that, when the segments are stacked, allow the conductive epoxy to access the edge bond pads and side circuits of each segment. Allow to do. A dielectric coating is applied to the die to provide a control compatible coating that protects and insulates the die. Lasers are used to ablate predetermined areas on the bond pads to remove the dielectric coating and make electrical connections to the bond pads.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】TECHNICAL FIELD OF THE INVENTION

本発明は、シリコンのスタック（積み上げ）と相互接続用の装置に関し、特に
複数のダイ及びベベル縁部壁を含み、熱伝導性のエポキシ樹脂を用いてスタック
の縁部にセグメントを相互に接続する装置に関する。FIELD OF THE INVENTION The present invention relates to a device for stacking and interconnecting silicon, particularly including a plurality of dies and bevel edge walls, and interconnecting segments to the edges of the stack using thermally conductive epoxy. Related to the device.

【０００２】[0002]

【従来の技術】[Prior art]

長年にわたって、トランジスタ及び集積回路のような電子部品は、シリコン及
びゲルマニウムを含む半導体材料のウエハを使用して製造されてきた。集積回路
は、エッチング、ドーピング及び層形成として知られる種々の技術を用いてウエ
ハ上に設けられる。ウエハ上に設けられる個々の集積回路は、ダイ（die）と称 され、外部電気接続部の結合パッド（bond pads）と称される接点を有する。通 常、ウエハ上のダイは、ダイを形成する境界に沿ってウエハを切断することによ
って互いに分離される。ダイがウエハから切断されると、それらは、チップと称
され、使用するために包装される。近年において、さらに強力な電子装置の増殖
は、高密度の集積回路パッケージのニーズを増大している。For many years, electronic components such as transistors and integrated circuits have been manufactured using wafers of semiconductor materials, including silicon and germanium. Integrated circuits are provided on wafers using various techniques known as etching, doping and layer formation. The individual integrated circuits provided on the wafer have contacts, referred to as die, and referred to as bond pads for external electrical connections. Typically, the dies on the wafer are separated from one another by cutting the wafer along the boundaries that form the die. When the dies are cut from the wafer, they are called chips and are packaged for use. In recent years, the proliferation of more powerful electronic devices has increased the need for higher density integrated circuit packages.

【０００３】 高密度のパッケージをつくる１つの方法は、ウエハスケール集積技術（ＷＳＩ
）を用いて１つのウエハ上にコンピュータ装置全体をつくる試みである。ＷＳＩ
技術は、ダイを相互接続するワイヤを用いてウエハのダイ全体を一緒に側方でワ
イヤ接続する試みがなされる。One way to create high-density packages is to use wafer-scale integration (WSI).
) Is an attempt to make an entire computer device on one wafer. WSI
The technology attempts to wire the entire die of the wafer together laterally using wires that interconnect the die.

【０００４】 高密度のパッケージをつくる第２の方法は、チップを物理的に垂直方向に積み
重ねることによって回路基板にチップを配置するのに必要な面積を低減する試み
である。セラミック支持体に個々のダイを取り付ける１つのチップ積み重ね技術
は、ダイ、及び支持体の双方を包囲して、支持体を積み重ね、スタックをプリン
ト回路基板に取り付ける。この技術において、スタックの全部のダイは、金属ピ
ンを介してプリント回路にダイの導線を接続することによって相互に接続される
。この方法は、回路基板上で多数のピンの数を付与することになる。なぜならば
、多数のピンの数は、多数のピンのうちの１つが基板から分離する可能性を増大
する。[0004] A second method of creating high-density packages is an attempt to reduce the area required to place the chips on a circuit board by physically stacking the chips vertically. One chip stacking technique for attaching individual dies to a ceramic support stacks the support, surrounding both the die and the support, and attaches the stack to a printed circuit board. In this technique, all dies of the stack are interconnected by connecting the leads of the die to a printed circuit via metal pins. This method results in a large number of pins on the circuit board. Because the number of pins increases the likelihood that one of the pins will separate from the substrate.

【０００５】 他のチップの積み重ね方法は、１９９２年４月１４日に付与された米国特許第
5,104,820号に示されるように、ダイを積み重ねるためにさらに複雑な方法を使 用する。図１に示すように、この方法は、金属被覆パターン、いわゆるレルーテ
ィング導線１２をウエハの表面に付加することによって、それらが積み重ねられ
るように個々のチップ１０を変形する。リルーティング導線１２は、チップ１０
上の結合パッド１４から新しく形成された結合パッド１１に延び、リルーティン
グ導線１２全体が変形チップ１０の一方の側で終結する。Another method of stacking chips is described in US Pat.
A more complex method is used to stack the dies, as shown in 5,104,820. As shown in FIG. 1, the method deforms the individual chips 10 so that they are stacked by adding a metallization pattern, a so-called rerouting conductor 12, to the surface of the wafer. The rerouting conductor 12 is connected to the chip 10
Extending from the upper bond pad 14 to the newly formed bond pad 11, the entire rerouting lead 12 terminates on one side of the deformed chip 10.

【０００６】 各変形されたチップ１０は、点線によって示すようにウエハから切断され、ス
タック（図示せず）に組み立てられる。このスタックは、変形されたチップ１０
の導線１２全体がスタックの同じ側に沿って整列する様な方法で組み立てられる
。導線１２を有するスタックの側は、変形されたチップ１２の各々の導線１２の
断面が接近可能であるようにエッチングされ研磨される。リード線１２が露出し
た後、スタックの変形されたチップ１０の各々を電気的に接続するためにスタッ
クの側面に沿って金属皮膜層が導線１２に加えられる。このスタックは、従来の
回路に接続される基板に取り付けられ接続される。[0006] Each deformed chip 10 is cut from the wafer as shown by the dotted lines and assembled into a stack (not shown). This stack contains the modified chip 10
Are assembled in such a way that the entire conductors 12 are aligned along the same side of the stack. The side of the stack having conductors 12 is etched and polished so that the cross-section of each conductor 12 of the deformed chip 12 is accessible. After the leads 12 are exposed, a metallization layer is applied to the leads 12 along the sides of the stack to electrically connect each of the deformed chips 10 of the stack. This stack is attached and connected to a substrate that is connected to conventional circuits.

【０００７】 導線をリルーティングする方法は、従来の方法に対して回路密度での改良を提
供するが、複雑で高価である。さらに、図１に示すように、リルーティング導線
１２は、ダイ１５乃至１９に隣接して延びており、これは、変形チップがウエハ
から切り出されるとき破壊される。この方法において、変形されるチップ１０毎
に５つのダイが犠牲になる。[0007] The method of rerouting conductors provides an improvement in circuit density over conventional methods, but is complex and expensive. Further, as shown in FIG. 1, the rerouting wires 12 extend adjacent to the dies 15 to 19, which break when the deformed chips are cut from the wafer. In this way, five dies are sacrificed for each chip 10 to be deformed.

【０００８】 高密度の回路をつくる他の方法は、個々のチップではなく、ウエハ全体からス
タックをつくり、ウエハアレイを形成する方法である。いくつかの装置において
、スタックのウエハは、銅のような金属導体送りスルー穴の中実の垂直コラムを
使用することによって電気的に相互接続される。ウエハを相互接続する中実の送
りスルーの使用は、熱サイクル中に異なる熱膨張係数によって配列に損傷を与え
る。さらに、この方法は、コストが高く、修理するためにウエハを分離すること
を困難にする。Another method of creating high-density circuits is to form a stack from the entire wafer, rather than individual chips, to form a wafer array. In some devices, the wafers in the stack are electrically interconnected by using solid vertical columns of metal conductor feedthrough holes, such as copper. The use of solid feedthroughs to interconnect wafers damages the array during thermal cycling due to different coefficients of thermal expansion. In addition, this method is costly and makes it difficult to separate the wafer for repair.

【０００９】 また、他の方法は、例えば、１９９０年６月３０日に付与された米国特許第4,
897,708号及び１９９０年９月４日に付与された米国特許第4,954,875号における
ウエハのスタックを相互接続することにある。これらの方法は、ウエハに結合パ
ッドを露出するコーン形状の貫通孔をスタックの各ウエハに設ける。スタックの
ウエハの結合パッドは、電導性の液体で貫通穴を充填するか、または貫通穴に電
導性の柔軟な材料を挿入することによってウエハの間に連続的な垂直電気接続部
分を用意する。ウエハを相互接続するために金属の中実の垂直コラムを用いる欠
点は回避されるが、電導性液体及び導電材料の使用により貫通穴を充填するため
特別の治具を必要とする。さらに、いくつかの用途において、電気装置の寸法的
な拘束によってウエハ全体のスタックを使用することは望ましくない。Another method is disclosed, for example, in US Pat.
897,708 and U.S. Pat. No. 4,954,875, issued Sep. 4, 1990, to interconnect stacks of wafers. These methods provide a cone-shaped through-hole in each stack of the stack that exposes a bond pad on the wafer. The bond pads of the wafers in the stack provide continuous vertical electrical connections between the wafers by filling the through holes with a conductive liquid or by inserting a conductive flexible material into the through holes. The disadvantage of using metal solid vertical columns to interconnect the wafers is avoided, but requires special jigs to fill the through-holes by using conductive liquids and conductive materials. Further, in some applications, it is undesirable to use a full wafer stack due to the dimensional constraints of the electrical device.

【００１０】[0010]

【課題を解決するための手段】[Means for Solving the Problems]

本発明の目的は、シリコンのセグメントを積み重ね及び相互接続する改良され
た方法及び装置を提供することである。本発明は、シリコンセグメントのスタッ
クを垂直方向に相互接続する装置を提供する。各セグメントは、半導体ウエハの
隣接する複数のダイを有する。セグメントの複数のダイは、金属相互接続部分の
１つ又は複数の層を用いてセグメントに相互接続され、この１つ又は複数の層は
、外部電気接続点の縁部結合パッドを提供するためにセグメントの４つの側面全
体に延びている。ダイが相互接続した後、各セグメントは、ベベルカットを用い
てウエハの後ろ側から切断され、セグメントの各々の内側に傾斜した４つの縁部
を提供する。It is an object of the present invention to provide an improved method and apparatus for stacking and interconnecting segments of silicon. The present invention provides an apparatus for vertically interconnecting a stack of silicon segments. Each segment has a plurality of adjacent dies on a semiconductor wafer. The dies of the segment are interconnected to the segment using one or more layers of metal interconnects, the one or more layers being used to provide edge bond pads for external electrical connection points. It extends across all four sides of the segment. After the dies have been interconnected, each segment is cut from the backside of the wafer using a bevel cut, providing four sloped edges inside each of the segments.

【００１１】 セグメントがウエハから切断された後、セグメントは、個々のチップのスタッ
クとウエハ全体のスタックとの双方から識別できるように重なるように配置され
、スタックを形成する。スタックの垂直方向に隣接するセグメントは、スタック
の１つ又は複数の側面に導電性エポキシ樹脂フィラメントを取り付けることによ
って電気的に相互接続される。スタックのセグメントの各々の内側に傾斜した壁
は溝を提供し、この溝は、セグメントが積み重ねられるとき、セグメントの各々
の縁部結合パッド及び側方回路に導電性エポキシ樹脂がアクセスできるようにす
る。電気的に相互接続されたセグメントが回路基板の表面の上下に取り付けられ
、スタックの上方セグメントの結合パッドと回路基板との間に導電性エポキシ樹
脂のトレースをつけることによって基板の回路に電気的に接続される。After the segments have been cut from the wafer, the segments are placed so as to be distinguishable from both the stack of individual chips and the stack of the entire wafer to form a stack. The vertically adjacent segments of the stack are electrically interconnected by attaching conductive epoxy filaments to one or more sides of the stack. The inwardly sloping walls of each of the segments of the stack provide grooves, which when the segments are stacked, allow the conductive epoxy to access the edge bond pads and side circuits of each of the segments. . Electrically interconnected segments are mounted above and below the surface of the circuit board and electrically connected to the circuit on the board by placing conductive epoxy traces between the bond pads on the upper segment of the stack and the circuit board. Connected.

【００１２】 本発明の他の特徴によれば、絶縁導電方法は、ダイの縁部全体を電気的に絶縁
するために使用される。誘電体絶縁方法は、ダイを保護し絶縁するためにダイの
縁部の周りに適合性絶縁コーティングを提供する。本発明の他の目的、特徴及び
利点は、添付図面を参照するとき、次の詳細な説明から明らかにされる。According to another feature of the invention, an insulated conductive method is used to electrically insulate the entire edge of the die. The dielectric isolation method provides a conformable insulating coating around the edge of the die to protect and insulate the die. Other objects, features and advantages of the present invention will become apparent from the following detailed description when taken in conjunction with the accompanying drawings.

【００１３】[0013]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

本発明の好ましい実施の形態を詳細に説明する。これらの例は添付図面に示さ
れている。本発明を好ましい実施の形態に関連して説明するが、本発明をこれら
の実施の形態に制限することを意図するものでないことを理解すべきである。 それに対し、本発明は、添付した請求の範囲によって定義された本発明の精神及
び範囲内に含まれる変形例、改造例、変更例をカバーすることを意図するもので
ある。Preferred embodiments of the present invention will be described in detail. Examples of these are shown in the accompanying drawings. While the invention will be described in connection with the preferred embodiments, it should be understood that it is not intended to limit the invention to those embodiments. On the contrary, the invention is intended to cover alternatives, modifications, and variations that fall within the spirit and scope of the invention as defined by the appended claims.

【００１４】 上述したように、本発明は、「シリコンセグメントの垂直相互接続方法」と題
された１９９４年６月２３日に出願された08/265,081号の一部継続出願である。
ＶＩＰ処理は全体像を提供するために以下に説明する。As noted above, the present invention is a continuation-in-part of 08 / 265,081, filed June 23, 1994, entitled "Method for Vertical Interconnection of Silicon Segments."
The VIP process is described below to provide an overview.

【００１５】 図２を参照すると、始めに、メーカーによって供給された標準ウエハ３０に関
して垂直相互接続方法を説明する。ウエハ３０に示された正方形は、ウエハ３０
上の個々のダイ３２の場所を示す。ウエハ３０は、非機能ダイ又は欠陥のあるダ
イがインクの点でマークされた形でメーカから到着する。好ましい実施の形態に
おいて、ウエハ３０は、シリコンからつくられる。しかしながら、ウエハ３０は
、ガリウム砒素のような他の材料を用いてつくることもできる。通常、ダイ３２
は、例えば、メモリチップのような個々のチップを供給するためにウエハ３０か
ら切り出される。従来のＶＩＰ処理によれば、ダイ３２は、ウエハ３０から個々
には切り出されない。その代わり、ウエハ３０上の複数の隣接ダイ３２は、図３
に示すようなセグメント３２と称されるものを形成するためにグループ化される
。しかしながら、ダイは、従来のＶIＰ処理によって及び本発明によって個々に 切断することができる。Referring to FIG. 2, a vertical interconnect method is first described for a standard wafer 30 supplied by the manufacturer. The square shown on the wafer 30 is the wafer 30
The location of the individual dies 32 above is shown. Wafer 30 arrives from the manufacturer with non-functional or defective dies marked with dots of ink. In a preferred embodiment, wafer 30 is made from silicon. However, wafer 30 can be made using other materials, such as gallium arsenide. Usually die 32
Are cut from the wafer 30 to provide individual chips, such as, for example, memory chips. According to the conventional VIP process, the dies 32 are not individually cut from the wafer 30. Instead, the plurality of adjacent dies 32 on the wafer 30 are
Are grouped to form what are referred to as segments 32 as shown in FIG. However, the dies can be cut individually by conventional VIP processing and by the present invention.

【００１６】 図３は、ウエハ３０の２つのセグメント３６Ａ及び３６Ｂ（以降セグメント３
６と称する）の平面図であり、各矩形が１つのダイ３２を表す。各セグメント３
６は、垂直方向の境界線３８によって定義され、水平方向の境界線４０によって
形成され、各セグメント３６は、ウエハ３０上に隣接する１つのグループを含み
、特定の寸法及び形状を備えたセグメント３６を生じる。好ましい実施の形態に
おいて、セグメント３６は、図示するように２×２のマトリクスに配列される。
このようなセグメント３６は、ツー・バイ・ツーセグメントと称される。しかし
ながら、セグメント３６は、ダイ３２のワン・バイ・ワンセグメント、ツー・バ
イ・ワン・セグメント、ツー・バイ・フォー・セグメント、又はフォー・バイ・
フォー・セグメントを含む。FIG. 3 shows two segments 36 A and 36 B of wafer 30 (hereinafter segment 3).
6), with each rectangle representing one die 32. Each segment 3
6 are defined by vertical boundaries 38 and formed by horizontal boundaries 40, each segment 36 including one group adjacent on the wafer 30 and having a particular size and shape. Is generated. In the preferred embodiment, the segments 36 are arranged in a 2.times.2 matrix as shown.
Such a segment 36 is called a two-by-two segment. However, segment 36 may be a one-by-one segment, two-by-one segment, two-by-for-segment, or four-by-segment of die 32.
Includes four segments.

【００１７】 各セグメント３６は、セグメント３６の１つ又は複数の側面に縁部結合パッド
４２を備え、これらは、外部接点のために電気接点として使用される。同様に、
ダイ３２の各々は、ダイ３２の内部回路と接続するために内部結合パッド４４を
含む。個々のセグメント３６は、ストリートと称される垂直境界線３８と水平境
界線４０に沿ってウエハ３０を切断することによってウエハ３０から分離される
。ウエハ３０からセグメント３６を切断する工程は、以下に詳細に説明する。Each segment 36 includes an edge bond pad 42 on one or more sides of the segment 36, which are used as electrical contacts for external contacts. Similarly,
Each of the dies 32 includes an internal bond pad 44 for connecting to the internal circuitry of the die 32. The individual segments 36 are separated from the wafer 30 by cutting the wafer 30 along a vertical boundary 38 and a horizontal boundary 40 called a street. The process of cutting the segment 36 from the wafer 30 will be described in detail below.

【００１８】 ＶＩＰ処理の１つの特徴は、セグメント３６の個々のダイ３２がダイ相互接続
回路の複数層を用いて相互接続されることである。ダイ相互接続回路は、セグメ
ント３２の表面上のｘ及びｙ方向を向いた複数の金属トレースを含む。金属トレ
ースは、ｘ方向相互接続部とｙ方向相互接続部と称され、セグメント３６の縁部
結合パッド４２からの電力及び信号を個々のダイ３２の選択された内部結合パッ
ド４４に連通する機能を有する。One feature of the VIP process is that the individual dies 32 of the segments 36 are interconnected using multiple layers of die interconnect circuitry. The die interconnect circuit includes a plurality of metal traces on the surface of segment 32 oriented in x and y directions. The metal traces, referred to as the x-direction interconnect and the y-direction interconnect, function to communicate power and signals from the edge bond pads 42 of the segments 36 to selected internal bond pads 44 on the individual dies 32. Have.

【００１９】 図４は、ウエハ３０を横断するように配置された複数のセグメント３６を示す
。ウエハ３０の周縁において、個々のダイ３２の結合パッド（図２及び図３参照
）がワン・バイ・ワンセグメント５０をつくるために適当に接続される。FIG. 4 shows a plurality of segments 36 arranged across the wafer 30. At the periphery of the wafer 30, the bond pads of the individual dies 32 (see FIGS. 2 and 3) are suitably connected to create a one-by-one segment 50.

【００２０】 図３を参照すると、ウエハ３０の表面にｘ及びｙ方向の金属相互接続部４６及
び４８を取り付け、個々のダイ３２を相互接続するために、インクドット３４が
金属相互接続部４６及び４８と干渉しないように欠陥のあるダイを示すインクド
ット３４（図２）を除去しなければならない。インクドット３４は、従来の正の
レジストストリッパを用いてウエハ３０から除去できる。正のレジストストリッ
パは、元の表面に損傷を与えることなく、特定の表面から望ましくない物質を溶
解し除去するためにこの技術分野でよく使用される材料である。インクドット３
４を除去した後、金属相互接続部４６及び４８は、ウエハ相互接続処理の間ウエ
ハ３０に加えられる。Referring to FIG. 3, ink dots 34 are attached to metal interconnects 46 and 48 in order to attach x and y metal interconnects 46 and 48 to the surface of wafer 30 and interconnect the individual dies 32. Ink dots 34 (FIG. 2) indicating defective dies must be removed so as not to interfere with 48. Ink dots 34 can be removed from wafer 30 using a conventional positive resist stripper. Positive resist strippers are materials commonly used in the art to dissolve and remove unwanted substances from a particular surface without damaging the original surface. Ink dot 3
After removing 4, metal interconnects 46 and 48 are added to wafer 30 during the wafer interconnect process.

【００２１】 図５Ａ、図５Ｈを参照すると、ウエハ３０の一部の断面図が示されている。上
述したように、ウエハ３０の表面は、個々のダイ３２に属する複数の内部結合パ
ッド４４と、セグメント３６に属する複数の外部結合パッド４２とを含む。ウエ
ハ３０の表面に加えられる金属相互接続部分からダイ３２を絶縁するために、ま
ず、図５Ｂに示すようなポリイミド層６０がウエハ３０上に配置される。ウエハ
製造メーカーは、回路を絶縁すべきウエハ３０の表面に金属保護層を提供するが
、ポリイミド層６０は、金属保護材料に穴がないことを保証する。また、ポリイ
ミド層６０は、ウエハ３０のダイ３２の間のストリート３８及び４０に充填され
る（図３参照）。好ましい実施の形態において、ポリイミド層６０は、標準スピ
ン・コーティング処理によって設けられ、標準スピンコーティング処理法では、
ポリイミドをウエハ３０の中間に配置し、ウエハ３０を厚さがほぼ２ミクロンで
ある薄いウエハ６０を提供するためにスピンモータで水平方向に回転する。Referring to FIGS. 5A and 5H, a cross-sectional view of a portion of the wafer 30 is shown. As described above, the surface of the wafer 30 includes a plurality of internal bond pads 44 belonging to each die 32 and a plurality of external bond pads 42 belonging to the segment 36. To insulate the die 32 from the metal interconnect applied to the surface of the wafer 30, a polyimide layer 60, as shown in FIG. While the wafer manufacturer provides a metal protective layer on the surface of the wafer 30 where the circuit is to be insulated, the polyimide layer 60 ensures that the metal protective material is free of holes. Also, the polyimide layer 60 fills the streets 38 and 40 between the dies 32 of the wafer 30 (see FIG. 3). In a preferred embodiment, the polyimide layer 60 is provided by a standard spin coating process, wherein the standard spin coating process comprises:
The polyimide is placed in the middle of the wafer 30 and the wafer 30 is rotated horizontally by a spin motor to provide a thin wafer 60 having a thickness of approximately 2 microns.

【００２２】 図５Ｃを参照すると、ウエハ３０の表面がポリイミド層６０又は他の絶縁材料
でコートされた後、ポリイミド層６０は、結合パッド４４及び４２上からウエハ
３０の表面から除去される。好ましい実施の形態において、ポリイミド層６０は
、標準のフォト・リソグラフ処理によって結合パッド４４及び４２から除去され
る。Referring to FIG. 5C, after the surface of the wafer 30 has been coated with a polyimide layer 60 or other insulating material, the polyimide layer 60 is removed from the surface of the wafer 30 from over the bond pads 44 and 42. In a preferred embodiment, polyimide layer 60 is removed from bond pads 44 and 42 by standard photolithographic processing.

【００２３】 フォト・リソグラフィック処理の間、感光材料の層、いわゆるポジティブフォ
トレジストがポリイミド層６０の表面に取り付けられ、焼結される。次に、ウエ
ハ３０上の結合パッド４４及び４２の場所を定める開口を有するマスクが従来の
整合装置を用いてフォトレジストに重ねられる。マスクは、赤外線放射によって
照射され、結合パッド４４及び４２はフォトレジストのカバーされない部分が露
光される。露光されたフォトレジストは、結合パッド４４及び４２の表面からは
がされ、希釈現像液で現像される。結合パッド４４及び４２が露光されると、残
りの正のフォトレジストは、アセトン又は他の正のフォトレジストストリッパ材
料を用いてウエハ３０から除去される。アセトンは、フォトレジストを洗い流す
が、ポリイミド層６０に損傷を与えない。During a photolithographic process, a layer of photosensitive material, a so-called positive photoresist, is attached to the surface of the polyimide layer 60 and sintered. Next, a mask having openings defining the locations of bond pads 44 and 42 on wafer 30 is overlaid on the photoresist using conventional alignment equipment. The mask is illuminated by infrared radiation, and the bond pads 44 and 42 are exposed on uncovered portions of the photoresist. The exposed photoresist is stripped from the surfaces of the bond pads 44 and 42 and developed with a dilute developer. When the bond pads 44 and 42 are exposed, the remaining positive photoresist is removed from the wafer 30 using acetone or other positive photoresist stripper material. The acetone rinses away the photoresist but does not damage the polyimide layer 60.

【００２４】 フォトレジストを除去した後、ウエハ３０は、ポリイミド層を硬化するために
戻される。通常、ポリイミドは、４００°で１時間半にわたって硬化される。本
発明の好ましい実施の形態において、ポリイミド層６０は、ウエハ３０の回路を
傷つける可能性を低減するために３５０°の温度で６時間にわたって硬化される
。After removing the photoresist, the wafer 30 is returned to cure the polyimide layer. Typically, the polyimide is cured at 400 ° for one and a half hours. In a preferred embodiment of the present invention, the polyimide layer 60 is cured for 6 hours at a temperature of 350 ° to reduce the potential for damaging the circuitry on the wafer 30.

【００２５】 図６Ａ及び図６Ｂを参照すると、好ましい実施の形態において、図６Ａに示す
ようにポリイミド層６０が除去される領域で丸い縁部の壁７０を形成する絶縁層
６０用に使用される。ポリイミド層６０の丸い縁部の壁７０は、ポリイミド層６
０に加えられる層の金属４８の堆積を容易にすることが望ましい。それに対して
、感光性ポリイミド６１は、図６Ｂに示すような金属層４９に不連続性を生じる
鋭い縁部壁を提供する。Referring to FIGS. 6A and 6B, in a preferred embodiment, the insulating layer 60 is used to form a rounded edge wall 70 in the area where the polyimide layer 60 is to be removed, as shown in FIG. 6A. . The round edge wall 70 of the polyimide layer 60 is
It is desirable to facilitate the deposition of a layer of metal 48 added to zero. In contrast, photosensitive polyimide 61 provides sharp edge walls that create a discontinuity in metal layer 49 as shown in FIG. 6B.

【００２６】 図５Ｄを参照すると、ポリイミド層６０は、結合パッド４４及び４２上に開放
され、垂直相互接続処理の次の段階は、第１の金属層４８をウエハ３０に配置し
、セグメント３６に配置されたダイ３２の各々を電気的に相互接続する金属リフ
ト−オフ処理と呼ばれる。ウエハ３０に配置された第１の金属層４８は、結合パ
ッド４４及び４２に接触し、図３の金属y接続部４８に対応する。ウエハ３０を 横切る金属ｙ接続部４８の通路は、標準のフォトリソグラフ処理を用いて形成さ
れる。Referring to FIG. 5D, the polyimide layer 60 is released over the bond pads 44 and 42 and the next step in the vertical interconnect process is to place the first metal layer 48 on the wafer 30 and to This is referred to as a metal lift-off process that electrically interconnects each of the placed dies 32. A first metal layer 48 disposed on the wafer 30 contacts the bond pads 44 and 42 and corresponds to the metal y connection 48 of FIG. The path of the metal y-connection 48 across the wafer 30 is formed using standard photolithographic processing.

【００２７】 図７Ａ及び図７Ｂを参照すると、金属リフトオフ処理の第１のステップは、ポ
リイミド層６０にリフトオフ・フォトレジスト７４の層を適用することである。
好ましい実施の形態において、市販されている影像反転フォトレジストは、公知
の方法でウエハ３０に適用される。フォトレジスト７４は、金属ｙ相互接続部４
８の通路を形成する選択領域に除去される。影像反転フォトレジスト７４は、後
退又は再入縁部壁７６と称されるオーバーハング縁部が図７Ａに示すような金属
ｙ相互接続部の通路に沿ってつくられるように除去される。Referring to FIGS. 7A and 7B, the first step in the metal lift-off process is to apply a layer of lift-off photoresist 74 to the polyimide layer 60.
In a preferred embodiment, a commercially available image reversal photoresist is applied to wafer 30 in a known manner. The photoresist 74 is a metal y-interconnect 4
Eight passages are removed in selected areas. The image reversal photoresist 74 is removed so that overhang edges, referred to as recessed or re-entrant edge walls 76, are created along the path of the metal y-interconnect as shown in FIG. 7A.

【００２８】 フォトレジスト７４の選択された領域が金属ｙ相互接続部４８の通路を形成す
るために除去された後、ウエハ３０はウエハ３０全体の上に金属層４８を積み重
ねるために使用される標準のスパッタリング治具（図示せず）に配置される。好
ましい実施の形態において、金属層４８は、クロム、チタン−タングステン及び
金のサンドウイッチ形態を含む。クロム及びチタン・タングステンは、主に接着
を目的として金と組み合わせられるが、他の金属サンドイッチ形態をも使用する
ことができる。従来のＶＩＰ処理において、２０００オングストロームのクロム
、５００オングストロームのチタン・タングステン及びほぼ１２００オングスト
ロームの金がウエハ３０に配置される。本発明によれば、ほぼ６０００オングス
トロームの金がウエハ３０上に配置される。After selected areas of the photoresist 74 have been removed to form passages for the metal y-interconnects 48, the wafer 30 can be used to stack the metal layer 48 over the entire wafer 30. (Not shown). In the preferred embodiment, metal layer 48 includes a chrome, titanium-tungsten and gold sandwich configuration. Chromium and titanium-tungsten are combined with gold primarily for adhesion, but other metal sandwich configurations can also be used. In a conventional VIP process, 2000 angstroms of chromium, 500 angstroms of titanium tungsten and approximately 1200 angstroms of gold are placed on the wafer 30. According to the present invention, approximately 6000 angstroms of gold is placed on wafer 30.

【００２９】 金属の堆積が実行されると、残りのフォトレジスト７４がウエハ３０の表面か
ら除去される。フォトレジストは、アセトン又はフォトレジスト７４を溶解する
他の正のフォトレジストストリッパにウエハ３０を浸すことによって通常取り除
かれる。図７Ｂを参照すると、フォトレジスト層７４が溶解するとき、金属層４
８は、第１のポリイミド層６０の表面から上昇し、金属相互接続部４８が残る（
図３参照）。再入縁部壁７６の目的は、金属ｙ相互接続部の縁部の周りにアセト
ンが流れ、フォトレジスト７４を有効に溶解することができることである。Once the metal deposition has been performed, the remaining photoresist 74 is removed from the surface of the wafer 30. The photoresist is typically removed by immersing the wafer 30 in acetone or another positive photoresist stripper that dissolves the photoresist 74. Referring to FIG. 7B, when the photoresist layer 74 dissolves, the metal layer 4
8 rises from the surface of the first polyimide layer 60, leaving the metal interconnect 48 (
(See FIG. 3). The purpose of the re-entrant edge wall 76 is to allow acetone to flow around the edge of the metal y-interconnect, effectively dissolving the photoresist 74.

【００３０】 アセトンがフォトレジスト７４を溶解した後、ウエハ３０は、ポリイミド層６
０につけられたアセトンを蒸発させるために後退する。このステップの後、１つ
の金の層が図５Ｄに示すように結合パッド４４及び４２と接触するｙ相互接続部
を形成するポリイミド層６０の表面に残される。After the acetone has dissolved the photoresist 74, the wafer 30
Retreat to evaporate the acetone attached to zero. After this step, one layer of gold is left on the surface of the polyimide layer 60 that forms the y-interconnects that contact the bond pads 44 and 42 as shown in FIG. 5D.

【００３１】 金属相互接続部４８がウエハ３０の表面に形成された後、上述した処理を繰り
返すことによってウエハに第２の金属層４６が設けられる。第２の金属層４６は
図３に示すｘ相互接続部４６に対応する。After the metal interconnects 48 have been formed on the surface of the wafer 30, the above process is repeated to provide a second metal layer 46 on the wafer. Second metal layer 46 corresponds to x interconnect 46 shown in FIG.

【００３２】 図５Ｅを参照すると、第２のポリイミドの堆積が、ウエハ３０にポリイミド層
８０を提供するために実行される。第２のポリイミド層８０は、第１のポリイミ
ド層６０と同じ方法で加えられるが第１のポリイミド層６０ほどは厚くはない。
第２のポリイミド層８０が適用された後、図５Ｆに示すようにｘ相互接続部４６
に電気的に接触する金属ｙ相互接続部４８の上の点で第２の層８０で穴が開放さ
れる。第２のポリイミド層８０は、セグメント３６が積み重ねられると、金属相
互接続部の第２の層４６を縁部結合パッド４２に電気的に接触することができる
ように各セグメント３６上で縁部結合パッド４２から除去される。Referring to FIG. 5E, a second polyimide deposition is performed to provide a polyimide layer 80 on the wafer 30. The second polyimide layer 80 is applied in the same manner as the first polyimide layer 60, but is not as thick as the first polyimide layer 60.
After the second polyimide layer 80 has been applied, as shown in FIG.
A hole is opened in the second layer 80 at a point above the metal y-interconnect 48 that makes electrical contact with. The second polyimide layer 80 is edge bonded on each segment 36 so that when the segments 36 are stacked, the second layer 46 of metal interconnect can electrically contact the edge bonding pad 42. The pad 42 is removed.

【００３３】 他の実施の形態において、第１の金属層４８は、第２の金属層４６の代わりに
縁部結合パッド４２に接触するように使用される。第２のポリイミド層８０がウ
エハ３０の選択点から除去された後、第２のポリイミド層８０は、金の相互接続
部４８とアルミニウム結合パッド４４及び４２との間の相互作用を防止するため
に低温で硬化されるが、これは、望ましくない絶縁物質をつくる。In another embodiment, first metal layer 48 is used to contact edge bond pad 42 instead of second metal layer 46. After the second polyimide layer 80 has been removed from selected points on the wafer 30, the second polyimide layer 80 may be used to prevent interaction between the gold interconnect 48 and the aluminum bond pads 44 and 42. Although cured at low temperatures, this creates an undesirable insulating material.

【００３４】 第２のポリイミドが堆積した後、図５Ｇに示すように、相互接続部４６の第２
の層を形成するために第２の金属リフトオフ処理が実行される。繰り返しになる
が、影像反転フォトレジストはウエハ３０に取り付けられ、フォトレジストはウ
エハ３０の金の相互接続部４８の第２の層の通路を形成する位置で除去される。
上述したように、処理は、再入縁部壁で通路を形成するフォトレジストの層を備
えている。好ましい実施の形態において、クロム、チタン・タングステン及び金
のサンドイッチ形態を含む金属層は、フォトレジスト上に堆積されたスパッタリ
ング処理される。クロムは、第２の層４８では必要ではないが、製造処理の標準
化において使用できる。第２の金の堆積が実行された後、望ましくないフォトレ
ジスト及び金属を除去するためにリフト・オフ工程が実行され、図３のｘ相互接
続部が残る。After the second polyimide is deposited, as shown in FIG.
A second metal lift-off process is performed to form a layer of Again, the image reversal photoresist is applied to the wafer 30 and the photoresist is removed at the location on the wafer 30 where the second layer of gold interconnect 48 forms a passage.
As mentioned above, the process comprises a layer of photoresist forming a passage at the re-entrance edge wall. In a preferred embodiment, a metal layer including a chrome, titanium-tungsten and gold sandwich feature is sputter deposited onto the photoresist. Chromium is not required in the second layer 48, but can be used in standardizing manufacturing processes. After the second gold deposition has been performed, a lift-off process is performed to remove the unwanted photoresist and metal, leaving the x interconnect of FIG.

【００３５】 第２の金属層４６が堆積した後、金属Ｘ相互接続部４６をひっかき傷から保護
し、外部に対する機械的障壁として作用するために図５Ｈに示すように第３のポ
リイミド層９０がウエハ３０に形成される。第３のポリイミド層９０は、各セグ
メント３６の縁部の周りで取り除かれ、縁部結合パッド４２を露出し、これは後
に他のセグメントの縁部結合パッドと電気的に接触する。従来の感光可能なポリ
イミド９０又は非感光性のポリイミドは、金属Ｘ相互接続部分を保護するために
承諾可能である。After the second metal layer 46 is deposited, a third polyimide layer 90 is applied as shown in FIG. 5H to protect the metal X interconnect 46 from scratching and to act as a mechanical barrier to the outside. It is formed on the wafer 30. The third polyimide layer 90 is removed around the edge of each segment 36, exposing the edge bond pads 42, which will later make electrical contact with the edge bond pads of the other segments. Conventional photosensitive polyimide 90 or non-photosensitive polyimide is acceptable for protecting the metal X interconnect.

【００３６】 図５Ｈに示すように、第１のポリイミド６０は、ウエハ３０の回路を保護し、
金属相互接続部４８の第１の層は、結合パッド４４及び４２に接触する。第２の
ポリイミド層８０は、２つの層が接触する部分を除いて金属の相互接続部４６の
第１の層から金属相互接続部４８の第２の層を絶縁する。最後に、第３のポリイ
ミド層９０は、金属の相互接続部４８の第２の層を保護し、絶縁する。As shown in FIG. 5H, the first polyimide 60 protects circuits on the wafer 30,
The first layer of metal interconnect 48 contacts bond pads 44 and 42. The second polyimide layer 80 insulates the second layer of metal interconnect 48 from the first layer of metal interconnect 46 except where the two layers contact. Finally, a third polyimide layer 90 protects and insulates the second layer of metal interconnect 48.

【００３７】 ウエハ相互接続部ＶＩＰ処理によって金属相互接続部４６及び４８の２つの層
は、ウエハ３０を横切って接続ラインに柔軟性を付加し、ダイ３２を各セグメン
ト３６に相互接続する。セグメント３６にダイ３２を相互接続し、セグメント３
６を積み重ねる処理は、ウエハ３０から個々のチップを切断し、チップを積み重
ね、チップを回路基板に相互接続する従来の方法よりさらにコストが低く、さら
に信頼性が大きい。The two layers of metal interconnects 46 and 48 by the wafer interconnect VIP process add flexibility to the connection lines across the wafer 30 and interconnect the die 32 to each segment 36. Die 32 is interconnected to segment 36 and segment 3
The process of stacking six is much less costly and more reliable than the conventional method of cutting individual chips from the wafer 30, stacking the chips, and interconnecting the chips to a circuit board.

【００３８】 ウエハ３０の相互接続処理の後に、ウエハ３０に関してセグメント形成処理が
実行される。図３を参照すると、ウエハ３０は、セグメント３６の間でセグメン
ト３６の間で垂直及び水平ストリート３８及び４０に沿ってウエハ３０を切断す
ることによって個々のセグメント３６に分割される。セグメント３６がウエハ３
０から切断された後、セグメントは積み重ね構造に配置される。構造の全体寸法
を小さくするために、まず、セグメント３６はセグメント３６の後ろ側から材料
を削り取ることによって薄くされる。このセグメントを薄くする工程を補助する
ために、セグメント３６がウエハ３０から切断される前までウエハ３０全体が薄
くされる。このセグメントを薄くする処理は、ウエハ３０及びセグメント３６の
高さを約２５ミルから約８ないし１０ミルまで低減する。After the wafer 30 interconnection process, a segment forming process is performed on the wafer 30. Referring to FIG. 3, the wafer 30 is divided into individual segments 36 by cutting the wafer 30 between segments 36 along vertical and horizontal streets 38 and 40 between the segments 36. Segment 36 is wafer 3
After being cut from zero, the segments are placed in a stacked configuration. To reduce the overall size of the structure, the segments 36 are first thinned by scraping material from the back of the segments 36. To assist in this segment thinning process, the entire wafer 30 is thinned before the segments 36 are cut from the wafer 30. This segment thinning process reduces the height of wafer 30 and segment 36 from about 25 mils to about 8 to 10 mils.

【００３９】 従来、ウエハ１０は、回路を容易に見ることができ、切断処理中に損傷を受け
ないように回路が配置される前側から切断される。しかしながら、本発明におい
て、ウエハ３０は、ベベルカット法を用いてストリート３８及び４０に沿ってウ
エハ３０の後ろ側で切られる。図８Ａは、ベベルカット手段を用いてウエハから
セグメント３６を切断した後の、セグメント３６の後ろ側を示す。図示するよう
に、ベベルカット法は、セグメント３６の４つの壁全体に内側に傾斜する縁部壁
１０２を備えたセグメント３６を提供する。Conventionally, the wafer 10 is cut from the front side where the circuits are located so that the circuits are easily visible and are not damaged during the cutting process. However, in the present invention, the wafer 30 is cut behind the wafer 30 along the streets 38 and 40 using a bevel cut method. FIG. 8A shows the rear side of the segment 36 after the segment 36 has been cut from the wafer using bevel cutting means. As shown, the bevel cut method provides a segment 36 with an inwardly sloping edge wall 102 across all four walls of the segment 36.

【００４０】 従来のＶＩＰ処理において、後ろ側１００からウエハ３０を切断するために、
セグメントの境界のパターンが後ろ側１００に設けられ、ビデオカメラとフェル
トチップ・ライティング装置とを含む装置にウエハ３０を配置する。ライティン
グ装置がウエハ３０の後ろ側１００に接触するように配置される間、ウエハ３０
の前側がカメラに面するように、このウエハは装置に取り付けられる。ウエハ３
０の前側の影像は、モニターに表示され、オペレータは、セグメント境界のパタ
ーンに沿ってライティング装置の下にウエハ３０を移動し、ウエハ３０の後ろ側
１００にパターンを描く。In the conventional VIP processing, in order to cut the wafer 30 from the rear side 100,
A pattern of segment boundaries is provided on the back side 100 to place the wafer 30 in an apparatus including a video camera and a felt chip writing apparatus. While the writing apparatus is placed in contact with the back side 100 of the wafer 30, the wafer 30
The wafer is mounted on the apparatus such that the front side of the camera faces the camera. Wafer 3
The image of the front side of 0 is displayed on the monitor, and the operator moves the wafer 30 under the lighting device along the pattern of the segment boundary and draws the pattern on the rear side 100 of the wafer 30.

【００４１】 別の例として、従来のＶＩＰにおいて、セグメント境界のパターンは、従来の
フォト・リソグラフ処理を用いてウエハ３０の後ろ側に準備される。この処理の
間、ウエハ３０の後ろ側１００は、フォトレジストでコートされ、ウエハ３０の
前側は、赤外線で照射され、回路がウエハ３０の後ろ側に見え、セグメント境界
のパターンが切断装置を案内するためにウエハ３０の後ろ側１００の表面に整列
され、現像される。As another example, in a conventional VIP, a pattern of segment boundaries is prepared on the back side of the wafer 30 using a conventional photolithographic process. During this process, the back side 100 of the wafer 30 is coated with photoresist, the front side of the wafer 30 is illuminated with infrared radiation, the circuit is visible behind the wafer 30, and the pattern of the segment boundaries guides the cutting device. For this purpose, it is aligned and developed on the surface of the rear side 100 of the wafer 30.

【００４２】 セグメント境界のパターンがウエハ３０の後ろ側１００に設けられた後、ウエ
ハ３０が切られる前、テープの層がウエハ３０の前方に張り付けられ、切断処理
の間セグメント３６を一緒に保持する。ウエハ３０の前側にテープを張り付けた
後、ウエハ３０の後ろ側１００のセグメント境界に沿ってベベルカット処理が行
われる。本発明の好ましい実施の形態において、ベベルカットによって４５°の
角度を有するセグメント縁部壁を生じる。セグメント３６が切断された後、ウエ
ハ３０の前方からテープが注意深くはずされ、セグメント３６がきれいにされ、
切断工程における残余物及びテープが取り除かれる。After the pattern of the segment boundaries is provided on the back side 100 of the wafer 30, before the wafer 30 is cut, a layer of tape is applied to the front of the wafer 30 to hold the segments 36 together during the cutting process. . After affixing the tape to the front side of the wafer 30, a bevel cutting process is performed along the segment boundary on the rear side 100 of the wafer 30. In a preferred embodiment of the invention, the bevel cut produces a segment edge wall having a 45 ° angle. After the segment 36 has been cut, the tape is carefully removed from the front of the wafer 30, the segment 36 is cleaned,
The residue and tape in the cutting process are removed.

【００４３】 図８Ｂは、セグメントがウエハ３０から切断された後であって、セグメントが
スタックに永久的に組み立てられる直前に上方向に垂直方向に整列して配置され
ている３つのセグメント３６を示している。図示するように、各セグメント３６
の前側は、金属相互接続部４８及び４６及び縁部結合パッド４２を含む。セグメ
ント３６がスタックに組み立てられるとき、セグメント３６の縁部結合パッド４
２は、スタックに垂直方向に隣接したセグメント３６の縁部結合パッド４２と電
気的に接触する。ベベル縁部壁１０２の目的は、１つのセグメント３６の縁部結
合パッド４２とスタックの第１番目のセグメントのすぐ下のセグメント３６の縁
部結合パッド４２との間の垂直方向の電気接続部の適当な空隙を提供することで
ある。FIG. 8B shows three segments 36 aligned vertically upward after the segments have been cut from wafer 30 and immediately before the segments are permanently assembled into a stack. ing. As shown, each segment 36
Includes metal interconnects 48 and 46 and edge bond pads 42. When the segments 36 are assembled into a stack, the edge bond pads 4 of the segments 36
2 are in electrical contact with the edge bond pads 42 of the segments 36 vertically adjacent to the stack. The purpose of the bevel edge wall 102 is to provide a vertical electrical connection between the edge bond pad 42 of one segment 36 and the edge bond pad 42 of the segment 36 immediately below the first segment of the stack. The purpose is to provide a suitable void.

【００４４】 従来のＶＩＰで前述されたように、クリーニングの後に、セグメント３６の後
ろ側１００とベベル縁部１０２は、窒化物でのスパッタリング処理法によって絶
縁される。窒化物によるスパッタリング処理は、金属フィルムのスパッタリング
と同様であり、金属の代わりに、窒化シリコンがセグメント３６の後ろ側１００
にスパッタリングされる。ノイズと干渉信号がセグメント３６のダイ３２のシリ
コン基板に吸収されないようにシリコン窒化物の絶縁が必要である。After cleaning, the back side 100 and the bevel edge 102 of the segment 36 are insulated by a nitride sputtering process, as described above in the conventional VIP. The sputtering process with nitride is similar to the sputtering of a metal film, and instead of metal, silicon nitride is deposited
Is sputtered. Silicon nitride insulation is needed so that noise and interference signals are not absorbed by the silicon substrate of die 32 in segment 36.

【００４５】 セグメント３６がウエハ３０から切断され絶縁された後、セグメント３６の回
路は、その機能性が試験される。ウエハ３０のダイ３２の一部が機能せず、欠陥
のあるダイは、ウエハ３０から切断されず、従来技術の方法のように廃棄される
ため、欠陥のあるダイは、正常なダイ３２から分離しなければならない。欠陥の
あるダイは、セグメント３６の縁部結合パッド４２と欠陥のあるダイの回路との
間で接続される金属製の相互接続部分４６の上層を蒸発するためにレーザを用い
て分離される。また、欠陥のあるダイは、金属相互接続部４６の上層を機械的に
研削するか、電気的に融合することによって分離される。金属相互接続部４６の
上層は、セグメント３６の縁部結合パッド４２と欠陥のあるダイの回路との間で
開放されると、欠陥のあるダイは、もはやセグメント３６に電気的には接続され
ない。After the segments 36 are cut from the wafer 30 and insulated, the circuitry of the segments 36 is tested for their functionality. The defective dies are separated from the normal dies 32 because some of the dies 32 on the wafer 30 do not work and the defective dies are not cut from the wafer 30 and are discarded as in the prior art method. Must. The defective die is isolated using a laser to evaporate the upper layer of metal interconnect 46 that is connected between the edge bond pad 42 of the segment 36 and the circuit of the defective die. Also, the defective die is isolated by mechanically grinding or electrically fusing the upper layer of metal interconnect 46. When the top layer of metal interconnect 46 is opened between edge bond pad 42 of segment 36 and the circuit of the defective die, the defective die is no longer electrically connected to segment 36.

【００４６】 欠陥のあるダイを分離する他に、また、各セグメント３６は、完成したスタッ
クと干渉するデコード回路が各セグメント３６に接近するように独特の構成につ
くられる。従来のＶＩＰ処理において、各セグメント３６は、複数の制御信号が
レーザを用いて各セグメント上に焼き付けるいわゆるレベルプログラム中に独特
の構成につくられる。図３を再び参照すると、独特のパターンを各セグメント３
６の制御結合パッド１０６に焼き付けることによって複数の制御信号が設けられ
るが、電気的にフューズをとばすことによって独特のパターンをつくることがで
きる。In addition to isolating the defective die, each segment 36 is also uniquely configured such that decoding circuitry that interferes with the completed stack is close to each segment 36. In conventional VIP processing, each segment 36 is uniquely configured during a so-called level program in which a plurality of control signals are burned onto each segment using a laser. Referring again to FIG. 3, a unique pattern is applied to each segment 3
A number of control signals are provided by printing on the six control bond pads 106, but a unique pattern can be created by electrically blowing the fuses.

【００４７】 セグメント３６の各々が互いに関して独特につくられた後、セグメント３６が
プログラムされる。この開示を目的として、プログラミングは、冗長な機能を有
するダイ３２が、分離した欠陥のあるダイと交換するように回路を接続する処理
を言う。これは、分離したダイのために本来意図された適当な制御信号を交換ダ
イ３２を提供することによって行われる。プログラミングは、必要である。なぜ
ならば、セグメント３６が積み重ねられ、作動されると、コンピュータ等はスタ
ックの分離したダイに接近する試みがなされる。したがって、欠陥のあるダイを
有するセグメント３６は、スタックの欠陥のあるダイにアクセスする試みがなさ
れるとき、代わりに機能ダイ３２にアクセスするようにプログラムしなければな
らない。セグメント３６の実際のプログラミング３６は、以下に示すようにスタ
ックの製造中に生じる。After each of the segments 36 is uniquely created with respect to each other, the segments 36 are programmed. For the purposes of this disclosure, programming refers to the process of connecting circuits such that a redundantly functioning die 32 replaces an isolated defective die. This is accomplished by providing the switching die 32 with the appropriate control signals originally intended for the separate die. Programming is necessary. Because, when the segments 36 are stacked and activated, a computer or the like attempts to approach the separate dies of the stack. Thus, a segment 36 with a defective die must be programmed to access the functional die 32 instead when an attempt is made to access a defective die in the stack. The actual programming 36 of the segment 36 occurs during stack fabrication, as described below.

【００４８】 図９を参照すると、セグメント３６が積み重ねられ一緒にエポキシ樹脂で固定
される積み重ね手順の間にスタック１１２を組み立てるセグメント糊付け固定体
１１０が示されている。従来のＶＩＰ処理において、積み重ね手順の間、６つの
論理水準を提供するために６つの隣接するセグメント３６を用いてスタック１１
２を組み立てる。スタック１１２は、隣接するセグメント３６の各対の間にエポ
キシ樹脂のフィルム１１４を準備し、整列装置１１６に前側１０４を上にしてセ
グメント３６を配置することによって組み立てられる。整列装置１１６は、整列
装置の固定壁に対して水平面にスタック１１２を圧縮し、３つの閉鎖セル・ウレ
タンゴムスタンプ１１８，１１９及び１２０固定装置のベースに対して垂直平面
のスタック１１２を圧縮する。スタック１１２は、スタック１１２を硬化させな
がら、１２０°で硬化される。硬化サイクルは、１５分の安定化時間、６０分の
硬化時間、１０分の冷却時間を含む。ＶＩＰ処理は、個々のダイ３２が積み重ね
られた従来の方法に対して改良点である。なぜならば、本発明のスタック１１２
を有するセグメント３６は、厚さが変化し、順に積み重ねられる。Referring to FIG. 9, there is shown a segment glue fixture 110 that assembles a stack 112 during a stacking procedure in which the segments 36 are stacked and secured together with epoxy. In a conventional VIP process, the stack 11 is used with six adjacent segments 36 to provide six logic levels during the stacking procedure.
Assemble 2. The stack 112 is assembled by providing a film 114 of epoxy resin between each pair of adjacent segments 36 and placing the segments 36 on the alignment device 116 with the front side 104 up. The alignment device 116 compresses the stack 112 in a horizontal plane against the fixed wall of the alignment device and compresses the stack 112 in a vertical plane against the base of the three closed cell urethane rubber stamps 118, 119 and 120. Stack 112 is cured at 120 ° while curing stack 112. The cure cycle includes a 15 minute stabilization time, a 60 minute cure time, and a 10 minute cool down time. VIP processing is an improvement over conventional methods in which individual dies 32 are stacked. This is because the stack 112 of the present invention is used.
Are varied in thickness and stacked in sequence.

【００４９】 スタック１１２が硬化した後、セグメント３６の各々の縁部結合パッド４２（
図８Ｂ参照）は、電気的に機能するスタック１１２を提供するためにスタック１
１２で垂直方向に電気的に接続されている。スタックで部材を垂直方向に接続す
る従来の方法は、部材と金属ロッドを接続すること、部材の中に複数のバイアス
を提供すること、バイアスに導電性材料を挿入すること、スタックの部材の間に
電気回路を提供するために導電性液でバイアスを充填することと、を有すること
と、を含む。After the stack 112 has cured, the edge bond pads 42 (
FIG. 8B) shows stack 1 to provide electrically functional stack 112.
At 12, they are electrically connected in the vertical direction. Conventional methods of vertically connecting members in a stack include connecting a member and a metal rod, providing multiple biases within the member, inserting a conductive material into the bias, between members of the stack. Filling a bias with a conductive liquid to provide an electrical circuit to the device.

【００５０】 図１０Ａ及び図１０Ｂを参照すると、本発明によってスタック１１２のセグメ
ント３６の間に垂直電気回路を提供する方法が示されている。図１０Ａは、横に
置かれたスタックを前から見た、スタック１１２の斜視図である。図１０Ｂは、
垂直方向に配置されたスタックをセグメント３６の前側から見たスタック１２の
斜視図である。スタック１１２のセグメント３６の間に垂直方向の回路を提供す
るために、銀で充填された導電性エポキシ樹脂トレースがセグメント３６の傾斜
縁部壁１０２に沿って分配機構１３２によって分配される。この分配機構１３２
は、Ｘ方向及びＹ方向に移動し、セグメント３６の外部結合パッド４２に整列し
たスタック１１２にエポキシ樹脂トレースを分配する。Referring to FIGS. 10A and 10B, a method for providing a vertical electrical circuit between the segments 36 of the stack 112 according to the present invention is shown. FIG. 10A is a perspective view of the stack 112, with the stack laid on its side viewed from the front. FIG. 10B
FIG. 4 is a perspective view of the stack 12 as viewed from the front side of a segment 36 of a vertically arranged stack. In order to provide vertical circuitry between the segments 36 of the stack 112, conductive epoxy traces filled with silver are distributed by a distribution mechanism 132 along the sloped edge wall 102 of the segments 36. This distribution mechanism 132
Moves in the X and Y directions to distribute the epoxy traces to the stack 112 aligned with the outer bond pads 42 of the segments 36.

【００５１】 エポキシ樹脂トレース１３０は、あらかじめプログラムされた場所でスタック
１１２の４つの縁部全体に付けられ、エポキシ樹脂トレース１３０は、結合パッ
ド４２の露出金属に垂直方向に接続されるように流れる。セグメント３６のベベ
ル縁部壁１０２は、エポキシトレース１３０によって外部結合パッド４２へのア
クセスを容易にする。ＶＩＰ処理のベベル縁部壁１０２及びエポキシ樹脂トレー
ス１３０の使用は、金属化層を使用してスタックへの垂直方向の電気接続を提供
する従来の方法に対する改良になる。The epoxy traces 130 are applied to all four edges of the stack 112 at pre-programmed locations, and the epoxy traces 130 flow to connect vertically to the exposed metal of the bond pads 42. The bevel edge wall 102 of the segment 36 facilitates access to the external bond pad 42 by the epoxy trace 130. The use of beveled edge walls 102 and epoxy traces 130 for VIP processing is an improvement over conventional methods of using metallized layers to provide vertical electrical connections to the stack.

【００５２】 図１０Ａ及び図１０Ｂに示すように、エポキシ樹脂トレース１３０は、あらか
じめプログラムすることによってスタック１１２の異なる層に選択的に分配され
る。種々のエポキシ樹脂トレース１３０は、特定の装置の回路の経路を形成し、
分離した欠陥のあるダイの周りにルート回路を形成する。スタック１１２を形成
するためにセグメント３６が積み重ねられるとき、セグメント３６のダイの各場
所は、スタック１１２の垂直方向コラムを形成する。例えば、スタック１１２の
セグメント３６が６つのダイを含む場合には、スタック１１２は、６つの垂直方
向のダイ３２のコラムを含む。メモリ回路のような機能回路を含むために、セグ
メント３６の各垂直方向のコラムにおいてある数の機能ダイ３２が必要になる。
しかしながら、本発明による他の形状も可能である。例えば、セグメントに隣接
するスタック８−１２は、スタックの各コラムにおいて８つの論理レベルのダイ
を提供する構成である。As shown in FIGS. 10A and 10B, epoxy traces 130 are selectively distributed to different layers of stack 112 by pre-programming. The various epoxy traces 130 form the circuit paths of the particular device,
Form a route circuit around the isolated defective die. As the segments 36 are stacked to form the stack 112, each location of the die of the segment 36 forms a vertical column of the stack 112. For example, if segment 36 of stack 112 includes six dies, stack 112 includes columns of six vertical dies 32. In order to include functional circuits such as memory circuits, a certain number of functional dies 32 are required in each vertical column of segment 36.
However, other shapes according to the invention are possible. For example, a stack 8-12 adjacent to a segment is configured to provide eight logic level dies in each column of the stack.

【００５３】 図１１を参照すると、エポキシ樹脂トレース１３０を分配する機構が示される
。ディスペンス機構１４０は、回転割り出し真空チャック１３４と、分配機構１
３２と、密封回転真空結合体１３８と、モーター１４２と、９０°の割り出し機
構１４４とを有する。この密封回転真空結合体１３８は、真空チャック１３４の
端部に真空をつくるために真空ポンプ（図示せず）と関連して作動し、これは、
分配機構１３２の下に配置される。スタック１１２は、真空チャック１３４に水
平方向に配置され、チャック１３４は、真空を介してその前側１０４にスタック
１１２を保持する。スタック１１２が、チャック１３４に対して配置された後、
分配機構１３２は、上述のようにスタック１１２の一方の側にエポキシトレース
１３０の予備プログラミング溝を分配するためにスタック１１２の一方の縁部上
を移動する。Referring to FIG. 11, a mechanism for dispensing epoxy resin traces 130 is shown. The dispensing mechanism 140 includes a rotary indexing vacuum chuck 134 and the dispensing mechanism 1.
32, a sealed rotary vacuum assembly 138, a motor 142, and a 90 ° indexing mechanism 144. The sealed rotary vacuum assembly 138 operates in conjunction with a vacuum pump (not shown) to create a vacuum at the end of the vacuum chuck 134, which
It is arranged below the distribution mechanism 132. The stack 112 is disposed horizontally on a vacuum chuck 134, which holds the stack 112 on its front side 104 via a vacuum. After the stack 112 is placed against the chuck 134,
The dispensing mechanism 132 moves over one edge of the stack 112 to distribute the pre-programming grooves of the epoxy trace 130 to one side of the stack 112 as described above.

【００５４】 分配機構１３２は、エポキシ樹脂がスタック１１２の他の縁部に沿って分配さ
れるように９０°の割り出し機構１４４によって９０°回転される。この処理は
、スタック１１２の縁部全体がエポキシ樹脂で処理されるまで繰り返される。好
ましい実施の形態において、エポキシ樹脂分配機構１３２は、１インチの１００
０分の１の精度を有する３０ゲージのLuer-チップの５ｃｃの皮下注射器であり 、プログラム可能なロボットに取り付けられている（図示せず）。The dispensing mechanism 132 is rotated 90 ° by the 90 ° indexing mechanism 144 so that the epoxy is dispensed along the other edge of the stack 112. This process is repeated until the entire edge of the stack 112 has been treated with epoxy resin. In a preferred embodiment, the epoxy dispensing mechanism 132 is
A 30 gauge Luer-tip 5 cc hypodermic syringe with 1/0 accuracy, mounted on a programmable robot (not shown).

【００５５】 エポキシ樹脂のトレース１３０が分配された後、スタック１１２は、チャック
１３４から除去され、空間的な取り扱いによって保持領域に配置される。なぜな
らば、エポキシ樹脂は水分を含んでいるからである。エポキシ樹脂が配置された
セグメントスタック１１２は、硬化中に対流オーブンに配置され、これは、１５
分の予備加熱、６０分の硬化、１０分の冷却時間を含む。スタック１１２が電気
的な機能を試験しているとき、スタック１１２の処理は完了し、スタック１１２
は、例えば、プリント回路基板のような回路支持基盤に取り付けられる準備がな
される。After the epoxy resin traces 130 have been dispensed, the stack 112 is removed from the chuck 134 and placed in a holding area by spatial handling. This is because the epoxy resin contains moisture. The segment stack 112 on which the epoxy resin was placed was placed in a convection oven during curing,
Min pre-heating, 60 min curing, 10 min cooling time. When the stack 112 is testing its electrical function, processing of the stack 112 is complete and the stack 112
Are ready to be mounted on a circuit support board, for example a printed circuit board.

【００５６】 従来のＶＩＰ処理において、スタック１１２は、回路基板においてスタック１
１２を取り付ける表面によって回路基板に接続することができる。図１２を参照
すると、ＶＩＰ処理によって中に取り付けられた複数のスタック１１２の基板を
有する回路基板１５０の断面図が示されている。スタック１１２を回路基板１５
０に取り付けるために、スタック１１２の周囲よりわずかに大きい複数の穴１５
４が回路基板１５０に形成される。穴１５４が回路基板１５０に形成された後、
回路基板１５０は、クランプ固定具１５２に配置される。スタック１１２は、ス
タック１１２の上方セグメント３６の前側１０４が図示するようにプリント回路
基板１５０と同一平面になるように回路基板１５０の穴に配置される。スタック
１１２は、スタック１１２の周囲の種々の場所で迅速に硬化するポジショナル・
エポキシ樹脂（図示せず）の小滴をたらすことによって簡単な動作によって所定
の場所に保持される。In the conventional VIP processing, the stack 112 is stacked on the circuit board.
12 can be connected to a circuit board by the surface on which it is mounted. Referring to FIG. 12, a cross-sectional view of a circuit board 150 having a plurality of stack 112 substrates mounted therein by a VIP process is shown. Stack 112 is mounted on circuit board 15
0, a plurality of holes 15 slightly larger than the perimeter of the stack 112.
4 are formed on the circuit board 150. After the holes 154 are formed in the circuit board 150,
The circuit board 150 is disposed on the clamp fixture 152. Stack 112 is positioned in a hole in circuit board 150 such that front side 104 of upper segment 36 of stack 112 is flush with printed circuit board 150 as shown. The stack 112 is a positional hardening material that cures quickly at various locations around the stack 112.
Drops of epoxy resin (not shown) are held in place by simple movements.

【００５７】 スタック１１２は、エポキシ樹脂で回路基板の上部に取り付けられるが、基板
の取り付け部分は、スタック１１２の周りの回路基板にエポキシ樹脂を取り付け
、スタック１１２の垂直方向の側面にエポキシ樹脂を積み上げるときに生じる問
題を克服する。回路基板１５０の基板取り付けスタック１１２は、種々の利点を
提供する。すなわち、利点は、熱膨張係数に関して、回路基板１５０にスタック
１１２の全体の高さを低減し、スタック１１２を密度を大きくするために、高さ
が高くされ、以下に説明するようにスタック１１２と回路基板１５０との間の電
気接続が簡単になることと、を含む。The stack 112 is attached to the top of the circuit board with an epoxy resin. The mounting portion of the board attaches the epoxy resin to the circuit board around the stack 112 and piles the epoxy resin on the vertical side surface of the stack 112. Overcome problems that sometimes arise. The board mounting stack 112 of the circuit board 150 offers various advantages. That is, the advantage is that, with respect to the coefficient of thermal expansion, the height is increased to reduce the overall height of the stack 112 on the circuit board 150 and increase the density of the stack 112, as described below. Simplifying the electrical connection with the circuit board 150.

【００５８】 図１３を参照すると、回路基板１５０にスタック１１２を電気的に接続する方
法が従来のＶＩＰ処理において示される。位置決め樹脂１５８を回路基板１５０
にスタック１１２を保持するために分配した後、スタック１１２は、回路基板１
５０上に金属トレース１６０に電気的に接続され、コンピュータ回路は、スタッ
ク１１２の各水準でダイ３２に接近することができるように回路基板１５０の金
属トレース１６０に電気的に接続される。各スタック１１２は、上部セグメント
３６の周縁の周りの縁部結合パッド４２が回路基板１５０の金属トレース１６０
の位置に合致するように回路基板１５０に配置される。Referring to FIG. 13, a method of electrically connecting the stack 112 to the circuit board 150 is shown in a conventional VIP process. Positioning resin 158 is attached to circuit board 150
After the stack 112 is distributed to hold the stack 112, the stack 112
Electrically connected to metal traces 160 on 50, computer circuitry is electrically connected to metal traces 160 on circuit board 150 so that die 32 can be accessed at each level of stack 112. Each stack 112 has an edge bond pad 42 around the perimeter of the upper segment 36 with a metal trace 160 on the circuit board 150.
Are arranged on the circuit board 150 so as to match the positions of the two.

【００５９】 結合パッド４２と回路基板１５０の金属トレースの間の空隙をうめるために分
配機構１３２を用いて銀が充填された導電性エポキシウイスカ１６２を各結合パ
ッド４２から回路基板１５０の対向金属トレース１６０に付与する。図１３を参
照すると、スタック１１２を回路基板１５０に固定するように使用されるポジシ
ョナル・エポキシ樹脂１５８が導電性エポキシ樹脂ウイスカ１６２と干渉しない
ように適用される。ＶＩＰ処理の１つの特徴は、スタック１１２の間の電気接触
であり、回路基板１５０上の金属トレースは、回路基板１５０と同じ平面にある
導電性エポキシウイスカ１６２でつくられる。The conductive epoxy whiskers 162 filled with silver are filled using the dispensing mechanism 132 to fill the gap between the bond pads 42 and the metal traces of the circuit board 150 from each bond pad 42 to the opposite metal trace of the circuit board 150. 160. Referring to FIG. 13, a positional epoxy resin 158 used to secure the stack 112 to the circuit board 150 is applied so as not to interfere with the conductive epoxy resin whiskers 162. One feature of the VIP process is the electrical contact between the stacks 112, and the metal traces on the circuit board 150 are made of conductive epoxy whiskers 162 that are flush with the circuit board 150.

【００６０】 従来のＶＩＰ処理の水平方向エポキシウイスカ１６２は、回路基板１５０とス
タック１１２の上方セグメント３６の縁部結合パッド４２との間、スタック１１
２の縁部の下方に加えられ、セグメント３６を相互接続する上方セグメント３６
の縁部結合パッド４２と垂直エポキシ樹脂トレース１３０との間に電気接続を提
供する。スタック１１２に加えられる水平方向及び垂直方向の導電性エポキシ樹
脂トレース１６０及び１３２は、回路基板１５０の回路をスタック１１２のセグ
メント３６に接近することができるようにする。The conventional VIP process horizontal epoxy whiskers 162 are used to move the stack 11 between the circuit board 150 and the edge bond pads 42 of the upper segment 36 of the stack 112.
Upper segment 36 added below the edge of the second and interconnecting segments 36
Provide an electrical connection between the edge bond pad 42 and the vertical epoxy trace 130. Horizontal and vertical conductive epoxy traces 160 and 132 applied to the stack 112 allow the circuitry on the circuit board 150 to access the segments 36 of the stack 112.

【００６１】 従来のＶＩＰ処理において、セグメントをエポキシ樹脂トレース１３０を用い
て垂直方向に相互接続した後（図１０Ａ及び図１０Ｂ参照）、他の回路基板水準
１５０でセグメント３６でダイの欠陥を直すために他のレベルのプログラムを使
用することができる。ダイの欠陥は、回路基板の水準で欠陥のあるダイの制御信
号を選択し、スタック１１２の機能を果たすダイ３２の制御信号と制御信号を交
換することによって修理される。これは、伝導性エポキシ樹脂のウイスカ１６２
と回路基板１５０の適当な金属トレース１６０を相互接続することによって達成
される。In a conventional VIP process, after the segments have been vertically interconnected using epoxy resin traces 130 (see FIGS. 10A and 10B), to repair the die defect at segment 36 at another circuit board level 150. Other levels of programs can be used. Die defects are repaired by selecting the control signals of the defective die at the circuit board level and exchanging the control signals with the control signals of the die 32, which performs the function of the stack 112. This is a conductive epoxy resin whisker 162
And by interconnecting the appropriate metal traces 160 on the circuit board 150.

【００６２】 エポキシ樹脂ウイスカ１６２は回路基板１５０に取り付けられ、ボード組立体
１５０は、最終的な硬化の間に対流型炉に配置され、１５分間の予備加熱、６０
分の硬化、及び１５分の冷却を含む。従来のＶＩＰ処理において、本発明の完成
した回路基板１５０の組立体は、パーソナル・コンピュータ・メモリ・カード国
際協会（ＰＣＭＣＩＡ）カードのような多くの目的のために使用される。ＰＣＭ
ＣＩＡカードは、ノートブック型コンピュータ及びポータブルコンピュータに挿
入され、入力/出力機能を追加し記憶を増大するクレジットカードの寸法の小さ いデバイスである。ＶＩＰ処理のスタックは、ＰＣＭＣＩＡカードに取り付けら
れ、例えば、ノートブック型コンピュータの外部メモリ回路として使用される。The epoxy resin whiskers 162 are attached to the circuit board 150, and the board assembly 150 is placed in a convection oven during final cure and preheated for 15 minutes, 60 minutes.
Minutes of curing and 15 minutes of cooling. In a conventional VIP process, the completed circuit board 150 assembly of the present invention is used for many purposes, such as a Personal Computer Memory Card International Association (PCMCIA) card. PCM
CIA cards are small credit card devices that are inserted into notebook and portable computers to add input / output capabilities and increase storage. The VIP processing stack is attached to a PCMCIA card and used, for example, as an external memory circuit of a notebook computer.

【００６３】 上述した特許出願に説明された垂直相互接続処理（ＶＩＰ）の詳細な側面を説
明したが、本発明の電気的な絶縁特徴を説明する。１つのこのような特徴は、絶
縁導電体絶縁処理の使用である。改良されたＶＩＰ処理は、ダイの全体の縁部を
電気的に隔離するために絶縁誘電体を使用する。上述した従来のＶＩＰにおいて
、窒化シリコンは、絶縁誘導体として使用される。さらに良好な絶縁誘導体は、
ポリマーからつくられることが分かった。この目的に使用することができる１つ
の特定の誘電体は、Paryleneと称される。本発明による誘電体の絶縁エッチング
処理は、ダイを保護し絶縁するためにダイの縁部の周りに配置された適合性コー
ティングを提供する。１つの実施の形態において、ポリマーコーティングは真空
堆積する。Having described the detailed aspects of the vertical interconnect process (VIP) described in the aforementioned patent application, the electrical isolation features of the present invention will be described. One such feature is the use of an insulated conductor insulation process. The improved VIP process uses an insulating dielectric to electrically isolate the entire edge of the die. In the conventional VIP described above, silicon nitride is used as an insulating derivative. A better insulating derivative is
It was found to be made from a polymer. One particular dielectric that can be used for this purpose is called Parylene. The dielectric insulating etching process according to the present invention provides a conformable coating disposed around the edge of the die to protect and insulate the die. In one embodiment, the polymer coating is vacuum deposited.

【００６４】 図１４は、ダイ２００と結合パッド２０８との断面を示し、この双方はParyle
neのような絶縁ポリマーコーティング２０４によってコートされる。改良された
処理は、ポリマーを研削するためにレーザを使用する。図１５は、誘電体接続を
行うために結合パッド２０８に対してコーティング２０４を除去するために研削
領域２１２を示す。従来のＶＩＰ処理は、窒化シリコンを使用するが、この窒化
シリコンはもろくて他の問題を呈する。FIG. 14 shows a cross section of die 200 and bond pad 208, both of which are
Coated with an insulating polymer coating 204 such as ne. The improved process uses a laser to grind the polymer. FIG. 15 shows a ground area 212 to remove the coating 204 on the bond pad 208 to make a dielectric connection. Conventional VIP processing uses silicon nitride, which is brittle and presents other problems.

【００６５】 本発明による誘電性絶縁は、ダイ２００の縁部の周りで完全に適合性コーティ
ング２０４を提供する。窒化シリコンはさらに指向性のある方法で堆積され、適
合性を備えた方法でダイの縁部をコートしない。１つの問題は、窒化シリコンが
コーナーで割れる傾向があることである。なぜならば、窒化シリコンは、ガラス
のかたい小片と同様であるからであり、ダイの縁部の周りで曲がるとき割れる傾
向があるからである。本発明による適合性コーティングは、ダイの縁部で曲がる
。The dielectric insulation according to the present invention provides a fully conformable coating 204 around the edge of the die 200. Silicon nitride is deposited in a more directional manner and does not coat the edges of the die in a conformable manner. One problem is that silicon nitride tends to crack at corners. Because silicon nitride is similar to a hard piece of glass, it tends to crack when bending around the edge of the die. The conformable coating according to the invention bends at the edge of the die.

【００６６】 改良されたＶＩＰ処理に関する他の特徴は、図１４のダイ２００がコーティン
グ２０４で適合するようにコートされた場合、結合パッド２０８への電気的な接
続が望ましい場所で適合性コーティングの部分を選択的に除去し、開口を設ける
ことである。図１５に示すように、１つの好ましい実施の形態において、結合パ
ッド２０８と電系的な接触を行う開口を形成することが望ましい領域で柔軟性コ
ーティング２０４を除去し取り除く目的でレーザ２１０が使用される。また図１
５は、電気接続部をつくるべき結合パッド２０８に対してコーティング２０４を
除去するために研削２１２領域を示す。上述したように、誘電体絶縁のエッチン
グ処理の望ましい特徴は、ダイを保護し絶縁するためにダイの縁部の周りに配置
された柔軟なプラスティックコーティングを提供することである。Another feature of the improved VIP process is that if the die 200 of FIG. 14 is coated to conform with the coating 204, the portion of the conformable coating where electrical connection to the bond pad 208 is desired Is selectively removed to provide an opening. As shown in FIG. 15, in one preferred embodiment, a laser 210 is used to remove and remove the flexible coating 204 in areas where it is desirable to form an opening for making electrical contact with the bond pad 208. You. FIG.
5 shows the area of the grinding 212 to remove the coating 204 on the bond pad 208 to make the electrical connection. As noted above, a desirable feature of the dielectric isolation etch process is to provide a flexible plastic coating disposed around the die edge to protect and insulate the die.

【００６７】 本発明の特定の実施の形態の前述した内容は、図示及び説明を目的として提出
されたものである。それらは、全体を網羅したものではなく、正確な形態に制限
することを目的としたものではない。上述した内容に照らして多数の変更改造が
可能であることを理解すべきである。本発明の原理及びその特定の用途を最もよ
く説明し、考慮された特定の用途に適した種々の変形例を有する種々の実施の形
態を当業者がもっともよく使用することができるようにするためにこの実施の形
態が選択され説明された。本発明の側面は特許請求の範囲及びその等価物によっ
て定義される。The foregoing description of a specific embodiment of the invention has been presented for the purposes of illustration and description. They are not exhaustive and are not intended to limit the precise form. It should be understood that many modifications are possible in light of the above. To best explain the principles of the invention and its particular application and to enable one of ordinary skill in the art to best utilize various embodiments having various modifications suitable for the particular application considered. This embodiment has been selected and described. Aspects of the invention are defined by the claims and their equivalents.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 チップの一方の側に沿って接続導線を提供する従来の方法を示す図である。FIG. 1 illustrates a conventional method of providing connection leads along one side of a chip.

【図２】 種々のダイを含む従来のシリコンウエハを示す図である。FIG. 2 illustrates a conventional silicon wafer including various dies.

【図３】 各セグメントが２×２のダイの配列を含む、本発明による２つのセグメントを
示す図である。FIG. 3 shows two segments according to the invention, each segment comprising an array of 2 × 2 dies.

【図４】 ウエハを横切って配置された複数のセグメントを示す図である。FIG. 4 illustrates a plurality of segments arranged across a wafer.

【図５】 ５Ａ−５Ｈはウエハの一部の断面図であり、セグメントのダイを相互接続する
ためにウエハに加えられる複数の材料の層を示す。5A-5H are cross-sectional views of a portion of the wafer showing multiple layers of material applied to the wafer to interconnect the die of the segments.

【図６】 ６Ａ及び６Ｂは、ポリイミド層の壁輪郭を示す図面である。6A and 6B are drawings showing the wall contour of the polyimide layer.

【図７】 ７Ａ及び７Ｂは、ウエハに金属相互接続部分を提供する金属リフトオフ処理を
示す図である。FIGS. 7A and 7B illustrate a metal lift-off process that provides a metal interconnect to a wafer.

【図８】 図８Ａは、セグメントをウエハから切断した後の４つのベベル側壁を含むセグ
メントの後ろ側を示す図面である。 図８Ｂは、ウエハから切断された後の前側と３つのセグメントのベベル側壁を
示す図である。FIG. 8A is a diagram showing the back side of a segment including four beveled sidewalls after the segment has been cut from the wafer. FIG. 8B shows the front side and the three segment bevel sidewalls after being cut from the wafer.

【図９】 セグメントが積み重ねらエポキシ樹脂で結合される、セグメント積み重ね及び
糊付け手順を示す図面である。FIG. 9 is a diagram showing a segment stacking and gluing procedure in which segments are stacked and bonded with an epoxy resin.

【図１０】 図１０Ａ及び図１０Ｂは、本発明によるスタックのセグメントの間の垂直電気
通路を用意する方法を示す図面である。10A and 10B illustrate a method of preparing vertical electrical paths between segments of a stack according to the present invention.

【図１１】 エポキシ樹脂トレースがスタックの縁部に沿って分配される機構を示す図であ
る。FIG. 11 illustrates the mechanism by which the epoxy resin traces are distributed along the edge of the stack.

【図１２】 本発明による基板が取り付けられる複数のスタックを有する信号搬送基板の断
面図である。FIG. 12 is a cross-sectional view of a signal carrying substrate having a plurality of stacks to which a substrate according to the present invention is mounted.

【図１３】 基板を取り付けるスタックを回路基板に電警笛に接続する方法を示す図である
。FIG. 13 illustrates a method of connecting a stack to which a substrate is attached to a circuit board by an electric horn.

【図１４】 適合性誘電性コーティングを有する本発明によるダイの一部の断面図である。FIG. 14 is a cross-sectional view of a portion of a die according to the present invention having a compatible dielectric coating.

【図１５】 誘電性コーティングの一部を除去するためにレーザーを用いることを示す図１
４のダイの断面図である。FIG. 15 illustrates the use of a laser to remove a portion of a dielectric coating.
FIG. 4 is a sectional view of a die No. 4;

【手続補正書】[Procedure amendment]

【提出日】平成１２年１１月２０日（２０００．１１．２０）[Submission date] November 20, 2000 (2000.11.20)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図１１[Correction target item name] FIG.

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図１１】 FIG. 11

【手続補正２】[Procedure amendment 2]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図１２[Correction target item name] FIG.

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図１２】 FIG.

【手続補正３】[Procedure amendment 3]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図１５[Correction target item name] FIG.

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図１５】 FIG.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 ソーター，ケネス・エム アメリカ合衆国カリフォルニア州94086, サニーヴェール，ノース・フェア・オーク ス・アベニュー 771，ナンバー ６ Ｆターム(参考） 4M104 BB13 CC01 【要約の続き】 布される。誘電性コーティングを除去し結合パッドに電 気接続を行うためにレーザを用いて結合パッド上の所定 の領域が切除される。──────────────────────────────────────────────────続 き Continuation of front page (81) Designated country EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE ), OA (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, GM, KE, LS, MW, SD, SZ, UG, ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, GM, HU, ID, IL, IS, JP, KE, KG, KP, KR , KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG, UZ, VN, YU, ZW (72) Inventor Sorter, Kenneth M. 94086, California, United States of America 94086, Sunnyvale, North Fair Oaks Avenue 771, Number 6 F-term (reference) 4M104 BB13 CC01 A predetermined area on the bond pad is ablated using a laser to remove the dielectric coating and make an electrical connection to the bond pad.

Claims (49)

【特許請求の範囲】[Claims] 【請求項１】 セグメントを画成する複数の縁部を有するシリコンセグメン
トであって、 各ダイが複数の第１の結合パッドを含むセグメント上の複数のダイ、 外部の電気接続のために１つ又は複数のセグメントの縁部に配置された複数の
縁部結合パッド、及び 前記ダイと相互接続するために複数の第１の結合パッドの間に接続される金属
トレースの１つ又は複数の層、を含み、 金属トレースは、ダイを外部接続部分に接続するために複数の縁部結合パッド
と複数の第１の結合パッドとの間に接続され、 前記ダイは、ダイ上に形成される適合性誘電性コーティングを有し、適合性コ
ーティングは、結合パッドに電気的な接続を作る開口を有する、シリコンセグメ
ント。1. A silicon segment having a plurality of edges defining a segment, each die including a plurality of first bond pads, a plurality of dies on the segment, one for external electrical connections. Or a plurality of edge bond pads disposed at an edge of a plurality of segments; and one or more layers of metal traces connected between the plurality of first bond pads to interconnect with the die; A metal trace is connected between the plurality of edge bond pads and the plurality of first bond pads to connect the die to an external connection portion, wherein the die is formed on a die. A silicon segment having a dielectric coating and a compliant coating having openings for making electrical connections to the bond pads. 【請求項２】 前記金属トレースは、クロム、チタン・タングステン及び金の
サンドイッチ形態を有する請求項１のシリコンセグメント。2. The silicon segment of claim 1, wherein said metal trace has a chrome, titanium-tungsten and gold sandwich configuration. 【請求項３】 前記セグメントは、前側と後側を有し、複数の第１の結合パッ
ド、複数の縁部結合パッド及び金属トレースの層は、セグメントの前側に配置さ
れる請求項２のシリコンセグメント。3. The silicon of claim 2 wherein said segment has a front side and a back side, and wherein a plurality of first bond pads, a plurality of edge bond pads and a layer of metal traces are disposed on a front side of the segment. segment. 【請求項４】 前記セグメントを画成する縁部は、端壁を含み、セグメントの
縁壁及び後側は、適合性誘電体で絶縁される請求項３のシリコンセグメント。4. The silicon segment of claim 3, wherein the edge defining the segment includes an end wall, and the edge wall and rear side of the segment are insulated with a compatible dielectric. 【請求項５】 前記縁壁はベベル形状である請求項４のシリコンセグメント。5. The silicon segment according to claim 4, wherein said edge wall is bevel-shaped. 【請求項６】 電気回路のスタックであって、 各セグメントが複数の縁部、内部に回路を有する複数のダイ及び導電性接点を
含み、交互の上に垂直方向に配置されるセグメントのスタック、 セグメントの各々に複数のダイを相互接続し且つ複数のダイの１つ又は複数を
各セグメント上の１つ又は複数の導電性接点に接続する第１の相互接続手段、 セグメントの各々の導電性接点にアクセスするアクセス手段、及び 前記スタックのセグメントの各々の導電性接点を電気的に相互接続するととも
に前記スタックのセグメントの各々に配置される複数のダイに側方の電気接続部
を提供するためにアクセス手段に適応する第２の相互接続手段、を含み、 前記ダイは、当該ダイの上に形成される適合性誘電性コーティングを有し、前
記適合性コーティングは、前記接点への電気接続部分をつくる開口を有する電気
回路のスタック。6. A stack of electrical circuits, wherein each segment includes a plurality of edges, a plurality of dies having circuitry therein, and conductive contacts, wherein the stack of segments is arranged vertically on top of each other. First interconnect means for interconnecting a plurality of dies on each of the segments and connecting one or more of the plurality of dies to one or more conductive contacts on each segment; conductive contacts on each of the segments Access means for electrically interconnecting the conductive contacts of each of the segments of the stack and providing lateral electrical connections to a plurality of dies located on each of the segments of the stack. A second interconnect means adapted to access means, the die having a compliant dielectric coating formed on the die, the compliant coating Grayed, the stack of electrical circuitry having an opening to make electrical connections to the contacts. 【請求項７】 前記導電性接点は、前記セグメントの各々に１つ又は複数の縁
部に沿って配置される請求項６の電気回路のスタック。7. The electrical circuit stack of claim 6, wherein said conductive contacts are disposed along one or more edges of each of said segments. 【請求項８】 前記第１の相互接続手段は１つ又は複数の金属トレース層を含
む請求項７の電気回路のスタック。8. The stack of claim 7, wherein said first interconnect means includes one or more metal trace layers. 【請求項９】 前記金属トレース層は、クロム、チタニウム・タングステン及
び金のサンドイッチ形状を含む請求項８の電気回路のスタック。9. The electrical circuit stack of claim 8 wherein said metal trace layer comprises a chrome, titanium tungsten and gold sandwich. 【請求項１０】 前記アクセス手段は、前記セグメントの前記縁部の各々にそ
って内側に傾斜する縁壁を含む請求項９の電気回路のスタック。10. The stack of claim 9 wherein said access means includes inwardly sloping edge walls along each of said edges of said segment. 【請求項１１】 前記相互接続手段は、導電性エポキシ樹脂である請求項１０
の電気回路のスタック。11. The interconnection means is a conductive epoxy resin.
Stack of electrical circuits. 【請求項１２】 セグメントの各々は、制御結合パッドを有し、セグメントは
、セグメントの各々の制御結合パッドに形成される独特のパターンを有すること
によって互いに独特に作られ請求項１１の電気回路のスタック。12. The electrical circuit of claim 11, wherein each of the segments has a control bond pad and the segments are made unique to each other by having a unique pattern formed on each control bond pad of the segment. stack. 【請求項１３】 前記セグメントは、相互接続される機能ダイ及び非機能ダイ
を含み、前記非機能ダイは、前記機能ダイから分離され、前記セグメントの各々
の前記金属トレースは、前記機能ダイの各々が前記非機能ダイと交換するように
接続される請求項１１の電気回路のスタック。13. The segment includes a functional die and a non-functional die that are interconnected, wherein the non-functional die is separated from the functional die and the metal trace of each of the segments is connected to each of the functional dies. 13. The stack of electrical circuits of claim 11, wherein the stack is connected to replace the non-functional die. 【請求項１４】 前記スタックは、少なくとも１つのセグメントを含み、前記
２つのセグメントは、少なくとも１つのダイを含み、前記ダイの少なくとも１つ
の垂直コラムを有するスタックが、高さにおいて前記ダイの２つ分である請求項
１２電気回路のスタック。14. The stack includes at least one segment, the two segments include at least one die, and a stack having at least one vertical column of the die has two stacks of the die at a height. 13. The stack of electrical circuits in minutes. 【請求項１５】 前記スタックは、少なくとも６つのセグメントを有し、６つ
のセグメントの各々は、少なくとも４つのダイを含み、前記スタックは、前記ダ
イの４つの垂直コラムを有し、前記垂直コラムの各々は、前記６つのダイの高さ
であり、前記４つの機能ダイが前記スタックの前記ダイの４つの垂直コラムの各
々に接続されるように前記導電性エポキシ樹脂を前記６つのセグメントに適用す
る請求項１４の電気回路のスタック。15. The stack has at least six segments, each of the six segments includes at least four dies, the stack has four vertical columns of the dies, and Each is the height of the six dies and the conductive epoxy is applied to the six segments such that the four functional dies are connected to each of the four vertical columns of the dies of the stack. A stack of electrical circuits according to claim 14. 【請求項１６】 前記スタックは、８と１２の間のセグメントを含み、前記セ
グメントの各々は、８つの機能ダイの４つのスタックを形成するように４つの垂
直コラムを有する請求項１５の電気回路のスタック。16. The electrical circuit of claim 15 wherein said stack includes between eight and twelve segments, each of said segments having four vertical columns to form four stacks of eight functional dies. Stack. 【請求項１７】 セグメントを画成する少なくとも３つの縁部を有する少なく
とも１つのシリコンセグメントであって、 各々が複数の第１の結合パッドを有するセグメント上の複数のダイ、 外部電気接続用のセグメントの１つ又は複数の縁部に配置される複数の縁部結
合パッド、及び 前記ダイを相互接続するために前記複数の第１の結合パッドの間に接続される
とともに、前記ダイを前記外部接続部に接続するために前記複数の縁部結合パッ
ドと前記複数の第１の結合パッドとの間に接続される１つ又は複数の金属トレー
ス、を含み、 前記ダイは、その上に形成された適合性誘電性コーティングを有し、前記適合
性コーティングは、前記縁部結合パッドへの電気接続部をつくる開口を有する少
なくとも１つのシリコンセグメント。17. A plurality of dies on at least one silicon segment having at least three edges defining the segment, each segment having a plurality of first bond pads, a segment for external electrical connection. A plurality of edge bond pads disposed on one or more edges of the first and second pads, the plurality of edge bond pads being connected between the plurality of first bond pads to interconnect the dies, and connecting the dies to the external connection One or more metal traces connected between the plurality of edge bond pads and the plurality of first bond pads to connect to a portion, wherein the die is formed thereon. At least one silicon segment having a compatible dielectric coating, the compatible coating having an opening for making an electrical connection to the edge bond pad. 【請求項１８】 セグメントを画成する少なくとも３つの縁部を有する少なく
とも１つのシリコンセグメントであって、 各々が複数の第１の結合パッドを有する前記セグメント上の複数のダイ、 外部電気接続部の前記セグメントの１つ以上の縁部の１つ又は複数の場所に配
置された複数の縁部結合パッド、 前記ダイを相互接続するために前記複数の第１の結合パッドの間に接続された
１つ又は複数の金属トレースを備え、 前記金属トレースは、前記ダイを前記外部接続部分に接続するために前記複数
の縁部結合パッドと前記複数の第１の結合パッドとの間に接続され、前記セグメ
ントは、相互接続された機能ダイと非機能ダイを含み、前記非機能ダイは、前記
機能ダイから分離されており、前記セグメントの金属トレースは、前記機能ダイ
の特定の１つのダイが前記非機能ダイと置き換わるように接続され、前記ダイは
、当該ダイの上に形成された適合性誘電性コーティングを有し、前記適合性コー
ティングは、前記縁部結合パッドへの電気接続を行う開口を有する少なくとも１
つのセグメント。18. At least one silicon segment having at least three edges defining a segment, the plurality of dies on the segment each having a plurality of first bond pads, the plurality of dies on an external electrical connection. A plurality of edge bond pads located at one or more locations on one or more edges of the segment, one connected between the plurality of first bond pads to interconnect the dies. One or more metal traces, wherein the metal traces are connected between the plurality of edge bond pads and the plurality of first bond pads to connect the die to the external connection portion; The segment includes an interconnected functional die and a non-functional die, wherein the non-functional die is separated from the functional die, and the metal trace of the segment comprises the functional die. A particular die is connected to replace the non-functional die, the die having a conformable dielectric coating formed on the die, the conformable coating being applied to the edge bond pad. At least one having an opening for electrical connection of
Segment. 【請求項１９】 電気回路のスタックであって、 互いに重なるように配置され、各々が各セグメントを形成する少なくとも３つ
の縁部を有するセグメントのスタック、 各ダイが複数の第１の結合パッドを含む各セグメント上の複数のダイ、 外部電気接続部用のセグメントの各々の１つ又は複数の縁部に配置された複数
の縁部結合パッド、 前記ダイを相互接続するために前記複数の第１の結合パッドの間に接続され、
前記ダイを前記外部接続部に接続するために前記複数の縁部結合パッドと前記複
数の第１の結合パッドとの間に接続された１つ又は複数の金属層、を含み、 前記ダイは当該ダイの上に結合された適合性誘電性コーティングを有し、前記
適合性コーティングは、前記縁部結合パッドへの電気的接続部をつくる開口部を
有する電気回路のスタック。19. A stack of electrical circuits, wherein each stack includes a plurality of first bond pads, the stack of segments having at least three edges, each of which is arranged to overlap each other, forming each segment. A plurality of dies on each segment; a plurality of edge bond pads disposed on one or more edges of each of the segments for external electrical connections; the plurality of first interconnects for interconnecting the dies. Connected between the bond pads,
And one or more metal layers connected between the plurality of edge bond pads and the plurality of first bond pads to connect the die to the external connection. A stack of electrical circuits having a compatible dielectric coating bonded over a die, the compatible coating having an opening for making an electrical connection to the edge bond pad. 【請求項２０】 電気回路のスタックであって、 各セグメントが少なくとも３つの縁部、回路を有する複数のダイ及び導電性接
点を有し、互いに重なるように配置されるセグメントのスタック、 複数のダイをセグメントの各々に相互接続し且つ前記複数のダイのうち１つ又
は複数のダイを前記セグメントの各々の１つ又は複数の導電性接触点に接続する
第１の相互接続手段、 前記セグメントの各々の導電性接点へのアクセスを容易するアクセス手段、 前記スタックの前記セグメントの各々の前記電気的な導電性接点を電気的に相
互接続し、前記スタックの前記セグメントの各々に配置された前記複数のダイへ
の側方の接続を行うために前記アクセス手段に適応するように配置される第２の
相互接続手段、を有し、 前記セグメントは、相互接続された機能ダイと非機能ダイを含み、前記非機能
ダイは、前記機能ダイから分離されており、前記セグメントの金属トレースは、
前記機能ダイの特定の１つのダイが前記非機能ダイと置き換わるように接続され
、 前記ダイは、当該ダイの上に形成された適合性誘電性コーティングを有し、前
記適合性コーティングは、前記縁部結合パッドへの電気接続を行う開口を有する
電気回路のスタック。20. A stack of electrical circuits, wherein each segment has at least three edges, a plurality of dies having circuits and conductive contacts, and a stack of segments arranged to overlap one another. First interconnect means interconnecting each of the segments and connecting one or more of the plurality of dies to one or more conductive contact points of each of the segments; each of the segments Access means for facilitating access to the conductive contacts of said plurality of said plurality of said plurality of interconnects electrically interconnecting said electrically conductive contacts of each of said segments of said stack and disposed on each of said segments of said stack. Second interconnect means arranged to accommodate said access means to make a lateral connection to a die; Include functionality die and non-functional die is, the non-functional die is separated from the functional die, metal traces of said segments,
A particular one of the functional dies is connected to replace the non-functional die, the die having a conformable dielectric coating formed on the die, and the conformable coating being A stack of electric circuits having an opening for making an electrical connection to a connection pad. 【請求項２１】 セグメントを形成する複数の縁部を有する少なくとも１つ
のシリコンのセグメントであって、 セグメント上の少なくとも１つのダイ、及び 垂直外部電気接続部分用の前記セグメントの１つ又は複数の前記縁部に配置さ
れる少なくとも１つの結合パッドを含み、 前記ダイは、当該ダイの上に形成された適合性誘電性コーティングを有し、前
記適合性コーティングは、前記縁部結合パッドへの電気的な接続部分を形成する
開口を有する、少なくとも１つのシリコンセグメント。21. At least one segment of silicon having a plurality of edges forming a segment, wherein at least one die on the segment and one or more of said segments for a vertical external electrical connection portion. At least one bond pad disposed on an edge, the die having a compliant dielectric coating formed on the die, the compliant coating providing an electrical connection to the edge bond pad; At least one silicon segment having an opening that forms a secure connection. 【請求項２２】 セグメントを形成する複数の縁部を有する少なくとも１つ
のシリコンセグメントであって、 セグメント上に配置されるとともに少なくとも１つの第１の結合パッドを有す
る少なくとも１つのダイ、 外部電気接続部の前記セグメントの前記１つ以上の縁部に配置された１つの縁
部結合パッド、 前記ダイを相互接続するために前記第１の結合パッドの間に接続されるととも
に前記ダイを前記外部接続部に接続するために前記縁部結合パッドと前記第１の
結合パッドとの間に接続された金属トレース層、を備え、 前記セグメントは、相互接続された機能ダイと非機能ダイを有し、前記非機能
ダイは、前記機能ダイから分離され、前記セグメントの前記金属トレースは、前
記機能ダイの特定の１つのダイが前記非機能ダイと交換するように接続され、 前記ダイは、当該ダイに形成された適合性誘電性コーティングを有し、前記適
合性コーティングは、前記縁部結合パッドへの電気接続を行う開口を有する、シ
リコンセグメント。22. At least one silicon segment having a plurality of edges forming a segment, at least one die disposed on the segment and having at least one first bond pad, an external electrical connection. An edge bond pad located on the one or more edges of the segment of the segment, connected between the first bond pads to interconnect the dies and connecting the dies to the external connections A metal trace layer connected between the edge bond pad and the first bond pad to connect to the segment, the segment having interconnected functional and non-functional dies, A non-functional die is separated from the functional die, and the metal trace of the segment is such that a particular one of the functional dies replaces the non-functional die. Coupled manner, said die has a compatible dielectric coating formed on the die, the compatibility coating, has an opening for electrically connecting to the edge bond pads, silicone segment. 【請求項２３】 電気回路のスタックであって、 各々が複数の縁部、回路を有する少なくとも１つのダイ、及び導電性接点を有
し、互いに重なるように配置されたセグメントのスタックと、 前記セグメントの各々に前記ダイを相互接続するとともに前記少なくとも１つ
のダイを前記セグメントの各々の少なくとも１つの前記導電性接触点に接続する
第１の相互接続手段と、 前記セグメントの各々の前記導電性接点へのアクセスを行うアクセス手段と、 前記スタックの前記セグメントの各々の前記電気的な導電性接点を電気的に相
互接続し、前記スタックの前記セグメントの各々に配置された前記ダイへの側方
の接点を電気接続するため前記アクセス手段に作動するように配置される第２の
相互接続手段とを有し、前記セグメントは、相互接続された機能ダイと非機能ダ
イを含み、前記非機能ダイは、前記機能ダイから分離されており、前記セグメン
トの金属トレースは、前記機能ダイの特定の１つのダイが前記非機能ダイと置き
換わるように接続され、 前記ダイは、当該ダイの上に形成された適合性誘電性コーティングを有し、前
記適合性コーティングは前記接点への電気接続を行う開口を有する、電気回路の
スタック。23. A stack of electrical circuits, each stack having a plurality of edges, at least one die having circuitry, and conductive contacts, wherein the stacks are arranged to overlap each other; First interconnect means interconnecting said dies to each of said at least one and connecting said at least one die to at least one said conductive contact point of each of said segments; to said conductive contact of each of said segments Access means for electrically interconnecting said electrically conductive contacts of each of said segments of said stack, and lateral contacts to said dies located on each of said segments of said stack. Second interconnect means operatively arranged on said access means to electrically connect the segments to each other. A functional die and a non-functional die, wherein the non-functional die is separated from the functional die and the metal traces of the segment are such that a particular one of the functional dies replaces the non-functional die. A stack of electrical circuits, wherein the die has a compatible dielectric coating formed on the die, the compatible coating having openings for making electrical connections to the contacts. 【請求項２４】 電気回路のスタックを形成する方法であって、 各々が、複数の縁部、内部に回路を有する複数のダイ、及び導電性接点を有す
るセグメントを互いに垂直方向に重なるように配置する工程、 前記セグメントの各々に前記複数のダイを相互接続し、前記セグメントの各々
の１つ又は複数の導電性接点に前記複数のダイのうち１つ又は複数のダイを接続
する工程、 前記セグメントの各々の前記導電性接点へのアクセスを行う工程、 前記スタックの前記セグメントの各々に前記導電性接点を電気的に相互接続し
、前記スタックの前記セグメントの各々に配置された前記複数のダイへの側方の
電気接続を行う工程、及び 前記セグメントを一緒にエポキシ樹脂で接続するために前記セグメントの各々
の間に熱伝導性エポキシプリフォームを配置する工程、を含む方法。24. A method of forming a stack of electrical circuits, each comprising a plurality of edges, a plurality of dies having circuits therein, and a segment having conductive contacts so as to vertically overlap one another. Interconnecting the plurality of dies to each of the segments, and connecting one or more dies of the plurality of dies to one or more conductive contacts of each of the segments; Accessing said conductive contacts of each of said stacks; electrically interconnecting said conductive contacts to each of said segments of said stack, to said plurality of dies disposed on each of said segments of said stack. Making a lateral electrical connection between the heat conductive epoxy preforms between each of the segments to connect the segments together with an epoxy. The method comprising steps a to place. 【請求項２５】 前記プリフォーム内の複数のガラス球をランダムに分配す
る工程を含む請求項２４の方法。25. The method of claim 24, comprising randomly distributing a plurality of glass spheres in said preform. 【請求項２６】 前記セグメントの各々の１つ又は複数の前記縁部に沿って
導電性接点を配置する工程を含む請求項２５の方法。26. The method of claim 25, comprising arranging conductive contacts along one or more of said edges of each of said segments. 【請求項２７】 １つ又は複数の金属層を設ける工程を含む請求項２６の方
法。27. The method of claim 26, comprising providing one or more metal layers. 【請求項２８】 クロム、チタン−タングステン及び金を含む金属トレース
層を設ける工程を含む請求項２７の方法。28. The method of claim 27, including providing a metal trace layer comprising chromium, titanium-tungsten and gold. 【請求項２９】 前記セグメントの前記縁部の各々に沿って内側に傾斜した
縁壁を設ける工程を含む請求項２８の方法。29. The method of claim 28, comprising providing an inwardly sloped edge wall along each of said edges of said segment. 【請求項３０】 電気的に導電性エポキシ樹脂を設ける工程を含む請求項２
９の方法。30. The method of claim 2 including the step of providing an electrically conductive epoxy resin.
Method 9. 【請求項３１】 前記セグメントの各々に制御結合パッドを提供する工程を
含み、前記セグメントは、前記セグメントの各々に前記制御パッドに形成される
独特のパターンを設けることによって互いに関して独特に作られる請求項３０の
方法。31. The method according to claim 31, further comprising the step of providing a control bond pad to each of the segments, wherein the segments are made unique with respect to each other by providing each of the segments with a unique pattern formed on the control pad. Item 30. The method according to Item 30. 【請求項３２】 前記セグメントの各々に、相互接続された機能ダイ及び非
機能ダイを準備する工程を含み、前記非機能ダイは、前記機能ダイから分離され
、前記セグメントの各々の前記金属トレースは、前記機能ダイの特定の１つのダ
イが前記非機能ダイと交換されるように接続される請求項３１の方法。32. Providing interconnected functional and non-functional dies for each of said segments, wherein said non-functional dies are separated from said functional dies and said metal traces of each of said segments are 32. The method of claim 31, wherein a particular one of the functional dies is connected to be swapped with the non-functional die. 【請求項３３】 前記スタックは、少なくとも２つのセグメントを有し、前
記２つのセグメントの各々は、少なくとも１つのダイを含み、前記ダイの少なく
とも１つの垂直コラムを有する前記スタックは、前記ダイの２つの高さである請
求項３２の電気回路のスタック。33. The stack having at least two segments, each of the two segments including at least one die, and the stack having at least one vertical column of the die comprising two stacks of the die. 33. The stack of electrical circuits of claim 32, which is one height. 【請求項３４】 請求項３３の電気回路のスタックであって、前記スタック
は、少なくとも６つのセグメントを含み、前記６つのセグメントの各々は、少な
くとも４つのダイを含み、前記スタックは、前記ダイの４つのコラムを有し、前
記垂直コラムは高さが６つのダイの高さであり、前記導電性エポキシ樹脂は、前
記４つの機能ダイが前記スタックの前記ダイの垂直方向コラムの各々に接続され
るように前記６つのセグメントにつけられる電気回路のスタック。34. The stack of electrical circuits of claim 33, wherein the stack includes at least six segments, each of the six segments includes at least four dies, and wherein the stack includes at least one of the dies. It has four columns, the vertical columns are six dies high, and the conductive epoxy is such that the four functional dies are connected to each of the vertical columns of the dies of the stack. Stack of electrical circuits attached to the six segments as described. 【請求項３５】 前記スタックは、８つと１２との間のセグメントを含み、
前記セグメントの各々は、８つの機能ダイの４つのスタックを形成するように４
つの垂直コラムを含む請求項３４の電気回路のスタック。35. The stack comprising between eight and twelve segments,
Each of the segments is configured to form four stacks of eight functional dies.
35. The electrical circuit stack of claim 34, comprising a vertical column. 【請求項３６】 電気回路のスタックを形成する方法であって、 各々が少なくとも３つの縁部を有するセグメントを互いに重ねるように配置し
てセグメントのスタックを形成する工程、 複数の第１の結合パッドを含み、前記セグメントの各々に複数のダイを準備す
る工程、 外部電気接続用前記セグメントの各々の１つ又は複数の前記縁部に配置された
複数の縁部結合パッドを準備する工程、 前記ダイを相互接続するために前記複数の第１の結合パッドの間に金属トレー
ス層を接続する工程であって、前記金属トレースは、前記ダイを前記外部接続部
に接続するために前記複数の縁部結合パッドと前記複数の結合パッドとの間に接
続されている、金属トレース層を接続する工程、及び 前記セグメントを一緒にエポキシ樹脂で接続するために前記セグメントの各々
の間に配置された熱伝導性エポキシプリフォームを配置する工程、を含む方法。36. A method of forming a stack of electrical circuits, comprising: arranging segments, each having at least three edges, to overlap one another to form a stack of segments; a plurality of first bond pads; Providing a plurality of dies for each of the segments; providing a plurality of edge bond pads disposed on one or more of the edges of each of the segments for external electrical connection; Connecting a metal trace layer between the plurality of first bond pads to interconnect the plurality of edge pads to connect the die to the external connection. Connecting a metal trace layer connected between the bond pad and the plurality of bond pads; and connecting the segments together by epoxy. The method comprising steps a to place the arranged thermally conductive epoxy preform between each segment. 【請求項３７】 前記プレフォーム内の複数のガラス球をランダムに分配す
る工程を含む請求項３６の方法。37. The method of claim 36, comprising randomly distributing a plurality of glass spheres in said preform. 【請求項３８】 電気回路のスタックを形成する方法であって、 各々が、少なくとも３つの縁部、中に回路を有する複数のダイ、及び導電性の
接点を有するセグメントのスタックを互いに重ねるように配置する工程、 前記セグメントの各々に前記複数のダイを相互接続し、前記複数のダイのうち
１つ又は複数のダイを前記セグメントの各々の１つ又は複数の前記導電性接点に
接続する工程、 前記セグメントの各々の導電性接点にアクセスする工程、 前記スタックのセグメントの各々に導電性接点を電気的に相互接続し、スタッ
クのセグメントに配置された複数のダイに側方の電気接続を備える工程であって
、前記セグメントは、相互に接続された機能ダイ及び非機能ダイを含み、前記非
機能ダイは、機能ダイから分離され、前記セグメントの各々の金属トレースは、
前記機能ダイの特定の１つを非機能ダイと交換するように接続される工程、及び 前記セグメントを一緒にエポキシ樹脂で接続するために前記セグメントの各々
の間に熱伝導性エポキシプリフォームを配置する工程、を含む方法。38. A method of forming a stack of electrical circuits, each stacking a stack of segments having at least three edges, a plurality of dies having circuits therein, and segments having conductive contacts. Disposing, interconnecting the plurality of dies to each of the segments, and connecting one or more dies of the plurality of dies to one or more of the conductive contacts of each of the segments; Accessing conductive contacts on each of the segments; electrically interconnecting conductive contacts on each of the segments of the stack, and providing lateral electrical connections to a plurality of dies disposed on the segments of the stack. Wherein said segment includes interconnected functional and non-functional dies, said non-functional die being separated from functional dies, Each of the metal traces,
Connected to replace a particular one of the functional dies with a non-functional die; and placing a thermally conductive epoxy preform between each of the segments to connect the segments together with an epoxy. Performing the method. 【請求項３９】 複数のガラス球を前記プリフォーム内にランダムに分配す
る工程を含む請求項３８の方法。39. The method of claim 38, comprising the step of randomly distributing a plurality of glass spheres within said preform. 【請求項４０】 電気回路のスタックを形成する方法であって、 セグメントの各々が複数の縁部、中に回路を有する少なくとも１つのダイ及び
導電性の接点を含むセグメントを互いに重ねたセグメントのスタックを配置する
工程、 前記セグメントの各々にダイを相互接続し、複数のダイのうち少なくとも１つ
のダイをセグメントの各々の１つ又は複数の導電性接点に接続する工程、 前記セグメントの各々の導電性接点にアクセスを用意する工程、 前記スタックのセグメントの各々に導電性接点を電気的に相互接続し、スタッ
クのセグメントの各々に配置された複数のダイに側方の電気接続を用意する工程
であって、前記セグメントは、相互に接続された機能ダイ及び非機能ダイを含み
、前記非機能ダイは、前記機能ダイから分離し、前記セグメントの各々の前記金
属トレースは、前記機能ダイの特定の１つを非機能ダイと交換するように接続さ
れる工程、及び 前記セグメントを一緒にエポキシ樹脂で接続するために前記セグメントの各々
の間に熱伝導性エポキシプリフォームを配置する工程、を含む方法。40. A method of forming a stack of electrical circuits, the stack of segments comprising segments each including a plurality of edges, at least one die having circuits therein and conductive contacts. Interconnecting dies to each of the segments and connecting at least one of the plurality of dies to one or more conductive contacts of each of the segments; conductive of each of the segments Providing access to contacts; electrically interconnecting conductive contacts to each of the segments of the stack, and providing lateral electrical connections to a plurality of dies disposed on each of the segments of the stack. The segment includes interconnected functional dies and non-functional dies, the non-functional dies being separated from the functional dies, and Wherein said metal traces of each of said segments are connected to replace a particular one of said functional dies with a non-functional die, and between each of said segments to connect said segments together by epoxy. Disposing a thermally conductive epoxy preform on the preform. 【請求項４１】 セグメントのスタックを形成する方法であって、 複数のダイを有するウエハを準備する工程、 複数のセグメントを形成する工程であって、ウエハ上の隣接する複数のダイを
グループ化することによって複数のセグメントの各セグメントを形成する工程、 前記複数のセグメントの各々の上に複数の隣接ダイを相互接続する工程、 前記ウエハから複数のセグメントの各々をを分離する工程、 外部垂直側面を有するセグメントのスタックを作るために複数のセグメントを
互いに重なるように配置する工程、 前記セグメントのスタックを電気的に相互結合する工程、及び 前記セグメントをエポキシ樹脂で結合するために前記セグメントの各々の間の
導電性エポキシ樹脂プリフォームを配置する工程、を含む方法。41. A method for forming a stack of segments, comprising: preparing a wafer having a plurality of dies; and forming a plurality of segments, wherein adjacent dies on the wafer are grouped. Forming each segment of the plurality of segments by interconnecting a plurality of adjacent dies on each of the plurality of segments; separating each of the plurality of segments from the wafer; Arranging a plurality of segments so as to overlap each other to form a stack of segments having; electrically interconnecting the stack of segments; and between each of the segments to bond the segments with an epoxy resin. Disposing the conductive epoxy resin preform of the above. 【請求項４２】 前記プリフォーム内に複数のガラス球をランダムに配布す
る工程を含む請求項４１の方法。42. The method of claim 41, comprising the step of randomly distributing a plurality of glass spheres within said preform. 【請求項４３】 請求項４２のセグメントのスタックを形成する方法であっ
て、 前記複数のダイの各々に内側導電性接点を設ける工程、 前記複数のダイの各々に外部導電性接点を設ける工程、 前記複数のセグメントの各々に金属トレース層を設ける工程であって、金属ト
レースは、複数のダイの内側導電性接点と複数のセグメントの各々の外部導電性
接点との間に延びる金属トレース層を設ける工程、及び 前記導電性エポキシ樹脂が前記スタックのセグメントの各々の導電性外部接点
に接触し、前記スタックの複数のセグメントを電気的に相互接続するように外部
垂直側面の１つ以上の側面に導電性エポキシ樹脂を適用する工程、を含む方法。43. The method of forming a stack of segments of claim 42, comprising: providing an inner conductive contact to each of the plurality of dies; providing an outer conductive contact to each of the plurality of dies; Providing a metal trace layer on each of the plurality of segments, the metal trace providing a metal trace layer extending between an inner conductive contact of the plurality of dies and an outer conductive contact of each of the plurality of segments. And electrically conductive on one or more of the outer vertical sides such that the conductive epoxy contacts conductive outer contacts of each of the segments of the stack and electrically interconnects the plurality of segments of the stack. Applying a hydrophilic epoxy resin. 【請求項４４】 請求項４３のセグメントのスタックを形成する方法であっ
て、更に セグメントの各々に制御結合パッドを設ける工程、 前記スタックのセグメントにアクセスするために外部信号源から前記スタック
に制御信号を送る工程、及び 独特のパターンを前記セグメントの各々の制御結合パッドに焼き付けることに
よって前記セグメントの各々の前記制御信号を独特にする工程、を含む方法。44. The method of forming a stack of segments of claim 43, further comprising providing a control bond pad on each of the segments, wherein a control signal from an external source to the stack to access a segment of the stack. And making the control signals unique for each of the segments by printing a unique pattern on the control bond pads of each of the segments. 【請求項４５】 スタックが上部セグメントを有する請求項４４のセグメント
のスタックを形成する方法であって、 回路と穴を備える信号搬送基板を設ける工程、 前記穴に前記セグメントのスタックを固定する工程、 前記信号搬送基板と前記スタックの上部セグメントの外部電極導電性接点との
間に導電性エポキシ樹脂のトレースを張り付けることによって前記信号搬送基板
にセグメントのスタックを電気的に接続する工程、を含む方法。45. The method of forming a segment stack of claim 44, wherein the stack has an upper segment, providing a signal carrying board having circuitry and holes, securing the stack of segments to the holes. Electrically connecting a stack of segments to said signal carrying substrate by applying conductive epoxy traces between said signal carrying substrate and external electrode conductive contacts of an upper segment of said stack. . 【請求項４６】 前記上部セグメントは、前記信号搬送基板の表面と同一平面
である請求項４５の方法。46. The method of claim 45, wherein said upper segment is flush with a surface of said signal carrying substrate. 【請求項４７】 請求項４６のセグメントのスタックを形成する方法であって
、前記導電性エポキシ樹脂の前記トレースは、前記信号搬送基板と同じ平面にあ
る方法。47. The method of forming a stack of segments of claim 46, wherein said traces of said conductive epoxy are in the same plane as said signal carrying substrate. 【請求項４８】 電気回路のスタックを形成する方法であって、 各ダイが１つ又は複数の縁部及び導電性接点を有するダイのスタックを互いに
積み重ねる工程、 前記ダイの少なくとも１つを少なくとも１つの導電性接点に電気的に相互接続
する工程、及び 前記ダイをエポキシ樹脂で接続するためにダイのスタックにおける各々のダイ
の間に熱伝導性のエポキシプレフォームを配置する工程、を含む方法。48. A method of forming a stack of electrical circuits, comprising: stacking together a stack of dies, each die having one or more edges and conductive contacts, wherein at least one of the dies is at least one. Electrically interconnecting two conductive contacts, and placing a thermally conductive epoxy preform between each die in a stack of dies to connect the dies with an epoxy. 【請求項４９】 前記プレフォームシート内に複数のガラス球をランダムに配
布する工程を含む請求項４８の方法。49. The method of claim 48, including the step of randomly distributing a plurality of glass balls within said preform sheet.
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