JP2001502481A - グラフィカル・オンスクリーン表示システム - Google Patents

Abstract

(57)【要約】 グラフィカル・オンスクリーン表示システムは、ビデオ信号の補助情報成分から、グラフィカル・オンスクリーン表示画像を表すデータを復号化するデコーダを含んでいる。エッジ検出器がデコーダに結合され、オンスクリーン表示画像を表すデータを処理して、グラフィカル・オンスクリーン表示画像内のエッジを検出する。エッジ・スムーザがデコーダとエッジ検出器の両方に結合され、エッジが検出されると、滑らかにされたエッジを有するオンスクリーン表示再生画像を表す信号を発生する。

Description

【発明の詳細な説明】 グラフィカル・オンスクリーン表示システム 産業上の利用分野 本発明は、テレビジョン受像機用のオンスクリーン表示（ＯＳＤ：Ｏｎ−Ｓｃ ｒｅｅｎ Ｄｉｐｌａｙ）システムの分野に関する。 発明の背景 ここで使用される「テレビジョン受像機」には、ディスプレイ（表示装置）を 備えるテレビジョン受像機（一般に「テレビジョンセット」と呼ばれる）、およ びディスプレイを備えないテレビジョン受像機、例えば、ＶＣＲ，ビデオディス クプレーヤ、ディジタル・ビデオディスク（ＤＶＤ），ケーブル・コンバータ・ ボックス、衛星受像機などが含まれる。 クローズド・キャプション、拡張データ・サービス（ＸＤＳ：Ｅｘｔｅｎｄｅ ｄ Ｄａｔａ Ｓｅｒｖｉｃｅ）およびスターサイト（Ｓｔａｒｓｉｇｈｔ：登 録商標）などのサービスは、テレビジョンの画面に表示されない（帰線消去され る）所定の水平ライン期間にテレビジョン受像機にデータを伝送する。テレビジ ョン受像機は、信号処理装置またはデコータ、例えば、補助情報成分を取り出す マイクロプロセッサ、マイクロコンピュータあるいはマイクロコントローラを含 んでいる。１つの例はクローズド・キャプション・デコーダである。これまで、 テレビジョン信号の補助情報成分は主としてテキスト（ｔｅｘｔ）およびコント ロール・キャラクタ（ｃｏｎｔｒｏｌ ｃｈａｒａｃｔｅｒ）から成っている。 クローズド・キャプション、拡張データ・サービスおよびスターサイトのデータ 用に使用されるようなデータ・プロトコルを使用して、テレビジョン信号の補助 情報成分を介してグラフィックス・データを送信することも提案されている。 このようなシステムで、テレビジョン受像機内のグラフィカル・オンスクリー ン表示システムはグラフィック画像（ｇｒａｐｈｉｃ ｉｍａｇｅ）を表す信号 を送信機から受信する。グラフィック画像は画素（ピクセル）のアレイに区切ら れている。画素アレイは所定数の行を含み、各行は所定数の画素を含んでいる。 画像を表す信号は、アレイ内のそれぞれの画素の色を表す順次の（ｓｅｑｕｅｎ ｔｉａｌ）データ値を含んでいる。各順次のデータ値はカラーパレット内の位置 を指す。カラーパレット内の位置は、それに対応する画素に望まれる色を表すデ ータを含んでいる。色を表すデータはテレビジョン受像機内のオンスクリーン表 示用コントローラで処理され、望まれる色の画素を表示するようにテレビジョン 受像機を調整する。 例えば、スターサイト・システムは、テレビ画面上にグラフィック画像を発生 できる。これらの画像はほぼ正方形の画素のアレイから成り、各画素はテレビジ ョンの走査線２本分の高さを有する。アスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ ）３：４を有する典型的なＮＴＳＣ方式のテレビ画面の有効面積は約８６，４０ ０（２４０ｘ３６０）個の画素で満たすことができる。スターサイト・データの ような補助画像は、クローズド・キャプションに類似した、比較的低い帯域幅の プロトコルを使用して伝送されるので、全画面のグラフィック画像を伝送するの に要する時間は許容されないほど長くなる。従って、グラフィック画像の最大寸 法は、画面の面積の５％以下に制限され、これによって、許容される時間内に伝 送することができる。最近の提案は、各画素を表すデータを、その画素について 可能な１６色のうちの１つを指定する４ビットの２進値として伝送することを要 求している。受信された各データ値は１６色のカラーパレット内のアドレスを表 し、任意のグラフィック画像内で使用できる１６色のうちの指定された１つを表 すデータはすでに２進形式でカラーパレットに貯えられている。 現存するテレビジョン受像機、例えばトムソン・コンシューマ・エレクトロニ クス社製、の画面に表示されるクローズド・キャプション・テキストは、提案さ れたスターサイト・システムでグラフィック画像を作成するために提案された画 素と同じサイズの画素で構成される。クローズド・キャプション画像におけるＡ とかＷのような文字の斜めの字画が、テレビの画面上で少しぎざぎざで粗く見え ることはよく知られている。文字の斜めの字画を改善するために、このようなテ レビジョン受像機におけるテキストのオンスクリーン表示コントローラのハード ウエアが設計されており、これらの字画を滑らかにするために、通常の画素サイ ズの１／４の、小さい、丸みづけ（ｒｏｕｎｄｉｎｇ）画素、すなわち走査線１ 本の高さと通常の画素の１／２の幅を有する画素を発生し、対角線に沿って適正 に配置する。表示される文字画像を構成するのは、通常の前景（ｆｏｒｅｇｒｏ ｕｎｄ）画素と、文字の字画を構成する１色の、１／２サイズの、小さい、丸み づけ前景画素と、前景画素を取り巻く、別の色の「背景（ｂａｃｋｇｒｏｕｎｄ ）」画素である。丸みづけ画素は常に「前景」色で発生される。この操作は現在 のテキストのオンスクリーン表示コントローラで容易に行われる。これは、オン スクリーン表示コントローラは、文字が書かれているのを「知って（ｋｎｏｗ） 」おり、その文字が何であるかを「知って」おり、最も感じのよい文字画像を作 るために文字のどこに丸みづけドットを付加すべきかを「知って」いるからであ る。 しかしながら、グラフィカル画像（テキスト・キャラクタおよび他のグラフィ ック・オブジェクトを表す画像要素を含む）がテレビジョン受像機に伝送される と、オンスクリーン表示コントローラにはそのような知識がない。伝送された信 号で表されるグラフィックス画像の低い解像度では、滑らかにされ丸みをつけら れた感じのよい文字、あるいはグラフィック要素における他のエッジを発生する のに必要とされるレベルのデテールが得られない。しかしながら、提案されたグ ラフィカル・ディスプレイはエッジを適当に滑らかにすることからも利益を得る 。最良の結果を得るために、丸みづけ画素を発生させるための規則はグラフィッ クスについては、より一層複雑である。何故ならば、一般に２色以上が関与して おり且つ「前景」と「背景」のコンセプト（ｃｏｎｃｅｐｔ）が適切でないかも しれない。また、丸みづけが望ましくない状況もある。 発明の概要 本発明を組み込むグラフィカル・オンスクリーン表示システムは、テレビジョ ン信号の補助情報成分を処理すると共に、グラフィカル画像内にテキストのエッ ジまたは他のグラフィカル・エッジが存在することを判断するエッジ検出装置を 含んでいる。このシステムは更に、エッジ・スムーザを含み、検出されたエッジ を滑らかにする（丸みをつける）べきかどうかを判断する。また、このシステム は、画素の形状について予備知識無しに、丸みづけ画素の適正な位置と色を自動 的に判断する。丸みづけ画素はカラーパレット内のどの色でもよい。 図面の簡単な説明 第１図と第２図は、本発明を理解するのに役立つ図である。 第３図と第４図は、本発明に使用されるカラーパレットを説明するメモリ配置 図である。 第５図と第６図は、本発明を理解するのに役立つ図である。 第７図は、本発明によるオンスクリーン表示コントローラの一部のブロック図 である。 第８図は、第７図に示すオンスクリーン表示コントローラの一部の実施例を、 一部はブロック図で、一部は論理回路で示すより詳細な図である。 第９図は、第８図に示すオンスクリーン表示発生装置の部分の動作を理解する のに役立つ波形図である。 発明の詳細な説明 第１図と第２図は、本発明を理解するのに役立つ図である。第１図と第２図は 、グラフィック画像を構成する画素アレイの一部１を示し、各画素は１個の正方 形で表される。第１図と第２図に示すアレイの部分は、１３行（ａ〜ｍ）から成 り、各行は９個の画素１〜９を含んでいる。図に示す画像部分は３つの色（カラ ー）を含んでいる。カラー１は斜交線で表され、カラー２は平行斜線で表され、 カラー３は斜線無しで示されている。グラフィカル・オンスクリーン表示コント ローラ（以下に詳しく述べる）によって適正な丸みづけの規則を適用することに より、このアレイは第２図に示すように表示することができる。カラー２とカラ −３との長い対角線の境界２は、１／４サイズの丸みづけ画素６（カラー２）を 発生させることにより滑らかにされ、カラー２の区域内にあるカラー１の短い対 角線は、丸みづけ画素８（カラー１）を発生させることにより滑らかにされる。 しかしながら、このアレイの右下にあるカラー３の４個の画素１０の場合、元の パターンを維持することが重要なので、丸みづけ画素を発生させてはならない。 最良の結果を得るために、このカラーパレット内で丸みづけ画素はどの色でもよ い。 上述のように、画像アレイ内の各画素の色は、受信された信号において、その 色を表すデータを含んでいるカラーパレット内で１６のエントリーの１つを示す ４ビットのベクトル（ｖｅｃｔｏｒ）で指定される。カラーパレット内の色は、 現行の要件に従って、ソフトウエアでカラーパレットの中にプレロードされるビ ット・パターンを含んでいる。これらのビット・パターンは受像機で自動的にプ レロードされるか、または送信地から、テレビジョン受像機で受信されるテレビ ジョン信号内のデータを介して、カラーパレットに供給される。例えば、カラー パレット内の各エントリーは６ビットを含み、そのうち２ビットは、赤、緑、青 の各色の成分（組み合わされて、その色で表示される画素を構成する）の大きさ を指定するために割り当てられる。 第３図と第４図は、本発明で使用されるカラーパレット２０を説明するメモリ 配置図である。第３図と第４図で、カラーパレット２０内の１６個の各エントリ ーは矩形で表され、アドレスは０からＦまで１６進法で表される。第３図で、カ ラー１（斜交線で示す）を表すデータはエントリーＣ内にあり、カラー２（平行 斜線で示す）を表すデータは２個のエントリー：エントリー９とエントリー５内 にあり（理由は以下に詳しく説明する）、カラー３（斜線無し）を表すデータは エントリー３内にある。 融通性のある丸みづけアルゴリズム、すなわち、エッジ（辺縁部）を滑らかに することを望むときは動作し、滑らかにすることを望まない場合には動作しない ようにするために、本発明はカラーパレット内の１６個のカラーエントリーを２ つのグループ、第３図と第４図でアドレス・グループ１およびアドレス・グルー プ２と称す、に分ける。本発明によれば、丸みづけ画素が発生されるのは、アド レス・グループ１内の１つの色を有する画素により形成されるエッジが検出され ると共に、それに隣接する画素がアドレス・グループ２内の１つの色を有すると きに限られる。それ以外のときは、丸みづけは行われない。第１図のアレイを説 明するカラーベクトルを第３図のカラーパレット２０の配列に関連づけることに より、第２図に示す望ましい表示（ディスプレイ）を発生することができる。 カラー２（平行斜線で示す）は、カラー３（斜線無し）と共に、滑らかにすべ きエッジ（対角線のエッジ２）を形成し、且つカラー３と共に、滑らかにすべき でない別のエッジ（ディスプレイ右下隅のパターン１０）を形成するので、カラ ー２のエントリーは、第３図に示すように、カラーパレット２０内のアドレス・ グループ１とアドレス・グループ２の両方に貯えられなければならない。特に、 パターン１０の周囲に丸みづけ画素を発生させないようにするために、パターン １０を取り囲むカラー２の画素：Ｊ６、Ｊ８、Ｋ７、１６、１８（第２図に＊印 で示す）は、受信された信号において、カラーパレット２０のアドレス５を示す ベクトルで示される。このエントリーはアドレス・グループ２内にあるので、こ れらの画素間ではオンスクリーン表示コントローラによる平滑化（エッジを滑ら かにすること）は発生されない。カラー２の残りの画素は、受信された信号にお いて、カラーパレット２０のアドレス９を示すベクトルで示される。このエント リーはアドレス・グループ１内にあり、カラー３に対するカラーパレットのエン トリーはアドレス・グループ２内にあるので、これらの画素間でオンスクリーン 表示コントローラにより平滑化が発生される。カラー１（斜交線）のすべての画 素は、受信された信号において、カラーパレット２０のアドレスＣを示すベクト ルで指定される。このエントリーはアドレス・グループ１内にあるので、カラー １とカラー２の画素間のエッジに沿って平滑化が発生される。 アレイの画素に割り当てられるすべての色に関わる丸みづけにおいて、最大の 融通性を与えるために、カラーパレット２０内の２つのグループに割り当てられ る色は、第４図に示すように、同じにすることもできる。第４図で、ｍ〜ｔまで の色は、カラーパレット２０のアドレス７〜０までにそれぞれ割り当てられると 共に、カラーパレット２０のアドレスＦ〜８にもそれぞれ割り当てられている。 このような配列で任意の画像内で使用される色の数は８である。望まれる動作モ ードを選択するために、平滑化アルゴリズムを可能または不能にするために使用 できるグローバルな制御ビットを、受信されたデータ中に含めることも可能であ る。 グラフィカル画像の内容はアプリオーに（ａｐｒｉｏｒｉ：直感的に、推定的 に、演繹的に）知られないので、グラフィカル・オンスクリーン表示発生器はエ ッジの位置を検出し、上述のように、それらのエッジが滑らかであるかどうか確 かめるために受信されたデータを分析しなければならない。第５図は、本発明の 動作を理解するのに役立つ図である。 第５図には、第１図と第２図に示すアレイ１の比較的小さい部分が示されてい る。個々の画素は、第５図の点線で示すように、上方の走査線は「奇数」ライン 、下方の走査線は「偶数」ラインと呼ばれる、隣接する２本の走査線の部分とし てディスプレイに表示される。グラフィカル画像の画素を表すデータが受信され 、それぞれの画素を表すカラーベクトルが、グラフィカル画像内の画素の位置と 対応するディスプレイ・メモリ内の位置に貯えられる。オンスクリーン表示コン トローラはディスプレイ・メモリからデータを取り出し、画素の境界における色 を変えるようにディスプレイを調整（ｃｏｎｄｉｔｉｏｎ）する。 第５図に関連して述べると、画素は実線で輪郭を示す正方形で表される。現在 表示されている画素はＷで表され、右隣の画素はＸで表されている。同様に、画 素Ｗと画素Ｘのすぐ上に表示される画素はそれぞれ、ＹａとＺａとして示され、 ＷとＸのすぐ下に表示される画素はそれぞれＹｂとＺｂとして示される。丸みづ け画素を発生するために、オンスクリーン表示コントローラはディスプレイを調 整して、画素を構成している２本の走査線のうちの１本における画素セルの中央 に色の変化を生じさせる。これは第５図で、奇数の走査線により発生される丸み づけ画素を表す点線の矩形Ｒｏと、偶数の走査線により発生される丸みづけ画素 を表す点線の矩形Ｒｅで示されている。これらの丸みづけ画素は、高さが通常の 画素の半分であるが、幅は通常の画素と同じである。これらの画素は通常の画素 幅の半分だけ水平方向に移動される。オンスクリーン表示発生器はディスプレイ を調整して、以下に述べるような或る一定の条件が満たされたときにのみ、丸み づけ画素ＲｏとＲｅを発生するようにする。 第６（ａ）図〜第６（ｄ）図は、２つの丸みづけ画素ＲｏまたはＲｅのうちの 適正な１つが発生されるために存在しなければならない条件を示している。第６ （ａ）図は、奇数走査線期間の間のエッジの検出および丸みづけに関するもので ある。例えば、第６（ａ）図に示す条件では、以下の場合に、丸みづけ画素を発 生することが要求される：（ａ）画素ＸおよびＹａについてカラーパレットのア ドレス・ベクトルが同じである：すなわち、画素ＸとＹａが同じ色（斜線で示す ）である場合；（ｂ）その色についてカラーパレットのアドレスがアドレス・グ ループ１（第３図または第４図）内にある場合；そして（Ｃ）画素Ｗについてカ ラーパレットのアドレスがアドレス・グループ２内にある場合。もし画素ＸとＹ ａの色が同じであれば、これは画素ＸとＹａと画素Ｗ間の、左上から右下に至る 対角線のエッジが検出されたことを示している。上述のように、もし画素ＸとＹ ａについてカラーパレット内のアドレスがアドレス・グループ１内にあり、且つ 画素Ｗのアドレスがアドレス・グループ２内にあれば、これは、丸みづけが起こ ることを示している。この場合、画素ＸおよびＹａと同じ色の丸みづけ画素Ｒｏ （斜線で示す）が発生される。第６（ａ）図に示すように、丸みづけ画素は、画 素ＸとＹａと画素Ｗ間のエッジを滑らかにする。これ以外の場合には、丸みづけ は起こらない。 第６（ｂ）図は偶数走査線期間の間のエッジ検出と丸みづけを示す。第６（ｂ ）図に示す条件では、以下の場合に、丸みづけ画素Ｒｅを発生することが要求さ れる：（ａ）画素ＸとＹｂについてカラーパレットのアドレス・ベクトルが同じ である；（ｂ）それらのカラーベクトルについてのアドレスがアドレス・グルー プ１内にある；そして（ｃ）画素Ｗについてカラーパレットのアドレスがアドレ ス・グループ２内にある。もし画素ＸとＹｂの色が同じであれば、これは画素Ｘ とＹｂと画素Ｗ間の右上から左下に至る対角線のエッジが検出されたことを示し ている。上述のように、もし画素ＸとＹｂについてカラーパレット内のアドレス がアドレス・グループ１内にあれば、これは丸みづけが起こることを示している 。この場合、画素ＸおよびＹｂと同じ色の丸みづけ画素Ｒｅが発生される。第６ （ｂ）図に示すように、丸みづけ画素は、画素ＸとＹｂと画素Ｗ間のエッジを滑 らかにする。これ以外の場合には、丸みづけは起こらない。 第６図（ｃ）も奇数走査線期間の間のエッジ検出および丸みづけに関するもの であるが、第６（ａ）図とは別の方向にエッジを検出する。第６（ｃ）図に示す 条件では、以下の場合に、丸みづけ画素Ｒｏを発生することが要求される：（ａ ）画素ＷとＺａについてカラーパレットのアドレス・ベクトルが同じである；（ ｂ）それらの画素についてカラーパレットのアドレスがアドレス・グループ１内 にある；そして（ｃ）画素Ｘについてカラーパレットのアドレスがアドレス・グ ループ２内にある。もし画素ＷとＺａが同じ色であれば、これは、画素ＷとＺａ と画素Ｘ間の右上から左下に至る対角線のエッジが検出されたことを示している 。上述のように、もし画素ＷとＺａについてカラーパレット内のアドレスがアド レス・グループ１内にあり、画素Ｘについてのアドレスがアドレス・グループ２ 内にあれば、これは丸みづけが起こることを示している。この場合、画素Ｗおよ びＺａと同じ色の丸みづけ画素Ｒｏが発生される。第６（ｃ）図に示すように、 この丸みづけ画素は画素ＷとＺａと画素Ｘ間のエッジを滑らかにする。それ以外 の場合、丸みづけは起こらない。 第６（ｄ）図も偶数走査線期間の間のエッジ検出および丸みづけに関するもの であるが、第６（ｂ）図とは異なる方向にエッジを検出する。第６（ｄ）図に示 す条件では、以下の場合に、丸みづけ画素Ｒｏを発生することが要求される：（ ａ）画素ＷとＺｂについてカラーパレットのアドレス・ベクトルが同じである； （ｂ）これらの画素についてカラーパレットのアドレスがアドレス・グループ１ 内にある；そして（ｃ）画素Ｘについてカラーパレットのアドレスがアドレス・ グループ２内にある。もし画素ＷとＺｂの色が同じであれば、これは、画素Ｗと Ｚｂと画素Ｘ間の左上から右下に至る対角線のエッジが検出されたことを示して いる。上述のように、もし画素ＷとＺｂについてカラーパレット内のアドレスが アドレス・グループ１内にあり、且つ画素Ｘについてのアドレスがアドレス・グ ループ２内にあれば、これは丸みづけが起こることを示している。この場合、画 素ＷおよびＺｂと同じ色の丸みづけ画素Ｒｅが発生される。第６（ｄ）図に示す ように、丸みづけ画素は、画素ＷとＺａと画素Ｘ間のエッジを滑らかにする。こ れ以外の場合には、丸みづけは起こらない。 第６（ａ）および（ｃ）図に関して述べると、奇数走査線期間の間、上部で隣 接する画素（ＹａとＺａ）のアドレス・ベクトルが現在の走査線内の画素（Ｗと Ｘ）と比較されることが分かる。第６（ｂ）および（ｄ）図に関して述べると、 偶数走査線期間の間、下部で隣接する画素（ＹｂとＺｂ）のアドレス・ベクトル が現在の走査線内の画素（ＷとＸ）と比較される。従って、第６（ａ）〜（ｄ） 図に示す４つの規則は２つの規則にまとめられる。 第１の規則は画素ＸとＹ（奇数走査線期間の間はＹａ、偶数走査線期間の間は Ｙｂ）と画素Ｗとの間のエッジを検出することに関するもので、第６（ａ）と（ ｂ）図に示されている。この規則では、以下の場合に、丸みづけ画素が発生され る：（ａ）画素Ｘについてのカラーパレットのベクトルが画素Ｙについてのもの と同じである場合；（ｂ）これらの画素についてカラーパレットのアドレスがア ドレス・グループ１内にある場合；そして（ｃ）画素Ｗについてのカラーパレッ トのベクトルがアドレス・グループ２内にある場合。第２の規則は画素ＷとＺ（ 奇数走査線期間の間はＺａ、偶数走査線期間の間はＺｂ）と画素Ｘとの間のエッ ジを検出することに関するもので、第６（ｃ）と（ｄ）図に示されている。この 規則では、以下の場合に、丸みづけ画素が発生される：（ａ）画素Ｗについての カラーパレットのベクトルが画素Ｚについてのものと同じである場合；ｂ）これ らの画素についてカラーパレットのアドレスがアドレス・グルプ１内にある場合 ；そして（ｃ）画素Ｘについてのカラーパレットのベクトルがアドレス・グルー プ２内にある場合。 再び第６図に関して、図示された実施例において、丸みづけ画素ＲｏとＲｅは 通常のフル・サイズの画素と同じ幅を持っているが、高さは走査線１本分、すな わち通常の画素の高さの１／２である。丸みづけ画素ＲｏとＲｅはフル・サイズ の画素の幅を持っているが、フル・サイズの画素幅の１／２だけ水平方向にずら されており、従って、隣接するフル・サイズの同じ色の画素と一部分が重なり合 う。従って、隣接するフル・サイズの画素と重なり合う１／２の部分は目に見え ず、表示される画像を実質的に変化させない。このような構成では、本発明によ るオンスクリーン表示発生器を実施するのに必要なハードウエアを簡略化するこ とができる。 第７図は、本発明によるオンスクリーン表示コントローラ１００の一部のブロ ック図である。第７図で、ディスプレイＲＡＭ１０２は、第１の４ビット・シフ トレジスタ１０４の入力端子に結合される第１の出力端子と、第２の４ビット・ シフトレジスタ１０６の入力端子に結合される第２の出力端子を備えている。第 １のシフトレジスタ１０４の出力端子は第３の４ビットシフトレジスタ１０８の 入力端子に結合されると共に、丸みづけ論理回路１１２のＸ入力端子に結合され る。第３のシフトレジスタ１０８の出力端子は丸みづけ論理回路１１２のＷ入力 端子に結合される。第２のシフトレジスタ１０６の出力端子は、第４の４ビット シフトレジスタ１１０の入力端子に結合されると共に、丸みづけ論理回路１１２ のＺ入力端子に結合される。第４のシフトレジスタ１１０の出力端子は丸みづけ 論理回路１１２のＹ入力端子に結合される。 丸みづけ論理回路１１２の出力端子はカラーパレット・メモリ１１４の入力端 子に結合される。カラーパレット・メモリ１１４の出力端子はディジタル／アナ ログ（Ｄ／Ａ）変換器およびディスプレイ駆動回路１１６の入力端子に結合され る。Ｄ／Ａ変換器およびディスプレイ駆動回路のそれぞれの出力端子はカラー信 号Ｒ、Ｇ、Ｂを発生する。これらの信号は、例えば、テレビジョンの受信回路（ 図示せず）からの、受信されたテレビジョン・ビデオ信号を表す他のＲ、Ｇ、Ｂ カラー信号と合成され、合成された信号は、これらの信号で表される合成された 画像を再生できる表示（ディスプレイ）装置（図示せず）に結合される。 デコーダ１１７は、データ（例えば、クローズド・キャプション・データおよ びグラフィック・データ）をビデオ信号ＶＩＤ ＩＮの補助情報成分から取り出 す。信号ＶＩＤ ＩＮは、ＮＴＳＣ互換性信号のようなアナログ・テレビジョン 信号、あるいはディレクＴＶ（ＤｉｒｅｃＴＶ：登録商標）サービスから供給さ れる、ディジタル直接衛星放送信号のようなディジタル・ビデオ信号である。Ｎ ＴＳＣ信号の場合、補助情報成分は、ＮＴＳＣ互換性信号における垂直帰線消去 期間内のライン期間の間に含められる。ディジタル衛星放送信号のようなディジ タル・ビデオ信号では、補助情報は、補助情報データ・ストリームに関連するデ ータ・パケット内に含められる。第７図に示すデコーダ１１７および他の特徴の 幾つかまたはすべては、マイクロコントローラまたはマイクロコンピュータのよ うな集積回路内に含められる。 また第７図において、ローディング（ｌｏａｄｉｎｇ）論理回路１１８は、デ コーダ１１７により補助情報成分から取り出されるグラフィックス・データのよ うなデータを受信するように結合される入力を有する。ローディング論理回路１ １８は、カラーパレット・メモリ１１４およびディスプレイＲＡＭ１０２の対応 する書込み制御入力端子に結合されるそれぞれの出力端子を備える。ＲＡＭアド レスおよび制御論理回路１２０は、ディスプレイＲＡＭ１０２の第１と第２のア ドレス入力端子および読出し制御入力端子に結合される。クロック入力端子は、 受信されたテレビジョン信号に同期するクロック信号源（図示せず）に結合され る。これらのクロック信号は、受信されたテレビジョン信号の同期成分に同期す る信号、および画素（ドット）ディスプレイ・クロックを含んでいる。クロック 信号入力端子は、ＲＡＭアドレスおよび制御論理回路１２０のそれぞれのクロッ ク入力端子、第１、第２、第３、第４のシフトレジスタ１０４、１０６、１０８ 、１１０、および丸みづけ論理回路１１２に結合される。クロック信号入力端子 は、第７図に示す他の要素にも結合され、またオンスクリーン表示コントローラ １００に図示されていない他の要素にも結合される。 動作を説明すると、第７図のオンスクリーン表示発生器１００が実施されるテ レビジョン受像機はグラフィカル・オンスクリーン表示画像データ（例えば、画 素カラー・データおよび／またはカラーパレット・データ）を、受信したテレビ ジョン信号からデコーダ１１７を介して受け取り、ローディング論理回路１１８ の制御の下に、カラーパレット・データをカラーパレット・メモリ１１４に貯え る（ロードする）と共に、そのオンスクリーン表示画像を表す画素カラー・ベク トル・データをディスプレイＲＡＭ１０２内の所定の場所に貯える。上述のよう に、そして第６図に示すように、第７図に示すオンスクリーン表示発生器１００ は、隣接する４個の画素：Ｗ、Ｘ、ＹａまたはＹｂ、そしてＺａまたはＺｂにつ いて画素のカラー・ベクトルを分析する。従って、オンスクリーン表示発生器１ ００は、奇数走査期間の間、画素Ｗ、Ｘ、そしてＹａとＺａ、または偶数走査期 間の間、ＹｂとＺｂに関連する４個の４ビット・カラーパレット・アドレス・ベ クトルが同時に得られることを要求する。ＲＡＭアドレスおよび制御論理回路１ ２０から発生される２個の多ビット・アドレス信号Ａ１とＡ２はディスプレイＲ ＡＭ１０２に供給される。 第１のアドレス信号Ａ１は、画素クロック信号でクロック制御されるＲＡＭア ドレスおよび制御論理回路１２０内の第１のカウンタ（図示せず）によって発生 される。この信号は、現在の画素を、ディスプレイＲＡＭ１０２内のその記憶場 所から取り出すようにディスプレイＲＡＭ１０２を調整する。第２のアドレス信 号Ａ２は第２のカウンタ（図示せず）によって発生され、現在の画素と縦方向に 隣接する画素を、ディスプレイＲＡＭ１０２内のその記憶場所から取り出すよう にディスプレイＲＡＭ１０２を調整する。ＲＡＭアドレスおよび制御論理回路１ ２０は更に、現在の走査線が奇数走査線であるか偶数走査線であるかを判定する 、テレビジョン受像機の同期回路（図示せず）からの信号Ｏ／Ｅに応答する。奇 数走査線の期間の間、第２のアドレス信号Ａ２は縦方向に隣接する画素を、現ラ インの上のラインから取り出すようにディスプレイＲＡＭ１０２を調整する。偶 数走査線の期間の間、第２のアドレス信号Ａ２は、縦方向に隣接する画素を現ラ インの下のラインから取り出すようにディスプレイＲＡＭ１０２を調整する。 現ラインからの画素データは、第１のシフトレジスタ１０４に結合されるディ スプレイＲＡＭ１０２の第１の出力端子Ｏ１から発生される。縦方向に隣接する 走査線（奇数走査線については上のライン、偶数走査線については下のライン） からの画素データは、第２のシフトレジスタ１０６に結合されるディスプレイＲ ＡＭ１０２の第２の出力Ｏ２から発生される。第１と第２のシフトレジスタ１０ ４と１０６は、ディスプレイＲＡＭ１０２から取り出された画素をバッファ（ｂ ｕｆｆｅｒ）する。もし、ディスプレイＲＡＭ１０２からの出力信号が十分なド ライブ能力を備え且つ適正なタイミングを備えているならば、第７図に示す以外 の構成を使用することもできる。例えば、ＲＡＭ１０２の出力信号が適正なドラ イブおよびタイミング特性を有するならば、第１と第２のシフトレジスタ１０４ と１０６を省略することもでき、ディスプレイＲＡＭ１０２の出力は直接、第３ と第４のシフトレジスタ１０８と１１０の入力端子、および丸みづけ論理回路１ １２に結合できる。 第１と第２のシフトレジスタ１０４と１０６の出力端子は、現在の画素と次の 水平方向の画素と垂直方向に隣接する画素をバッファしパイプラインしたものを 発生する。第５図と第６図に関し、これらの画素はそれぞれ、Ｘ画素とＺ画素（ 奇数走査線ではＺａ、偶数走査線ではＺｂ）である。第３と第４のシフトジスタ １０８と１１０はそれぞれ、１画素期間だけ遅延された画素を発生する。これら の画素はＷ画素とＹ画素（奇数走査線ではＹａ、偶数走査線ではＹｂ）である。 第１、第２、第３、第４のシフトレジタ１０４、１０６、１０８、１１０はそれ ぞれ、組み合わされて、ディスプレイＲＡＭ１０２内の適当な記憶場所から画素 のカラー・ベクトル・データを取り出し、このデータを、丸みづけ論理回路１１ ２で同時に利用できるようにする。 丸みづけ論理回路１１２は、シフトレジスタ１０４、１０６、１０８、１１０ を介してディスプレイＲＡＭ１０２からの画素データＷ、Ｘ、Ｙ、Ｚを、第６図 に示すように且つ以下に詳しく述べるように分析する。次に、丸みづけ論理回路 １１２はカラーパレット・メモリ１１４のための制御信号を発生する。制御信号 は、受信されたグラフィック画像と丸みづけ画素（丸みづけが適切な場合）を表 すカラー信号を発生させるようにカラーパレット・メモリを調整する。カラーパ レット・メモリ１１４は、丸みづけ論理回路１１２からの制御信号に応答して適 切なカラー信号Ｒ、Ｇ、Ｂを発生する。これらのカラー信号は、受信されたテレ ビジョン番組の画像を表すＲ、Ｇ、Ｂ信号と組み合わされて、合成された画像を 発生する。 第８図は、第７図に示す丸みづけ論理回路１１２の実施例を一部はブロック図 で、一部は論理回路で示す、より詳細な図である。第８図で、太線は多ビットデ ィジタル信号ラインを、細線は１ビット・ディジタル信号ラインまたはクロック 信号ラインを表す。第８図は、丸みづけ論理回路１１２のゲート構成を示し、丸 みづけ画素ＲｏまたはＲｅ（第６図に示す）を、画素データＷ、Ｘ、Ｙ、Ｚに基 づいて発生すべきかどうかを決定する。 第８図で、入力端子Ｗ、Ｘ、Ｙ、Ｚは、画素Ｗ、Ｘ、Ｙ、Ｚについてそれぞれ ４ビットのカラーパレット・アドレス信号、Ｗ［３．．０］、Ｘ［３．．０］、 Ｙ［３．．０］、Ｚ［３．．０］を受信する。入力端子Ｗの４ビットすべては第 １のマルチプレクサ２０２の第１のデータ入力端子Ａに結合され、そして第２の マルチプレクサ２０４の第１のデータ入力端子Ａに結合される。入力端子Ｘの４ ビットすべては第１のマルチプレクサ２０２の第２のデータ入力端子Ｂに結合さ れる。第１のマルチプレクサ２０２の出力端子はラッチ２０６の入力端子Ｉに結 合される。ラッチ２０６の出力端子Ｏは、第２のマルチプレクサ２０４の第２の データ入力端子Ｂに結合される。第２のマルチプレクサ２０４の出力端子は丸み づけ論理回路１１２の出力端子に結合され、この出力端子はカラーパレット・メ モリ１１４（第７図）の制御入力端子に結合される。 入力端子Ｗの最下位ビットＷ０は第１の排他的オアゲート２０８の第１の入力 端子に結合され、入力端子Ｚの最下位ビットＺ０は第１の排他的オアゲート２０ ８の第２の入力端子に結合される。同様に、ビットＷ１とＺ１は第２の排他的オ アゲート２１０のそれぞれの入力端子に結合され、ビットＷ２とＺ２は第３の排 他的オアゲート２１２のそれぞれの入力端子に結合され、ビットＷ３とＺ３は第 ４の排他的オアゲート２１４のそれぞれの入力端子に結合される。画素Ｚの最上 位ビットＺ３はナンドゲート２１６の第１の入力端子にも結合される。画素Ｘの 最上位ビットＸ３はインバータ２１８の入力端子にも結合される。インバータ２ １８の出力端子はナンドゲート２１６の第２の入力端子に結合される。 第１、第２、第３、第４の排他的オアゲート２０８〜２１４およびナンドゲー ト２１６は、５入力ノアゲート２２０の、対応する入力端子に結合される。第１ 、第２、第３、第４の排他的オアゲート２０８〜２１４、ナンドゲート２１６、 インバータ２１８およびノアゲート２２０の組合わせは、第１の組合わせ論理回 路２５０を形成し、これは４ビットのＷ画素とＺ画素データ信号とＸ画素の最上 位ビットを入力として取り入れ、ノアゲート２２０から１ビットの出力信号Ｒｗ を発生する。 ノアゲート２２０の出力端子は、２入力ノアゲート２２２の第１の入力端子に 結合されると共に、第１のマルチプレクサ２０２の選択入力端子Ｓに結合される 。ノアゲート２２２の出力端子はＤ型フリップ−フロップ２２４の入力端子Ｄに 結合される。Ｄ型フリップ−フロップ２２４の出力端子Ｑは第２のマルチプレク サ２０４の選択入力端子Ｓに結合される。 第２の組合わせ論理回路２７０は第１の組合わせ論理回路２５０と同じ構成で あり、第８図で１ブロックでのみ示されている。ＸおよびＹ入力端子はそれぞれ の第１および第２の入力端子に結合され、Ｘ入力端子の最上位ビットＸ３は第２ の組合わせ論理回路２７０の第３の入力端子に結合される。第２の組合わせ論理 回路２７０の出力端子は信号Ｒｘを発生し、信号Ｒｘはノアゲート２２２の第２ の入力端子に結合される。クロック信号の入力端子は第２のインバータ２２６の 入力端子に結合される。第２のインバータ２２６の出力端子は、Ｄ型フリップ− フロップ２２４とラッチ２０６のそれぞれのクロック入力端子に結合される。 動作を説明すると、対を成す組合せ論理回路２５０と２７０はそれぞれ、２つ の画素のカラー・パレット・アドレスについて、第１、第２、第３、第４の排他 的オアゲート２０８〜２１４とノアゲート２２０（論理回路２５０の）によって 形成される、４ビット同等検出器（第８図で破線で示す）と；比較されている２ つの画素のカラー・パレット・アドレスがアドレス・グループ１内にあるかそし て空間的に隣接する画素（第６図に示す）のアドレスがアドレス・グループ２内 にあるかを判断するために、インバータ２１８とナンドゲート２１６とノアゲー ト２２０（組み合わせ論理回路２５０の）によって形成される、１ビット比較器 とを含んでいる。第１の組合わせ論理回路２５０に関して、もしＷ０ビットがＺ ０ビットと等しければ、第１の排他的オアゲート２０８は論理“０”信号を発生 し、そうでなければ、論理“１”信号を発生する。第２、第３、第４の排他的オ アゲート２１０〜２１４も同様に動作する。もしＷ画素とＺ画素のすべての対応 するビットが同じである、すなわち、Ｗ画素とＺ画素が同じ色であれば、４つの 排他的オアゲート２０８〜２１４はすべて論理“０”信号を発生する。 再び第３図と第４図に関連して説明すると、画素のカラー・パレット・アドレ スの最上位ビットは、その画素がどのアドレス・グループに属しているかを示す 。もしカラー・パレット・アドレスの最上位ビット（ビット３）が論理“０”信 号であれば、そのアドレスは０〜７の範囲にあり、その画素はアドレス・グルー プ２内にある。もしカラー・パレット・アドレスの最上位ビットが論理“１”信 号であれば、そのアドレスは８〜Ｆの範囲にあり、その画素はアドレス・グルー プ１内にある。 再び第８図に関連して説明すると、上述のように、もし画素Ｘのカラー・パレ ットのアドレスがアドレス・グループ２内にあり、画素Ｗと画素Ｚのカラー・パ レット・アドレスがアドレス・グループ１内にあれば、丸みづけが起こり、そう でなければ丸みづけは起こらない。画素Ｚの最上位ビットＺ３が論理“１”信号 である（画素Ｚのカラー・パレット・アドレスがアドレス・グループ１内にある ことを示す）とき、そして画素Ｘの最上位ビットＸ３が論理“０”信号である（ 画素Ｘのカラー・パレット・アドレスがアドレス・グループ２内にあることを示 す）とき、インバータ２１８とナンドゲート２１６の組合わせは論理“０”信号 を発生する。上述のように、これは丸みづけが起こることを示している。それ以 外のときは、インバータ２１８とナンドゲート２１６の組合わせは論理“１”信 号を発生する。 第１、第２、第３、第４の排他的オアゲート２０８〜２１４およびナンドゲー トがすべて論理“０”信号である（画素Ｗと画素Ｚが同じ色であり、アドレス・ グループ１内にあり、且つ画素Ｘのカラー・パレット・アドレスがアドレス・グ ループ２内にあることを示す）とき、ノアゲートは論理“１”信号Ｒｗを発生す る。これは、第６（ｃ）図に示す奇数走査線期間の間の状態、および第６（ｄ） 図に示す偶数走査線期間の間の状態に相当する。これは、丸みづけ画素が発生さ れることを示している。それ以外のとき、ノアゲート２２０は論理“０”信号を 発生し、丸みづけ画素が発生されないことを示す。 第２の組合わせ論理回路２７０の第１、第２、第３、第４の排他的オアゲート （図示せず）およびナンドゲート（図示せず）からの信号がすべて論理“０”で ある（Ｘ画素とＹ画素が同じ色であり、アドレス・グループ１内にあり、画素Ｗ のカラー・パレット・アドレスがアドレス・グループ２内にあることを示してい る）とき、組合わせ論理回路２７０も同様に動作し、論理“１”信号Ｒｘを発生 する。これは、第６（ａ）図に示す奇数走査線期間の間の状態に相当し、そして 第６（ｂ）図に示す偶数走査線期間の間の状態に相当する。これは丸みづけ画素 が発生されることを示す。それ以外のときは、組合わせ論理回路２７０のノアゲ ート（図示せず）は論理“０”信号を発生し、丸みづけ画素が発生されないこと を示す。従って、組合わせ論理回路２５０と２７０は、グラフィカル・オンスク リーン表示画像のエッジの存在を検出し、そのエッジを滑らかにするために、丸 みづけ画素を発生すべきかどうか判断する。 第８図に示す丸みづけ論理回路１１２の残りの部分は、必要なときに動作して 、丸みづけ画素を発生する。組合わせ論理回路２５０によって論理“１”信号Ｒ ｗが発生されたとき、丸みづけ画素は画素Ｗと同じ色である（第６（ｃ）図と第 ６（ｄ）図参照）。組合わせ論理回路２７０によって論理“１”信号Ｒｘが発生 されたとき、第１のマルチプレクサ２０２は、その出力端子にＷ入力端子を結合 させるように調整され、Ｒｗ信号が論理“０”信号であるとき、第１のマルチプ レクサ２０２は、その出力端子にＸ入力端子を結合させるように調整される。従 って、第１のマルチプレクサ２０２の出力端子は、丸みづけ画素につける色（も し必要であれば）を表す信号を発生する。 第９図は、第８図に示す丸みづけ論理回路１１２の残りの部分の動作を理解す るのに役立つ波形図である。第９図に示す波形で、信号Ｒｗが１画素期間の間有 効となるための適正な条件が示されている。これは画素ｈ７（第１図）を取り囲 む近辺に相当する。第９図の最上部の波形ＤＣは、丸みづけ論理回路１１２（第 ８図）のクロック入力端子からの画素（ドット）クロックである。第９図から分 かるように、新しい画素は、ドット・クロック（ｄｏｔ ｃｌｏｃｋ）信号ＤＣ の各立上り縁で発生される。第９図で第２の波形ＤＣ^*は第２のインバータ２２ ６からの、反転されたドット・クロックＤＣである。 第３の波形は、画素ＷとＺのストリームである。この画素ストリーム内の順次 的各画素は矩形で表されている。矩形内の１６進法の数は、その画素の色を表示 するカラー・パレットのアドレスである。第３の波形図に示す画素の下の座標値 は、第１図に示す画素に対応している。一般的な条件下では、２つの画素ストリ ームＷとＺは同じである必要はない。しかしながら、この例では、第１図に例示 する近辺におけるＷとＺの画素ストリームは同じであり、第９図では１つの波形 で表されている。第４の波形はＸ画素のストリームであり、Ｗ画素とＺ画素のス トリームと同じように図示されている。 第５の波形はノアゲート２２０（第８図）からの出力信号Ｒｗである。第６の 波形はＤ型フリップ−フロップ２２４からの出力信号Ｓｗである。第７の波形は 、第２のマルチプレクサ２０４の出力端子からカラー・パレット・メモリ１１４ に供給されるカラー・パレット・アドレス信号である。 通常の動作（すなわち、丸みづけ画素が発生されていないとき）は、第９図の 第１の全画素期間（ｆｕｌｌ ｐｉｘｅｌ ｐｅｒｉｏｄ）に示されている。通 常動作の間、第１と第２の組合わせ論理回路２５０と２７０からの出力信号はい ずれも論理“０”信号である。従って、ノアゲート２２２からの出力信号は論理 “１”信号である。ノアゲートからの論理“１”信号は、反転されたドット・ク ロック信号ＤＣ^*の立上り縁でＤ型フリップ−フロップ２２４を通過する。Ｄ型 フリップ−フロップ２２４の出力端子Ｑからの遅延された論理“１”信号に応答 して、第２のマルチプレクサ２０４はその第１の入力端子Ａ（画素Ｗを表す信号 を運ぶ）をその出力端子に結合させる。従って、通常動作の間、カラー・パレッ ト・メモリ１１４に供給される信号は、パイプラインされた状態で、画素Ｗを表 している。 以下の説明のために、現在の走査線は奇数走査線であると仮定する。第９図の 波形および第１図と第６（ｃ）図に示す画像部分（第９図に示す第２の全画素期 間における）について述べると、画素Ｗと画素Ｃのカラー・パレット・アドレス はＣ、すなわち、カラー１（斜交線で示す）であり、画素Ｘのカラー・パレット ・アドレスは５、すなわち、カラー２（平行斜線で示す）である。第１図に関し て述べると、これが起こるのは、現在の画素Ｗがｈ６、次の画素Ｘがｈ７、そし て縦方向に隣接する画素Ｚがｇ７（現ラインの上のラインから）のときである。 この位置は第１図に太線で輪郭が描かれており、第６（ｃ）図に対応している。 画素Ｗと画素Ｚは同じカラー・パレット・アドレス（アドレスＣ）を持ってい るので、第１、第２、第３、第４の排他的オアゲート２０８、２１０、２１２、 ２１４はすべて論理“０”信号を発生する。画素Ｗと画素Ｚはアドレス・グルー プ１（アドレスＣ）内にあり、画素Ｘはアドレス・グループ２（アドレス５）内 にあるので、ナンドゲート２１６も論理“０”信号を発生する。従って、ノアゲ ート２２０は第９図に示すように、信号Ｒｗに対して論理“１”信号を発生する 。これにより、上述のように、第１のマルチプレクサ２０２はその出力端子に画 素信号を結合させるように調整される。ラッチ２０６は、１／２画素期間後に、 反転された画素（ドット）クロックＤＣ^*によりクロック制御される。Ｗ画素信 号は、次の画素期間の半ばまで、ラッチ２０６の出力端子に留まっている。 これと同時に、ノアゲート２２２は論理“０”信号を発生する。反転されたド ット・クロック信号ＤＣ^*の次の前縁で、ノアゲート２２２からの論理“０”信 号はＤ型フリップ−フロップ２２４を通してクロック制御される（第９図に波形 Ｓｗで示す）。Ｓｗ信号により、第２のマルチプレクサ２０４は、その入力端子 Ａ（ラッチ２０６の出力に結合され、値Ｃをとる）をその出力端子に結合させる ように調整される。Ｓｗ信号は反転されたドット・クロック信号ＤＣ^*の次の前 縁まで（そのとき、ノアゲート２２２からの出力は論理“１”信号である）論理 “０”信号のままである。これによって、第２のマルチプレクサ２０４はその出 力端子へ、Ｗ画素入力端子からの信号を結合させるように調整され、そして再び 通常動作となる。 その結果、カラーパレット内のアドレスＣに貯えられた丸みづけ画素の色は、 アドレス５に貯えられた色の、次の画素の中程まで「拡張（ｓｔｒｅｔｃｈ）」 される。このようにして、１つの丸みづけ画素が発生され、その結果生じるパタ ーンは、第１図に輪郭を示す部分に対応する第２図の部分に、そして第６（ｃ） 図に示されている。 図面とそれに対応する上記の詳細な説明は、グラフィカル・オンスクリーン表 示において丸みをつけらされたエッジ（辺縁部）を有利に発生することができる １つの実施例を図示し記載している。しかしながら、当業者は、受信されたオン スクリーン表示画像データについて同じような画像強調を遂行する他の実施例も 設計し製作できることを理解するであろう。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１１月２５日（１９９８．１１．２５） 【補正内容】 ｕｎｄ）画素と、文字の字画を構成する１色の、１／２サイズの、小さい、丸み づけ前景画素と、前景画素を取り巻く、別の色の「背景（ｂａｃｋｇｒｏｕｎｄ ）」画素である。丸みづけ画素は常に「前景」色で発生される。この操作は現在 のテキストのオンスクリーン表示コントローラで容易に行われる。これは、オン スクリーン表示コントローラは、文字が書かれているのを「知って（ｋｎｏｗ） 」おり、その文字が何であるかを「知って」おり、最も感じのよい文字画像を作 るために文字のどこに丸みづけドットを付加すべきかを「知って」いるからであ る。テキスト文字を表示でき、且つ貯えられたグラフィックス「プリミティブズ ：“Ｐｒｉｍｉｔｉｖｅｓ”」を使用してグラフィックスを表示できるディスプ レイ・システムの一例は、ＥＰ０６５１５７１に記載されている。斜めエッジに 丸みをつける（滑らかにする）ディスプレイ・システムの一例は、Ｎ．Ｆ．ハー リィ（Ｈｕｒｌｅｙ）氏の「単一チップ・ライン２１キャプショニング・デコー ダ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＣｏｎｓｕｍｅｒ Ｅｌｅｃ ｔｒｏｎｉｃｓ、第３８巻、第３号（２６１〜２６７頁）に記載されている。 しかしながら、グラフィカル画像（テキスト・キャラクタおよび他のグラフィ ック・オブジェクトを表す画像要素を含む）がテレビジョン受像機に伝送される と、オンスクリーン表示コントローラにはそのような知識がない。伝送された信 号で表されるグラフィックス画像の低い解像度では、滑らかにされ丸みをつけら れた感じのよい文字、あるいはグラフィック要素における他のエッジを発生する のに必要とされるレベルのデテールが得られない。しかしながら、提案されたグ ラフィカル・ディスプレイはエッジを適当に滑らかにすることからも利益を得る 。最良の結果を得るために、丸みづけ画素を発生させるための規則はグラフィッ クスについては、より一層複雑である。何故ならば、一般に２色以上が関与して おり且つ「前景」と「背景」のコンセプト（ｃｏｎｃｅｐｔ）が適切でないかも しれない。また、丸みづけが望ましくない状況もある。 発明の概要 本発明を組み込むグラフィカル・オンスクリーン表示システムは、テレビジョ ン信号の補助情報成分を処理すると共に、グラフィカル画像内にテキストのエッ ジまたは他のグラフィカル・エッジが存在することを判断するエッジ検出装置を 含んでいる。このシステムは更に、エッジ・スムーザを含み、検出されたエッジ を滑らかにする（丸みをつける）べきかどうかを判断する。また、このシステム は、画素の形状について予備知識無しに、丸みづけ画素の適正な位置と色を自動 的に判断する。丸みづけ画素はカラーパレット内のどの色でもよい。 図面の簡単な説明 第１図と第２図は、本発明を理解するのに役立つ図である。 請求の範囲 １．第１のグループの色を表すデータを貯える第１のグループの記憶場所および 第２のグループの色を表すデータを貯える第２のグループの記憶場所を備えるメ モリであって、第１の色を表すデータが前記第１および第２の各グループの記憶 場所に貯えられるメモリと、 テレビジョン信号の補助情報成分内に含まれる、グラフィカル・オンスクリー ン表示画像を表すデータを取り出すデコーダであって、グラフィカル・オンスク リーン表示画像を表すデータは、グラフィカル・オンスクリーン表示画像におけ る画素の色を示すためにメモリ内の記憶場所のアドレスを表すデータを含んでい るデコーダと、 オンスクリーン表示画像を表すデータを処理して、グラフィカル・オンスクリ ーン表示画像内で第１のグループの第１の色の画素と第２のグループの第２の色 の画素との間のエッジを検出するエッジ検出器と、 デコーダとエッジ検出器に結合され、第１の構成の第１と第２のグループの記 憶場所に貯えられるデータで表される第１と第２の色に応答して、滑らかにされ たエッジの有るオンスクリーン表示画像を表す信号を発生すると共に、第２の構 成の第１と第２のグループの記憶場所に貯えられるデータで表される第１と第２ の色に応答して、滑らかにされたエッジの無いオンスクリーン表示画像を表す信 号を発生するエッジ・スムーザとから成る、オンスクリーン表示（ＯＳＤ）シス テム。 ２．第１の構成の第１と第２のグループの記憶場所が、第１と第２のグループの 記憶場所のうちの別々の記憶場所に貯えられるデータで表される第１と第２の色 に対応しており、そして第２の構成の第１と第２のグループの記憶場所が、第１ と第２のグループの記憶場所のうちの同一の記憶場所に貯えられるデータで表さ れる第１と第２の色に対応している、請求項１記載のシステム。 ３．請求項２記載のシステムであって、 グラフィカル・オンスクリーン表示画像が画素アレイで構成され、グラフィカ ル・オンスクリーン表示画像を表すデータがグラフィカル・オンスクリーン表示 画像内のそれぞれの画素を表すデータ値を含んでおり、 デコーダに結合され、第１および第２の画素グループの一方に含まれエッジを 形成する２つの隣接する画素および第１および第２の画素グループの他方に含ま れエッジを形成する前記２つの画素に隣接する１つの画素を表すそれぞれのデー タ値を同時に発生する回路を、前記システムが更に含み、 検出されたエッジを滑らかにすることが望まれるときを判断する回路が、 データ値を発生する前記回路に結合され、エッジを形成する２つの画素を表す データ値と、エッジを形成する前記２つの画素に隣接する画素を表すデータ値を 比較し、エッジを形成する前記２つの画素を表すデータ値と、エッジを形成する 前記２つの画素に隣接する前記画素を表すデータ値が所定の基準を満たすとき信 号を発生する比較器と、 前記データ値発生回路と比較器に結合され、エッジを形成する２つの画素を表 すデータ値と、エッジを形成する２つの画素に隣接する画素を表すデータ値が所 定の基準を満たすとき丸みづけ画素を表す信号を発生する回路とを含んでいる、 請求項２記載のシステム。 ４．前記丸みづけ画素を表す信号を発生する回路が、前記データ値発生回路と比 較器に結合される回路を含み、エッジを形成する２つの画素のうちの１つのデー タ値を有する、丸みづけ画素を表す信号を発生する、請求項３記載のシステム。 ５．画素アレイ内の各画素が所定の高さと幅を有し、前記丸みづけ画素を表す信 号を発生する回路が、前記データ値発生回路と比較器に結合される回路を含み、 画素アレイ内の画素の１／２の高さおよび画素アレイ内の画素と同じ幅を有し、 画素アレイ内の画素幅の１／２だけずらされる丸みづけ画素を表す信号を発生す る、請求項３記載のシステム。 ６．デコーダとエッジ・スムーザに結合され、再生オンスクリーン表示画像内で それぞれの画素の色を表す信号を発生するカラー・パレットを前記メモリが含み 、 グラフィカル・オンスクリーン表示画像を表すデータ値は、カラーパレット内 で前記第１および第２のグループ記憶場所に対応する第１と第２のアドレス・グ ループに区切られるアドレスであり、 比較器が、エッジを形成する２つの画素を表すデータ値のアドレス・グループ と、エッジを形成する２つの画素に隣接する画素を表すデータ値のアドレス・グ ループとを比較して、エッジを形成する２つの画素を表すデータ値のアドレスが 第１と第２のアドレス・グループの一方にあり、エッジを形成する２つの画素に 隣接する画素を表すデータ値のアドレスが前記第１と第２のアドレス・グループ の他方にあるとき、前記基準を示す信号を発生する、請求項３記載のシステム。 ７．データ値は、最上位ビットを有する多‐ビット・ディジタル・データ値であ り、カラーパレットのアドレスは、最上位ビッが論理“１”信号である第１のア ドレス・グループと最上位ビットが論理“０”信号である第２のアドレス・グル ープに区切られ、 比較器が、エッジを形成する２つの画素のうち１つを表すデータ値の最上位ビ ットと、エッジを形成する２つの画素に隣接する画素の最上位ビットを比較する 、請求項６記載のシステム。 ８．グラフィカル・オンスクリーン表示（ＯＳＤ）再生画像を表す信号を発生す る方法であって、 第１の色を含んでいる第１のグループの色を表すデータを第１のグループの記 憶場所に貯えるステップと、 第１の色を含んでいる第２のグループの色を表すデータを第２のグループの記 憶場所に貯えるステップと、 記憶場所のアドレスを表すデータを含んでいる、オンスクリーン表示画像を表 すデータをビデオ信号の補助情報成分から取り出して、グラフィカル・オンスク リーン表示画像内の画素の色を表示するステップと、 グラフィカル・オンスクリーン表示画像を表すデータを処理して、グラフィカ ル・オンスクリーン表示画像内で第１のグループの第１の色の画素と第２のグル ープの第２の色の画素との間のエッジを検出するステップと、 第１の構成の第１と第２のグループの記憶場所に貯えられるデータで表わされ ている第１と第２の色に応答して、滑らかにされたエッジの有るグラフィカル・ オンスクリーン表示画像を表す信号を発生し、第２の構成の第１と第２のグルー プの記憶場所に貯えられるデータで表されている第１と第２の色に応答して、滑 らかにされたエッジの無いグラフィカル・オンスクリーン表示画像を表す信号を 発生するステップとから成る、方法。 ９．第１の構成の第１と第２のグループの記憶場所が、第１と第２のグループの 記憶場所のうちの別々の記憶場所に貯えられるデータで表される前記第１と第２ の色に対応しており、そして第２の構成の第１と第２のグループの記憶場所が、 第１と第２のグループの記憶場所のうちの同一の記憶場所に貯えられるデータで 表される第１と第２の色に対応している、請求項８記載の方法。 １０．グラフィカル・オンスクリーン表示画像が画素アレイで構成され、受信さ れたグラフィカル・オンスクリーン表示画像を表すデータがグラフィカル・オン スクリーン表示画像内でそれぞれの画素を表すデータ値を含み、丸みをつけられ たエッジを発生することが望ましいかどうかを判断するステップを更に含み、該 ステップが、 エッジを形成する２つの隣接する画素を表すそれぞれのデータ値を比較するス テップと、 それぞれのデータ値が所定の基準を満たすと、丸みをつけられたエッジが望ま しいことを判断するステップとから成る、請求項９記載の方法。 １１．データ値は、各画素について望まれる色を表すデータを含んでいるカラー パレット内のアドレスを指し、カラーパレット内のアドレスは第１および第２の グループの記憶場所に対応する第１と第２のアドレス・グループに区切られてお り、それぞれのデータ値を比較するステップが、 隣接する２つの画素を表すデータ値のアドレス・グループを、第３の画素を表 すデータ値のアドレス・グループと比較するステップと、 隣接する２つの画素を表すデー値が第１と第２のアドレス・グループの１つに あり、第３の画素を表すデータ値が第１と第２のアドレス・グループの他の１つ にあると、丸みをつけられたエッジを発生することが望ましいことを判断するス テップとから成る、請求項１０記載の方法。 １２．画素アレイ内の各画素が所定の高さと幅を有し、滑らかにされたエッジを 発生するステップが、画素アレイ内の画素の１／２の高さと１／２の幅を有する 、エッジを滑らかにする画素を発生するステップから成る、請求項１１記載の方 法。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/208 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．テレビジョン信号の補助情報成分内に含まれる、グラフィカル・オンスクリ ーン表示画像を表すデータを取り出すデコーダと、 オンスクリーン表示画像を表すデータを処理して、グラフィカル・オンスクリ ーン表示画像内のエッジ（辺縁部）を検出するエッジ検出器と、 デコーダとエッジ検出器に結合され、エッジが検出されると、滑らかにされた エッジを有するオンスクリーン表示画像を表す信号を発生するエッジ・スムーザ （ｓｍｏｏｔｈｅｒ）とから成る、グラフィカル・オンスクリーン・ディスプレ イ（オンスクリーン表示）システム。 ２．デコーダに結合され、グラフィカル・オンスクリーン表示画像を表すデータ を処理して、オンスクリーン表示画像内に検出されたエッジを滑らかにすること が望ましいときを判断する回路を更に含む、請求項１記載のシステムであって、 エッジ・スムーザは、検出されたエッジを滑らかにすることが望ましいときを 判断する回路にも結合され、エッジが検出され、検出されたエッジを滑らかにす ることが望まれると、滑らかにされたエッジを有する再生オンスクリーン表示画 像を表す信号を発生する、前記システム。 ３．請求項２記載のシステムにおいて、 グラフィカル・オンスクリーン表示画像が画素アレイで構成され、グラフィカ ル・オンスクリーン表示画像を表すデータがグラフィカル・オンスクリーン表示 画像内のそれぞれの画素を表すデータ値を含んでおり、 デコーダに結合され、エッジを形成する２つの隣接する画素およびエッジを形 成する前記２つの画素に隣接する１つの画素を表すそれぞれのデータ値を同時に 発生する回路を、前記システムが更に含み、 検出されたエッジを滑らかにすることが望まれるときを判断する回路が、 データ値を発生する前記回路に結合され、エッジを形成する２つの画素を表す データ値と、エッジを形成する前記２つの画素に隣接する画素を表すデータ値を 比較し、エッジを形成する前記２つの画素を表すデータ値と、エッジを形成する 前記２つの画素に隣接する前記画素を表すデータ値が所定の基準を満たすとき信 号を発生する比較器と、 前記データ値発生回路と比較器に結合され、エッジを形成する２つの画素を表 すデータ値と、エッジを形成する２つの画素に隣接する画素を表すデータ値が所 定の基準を満たすとき丸みづけ画素を表す信号を発生する回路とを含んでいる、 請求項２記載のシステム。 ４．前記丸みづけ画素を表す信号を発生する回路が、前記データ値発生回路と比 較器に結合される回路を含み、エッジを形成する２つの画素のうちの１つのデー タ値を有する、丸みづけ画素を表す信号を発生する、請求項３記載のシステム。 ５．画素アレイ内の各画素が所定の高さと幅を有し、前記丸みづけ画素を表す信 号を発生する回路が、前記データ値発生回路と比較器に結合される回路を含み、 画素アレイ内の画素の１／２の高さおよび画素アレイ内の画素と同じ幅を有し、 画素アレイ内の画素幅の１／２だけずらされる丸みづけ画素を表す信号を発生す る、請求項３記載のシステム。 ６．デコーダとエッジ・スムーザに結合され、再生オンスクリーン表示画像内で それぞれの画素の色を表す信号を発生するカラー・パレットを更に含み、 グラフィカル・オンスクリーン表示画像を表すデータ値は、カラーパレット内 で第１と第２のアドレス・グループに区切られるアドレスであり、 比較器が、エッジを形成する２つの画素を表すデータ値のアドレス・グループ と、エッジを形成する２つの画素に隣接する画素を表すデータ値のアドレス・グ ループとを比較して、エッジを形成する２つの画素を表すデータ値のアドレスが 第１と第２のアドレス・グループの一方にあり、エッジを形成する２つの画素に 隣接する画素を表すデータ値のアドレスが前記第１と第２のアドレス・グループ の他方にあるとき、前記基準を示す信号を発生する、請求項３記載のシステム。 ７．エッジを形成する２つの画素を表すデータ値のアドレスが第１のアドレス・ グループ内にあり、エッジを形成する２つの画素に隣接する画素を表すデータ値 のアドレスが第２のアドレス・グループ内にあるとき、比較器が前記基準を示す 信号を発生する、請求項６記載のシステム。 ８．データ値は、最上位ビットを有する多‐ビット・ディジタル・データ値であ り、カラーパレットのアドレスは、最上位ビッが論理“１”信号である第１のア ドレス・グループと最上位ビットが論理“０”信号である第２のアドレス・グル ープに区切られ、 比較器が、エッジを形成する２つの画素のうち１つを表すデータ値の最上位ビ ットと、エッジを形成する２つの画素に隣接する画素の最上位ビットを比較する 、請求項６記載のシステム。 ９．請求項１記載のシステムにおいて、 グラフィカル・オンスクリーン表示画像が画素アレイで構成され、グラフィカ ル・オンスクリーン表示画像を表すデータがグラフィカル・オンスクリーン表示 画像内でそれぞれの画素の外観を表すデータ値を含み、 前記システムが更に、デコーダに結合され隣接する２つの画素を表すそれぞれ のデータ値を同時に発生する回路を含み、 エッジ検出器が、 データ値を発生する回路に結合され隣接する画素を表すそれぞれのデータ値を 比較する比較器と、 比較器に結合され、隣接する画素が同じ外観を有することを、隣接する画素を 表す比較器のデータが示すとエッジが検出されたことを示す信号を発生する回路 とから成る、請求項１記載のシステム。 １０．画素の外観のデータ値がｎ‐ビットのディジタル・データを含み、 エッジ検出器が、 各排他的ＯＲ（排他的オア）ゲートが、隣接する２つの画素の１つを表すディ ジタル・データの各ビットに応答する第１の入力端子、隣接する２つの画素の他 の１つを表すディジタル・データの対応するビットに応答する第２の入力端子、 および出力端子を備える、複数（ｎ個）の排他的オアゲートと、 ｎ個の排他的オアゲートのそれぞれの出力端子に結合されるｎ個の入力端子、 およびエッジを示す信号を発生する出力端子を備えるノアゲートとから成る、請 求項９記載のシステム。 １１．グラフィカル・オンスクリーン・ディスプレイ（オンスクリーン表示）再 生画像を表す信号を発生する方法であって、 ビデオ信号の補助情報成分からグラフィカル・オンスクリーン表示画像を表す データを取り出すステップと、 グラフィカル・オンスクリーン表示画像を表すデータを処理して、グラフィカ ル・オンスクリーン表示画像内のエッジを検出するステップと、 エッジが検出されると、オンスクリーン表示再生画像内に滑らかにされたエッ ジを発生するステップとから成る、前記方法。 １２．エッジを検出するステップの後に、オンスクリーン表示画像を表すデータ を更に処理して、オンスクリーン表示再生画像内に滑らかにされたエッジを発生 することが望ましいかどうかを判断するステップと、 エッジが検出され、丸みをつけられたエッジが望ましいと判断されると、オン スクリーン表示再生画像内に滑らかにされたエッジを発生するステップとを更に 含む、請求項１１記載の方法。 １３．グラフィカル・オンスクリーン表示画像が画素アレイで構成され、受信さ れたグラフィカル・オンスクリーン表示画像を表すデータがグラフィカル・オン スクリーン表示画像内でそれぞれの画素を表すデータ値を含み、丸みをつけられ たエッジを発生することが望ましいかどうかを判断するステップが、 エッジを形成する２つの隣接する画素を表すそれぞれのデータ値を比較するス テップと、 それぞれのデータ値が所定の基準を満たすと、丸みをつけられたエッジが望ま しいことを判断するステップとから成る、請求項１２記載の方法。 １４．データ値は、各画素について望まれる色を表すデータを含んでいるカラー パレット内のアドレスを指し、カラーパレット内のアドレスは第１と第２のアド レス・グループに区切られており、それぞれのデータ値を比較するステップが、 隣接する２つの画素を表すデータ値のアドレス・グループを、第３の画素を表 すデータ値のアドレス・グループと比較するステップと、 隣接する２つの画素を表すデー値が第１と第２のアドレス・グループの１つに あり、第３の画素を表すデータ値が第１と第２のアドレス・グループの他の１つ にあると、丸みをつけられたエッジを発生することが望ましいことを判断するス テップとから成る、請求項１３記載の方法。 １５．データ値は、各画素について望まれる色を表すデータを含んでいるカラー パレット内のアドレスを指し、カラーパレット内のアドレスは第１と第２のアド レス・グループに区切られており、それぞれのデータ値を比較するステップが、 隣接する２つの画素を表すデータ値のアドレス・グループを、第３の画素を表 すデータ値のアドレス・グループと比較するステップと、 隣接する２つの画素を表すデータ値が第１のアドレス・グループ内にあり、第 ３の画素を表すデータ値が第２のアドレス・グループ内にあれば、丸みをつけら れたエッジを発生することが望ましいと判断するステップとから成る、請求項１ ３記載の方法。 １６．グラフィカル・オンスクリーン表示画像が画素アレイから成り、受信され たグラフィカル・オンスクリーン表示データがグラフィカル・オンスクリーン表 示画像内のそれぞれの画素を表すデータ値を含んでおり、エッジを検出するステ ップが、 グラフィカル・オンスクリーン表示画像内の隣接する２つの画素を表すそれぞ れのデータ値を比較するステップと、 隣接する２つの画素を表すそれぞれのデータ値が同じであればエッジを検出す るステップとから成る、請求項１１記載の方法。 １７．隣接する２つの画素が斜め方向に隣接している、請求項１６記載の方法。 １８．画素アレイ内の各画素が所定の高さと幅を有し、滑らかにされたエッジを 発生するステップが、画素アレイ内の画素の１／２の高さと１／２の幅を有する 、エッジを滑らかにする画素を発生するステップから成る、請求項１７記載の方 法。