JP2001358238A

JP2001358238A - 不揮発性半導体記憶装置

Info

Publication number: JP2001358238A
Application number: JP2001137695A
Authority: JP
Inventors: Shinichi Kobayashi; 真一小林; Yasushi Terada; 康寺田; Yoshikazu Miyawaki; 好和宮脇; Takeshi Nakayama; 武志中山; Tomoshi Futatsuya; 知士二ッ谷; Yuichi Kunori; 勇一九ノ里; Natsuo Ajika; 夏夫味香; Hiroshi Onoda; 宏小野田; Makoto Oi; 誠大井; Atsushi Fukumoto; 敦福本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-07
Filing date: 2001-05-08
Publication date: 2001-12-26

Abstract

(57)【要約】【目的】複数のスタックゲート型メモリセルを含むフ
ラッシュメモリにおいて、消去前書込動作を不要とする
ことにより一括消去動作に要する時間を短縮し、データ
の書換動作に要する時間も短縮することである。【構成】消去時に、複数のメモリセルのソース１００
３からフローティングゲート１００５に同時に電子を注
入する。それにより、複数のメモリセルのしきい値電圧
が上昇する。プログラム時に、選択されたメモリセルの
フローティングゲート１００５からドレイン１００２に
電子を放出する。それにより、選択されたメモリセルの
しきい値電圧が下降する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特にスタックゲート型メモリセルを含む電気
的にプログラムおよび消去可能な不揮発性半導体記憶装
置（以下、フラッシュメモリと称す）に関する。

【０００２】

【従来の技術】まず、消去およびプログラムの一般的な
定義を説明する。消去とは、複数のメモリセルのしきい
値電圧を一括して所定の状態に変えることをいう。プロ
グラムとは、選択されたメモリセルのしきい値電圧をも
う１つの所定の状態に変えることをいう。消去されたメ
モリセルにデータ“１”を対応させ、プログラムされた
メモリセルにデータ“０”を対応させる。

【０００３】（１）メモリセルの断面構造（図１２
８，１２９）図１２８に、従来のフラッシュメモリに用いられる一般
的なスタックゲート型メモリセル（メモリトランジス
タ）の断面構造を示す。Ｐ- 型半導体基板１００１の主
面に所定間隔をもって２つのＮ+ 型不純物領域が形成さ
れている。一方の不純物領域がドレイン１００２を構成
し、他方の不純物領域がソース１００３を構成する。ド
レイン１００２とソース１００３との間の半導体基板１
００１の領域上に、極めて薄い酸化膜等からなる絶縁膜
１００４（約１００Å）が形成されている。絶縁膜１０
０４の上にフローティングゲート１００５が形成され、
さらにその上に絶縁膜を介してコントロールゲート１０
０６が形成されている。このように、メモリセルは二重
ゲート構造を有する。なお、Ｐ- 型半導体基板１００１
をＰ- ウェルで置換えてもよい。

【０００４】フラッシュメモリでは、フローティングゲ
ート１００５に電子が注入されているかまたはフローテ
ィングゲート１００５から電子が放出されているかによ
り、情報（データ）がメモリセルに記憶される。

【０００５】フローティングゲート１００５に電子が注
入されている状態では、コントロールゲート１００６か
ら見たメモリセルのしきい値電圧は高く、図１２９に示
すように、コントロールゲート電圧がＶｇ０以上になら
なければドレイン１００２およびソース１００３間に電
流は流れない。これは、フローティングゲート１００５
に蓄積されている電子の負電荷によって正の電圧が打ち
消されるからである。この状態をプログラム状態と呼
ぶ。この場合、メモリセルにはデータ“０”が記憶され
る。フローティングゲート１００５に蓄積された電子は
そのままでは半永久的に消えないため、記憶されたデー
タも半永久的に保持される。

【０００６】また、フローティングゲート１００５から
電子が放出されている状態では、コントロールゲート１
００６から見たメモリセルのしきい値電圧は低く、図１
２９に示すように、コントロールゲート電圧がＶｇ１以
上になるとドレイン１００２およびソース１００３間に
電流が流れる。この状態を消去状態と呼ぶ。この場合、
メモリセルにはデータ“１”が記憶される。

【０００７】このような２つの状態を検出することによ
り、メモリセルに記憶されているデータを読取ることが
できる。

【０００８】（２）メモリセルのプログラムおよび消
去（図１３０）図１３０の（ａ）にメモリセルのプログラム時の電圧印
加条件を示し、図１３０の（ｂ）にメモリセルの消去時
の電圧印加条件を示す。

【０００９】プログラム時には、ドレイン１００２に書
込電圧Ｖｗ（通常６Ｖ程度）を印加し、コントロールゲ
ート１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加
し、ソース１００３を接地する。それにより、ドレイン
１００２の近傍でアバランシェ降伏によるホットエレク
トロンが発生し、あるいは、ドレイン１００２およびソ
ース１００３間の領域に形成されるチャネルに高エネル
ギを有するチャネルホットエレクトロンが発生する。コ
ントロールゲート１００６の高電圧によって加速された
ホットエレクトロンは、絶縁膜１００４によるエネルギ
障壁を飛越えてドレイン近傍からフローティングゲート
１００５に注入される。その結果、メモリセルのしきい
値電圧が上昇する。

【００１０】消去時には、ドレイン１００２をフローテ
ィング状態にし、ソース１００３に高電圧Ｖｐｐを印加
し、コントロールゲート１００６を接地する。それによ
り、薄い絶縁膜１００４に高電圧が発生し、トンネル現
象によりフローティングゲート１００５からソース１０
０３に電子が放出される。その結果、メモリセルのしき
い値電圧が下降する。

【００１１】このように、プログラム時には、ホットエ
レクトロンによりフローティングゲート１００５に電子
が注入される。したがって、図１３０に示すように、チ
ャネル方向または基板方向に、より高電界が発生するよ
うに、ドレイン１００２に沿ってＰ+ 型不純物領域１０
０２ａが設けられている。

【００１２】また、消去時には、トンネル現象によりフ
ローティングゲート１００５からソース１００３に電子
が放出される。そのため、消去時にはフローティングゲ
ート１００５とソース１００３との間の電界のみが必要
である。リーク電流が発生しないように、チャネル方向
または基板方向の電界は小さいほうが好ましい。したが
って、チャネル方向または基板方向の電界を弱めるため
に、ソース１００３に沿ってＮ- 型不純物領域１００３
ａが設けられている。

【００１３】（３）フラッシュメモリの全体の構成
（図１３１，１３２）図１３１は、従来のフラッシュメモリの全体の構成を示
すブロック図である。

【００１４】メモリアレイ１０１０は、複数のビット
線、複数のビット線に交差する複数のワード線、および
それらの交点に設けられた複数のメモリセルを含む。

【００１５】図１３１においては、説明を簡単にするた
めに、２行および２列に配列された４つのメモリセルＭ
００，Ｍ０１，Ｍ１０，Ｍ１１が示される。メモリセル
Ｍ００，Ｍ０１のドレインはビット線ＢＬ０に接続さ
れ、メモリセルＭ１０，Ｍ１１のドレインはビット線Ｂ
Ｌ１に接続される。メモリセルＭ００，Ｍ１０のコント
ロールゲートはワード線ＷＬ０に接続され、メモリセル
Ｍ０１，Ｍ１１のコントロールゲートはワード線ＷＬ１
に接続される。メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ
１１のソースはソース線ＳＬに接続される。

【００１６】アドレスバッファ１０２０は、外部から与
えられるアドレス信号ＡＤを受け、Ｘアドレス信号をＸ
デコーダ１０３０に与え、Ｙアドレス信号をＹデコーダ
１０４０に与える。Ｘデコーダ１０３０は、Ｘアドレス
信号に応答して複数のワード線ＷＬ０，ＷＬ１のうちい
ずれかを選択する。Ｙデコーダ１０４０は、Ｙアドレス
信号に応答して複数のビット線のいずれかを選択する選
択信号Ｙ０，Ｙ１を発生する。

【００１７】Ｙゲート１０５０はビット線ＢＬ０，ＢＬ
１に対応してＹゲートトランジスタＹＧ０，ＹＧ１を含
む。ＹゲートトランジスタＹＧ０，ＹＧ１は、それぞれ
選択信号Ｙ０，Ｙ１に応答して、ビット線ＢＬ０，ＢＬ
１をセンスアンプ１０６０および書込回路１０８０に接
続する。

【００１８】読出時には、センスアンプ１０６０が、ビ
ット線ＢＬ０またはビット線ＢＬ１上に読出されたデー
タを検知し、データ入出力バッファ１０７０を介して外
部に出力する。プログラム時には、外部から与えられる
データＤＡがデータ入出力バッファ１０７０を介して書
込回路１０８０に与えられ、書込回路１０８０はそのデ
ータに従ってビット線ＢＬ０，ＢＬ１に書込電圧を与え
る。

【００１９】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、外部
から与えられる高電圧（通常１２Ｖ）および外部から与
えられる電源電圧Ｖｃｃ（通常５Ｖ）を受け、Ｘデコー
ダ１０３０、Ｙデコーダ１０４０および書込回路１０８
０に高電圧Ｖｐｐまたは電源電圧Ｖｃｃを与える。ベリ
ファイ電圧発生回路１１００は、外部から与えられる電
源電圧Ｖｃｃを受け、後述するベリファイ時に、選択さ
れたワード線に所定のベリファイ電圧を与える。ソース
制御回路１１１０は、消去時に、ソース線ＳＬに高電圧
Ｖｐｐを与える。

【００２０】制御信号バッファ１１２０は、外部から与
えられる制御信号ＣＴを制御回路１１３０に与える。制
御回路１１３０は、各回路の動作を制御する。

【００２１】Ｘデコーダ１０３０は、図１３２に示すよ
うに、デコーダ回路１３０１、および複数のワード線Ｗ
Ｌに対応する複数の高電圧スイッチ１３０２を含む。デ
コーダ回路１３０１は、Ｘアドレス信号ＸＡをデコード
して、複数のワード線ＷＬのいずれか１つを選択するた
めの選択信号を発生する。各高電圧スイッチ１３０２
は、制御回路１１３０から与えられる制御信号ＳＷに応
答して、選択されたワード線ＷＬに高電圧Ｖｐｐまたは
電源電圧Ｖｃｃを与える。

【００２２】なお、このフラッシュメモリはチップＣＨ
上に形成される。（４）フラッシュメモリの動作（図１３３〜図１４
０）（ａ）プログラム動作（図１３３）図１３３は、プログラム動作時の電圧印加条件を示す図
である。ここでは、たとえばメモリセルＭ００をプログ
ラムするものと仮定する。制御回路１１３０には、制御
信号バッファ１１２０を介してプログラム動作を指定す
る制御信号が与えられる。Ｖｐｐ／Ｖｃｃ切換回路１０
９０には外部から高電圧Ｖｐｐが与えられる。Ｖｐｐ／
Ｖｃｃ切換回路１０９０は、高電圧ＶｐｐをＸデコーダ
１０３０およびＹデコーダ１０４０に与える。

【００２３】Ｘデコーダ１０３０は、アドレスバッファ
１０２０から与えられるＸアドレス信号に応答して、ワ
ード線ＷＬ０を選択し、それに高電圧Ｖｐｐを与える。

【００２４】また、Ｙデコーダ１０４０は、アドレスバ
ッファ１０２０から与えられるＹアドレス信号に応答し
て、ＹゲートトランジスタＹＧ０に高電圧の選択信号Ｙ
０を与える。それにより、ＹゲートトランジスタＹＧ０
がオンする。

【００２５】ソース制御回路１１１０は、ソース線ＳＬ
に０Ｖを与える。書込回路１０８０が活性化される。そ
れにより、ビット線ＢＬ０に書込電圧Ｖｗが与えられ
る。

【００２６】その結果、メモリセルＭ００に、図１３０
の（ａ）に示すように電圧が印加され、メモリセルＭ０
０がプログラムされる。

【００２７】（ｂ）消去動作（図１３４〜図１３６）消去動作は消去前書込動作および一括消去動作からな
る。

【００２８】（ｉ）消去前書込動作（図１３４）メモリセルを一括消去する前には、上記の方法によりす
べてのメモリセルにプログラムを行なう。このようにし
て、すべてのメモリセルのしきい値電圧を高くする。こ
れを、消去前書込動作と呼ぶ。

【００２９】図１３４のフローチャートを参照しなが
ら、消去前書込動作を説明する。まず、すべてのメモリ
セルのデータが“０”であるか否かを判別する（ステッ
プＳ５１）。すべてのメモリセルのデータが“０”でな
いときには、アドレス信号により指定されるアドレスを
０番地に設定する（ステップＳ５２）。そして、上述し
たプログラム動作により、アドレス信号により指定され
たメモリセルにプログラムを行なう（ステップＳ５
３）。

【００３０】次に、アドレス信号により指定されるアド
レスが最終番地であるか否かを判別する（ステップＳ５
４）。アドレスが最終番地でない場合には、アドレスを
１ずつインクリメントし（ステップＳ５５）、プログラ
ム動作を行なう（ステップＳ５３）。この動作を、アド
レスが最終番地になるまで続ける（ステップＳ５３，Ｓ
５４，Ｓ５５）。アドレスが最終番地になると、消去前
書込動作を終了する。

【００３１】（ｉｉ）一括消去動作（図１３５，図１
３６）次に、図１３５のフローチャートを参照しながら、一括
消去動作を説明する。また、図１３６に、一括消去時の
電圧印加条件を示す。

【００３２】まず、制御信号バッファ１１２０を介して
制御回路１１３０に一括消去を指定する制御信号が与え
られる。一括消去時には、Ｖｐｐ／Ｖｃｃ切換回路１０
９０は、ソース制御回路１１１０に高電圧Ｖｐｐを与え
る。ソース制御回路１１１０は、ソース線ＳＬに高電圧
Ｖｐｐを与える（ステップＳ６１）。

【００３３】また、Ｘデコーダ１０３０は、ワード線Ｗ
Ｌ０，ＷＬ１を接地する。Ｙデコーダ１０４０は、Ｙゲ
ートトランジスタＹＧ０，ＹＧ１にそれぞれ０Ｖの選択
信号Ｙ０，Ｙ１を与える。それにより、ビット線ＢＬ
０，ＢＬ１はフローティング状態になる。

【００３４】その結果、すべてのメモリセルには、図１
３０の（ｂ）に示すように電圧が印加され、すべてのメ
モリセルのしきい値電圧が下降する。

【００３５】ソース線ＳＬへの１回の高電圧（消去電
圧）の印加のみでは、すべてのメモリセルのしきい値電
圧を所定の値よりも下降させることが困難である。その
ため、一般的には、ソース線ＳＬに複数回高電圧パルス
を印加し、それぞれのパルス印加後に消去ベリファイ動
作を行なう。

【００３６】まず、ソース線ＳＬに高電圧パルスを印加
した後（ステップＳ６１）、ソース線ＳＬを０Ｖに設定
し（ステップＳ６２）、０番地を選択する（ステップＳ
６３）。そして、選択されたワード線にベリファイ電圧
発生回路１１００によって電源電圧Ｖｃｃよりも低い所
定のベリファイ電圧が与えられる（ステップＳ６４）。
それにより、選択されたメモリセルのデータが対応する
ビット線に読出され、センスアンプ１０６０により検知
される。そして、センスアンプ１０６０により検知され
たデータが“１”であるか否かが判別される（ステップ
Ｓ６５）。

【００３７】センスアンプ１０６０により検知されたデ
ータが“０”ならば、ステップＳ６１〜Ｓ６４が繰返さ
れる。

【００３８】センスアンプ１０６０により検知されたデ
ータが“１”ならば、アドレス信号により指定されるア
ドレスが最終番地であるか否かが判別される（ステップ
Ｓ６６）。アドレスが最終番地でないならば、アドレス
が１だけインクリメントされる（ステップＳ６７）。こ
のように、アドレスを１ずつインクリメントしながらす
べてのメモリセルのデータが読出される。もし読出され
たデータが“０”ならば、ソース線ＳＬに高電圧パルス
を印加し、メモリセルを消去する。

【００３９】このようにして、メモリセルのしきい値電
圧をモニタしながらすべてのメモリセルを徐々に消去す
る。

【００４０】（ｃ）読出動作（図１３７）図１３７に、読出動作時の電圧印加条件を示す。ここで
は、メモリセルＭ００からデータが読出されるものと仮
定する。

【００４１】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、読出動作を指定する制御信号が与
えられる。Ｘデコーダ１０３０は、アドレスバッファ１
０２０から与えられるＸアドレス信号に応答してワード
線ＷＬ０を選択し、それに電源電圧Ｖｃｃを印加する。
このとき、非選択のワード線の電位は０Ｖに保たれる。

【００４２】Ｙデコーダ１０４０は、アドレスバッファ
１０２０から与えられるＹアドレス信号に応答してＹゲ
ートトランジスタＹＧ０をオンさせる。それにより、ビ
ット線ＢＬ０がセンスアンプ１０６０に接続される。こ
のとき、ソース線ＳＬには、ソース制御回路１１１０に
より０Ｖが与えられる。

【００４３】その結果、メモリセルＭ００のしきい値電
圧が低い場合には、メモリセルＭ００はオン状態にな
る。それにより、センスアンプ１０６０内の抵抗Ｒに電
流Ｉが流れ、ビット線ＢＬ０上の読出電圧Ｖｒが低くな
る。このビット線ＢＬ０上の読出電圧Ｖｒがインバータ
ＩＮＶ２を介してデータ“１”として出力される。

【００４４】また、メモリセルＭ００のしきい値電圧が
高い場合には、メモリセルＭ００はオフ状態になる。そ
れにより、ビット線ＢＬ０上の読出電圧Ｖｒが高くな
る。このビット線ＢＬ０上の読出電圧Ｖｒがインバータ
ＩＮＶ２を介してデータ“０”として出力される。

【００４５】なお、読出時のビット線の電圧が電源電圧
Ｖｃｃに近くなると、ホットエレクトロンが発生し、メ
モリセルがプログラムされる可能性がある。これをソフ
トライトと呼ぶ。このソフトライトを防止するために、
ＮチャネルトランジスタＴＲおよびインバータＩＮＶ１
により、ビット線上の読出電圧Ｖｒが１Ｖ程度に設定さ
れる。

【００４６】（ｄ）各動作における各線の電位（図１
３８）図１３８に、プログラム動作、消去動作および読出動作
におけるワード線、ビット線およびソース線の電位を示
す。プログラム時および消去前書込時には、ワード線に
高電圧Ｖｐｐが印加され、ビット線に書込電圧Ｖｗが印
加され、ソース線に０Ｖが印加される。一括消去時に
は、ソース線のみに高電圧Ｖｐｐが印加され、ワード線
に０Ｖが印加され、ビット線はフローティング状態とな
っている。読出時には、ワード線に電源電圧Ｖｃｃが印
加され、ソース線が０Ｖとなり、ビット線に読出電圧Ｖ
ｒが現れる。

【００４７】（ｅ）消去前書込動作が必要な理由（図
１３９，図１４０）次に、消去時に消去前書込動作が必要となる理由を図１
３９および図１４０を用いて説明する。図１３９は、プ
ログラム動作および一括消去動作を行なった場合のメモ
リセルのしきい値電圧の変化を示している。また、図１
４０はプログラム動作、消去前書込動作および一括消去
動作を行なった場合のメモリセルのしきい値電圧の変化
を示している。

【００４８】一括消去動作においては、図１３０の
（ｂ）に示すように、メモリセルのコントロールゲート
１００６は０Ｖとなり、ドレイン１００２はフローティ
ング状態となり、ソース１００３には高電圧Ｖｐｐが与
えられる。このような電圧印加条件においては、ソース
１００３とフローティングゲート１００５との間に高電
圧が発生し、この高電圧によってフローティングゲート
１００５に蓄積された電子がソース１００３に引抜かれ
る。その結果、メモリセルのしきい値電圧が低くなる。

【００４９】しかしながら、しきい値電圧の低い状態
（データ“１”）においてこの消去動作を行なうと、図
１３９に示すように、そのメモリセルのしきい値電圧が
負になってしまう。これを、メモリセルのデプレッショ
ン化と呼ぶ。メモリセルのデプレッション化により、読
出時に次に示す問題が生じる。

【００５０】ここで、図１３７に示される読出動作にお
いて、メモリセルＭ００が選択され、かつメモリセルＭ
０１が一括消去によりデプレッション化していると仮定
する。すなわち、メモリセルＭ０１のしきい値電圧は負
となっている。

【００５１】この場合、ワード線ＷＬ０には電源電圧Ｖ
ｃｃが印加されるが、ワード線ＷＬ１の電位は０Ｖのま
まである。メモリセルＭ００がデータ“０”を記憶して
いるならば、ワード線ＷＬ０の電位が電源電圧Ｖｃｃと
なってもメモリセルＭ００はオンしない。したがって、
ビット線ＢＬ０には電流が発生しない。

【００５２】しかしながら、メモリセルＭ０１のしきい
値電圧が負になっていると、ワード線ＷＬ１の電位が０
Ｖであっても、メモリセルＭ０１はオンすることにな
る。その結果、ビット線ＢＬ０に電流が発生する。この
場合、センスアンプ１０６０により、メモリセルＭ００
に記憶されるデータが“１”であると判断される。

【００５３】このように、ビット線に接続されるメモリ
セルのうち少なくとも１つのメモリセルのしきい値電圧
が負になっていれば、そのメモリセルが非選択の状態で
あってもそのビット線に電流が流れてしまう。そのた
め、選択されたメモリセルに記憶されるデータを正確に
読出すことができない。

【００５４】このような問題を解決するために、図１４
０に示すように、一括消去動作の前に消去前書込動作を
行なう。それによって、すべてのメモリセルのしきい値
電圧を一旦高い状態にし、その後一括消去動作を行な
う。その結果、消去されたメモリセルの電圧は正の値で
かつ電源電圧Ｖｃｃよりも低い値に統一されることにな
る。このように、消去前書込動作により、信頼性が向上
する。

【００５５】以下に、従来のフラッシュメモリの構造に
ついてより詳しく説明する。データを自由に書込むこと
ができ、しかも電気的に消去可能なメモリデバイスとし
てフラッシュメモリが存在する。１つのトランジスタで
構成され、書込まれた情報電荷を電気的に一括消去する
ことが可能なＥＥＰＲＯＭ、いわゆる、フラッシュメモ
リが米国特許第４，８６８，６１９号、“ＡｎＩｎ−
ＳｙｓｔｅｍＲｅｐｒｏｇｒａｍｍａｂｌｅ３２Ｋ×
８ＣＭＯＳＦｌａｓｈＭｅｍｏｒｙ” ｂｙＶ
ｉｒｇｉｌＮｉｌｅｓＫｙｎｅｔｔｅｔａ
ｌ．，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−
ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．
５，Ｏｃｔｏｂｅｒ１９８８で提案されている。

【００５６】図１４８はフラッシュメモリの一般的な構
成を示すブロック図である。図において、フラッシュメ
モリは行列状に配置されたメモリセルマトリックス１
と、Ｘアドレスデコーダ２と、Ｙゲート３と、Ｙアドレ
スデコーダ４と、アドレスバッファ５と、書込回路６
と、センスアンプ７と、入出力バッファ８と、コントロ
ールロジック９とを含む。

【００５７】メモリセルマトリックス１は、行列状に配
置された複数個のメモリトランジスタをその内部に有す
る。メモリセルマトリックス１の行および列を選択する
ためにＸアドレスデコーダ２とＹゲート３とが接続され
ている。Ｙゲート３には列の選択情報を与えるＹアドレ
スデコーダ４が接続されている。Ｘアドレスデコーダ２
とＹアドレスデコーダ４には、それぞれ、アドレス情報
が一時格納されるアドレスバッファ５が接続されてい
る。

【００５８】Ｙゲート３には、データ入力時に書込動作
を行なうための書込回路６とデータ出力時に流れる電流
値から「０」と「１」を判定するセンスアンプ７が接続
されている。書込回路６とセンスアンプ７にはそれぞ
れ、入出力データを一時格納する入出力バッファ８が接
続されている。アドレスバッファ５と入出力バッファ８
には、フラッシュメモリの動作制御を行なうためのコン
トロールロジック９が接続されている。コントロールロ
ジック９は、チップイネーブル信号、アウトプットイネ
ーブル信号およびプログラム信号に基づいた制御を行な
う。

【００５９】図１４９は、図１４８に示されたメモリセ
ルマトリックス１の概略構成を示す等価回路図である。
このメモリセルマトリックスを有するフラッシュメモリ
はＮＯＲ型と呼ばれている。図において、行方向に延び
る複数本のワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬi と、列
方向に延びる複数本のビット線ＢＬ1 ，ＢＬ2 ，…，Ｂ
Ｌj とが互いに直交するように配置され、マトリックス
を構成する。各ワード線と各ビット線の交点には、それ
ぞれフローティングゲートを有するメモリトランジスタ
Ｑ11，Ｑ12，…，Ｑijが配設されている。各メモリトラ
ンジスタのドレインは各ビット線に接続されている。メ
モリトランジスタのコントロールゲートは各ワード線に
接続されている。メモリトランジスタのソースは各ソー
ス線Ｓ1，Ｓ2 ，…に接続されている。同一行に属する
メモリトランジスタのソースは、図に示されるように相
互に接続されている。

【００６０】図１５０は、上記のようなＮＯＲ型フラッ
シュメモリを構成する１つのメモリトランジスタの断面
構造を示す部分断面図である。図１５１はＮＯＲ型フラ
ッシュメモリの平面的配置を示す概略平面図である。図
１５２は図１５１のＡ−Ａ線に沿う部分断面図である。
これらの図を参照してＮＯＲ型フラッシュメモリの構造
について説明する。

【００６１】図１５０および図１５２を参照して、シリ
コン基板上に設けられたｐ型不純物領域１０の主表面上
にｎ型不純物領域、たとえば、ドレイン領域１１とソー
ス領域１２とが間隔を隔てて形成されている。これらの
ドレイン領域１１とソース領域１２との間に挟まれた領
域には、チャネルが形成されるようにコントロールゲー
ト１３とフローティングゲート１４が形成されている。
フローティングゲート１４はｐ型不純物領域１０の上に
膜厚１００Å程度の薄いゲート酸化膜１５を介在して形
成されている。コントロールゲート１３はフローティン
グゲート１４から電気的に分離されるように、フローテ
ィングゲート１４の上に層間絶縁膜１６を介在して形成
されている。フローティングゲート１４は多結晶シリコ
ンから形成されている。コントロールゲート１３は多結
晶シリコン層あるいは多結晶シリコン層と高融点金属の
積層膜から構成されている。酸化膜１７は、フローティ
ングゲート１４やコントロールゲート１３を構成する多
結晶シリコン層の表面にＣＶＤ法により堆積させること
によって形成されている。さらに、フローティングゲー
ト１４やコントロールゲート１３を被覆するようにスム
ースコート膜２１（図１５２参照）が形成されている。

【００６２】図１５１に示すように、コントロールゲー
ト１３は相互に接続されて横方向（行方向）に延びるよ
うにワード線として形成されている。ビット線１８はワ
ード線１３と直交するように配置され、ドレインコンタ
クト２０を通じて各ドレイン領域１１に電気的に接続さ
れている。図１５２に示すように、ビット線１８はスム
ースコート膜２１の上に形成されている。図１５１に示
すように、ソース領域１２は、ワード線１３が延びる方
向に沿って延在し、ワード線１３とフィールド酸化膜１
９とに囲まれた領域に形成されている。ドレイン領域１
１もワード線１３とフィールド酸化膜１９とによって囲
まれた領域に形成されている。

【００６３】上記のように構成されたＮＯＲ型フラッシ
ュメモリの動作について図１５０を参照して説明する。

【００６４】まず書込動作においては、ドレイン領域１
１に５Ｖ程度の電圧、コントロールゲート１３に１０Ｖ
程度の電圧が印加される。そしてソース領域１２とｐ型
不純物領域１０は接地電位（ＯＶ）に保たれる。このと
き、メモリトランジスタのチャネルには数１００μＡの
電流が流れる。ソースからドレインに流れた電子のうち
ドレイン近傍で加速された電子は、この近傍で高いエネ
ルギーを有する電子、いわゆるチャネルホットエレクト
ロンとなる。この電子は、コントロールゲート１３に印
加された電圧による電界により、矢印に示されるよう
に、フローティングゲート１４に注入される。このよう
にして、フローティングゲート１４に電子の蓄積が行な
われ、メモリトランジスタのしきい値電圧Ｖthがたとえ
ば８Ｖとなる。この状態が書込状態、“０”と呼ばれ
る。

【００６５】次に、消去動作においては、ソース領域１
２に５Ｖ程度の電圧が印加され、コントロールゲート１
３に−１０Ｖ程度の電圧が印加され、ｐ型不純物領域１
０は接地電位に保持される。そして、ドレイン領域１１
は解放される。ソース領域１２に印加された電圧による
電界により、矢印に示されるように、フローティング
ゲート１４中の電子は、薄いゲート酸化膜１５をＦＮト
ンネル現象によって通過する。このようにして、フロー
ティングゲート１４中の電子が引き抜かれることによっ
て、メモリトランジスタのしきい値電圧Ｖthがたとえば
２Ｖとなる。この状態が消去状態、“１”と呼ばれる。
各メモリトランジスタのソースは図１４９に示されるよ
うに接続されているので、この消去動作によって、すべ
てのメモリを一括消去できる。

【００６６】さらに、読出動作において、コントロール
ゲート１３に５Ｖ程度の電圧、ドレイン領域１１に１Ｖ
程度の電圧が印加される。そしてソース領域１２、ｐ型
不純物領域１０は接地電位に保持される。このとき、メ
モリトランジスタのチャネル領域に電流が流れるかどう
かにより、“１”、“０”の判定が行なわれる。

【００６７】すなわち、書込状態のときはＶthが８Ｖな
のでチャネルが形成されず、電流が流れない。これに対
し、消去状態のときはＶthが２Ｖなのでチャネルが形成
され電流が流れる。

【００６８】ＮＯＲ型では、チャネルホットエレクトロ
ンを利用してフローティングゲート１４に電子を注入
し、書込状態“０”にしている。チャネルホットエレク
トロンによる電子の注入は効率が悪いので、ＮＯＲ型は
消費電力が大きくなるという問題があった。

【００６９】また、図１５２を参照して、たとえばメモ
リトランジスタ２２ａを選択して書込む際には、先程説
明したようにドレイン領域１１に５Ｖ程度、コントロー
ルゲート１３に１０Ｖ程度の電圧を印加することによっ
て、メモリトランジスタ２２ａのフローティングゲート
１４に書込が行なわれる。

【００７０】次にメモリトランジスタ２２ｂを選択して
書込む際にも、メモリトランジスタ２２ｂにおけるドレ
イン領域１１およびコントロールゲート１３に同様の電
圧が印加される。メモリトランジスタ２２ａとメモリト
ランジスタ２２ｂとは、ドレイン領域１１を共有してい
る。したがって、メモリトランジスタ２２ｂに書込む際
にドレイン領域１１に印加された電圧によって、メモリ
トランジスタ２２ａのフローティングゲート１４に注入
された電子がトンネル現象によりドレイン領域１１に引
き抜かれることが起きる場合がある。この現象をドレイ
ンディスターブ現象という。ドレインディスターブ現象
により、電子を注入したメモリトランジスタのフローテ
ィングゲートから電子が引き抜かれるので、書込状態で
あったはずのメモリトランジスタが消去状態となり、フ
ラッシュメモリの誤動作の原因となる。

【００７１】ＮＯＲ型の問題点を解決するものにＮＡＮ
Ｄ型がある。ＮＡＮＤ型フラッシュメモリはたとえばＮ
ＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ１９９２．２．
１７（ｎｏ．５４７）のＰＰ．１８０〜１８１に開示さ
れている。図１５３はＮＡＮＤ型フラッシュメモリのメ
モリセルマトリックスの一部の等価回路図である。セレ
クトゲートトランジスタ３９ａ、３９ｂ、３９ｃは、そ
れぞれ、一方の不純物領域がビット線に接続され、他方
の不純物領域がメモリトランジスタ３８ａ、３８ｂ、３
８ｃに接続されている。

【００７２】セレクトゲートトランジスタ３９ａによっ
て縦方向に８個並んでいるメモリトランジスタ３８ａが
選択され、セレクトゲートトランジスタ３９ｂにより縦
方向に８個並んでいるメモリトランジスタ３８ｂが選択
され、セレクトゲートトランジスタ３９ｃにより縦方向
に８個並んでいるメモリトランジスタ３８ｃが選択され
る。これらのメモリトランジスタ３８ａ、３８ｂ、３８
ｃはそれぞれ、セレクトゲートトランジスタ２３ａ、２
３ｂ、２３ｃを通して接地されている。

【００７３】図１５４はＮＡＮＤ型フラッシュメモリの
メモリセルマトリックスの一部の断面図である。シリコ
ン基板２６中に形成されたＰ型不純物領域３０には、不
純物領域２７が間隔を隔てて形成されている。各不純物
領域２７の間には、フローティングゲート２９およびコ
ントロールゲート２８を備えるメモリトランジスタ３８
ａが形成されている。

【００７４】図１５５はメモリトランジスタ３８ａの断
面構造図である。シリコン基板に形成されたｐ型不純物
領域３０には、不純物領域２７が間を隔てて形成されて
いる。各不純物領域２７の間のｐ型不純物領域３０上に
はゲート酸化膜３５、フローティングゲート２９、層間
絶縁膜３６、コントロールゲート２８が積層されてい
る。コントロールゲート２８およびフローティングゲー
ト２９は酸化膜３７で覆われている。

【００７５】ＮＡＮＤ型フラッシュメモリの動作を図１
５３〜図１５５を用いて以下説明する。まず書込動作を
説明する。たとえばワード線Ｗ8 を有するメモリトラン
ジスタ３８ａに書込みするときは、セレクトゲートトラ
ンジスタの選択ゲートＳ2 、ビット線Ｂ１、ソース線お
よびｐ型不純物領域３０を接地電位に保ち、Ｓ1 ，Ｂ
２，Ｂ３に１０Ｖ程度の電圧を印加し、ワード線Ｗ8 に
２０Ｖ程度の電圧を印加し、他のワード線Ｗ1 〜Ｗ7 は
接地電位に保つ。これにより図１５５ので示すよう
に、ワード線Ｗ8 （コントロールゲート２８）を有する
メモリトランジスタ３８ａでは、チャネル領域にある電
子がチャネルＦＮによりフローティングゲート２９に注
入される。これが書込状態“０”であり、このときＶth
は３Ｖとなっている。

【００７６】次に消去動作について説明する。消去を行
なうときは、ビット線、Ｓ1 ，Ｓ2、ｐ型不純物領域３
０に２０Ｖの電圧を印加し、ワード線Ｗ1 〜Ｗ8 は接地
電位に保つ。このとき図１５５ので示すように、書込
状態“０”の状態にあるメモリトランジスタ３８ａのフ
ローティングゲート２９からチャネルＦＮにより電子が
チャネル領域に引き抜かれ消去状態“１”となる。消去
状態“１”におけるＶthは−２Ｖとなる。

【００７７】次に読出動作について説明していく。たと
えばワード線Ｗ8 を有するメモリトランジスタ３８ａを
読出すとき、ビット線Ｂ１に１Ｖ程度の電圧を印加し、
ソース線と基板を接地電位に保つ。そしてワード線Ｗ8
を接地電位に保ち、ワード線Ｗ1 〜Ｗ7 に５Ｖ程度の電
圧を印加する。また、選択ゲートＳ1 、Ｓ2 に所定の電
圧を印加し、セレクトゲートトランジスタをＯＮさせ
る。

【００７８】ワード線Ｗ8 は接地電位（０Ｖ）に保たれ
ているので、ワード線Ｗ8 を有するメモリトランジスタ
３８ａが消去状態“１”のときはメモリトランジスタ３
８ａがＯＮし、書込状態“０”のときはメモリトランジ
スタ３８ａがＯＦＦの状態になる。ワード線Ｗ1 〜Ｗ7
を有するメモリトランジスタ３８ａはワード線Ｗ1 〜Ｗ
7 に５Ｖの電圧が印加されているので書込状態“０”、
消去状態“１”如何にかかわらずメモリトランジスタ３
８ａがＯＮする。

【００７９】したがって、ワード線Ｗ8 を有するメモリ
トランジスタ３８ａが消去状態“１”のときは、図１５
４を参照して、電流は各ワード線Ｗ1 〜Ｗ8 で形成され
るチャネルを通り、ビット線を通り、センスアンプに導
かれる。これに対し、ワード線Ｗ8 を有するメモリトラ
ンジスタ３８ａが書込状態“０”のときはワード線Ｗ8
によってはチャネルが形成されないので電流がセンスア
ンプに流れない。センスアンプが電流を感知したときは
消去状態“１”と判定し、電流を感知しなかったときは
書込状態“０”と判断する。

【００８０】チャネルＦＮを用いてフローティングゲー
トに電子を注入する場合、チャネルホットエレクトロン
を用いて電子を注入する場合に比べ効率がよい。したが
って、ＮＡＮＤ型はＮＯＲ型に比べ消費電力を低くする
ことができる。

【００８１】また、ＮＡＮＤ型は書込時にチャネルＦＮ
を用い、メモリトランジスタのドレイン領域に高電圧を
印加しないのでドレインディスターブ現象をなくすこと
ができる。

【００８２】

【発明が解決しようとする課題】（１）書換動作（図
１４１）上記の従来のフラッシュメモリにおいてメモリセルに記
憶されるデータを書換える場合には、図１４１に示すよ
うに、消去前書込動作を行ない（ステップＳ７１）、一
括消去動作を行ない（ステップＳ７２）、その後プログ
ラム動作を行なう（ステップＳ７３）。

【００８３】フラッシュメモリの容量が大きくなると、
消去前書込動作に要する時間が非常に長くなる。たとえ
ば、１Ｍビットのフラッシュメモリにおいては、すべて
のアドレスのメモリセルにプログラムを行なうのに要す
る時間は１〜２秒にもなる。

【００８４】このように消去前書込動作に要する時間が
長いことは、データの書換に長時間を要することを意味
する。これは、ユーザーにとって非常に不便である。

【００８５】（２）過消去によるデプレッション化
（図１４２，図１４３）上述のように、消去時には、一括消去動作の前に消去前
書込動作を行なうことにより、メモリセルのしきい値電
圧をほぼ同一の値に統一している。しかしながら、実際
には、消去単位内に存在する複数のメモリセルの消去特
性には、必ずばらつきが存在するものである。

【００８６】もし、図１４２に示すように、このばらつ
きが非常に大きい場合には、一部のメモリセルが過消去
され、この過消去されたメモリセルはデプレッション化
される。

【００８７】このようにデプレッション化されたメモリ
セルにおいては、そのコントロールゲートが接地されて
いても電流が流れてしまう。その結果、デプレッション
化されたメモリセルと同一のビット線に接続されるメモ
リセルから読出されるデータがデプレッション化された
メモリセルにより乱されてしまい、常にデータが“１”
と判定されてしまう。

【００８８】このような問題は、図１４３に示されるよ
うな構造を有するメモリセルには存在しない。

【００８９】図１４３において、Ｐ- 型半導体基板１３
０１の主面に所定間隔をもってＮ+型不純物領域１３０
２，１３０３，１３１０が形成されている。不純物領域
１３０２と不純物領域１３０３との間の領域上には酸化
膜からなる絶縁膜を介してゲート電極１３０４が形成さ
れている。これにより、選択トランジスタ１３０５が構
成される。

【００９０】不純物領域１３０３上には約１００Å程度
の非常に薄い酸化膜１３０６を介してフローティングゲ
ート１３０７が形成され、さらにその上方には絶縁膜を
介してコントロールゲート１３０８が形成されている。
これにより、２層ゲート構造を有するメモリトランジス
タ１３０９が構成される。

【００９１】選択トランジスタ１３０５およびメモリト
ランジスタ１３０９で１ビットのメモリセルが構成され
る。不純物領域１３０２はビット端子Ｂに接続され、ゲ
ート電極１３０４はワード端子Ｗに接続される。不純物
領域１３１０はソース端子Ｓに接続される。コントロー
ルゲート１３０８はコントロールゲート端子ＣＧに接続
される。

【００９２】図１４３に示されるメモリセルにおいて
は、選択トランジスタ１３０５が設けられているので、
メモリトランジスタ１３０９がデプレッション化されて
も、上記のような問題は生じない。

【００９３】しかしながら、図１４３のメモリセルは、
図１２８に示されるスタックゲート型メモリセルと比較
して、構造が複雑になり、かつ広い面積が必要となる。

【００９４】（３）セクタ間のディスターブ（図１４
４）従来のフラッシュメモリにおいて、メモリアレイをセク
タ分割することによりデータの書換単位を細分化するこ
とができる。この場合、選択されたセクタ内のメモリセ
ルが非選択のセクタ内のメモリセルに影響を与えること
が問題となる。これをディスターブと呼ぶ。

【００９５】たとえば、図１４４に示すように、ワード
線ＷＬ０に接続される複数のメモリセルをセクタＳＥ１
およびセクタＳＥ２に分割する場合を考える。この場
合、セクタＳＥ１内のメモリセルをプログラムしている
ときに、非選択のセクタＳＥ２内のメモリセルのコント
ロールゲートにも高電圧が印加される。

【００９６】また、ビット線ＢＬ０に接続される複数の
メモリセルをセクタＳＥ１およびセクタＳＥ３に分割す
る場合を考える。この場合、セクタＳＥ１内のメモリセ
ルをプログラムしているときに、非選択のセクタＳＥ３
内のメモリセルのドレインにも高電圧が印加される。

【００９７】いずれの場合においても、数千回程度のデ
ィスターブが起こっても、十分データの保証は可能であ
る。しかし、同一のワード線および同一のビット線に複
数のセクタが存在するため、１つのセクタ内のメモリセ
ルの書換回数を１００００回とすると、他のセクタに起
こるディスターブの回数は次のようになる。

【００９８】ディスターブの回数＝（１００００回）×
（セクタ数−１）このように、複数のセクタが存在する場合には、あるセ
クタに起こるディスターブの回数は膨大となる。近年で
は、要求されるセクタの書換保証回数は、ますます増加
しており、異なるセクタ間のディスターブは大きな問題
である。

【００９９】（４）消費電力従来のフラッシュメモリのプログラム時には、チャネル
ホットエレクトロンによりフローティングゲートに電子
が注入される。そのため、プログラム時に大きなチャネ
ル電流が必要となる。したがって、プログラム時の消費
電力が大きくなる。

【０１００】（５）集積度一方、米国特許番号５，１２６，８０８は、主ビット線
および副ビット線を有する従来のフラッシュメモリを開
示している。そのようなフラッシュメモリにおいて、プ
ログラミングのためにチャネルホットエレクトロンによ
る電子の注入が用いられ、大きなチャネル電流が流れ
る。その結果、次のような問題も引き起こされる。

【０１０１】図１４５は、主ビット線および副ビット線
を有する従来のフラッシュメモリの半導体基板上のレイ
アウト図である。図１４５を参照して、半導体基板上
で、主ビット線ＭＢ，副ビット線ＳＢ０およびＳＢ１が
平行に形成されている。これらのビット線と垂直する方
向に、ワード線ＶＬ０，ＷＬ１，…およびセレクトゲー
ト線ＳＧＬ０，ＳＧＬ１が形成される。各ワード線と副
ビット線とが交わる位置に、メモリセルが形成される。
たとえば、各ワード線ＷＬ０，ＷＬ１，…と副ビット線
ＳＢ１とが交わる位置に、メモリセルＭ１１，Ｍ１２，
…が形成される。セクタ選択のためのセレクトゲートト
ランジスタＳＧ′は、主ビット線ＭＢとセレクトゲート
線ＳＧＬ０とが交差する位置に形成される。半導体基板
内に、Ｎ+拡散層１４０５が形成される。

【０１０２】図１４５に示したメモリセルＭ１１，Ｍ１
２，…において、前述のように、チャネルホットエレク
トロンを用いたプログラミングが行なわれるので、大き
なチャネル電流が副ビット線ＳＢ１を介して流れること
になる。したがって、この大きな電流がセクタ選択のた
めのセレクトゲートトランジスタＳＧ′を介して流れる
ので、セレクトゲートトランジスタＳＧ′のチャネル幅
を大きな値に選択する必要がある。このことは、セレク
トゲートトランジスタＳＧ′が半導体基板上において大
きな面積を占めることを意味しており、その結果、半導
体基板における集積度を低下させることになる。

【０１０３】これに加えて、図１４５に示したフラッシ
ュメモリでは、主ビット線ＭＢおよび副ビット線ＳＢ
０，ＳＢ１の抵抗を減少させるため、第１および第２の
アルミ配線層が副ビット線ＳＢ０，ＳＢ１および主ビッ
ト線ＭＢとして形成される。したがって、ポリシリコン
層によって形成されるワード線ＷＬ０，ＷＬ１，…の抵
抗を減少させるためにアルミ配線層を使用することがで
きなくなる。その結果、ワード線における信号の伝播に
おいて遅延が生じ、高い動作速度が得られなくなる。

【０１０４】図１４６は、従来のフラッシュメモリのメ
モリセルの構造図である。図１４６を参照して、２つの
メモリセルＭ００およびＭ１０は、Ｐウェル１００８上
に形成された分離酸化膜１４０２により分離されてい
る。たとえば、メモリセルＭ１０についてプログラムが
行なわれる場合には、コントロールゲートを構成する第
２アルミ配線層１００６に１０Ｖの高電圧が与えられ、
一方、トランジスタＭ１０のドレイン１００２′に５Ｖ
の電圧が与えられる。もし、分離酸化膜１４０２の幅Ｗ
ｂが狭すぎると、この分離酸化膜１４０２をゲート酸化
膜として用いたＭＯＳトランジスタ１４０３が等価的に
存在することになる。等価的なＭＯＳトランジスタ１４
０３の存在は、メモリセルＭ００およびＭ１０における
所望の動作を妨げる。したがって、この等価的なＭＯＳ
トランジスタ１４０３の発生を防ぐために、分離酸化膜
１４０２の幅Ｗｂを小さな値に選択することができな
い。このことは、メモリセルアレイにおける集積度が低
下されることを意味する。

【０１０５】図１４７は、負電圧を利用したフラッシュ
メモリの動作を示す回路図である。図１４７（ａ）はプ
ログラムのために与えられる電圧を示し、一方、図１４
７（ｂ）は消去のために与えられる電圧を示す。

【０１０６】図１４７（ａ）を参照して、メモリセルＭ
００のフローティングゲートに電子を注入するため、ビ
ット線ＢＬ０に５Ｖの電圧が与えられ、一方、ワード線
ＷＬ１１に−１０Ｖの負電圧が与えられる。一方、選択
されないワード線ＷＬ１２には、５Ｖの電圧が与えられ
る。言い換えると、図示されていないＸデコーダは、−
１０Ｖおよび５Ｖの電圧を出力する必要があることにな
る。

【０１０７】図１４７（ｂ）を参照して、選択されたセ
クタＳＥ１内にストアされたデータを消去するため、ワ
ード線ＷＬ１１およびＷＬ１２に１０Ｖの正電圧が与え
られ、一方、ビット線ＢＬ０およびＢＬ１は高インピー
ダンス状態にもたらされる。一方、選択されないセレク
タＳＥ２内のワード線ＷＬ２１およびＷＬ２２には、−
８Ｖの負電圧が与えられる。言い換えると、図示されて
いないＸデコーダは、１０Ｖの正電圧および−８Ｖの負
電圧を出力する必要がある。

【０１０８】したがって、図示されていないＸデコーダ
は、プログラム動作において１５Ｖの電圧差を有する出
力電圧を出力し、一方、消去動作において１８Ｖの電圧
差を有する出力電圧を出力する必要がある。したがっ
て、出力電圧の電圧差が大きいため、Ｘデコーダを半導
体基板上のより小さな占有領域内に形成することが難し
くなっている。

【０１０９】（６）外部電源プログラム時には、各メモリセルのドレインに５Ｖ〜６
Ｖの電圧を印加する必要がある。上記のように、チャネ
ルホットエレクトロンによるプログラムは大きなチャネ
ル電流を必要とするので、３Ｖまたは５Ｖの単一の外部
電源を用いて内部昇圧によりこのドレイン電圧を作り出
すことは非常に困難である。もし、それが可能であると
しても、多数のビットを同時にプログラムすることはで
きず、プログラム時間が膨大となる。

【０１１０】しかしＮＡＮＤ型は読出動作において、直
列に並んだ８個のメモリトランジスタに電流を通すこと
により行なうので読出動作が遅いという欠点を有する。

【０１１１】また、書込、消去時において２０Ｖという
比較的高い電圧を用いるので、高集積化が困難という問
題があった。

【０１１２】この発明の目的は、フラッシュメモリにお
いて消去動作に要する時間を短縮し、それによって書換
動作に要する時間を短縮することである。

【０１１３】この発明の他の目的は、スタックゲート型
メモリセルの過消去によるデプレッション化を防止する
ことである。

【０１１４】この発明のさらに他の目的は、メモリアレ
イをセクタ分割した場合のディスターブを防止すること
である。

【０１１５】この発明のさらに他の目的は、プログラム
時の消費電力を少なくすることである。

【０１１６】この発明のさらに他の目的は、単一の外部
電源により動作可能なフラッシュメモリを提供すること
である。

【０１１７】この発明のさらに他の目的は、低消費電力
で動作させることができ、ドレインディスターブ現象を
低減させることができ、読出動作を高速にすることがで
き、最大電圧を低くすることができる不揮発性半導体記
憶装置を提供することである。

【０１１８】

【課題を解決するための手段】第１の発明に係る不揮発
性半導体記憶装置は、半導体基板の主表面に所定の間隔
をもって形成された一方の第１導電型の不純物領域であ
るソースと、他方の第１導電型の不純物領域であり、高
濃度不純物領域と高濃度不純物領域を覆うように形成さ
れた低濃度不純物領域を有するドレインと、ソースとド
レインとの間の半導体基板上に形成された絶縁膜を介し
て形成されたフローティングゲートと、フローティング
ゲート上の絶縁膜を介して形成されたコントロールゲー
トとを含むメモリセルと、コントロールゲートに接続さ
れたワード線と、ドレインに接続されたビット線とを備
えたものである。第２の発明に係る不揮発性半導体記憶
装置は、半導体基板の主表面に所定の間隔をもって形成
された一方の第１導電型の不純物領域であるドレイン
と、他方の第１導電型の不純物領域であるソースと、ソ
ースを覆うように形成された第１導電型と異なる第２導
電型の不純物領域と、ソースとドレインとの間の半導体
基板上に形成された絶縁膜を介して形成されたフローテ
ィングゲートと、フローティングゲート上の絶縁膜を介
して形成されたフローティングゲートとを含むメモリセ
ルと、コントロールゲートに接続されたワード線と、ド
レインに接続されたビット線とを備えたものである。

【０１１９】第３の発明に係る不揮発性半導体記憶装置
は、第１の発明に係る不揮発性半導体記憶装置に、され
にソースを覆うように形成された第１導電型と異なる第
２導電型の不純物領域を備えたものである。

【０１２０】

【実施例】まず、以下に説明する第１〜第１１の実施例
におけるプログラムおよび消去動作としきい値電圧との
関係を従来例と比較して説明する。

【０１２１】従来例では、図１の（ｂ）に示すように、
プログラム動作によりメモリセルのしきい値電圧が上昇
し、消去動作によりメモリセルのしきい値電圧が下降す
る。これに対して、実施例では、図１の（ａ）に示すよ
うに、プログラム動作によりメモリセルのしきい値電圧
が下降し、消去動作によりメモリセルのしきい値電圧が
上昇する。

【０１２２】すなわち、従来例では、図２の（ｂ）に示
すように、消去状態にあるメモリセルではフローティン
グゲートから電子が放出されており、そのしきい値電圧
は低くなっている。また、プログラム状態にあるメモリ
セルではフローティングゲートに電子が注入されてお
り、そのしきい値電圧は高くなっている。

【０１２３】これに対して、実施例では、図２の（ａ）
に示すように、消去状態にあるメモリセルではフローテ
ィングゲートに電子が注入されており、そのしきい値電
圧は高くなっている。また、プログラム状態にあるメモ
リセルではフローティングゲートから電子が放出されて
おり、そのしきい値電圧は低くなっている。

【０１２４】消去状態がデータ“１”に対応し、プログ
ラム状態がデータ“０”に対応する点は、実施例および
従来例において同様である。

【０１２５】このように、実施例では、消去動作により
各メモリセルのしきい値電圧が高くなるので、図３に示
すように、消去前書込動作を行なうことなく、一括消去
動作によりすべてのメモリセルのしきい値電圧を電源電
圧Ｖｃｃよりも高くすることができる。

【０１２６】また、図４に示すように、複数のメモリセ
ルのしきい値電圧にばらつきがあっても、一括消去動作
により一部のメモリセルがデプレッション化することは
ない。

【０１２７】（１）第１の実施例（図５〜図８）（ａ）フラッシュメモリの全体の構成（図５）図５は、第１の実施例によるフラッシュメモリの全体の
構成を示すブロック図である。図５のフラッシュメモリ
の全体の構成は各動作における電圧の印加条件が異なる
点を除いて、図１３１の従来のフラッシュメモリと同様
である。図５のフラッシュメモリもチップＣＨ上に形成
される。

【０１２８】（ｂ）メモリセルのプログラムおよび消
去（図６）図６の（ａ）にプログラム時におけるメモリセルへの電
圧印加条件を示す。また、図６の（ｂ）に消去時におけ
るメモリセルへの電圧印加条件を示す。

【０１２９】プログラム時には、図６の（ａ）に示すよ
うに、ドレイン１００２に高電圧Ｖｐｐ（通常１２Ｖ程
度）を印加し、コントロールゲート１００６に０Ｖを印
加し、ソース１００３をフローティング状態にする。そ
れにより、フローティングゲート１００５とドレイン１
００２との間に高電界が発生し、トンネル現象によりフ
ローティングゲート１００５からドレイン１００２に電
子が放出される。その結果、メモリセルのしきい値電圧
が下降する。

【０１３０】消去時には、図６の（ｂ）に示すように、
ドレイン１００２に０Ｖを印加し、コントロールゲート
１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、
ソース１００３に所定の高電圧ＶSL（６Ｖ）を印加す
る。それにより、ソース１００３の近傍でアバランシェ
降伏によるホットエレクトロンまたはチャネルホットエ
レクトロンが発生する。これらのホットエレクトロン
は、コントロールゲート１００６の高電圧Ｖｐｐにより
加速され、絶縁膜１００４によるエネルギ障壁を飛越え
て、フローティングゲート１００５に注入される。その
結果、メモリセルのしきい値電圧が上昇する。

【０１３１】このように、プログラム時にはトンネル現
象によりフローティングゲート１００５からドレイン１
００２に電子が放出される。そのため、チャネル方向ま
たは基板方向の電界を弱めるために、ドレイン１００２
に沿ってＮ- 型不純物領域１００２ｂが設けられてい
る。

【０１３２】また、消去時にはホットエレクトロンによ
りソース１００３の近傍からフローティングゲート１０
０５に電子が注入される。そのため、チャネル方向また
は基板方向に、より高電界が発生するように、ソース１
００３に沿ってＰ+ 型不純物領域１００３ｂが設けられ
ている。

【０１３３】なお、Ｐ- ウェル１００８はＰ- 型半導体
基板であってもよい。（ｃ）フラッシュメモリの動作（図７）次に、フラッシュメモリの一括消去動作、プログラム動
作および読出動作を図７を参照しながら説明する。図７
には、メモリアレイ１０１０に含まれる一部のメモリセ
ルＭ１１〜Ｍ１３，Ｍ２１〜Ｍ２３，Ｍ３１〜Ｍ３３が
示されている。

【０１３４】（ｉ）一括消去動作（図７の（ａ））まず、制御信号バッファ１１２０を介して制御回路１１
３０に、一括消去動作を指定する制御信号が与えられ
る。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部か
ら高電圧Ｖｐｐが与えられる。

【０１３５】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデ
コーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１
０３０は、すべてのワード線ＷＬ〜ＷＬ３を選択し、そ
れらに高電圧Ｖｐｐを印加する。Ｙデコーダ１０４０
は、Ｙゲート１０５０に含まれるすべてのＹゲートトラ
ンジスタをオンさせる。書込回路１０８０は、Ｙゲート
１０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ
３に印加する。ソース制御回路１１１０は、ソース線Ｓ
Ｌに所定の高電圧ＶSL（ＶSL＜Ｖｐｐ）を印加する。

【０１３６】このようにして、すべてのメモリセルＭ１
１〜Ｍ３３に、図６の（ｂ）に示されるように電圧が印
加される。その結果、すべてのメモリセルＭ１１〜Ｍ３
３が消去される。

【０１３７】（ｉｉ）プログラム動作（図７の
（ｂ））ここでは、メモリセルＭ１２をプログラムするものと仮
定する。すなわち、メモリセルＭ１２にデータ“０”を
書込み、他のメモリセルにデータ“１”を書き込む。

【０１３８】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、プログラム動作を指定する制御信
号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９
０には外部から高電圧Ｖｐｐが与えられる。

【０１３９】Ｘデコーダ１０３０は、アドレスバッファ
１０２０から与えられるＸアドレス信号に応答してワー
ド線ＷＬ２を選択し、選択されたワード線ＷＬ２に０Ｖ
を印加し、非選択のワード線ＷＬ１，ＷＬ３には電源電
圧Ｖｃｃを印加する。

【０１４０】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、書込
回路１０８０に高電圧Ｖｐｐを与える。外部からデータ
入出力バッファ１０７０を介して書込回路１０８０に順
次データが与えられる。このとき、Ｙデコーダ１０４０
は、アドレスバッファ１０２０から与えられるＹアドレ
ス信号に応答してＹゲート１０５０内のＹゲートトラン
ジスタを順次オンさせる。書込回路１０８０は、Ｙゲー
ト１０５０を介してビット線ＢＬ１に高電圧Ｖｐｐを印
加し、かつビット線ＢＬ２，ＢＬ３に電源電圧Ｖｃｃを
印加する。ソース制御回路１１１０は、ソース線ＳＬを
フローティング状態にする。

【０１４１】このようにして、メモリセルＭ１２に、図
６の（ａ）に示されるように電圧が印加される。このと
き、他のメモリセルは次のいずれかの状態になってい
る。

【０１４２】（Ａ）ドレインに高電圧Ｖｐｐが印加さ
れ、コントロールゲートに電源電圧Ｖｃｃが印加され、
ソースはフローティング状態となっている。

【０１４３】（Ｂ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに０Ｖが印加され、ソースは
フローティング状態になっている。

【０１４４】（Ｃ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに電源電圧Ｖｃｃが印加さ
れ、ソースはフローティング状態になっている。

【０１４５】その結果、メモリセルＭ１２のフローティ
ングゲートとドレインとの間のみに高電界が発生し、メ
モリセルＭ１２のみがプログラムされる。

【０１４６】（ｉｉｉ）読出動作（図７の（ｃ））読出動作は、図１３７を用いて説明した動作とほぼ同様
である。ここでは、メモリセルＭＣ１２からデータを読
出すものと仮定する。まず、制御信号バッファ１１２０
を介して制御回路１１３０に、読出動作を指定する制御
信号が与えられる。

【０１４７】Ｘデコーダ１０３０は、アドレスバッファ
１０２０から与えられるＸアドレス信号に応答して、ワ
ード線ＷＬ２を選択し、それに電源電圧Ｖｃｃを印加す
る。このとき、他のワード線ＷＬ１，ＷＬ３は０Ｖに保
たれる。Ｙデコーダ１０４０は、アドレスバッファ１０
２０から与えられるＹアドレス信号に応答して、Ｙゲー
ト１０５０内の１つのＹゲートトランジスタをオンさせ
る。ソース制御回路１１１０はソース線ＳＬを接地す
る。

【０１４８】それにより、ビット線ＢＬ１に読出電圧Ｖ
ｒが現れる。この読出電圧Ｖｒがセンスアンプ１０６０
により検知および増幅され、データ入出力バッファ１０
７０を介して外部に出力される。

【０１４９】（ｄ）書換動作（図８）このフラッシュメモリにおけるデータの書換動作を図８
のフローチャートを参照しながら説明する。

【０１５０】まず、すべてのメモリセルにデータ“１”
が記憶されているか否かを判別する（ステップＳ１）。
すべてのメモリセルにデータ“１”が記憶されていない
ときには、一括消去動作を行なう（ステップＳ２）。そ
の後、プログラム動作を行なう（ステップＳ３）。この
ように、従来例のような書込前消去動作を行なうことな
く、データの書換を行なうことができる。

【０１５１】（ｅ）変形例プログラム時に、非選択のビット線ＢＬ２，ＢＬ３をフ
ローティング状態にしてもよい。このとき、非選択のメ
モリセルは次のいずれかの状態になっている。

【０１５２】（Ａ）ドレインに高電圧Ｖｐｐが印加さ
れ、コントロールゲートに電源電圧Ｖｃｃが印加され、
ソースはフローティング状態になっている。

【０１５３】（Ｂ）ドレインはフローティング状態に
なっており、コントロールゲートに０Ｖが印加され、ソ
ースはフローティング状態になっている。

【０１５４】（Ｃ）ドレインはフローティング状態に
なっており、コントロールゲートに電源電圧Ｖｃｃが印
加され、ソースはフローティング状態になっている。

【０１５５】この場合にも、メモリセルＭ１２のフロー
ティングゲートとドレインとの間のみに高電界が発生
し、トンネル現象によりメモリセルＭ１２のみがプログ
ラムされる。

【０１５６】プログラム時に、ソース線ＳＬに電源電圧
Ｖｃｃを印加してもよい。このとき、メモリセルＭ１２
のドレインには高電圧Ｖｐｐが印加され、コントロール
ゲートには０Ｖが印加され、ソースには電源電圧Ｖｃｃ
が印加される。他のメモリセルは次のいずれかの状態に
なっている。

【０１５７】（Ａ）ドレインに高電圧Ｖｐｐが印加さ
れ、コントロールゲートに電源電圧Ｖｃｃが印加され、
ソースに電源電圧Ｖｃｃが印加されている。

【０１５８】（Ｂ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに０Ｖが印加され、ソースに
電源電圧Ｖｃｃが印加されている。

【０１５９】（Ｃ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに電源電圧Ｖｃｃが印加さ
れ、ソースに電源電圧Ｖｃｃが印加されている。

【０１６０】この場合にも、メモリセルＭ１２のフロー
ティングゲートとドレインとの間のみに高電界が発生
し、トンネル現象によりメモリセルＭ１２のみがプログ
ラムされる。

【０１６１】プログラム時に、非選択のビット線ＢＬ
２，ＢＬ３をフローティング状態にしかつソース線ＳＬ
に電源電圧Ｖｃｃを印加してもよい。このとき、メモリ
セルＭ１２のドレインには高電圧Ｖｐｐが印加され、コ
ントロールゲートには０Ｖが印加され、ソースには電源
電圧Ｖｃｃが印加される。また、他のメモリセルは次の
いずれかの状態になっている。

【０１６２】（Ａ）ドレインに高電圧Ｖｐｐが印加さ
れ、コントロールゲートに電源電圧Ｖｃｃが印加され、
ソースに電源電圧Ｖｃｃが印加されている。

【０１６３】（Ｂ）ドレインはフローティング状態に
なっており、コントロールゲートに０Ｖが印加され、ソ
ースに電源電圧Ｖｃｃが印加されている。

【０１６４】（Ｃ）ドレインはフローティング状態と
なっており、コントロールゲートに電源電圧Ｖｃｃが印
加され、ソースに電源電圧Ｖｃｃが印加されている。

【０１６５】この場合にも、メモリセルＭ１２のフロー
ティングゲートとドレインとの間のみに高電界が発生
し、トンネル現象によりメモリセルＭ１２のみがプログ
ラムされる。

【０１６６】また、一括消去動作後にベリファイ動作を
行なってもよい。さらに、一括消去動作前に、すべての
メモリセルのコントロールゲートに０Ｖを印加しかつＰ
- ウェル（またはＰ- 型半導体基板）に高電圧Ｖｐｐを
印加することによって、すべてのメモリセルのコントロ
ールゲートから電子を引抜き、その後、ベリファイ動作
を行ないながら一括消去動作を行なってもよい。それに
より、一括消去されたメモリセルのしきい値電圧のばら
つきをさらに小さくすることができる。

【０１６７】（ｆ）第１の実施例の効果従来のフラッシュメモリでは電子がドレイン側からフロ
ーティングゲートに注入される。そのため、読出動作時
にビット線の電位が高くなると、選択されているメモリ
セルにドレインから電子が注入され、ソフトライトが起
こる可能性がある。

【０１６８】これに対して、第１の実施例のフラッシュ
メモリでは、電子がソース側からフローティングゲート
に注入される。そのため、読出動作時に、ソフトライト
が起こりにくい。

【０１６９】なお、ベリファイ動作を行ないながらプロ
グラム動作を行なってもよい。それにより、プログラム
されたメモリセルのしきい値電圧のばらつきを小さくす
ることができる。

【０１７０】（２）第２の実施例（図９，図１０）第２の実施例によるフラッシュメモリの全体の構成は、
図５に示される構成と同様である。

【０１７１】（ａ）メモリセルのプログラムおよび消
去（図９）図９の（ａ）にプログラム時におけるメモリセルへの電
圧印加条件を示す。また、図９（ｂ）に消去時における
メモリセルへの電圧印加条件を示す。プログラム時の電
圧印加条件は、図６の（ａ）に示した電圧印加条件と同
様である。

【０１７２】消去時には、図９の（ｂ）に示すように、
ドレイン１００２に０Ｖを印加し、コントロールゲート
１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、
ソース１００３に０Ｖを印加する。それにより、ソース
１００３とドレイン１００２との間の領域にチャネルｃ
ｈが形成され、そのチャネルｃｈとフローティングゲー
ト１００５との間に高電界が発生する。トンネル現象に
よりチャネルｃｈからフローティングゲート１００５に
電子が注入される。その結果、メモリセルのしきい値電
圧が上昇する。

【０１７３】この実施例では、プログラム時にはトンネ
ル現象によりフローティングゲート１００５からドレイ
ン１００２に電子が放出される。そのため、チャネル方
向または基板方向の電界を弱めるために、ドレイン１０
０２に沿ってＮ- 型不純物領域１００２ｃが設けられて
いる。

【０１７４】なお、ソース１００３に沿ってＮ- 型不純
物領域１００３ｃを設けてもよい。このように、ドレイ
ン側およびソース側の両方にＮ- 型不純物領域１００２
ｃ，１００３ｃを設けると、製造工程が少なくなる。

【０１７５】（ｂ）フラッシュメモリの動作（図１
０）次に、フラッシュメモリの一括消去動作、プログラム動
作および読出動作を図１０を参照しながら説明する。プ
ログラム動作および読出動作は第１の実施例と同様であ
る。したがって、以下、一括消去動作を説明する。

【０１７６】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、一括消去動作を指定する制御信号
が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０
には外部から高電圧Ｖｐｐが与えられる。

【０１７７】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデ
コーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１
０３０は、すべてのワード線ＷＬ１〜ＷＬ３を選択し、
それらに高電圧Ｖｐｐを印加する。Ｙデコーダ１０４０
は、Ｙゲート１０５０に含まれるすべてのＹゲートトラ
ンジスタをオンさせる。書込回路１０８０はＹゲート１
０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ３
に印加する。ソース制御回路１１１０はソース線ＳＬに
０Ｖを印加する。

【０１７８】このようにして、すべてのメモリセルＭ１
１〜Ｍ３３に、図９の（ｂ）に示されるように電圧が印
加される。その結果、すべてのメモリセルＭ１１〜Ｍ３
３が消去される。

【０１７９】なお、一括消去動作時に、Ｐ- ウェル（ま
たはＰ- 型半導体基板）に積極的に負の電圧を印加して
もよい。

【０１８０】データの書換えは、図８に示される手順で
行なわれる。したがって、従来例のような消去前書込動
作を行なうことなく、データの書換えを行なうことがで
きる。

【０１８１】（３）第３の実施例（図１１〜図１４）図１１は、第３の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。図１１のフラッシュメ
モリが図５のフラッシュメモリと異なるのは次の点であ
る。

【０１８２】外部から与えられる負電圧−Ｖｅｅを受
け、所定の負電圧を発生する負電圧制御回路１１４０が
さらに設けられている。また、Ｘデコーダ１０３０は、
図１２に示すように、複数の高電圧スイッチ１３０２
（図１３２参照）の代わりに、複数のワード線ＷＬにそ
れぞれ接続される複数の電位制御スイッチ１３０３を含
む。各電位制御スイッチ１３０３は、Ｖｐｐ／Ｖｃｃ切
換回路１０９０から与えられる高電圧Ｖｐｐまたは電源
電圧Ｖｃｃあるいは負電圧制御回路１１４０から与えら
れる負電圧−Ｖｅｅを対応するワード線ＷＬに印加す
る。

【０１８３】（ｂ）メモリセルのプログラムおよび消
去（図１３）図１３の（ａ）にプログラム時におけるメモリセルへの
電圧印加条件を示す。また、図１３の（ｂ）に消去時に
おけるメモリセルへの電圧印加条件を示す。

【０１８４】プログラム時には、図１３の（ａ）に示す
ように、ドレイン１００２に電源電圧Ｖｃｃ（通常５Ｖ
程度）を印加し、コントロールゲート１００６に負電圧
−Ｖｅｅ（−１２Ｖ）を印加し、ソース１００３をフロ
ーティング状態にする。それにより、フローティングゲ
ート１００５とドレイン１００２との間に高電界が発生
し、トンネル現象によりフローティングゲート１００５
からドレイン１００２に電子が放出される。その結果、
メモリセルのしきい値電圧が下降する。

【０１８５】消去時の電圧印加条件は、図６の（ｂ）に
示した電圧印加条件と同様である。

【０１８６】このように、プログラム時にはトンネル現
象によりフローティングゲート１００５からドレイン１
００２に電子が放出される。そのため、チャネル方向ま
たは基板方向の電界を弱めるために、ドレイン１００２
に沿ってＮ- 型不純物領域１００２ｄが設けられてい
る。

【０１８７】また、消去時にはホットエレクトロンによ
りソース１００３の近傍からフローティングゲート１０
０５に電子が注入される。そのため、チャネル方向また
は基板方向に、より高電界が発生するように、ソース１
００３に沿ってＰ+ 型不純物領域１００３ｄが設けられ
ている。

【０１８８】（ｃ）フラッシュメモリの動作（図１
４）次に、フラッシュメモリの一括消去動作、プログラム動
作および読出動作を図１４を参照しながら説明する。一
括消去動作および読出動作は、第１の実施例と同様であ
る。したがって、以下、プログラム動作を説明する。

【０１８９】ここでは、メモリセルＭ１２をプログラム
するものと仮定する。すなわち、メモリセルＭ１２にデ
ータ“０”を書込み、他のメモリセルにデータ“１”を
書き込む。

【０１９０】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、プログラム動作を指定する制御信
号が与えられる。また、負電圧制御回路１１４０には外
部から負電圧−Ｖｅｅが与えられる。

【０１９１】Ｘデコーダ１０３０は、アドレスバッファ
１０２０から与えられるＸアドレス信号に応答してワー
ド線ＷＬ２を選択し、選択されたワード線ＷＬ２に負電
圧制御回路１１４０からの負電圧−Ｖｅｅを印加し、非
選択のワード線ＷＬ１，ＷＬ３には０Ｖを印加する。

【０１９２】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、書込
回路１０８０に電源電圧Ｖｃｃを与える。外部からデー
タ入出力バッファ１０７０を介して書込回路１０８０に
順次データが与えられる。このとき、Ｙデコーダ１０４
０は、アドレスバッファ１０２０から与えられるＹアド
レス信号に応答して、Ｙゲート１０５０内のＹゲートト
ランジスタを順次オンさせる。書込回路１０８０は、Ｙ
ゲート１０５０を介してビット線ＢＬ１に電源電圧Ｖｃ
ｃを印加し、ビット線ＢＬ２，ＢＬ３に０Ｖを印加す
る。ソース制御回路１１１０は、ソース線ＳＬをフロー
ティング状態にする。

【０１９３】このようにして、メモリセルＭ１２に、図
１３の（ａ）に示されるように電圧が印加される。この
とき、他のメモリセルは次のいずれかの状態になってい
る。

【０１９４】（Ａ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに０Ｖが印加され、ソースは
フローティング状態になっている。

【０１９５】（Ｂ）ドレインに０Ｖが印加され、コン
トロールゲートに負電圧−Ｖｅｅが印加され、ソースは
フローティング状態になっている。

【０１９６】（Ｃ）ドレインに０Ｖが印加され、コン
トロールゲートに０Ｖが印加され、ソースはフローティ
ング状態になっている。

【０１９７】（ｅ）変形例プログラム時に、非選択のビット線ＢＬ２，ＢＬ３をフ
ローティング状態にしてもよい。このとき、非選択のメ
モリセルは次のいずれかの状態になっている。

【０１９８】（Ａ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに０Ｖが印加され、ソースは
フローティング状態になっている。

【０１９９】（Ｂ）ドレインはフローティング状態に
なっており、コントロールゲートに負電圧−Ｖｅｅが印
加され、ソースはフローティング状態になっている。

【０２００】（Ｃ）ドレインはフローティング状態に
なっており、コントロールゲートに０Ｖが印加され、ソ
ースはフローティング状態になっている。

【０２０１】この場合も、メモリセルＭ１２のフローテ
ィングゲートとドレインとの間のみに高電界が発生し、
トンネル現象によりメモリセルＭ１２のみがプログラム
される。

【０２０２】プログラム時に、非選択のビット線をフロ
ーティング状態にしかつソース線ＳＬに０Ｖを印加して
もよい。このとき、メモリセルＭ１２のドレインには電
源電圧Ｖｃｃが印加され、コントロールゲートには負電
圧−Ｖｅｅが印加され、ソースには０Ｖが印加される。
他のメモリセルは次のいずれかの状態になっている。

【０２０３】（Ａ）ドレインに電源電圧Ｖｃｃが印加
され、コントロールゲートに０Ｖが印加され、ソースに
０Ｖが印加されている。

【０２０４】（Ｂ）ドレインはフローティング状態に
なっており、コントロールゲートに負電圧−Ｖｅｅが印
加され、ソースに０Ｖが印加されている。

【０２０５】（Ｃ）ドレインはフローティング状態に
なっており、コントロールゲートに０Ｖが印加され、ソ
ースに０Ｖが印加されている。

【０２０６】この場合も、メモリセルＭ１２のフローテ
ィングゲートとドレインとの間のみに高電界が発生し、
トンネル現象によりメモリセルＭ１２のみがプログラム
される。

【０２０７】第３の実施例において、一括消去動作を図
１０に示される第２の実施例と同様に行なってもよい。
各メモリセルには、図９の（ｂ）に示したように電圧が
印加される。

【０２０８】この場合には、フローティングゲートへの
電子の注入およびフローティングゲートからの電子の放
出をトンネル現象を利用して行なうことになるので、消
費電力が低減される。そのため、外部から与えられる電
源電圧から高電圧および負電圧を内部で発生することが
できる。

【０２０９】（４）第４の実施例（図１５〜図１６）第４の実施例によるフラッシュメモリの全体の構成は図
５に示される構成と同様である。また、プログラム時お
よび消去時のメモリセルへの電圧印加条件は、図６の
（ａ）および（ｂ）に示した電圧印加条件と同様であ
る。第４の実施例は、制御方法においてのみ第１の実施
例と異なる。

【０２１０】（ａ）フラッシュメモリの動作（図１
５）次に、フラッシュメモリのページ一括消去動作、プログ
ラム動作および読出動作を図１５を参照しながら説明す
る。プログラム動作および読出動作は、第１の実施例と
同様である。したがって、以下、ページ一括消去動作を
説明する。

【０２１１】１つのワード線に接続されるすべてのメモ
リセルをページと呼ぶ。ページ一括消去動作は、ページ
単位で一括消去が行なわれる。ここでは、ワード線ＷＬ
２に対応するページの一括消去動作を説明する。

【０２１２】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、ページ一括消去動作を指定する制
御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１
０９０には外部から高電圧Ｖｐｐが与えられる。

【０２１３】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデ
コーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１
０３０は、アドレスバッファ１０２０から与えられるＸ
アドレス信号に応答して、ワード線ＷＬ２を選択し、選
択されたワード線ＷＬ２に高電圧Ｖｐｐを印加し、非選
択のワード線ＷＬ１，ＷＬ３に０Ｖを印加する。Ｙデコ
ーダ１０４０は、Ｙゲート１０５０に含まれるすべての
Ｙゲートトランジスタをオンさせる。書込回路１０８０
は、Ｙゲート１０５０を介して０Ｖをすべてのビット線
ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１０
は、ソース線ＳＬに所定の高電圧ＶSL（ＶSL＜Ｖｐｐ）
を印加する。

【０２１４】このようにして、ワード線ＷＬ２に接続さ
れるメモリセルＭ１２，Ｍ２２，Ｍ３２に、図６の
（ｂ）に示されるように電圧が印加される。その結果、
メモリセルＭ１２，Ｍ２２，Ｍ３２が消去される。

【０２１５】非選択のワード線ＷＬ１，ＷＬ３に接続さ
れる各メモリセルにおいては、ドレイン１００２に０Ｖ
が印加され、ソース１００３に高電圧ＶSLが印加され、
コントロールゲート１００６に０Ｖが印加される。その
ため、ホットエレクトロンが絶縁膜１００４によるエネ
ルギ障壁を飛越えてフローティングゲート１００５に注
入される可能性は少ない。したがって、選択されたワー
ド線ＷＬ２に接続されるメモリセルのみが一括消去され
る。

【０２１６】このように、第４の実施例では、メモリア
レイ単位でなく、ページ単位で一括消去動作が行なわれ
る。

【０２１７】（ｂ）書換動作（図１６）第４の実施例によるフラッシュメモリにおけるデータの
書換動作を図１６のフローチャートを参照しながら説明
する。

【０２１８】まず、すべてのメモリセルにデータ“１”
が記憶されているか否かを判別する（ステップＳ１
１）。すべてのメモリセルにデータ“１”が記憶されて
いないときには、書換えるべきページに関してページ一
括消去動作を行なう（ステップＳ１２）。その後、プロ
グラム動作を行なう（ステップＳ１３）。

【０２１９】このように、従来例のような書込前消去動
作を行なうことなく、ページ単位でデータの書換えを行
なうことができる。

【０２２０】（５）第５の実施例（図１７）第５の実施例によるフラッシュメモリの全体の構成は、
図５に示される構成と同様である。また、プログラム時
および消去時のメモリセルへの電圧印加条件は、図９の
（ａ）および（ｂ）に示した電圧印加条件と同様であ
る。第５の実施例は、制御方法においてのみ第２の実施
例と異なる。

【０２２１】第５の実施例によるフラッシュメモリのペ
ージ一括消去動作、プログラム動作および読出動作を図
１７を参照しながら説明する。プログラム動作および読
出動作は第２の実施例と同様である。したがって、以
下、ページ一括消去動作を説明する。ここでは、ワード
線ＷＬ２に対応するページの一括消去動作を説明する。

【０２２２】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、ページ一括消去動作を指定する制
御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１
０９０には外部から高電圧Ｖｐｐが与えられる。

【０２２３】Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデ
コーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１
０３０は、アドレスバッファ１０２０から与えられるＸ
アドレス信号に応答して、ワード線ＷＬ２を選択し、そ
の選択されたワード線ＷＬ２に高電圧Ｖｐｐを印加し、
非選択のワード線ＷＬ１，ＷＬ３に０Ｖを印加する。Ｙ
デコーダ１０４０は、Ｙゲート１０５０に含まれるすべ
てのＹゲートトランジスタをオンさせる。書込回路１０
８０は、Ｙゲート１０５０を介して０Ｖをすべてのビッ
ト線ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１
０は、ソース線ＳＬに０Ｖを印加する。

【０２２４】このようにして、ワード線ＷＬ２に接続さ
れるメモリセルＭ１２，Ｍ２２，Ｍ３２に、図９の
（ｂ）に示されるように電圧が印加される。その結果、
メモリセルＭ１２，Ｍ２２，Ｍ３２が消去される。

【０２２５】非選択のワード線ＷＬ１，ＷＬ３に接続さ
れる各メモリセルにおいては、ドレイン１００２、ソー
ス１００３およびコントロールゲート１００６に０Ｖが
印加される。そのため、フローティングゲート１００５
とソース１００３との間には高電界は発生せず、トンネ
ル現象により電子がフローティングゲート１００５に注
入されることはない。したがって、選択されたワード線
に接続されたメモリセルのみが一括消去される。

【０２２６】このように、第５の実施例においても、メ
モリアレイ単位ではなく、ページ単位で一括消去を行な
うことができる。

【０２２７】データの書換えは、図１６に示される手順
で行なわれる。したがって、従来例のような消去前書込
動作を行なうことなく、ページ単位でデータの書換えを
行なうことができる。

【０２２８】（６）第６の実施例（図１８〜図３３）（ａ）フラッシュメモリの全体の構成（図１８，図１
９）図１８は、第６の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。また、図１９は、メモ
リアレイおよびそれに関連する部分の詳細な構成を示す
回路図である。

【０２２９】図１８のフラッシュメモリが図１３１に示
す従来のフラッシュメモリと異なるのは次の点である。
メモリアレイ１０１０ａが複数のセクタに分割されてい
る。図１８の例では、メモリアレイ１０１０ａがセクタ
ＳＥ１，ＳＥ２に分割されている。メモリアレイ１０１
０ａは、セクタＳＥ１，ＳＥ２にそれぞれ対応するセレ
クトゲートＳＧ１，ＳＧ２を含む。

【０２３０】メモリアレイ１０１０ａは、Ｐ- ウェル１
００８内に形成される。図１３１に示すＶｐｐ／Ｖｃｃ
切換回路１０９０は設けられず、高電圧発生回路１２１
０，１２２０、負電圧発生回路１２３０，１２４０、ウ
ェル電位発生回路１２５０およびセレクトゲートデコー
ダ１２６０がさらに設けられる。高電圧発生回路１２１
０，１２２０は外部から電源電圧Ｖｃｃ（たとえば５
Ｖ）を受け、高電圧（たとえば１０Ｖ）を発生する。負
電圧発生回路１２３０，１２４０は、外部から電源電圧
Ｖｃｃを受け、負電圧（たとえば−１０Ｖ）を発生す
る。ウェル電位発生回路１２５０は消去時にＰ- ウェル
１００８に負電圧（たとえば−５Ｖ）を印加する。セレ
クトゲートデコーダ１２６０は、アドレスバッファ１０
２０からのアドレス信号の一部に応答して、セレクトゲ
ートＳＧ１，ＳＧ２を選択的に活性化する。

【０２３１】次に図１９を参照する。メモリアレイ１０
１０ａには複数の主ビット線が配列される。図１９には
２つの主ビット線ＭＢ０，ＭＢ１が示される。主ビット
線ＭＢ０，ＭＢ１はそれぞれＹゲートトランジスタＹＧ
０，ＹＧ１を介してセンスアンプ１０６０および書込回
路１０８０に接続される。

【０２３２】各主ビット線に対応して複数の副ビット線
が配列される。図１９の例では、主ビット線ＭＢ０に対
応して２つの副ビット線ＳＢ０１，ＳＢ０２が設けら
れ、主ビット線ＭＢ１に対応して２つの副ビット線ＳＢ
１１，ＳＢ１２が設けられる。

【０２３３】複数の副ビット線に交差するように複数の
ワード線が配列される。図１９の例では、副ビット線Ｓ
Ｂ０１，ＳＢ１１に交差するようにワード線ＷＬ０，Ｗ
Ｌ１が配列され、副ビット線ＳＢ０２，ＳＢ１２に交差
するようにワード線ＷＬ２，ＷＬ３が配列される。

【０２３４】副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１
１，ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３が設
けられる。メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１
はセクタＳＥ１に含まれ、メモリセルＭ０２，Ｍ０３，
Ｍ１２，Ｍ１３はセクタＳＥ２に含まれる。

【０２３５】各メモリセルのドレインは対応する副ビッ
ト線に接続され、コントロールゲートは対応するワード
線に接続され、ソースはソース線ＳＬに接続される。

【０２３６】セレクトゲートＳＧ１はセレクトゲートト
ランジスタＳＧ０１，ＳＧ１１を含み、セレクトゲート
ＳＧ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１
２を含む。副ビット線ＳＢ０１，ＳＢ０２はそれぞれセ
レクトゲートトランジスタＳＧ０１，ＳＧ０２を介して
主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１，Ｓ
Ｂ１２はそれぞれセレクトゲートトランジスタＳＧ１
１，ＳＧ１２を介して主ビット線ＭＢ１に接続される。
セレクトゲートデコーダ１２６０のセレクトゲート線Ｓ
ＧＬ１はセレクトゲートトランジスタＳＧ０１，ＳＧ１
１に接続され、セレクトゲート線ＳＧＬ２はセレクトゲ
ートトランジスタＳＧ０２，ＳＧ１２に接続される。

【０２３７】（ｂ）メモリセルのプログラムおよび消
去（図２０）図２０の（ａ）にプログラム時におけるメモリセルへの
電圧印加条件を示す。また、図２０の（ｂ）に消去時に
おけるメモリセルへの電圧印加条件を示す。

【０２３８】プログラム時には、図２０の（ａ）に示す
ように、ドレイン１００２に正電圧（たとえば５Ｖ）を
印加し、コントロールゲート１００６に負電圧（たとえ
ば−１０Ｖ）を印加し、ソース１００３をフローティン
グ状態にし、Ｐ- ウェル１００８に０Ｖを印加する。そ
れにより、フローティングゲート１００５とドレイン１
００２との間に高電界が発生し、トンネル現象によりフ
ローティングゲート１００５がドレイン１００２に電子
が放出される。その結果、メモリセルのしきい値電圧が
下降する。

【０２３９】消去時には、図２０の（ｂ）に示すよう
に、ドレイン１００２をフローティング状態にし、コン
トロールゲート１００６に高電圧（たとえば１０Ｖ）を
印加し、ソース１００３をフローティング状態にし、Ｐ
- ウェル１００８に負電圧（たとえば−５Ｖ）を印加す
る。それにより、コントロールゲート１００６とＰ- ウ
ェル１００８との間に高電圧（この場合１５Ｖ）が印加
され、ソース１００３とフローティングゲート１００５
との間に高電界が発生する。その結果、トンネル現象に
よりソース１００３からフローティングゲート１００５
に電子が注入され、メモリセルのしきい値電圧が上昇す
る。

【０２４０】このように、プログラム時にはトンネル現
象によりフローティングゲート１００５からドレイン１
００２に電子が放出される。そのため、チャネル方向ま
たは基板方向の電界を弱めるために、ドレイン１００２
に沿ってＮ- 型不純物領域１００２ｅが設けられる。

【０２４１】なお、ソース１００３に沿ってＮ- 型不純
物領域１００３ｅを設けてもよい。このように、ドレイ
ン側およびソース側の両方にＮ- 型不純物領域１００２
ｅ，１００３ｅを設けると、製造工程が少なくなる。

【０２４２】（ｃ）フラッシュメモリの動作（図２
１）次に、フラッシュメモリのセクタ一括消去動作、プログ
ラム動作および読出動作を図２１を参照しながら説明す
る。

【０２４３】（ｉ）セクタ一括消去動作ここでは、セクタＳＥ１を一括消去するものと仮定す
る。まず、制御信号バッファ１１２０を介して制御回路
１１３０に、セクタ一括消去動作を指定する制御信号が
与えられる。それにより、高電圧発生回路１２２０およ
び負電圧発生回路１２３０が活性化される。

【０２４４】高電圧発生回路１２２０はＸデコーダ１０
３０に高電圧（１０Ｖ）を与える。Ｘデコーダ１０３０
は、セクタＳＥ１のワード線ＷＬ０，ＷＬ１に高電圧
（１０Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２，
ＷＬ３に０Ｖを印加する。負電圧発生回路１２３０はＹ
デコーダ１０４０およびウェル電位発生回路１２５０に
負電圧を与える。Ｙデコーダ１０４０はＹゲート１０５
０内のＹゲートトランジスタＹＧ０，ＹＧ１に負電圧
（−５Ｖ）を印加する。それにより、主ビット線ＭＢ
０，ＭＢ１はフローティング状態になる。ソース制御回
路１０はソース線ＳＬをフローティング状態にする。ま
た、ウェル電位発生回路１２５０はＰ- ウェル１００８
に負電圧（−５Ｖ）を印加する。セレクトゲートデコー
ダ１２６０はセレクトゲート線ＳＧ１，ＳＧ２に０Ｖを
印加する。

【０２４５】このようにして、セクタＳＥ１内のメモリ
セルＭ００，Ｍ０１，Ｍ１０，Ｍ１１に、図２０の
（ｂ）に示されるように電圧が印加される。その結果、
セクタＳＥ１内のすべてのメモリセルが消去される。

【０２４６】このとき、非選択のセクタＳＥ２内の各メ
モリセルにおいて、コントロールゲートとＰ- ウェルと
の間に印加される電圧は５Ｖである。したがって、トン
ネル現象は発生しない。また、この電位条件は読出時の
電位条件とほぼ同じであるので、データへのディスター
ブがほとんど起きない。

【０２４７】（ｉｉ）プログラム動作（図２１の
（ｂ））ここでは、メモリセルＭ００をプログラムするものと仮
定する。すなわち、メモリセルＭ００にデータ“０”を
書込み、メモリセルＭ１０にデータ“１”を書き込む。

【０２４８】まず、制御信号バッファ１１２０を介して
制御回路１１３０に、プログラム動作を指定する制御信
号が与えられる。それにより、高電圧発生回路１２１０
および負電圧発生回路１２４０が活性化される。

【０２４９】負電圧発生回路１２４０はＸデコーダ１０
３０に負電圧を与える。Ｘデコーダ１０３０は、アドレ
スバッファ１０２０から与えられるＸアドレス信号に応
答してワード線ＷＬ０を選択し、選択されたワード線Ｗ
Ｌ０に負電圧（−１０Ｖ）を印加し、非選択のワード線
ＷＬ１〜ＷＬ３に０Ｖを印加する。

【０２５０】高電圧発生回路１２１０はＹデコーダ１０
４０、書込回路１０８０およびセレクトゲートデコーダ
１２６０に高電圧を与える。まず、外部からデータ入出
力バッファ１０７０を介してデータ“０”が書込回路１
０８０に与えられ、ラッチされる。Ｙデコーダ１０４０
は、アドレスバッファ１０２０から与えられるＹアドレ
ス信号に応答してＹゲート１０５０内のＹゲートトラン
ジスタＹＧ０に高電圧（たとえば７Ｖ）を印加し、Ｙゲ
ートトランジスタＹＧ１に０Ｖを印加する。それによ
り、ＹゲートトランジスタＹＧ０がオンする。

【０２５１】書込回路１０８０はＹゲートトランジスタ
ＹＧ０を介して主ビット線ＭＢ０にデータ“０”に対応
するプログラム電圧（５Ｖ）を印加する。また、セレク
トゲートデコーダ１２６０は、セレクトゲート線ＳＧＬ
１に高電圧（たとえば（７Ｖ）を印加し、セレクトゲー
ト線ＳＧＬ２に０Ｖを印加する。それにより、副ビット
線ＳＢ０１，ＳＢ１１がそれぞれ主ビット線ＭＢ０，Ｍ
Ｂ１に接続される。ソース制御回路１１１０は、ソース
線ＳＬをフローティング状態にする。ウェル電位発生回
路１２５０はＰ- ウェル１００８に０Ｖを印加する。

【０２５２】このようにして、メモリセルＭ００に、図
２０の（ａ）に示されるように電圧が印加される。その
結果、メモリセルＭ００のしきい値電圧が下降する。

【０２５３】一定時間（たとえば１ｍ秒）経過後、外部
からデータ入出力バッファ１０７０を介してデータ
“１”が書込回路１０８０に与えられ、ラッチされる。
Ｙデコーダ１０４０は、アドレスバッファ１０２０から
与えられるＹアドレス信号に応答してＹゲート１０５０
内のＹゲートトランジスタＹＧ１に高電圧（７Ｖ）を印
加し、ＹゲートトランジスタＹＧ０に０Ｖを印加する。
それにより、ＹゲートトランジスタＹＧ１がオンする。
書込回路１０８０は、ＹゲートトランジスタＹＧ１を介
して主ビット線ＭＢ１にデータ“１”に対応する０Ｖを
印加する。したがって、メモリセルＭ１０のしきい値電
圧は高いまま維持される。

【０２５４】プログラム動作の際にベリファイ動作を行
なってもよい。このベリファイ動作を図２２のフローチ
ャートを参照しながら説明する。

【０２５５】上記のように、選択されたワード線ＷＬ０
に負電圧（−１０Ｖ）を印加し、選択されたセレクトゲ
ート線ＳＧＬ１に高電圧（７Ｖ）を印加する（ステップ
Ｓ２１）。また、ソース線ＳＬをフローティング状態に
し（ステップＳ２２）、データ“０”の主ビット線ＭＢ
０に５Ｖを印加し、データ“１”の主ビット線ＭＢ１に
０Ｖを印加する（ステップＳ２３）。それにより、メモ
リセルＭ００のしきい値電圧が下降する。このとき、メ
モリセルＭ１０のしきい値電圧は高く維持される。

【０２５６】一定時間（たとえば１ｍ秒）経過後、制御
回路１１３０によりベリファイ動作が開始される。それ
により、ベリファイ電圧発生回路１１００が活性化され
る。ベリファイ電圧発生回路１１００はＸデコーダ１０
３０に通常の電源電圧Ｖｃｃよりも低いベリファイ電圧
を供給する。その結果、選択されたワード線ＷＬ０にベ
リファイ電圧が印加される（ステップＳ２４）。ソース
制御回路１１１０によりソース線ＳＬが接地される（ス
テップＳ２５）。それにより、読出動作が行なわれる
（ステップＳ２６）。

【０２５７】メモリセルＭ００のしきい値電圧がベリフ
ァイ電圧よりも高いと、主ビット線ＭＢ０には電流が流
れない。そのため、センスアンプ１０６０がデータ
“１”を検知する。この場合、制御回路１１３０はプロ
グラムが不十分であると判断し、再びプログラム動作お
よびベリファイ動作を行なう（ステップＳ２７，Ｓ２１
〜Ｓ２６）。

【０２５８】メモリセルＭ００のしきい値電圧がベリフ
ァイ電圧よりも低くなれば、主ビット線ＭＢ０に電流が
流れる。そのため、センスアンプ１０６０がデータ
“０”を検知する。この場合、制御回路１１３０はプロ
グラムが十分であると判断し、メモリセルＭ００につい
てのプログラム動作を終了する。

【０２５９】Ｘデコーダ１０３０に与えられるＸアドレ
ス信号が順次インクリメントされ、ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３に関して順次プログラム動作およびベリフ
ァイ動作が行なわれる（ステップＳ２８，Ｓ２９）。

【０２６０】（ｉｉｉ）読出動作（図２１の（ｃ））ここでは、メモリセルＭ００からデータを読出すものと
仮定する。まず、制御信号バッファ１１２０を介して制
御回路１１３０に、読出動作を指定する制御信号が与え
られる。

【０２６１】Ｘデコーダ１０３０は、アドレスバッファ
１０２０から与えられるＸアドレス信号に応答してワー
ド線ＷＬ０を選択し、それに電源電圧Ｖｃｃ（５Ｖ）を
印加する。このとき、ワード線ＷＬ１，ＷＬ２，ＷＬ３
は０Ｖに保たれる。セレクトゲートデコーダ１２６０
は、セレクトゲート線ＳＧＬ１に５Ｖを印加し、セレク
トゲート線ＳＧＬ２に０Ｖを印加する。Ｙデコーダ１０
４０は、アドレスバッファ１０２０から与えられるＹア
ドレス信号に応答してＹゲート１０５０内のＹゲートト
ランジスタＹＧ０をオンさせる。ソース制御回路１１１
０はソース線ＳＬを接地する。

【０２６２】それにより、主ビット線ＭＢＯに読出電圧
Ｖｒが現れる。この読出電圧Ｖｒがセンスアンプ１０６
０により検知され、データ入出力バッファ１０７０を介
して外部に出力される。

【０２６３】（ｄ）メモリセルの断面構造（図２３）図２３はこの実施例のフラッシュメモリに用いられるメ
モリセルの断面構造を示す図である。図２３に示す構造
をトリプルウェル構造と呼ぶ。

【０２６４】Ｐ- 型半導体基板１００１の所定領域にＮ
- ウェル１００９が形成され、Ｎ-ウェル１００９内に
Ｐ- ウェル１００８が形成される。Ｐ- ウェル１００８
内の所定領域に所定間隔をもって２つのＮ+ 型不純物領
域が形成される。Ｎ+ 型不純物領域の一方がドレイン１
００２を構成し、他方がソース１００３を構成する。ソ
ース１００２とドレイン１００３との間の領域上に、極
めて薄い酸化膜等の絶縁膜１００４（約１００Å）を介
してフローティングゲート１００５が形成され、さらに
その上に絶縁膜を介してコントロールゲート１００６が
形成される。このようにして、メモリセルＭＣが形成さ
れる。

【０２６５】ＣＭＯＳ回路領域１３００は、Ｐ- ウェル
内に形成されたＮチャネルトランジスタおよびＮ- ウェ
ル内に形成されたＰチャネルトランジスタを含む。

【０２６６】（ｅ）高集積化図２４は、第６の実施例における２つの隣接したメモリ
セルの構造図である。図２４に示されるように、２つの
メモリセルＭ００およびＭ１０は、Ｐウェル１００８上
に形成された分離酸化膜１４００により分離される。

【０２６７】プログラム動作において、選択されたメモ
リセルＭ１０のドレイン１００２′に５Ｖの電圧が与え
られ、一方、選択されないメモリセルＭ００のドレイン
１００２に０Ｖの電圧が与えられる。これに加えて、コ
ントロールゲートを形成する第２アルミ配線層１００６
に−１０Ｖの負電圧が与えられる。したがって、分離酸
化膜１４００をゲート酸化膜として、ＭＯＳトランジス
タ１４０１が等価的に存在することになる。

【０２６８】この等価ＮＭＯＳトランジスタ１４０１
は、ゲート電極を介して−１０Ｖの負電圧を受ける。し
たがって、この等価トランジスタ１４０１は、上記のプ
ログラム動作において導通することがあり得ず、したが
って、分離酸化膜１４００の幅Ｗａを図１４６に示した
幅Ｗｂと比較してより小さな値に選択することができ、
したがって、より高い集積度が得られる。

【０２６９】図２５は、第６の実施例におけるメモリセ
ルアレイの半導体基板上のレイアウト図である。すでに
説明したように、第６の実施例ではプログラム動作およ
び消去動作がトンネル現象を利用して行なわれるので、
副ビット線を介して流れる電流が極めて少なくなる。し
たがって、セクタ選択のためのセレクトゲートトランジ
スタＳＧ０およびＳＧ１のチャネル幅を、図１４５に示
した例と比較してより小さな値に選択することができ
る。したがって、より高集積化に適したレイアウトが得
られる。

【０２７０】図２６は、第６の実施例のメモリセルアレ
イにおいて与えられる電圧を示す回路図である。図２６
（ａ）は、プログラム動作において与えられる電圧を示
し、一方、図２６（ｂ）は、消去動作において与えられ
る電圧を示す。

【０２７１】図２６（ａ）に示されるように、プログラ
ム動作において、図示されていないＸデコーダが−１０
Ｖおよび０Ｖの出力電圧を出力する。言い換えると、Ｘ
デコーダは１０Ｖの電圧差を有する出力電圧を出力す
る。

【０２７２】一方、図２６（ｂ）に示すように、Ｘデコ
ーダは、消去動作において、１０Ｖおよび０Ｖの出力電
圧を必要とする。言い換えると、Ｘデコーダは、１０Ｖ
の電圧差を有する出力電圧を出力する。

【０２７３】図２６に示した出力電圧差（すなわち１０
Ｖ）と図１４７に示した出力電圧差（すなわち１５Ｖお
よび１８Ｖ）を比較するとわかるように、第６の実施例
におけるＸデコーダの出力電圧差が減少されている。こ
のことは、Ｘデコーダの集積度を向上させるのに貢献す
る。すなわち、第６の実施例ではＸデコーダの出力電圧
差が小さくなるので、Ｘデコーダを半導体基板上のより
少ない占有領域内に形成することが可能となる。

【０２７４】（ｆ）高電圧発生回路（図２７，図２
８）図２７の（ａ）に高電圧発生回路の等価回路を示す。高
電圧発生回路は、複数のダイオードＤ２１０および複数
のキャパシタンスＣ２１０を含む。キャパシタンスＣ２
１０には２相のクロック信号φ，／φが与えられる。そ
れにより、チャージポンプが構成される。

【０２７５】各ダイオードＤ２１０は、通常、図２７の
（ｂ）に示すように、Ｎチャネルトランジスタにより構
成される。Ｎチャネルトランジスタのバックゲートは接
地されている。

【０２７６】しかし、電源電圧Ｖｃｃが低い場合（たと
えば３Ｖ）には、バックゲート効果により高電圧を得る
ことが困難になる。バックゲート効果とは、ソース電圧
と相対的にバックゲート電圧が下がると、しきい値電圧
が上昇することである。

【０２７７】そこで、この実施例では、図２８に示す構
造が用いられる。Ｐ- 型半導体基板１００１に複数のＮ
- ウェル１２１１が形成され、各Ｎ- ウェル１２１１内
にＰ+ 型不純物領域１２１２およびＮ+ 型不純物領域１
２１３が形成される。これらのＰ+ 型不純物領域１２１
２およびＮ+ 型不純物領域１２１３がダイオードを構成
する。

【０２７８】この構成によると、各ダイオードがバック
ゲートを有さないので、バックゲート効果は起こらな
い。

【０２７９】しかしながら、場合により、図２８に示し
た構造を有する高電圧発生回路において、図２９に示す
ような寄生トランジスタ（バイポーラトランジスタ）が
存在し得る。図２９を参照して、ｐｎｐ型の寄生トラン
ジスタ１４１１および１４１２が、Ｐ+ 型不純物領域１
２１２，Ｎ- ウェル１２１１およびＰ- 型半導体基板１
００１により形成され得る。したがって、これらの寄生
トランジスタ１４１１，１４１２，…の存在により、図
３０に示した回路が等価的に形成され得る。

【０２８０】図３０は、図２９に示した寄生トランジス
タ１４１１，１４１２，…により構成される回路の等価
回路図である。図３０からわかるように、カスケードさ
れた寄生トランジスタ１４１１，１４１２，…により、
微小な何らかのリーク電流ＩLEAKが増幅され、過大な電
流Ｉｎが引き起こされる。すなわち、各寄生トランジス
タ１４１１，１４１２，…の電流増幅率をｈｆｅとする
と、次式により決定される過大な電流Ｉｎが流れること
になる。

【０２８１】Ｉ1 ＝（１＋ｈｆｅ）・ＩLEAK Ｉｎ＝（１＋ｈｆｅ）n ・ＩLEAK したがって、高電圧発生回路において過大な電流Ｉｎが
流れるのを防ぐため、図３１に示した構造が提案され
る。

【０２８２】図３１は、第６の実施例によるフラッシュ
メモリに用いられる高電圧発生回路の別の構造を示す断
面図である。図３１に示されるように、トリプルウェル
構造が高電圧発生回路に適用される。これにより、図２
９に示したような寄生トランジスタ１４１１，１４１
２，…が存在するのが防がれ、安定した昇圧動作が行な
われ得る。

【０２８３】（ｇ）負電圧発生回路（図３２，図３
３）図３２の（ａ）に負電圧発生回路の等価回路を示す。負
電圧発生回路は、複数のダイオードＤ２３０および複数
のキャパシタンスＣ２３０を含む。キャパシタンスＣ２
３０には２相のクロック信号φ，／φが与えられる。そ
れにより、チャージポンプが構成される。

【０２８４】各ダイオードＤ２３０は、通常、図３２の
（ｂ）に示すように、Ｐチャネルトランジスタにより構
成される。Ｐチャネルトランジスタのバックゲートは接
地されている。

【０２８５】しかし、電源電圧Ｖｃｃが低い場合（たと
えば３Ｖ）には、バックゲート効果により低い負電圧を
得ることが困難になる。

【０２８６】そこで、この実施例では、図３３に示すト
リプルウェル構造が用いられる。Ｐ- 型半導体基板１０
０１にＮ- ウェル１２３１が形成され、Ｎ- ウェル１２
３１内に複数のＰ- ウェル１２３２が形成され、各Ｐ-
ウェル１２３２内にＮ+ 型不純物領域１２３３およびＰ
+ 型不純物領域１２３４が形成される。これらのＮ+型
不純物領域１２３３およびＰ+ 型不純物領域１２３４が
ダイオードを構成する。

【０２８７】この構成によると、各ダイオードがバック
ゲートを有さないので、バックゲート効果は起こらな
い。また、図２３に示したように、メモリセルもＮ- ウ
ェル内に形成されるので、製造工程は増加しない。

【０２８８】（７）第７の実施例（図３４，図３５）図３４は第７の実施例によるフラッシュメモリのメモリ
アレイおよびそれに関連する部分の詳細な構成を示す回
路図である。図７の実施例によるフラッシュメモリの全
体の構成は、図１８に示す構成と同様である。

【０２８９】第７の実施例が第６の実施例と異なるの
は、主ビット線ＭＢ０，ＭＢ１にそれぞれトランスファ
ゲートトランジスタＴＧ０，ＴＧ１を介してキャパシタ
ンスＣ０，Ｃ１が接続されている点である。キャパシタ
ンスＣ０，Ｃ１にはウェル電位ＶＢが与えられる。トラ
ンスファゲートトランジスタＴＧ０，ＴＧ１には制御回
路１１３０から制御信号ＣＧ１が与えられる。他の部分
の構成は、図１９に示される構成と同様である。

【０２９０】１つのメモリセルについてのプログラム時
間がたとえば１ｍ秒であると仮定すると、図３４に示す
ような２ビット構成ではプログラムに２ｍ秒必要とな
る。実際には、１つのワード線に接続されるメモリセル
の数は数百〜数千であるので、データの書換えには膨大
な時間がかかる。各主ビット線ごとにデータラッチを設
けることにより複数のビット線に接続されるメモリセル
に同時にプログラムを行なってもよい。しかし、レイア
ウトが困難となる。

【０２９１】そこで、第７の実施例に示すように、キャ
パシタンスＣ０，Ｃ１が設けられる。

【０２９２】プログラム時に、制御信号ＣＧ１に応答し
てトランスファゲートトランジスタＴＧ０，ＴＧ１がオ
ンする。また、Ｙデコーダ１０４０は、Ｙアドレス信号
に応答してＹゲートトランジスタＹＧ０，ＹＧ１をたと
えば数十μ秒の周期で高速にスイッチングする。このと
き、書込回路１０８０にはＹアドレス信号に従ってデー
タが順次与えられる。それにより、主ビット線ＭＢ０，
ＭＢ１を介してキャパシタンスＣ０，Ｃ１がデータに従
って充電される。この動作が１ｍ秒の間繰返される。

【０２９３】一般に、フローティングゲートからの電子
のトンネルに要する電流は数ナノアンペア以下であるの
で、キャパシタンスＣ０，Ｃ１に蓄積された電荷により
トンネルに要する消費電流を供給することができる。

【０２９４】図３５に示すように、たとえば２５０μ秒
ごとにＹゲートトランジスタＹＧ０，ＹＧ１をスイッチ
ングした場合、主ビット線ＭＢ０には、２５０μ秒〜５
００μ秒の期間および７５０μ秒〜１ｍ秒の期間プログ
ラム電圧は印加されない。しかし、これらの期間には、
主ビット線ＭＢ０およびキャパシタンスＣ０に蓄積され
た電荷により主ビット線ＭＢ０の電圧が保持される。し
たがって、主ビット線ＭＢ０，ＭＢ１に接続されたメモ
リセルをプログラムするのに要する時間は１ｍ秒とな
る。

【０２９５】ここで、主ビット線ＭＢ０にプログラム電
圧が印加されない期間の電圧減少量ΔＶは、キャパシタ
ンスＣ０の値およびＹゲートトランジスタのスイッチン
グ周波数で決まる。キャパシタンスＣ０の値が大きいほ
ど、またはスイッチング周波数が大きいほど、プログラ
ム電圧の減少は抑えられ、安定かつ高速にプログラムが
行なわれる。

【０２９６】キャパシタンスＣ０，Ｃ１をＭＯＳ容量で
形成する場合、主ビット線ＭＢ０，ＭＢ１をゲートに接
続することが好ましい。もし、主ビット線ＭＢ０，ＭＢ
１をＭＯＳ容量の拡散層に接続すると、たとえば高温時
に、接合リークなどにより、充電されたプログラム電圧
が短時間で放電してしまう可能性があるからである。

【０２９７】プログラム時および消去時の電圧印加条件
は第６の実施例と同様である。また、セクタ一括消去動
作およびプログラム動作も第６の実施例と同様である。

【０２９８】（８）第８の実施例（図３６〜図５１）（ａ）フラッシュメモリの全体の構成（図３６，図３
７）図３６は、第８の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。また、図３７は、メモ
リアレイおよびそれに関連する部分の詳細な構成を示す
回路図である。

【０２９９】図３６のフラッシュメモリが図１８に示す
第６の実施例のフラッシュメモリと異なるのは次の点で
ある。ソース制御回路１１１０の代わりにソースデコー
ダ１２７０が設けられる。また、負電圧発生回路１２３
０はＹデコーダ１０４０の代わりにセレクトゲートデコ
ーダ１２６０およびソースデコーダ１２７０に負電圧を
与える。

【０３００】図３７に示すように、セクタＳＥ１内のメ
モリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１のソースはソ
ース線ＳＬ１に接続され、セクタＳＥ２内のメモリセル
Ｍ０２，Ｍ０３，Ｍ１２，Ｍ１３のソースはソース線Ｓ
Ｌ２に接続される。ソースデコーダ１２７０の出力端子
はソース線ＳＬ１，ＳＬ２に接続される。

【０３０１】消去時には、選択されたセクタ内の各メモ
リセルのソースはフローティング状態となっている。ソ
ースにリーク経路が存在すると、ソース電位が上昇し、
ソースとフローティングゲートとの間の電界が小さくな
る。

【０３０２】そこで、消去時にソース電位を安定にする
ために、ソース線ＳＬ１，ＳＬ２にそれぞれトランスフ
ァゲートトランジスタＴＧ１１，ＴＧ１２を介してキャ
パシタンスＣ１１，Ｃ１２を接続してもよい。

【０３０３】キャパシタンスＣ１１，Ｃ１２にはウェル
電位ＶＢが与えられる。トランスファゲートトランジス
タＴＧ１１，ＴＧ１２には制御回路１１３０から制御信
号ＣＧ２が与えられる。

【０３０４】消去時に、制御信号ＣＧ２に応答してトラ
ンスファゲートトランジスタＴＧ１１，ＴＧ１２がオン
する。それにより、ソース電位の変化が小さくなる。

【０３０５】第８の実施例におけるプログラム動作およ
び読出動作は第６の実施例と同様であるので、以下、セ
クタ一括消去動作を説明する。

【０３０６】第６の実施例では、消去時に、図２０の
（ｂ）に示されるように電圧が印加される。しかし、非
常に短い時間（たとえば数ｍ秒）で消去が行なわれる
と、メモリセルの下部における反転層の形成が電圧印加
に追従することができず、メモリセルの下部に空乏層が
形成される。

【０３０７】このような場合、選択されたセクタ内のメ
モリセルへの電圧印加条件と非選択のセクタ内のメモリ
セルへの電圧印加条件とを異ならせることが好ましい。

【０３０８】電圧印加条件は、フローティングゲート１
００５の下の絶縁膜１００４（トンネル絶縁膜）にゲー
トバーズビークがない場合とゲートバーズビークがある
場合とで異なる。ここで、ゲートバーズビークとは、図
４３にｇｂで示すように、製造時に、フローティングゲ
ート１００５の下のトンネル絶縁膜によりフローティン
グゲート１００５の下面の周縁部が浸蝕されている状態
をいう。これにより、フローティングゲート１００５の
周縁部の下方でトンネル絶縁膜の厚さが厚くなる。

【０３０９】まず、ゲートバーズビークがないかあるい
は小さい場合の電圧印加条件を説明し、次に、ゲートバ
ーズビークが大きい場合の電圧印加条件を説明する。

【０３１０】（ｂ）ゲートバーズビークがない場合
（図３８〜図４２）（ｉ）メモリセルの消去（図３８，図３９）図３８において、Ｃｇはコントロールゲート１００６と
フローティングゲート１００５との間の容量、Ｃｆはフ
ローティングゲート１００５とＰ- ウェル１００８と間
の容量、Ｃｂは空乏層による容量、Ｃｄはドレイン１０
０２とフローティングゲート１００５との間の容量、Ｃ
ｓはソース１００３とフローティングゲート１００５と
の間の容量を示す。また、Ｃｔは容量Ｃｆと容量Ｃｂと
の合成容量を示す。

【０３１１】今、コントロールゲート１００６に正電圧
ＶＣＧを印加し、Ｐ- ウェル１００８に負電圧ＶＢを印
加する。この場合、ドレイン１００２およびソース１０
０３はフローティング状態になっているので、ドレイン
電圧Ｖｄおよびソース電圧Ｖｓはほぼ負電圧ＶＢとな
る。このときのフローティングゲート１００５の電位を
ＶＦＧとし、初期の蓄積電荷を０とすると、電荷保存則
から次式が成立する。

【０３１２】（ＶＣＧ−ＶＦＧ）・Ｃｇ＝（ＶＦＧ−ＶＢ）・（Ｃｓ＋Ｃｔ＋Ｃｄ） …（１）式（１）を展開すると次式のようになる。

【０３１３】ＶＦＧ＝｛ＶＣＧ・Ｃｇ＋（Ｃｓ＋Ｃｔ＋Ｃｄ）・ＶＢ｝／（Ｃｓ＋Ｃｔ＋Ｃｄ＋Ｃｇ） …（２）さらに式（２）を展開すると、次式のようになる。

【０３１４】ＶＦＧ＝｛ＶＣＧ＋（Ｃｓ＋Ｃｔ＋Ｃｄ）・ＶＢ／Ｃｇ｝／｛（Ｃｓ＋Ｃｔ＋Ｃｄ）／Ｃｇ＋１｝ …（３）ここで、Ｃｓ，ＣｄはＣｇと比較して小さいので、無視
することができる。したがって、式（３）は次式のよう
になる。

【０３１５】ＶＦＧ＝（ＶＣＧ＋Ｃｔ・ＶＢ／Ｃｇ）／（Ｃｔ／Ｃｇ＋１） …（４）空乏層が広がると、容量Ｃｂが小さくなり、容量Ｃｔも
小さくなる。したがって、フローティングゲート１００
５の電位ＶＦＧはコントロールゲート１００６の電位Ｖ
ＣＧに近付く。しかし、フローティング状態のドレイン
１００２およびソース１００３の電位は、ほぼＰ- ウェ
ル１００８の電位と同じである。

【０３１６】この場合、フローティングゲート１００５
とドレイン１００２またはソース１００３との間の電界
Ｅは次式で表される。

【０３１７】Ｅ＝（ＶＦＧ−ＶＢ）／ＴＯＸ …（５）ここで、ＶＦＧはフローティングゲート１００５の電
位、ＶＢはＰ- ウェル１００８の電位、ＴＯＸはトンネ
ル絶縁膜の厚さを表す。

【０３１８】フローティングゲート１００５の電位ＶＦ
Ｇが上昇するので、フローティングゲート１００５とド
レイン１００２との間の電界およびフローティングゲー
ト１００５とソース１００３との間の電界が大きくな
る。したがって、ドレイン１００２またはソース１００
３の端部でのトンネル効果が向上する。そのため、消去
効率が向上する。

【０３１９】このような効果は選択されたセクタでは好
ましいが、非選択のセクタでは好ましくない。

【０３２０】そこで、選択されたセクタ内のメモリセル
のソース１００３は、図３９の（ａ）に示すように、フ
ローティング状態にし、非選択のセクタ内のメモリセル
のソース１００３には、図３９の（ｂ）に示すように、
Ｐ- ウェル１００８の電位と同じ電位またはＰ- ウェル
１００８の電位よりも高い電位を供給する。

【０３２１】それにより、非選択のセクタ内のメモリセ
ルでは、ソース１００３とドレイン１００２との間にチ
ャネルｃｈが形成され、そのチャネルｃｈの電位はソー
ス１００３から与えられる。そのため、フローティング
ゲート１００５の電位は、フローティングゲート１００
５とチャネルｃｈとの間の容量結合により低下し、トン
ネル絶縁膜にかかる電界が緩和される。その結果、非選
択のセクタ内のメモリセルのデータが安定に保護され
る。

【０３２２】（ｉｉ）フラッシュメモリのセクタ一括
消去動作（図４０）図４０を参照しながらゲートバーズビークがない場合の
フラッシュメモリのセクタ一括消去動作を説明する。こ
こで、セクタＳＥ１を一括消去するものと仮定する。

【０３２３】セクタＳＥ１内のワード線ＷＬ０，ＷＬ１
に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ
２，ＷＬ３に０Ｖが印加される。また、セレクトゲート
線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ- ウェ
ル１００８には−５Ｖが印加される。ソース線ＳＬ１は
フローティング状態にされ、ソース線ＳＬ２には−５Ｖ
が印加される。

【０３２４】それにより、セクタＳＥ２内のメモリセル
のデータを安定に保護しつつ、セクタＳＥ１内のメモリ
セルを一括消去することができる。

【０３２５】（ｉｉｉ）ソースデコーダ（図４１，図
４２）図４１は、ゲートバーズビークがない場合に用いられる
ソースデコーダ１２７０の構成を示す図である。また、
図４２は、図４１のソースデコーダ１２７０の各部の電
圧を示す図である。図４１には、ソース線ＳＬ１に関連
する部分のみが示される。ソース線ＳＬ２に関連する部
分の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えら
れる入力信号が異なる点を除いて、図４１に示される構
成と同様である。

【０３２６】ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３
のバックゲートは端子ＶＤＤに接続され、Ｎチャネルト
ランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のバックゲートは端
子ＶＢＢに接続される。

【０３２７】消去時には、端子ＶＤＤに０Ｖが印加さ
れ、端子ＶＢＢにウェル電位と同じ負電圧（−５Ｖ）が
印加される。また、端子ＶＢＢ２にはウェル電位と同じ
負電圧（−５Ｖ）またはウェル電位よりも高い負電圧が
印加される。

【０３２８】セクタＳＥ１の選択時には、入力端子ＡＤ
０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。し
たがって、トランジスタＮ４がオフし、ソース線ＳＬ１
はフローティング状態となる。セクタＳＥ１の非選択時
には、入力端子ＡＤ０〜ＡＤ２のいずれかに−５Ｖの入
力信号が与えられる。したがって、トランジスタＮ４が
オンし、ソース線ＳＬ１に−５Ｖが印加される。

【０３２９】プログラム時および読出時には、端子ＶＤ
Ｄに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに
０Ｖが印加され、端子ＶＢＢ２に０Ｖが印加される。

【０３３０】プログラム時には、入力端子ＡＤ０〜ＡＤ
２のすべてに５Ｖの入力信号が与えられる。したがっ
て、トランジスタＮ４がオフし、ソース線ＳＬ１はフロ
ーティング状態になる。

【０３３１】読出時には、入力端子ＡＤ０〜ＡＤ２のす
べてに０Ｖの入力信号が印加される。したがって、トラ
ンジスタＮ４がオンし、ソース線ＳＬ１に０Ｖが印加さ
れる。

【０３３２】（ｃ）ゲートバーズビークがある場合
（図４３〜図４７）（ｉ）メモリセルの消去（図４３，図４４）図４３に示すように、ゲートバーズビークｇｂが大きい
と、ドレイン１００２およびソース１００３を形成する
拡散層が薄いトンネル絶縁膜の下まで延びない場合が生
じる。この場合、ドレイン１００２とフローティングゲ
ート１００５との間およびソース１００３とフローティ
ングゲート１００５との間でトンネル効果は生じない。
したがって、Ｐ- ウェル１００８とフローティングゲー
ト１００５との間のトンネル効果により消去が行なわれ
る。

【０３３３】フローティングゲート１００５とＰ- ウェ
ル１００８との間の電界Ｅは次式で表される。

【０３３４】Ｅ＝（ＶＦＧ−ＶＢ）／（ＴＯＸ＋Ｉｄ） …（６）ここで、ＶＦＧはフローティングゲート１００５の電
位、ＶＢはＰ- ウェル１００８の電位、ＴＯＸはトンネ
ル絶縁膜の厚さ、Ｉｄは空乏層の厚さを表す。このよう
に、ドレイン１００２およびソース１００３をフローテ
ィング状態にすると、空乏層により電界が弱められて消
去効率が落ちる。

【０３３５】このような場合、選択されたセクタ内のメ
モリセルのソース１００３には、図４４の（ａ）に示す
ように、Ｐ- ウェル１００８の電位と同じ負電圧（−５
Ｖ）を印加し、非選択のセクタ内のメモリセルのソース
１００３は、図４４の（ｂ）に示すように、フローティ
ング状態にする。

【０３３６】それにより、選択されたセクタ内のメモリ
セルでは、ソース１００３とドレイン１００２との間に
チャネルｃｈが形成され、そのチャネルｃｈの電位はソ
ース１００３から与えられる。そのため、チャネルｃｈ
とフローティングゲート１００５との間のトンネル絶縁
膜に充分な電界が印加され、チャネルｃｈとフローティ
ングゲート１００５との間でトンネル現象が起こる。そ
の結果、選択されたセクタ内のメモリセルの消去効率が
向上する。

【０３３７】一方、非選択のセクタ内のメモリセルのソ
ース１００３はフローティング状態となっているので、
ソース１００３とドレイン１００２との間にチャネルは
形成されず、メモリセルの下部に空乏層が形成される。
そのため、フローティングゲート１００５とＰ- ウェル
１００８との間の電界が緩和される。

【０３３８】（ｉｉ）フラッシュメモリのセクタ一括
消去動作（図４５）図４５を参照しながらゲートバーズビークがある場合の
フラッシュメモリのセクタ一括消去動作を説明する。こ
こで、セクタＳＥ１を一括消去するものと仮定する。

【０３３９】セクタＳＥ１内のワード線ＷＬ０，ＷＬ１
に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ
２，ＷＬ３に０Ｖが印加される。また、セレクトゲート
線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ- ウェ
ル１００８には−５Ｖが印加される。ソース線ＳＬ１に
は−５Ｖが印加され、ソース線ＳＬ２はフローティング
状態にされる。

【０３４０】それにより、セクタＳＥ２内のメモリセル
のデータを安定に保護しつつ、セクタＳＥ１内のメモリ
セルを一括消去することができる。

【０３４１】（ｉｉｉ）ソースデコーダ（図４６，図
４７）図４６は、ゲートバーズビークがある場合に用いられる
ソースデコーダ１２７０の構成を示す図である。図４７
は、図４６のソースデコーダ１２７０の各部の電圧を示
す図である。図４８は、ソース線ＳＬ１に関連する部分
のみが示される。ソース線ＳＬ２に関連する部分の構成
は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力
信号が異なる点を除いて、図４６に示される構成と同様
である。

【０３４２】ＰチャネルトランジスタＰ１，Ｐ２，Ｐ
３，Ｐ４のバックゲートは端子ＶＤＤに接続され、Ｎチ
ャネルトランジスタＮ１，Ｎ２，Ｎ３，Ｎ５，Ｎ６のバ
ックゲートは端子ＶＢＢに接続される。

【０３４３】消去時には、端子ＶＤＤに０Ｖが印加さ
れ、端子ＶＢＢにはウェル電位と同じ負電圧（−５Ｖ）
が印加される。

【０３４４】セクタＳＥ１の選択時には、入力端子ＡＤ
０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。し
たがって、トランジスタＮ６がオンし、ソース線ＳＬ１
には−５Ｖが印加される。セクタＳＥ１の非選択時に
は、入力端子ＡＤ０〜ＡＤ２のいずれかに−５Ｖの入力
信号が与えられる。したがって、トランジスタＮ６がオ
フし、ソース線ＳＬ１はフローティング状態となる。

【０３４５】プログラム時および読出時には、端子ＶＤ
Ｄに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに
０Ｖが印加される。

【０３４６】プログラム時には、入力端子ＡＤ０〜ＡＤ
２のすべてに０Ｖの入力信号が与えられる。したがっ
て、トランジスタＮ６がオフし、ソース線ＳＬ１はフロ
ーティング状態になる。

【０３４７】読出時には、入力端子ＡＤ０〜ＡＤ２のす
べてに５Ｖの入力信号が与えられる。したがって、トラ
ンジスタＮ６がオンし、ソース線ＳＬ１に０Ｖが印加さ
れる。

【０３４８】（ｄ）ウェル電位が低い場合（図４８〜
図５１）（ｉ）メモリセルの消去（図４８）上記の説明では、消去時にＰ- ウェルに印加する電圧を
−５Ｖと仮定してきた。さらに消去効率を向上するため
にウェル電位をより下げた場合、非選択のセクタでのデ
ィスターブが問題となってくる。

【０３４９】たとえば、ゲートバーズビークが大きい場
合には、図４６に示したように、選択されたセクタのソ
ース線にはウェル電位と同じ端子ＶＢＢの負電圧（−５
Ｖ）が印加され、非選択のセクタのソース線はフローテ
ィング状態となる。

【０３５０】しかし、ウェル電位がより下がると、非選
択のセクタ内のメモリセルにおいて、フローティングゲ
ートとＰ- ウェルとの間の電界が大きくなる。その結
果、非選択のセクタ内のメモリセルのデータを確実に保
護することができなくなる。

【０３５１】そこで、非選択のセクタのソース線にはウ
ェル電位よりも高い電圧を印加する。たとえば、図４８
に示すように、Ｐ- ウェル１００８の電位を−１０Ｖと
する。この場合、選択されたセクタ内のメモリセルのソ
ース１００３には、図４８の（ａ）に示すように、ウェ
ル電位と同じ−１０Ｖを印加し、非選択のセクタ内のメ
モリセルのソース１００３には−５Ｖを印加する。

【０３５２】それにより、非選択のセクタ内のメモリセ
ルにおいて、チャネルとコントロールゲート１００６と
の間の電位差を５Ｖにすることができる。

【０３５３】（ｉｉ）フラッシュメモリのセクタ一括
消去動作（図４９）図４９を参照しながらウェル電位が低い場合のフラッシ
ュメモリのセクタ一括消去動作を説明する。ここで、セ
クタＳＥ１を一括消去するものと仮定する。

【０３５４】セクタＳＥ１内のワード線ＷＬ０，ＷＬ１
に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ
２，ＷＬ３に０Ｖが印加される。また、セレクトゲート
線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ- ウェ
ル１００８には−１０Ｖが印加される。ソース線ＳＬ１
には−１０Ｖが印加され、ソース線ＳＬ２には−５Ｖが
印加される。

【０３５５】それにより、セクタＳＥ２内のメモリセル
のデータを安定に保護しつつ、セクタＳＥ１内のメモリ
セルを一括消去することができる。

【０３５６】（ｉｉｉ）ソースデコーダ（図５０，図
５１）図５０は、ウェル電位が低い場合に用いられるソースデ
コーダ１２７０の構成を示す図である。図５１は、図５
０のソースデコーダ１２７０の各部の電圧を示す図であ
る。図５０には、ソース線ＳＬ１に関連する部分のみが
示される。ソース線ＳＬ２に関連する部分の構成は、入
力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力信号が
異なる点を除いて、図５０に示される構成と同様であ
る。

【０３５７】ＰチャネルトランジスタＰ１，Ｐ２，Ｐ
３，Ｐ５のバックゲートは端子ＶＤＤに接続され、Ｎチ
ャネルトランジスタＮ１，Ｎ２，Ｎ３のバックゲートは
端子ＶＢＢに接続される。

【０３５８】消去時には、端子ＶＤＤに−５Ｖが印加さ
れ、端子ＶＢＢにウェル電位と同じ負電圧（−１０Ｖ）
が印加される。また、制御線ＣＳＬに０Ｖが印加され、
制御線ＤＳＬに−１０Ｖが印加される。

【０３５９】セクタＳＥ１の選択時には、入力端子ＡＤ
０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。し
たがって、ソース線ＳＬ１に−１０Ｖが印加される。セ
クタＳＥ１の非選択時には、入力端子ＡＤ０〜ＡＤ２の
いずれかに−１０Ｖの入力信号が与えられる。したがっ
て、ソース線ＳＬ１に−５Ｖが印加される。なお、非選
択時のソース線の電位は、消去時に端子ＶＤＤに与える
電位を変えることにより自由に選択することができる。

【０３６０】プログラム時および読出時には、端子ＶＤ
Ｄに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに
０Ｖが印加される。

【０３６１】プログラム時には、制御線ＣＳＬに０Ｖが
印加され、制御線ＤＳＬに５Ｖが印加される。したがっ
て、ソース線ＳＬ１はフローティング状態になる。

【０３６２】読出時には、制御線ＣＳＬに５Ｖが印加さ
れ、制御線ＤＳＬに０Ｖが印加される。また、入力端子
ＡＤ０〜ＡＤ２のすべてに５Ｖの入力信号が与えられ
る。したがって、ソース線ＳＬ１に０Ｖが印加される。

【０３６３】（９）第９の実施例（図５２〜図５６）（ａ）フラッシュメモリの全体の構成（図５２，図５
３）図５２は、第９の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。また、図５３は、メモ
リアレイおよびそれに関連する部分の詳細な構成を示す
回路図である。

【０３６４】図５２のフラッシュメモリが図３６に示す
第８の実施例のフラッシュメモリと異なるのは次の点で
ある。ソースデコーダ１２７０の代わりにソーススイッ
チ１２８１，１２８２が設けられている。負電圧発生回
路１２３０はセレクトゲートデコーダ１２６０に負電圧
を与える。

【０３６５】図５３に示すように、ソーススイッチ１２
８１はセレクトゲート線ＳＧＬ１上の電位を受け、ソー
ス線ＳＬ１の電位を制御する。ソーススイッチ１２８２
はセレクトゲート線ＳＧＬ２上の電位を受け、ソース線
ＳＬ２の電位を制御する。ソーススイッチ１２８１，１
２８２は制御回路１１３０からの制御信号ＣＧ３により
制御される。

【０３６６】第９の実施例におけるプログラム動作およ
び読出動作は第６の実施例と同様であるので、以下、消
去動作を説明する。

【０３６７】（ｂ）フラッシュメモリのセクタ一括消
去動作（図５４）図５４を参照しながら第９の実施例によるフラッシュメ
モリのセクタ一括消去動作を説明する。ここで、セクタ
ＳＥ１の一括消去を行なうものと仮定する。

【０３６８】第８の実施例で説明したように、より消去
効率を向上するために、Ｐ- ウェル１００８には−１０
Ｖが印加される。セクタＳＥ１内のワード線ＷＬ０，Ｗ
Ｌ１には１０Ｖが印加され、セクタＳＥ２内のワード線
ＷＬ２，ＷＬ３には０Ｖが印加される。また、セレクト
ゲート線ＳＧＬ１に−１０Ｖが印加され、セレクトゲー
ト線ＳＧＬ２に−５Ｖが印加される。ソース線ＳＬ１に
はソーススイッチ１２８１により−１０Ｖが印加され、
ソース線ＳＬ２はソーススイッチ１２８２により−５Ｖ
が印加される。

【０３６９】それにより、セクタＳＥ２にディスターブ
を起こすことなく、セクタＳＥ１を効率的に一括消去す
ることができる。

【０３７０】（ｃ）セレクトゲートデコーダおよびソ
ーススイッチ（図５５，図５６）図５５は、第９の実施例のフラッシュメモリに用いられ
るセレクトゲートデコーダおよびソーススイッチの構成
を示す回路図である。図５６は、図５５のセレクトゲー
トデコーダおよびソーススイッチの各部の電圧を示す図
である。図５５には、セレクトゲートデコーダ１２６０
のセレクトゲート線ＳＧＬ１に関連する部分およびソー
ス線ＳＬ１に接続されるソーススイッチ１２８１のみが
示される。セレクトゲートデコーダ１２６０のセレクト
ゲート線ＳＧＬ２に関連する部分およびソーススイッチ
１２８２の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に
与えられる入力信号が異なる点を除いて、図５５に示さ
れる構成と同様である。

【０３７１】ＰチャネルトランジスタＰ２１〜Ｐ２５の
バックゲートは端子ＶＤＤに接続され、Ｎチャネルトラ
ンジスタＮ２１〜Ｎ２８のバックゲートは端子ＶＢＢに
接続される。図５３に示す制御信号ＣＧ３は、制御線Ａ
ＳＬ，ＢＳＬにより与えられる。

【０３７２】消去時には、端子ＶＤＤに０Ｖが印加さ
れ、端子ＶＢＢに−１０Ｖが印加される。端子ＶＢＢ２
には−５Ｖが印加され、端子ＶＳＧには−１０Ｖが印加
される。制御線ＡＳＬには０Ｖが印加され、制御線ＢＳ
Ｌには−１０Ｖが印加される。

【０３７３】セクタＳＥ１の選択時には、入力端子ＡＤ
０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。し
たがって、トランジスタＮ２５，Ｐ２５がオンし、セレ
クトゲート線ＳＧＬ１に端子ＶＳＧの電位（−１０Ｖ）
が与えられる。また、制御線ＡＳＬの電位が０Ｖである
ので、トランジスタＮ２７がオンし、ソース線ＳＬ１に
も端子ＶＳＧの電位（−１０Ｖ）が与えられる。

【０３７４】セクタＳＥ１の非選択時には、入力端子Ａ
Ｄ０〜ＡＤ２のいずれかに−１０Ｖの入力信号が与えら
れる。したがって、トランジスタＮ２６がオンし、セレ
クトゲート線ＳＧＬ１に端子ＶＢＢ２の電位（−５Ｖ）
が与えられる。また、トランジスタＮ２７を介してソー
ス線ＳＬ１にも端子ＶＢＢ２の電位（−５Ｖ）が与えら
れる。なお、端子ＶＢＢ２に印加される電圧を変更する
ことによって、非選択のセクタのソース線の電位を自由
に変更することができる。

【０３７５】プログラム時には、端子ＶＤＤに電源電圧
Ｖｃｃ（７Ｖ）が印加され、端子ＶＢＢ，ＶＢＢ２に０
Ｖが印加される。端子ＶＳＧには７ｖが印加され、制御
線ＡＳＬ，ＢＳＬには０Ｖが印加される。

【０３７６】セクタＳＥ１の選択時には、トランジスタ
Ｎ２５，Ｐ２５がオンし、セレクトゲート線ＳＧＬ１に
端子ＶＳＧの電位（７Ｖ）が与えられる。このとき、ト
ランジスタＮ２７，Ｎ２８はオフしているので、ソース
線ＳＬ１はフローティング状態となる。セクタＳＥ１の
非選択時には、トランジスタＮ２６がオンし、セレクト
ゲート線ＳＧＬ１に端子ＶＢＢ２の電位（０Ｖ）が与え
られる。このときも、トランジスタＮ２７，Ｎ２８がオ
フしているので、ソース線ＳＬ１はフローティング状態
となる。

【０３７７】読出時には、端子ＶＤＤに電源電圧Ｖｃｃ
（５Ｖ）が印加され、端子ＶＢＢ，ＶＢＢ２に０Ｖが印
加される。端子ＶＳＧには５Ｖが印加される。制御線Ａ
ＳＬには０Ｖが印加され、制御線ＢＳＬには５Ｖが印加
される。

【０３７８】セクタＳＥ１の選択時には、トランジスタ
Ｎ２５，Ｐ２５がオンし、セレクトゲート線ＳＧＬ１に
端子ＶＳＧの電位（５Ｖ）が与えられる。このとき、ト
ランジスタＮ２８がオンしているので、ソース線ＳＬ１
は接地される。セクタＳＥ１の非選択時には、トランジ
スタＮ２６がオンし、セレクトゲート線ＳＧＬ１に端子
ＶＢＢ２の電位（０Ｖ）が与えられる。このときも、ト
ランジスタＮ２８がオンしているので、ソース線ＳＬ１
は接地される。

【０３７９】このように、図３７に示したソースデコー
ダ１２７０を必要とせずに、消去時に、選択されたセク
タのソース線にウェル電位を印加し、非選択のセクタの
ソース線にウェル電位よりも高い電位を印加することが
できる。

【０３８０】（１０）第１０の実施例（図５７）第１０の実施例によるフラッシュメモリの特徴は、プロ
グラム時にベリファイ動作を必要としないことである。
第１０の実施例のフラッシュメモリの構成は、第６〜第
９のいずれかの実施例のフラッシュメモリの構成と同様
である。また、一括消去動作および読出動作も、第６〜
第９の実施例と同様である。

【０３８１】図５７のフローチャートを参照しながら第
１０の実施例によるフラッシュメモリのプログラム動作
を説明する。

【０３８２】まず、選択されたワード線の電位をベリフ
ァイレベルに設定し、選択されたセレクトゲート線に高
電圧を印加する（ステップＳ３１）。それにより、選択
されたセレクトゲートトランジスタがオンする。そし
て、ソース線をフローティング状態にする（ステップＳ
３２）。データ“０”に対応する主ビット線を５Ｖにプ
リチャージし、データ“１”に対応する主ビット線を０
Ｖに保つ（ステップＳ３３）。

【０３８３】その後、ソース線をある一定期間接地する
（ステップＳ３４）。もし選択されたセクタ内のメモリ
セルのしきい値電圧がベリファイレベルよりも高いと、
データ“０”に対応する主ビット線の電位は上記のプリ
チャージレベルに保たれる。もし選択されたセクタ内の
メモリセルのしきい値電圧がベリファイレベルよりも低
いと、データ“０”に対応する主ビット線はメモリセル
を介して放電される。

【０３８４】その後、ソース線をフローティング状態に
し（ステップＳ３５）、選択されたワード線に負電圧を
印加する（ステップＳ３６）。それにより、５Ｖにプリ
チャージされている主ビット線に接続されたメモリセル
のみがプログラムされる。

【０３８５】上記のプログラムサイクルを指定回数だけ
繰返した後（ステップＳ３７）、Ｘアドレスをインクリ
メントし、次のワード線に関して上記のプログラムサイ
クルを繰返す（ステップＳ３８，Ｓ３９）。上記のプロ
グラムサイクルを選択されたセクタ内のすべてのワード
線に関して繰返すと、プログラム動作が終了する（ステ
ップＳ３８）。

【０３８６】上記の方法によると、主ビット線へのプロ
グラム電圧の印加後、逐一ベリファイ動作を行なうこと
なく高速にプログラム動作を行なうことができる。

【０３８７】プリチャージレベルを安定に保持するため
に、第２の実施例に示したように、主ビット線にトラン
スファゲートトランジスタを介してキャパシタンスを接
続し、プログラム時にこれらのトランスファゲートトラ
ンジスタをオンさせてもよい。

【０３８８】なお、上記の方法は、他の実施例のフラッ
シュメモリにも、同様に適用することができる。

【０３８９】（１１）第１１の実施例（図５８）第１１の実施例によるフラッシュメモリの特徴も、プロ
グラム時にベリファイ動作を必要としないことである。
第１１の実施例のフラッシュメモリの構成は、第６〜第
９のいずれかの実施例のフラッシュメモリの構成と同様
である。また、一括消去動作および読出動作も、第６〜
第９の実施例と同様である。

【０３９０】図５８を参照しながら第１１の実施例によ
るフラッシュメモリのプログラム動作を説明する。

【０３９１】まず、選択されたワード線の電位をベリフ
ァイレベルに設定し、選択されたセレクトゲート線に高
電圧を印加する（ステップＳ４１）。それにより、選択
されたセレクトゲートトランジスタがオンする。そし
て、ソース線をフローティング状態にする（ステップＳ
４２）。データ“０”に対応する主ビット線を５Ｖにプ
リチャージし、データ“１”に対応する主ビット線を０
Ｖに保つ（ステップＳ４３）。

【０３９２】その後、ソース線をある一定期間接地する
（ステップＳ４４）。もし選択されたセクタ内のメモリ
セルのしきい値電圧がベリファイレベルよりも高いと、
データ“０”に対応する主ビット線の電位は上記のプリ
チャージレベルに保たれる。もし選択されたセクタ内の
メモリセルのしきい値電圧がベリファイレベルよりも低
いと、データ“０”に対応する主ビット線はメモリセル
を介して放電される。

【０３９３】その後、すべての主ビット線の電位が０Ｖ
となっていないならば（ステップＳ４５）、ソース線を
フローティング状態にし（ステップＳ４６）、選択され
たワード線に負電圧を印加する（ステップＳ４７）。そ
れにより、５Ｖにプリチャージされている主ビット線に
接続されたメモリセルのみがプログラムされる。

【０３９４】上記のプログラムサイクルをすべてのビッ
ト線の電位が０Ｖになるまで繰返した後（ステップＳ４
５）、Ｘアドレスをインクリメントし、次のワード線に
関して上記のプログラムサイクルを繰返す（ステップＳ
４８，Ｓ４９）。上記のプログラムサイクルを選択され
たセクタ内のすべてのワード線に関して行なうと、プロ
グラム動作が終了する（ステップＳ４８）。

【０３９５】上記の方法によると、主ビット線へのプロ
グラム電圧の印加後、逐一ベリファイ動作を行なうこと
なく高速にプログラム動作を行なうことができ、かつプ
ログラム動作を自動的に終了することができる。

【０３９６】なお、上記の方法は他の実施例のフラッシ
ュメモリにも同様に適用することができる。

【０３９７】（１２）第１２の実施例（図５９〜図６
４）図５９は、第１２の実施例によるフラッシュメモリの全
体の構成を示すブロック図である。図５９に示したフラ
ッシュメモリにおいても、図１８に示したフラッシュメ
モリと類似の態様でプログラム動作および消去動作が行
なわれる。

【０３９８】図５９を参照して、このフラッシュメモリ
は、プリデコーダ１４５１ないし１４５４と、グローバ
ルデコーダ１４５５と、セレクトゲートデコーダ１４５
６と、ウェル電位制御回路１４５７および１４５８と、
ソース線ドライバ１４５９および１４６０と、セクタに
分割されたメモリセルアレイ１４６１および１４６２
と、ローカルデコーダ１４６３および１４６４とを含
む。

【０３９９】図６０は、図５９に示したメモリセルアレ
イおよびその周辺回路の回路図である。図６０におい
て、グローバルデコーダ１４５５，ローカルデコーダ１
４６４，メモリセルアレイ，ソース線ドライバ１４６０
およびセレクトゲートデコーダ１４５６についての詳細
な回路が示されている。図６０において、“２ＡＬ”は
第２アルミ配線層により形成された配線を示し、“２Ｐ
ＯＬ”は第２ポリシリコン層により形成された配線を示
す。

【０４００】次の表１は、消去動作，プログラム動作お
よび読出動作において図５９および図６０に示した回路
に与えられる電圧を示している。

【０４０１】

【表１】

【０４０２】第１２の実施例では、すでに述べた様々な
利点に加えて、次のような追加の利点も得られる。

【０４０３】図６１は、図６０に示したワード線ＷＬ０
０ないしＷＬ０７およびＷＬ１０ないしＷＬ１７とロー
カルデコーダ１４６４の出力線ＷＬ０ないしＷＬ７との
間の接続態様を示す半導体基板上のレイアウト図であ
る。図６１を参照して、各ワード線ＷＬ００ないしＷＬ
０７およびＷＬ１０ないしＷＬ１７は、第２ポリシリコ
ン層により形成される。一方、ローカルデコーダ１４６
４の各出力線は、第１アルミ配線層により形成される。
各ワード線と対応する出力信号線との間の接続は、スル
ーホールを介して行なわれる。図６１に示した接続態様
は、図６０に示した回路図においても示されていること
が指摘される。

【０４０４】図６０および図６１に示した接続態様を用
いることにより、ワード線とローカルデコーダの出力線
との間の接続が簡単化され、したがって配線密度が低下
され、その結果高い集積度が得られる。

【０４０５】図６２は、図６０に示した２つのメモリセ
ル１４９１および１４９２の間の分離を示す断面構造図
である。図６０に示したメモリセル１４９１および１４
９２は、それぞれのセクタにおいて他方のセクタに最も
近い位置に置かれている。これらのトランジスタ１４９
１および１４９２を分離するため、図６２に示すよう
に、半導体基板内に分離酸化膜１４９０が形成される。
２つの隣接するトランジスタ１４９１および１４９２を
分離するために必要となる分離酸化膜１４９０の幅Ｗｃ
は、図６３に示すようなフィールドシールドのためのト
ランジスタ１４９５および１４９６を用いる場合と比較
して少なくて足りる。すなわち、図６３に示した例で
は、分離のためのトランジスタ１４９５および１４９６
を形成するのみ大きな幅Ｗｄが必要となるが、分離酸化
膜１４９０を用いることによりより少ない幅Ｗｃで近接
する２つのトランジスタ１４９１および１４９２を分離
することができる。これにより、より高い集積度が得ら
れる。

【０４０６】図６４は、第１２の実施例において用いら
れるワード線電圧制御回路およびプリデコーダの回路図
である。図６４に示したワード線電圧制御回路１４７０
は、図５９において簡単化のために省略されている。

【０４０７】図６４を参照して、ワード線電圧制御回路
１４７０は、ＶＰＰ発生器１４７１と、ＶＢＢ発生器１
４７２と、電圧検出器１４７３と、インバータ１４７４
と、ＶＰＰスイッチング回路１４７５と、ＶＰＰスイッ
チング回路１４７６と、ＣＭＯＳトランスミッションゲ
ート１４７７および１４７８とを含む。

【０４０８】プリデコーダ１４５２は、ＣＭＯＳトラン
スミッションゲートを構成するＰＭＯＳトランジスタ１
４８１およびＮＭＯＳトランジスタ１４８２を含む。

【０４０９】図６４に示したワード線電圧制御回路１４
７０およびプリデコーダ１４５２において、消去動作，
プログラム動作および読出動作を実行するため前述の表
１に示した電圧が与えられる。

【０４１０】一般に、フラッシュメモリのメモリセルの
しきい電圧の分布を検査するため、テストのための外部
電圧ＶEWが与えられる。図６４に示されるように、テス
トモード動作において、外部電圧ＶEWは、ワード線電圧
制御回路１４７０におけるＣＭＯＳトランスミッション
ゲート１４７８およびプリデコーダ１４５２におけるＣ
ＭＯＳトランスミッションゲート（トランジスタ１４８
１および１４８２により構成される）を介して図６０に
示したワード線ＷＬ００ないしＷＬ１７に与えられる。
外部電圧ＶEWの電圧経路がＣＭＯＳ回路のみにより構成
されているので、ＭＯＳトランジスタのしきい電圧によ
る電圧の損失が生じない。言い換えると、より広い範囲
で変化する外部電圧ＶEWを電圧レベルの変化なしにワー
ド線に与えることができ、所望のテストが行なわれ得
る。

【０４１１】（１３）第１３実施例図６５はこの発明に従った不揮発性半導体記憶装置の第
１３実施例の模式図である。半導体基板８０はメモリト
ランジスタ領域と周辺領域とに分けられている。メモリ
トランジスタ領域には、メモリトランジスタ８７ａ、８
７ｂ、８７ｃ、８７ｄが間を隔てて形成されている。半
導体基板８０の主表面のうち、メモリトランジスタ領域
には、ｎ型のソース領域８４ａ、８４ｂ、ｎ型のドレイ
ン領域８５ａ、８５ｂが間を隔てて形成されている。ソ
ース領域８４ａはメモリトランジスタ８７ａと８７ｂの
ソース領域となり、ソース領域８４ｂはメモリトランジ
スタ８７ｃと８７ｄのソース領域となる。

【０４１２】またドレイン領域８５ａはメモリトランジ
スタ８７ｂと８７ｃのドレイン領域となり、ドレイン領
域８５ｂはメモリトランジスタ８７ｄのドレイン領域と
なる。なお８８はコントロールゲートを示し、８９はフ
ローティングゲートを示している。

【０４１３】半導体基板８０の主表面のうち、メモリト
ランジスタ領域には、ｎ型のソース／ドレイン領域８３
ａ、８３ｂを有するセレクトゲートトランジスタ８６が
形成されている。ソース／ドレイン領域８３ｂはメモリ
トランジスタ８７ａのドレイン領域の役割もしている。

【０４１４】メモリトランジスタ８７ａ、８７ｂ、８７
ｃ、８７ｄ上には多結晶シリコンからなる副ビット線９
０が形成されている。副ビット線９０はソース／ドレイ
ン領域８３ｂと接続されている。副ビット線９０から分
岐した分岐線９１ａはドレイン領域８５ａと接続され、
分岐線９１ｂはドレイン領域８５ｂと接続されている。
副ビット線９０上にはアルミニウムからなる主ビット線
９２が形成されている。主ビット線９２は、ソース／ド
レイン領域８３ａに接続されている。

【０４１５】半導体基板８０中にはメモリトランジスタ
領域を囲むようにｐウェル領域８２が形成されており、
ｐウェル領域８２を囲むようにｎウェル領域８１が形成
されている。周辺領域にはＭＯＳトランジスタ９３が形
成されている。この発明に従った不揮発性半導体記憶装
置のさらに詳細な説明を第１４実施例を用いて行なう。

【０４１６】（１４）第１４実施例図６６（ａ）はこの発明に従った不揮発性半導体記憶装
置の第１４実施例のメモリトランジスタ部の一部の断面
図である。ｐ型シリコン基板２０１にはｐウェル領域２
１０が間を隔てて形成されている。ｐウェル領域２１０
上には、メモリトランジスタ２５０〜２５７、２６１、
２６２、セレクトゲートトランジスタ２５９、２６０が
形成されている。ｐウェル領域２１０には、各メモリト
ランジスタのｎ型のソース領域２２３、ｎ型のドレイン
領域２２４が形成されている。２４９はｎ型の不純物領
域を示している。

【０４１７】各メモリトランジスタ、セレクトゲートト
ランジスタはシリコン酸化膜２４７で覆われている。ソ
ース領域２２３上はシリコン酸化膜２４７によって塞が
れている。これに対しドレイン領域２２４および不純物
領域２４９上はシリコン酸化膜で塞がれていない。各メ
モリトランジスタはフローティングゲート２１９および
コントロールゲート２２０を備えている。

【０４１８】メモリトランジスタ２５０〜２５７の各ド
レイン領域２２４は１本の副ビット線２２７ａによって
電気的に接続されている。メモリトランジスタ２６１、
２６２のドレイン領域２２４は１本の副ビット線２２７
ｂによって電気的に接続されている。不純物領域２４９
は接続導電層２４８と電気的に接続されている。また、
フィールド酸化膜２０６上にはダミーゲート２４２を有
するダミーゲートトランジスタ２５８が形成されてい
る。ダミーゲートトランジスタの詳細は後で説明する。

【０４１９】副ビット線２２７ａおよび２２７ｂ上には
層間絶縁膜２４５が形成され、層間絶縁膜２４５上には
主ビット線２３３が形成されている。主ビット線２３３
は接続導電層２４８と電気的に接続されている。主ビッ
ト線２３３上には層間絶縁膜２４６が形成され、層間絶
縁膜２４６上にはアルミニウム配線２３８が間を隔てて
形成されている。

【０４２０】一方、シリコン基板２０１中にはｐウェル
領域２１０を覆うようにｎウェル領域２０７が形成され
ている。

【０４２１】図６６（ｂ）は図６６（ａ）に示すメモリ
トランジスタの等価回路図である。８個のメモリトラン
ジスタの各ドレイン領域は副ビット線と接続され、ソー
ス領域はソース線に接続されている。選択ゲート１によ
って主ビット線と副ビット線との導通／遮断が行なわれ
る。ワード線１〜８はコントロールゲートのことであ
る。

【０４２２】図６７は、この発明に従った不揮発性半導
体記憶装置の第１４実施例のメモリトランジスタの断面
構造図である。ｐウェル領域２１０とフローティングゲ
ート２１９との間にはゲート酸化膜２１３が形成され、
フローティングゲート２１９とコントロールゲート２２
０の間にはＯＮＯ膜２１５が形成されている。

【０４２３】次にこの発明に従った不揮発性半導体記憶
装置の第１４実施例の動作を図６６（ｂ）と図６７を用
いて説明する。まず消去動作について説明する。従来例
で説明したＮＯＲ型およびＮＡＮＤ型は電子を引き抜く
ことにより消去状態にしていたが、この第１４実施例で
は電子を注入することにより消去状態にしている。すな
わち、メモリトランジスタ２５０〜２５７を一括消去す
る場合、主ビット線２３３をフローティング状態に保
ち、セレクトゲートトランジスタ２５９をＯＦＦする。
これにより副ビット線２２７ａもフローティング状態と
なる。そしてソース線およびｐウェル領域２１０ａに−
１０Ｖ程度の電圧を印加する。そして、ワード線１〜ワ
ード線８に１０Ｖ程度の電圧を印加する。これにより図
６７のに示すようにチャネル領域にある電子がトンネ
ル効果の１つであるチャネルＦＮ現象によってフローテ
ィングゲート２１９に注入される。これが消去状態
“１”でありＶthの値は〜６Ｖ程度である。

【０４２４】次に書込動作について説明する。たとえば
メモリトランジスタ２５７を書込状態“０”にすると
き、セレクトゲートトランジスタ２５９をＯＮし、主ビ
ット線２３３に５Ｖ程度の電圧を印加する。これにより
副ビット線２２７ａの電圧も５Ｖ程度になる。そしてｐ
ウェル領域２１０ａを接地電位に保ち、ソース線をＯＰ
ＥＮにする。さらに、ワード線８に−１０Ｖ程度の電圧
を印加し、ワード線１〜ワード線７は接地電位に保つ。
これにより、図６７のに示すように、メモリトランジ
スタ２５７のフローティングゲート２１９に蓄積された
電子はトンネル効果の１つであるドレインＦＮ現象によ
ってドレイン領域２２４に引き抜かれる。これによりメ
モリトランジスタ２５７が書込状態“０”となり、この
ときＶthの値は１Ｖ程度になる。

【０４２５】次に読出動作を説明する。たとえばメモリ
トランジスタ２５７を読出すとき、セレクトゲートトラ
ンジスタ２５９をＯＮし、主ビット線２３３に１Ｖ程度
の電圧を印加する。そしてソース線およびｐウェル領域
２１０ａを接地電位に保つ。そしてワード線８に３〜５
Ｖ程度の電圧を印加し、ワード線１〜ワード線７を接地
電位にする。このときメモリトランジスタ２５７が消去
状態“１”のときはチャネルが形成されずビット線に電
流が流れない。これに対し書込状態“０”のときはチャ
ネルが形成されビット線に電流が流れる。これにより書
込状態／消去状態の判定を行なう。

【０４２６】この第１４実施例ではｐウェル領域２１０
に負の電圧を印加させている。ｐウェル領域２１０の周
りにはｎウェル領域２０７があるので、負の電圧を印加
してもｐウェル領域２１０とｎウェル領域２０７とは逆
バイアス状態となり、ｐウェル領域２１０に電圧を印加
しても周辺回路形成領域に電圧が印加されることはな
い。

【０４２７】また、消去動作のとき、ｐウェル領域に負
の電圧を印加し、ワード線に正の電圧を印加することに
より、最大電圧の値を小さくしながらも、ｐウェル領域
２１０とコントロールゲート２２０間の電位差を相対的
に大きくし、チャネルＦＮ効果を起こすことを可能にし
ている。

【０４２８】また、図６６（ａ）に示すようにメモリト
ランジスタ２５０〜２５７の各ドレイン領域２２４には
副ビット線２２７ａが接続されている。このため読出動
作の際には読出電流を多くとることができるのでＮＡＮ
Ｄ型に比べて読出動作を高速に行なえる。

【０４２９】さらに、図６７に示すように書込動作をド
レインＦＮを用いているので、チャネルホットエレクト
ロンを用いる場合に比べ高い効率で書込動作を行なうこ
とができ、これにより消費電力の低減を図れる。

【０４３０】次に図６６（ａ）に示す構造の平面的配置
状態を説明する。図６８はコントロールゲート２２０を
形成した状態までにおける平面図である。図６８をＡ−
Ａ線で切断した状態が、図６６（ａ）においてコントロ
ールゲート２２０までの状態を示している。コントロー
ルゲート２２０、選択ゲート２３４、ダミーゲート２４
２、ソース線２２３ａは縦方向に延びている。ソース線
２２３ａは図６６（ａ）に示すソース領域２２３をつな
げたものである。フィールド酸化膜２０６とドレイン領
域２２４が交互に形成されている。なお、選択ゲート２
３４上にある配線層（メモリトランジスタのコントロー
ルゲートにあたる）は図示を省略している。

【０４３１】図６９は図６８の上に副ビット線２２７
ａ、２２７ｂを形成した状態を示している。ソース線２
２３ａは配線層２４１と電気的に接続されている。配線
層２４１は副ビット線２２７ａ、２２７ｂと同時に形成
されたものである。

【０４３２】また、選択ゲート２３４はポリパッド２３
６と電気的に接続されている。ポリパッド２３６も副ビ
ット線２２７ａ、２２７ｂと同時に形成されたものであ
る。なお、副ビット線２２７ａ、２２７ｂとドレイン領
域２２４とのコンタクトは図示が省略されている。ま
た、接続導電層２４８と不純物領域２４９とのコンタク
トも図示が省略されている。

【０４３３】図７０は図６９の上に主ビット線２３３を
形成した状態を示している。主ビット線２３３は接続導
電層２４８と電気的に接続されている。アルミ電極２３
７ａ、２３７ｂ、２３７ｃ、２３７ｄは主ビット線２３
３と同時に形成されたものである。アルミ電極２３７ａ
は一方のポリパッド２３６と電気的に接続され、アルミ
電極２３７ｂは他方のポリパッド２３６と電気的に接続
されている。アルミ電極２３７ｃは配線層２４１と電気
的に接続されている。またアルミ電極２３７ｄはダミー
ゲート２４２と電気的に接続されている。

【０４３４】図７１は図７０の上にアルミ配線２３８ａ
〜２３８ｇを形成した状態を示している。アルミ配線２
３８ａはアルミ電極２３７ａと電気的に接続され、アル
ミ配線２３８ｂはアルミ電極２３７ｂと電気的に接続さ
れ、アルミ配線２３８ｅはアルミ電極２３７ｃと電気的
に接続され、アルミ配線２３８ｆ、２３８ｇはアルミ電
極２３７ｂと電気的に接続されている。

【０４３５】次に、この発明に従った不揮発性半導体記
憶装置の第１４実施例の全体の構成および動作の第１〜
第７の例を表２を参照しながら説明する。

【０４３６】この不揮発性半導体記憶装置に含まれるメ
モリセルマトリックスは、以下に説明するように複数の
セクタに分割されている。表２には、選択されたセクタ
内のメモリセル（メモリトランジスタ）および非選択の
セクタ内のメモリセル（メモリトランジスタ）への電圧
印加条件が示される。表２において、Ｖｄはドレイン電
圧、Ｖｇはコントロールゲート電圧、Ｖｓはソース電
圧、Ｖｂｂはウェル電圧を示す。

【０４３７】

【表２】

【０４３８】＜１＞第１の例（ａ）不揮発性半導体記憶装置の全体の構成図７２は、第１の例による不揮発性半導体記憶装置の全
体の構成を示すブロック図である。

【０４３９】メモリセルマトリックス７０はセクタＳＥ
１，ＳＥ２に分割されている。メモリセルマトリックス
７０は、セクタＳＥ１，ＳＥ２にそれぞれ対応するセレ
クトゲートＳＧ１，ＳＧ２を含む。メモリセルマトリッ
クス７０はＰウェル領域７１内に形成される。

【０４４０】メモリセルマトリックス７０には２つの主
ビット線ＭＢ０，ＭＢ１が配列される。主ビット線ＭＢ
０，ＭＢ１はそれぞれＹゲート７２内のＹゲートトラン
ジスタＹＧ０，ＹＧ１を介してセンスアンプ５２および
書込回路５３に接続される。

【０４４１】主ビット線ＭＢ０に対応して２つの副ビッ
ト線ＳＢ０１，ＳＢ０２が設けられ、主ビット線ＭＢ１
に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設け
られる。

【０４４２】副ビット線ＳＢ０１，ＳＢ１１に交差する
ようにワード線ＷＬ０，ＷＬ１が配列され、副ビット線
ＳＢ０２，ＳＢ１２に交差するようにワード線ＷＬ２，
ＷＬ３が配列される。

【０４４３】副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１
１，ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０
３，Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００，
Ｍ０１，Ｍ１０，Ｍ１１はセクタＳ１に含まれ、メモリ
セルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３はセクタＳＥ２に
含まれる。

【０４４４】各メモリセルのドレインは対応する副ビッ
ト線に接続され、コントロールゲートは対応するワード
線に接続され、ソースはソース線ＳＬに接続される。

【０４４５】セレクトゲートＳＧ１はセレクトゲートト
ランジスタＳＧ０１，ＳＧ１１を含み、セレクトゲート
ＳＧ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１
２を含む。副ビット線ＳＢ０１，ＳＢ０２はそれぞれセ
レクトゲートトランジスタＳＧ０１，ＳＧ０２を介して
主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１，Ｓ
Ｂ１２はそれぞれセレクトゲートトランジスタＳＧ１
１，ＳＧ１２を介して主ビット線ＭＢ１に接続される。

【０４４６】アドレスバッファ５８は、外部から与えら
れるアドレス信号を受け、Ｘアドレス信号をＸデコーダ
５９に与え、Ｙアドレス信号をＹデコーダ５７に与え
る。Ｘデコーダ５９は、Ｘアドレス信号に応答して複数
のワード線ＷＬ０〜ＷＬ３のうちいずれかを選択する。
Ｙデコーダ５７は、Ｙアドレス信号に応答して複数の主
ビット線ＭＢ０，ＭＢ１のいずれかを選択する選択信号
を発生する。

【０４４７】Ｙゲート７２内のＹゲートトランジスタ
は、それぞれ選択信号に応答して主ビット線ＭＢ０，Ｍ
Ｂ１をセンスアンプ５２および書込回路５３に接続す
る。

【０４４８】読出時には、センスアンプ５２が、主ビッ
ト線ＭＢ０または主ビット線ＭＢ１上に読出されたデー
タを検知し、データ入出力バッファ５１を介して外部に
出力する。

【０４４９】書込時には、外部から与えられるデータが
データ入出力バッファ５１を介して書込回路５３に与え
られ、書込回路５３はそのデータに従って主ビット線Ｍ
Ｂ０，ＭＢ１にプログラム電圧を与える。

【０４５０】高電圧発生回路５４，５５は外部から電源
電圧Ｖｃｃ（たとえば５Ｖ）を受け、高電圧を発生す
る。負電圧発生回路５６は外部から電源電圧Ｖｃｃを受
け、負電圧を発生する。ベリファイ電圧発生回路６０
は、外部から与えられる電源電圧Ｖｃｃを受け、ベリフ
ァイ時に、選択されたワード線に所定のベリファイ電圧
を与える。ウェル電位発生回路６１は、消去時に、ｐウ
ェル領域７１に負電圧を印加する。ソース制御回路６２
は、消去時に、ソース線ＳＬに高電圧を与える。セレク
トゲートデコーダ６３は、アドレスバッファ５８からの
アドレス信号の一部に応答して、セレクトゲートＳＧ
１，ＳＧ２を選択的に活性化する。

【０４５１】書込／消去制御回路５０は、外部から与え
られる制御信号に応答して、各回路の動作を制御する。

【０４５２】（ｂ）不揮発性半導体記憶装置の動作次に、不揮発性半導体記憶装置のセクタ消去動作、書込
動作および読出動作を表１を参照しながら説明する。

【０４５３】（ｉ）セクタ消去動作ここでは、セクタＳＥ１を一括消去するものと仮定す
る。まず、書込／消去制御回路５０にセクタ一括消去動
作を指定する制御信号が与えられる。それにより、高電
圧発生回路５５および負電圧発生回路５６が活性化され
る。

【０４５４】高電圧発生回路５５はＸデコーダ５９に高
電圧（１０Ｖ）を与える。Ｘデコーダ５９は、セクタＳ
Ｅ１のワード線ＷＬ０，ＷＬ１に高電圧（１０Ｖ）を印
加し、セクタＳＥ２のワード線ＷＬ２，ＷＬ３に０Ｖを
印加する。負電圧発生回路５６はＹデコーダ５７および
ウェル電位発生回路６１に負電圧を与える。Ｙデコーダ
５７はＹゲート７２内のＹゲートトランジスタＹＧ０，
ＹＧ１に負電圧を印加する。それにより、主ビット線Ｍ
Ｂ０，ＭＢ１はフローティング状態になる。ソース制御
回路６２はソース線ＳＬをフローティング状態にする。
また、ウェル電位発生回路６１はｐウェル領域７１に負
電圧（−８Ｖ）を印加する。セレクトゲートデコーダ６
３はセレクトゲートＳＧ１，ＳＧ２をオフ状態にする。

【０４５５】このようにして、選択セクタＳＥ１内のメ
モリセルおよび非選択セクタＳＥ２内のメモリセルに、
表２の（Ｅ１）に示されるように電圧が印加される。そ
の結果、セクタＳＥ１内のすべてのメモリセルは消去さ
れる。

【０４５６】（ｉｉ）書込動作ここでは、メモリセルＭ００をプログラムするものと仮
定する。すなわち、メモリセルＭ００にデータ“０”を
書込み、メモリセルＭ１０はデータ“１”を保持する。

【０４５７】まず、書込／消去制御回路５０に、プログ
ラム動作を指定する制御信号が与えられる。それによ
り、高電圧発生回路５４および負電圧発生回路５６が活
性化される。

【０４５８】負電圧発生回路５６はＸデコーダ５９に負
電圧を与える。Ｘデコーダ５９は、アドレスバッファ５
８から与えられるＸアドレス信号に応答してワード線Ｗ
Ｌ０を選択し、選択されたワード線ＷＬ０に負電圧（−
８Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０
Ｖを印加する。

【０４５９】高電圧発生回路５４はＹデコーダ５７、書
込回路５３およびセレクトゲートデコーダ６３に高電圧
を与える。まず、外部からデータ入出力バッファ５１を
介してデータ“０”が書込回路５３に与えられ、ラッチ
される。Ｙデコーダ５７は、アドレスバッファ５８から
与えられるＹアドレス信号に応答してＹゲート７２内の
ＹゲートトランジスタＹＧ０に高電圧を印加し、Ｙゲー
トトランジスタＹＧ１に０Ｖを印加する。それにより、
ＹゲートトランジスタＹＧ０がオンする。

【０４６０】書込回路５３はＹゲートトランジスタＹＧ
０を介して主ビット線ＭＢ０にデータ“０”に対応する
プログラム電圧（５Ｖ）を印加する。また、セレクトゲ
ートデコーダ６３は、セレクトゲートＳＧ１をオン状態
にし、セレクトゲートＳＧ２をオフ状態にする。それに
より、副ビット線ＳＢ０１，ＳＢ１１がそれぞれ主ビッ
ト線ＭＢ０，ＭＢ１に接続される。ソース制御回路６２
は、ソース線ＳＬをフローティング状態にする。ウェル
電位発生回路６１はｐウェル領域７１に０Ｖを印加す
る。

【０４６１】このようにして、メモリセルＭ００に、表
２の（Ｐ１）の左欄に示されるように電圧が印加され
る。その結果、メモリセルＭ００のしきい値電圧が下降
する。

【０４６２】一定時間（たとえば１ｍ秒）経過後、外部
からデータ入出力バッファ５１を介してデータ“１”が
書込回路５３に与えられ、ラッチされる。Ｙデコーダ５
７は、アドレスバッファ５８から与えられるＹアドレス
信号に応答してＹゲート７２内のＹゲートトランジスタ
ＹＧ１に高電圧を印加し、ＹゲートトランジスタＹＧ０
に０Ｖを印加する。それにより、Ｙゲートトランジスタ
ＹＧ１がオンする。書込回路５３は、Ｙゲートトランジ
スタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に
対応する０Ｖを印加する。

【０４６３】このようにして、メモリセルＭ１０に、表
２の（Ｐ１）の右欄に示されるように電圧が印加され
る。その結果、メモリセルＭ１０のしきい値電圧は高い
まま維持される。

【０４６４】（ｉｉｉ）読出動作ここでは、メモリセルＭ００からデータを読出すものと
仮定する。まず、書込／消去制御回路５０に、読出動作
を指定する制御信号が与えられる。

【０４６５】Ｘデコーダ５９は、アドレスバッファ５８
から与えられるＸアドレス信号に応答してワード線ＷＬ
０を選択し、それに３Ｖを印加する。このとき、ワード
線ＷＬ１〜ＷＬ３は０Ｖに保たれる。セレクトゲートデ
コーダ６３は、セレクトゲートＳＧ１をオン状態にし、
セレクトゲートＳＧ２をオフ状態にする。Ｙデコーダ５
７は、アドレスバッファ５８から与えられるＹアドレス
信号に応答してＹゲート７２内のＹゲートトランジスタ
ＹＧ０をオンさせる。ソース制御回路６２はソース線Ｓ
Ｌを接地する。

【０４６６】このようにして、選択されたメモリセルＭ
００に、表２の（Ｒ１）の左欄に示されるように電圧が
印加される。それにより、Ｍ００の内容が“１”であれ
ば主ビット線ＭＢ０に読出電流が流れる。この読出電流
がセンスアンプ５２により検知され、データ入出力バッ
ファ５１を介して外部に出力される。このとき、非選択
のメモリセルには、表２の（Ｒ１）の右欄に示されるよ
うに電圧が印加される。

【０４６７】＜２＞第２の例（ａ）不揮発性半導体記憶装置の全体の構成図７３は、第２の例による不揮発性半導体記憶装置の全
体の構成を示すブロック図である。

【０４６８】図７３の不揮発性半導体記憶装置が図７２
の不揮発性半導体記憶装置と異なるのは、負電圧発生回
路５６が消去時にソース制御回路６２に負電圧を与える
点である。

【０４６９】他の部分の構成は、図７２に示される構成
と同様である。（ｂ）不揮発性半導体記憶装置の動作第２の例の不揮発性半導体記憶装置の書込動作および読
出動作は第１の例と同様である。また、セクタ一括消去
動作では、ソース制御回路６２によりソース線ＳＬに負
電圧（−８Ｖ）が印加される点が第１の例と異なる。

【０４７０】一括消去時に、選択セクタ内のメモリセル
には、表２の（Ｅ２）の左欄に示されるように電圧が印
加され、非選択セクタ内のメモリセルには表２の（Ｅ
２）の右欄に示されるように電圧が印加される。

【０４７１】＜３＞第３の例（ａ）不揮発性半導体記憶装置の全体の構成図７４は、第３の例による不揮発性半導体記憶装置の全
体の構成を示すブロック図である。

【０４７２】第３の例の不揮発性半導体記憶装置が第１
の例の不揮発性半導体記憶装置と異なるのは次の点であ
る。ソース制御回路６２の代わりにソースデコーダ１０
２が設けられる。また、負電圧発生回路５６はＹデコー
ダ５７の代わりにセレクトゲートデコーダ６３およびソ
ースデコーダ１０２に負電圧を与える。

【０４７３】セクタＳＥ１内のメモリセルＭ００，Ｍ０
１，Ｍ１０，Ｍ１１のソースはソース線ＳＬ１に接続さ
れ、セクタＳＥ２内のメモリセルＭ０２，Ｍ０３，Ｍ１
２，Ｍ１３のソースはソース線ＳＬ２に接続される。ソ
ースデコーダ１０２の出力端子はソース線ＳＬ１，ＳＬ
２に接続される。

【０４７４】（ｂ）不揮発性半導体記憶装置の動作第３の例の不揮発性半導体記憶装置の書込動作および読
出動作は第１の例と同様である。セクタ一括消去動作で
は、ソースデコーダ１０２が、選択セクタに対応するソ
ース線をフローティング状態にし、非選択セクタに対応
するソース線に負電圧（−８Ｖ）を印加する。たとえ
ば、セクタＳＥ１の一括消去時には、ソース線ＳＬ１が
フローティング状態にされ、ソース線ＳＬ２に−８Ｖが
印加される。

【０４７５】このようにして、選択セクタ内のメモリセ
ルには、表２の（Ｅ３）の左欄に示されるように電圧が
印加され、非選択セクタ内のメモリセルには表２の（Ｅ
３）の右欄に示されるように電圧が印加される。

【０４７６】その結果、非選択セクタ内のメモリセルの
データを安定に保護しつつ、選択セクタ内のメモリセル
を一括消去することができる。

【０４７７】＜４＞第４の例（ａ）不揮発性半導体記憶装置の全体の構成図７５は、第４の例による不揮発性半導体記憶装置の全
体の構成を示すブロック図である。

【０４７８】第４の例の不揮発性半導体記憶装置が図７
４に示す第３の例の不揮発性半導体記憶装置と異なるの
は次の点である。負電圧発生回路５６は、消去時にウェ
ル電位発生回路６１のみに負電圧を与え、セレクトゲー
トデコーダ６３およびソースデコーダ１０２には負電圧
を与えない。

【０４７９】（ｂ）不揮発性半導体記憶装置の動作第４の例の不揮発性半導体記憶装置の書込動作および読
出動作は第１の例と同様である。

【０４８０】一括消去動作時には、ソースデコーダ１０
２が、選択セクタに対応するソース線をフローティング
状態にし、非選択セクタに対応するソース線に０Ｖを印
加する。たとえば、セクタＳＥ１の一括消去時には、ソ
ース線ＳＬ１がフローティング状態にされ、ソース線Ｓ
Ｌ２には０Ｖが印加される。

【０４８１】このようにして、選択セクタ内のメモリセ
ルには、表２の（Ｅ４）の左欄に示されるように電圧が
印加され、非選択セクタ内のメモリセルには、表２の
（Ｅ４）の右欄に示されるように電圧が印加される。

【０４８２】その結果、非選択セクタ内のメモリセルの
データを安定に保護にしつつ、選択セクタ内のメモリセ
ルを一括消去することができる。

【０４８３】＜５＞第５の例（ａ）不揮発性半導体記憶装置の全体の構成図７６は、第５の例による不揮発性半導体記憶装置の全
体を構成を示すブロック図である。

【０４８４】第５の例の不揮発性半導体記憶装置が図７
５に示す第４の例の不揮発性半導体記憶装置と異なるの
は次の点である。２つの負電圧発生回路５６ａ、５６ｂ
が設けられている。負電圧発生回路５６ａはウェル電位
発生回路６１、セレクトゲートデコーダ６３およびソー
スデコーダ１０２に負電圧を与える。負電圧発生回路５
６ｂはＸデコーダ５９に負電圧を与える。他の部分の構
成は図７５に示される構成と同様である。

【０４８５】（ｂ）不揮発性半導体記憶装置の動作第５の例の不揮発性半導体記憶装置の書込動作および読
出動作は第１の例と同様である。

【０４８６】セクタ一括消去動作時には、ソースデコー
ダ１０２が、選択セクタに対応するソース線をフローテ
ィング状態にし、非選択セクタに対応するソース線に−
４Ｖを印加する。たとえば、セクタＳＥ１の一括消去時
には、ソース線ＳＬ１がフローティング状態にされ、ソ
ース線ＳＬ２には−４Ｖが印加される。

【０４８７】このようにして、選択セクタ内のメモリセ
ルには、表２の（Ｅ５）の左欄に示されるように電圧が
印加され、非選択セクタ内のメモリセルには、表２の
（Ｅ５）に示されるように電圧が印加される。

【０４８８】その結果、非選択セクタ内のメモリセルの
データを安定に保護しつつ、選択セクタ内のメモリセル
を一括消去することができる。

【０４８９】＜６＞第６の例第６の例による不揮発性半導体記憶装置の全体の構成
は、図７４に示される構成と同様である。また、第６の
例の不揮発性半導体記憶装置の書込動作および読出動作
は、第１の例と同様である。

【０４９０】一括消去動作時には、ソースデコーダ１０
２が、選択セクタに対応するソース線に−８Ｖを印加
し、非選択セクタに対応するソース線に０Ｖを印加す
る。たとえば、セクタＳＥ１の一括消去時には、ソース
線ＳＬ１に−８Ｖが印加され、ソース線ＳＬ２に０Ｖが
印加される。

【０４９１】このようにして、選択セクタ内のメモリセ
ルには、表２の（Ｅ６）の左欄に示されるように電圧が
印加され、非選択セクタ内のメモリセルには、表２の
（Ｅ６）の右欄に示されるように電圧が印加される。

【０４９２】その結果、非選択セクタ内のメモリセルの
データを安定に保護しつつ、選択セクタ内のメモリセル
を一括消去することができる。

【０４９３】＜７＞第７の例第７の例による不揮発性半導体記憶装置の全体の構成
は、図７６に示される構成と同様である。また、第７の
例の不揮発性半導体記憶装置の書込動作および読出動作
は、第１の例と同様である。

【０４９４】セクタ一括消去動作時には、ソースデコー
ダ１０２が、選択セクタに対応するソース線に−８Ｖを
印加し、非選択セクタに対応するソース線に−４Ｖを印
加する。たとえば、セクタＳＥ１の選択時には、ソース
線ＳＬ１に−８Ｖが印加され、ソース線ＳＬ２に−４Ｖ
が印加される。

【０４９５】このようにして、選択セクタ内のメモリセ
ルに、表２の（Ｅ７）の左欄に示されるように電圧が印
加され、非選択セクタ内のメモリセルに、表２の（Ｅ
７）の右欄に示されるように電圧が印加される。

【０４９６】その結果、非選択セクタ内のメモリセルの
データを安定に保護しつつ、選択セクタ内のメモリセル
を一括消去することができる。

【０４９７】＜８＞各例の利点第１および第２の例では、非選択セクタが基板からある
程度ディスターブを受けるが、ソースデコーダは不要で
あり、負電圧発生回路は１つだけでよい。

【０４９８】第３の例では、非選択セクタが基板から受
けるディスターブは小さい。また、負電圧発生回路は１
つだけでよい。さらに、消去時のソースの接合耐圧は低
くてよい。ただし、ソースデコーダが必要である。

【０４９９】第４および第６の例では、非選択セクタが
基板から受けるディスターブは最も小さい。また負電圧
発生回路は１つだけでよい。ただし、ソースデコーダが
必要であり、ソースの接合耐圧が８Ｖだけ必要である。

【０５００】第５および第７の例では、非選択セクタが
基板から受けるディスターブはやや小さく、ソースの接
合耐圧も〜４Ｖと小さくてよい。ただし、ソースデコー
ダが必要であり、２つの負電圧発生回路が必要である。

【０５０１】次に、図６６（ａ）に示すこの発明に従っ
た不揮発性半導体記憶装置の第１４実施例の製造方法に
ついて、図７７〜図９５を用いて説明する。図７７〜図
９５は、上記の構造を有する不揮発性半導体記憶装置の
製造方法における第１工程〜第１９工程を示す断面図で
ある。

【０５０２】まず図７７を参照して、ｐ型シリコン基板
２０１主表面に、３００Å程度の膜厚を有する下敷き酸
化膜２０２を形成する。そして、この下敷き酸化膜２０
２上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤ
ｅｐｏｓｉｔｉｏｎ）法を用いて、５００Å程度の膜厚
の多結晶シリコン膜２０３を形成する。この多結晶シリ
コン膜２０３上に、ＣＶＤ法などを用いて、１０００Å
程度のシリコン窒化膜２０４を形成する。そして、この
シリコン窒化膜２０４上に、素子分離領域を露出するよ
うにレジスト２０５を形成する。このレジスト２０５を
マスクとして異方性エッチングを行なうことによって、
素子分離領域上のシリコン窒化膜２０４および多結晶シ
リコン膜２０３をエッチングする。

【０５０３】その後、レジスト２０５を除去し、シリコ
ン窒化膜２０４をマスクとして用いて選択酸化を行なう
ことによって、図７８に示されるように、フィールド酸
化膜２０６を形成する。そして、上記の多結晶シリコン
膜２０３およびシリコン窒化膜２０４を除去する。

【０５０４】次に、図７９に示されるように、メモリト
ランジスタ領域および周辺回路領域の一部に、３．０Ｍ
ｅＶ，２．０×１０13ｃｍ-3の条件で、リン（Ｐ）をイ
オン注入する。そして、１０００℃の温度で１時間の不
純物ドライブを行なう。それにより、ｎウェル２０７が
形成される。その後、図８０に示されるように、メモリ
セル形成領域を覆うようにレジスト２０９を形成し、こ
のレジスト２０９をマスクとして用いて、リン（Ｐ）を
１．２ＭｅＶ，１．０×１０13ｃｍ-3の条件でイオン注
入し、さらに、リン（Ｐ）を１８０ＫｅＶ，３．５×１
０12ｃｍ-3の条件でイオン注入する。それにより、周辺
回路領域の一部にｎウェル（図示せず）が形成される。

【０５０５】次に、図８１を参照して、メモリトランジ
スタ領域に、７００ＫｅＶ，１．０×１０13ｃｍ-3の条
件でボロン（Ｂ）をイオン注入し、さらに１８０Ｋｅ
Ｖ，３．５×１０12ｃｍ-3の条件でボロン（Ｂ）をイオ
ン注入する。それにより、ｐウェル２１０が形成され
る。

【０５０６】そして、各メモリトランジスタのしきい値
電圧制御のための不純物注入を行なった後、図８２を参
照して、ｐ型シリコン基板２０１主表面上全面に、熱酸
化処理を施すことによって１５０Å程度の膜厚のゲート
絶縁膜２１１を形成する。そして、このゲート絶縁膜２
１１上における選択ゲートトランジスタ（後述）形成領
域を覆うようにレジスト２１２を形成する。このレジス
ト２１２をマスクして用いて、エッチングを行なうこと
によって上記のゲート絶縁膜２１１の選択ゲートトラン
ジスタ形成領域以外の部分を除去する。

【０５０７】上記のレジスト２１２を除去し、再び熱酸
化処理を施すことによって、ｐ型シリコン基板２０１上
全面に１００Å程度の膜厚のゲート絶縁膜２１３を形成
する。それにより、選択ゲートトランジスタ形成領域に
は、約２５０Å程度の膜厚を有するゲート絶縁膜２１
１，２１３が形成されることになる。そして、このゲー
ト絶縁膜２１１，２１３上に、ＣＶＤ法などを用いて第
１の多結晶シリコン膜２１４を１２００Å程度の膜厚に
形成する。そして、この第１の多結晶シリコン膜厚２１
４上に、所定形状（この場合であれば紙面に垂直方向に
断続的に複数のレジストパターンが形成される）のレジ
スト２１２ａを堆積し、このレジスト２１２ａをマスク
として用いて第１の多結晶シリコン膜２１４をエッチン
グする。

【０５０８】その後、図８４に示されるように、上記の
第１の多結晶シリコン膜２１４上に、ＣＶＤ法などを用
いて１００Å程度の膜厚の高温酸化膜を形成し、この高
温酸化膜上にＣＶＤ法などを用いてシリコン窒化膜を１
００Å程度の厚みに形成し、さらにこのシリコン窒化膜
上にＣＶＤ法を用いて１５０Å程度の厚みの高温酸化膜
を形成する。それにより、ＯＮＯ膜２１５が形成され
る。

【０５０９】次に、図８５を参照して、上記のＯＮＯ膜
２１５上に、ＣＶＤ法を用いて、不純物が導入された多
結晶シリコン層を１２００Å程度の厚みに形成する。そ
してこの多結晶シリコン層上にスパッタリング法を用い
て、タングステンシリサイド（ＷＳｉ）層を１２００Å
程度の厚みに形成する。これらにより、コントロールゲ
ート電極となる導電層２１６が形成される。この導電層
２１６上にＣＶＤ法を用いて、２０００Å程度の膜厚を
有する高温酸化膜２１７を形成する。そして、メモリト
ランジスタ領域および周辺部のトランジスタ形成領域上
に位置する高温酸化膜２１７上に、レジスト２１８を形
成し、このレジスト２１８をマスクとしてエッチングを
行なうことによって、周辺回路で用いるトランジスタの
電極を形成する。

【０５１０】次に、図８６を参照して、上記の高温酸化
膜２１７上に、図８６において横方向に断続的にレジス
ト２１８ａを形成する。そして、このレジスト２１８ａ
をマスクとして用いて、高温酸化膜２１７、導電膜２１
６、ＯＮＯ膜２１５、第１の多結晶シリコン膜２１４を
エッチングする。それにより、フローティングゲート電
極２１９およびコントロールゲート電極２２０が形成さ
れる。

【０５１１】次に、図８７（ａ）を参照して、図８６に
示される状態のフラッシュメモリ上に、さらにレジスト
２２１を塗布し、メモリトランジスタのソース領域とな
る部分を露出させるようにこのレジスト２２１をパター
ニングする。図８７（ｂ）は、図８７（ａ）に示される
状態のフラッシュメモリの一部平面を示す平面図であ
る。そして、図８７（ｂ）におけるＢ−Ｂ線に沿って見
た断面が、図８７（ａ）に示されることになる。このよ
うにパターニングされたレジスト２２１をマスクとして
用いて、ドライエッチングを行なうことによってソース
領域上に形成されているフィールド酸化膜２０６を除去
する。

【０５１２】そして、レジスト２１８ａ，２１１を除去
した後、図８８に示されるように、選択ゲートトランジ
スタのみを露出させるようにレジストパターン２２１ａ
を形成する。そして、このレジストパターン２２１ａを
マスクとして用いて、リン（Ｐ）を６０ＫｅＶ，３．０
×１０13ｃｍ-3の条件でイオン注入する。それにより、
選択ゲートトランジスタのソース／ドレイン領域２２
３，２２４を形成する。そして、上記のレジスト２２１
ａを除去する。

【０５１３】その後、図８９を参照して、選択ゲートト
ランジスタとなるトランジスタを覆い他のメモリセルを
露出するようにレジストパターン２２１ｂを形成する。
そして、このレジスト２２１ｂをマスクとして用いて、
３５ＫｅＶ，５．５×１０15ｃｍ-3の条件で、砒素（Ａ
ｓ）をイオン注入する。それにより、メモリトランジス
タのソース／ドレイン領域およびソース線が形成される
ことになる。そして、レジスト２２１ｂを除去する。

【０５１４】次に、図９０を参照して、メモリトランジ
スタ領域に、ＣＶＤ法を用いて、２０００Å程度の膜厚
を有する高温酸化膜を形成する。そして、この高温酸化
膜を異方性エッチングすることによって、選択ゲートト
ランジスタの側壁あるいはメモリトランジスタの側壁に
サイドウォール２２５を形成する。そして、このサイド
ウォール２２５をマスクとして用いて、３５ＫｅＶ，
４．０×１０15ｃｍ-3の条件で、砒素（Ａｓ）をイオン
注入する。それにより、周辺部のトランジスタのソース
／ドレイン領域を形成する。

【０５１５】その後、図９１を参照して、メモリトラン
ジスタ領域に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏ
ｒｔｈｏＳｉｌｉｃａｔｅ）膜などからなるシリコン
酸化膜２２６を堆積する。そして、３０分程度の酸化膜
のシンタ処理を行なう。そして、図９２に示すように、
このシリコン酸化膜２２６を異方性エッチングすること
によって、サイドウォール２２５ａが形成されることに
なる。このサイドウォール２２５ａの形成によって、メ
モリセルにおけるソース領域は、シリコン酸化膜によっ
て覆われることになる。

【０５１６】次に、図９３を参照して、ＣＶＤ法などを
用いて、２０００Å程度の膜厚を有する多結晶シリコン
層を形成し、この多結晶シリコン層に不純物を導入する
ことによって導電性をもたせる。この多結晶シリコン層
上に所定形状のレジスト２２８を塗布し、このレジスト
２２８をマスクとしてパターニングすることによって副
ビット線２２７が形成される。

【０５１７】次に、図９４を参照して、上記のレジスト
２２８を除去した後、副ビット線２２７上に、ＣＶＤ法
を用いてＴＥＯＳ膜などからなるシリコン酸化膜２２９
を形成する。このシリコン酸化膜２２９の膜厚は、１５
００Å程度である。このシリコン酸化膜２２９上に、Ｃ
ＶＤ法などを用いて、膜厚５００Å程度のシリコン窒化
膜２３０を形成する。そして、このシリコン窒化膜２３
０上に、ＣＶＤ法などを用いて１００００Å程度の膜厚
を有するＢＰＴＥＯＳ膜などからなるシリコン酸化膜２
３１を形成する。その後、８５０℃程度の熱処理により
リフローを行ない、ＨＦ等によりＢＰＴＥＯＳ膜を５０
００Å程度エッチバックする。そして、このシリコン酸
化膜２３１上に所定形状のレジスト２３２を堆積し、こ
のレジスト２３２をマスクとして用いて、シリコン酸化
膜２２９，２３１およびシリコン窒化膜２３０をエッチ
ングする。それにより、副ビット線２２７と後の工程で
形成される主ビット線２３３との接続のためのコンタク
トホール２３３ａが形成されることになる。

【０５１８】次に、図９５を参照して、上記のコンタク
トホール２３３ａ内に、ＣＶＤ法およびエッチバック法
を用いて、タングステンプラグ２３３ｂを形成する。そ
して、このタングステンプラグ２３３ｂ上およびシリコ
ン酸化膜２３１上に、スパッタリング法などを用いて、
５０００Å程度の膜厚を有するアルミニウム合金層を形
成する。そして、このアルミニウム合金層上に所定形状
のレジスト２３２ａを堆積し、このレジスト２３２ａを
マスクとしてアルミニウム合金層をパターニングするこ
とによって主ビット線２３３が形成される。その後、レ
ジスト２３２ａを除去し、この主ビット線上に層間絶縁
層を形成する。そして、スルーホール形成工程を経てこ
の層間絶縁層上にさらにアルミニウム配線層を形成す
る。それにより、図６６（ａ）に示される不揮発性半導
体装置が形成されることになる。

【０５１９】次に、この発明に従った不揮発性半導体記
憶装置の第１４実施例のセレクトゲートコンタクト部の
製造方法について、図９６〜図１００を用いて説明す
る。図９６〜図１００は、図６８におけるＣ−Ｃ線に沿
って見た断面を示す図である。

【０５２０】まず、図９６を参照して、上記の実施例と
同様の工程を経て、高温酸化膜２１７までを形成する。
選択ゲートトランジスタはといえば、その上層に形成さ
れるアルミニウム配線層２３８とコンタクトホールを介
して接続される。したがって、その接続部には、コンタ
クトホールが形成されることになる。このコンタクト部
が図９７に示されている。図９７を参照して、上記のよ
うに高温酸化膜２１７を堆積した後、エッチングを行な
うことによってコンタクト部における高温酸化膜２１７
および導電膜２１６を除去する。それにより、コンタク
トホール２５１が形成される。

【０５２１】そして、図９８を参照して、ＣＶＤ法など
を用いてＴＥＯＳ膜などからなる酸化膜を全面に形成し
た後、異方性エッチングを行なうことによって、コンタ
クトホール２５１の側壁にシリコン酸化膜２３５を残存
させる。このとき、このサイドウォールとなるシリコン
酸化膜２３５の形成時に、第１の多結晶シリコン膜２１
４上のＯＮＯ膜２１５もエッチングされるため、第１の
多結晶シリコン膜２１４は露出している。

【０５２２】次に、図９９を参照して、コンタクトホー
ル２５１に多結晶シリコンからなるポリパッド２３６を
形成し、同時に副ビット線２２７を形成する。その後、
図１００に示されるように、ポリパッド２３６上および
副ビット線２２７上に層間絶縁膜２４５を形成する。そ
して、この層間絶縁膜２４５におけるポリパッド２３６
上に位置する部分に、コンタクトホール２５１ａを形成
し、このコンタクトホール２５１ａにアルミ電極２３７
を形成する。このとき、このアルミ電極２３７の形成と
同時に、主ビット線２３３が形成される。このように、
選択ゲートトランジスタのコンタクト部にポリパッド２
３６を形成することによって、このコンタクト部におけ
るアスペクト比を小さくすることができ、かつパターン
の重ね合わせのマージンを増大することが可能となる。

【０５２３】以上のようにして主ビット線２３３および
アルミニウム電極２３７が形成された後は、上記の実施
例と同様の工程を経て不揮発性半導体記憶装置が形成さ
れることになる。

【０５２４】次に、図１０１〜図１０６を用いて、この
発明に基づく不揮発性半導体記憶装置の第１４実施例の
ソース線コンタクト部の製造方法について説明する。図
１０１は、図７０に示された不揮発性半導体記憶装置の
一部を示す平面図である。まず図１０１を参照して、ソ
ース線２２３ａは、ソース線コンタクト部２３９におい
て、コンタクト部以外のソース線２２３ａの幅Ｗ２より
も大きい幅Ｗ１を有するように形成されている。一方、
この形状を反映して、ドレイン領域の幅は、ソース線コ
ンタクト部２３９に挟まれる部分においては、Ｗ４と小
さく、それ以外の部分では、このＷ４より大きいＷ３の
幅を有している。このような幅の違いを利用して、本実
施例においては、ソース線コンタクト部２３９のコンタ
クトホール形成と、ドレインコンタクト部２４０におけ
るコンタクトホール形成とは同時に行なおうとするもの
である。

【０５２５】以下に、図１０２〜図１０６を用いて、詳
しく説明する。図１０２（Ｉ）は、図１０１におけるＤ
−Ｄ線に沿った見た断面を示す図である。図１０２（Ｉ
Ｉ）は、図１０１におけるＥ−Ｅ線に沿って見た断面を
示す図である。以下、図１０３〜図１０６においても同
様とする。

【０５２６】まず、図１０２を参照して、メモリトラン
ジスタにおけるフローティングゲート電極２１９、ＯＮ
Ｏ膜２１５、コントロールゲート電極２２０および高温
酸化膜２１７を上記の実施例と同様の工程を経て形成す
る。このとき、（Ｉ）図においては、ソース部の間隔が
ドレイン部の間隔よりも広くなっており、（ＩＩ）図に
おいては、ドレイン部の間隔がソース部の間隔よりも広
くなっている。

【０５２７】このような状態のメモリトランジスタに、
図１０３に示されるように、上記の実施例と同様の方法
でサイドウォール２２５を形成する。そして、サイドウ
ォール２２５上に、図１０４に示されるように、さらに
酸化膜２２６を堆積する。

【０５２８】その後、図１０５（Ｉ）を参照して、上記
の酸化膜２２６に異方性エッチングを施すことによっ
て、ソース線コンタクト部２３９に、コンタクトホール
２３９ａを形成する。このとき、ソース部の幅がドレイ
ン部の幅よりも広いため、ソース部の方がエッチングさ
れやすくなり、ソース部においてはコンタクトホール２
３９ａが形成されるが、ドレイン部においてはコンタク
トホールが形成されない。

【０５２９】一方、図１０５（ＩＩ）を参照して、この
場合であれば、ドレイン部の方がソース部よりも幅が広
くなっているため、上記の場合と同様の考え方で、ドレ
イン部のみにコンタクトホール２４０ａが形成されるこ
とになる。このようにして、コンタクトホール２３９ａ
および２４０ａが同時に形成された後、図１０６に示さ
れるように、メモリトランジスタ上に多結晶シリコンな
どからなる副ビット線２２７および配線層２４１が形成
されることになる。

【０５３０】以上のように、この実施例によれば、ソー
ス線２２３ａの幅の違いおよびドレイン部の幅の違いを
利用して、ソース線コンタクト部２３９の形成とドレイ
ンコンタクト部２４０の形成とを同時に行なうことが可
能となる。また、それぞれのコンタクトホール形成のた
めのマスクも必要としないため、工程の簡略化および製
造コストの低減が可能となる。

【０５３１】（１５）第１５実施例次に、図１０７を用いて、この発明に従った不揮発性半
導体記憶装置の第１５実施例について説明する。図１０
７（ａ）は、ダミーメモリトランジスタを形成しない場
合の副ビット線２２７形成後の不揮発性半導体記憶装置
の断面図であり、図１０７（ｂ）は、ダミーメモリトラ
ンジスタを形成した場合、つまり不揮発性半導体記憶装
置の第１５実施例の断面図である。まず図１０７（ａ）
を参照して、副ビット線２２７の一方端は選択ゲートト
ランジスタ２３４上で切れており、他方端は、フィール
ド酸化膜２０６上で切れている。このような場合には、
コンタクトエッチング時などにフィールド酸化膜２０６
が膜減りし、分離特性が劣化するといった問題点があ
る。

【０５３２】そこで、第１５実施例においては、このフ
ィールド酸化膜２０６上にダミーメモリトランジスタ２
４２ｂを形成している。それにより、素子間の分離耐圧
を劣化させることなくかつ副ビット線２２７における段
差も低減することが可能となる。このように、第１５実
施例においては、ダミーメモリトランジスタ２４２ｂを
フィールド酸化膜２０６上に形成したが、図１０７
（ｂ）に示されるように、ダミーメモリトランジスタ２
４２ａを、ｐ型シリコン基板２０１上に直接形成しても
よい。それにより、ダミーゲート２４２とｐ型シリコン
基板２０１との間でＦＮトンネリングを用いて電子の注
入を行なうことが可能となる。それにより、フィールド
シールド効果を持たせることが可能となる。また、この
ダミーメモリトランジスタ２４２ａを挟む副ビット線２
２７を用いて、チャネルホットエレクトロンによってダ
ミーゲート２４２に電子を注入することも可能である。
それによっても、上記の場合と同様のフィールドシール
ド効果が期待できる。

【０５３３】（１６）第１６実施例次に、図１０８〜図１１９を用いて、この発明に従った
不揮発性半導体記憶装置の第１６実施例について説明す
る。図１０８は、この発明に従った第１６実施例におけ
る不揮発性半導体記憶装置のメモリトランジスタ部の部
分断面図である。図１０９は、図６９におけるＦ−Ｆ線
に沿ってみた断面に対応する断面図である。図１１０〜
図１１９は、本実施例における不揮発性半導体記憶装置
の製造工程の第１０工程〜第１９工程を示す断面図であ
る。

【０５３４】前述の各実施例においては、ソース領域上
に位置するフィールド酸化膜２０６をエッチング除去
し、この状態でソース領域に砒素（Ａｓ）などを注入す
ることによってソース線を形成していた。しかし、この
場合には、次に説明するような問題点が考えられる。フ
ィールド酸化膜２０６直下には、素子間の分離特性を向
上させるために、予めボロン（Ｂ）などがフィールド酸
化膜２０６越しに注入されている。したがって、上記の
ように、フィールド酸化膜２０６をエッチングした後に
ソース線形成のための砒素（Ａｓ）を注入した場合に
は、フィールド酸化膜２０６越しに予め注入されている
ボロン（Ｂ）と、ソース線形成のために注入された砒素
（Ａｓ）とがオーバラップする部分が生じることとな
る。それにより、その重なる部分において、キャリア濃
度が相殺され、ソース耐圧が低くなるといった問題点が
考えられる。

【０５３５】そこで、本実施例においては、ソース線形
成のために、各ソース領域を電気的に接続するような不
純物の導入された多結晶シリコンなどからなる配線層を
形成することとしている。それにより、フィールド酸化
膜２０６上にその配線層を形成することができるため、
ソース線形成領域上に位置するフィールド酸化膜２０６
を取除く必要がなくなる。それにより、上記のような不
純物領域の重なりをなくすことができ、ソース耐圧が低
下するのを防止することが可能となる。

【０５３６】以下に、図を用いて、本実施例について、
より具体的に説明する。まず、図１０８を参照して、本
実施例における特徴部分となるのは、ワード線方向に散
在する各ソース領域２２３を電気的に接続する配線層２
６２が形成されていることである。それ以外の構造は、
上記の各実施例と同様である。この配線層２６２は、こ
の場合であれば、多結晶シリコンなどで形成されてい
る。

【０５３７】この配線層２６２は、フィールド酸化膜２
０６で分離されている各ソース領域２２３を互いに接続
している。したがって、図１０９に示されるように、ソ
ース領域２２３上およびソース領域２２３に挟まれたフ
ィールド酸化膜２０６上に、配線層２６２は延在してい
る。このように、配線層２６２を備えることにより、各
ソース領域２２３を電気的に接続することができるた
め、フィールド酸化膜２０６の一部をエッチング除去す
る必要がなくなる。それにより、上述したように、ソー
ス線耐圧が低下するのを防止することが可能となる。

【０５３８】次に、図１１０〜図１１９を用いて、上記
の構造を有する不揮発性半導体記憶装置の製造方法につ
いて説明する。まず図１１０を参照して、上記の第２の
実施例と同様の工程を経て、高温酸化膜２１７、導電膜
２１６、ＯＮＯ膜２１５、第１の多結晶シリコン膜２１
４をエッチングする。それにより、フローティングゲー
ト電極２１９およびコントロールゲート電極２２０が形
成される。そして、レジスト２１８ａを除去する。

【０５３９】次に、図１１１に示されるように、選択ゲ
ートトランジスタのみを露出させるようにレジストパタ
ーン２２１ａを形成する。そして、このレジストパター
ン２２１ａをマスクとして用いて、リン（Ｐ）を６０Ｋ
ｅＶ，３．０×１０13ｃｍ-2の条件でイオン注入する。
それにより、選択ゲートトランジスタのソース／ドレイ
ン領域２２３，２２４を形成する。その後、上記のレジ
スト２２１ａを除去する。

【０５４０】次に、図１１２を参照して、選択ゲートト
ランジスタとなるトランジスタを覆い、他のメモリトラ
ンジスタを露出させるようにレジストパターン２２１ｂ
を形成する。そして、このレジストパターン２２１ｂを
マスクとして用いて、３５ＫｅＶ，５．５×１０15ｃｍ
-2の条件で、砒素（Ａｓ）をイオン注入する。それによ
り、メモリトランジスタのソース／ドレイン領域が形成
される。その後、レジスト２２１ｂを除去する。

【０５４１】次に、図１１３を参照して、メモリトラン
ジスタ領域にＣＶＤ法を用いて、２０００Å程度の膜厚
を有する高温酸化膜を形成する。そして、この高温酸化
膜を異方性エッチングすることによって、選択ゲートト
ランジスタの側壁あるいはメモリトランジスタの側壁に
サイドウォール２２５を形成する。そして、このサイド
ウォール２２５をマスクとして用いて、３５ＫｅＶ，
４．０×１０15ｃｍ-2の条件で、砒素（Ａｓ）をイオン
注入する。それにより、周辺部のトランジスタのソース
／ドレイン領域およびソース領域２２３、ドレイン領域
２２４を形成する。

【０５４２】次に、図１１４を参照して、メモリトラン
ジスタ領域に、ＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒ
ｔｈｏＳｉｌｉｃａｔｅ）膜などからなるシリコン酸
化膜２２６を堆積する。そして、３０分程度の酸化膜の
シンタ処理を行なう。その後、ソース領域２２３上に位
置するシリコン酸化膜２２６を露出させるようにレジス
トパターン２６１を形成する。そして、このレジストパ
ターン２６１をマスクとして用いて、ソース領域２２３
上に位置するシリコン酸化膜２２６、サイドウォール２
２５の一部をエッチングする。それにより、図１１５に
示されるように、ソース領域２２３上に位置する領域に
コンタクトホール２６８を形成する。そして、レジスト
２６１を除去する。

【０５４３】次に、図１１６を参照して、ＣＶＤ法など
を用いて、上記のコンタクトホール２６８内表面および
シリコン酸化膜２２６上に、多結晶シリコン層２６２を
形成する。そして、この多結晶シリコン層２６２上に、
ＣＶＤ法などを用いて、酸化膜２６３を形成する。そし
て、ソース領域２２３上に位置する酸化膜２６３上に、
レジストパターン２６４を形成する。このとき、レジス
トパターン２６４の端部は、ソース側に位置するフロー
ティングゲート電極２１９、コントロールゲート電極２
２０の端部上に位置するようにする。それにより、多結
晶シリコン層２６２と副ビット線２２７との距離を離す
ことができ、多結晶シリコン層２６２と副ビット線２２
７との所望の耐圧を確保することができる。さらに、コ
ントロールゲート電極２２０と多結晶シリコン層２６２
間の耐圧も所望の値とすることができる。

【０５４４】そして、図１１７に示されるように、上記
のレジストパターン２６４をマスクとして用いて酸化膜
２６３および多結晶シリコン層２６２をエッチングす
る。それにより、ワード線方向に散在する各ソース領域
２２３を電気的に接続する配線層２６２が形成されるこ
とになる。

【０５４５】次に、図１１８を参照して、レジスト２６
４を除去した後、酸化膜２２６，２６３上に、ＣＶＤ法
などを用いて酸化膜２６５を形成する。そして、ドレイ
ン拡散領域２２４上に位置する酸化膜２６５を露出させ
るようにレジストパターン２６６を形成する。そして、
このレジストパターン２６６をマスクとして用いて、ド
レイン領域２２４上に位置する各酸化膜２６５，２２６
をエッチング除去する。それにより、ドレイン領域２２
４の一部が露出することになる。

【０５４６】その後、図１１９を参照して、上記のレジ
スト２６６を除去した後、ＣＶＤ法などを用いて、２０
００Å程度の膜厚を有する多結晶シリコン層を形成し、
この多結晶シリコン層に不純物を導入することによって
導電性をもたせる。そして、この多結晶シリコン層上に
所定形状のレジスト２２８を塗布し、このレジスト２２
８をマスクとして上記の多結晶シリコン層をパターニン
グすることによって、副ビット線２２７が形成される。
以下、前記の第２の実施例と同様の工程を経て不揮発性
半導体記憶装置が形成されることになる。

【０５４７】（１７）第１７実施例次に、図１２０〜図１２５および図１５６〜図１５９を
用いて、本発明に基づく第１７実施例について説明す
る。図１２０は、本発明に従った第１７実施例における
不揮発性半導体記憶装置の部分断面図である。図１２１
〜図１２５は、図１２０に示される不揮発性半導体記憶
装置の製造工程の第１工程〜第５工程を示す図である。
図１５６は、上記の第１７実施例における不揮発性半導
体記憶装置の従来構造を示す平面図（ａ）および（ａ）
におけるＢ−Ｂ線に沿って見た断面図（ｂ）を示す図で
ある。図１５７は、図１５６に示される従来の不揮発性
半導体記憶装置の書込動作を説明するための部分断面図
である。図１５８は、図１５６に示される不揮発性半導
体記憶装置の消去動作を説明するための部分断面図であ
る。図１５９は、図１５６に示される従来の不揮発性半
導体記憶装置における問題点を説明するための部分断面
図である。

【０５４８】まず、図１５６〜図１５９を用いて、本発
明に基づく第１７実施例における不揮発性半導体記憶装
置の従来の構造について説明する。図１５６（ａ）およ
び図１５６（ｂ）を参照して、このタイプの不揮発性半
導体記憶装置は、一般的に、バーチャルグランド構成の
メモリセルアレイ（ＶｉｒｔｕａｌＧｒｏｕｎｄＡｒ
ｒａｙ）を有する不揮発性半導体記憶装置と呼ばれてい
る。

【０５４９】図１５６（ｂ）を参照して、ｐ型半導体基
板３０１の主表面には、ビット線として機能するｎ型の
高濃度不純物領域３０２ａ，３０２ｂ，３０２ｃ，３０
２ｄが互いに略平行に間隔を隔てて形成されている。こ
れらの高濃度不純物領域３０２ａ〜３０２ｄに挟まれた
領域上に、絶縁膜３０４を介してフローティングゲート
３０５ａ、３０５ｂ、３０５が形成されている。そし
て、これらのフローティングゲート３０５ａ，３０５
ｂ，３０５を覆うように、絶縁膜３０６が形成されてい
る。この絶縁膜３０６表面上に、コントロールゲート３
０７が形成されている。コントロールゲート３０７は、
図１５６（ａ）を参照して、複数のフローティングゲー
ト３０５上に延在し、高濃度不純物領域３０２ａ〜３０
２ｄと略直交する。

【０５５０】次に、図１５７および図１５８を用いて、
上記の構造を有する従来の不揮発性半導体記憶装置の従
来の動作について説明する。まず書込動作について説明
する。図１５６（ａ）および図１５７を参照して、フロ
ーティングゲート３０５ｂに書込みを行なう場合につい
て説明する。フローティングゲート３０５ｂに書込を行
なう際には、このフローティングゲート３０５ｂ上を延
在するコントロールゲート３０７に１２Ｖ程度の電圧が
印加され、ビット線として機能する高濃度不純物領域３
０２ｂに５Ｖ程度の電圧が印加される。

【０５５１】このとき、高濃度不純物領域３０２ａは、
フローティング状態に保持される。不純物領域３０２ｃ
は、接地電位に保持される。それにより、高濃度不純物
領域３０２ｂから高濃度不純物領域３０２ｃに電流が流
れる。このときに、フローティングゲート３０５ｂに電
子が注入されることになる。それにより、フローティン
グゲート３０５ｂに書込が行なわれる。

【０５５２】次に、消去動作について説明する。各フロ
ーティングゲート３０５，３０５ａ，３０５ｂに書込ま
れた情報を消去する際には、各コントロールゲート３０
７が接地電位に保持され、各高濃度不純物領域３０２ａ
〜３０２ｄに１０Ｖ程度の電圧が印加される。それによ
り、各フローティングゲート３０５，３０５ａ，３０５
ｂから同時に電子が引き抜かれ、書込まれた情報が消去
されることになる。この様子が、図１５８に示されてい
る。

【０５５３】以上のような構成を有し、動作を行なう従
来のバーチャルグランド構成のメモリセルアレイを有す
る不揮発性半導体記憶装置に本発明に従った動作を行な
わせた場合には、次に説明するような問題点が生じるこ
ととなる。その問題点について、図１５９を用いて説明
する。

【０５５４】従来のバーチャルグランド構成のメモリセ
ルアレイを有する不揮発性半導体記憶装置に本発明に従
った動作を行なわせた場合には、本発明に従った書込動
作を行なった際に問題点が生じることとなる。図１５９
を参照して、本発明に従った書込動作を行なわせること
によってたとえばフローティングゲート３０５ａに情報
を書込むには、選択されたコントロールゲート３０７
に、たとえば−８Ｖ程度の電圧が印加される。このと
き、選択されたビット線、この場合であれば、ビット線
として機能する高濃度不純物領域３０２ｂに５Ｖ程度の
電圧が印加される。そして、非選択のビット線、この場
合であれば、高濃度不純物領域３０２ａ，３０２ｃ，３
０２ｄは、接地電位に保持される。

【０５５５】それにより、図１５９において矢印で示さ
れるように、フローティングゲート３０５ａから電子が
引き抜かれると同時に、フローティングゲート３０５ａ
と隣接するフローティングゲート３０５ｂからも電子が
引き抜かれることになる。それは、高濃度不純物領域３
０２ｂの一方の端部がフローティングゲート３０５ａと
部分的に重なり、他方の端部がフローティングゲート３
０５ｂと部分的に重なるように形成されているからであ
る。

【０５５６】このように、高濃度不純物領域３０２ｂ
と、フローティングゲート３０５ａおよびフローティン
グゲート３０５ｂが部分的に重なるような位置関係に形
成されることによって、その重なった部分において、Ｆ
Ｎ現象によってそれぞれのフローティングゲート３０５
ａ，３０５ｂから電子が引き抜かれてしまう。すなわ
ち、両方のフローティングゲート３０５ａ，３０５ｂに
情報が書込まれたことになる。その結果、不揮発性半導
体記憶装置の誤動作を引き起こすといった問題点が生じ
ることとなる。

【０５５７】本実施例における不揮発性半導体記憶装置
は、上記のような問題点を解決するために考案されたも
のである。以下、本実施例における不揮発性半導体記憶
装置の構造および動作について、図１２０〜図１２５を
用いて説明する。

【０５５８】図１２０を参照して、本実施例におけるバ
ーチャルグランド構成のメモリセルアレイを有する不揮
発性半導体記憶装置は、ビット線として機能する高濃度
不純物領域３０２ａ，３０２ｂ，３０２ｃ，３０２ｄの
一方の端部は、フローティングゲート３０５の下に位置
し、他方の端部は、隣接するフローティングゲート３０
５の下には位置しないように形成されている。高濃度不
純物領域３０２ａ，３０２ｂ，３０２ｃ，３０２ｄの濃
度は、好ましくは、１０20／ｃｍ3 以上である。

【０５５９】より具体的には、図１２０を参照して、高
濃度不純物領域３０２ｂの一方端はフローティングゲー
ト３０５ａの下に位置するが、このフローティングゲー
ト３０５ａと隣接するフローティングゲート３０５ｂと
不純物領域３０２ｂとは重ならないようにオフセットさ
れている。それ以外の構造に関しては、図１５６（ｂ）
に示される従来の構造とほぼ同様である。

【０５６０】このように、高濃度不純物領域３０２ｂの
端部を隣接するフローティングゲート３０５ｂと重なら
ないように形成することによって、たとえばフローティ
ングゲート３０５ａに本発明に従った書込動作を行なう
際に、隣接するフローティングゲート３０５ｂから電子
が引き抜かれるといった状況を回避することが可能とな
る。それにより、より確実に情報の書込を行なうことが
可能となる。

【０５６１】次に、図１２１〜図１２５を用いて、図１
２０に示される構造を有する本実施例における不揮発性
半導体記憶装置の製造方法について説明する。まず図１
２１（ａ）および（ｂ）を参照して、ｐ型半導体基板３
０１主表面上に、１００Å程度の膜厚を有する絶縁膜３
０４を形成する。そして、この絶縁膜３０４上に、ＣＶ
Ｄ法などを用いて、１０００Å程度の膜厚を有する第１
多結晶シリコン層３０５ｃを堆積する。

【０５６２】この第１多結晶シリコン３０５ｃ上に、所
望の膜厚を有するレジスト３０８を塗布する。このレジ
スト３０８を所定形状にパターニングする。このパター
ニングされたレジスト３０８をマスクとして用いて、エ
ッチングすることによって第１多結晶シリコン層３０５
ｃをパターニングする。

【０５６３】次に、図１２２（ａ）を参照して、上記の
第１多結晶シリコン層３０５ｃをパターニングした後、
レジスト３０８をマスクとして用いて、砒素（Ａｓ）な
どのｎ型の不純物をｐ型半導体基板３０１の主表面にイ
オン注入する。このとき、不純物の注入角度を所定角度
θだけ傾ける。それにより、レジスト３０８によるシャ
ドーイング効果によって、ｐ型半導体基板３０１の主表
面に、隣合うフローティングゲートのうち一方にのみそ
の端部が部分的に重なるように高濃度不純物領域３０２
ａ〜３０２ｄを形成することが可能となる。

【０５６４】上記の傾斜角度θの値は、好ましくは、約
７°である。このようにして、θの角度だけ鉛直方向に
対して角度を持たせて砒素（Ａｓ）をイオン注入するこ
とによって、レジスト３０８に従ってパターニングされ
た隣り合う第１多結晶シリコン層３０５ｃのうち、一方
の第１多結晶シリコン層３０５ｃとは重なるが他方の第
１多結晶シリコン層３０５ｃとはオフセットされた高濃
度不純物領域３０２ａ〜３０２ｄが形成されることにな
る。この状態を平面的に見た様子が図１２２（ｂ）に示
されている。

【０５６５】次に、図１２３を参照して、レジスト３０
８を除去した後、ＣＶＤ法などを用いて、第１多結晶シ
リコン層３０５ｃを覆うように酸化膜３０９を形成す
る。そして、この酸化膜３０９をエッチバックすること
によって、酸化膜３０９を第１多結晶シリコン層３０５
ｃの間に埋込む。

【０５６６】次に、図１２４を参照して、ＣＶＤ法など
を用いて、上記の酸化膜３０９上および第１多結晶シリ
コン層３０５ｃ上に、絶縁膜３０６を形成する。この絶
縁膜３０６上に、ＣＶＤ法などを用いて、所定膜厚の第
２多結晶シリコン層３０７ａを堆積する。その後、図１
２５（ａ）を参照して、上記の第２多結晶シリコン層３
０７ａ上にレジスト３１０を塗布し、このレジスト３１
０を所定形状にパターニングする。この場合であれば、
図１２５（ｂ）を参照して、高濃度不純物領域３０２ａ
〜３０２ｄと略直交する方向にレジスト３１０をパター
ニングする。このようにパターニングされたレジスト３
１０をマスクとして用いてエッチングすることによっ
て、図１２５（ａ）に示されるように、コントロールゲ
ート３０７，フローティングゲート３０５ａ，３０５
ｂ，３０５および絶縁膜３０６を形成する。その後、レ
ジスト３１０を除去する。以上の工程を経て、図１２０
に示される不揮発性半導体記憶装置が完成する。

【０５６７】次に、図１２６を用いて、図１２０に示さ
れた上記の第１７実施例の他の態様について説明する。
図１２０に示される不揮発性半導体記憶装置において
は、高濃度不純物領域３０２ａ〜３０２ｄのみが形成さ
れていた。しかし、本実施例においては、書込動作に関
与するｎ型の高濃度不純物領域３０２ａ〜３０２ｄを上
記の第１７実施例と同様の方法を用いて形成し、さら
に、ｎ型の低濃度不純物領域３０３を形成している。こ
のように低濃度不純物領域３０３を設けることによっ
て、不揮発性半導体記憶装置の動作特性を向上させるこ
とが可能となる。この低濃度不純物領域３０３の形成方
法としては、砒素（Ａｓ）などのｎ型の不純物を、従来
例と同様の注入角度で半導体基板３０１の主表面にイオ
ン注入することによって形成される。

【０５６８】注入条件の一例としては、低濃度不純物領
域３０３の形成には、注入量１０11／ｃｍ2 以上の量の
砒素（Ａｓ）を注入する。それにより、形成される低濃
度不純物領域３０３の濃度は、１０16／ｃｍ3 以上の濃
度を有するものとなる。また、このとき、高濃度不純物
領域３０２ａ〜３０２ｄの形成に際しては、砒素（Ａ
ｓ）の注入量は、好ましくは、１０15／ｃｍ2 以上であ
る。それにより、高濃度不純物領域３０２ａ〜３０２ｄ
の濃度は、１０20／ｃｍ3 以上のものとなる。

【０５６９】次に、図１２７を参照して、本発明を要約
する。図１２７は、本発明に従った不揮発性半導体記憶
装置の必須の構成を示した模式図である。図１２７を参
照して、半導体基板４０１の主表面には、間隔を隔てて
不純物領域４０２ａ，４０２ｂが形成されている。この
不純物領域４０２ａ，４０２ｂの間のチャネル領域４０
９上には絶縁膜４０３が形成されている、この絶縁膜４
０３上にはフローティングゲート４０４が形成されてい
る。このフローティングゲート４０４が電子蓄積手段と
なる。フローティングゲート４０４上には絶縁膜４０５
を介してワード線４０６が形成される。ワード線４０６
上には層間絶縁膜４０７が形成され、この層間絶縁膜４
０７上にはビット線４０８が形成される。ビット線４０
８は、層間絶縁膜４０７に設けられたコンタクトホール
４１０を介して不純物領域４０２ａと電気的に接続され
ている。

【０５７０】以上の構成を有する不揮発性半導体記憶装
置において、本発明に従った特徴的な動作が行なわれる
ことになる。まず、本発明に従った不揮発性半導体記憶
装置の特徴的な動作においては、初期状態は消去状態と
なる。すなわち、フローティングゲート４０４に電子が
蓄積された状態が消去状態（初期状態）となる。フロー
ティングゲート４０４に電子を蓄積する方法としては、
まずビット線４０８をフローティング状態に保持し、半
導体基板４０１にたとえば−１０Ｖ程度の電圧を印加す
る。このとき、ワード線４０６に１０Ｖ程度の電圧を印
加する。それにより、チャネル領域４０９全面でのＦＮ
現象（チャネルＦＮ）によって、フローティングゲート
４０４内に電子を注入することが可能となる。このと
き、消去状態のメモリトランジスタのしきい値電圧Ｖth
（Ｅ）は、読出時にワード線４０６に印加される電圧Ｖ
Readよりも高い値となっている。

【０５７１】上記のようにまず消去状態とした後、所定
のメモリトランジスタから電子を引き抜くことによって
情報の書込が行なわれることになる。書込みの際には、
ビット線４０８に５Ｖ程度の電圧を印加する。このと
き、半導体基板４０１は接地電位に保たれる。そして、
ワード線４０６に−１０Ｖ程度の電圧を印加する。それ
により、フローティングゲート４０４から電子が引き抜
かれることになる。このとき、電子の引き抜きは、フロ
ーティングゲート４０４と不純物領域４０２ａとの重な
り部分でのＦＮ現象によって行なわれることになる。そ
の結果、書込後のメモリトランジスタのしきい値電圧Ｖ
th（ｐ）は、読出時のワード線４０６に印加される電圧
ＶReadよりも小さい値となる。

【０５７２】以上説明したように、本発明に従った不揮
発性半導体記憶装置の動作においては、メモリトランジ
スタに電子を注入した状態が消去状態となっており、す
べてのメモリトランジスタのうち所定のメモリトランジ
スタから電子を引き抜くことによって情報が書込まれる
ことになる。なお、上記の各実施例においては、本発明
を不揮発性半導体記憶装置に適用した場合について説明
した。しかし、本発明は、不揮発性半導体記憶装置以外
の半導体記憶装置にも適用可能である。

【０５７３】

【発明の効果】第１の発明によれば、ドレインのチャネ
ル方向または基板方向の電界を弱めることができる。第
２の発明によれば、ソースのチャネル方向または基板方
向に高電界が発生するようにできる。第３の発明によれ
ば、ドレインのチャネル方向または基板方向の電界を弱
めることができ、かつソースのチャネル方向または基板
方向に高電界が発生するようにできる。

【図面の簡単な説明】

【図１】第１〜第１１の実施例におけるプログラムおよ
び消去動作としきい値電圧との関係を従来例と比較して
示す図である。

【図２】第１〜第１１の実施例における消去状態および
プログラム状態を従来例と比較して示す図である。

【図３】第１〜第１１の実施例における一括消去時のし
きい値電圧を示す図である。

【図４】第１〜第１１の実施例における一括消去動作に
よるしきい値電圧の変化を示す図である。

【図５】第１の実施例によるフラッシュメモリの全体の
構成を示すブロック図である。

【図６】第１の実施例におけるプログラム時および消去
時のメモリセルへの電圧印加条件を示す図である。

【図７】第１の実施例における一括消去動作時、プログ
ラム動作時および読出動作時の電圧印加条件を示す図で
ある。

【図８】第１の実施例における書換動作を説明するため
のフローチャートである。

【図９】第２の実施例におけるプログラム時および消去
時のメモリセルへの電圧印加条件を示す図である。

【図１０】第２の実施例における一括消去動作時、プロ
グラム動作時および読出動作時の電圧印加条件を示す図
である。

【図１１】第３の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。

【図１２】図１１のフラッシュメモリの含まれるＸデコ
ーダの構成を示すブロック図である。

【図１３】第３の実施例におけるプログラム時および消
去時のメモリセルへの電圧印加条件を示す図である。

【図１４】第３の実施例における一括消去動作時、プロ
グラム動作時および読出動作時の電圧印加条件を示す図
である。

【図１５】第４の実施例におけるページ一括消去動作
時、プログラム動作時および読出動作時の電圧印加条件
を示す図である。

【図１６】第４の実施例における書換動作を説明するた
めのフローチャートである。

【図１７】第５の実施例におけるページ一括消去動作
時、プログラム動作時および読出動作時の電圧印加条件
を示す図である。

【図１８】第６の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。

【図１９】図１８のフラッシュメモリに含まれるメモリ
アレイおよびそれに関連する部分の詳細な構成を示す回
路図である。

【図２０】第６の実施例におけるプログラム時および消
去時のメモリセルへの電圧印加条件を示す図である。

【図２１】第６の実施例におけるセクタ一括消去動作
時、プログラム動作時および読出動作時の電圧印加条件
を示す図である。

【図２２】第６の実施例におけるプログラム動作および
ベリファイ動作を説明するためのフローチャートであ
る。

【図２３】第６の実施例によるフラッシュメモリに用い
られるメモリセルの構造を示す断面図である。

【図２４】第６の実施例における２つの隣接したメモリ
セルの構造図である。

【図２５】第６の実施例におけるメモリセルアレイのレ
イアウト図である。

【図２６】図６の実施例のメモリセルアレイにおいて与
えられる電圧を示す回路図である。

【図２７】高電圧発生回路の等価回路を示す回路図であ
る。

【図２８】第６の実施例によるフラッシュメモリに用い
られる高電圧発生回路の一部の構造を示す断面図であ
る。

【図２９】図２８に示した構造において寄生トランジス
タが存在することを説明するための断面図である。

【図３０】図２９に示した寄生トランジスタにより構成
された回路の等価回路図である。

【図３１】第６の実施例によるフラッシュメモリに用い
られる高電圧発生回路の別の構造を示す断面図である。

【図３２】負電圧発生回路の等価回路を示す回路図であ
る。

【図３３】第６の実施例によるフラッシュメモリに用い
られる負電圧発生回路の一部の構造を示す断面図であ
る。

【図３４】第７の実施例によるフラッシュメモリに含ま
れるメモリアレイおよびそれに関連する部分の詳細な構
成を示す回路図である。

【図３５】第７の実施例におけるプログラム時の主ビッ
ト線の電圧の変化を示す図である。

【図３６】第８の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。

【図３７】図３６のフラッシュメモリに含まれるメモリ
アレイおよびそれに関連する部分の詳細な構成を示す回
路図である。

【図３８】ゲートバーズビークがない場合の消去時のメ
モリセルの状態を説明するための図である。

【図３９】ゲートバーズビークがない場合の消去時の選
択セクタのメモリセルおよび非選択セクタのメモリセル
への電圧印加条件を示す図である。

【図４０】ゲートバーズビークがない場合のセクタ一括
消去動作時の電圧印加条件を示す図である。

【図４１】ゲートバーズビークがない場合に用いられる
ソースデコーダの構成を示す回路図である。

【図４２】図４１のソースデコーダの各部の電圧を示す
図である。

【図４３】ゲートバーズビークがある場合の消去時のメ
モリセルの状態を説明するための図である。

【図４４】ゲートバーズビークがある場合の消去時の選
択セクタのメモリセルおよび非選択セクタのメモリセル
への電圧印加条件を示す図である。

【図４５】ゲートバーズビークがある場合のセクタ一括
消去動作時の電圧印加条件を示す図である。

【図４６】ゲートバーズビークがある場合に用いられる
ソースデコーダの構成を示す回路図である。

【図４７】図４６のソースデコーダの各部の電圧を示す
図である。

【図４８】ウェル電位が低い場合の消去時の選択セクタ
のメモリセルおよび非選択セクタのメモリセルへの電圧
印加条件を示す図である。

【図４９】ウェル電位が低い場合のセクタ一括消去動作
時の電圧印加条件を示す図である。

【図５０】ウェル電位が低い場合に用いられるソースデ
コーダの構成を示す回路図である。

【図５１】図５０のソースデコーダの各部の電圧を示す
図である。

【図５２】第９の実施例によるフラッシュメモリの全体
の構成を示すブロック図である。

【図５３】図５２のフラッシュメモリに含まれるメモリ
アレイおよびそれに関連する部分の詳細な構成を示す回
路図である。

【図５４】第９の実施例におけるセクタ一括消去動作時
の電圧印加条件を示す図である。

【図５５】図５２のフラッシュメモリに含まれるセレク
トゲートデコーダおよびソーススイッチの構成を示す回
路図である。

【図５６】図５５のセレクトゲートデコーダおよびソー
ススイッチの各部の電圧を示す図である。

【図５７】第１０の実施例によるフラッシュメモリにお
けるプログラム動作を説明するためのフローチャートで
ある。

【図５８】第１１の実施例によるフラッシュメモリにお
けるプログラム動作を説明するためのフローチャートで
ある。

【図５９】第１２の実施例によるフラッシュメモリの全
体の構成を示すブロック図である。

【図６０】図５９に示したメモリセルアレイおよびその
周辺回路の回路図である。

【図６１】図６０に示したワード線とローカルデコーダ
の出力線との間の接続態様を示す半導体基板上のレイア
ウト図である。

【図６２】図６０に示した２つのメモリセル１４９１お
よび１４９２の間の分離を示す断面構造図である。

【図６３】図６０に示した２つのメモリセル１４９１お
よび１４９２の間の分離をフィールドシールドトランジ
スタにより行なう場合の断面構造図である。

【図６４】第１２の実施例において用いられるワード線
電圧制御回路およびプリデコーダの回路図である。

【図６５】この発明に従った不揮発性半導体記憶装置の
第１３実施例のメモリトランジスタ部の一部の断面図で
ある。

【図６６】（ａ）はこの発明に従った不揮発性半導体記
憶装置の第１４実施例のメモリトランジスタ部の一部の
断面図であり、（ｂ）はその等価回路図である。

【図６７】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタの断面構造図であ
る。

【図６８】図６６（ａ）に示す構造のコントロールゲー
トを形成した状態までにおける平面図である。

【図６９】図６６（ａ）に示す構造の副ビット線を形成
した状態までにおける平面図である。

【図７０】図６６（ａ）に示す構造の主ビット線を形成
した状態までにおける平面図である。

【図７１】図６６（ａ）に示す構造のアルミ配線を形成
した状態までにおける平面図である。

【図７２】この発明に従った不揮発性半導体記憶装置の
第１４実施例の全体の構成の第１の例を示すブロック図
である。

【図７３】この発明に従った不揮発性半導体記憶装置の
第１４実施例の全体の構成の第２の例を示すブロック図
である。

【図７４】この発明に従った不揮発性半導体記憶装置の
第１４実施例の全体の構成の第３の例を示すブロック図
である。

【図７５】この発明に従った不揮発性半導体記憶装置の
第１４実施例の全体の構成の第４の例を示すブロック図
である。

【図７６】この発明に従った不揮発性半導体記憶装置の
第１４実施例の全体の構成の第５の例を示すブロック図
である。

【図７７】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
工程を示す断面図である。

【図７８】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第２
工程を示す断面図である。

【図７９】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第３
工程を示す断面図である。

【図８０】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第４
工程を示す断面図である。

【図８１】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第５
工程を示す断面図である。

【図８２】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第６
工程を示す断面図である。

【図８３】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第７
工程を示す断面図である。

【図８４】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第８
工程を示す断面図である。

【図８５】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第９
工程を示す断面図である。

【図８６】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
０工程を示す断面図である。

【図８７】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
１工程を示す断面図である。

【図８８】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
２工程を示す断面図である。

【図８９】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
３工程を示す断面図である。

【図９０】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
４工程を示す断面図である。

【図９１】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
５工程を示す断面図である。

【図９２】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
６工程を示す断面図である。

【図９３】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
７工程を示す断面図である。

【図９４】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
８工程を示す断面図である。

【図９５】この発明に従った不揮発性半導体記憶装置の
第１４実施例のメモリトランジスタ部の製造方法の第１
９工程を示す断面図である。

【図９６】この発明に従った不揮発性半導体記憶装置の
第１４実施例のセレクトゲートコンタクト部の製造方法
の第１工程を示す断面図である。

【図９７】この発明に従った不揮発性半導体記憶装置の
第１４実施例のセレクトゲートコンタクト部の製造方法
の第２工程を示す断面図である。

【図９８】この発明に従った不揮発性半導体記憶装置の
第１４実施例のセレクトゲートコンタクト部の製造方法
の第３工程を示す断面図である。

【図９９】この発明に従った不揮発性半導体記憶装置の
第１４実施例のセレクトゲートコンタクト部の製造方法
の第４工程を示す断面図である。

【図１００】この発明に従った不揮発性半導体記憶装置
の第１４実施例のセレクトゲートコンタクト部の製造方
法の第５工程を示す断面図である。

【図１０１】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の平面図であ
る。

【図１０２】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の製造方法の第
１工程を示す断面図である。

【図１０３】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の製造方法の第
２工程を示す断面図である。

【図１０４】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の製造方法の第
３工程を示す断面図である。

【図１０５】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の製造方法の第
４工程を示す断面図である。

【図１０６】この発明に従った不揮発性半導体記憶装置
の第１４実施例のソース線コンタクト部の製造方法の第
５工程を示す断面図である。

【図１０７】この発明に従った不揮発性半導体記憶装置
の第１５実施例のメモリトランジスタ部の断面図であ
る。

【図１０８】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の一部の断面図
である。

【図１０９】図６９におけるＦ−Ｆ線に沿って見た断面
に対応する断面を示す図である。

【図１１０】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１０工程を示す断面図である。

【図１１１】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１１工程を示す断面図である。

【図１１２】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１２工程を示す断面図である。

【図１１３】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１３工程を示す断面図である。

【図１１４】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１４工程を示す断面図である。

【図１１５】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１５工程を示す断面図である。

【図１１６】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１６工程を示す断面図である。

【図１１７】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１７工程を示す断面図である。

【図１１８】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１８工程を示す断面図である。

【図１１９】この発明に従った不揮発性半導体記憶装置
の第１６実施例のメモリトランジスタ部の製造方法の第
１９工程を示す断面図である。

【図１２０】この発明に従った不揮発性半導体記憶装置
の第１７実施例を示す部分断面図である。

【図１２１】（ａ）はこの発明に従った不揮発性半導体
記憶装置の第１７実施例のメモリトランジスタ部の製造
方法の第１工程を示す部分断面図である。（ｂ）はこの
場合の平面図である。

【図１２２】（ａ）はこの発明に従った不揮発性半導体
記憶装置の第１７実施例のメモリトランジスタ部の製造
方法の第２工程を示す部分断面図である。（ｂ）はこの
場合の平面図である。

【図１２３】この発明に従った不揮発性半導体記憶装置
の第１７実施例のメモリトランジスタ部の製造方法の第
３工程を示す部分断面図である。

【図１２４】この発明に従った不揮発性半導体記憶装置
の第１７実施例のメモリトランジスタ部の製造方法の第
４工程を示す部分断面図である。

【図１２５】（ａ）はこの発明に従った不揮発性半導体
記憶装置の第１７実施例のメモリトランジスタ部の製造
方法の第５工程を示す部分断面図である。（ｂ）はこの
場合の平面図である。

【図１２６】この発明に従った不揮発性半導体記憶装置
の第１７実施例の他の態様を示す部分断面図である。

【図１２７】この発明に従った不揮発性半導体記憶装置
の特徴的な動作を説明するための模式図である。

【図１２８】従来のフラッシュメモリに用いられるスタ
ックゲート型メモリセルの構造を示す断面図である。

【図１２９】従来のフラッシュメモリにおけるプログラ
ムおよび消去動作としきい値電圧との関係を示す図であ
る。

【図１３０】従来のフラッシュメモリにおけるプログラ
ム時および消去時のメモリセルへの電圧印加条件を示す
図である。

【図１３１】従来のフラッシュメモリの全体の構成を示
すブロック図である。

【図１３２】図１３１のフラッシュメモリに含まれるＸ
デコーダの構成を示すブロック図である。

【図１３３】従来のフラッシュメモリにおけるプログラ
ム動作時の電圧印加条件を示す図である。

【図１３４】従来のフラッシュメモリにおける消去前書
込動作を説明するためのフローチャートである。

【図１３５】従来のフラッシュメモリにおける一括消去
動作を説明するためのフローチャートである。

【図１３６】従来のフラッシュメモリにおける一括消去
動作時の電圧印加条件を示す図である。

【図１３７】従来のフラッシュメモリにおける読出動作
時の電圧印加条件を示す図である。

【図１３８】従来のフラッシュメモリにおけるプログラ
ム動作時、消去動作時および読出動作時における各線の
電圧を示す図である。

【図１３９】従来のフラッシュメモリにおいて消去前書
込動作を行なうことなく一括消去動作を行なった場合の
しきい値電圧を示す図である。

【図１４０】従来のフラッシュメモリにおいて消去前書
込動作を行なった後一括消去動作を行なった場合のしき
い値電圧を示す図である。

【図１４１】従来のフラッシュメモリにおける書換動作
を説明するためのフローチャートである。

【図１４２】従来のフラッシュメモリにおいて一括消去
動作を行なった場合のしきい値電圧の変化を示す図であ
る。

【図１４３】選択トランジスタを含むメモリセルの構造
を示す断面図である。

【図１４４】セクタ分割時のディスターブを説明するた
めの図である。

【図１４５】主ビット線および副ビット線を有する従来
のフラッシュメモリのメモリセルアレイのレイアウト図
である。

【図１４６】従来のフラッシュメモリのメモリセルの構
造図である。

【図１４７】従来のフラッシュメモリのメモリセルアレ
イにおいて与えられる電圧を示す回路図である。

【図１４８】フラッシュメモリの一般的な構成を示すブ
ロック図である。

【図１４９】ＮＯＲ型のメモリセルマトリックスの概略
構成を示す等価回路図である。

【図１５０】ＮＯＲ型のメモリトランジスタの断面構造
図である。

【図１５１】ＮＯＲ型の平面的配置を示す概略平面図で
ある。

【図１５２】図１５１のＡ−Ａ線に沿う部分断面図であ
る。

【図１５３】ＮＡＮＤ型フラッシュメモリのメモリセル
マトリックスの一部の等価回路図である。

【図１５４】ＮＡＮＤ型フラッシュメモリのメモリセル
マトリックスの一部の断面図である。

【図１５５】ＮＡＮＤ型フラッシュメモリのメモリトラ
ンジスタの断面構造図である。

【図１５６】（ａ）は従来のバーチャルグランド構成の
メモリセルアレイを有する不揮発性半導体記憶装置の概
略構成を示す平面図である。（ｂ）は（ａ）におけるＢ
−Ｂ線に沿って見た断面図である。

【図１５７】図１５６に示される不揮発性半導体記憶装
置の従来の書込動作を説明するための図である。

【図１５８】図１５６に示される不揮発性半導体記憶装
置の従来の消去動作を説明するための図である。

【図１５９】図１５６に示される従来の不揮発性半導体
記憶装置に本発明に従った動作を行なわせた場合の問題
点を説明するための図である。

【符号の説明】

８０半導体基板８１ｎウェル領域８２ｐウェル領域８３ａ、ｂソース／ドレイン領域８４ａ、ｂソース領域８５ａ、ｂドレイン領域８６セレクトゲートトランジスタ８７ａ、ｂ、ｃ、ｄメモリトランジスタ８８コントロールゲート８９フローティングゲート９０副ビット線９１ａ、ｂ分岐線９２主ビット線９３ＭＯＳトランジスタ１００１Ｐ- 型半導体基板１００２ドレイン１００３ソース１００４絶縁膜１００５フローティングゲート１００６コントロールゲート１００８Ｐ- ウェル１０１０，１０ａメモリアレイ１０２０アドレスバッファ１０３０Ｘデコーダ１０４０Ｙデコーダ１０５０Ｙゲート１０６０センスアンプ１０７０データ入出力バッファ１０８０書込回路１０９０Ｖｐｐ／Ｖｃｃ切換回路１００ベリファイ電圧発生回路１１１０ソース制御回路１１２０制御信号バッファ１１３０制御回路１１４０負電圧制御回路１２１０，１２２０高電圧発生回路１２３０，１２４０負電圧発生回路１２５０ウェル電位発生回路１２６０セレクトゲートデコーダ１２７０ソースデコーダ１２８１，１２８２ソーススイッチＢＬ１，ＢＬ２，ＢＬ３ビット線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ワード線Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ
３１，Ｍ３２，Ｍ３３メモリセルＳＬソース線ＳＥ１，ＳＥ２セクタＭＢ０，ＭＢ１主ビット線ＳＢ０１，ＳＢ０２，ＳＢ１１，ＳＢ１２副ビット線ＳＬ１，ＳＬ２ソース線ＳＧＬ１，ＳＧＬ２セレクトゲート線なお、各図中同一符号は同一または相当部分を示す。

【手続補正書】

【提出日】平成１３年６月６日（２００１．６．６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０５７３

【補正方法】変更

【補正内容】

【０５７３】

【発明の効果】第１の発明によれば、ドレインのチャネ
ル方向または基板方向の電界を弱めることができる。第
２の発明によれば、ソースのチャネル方向または基板方
向に高電界が発生するようにできる。第３の発明によれ
ば、ドレインのチャネル方向または基板方向の電界を弱
めることができ、かつソースのチャネル方向または基板
方向に高電界が発生するようにできる。第４の発明によ
れば、半導体基板から前記フローティングゲートにＦＮ
トンネリングにより電子を注入させるので、ソースとド
レインを第１導電型の高濃度不純物領域と低濃度不純物
領域の電界が緩和できる構造とできる。第５の発明によ
れば、フローティングゲートの電子移動をウエルとドレ
インを介すので、ソースに対して構造の自由度を増すこ
とができる。第６の発明によれば、メモリセルおよびＭ
ＩＳトランジスタを第１導電型のウエルに囲まれた第２
導電型のウエルに形成されているので、メモリセルおよ
びＭＩＳトランジスタは半導体基板からの直接の電位的
影響を受けないようにできる。第７の発明によれば、ソ
ースの幅をドレインの幅より小さくしたので、ドレイン
とソースの幅が等しいメモリセルアレイに比べ小さなメ
モリセルアレイが実現できる。第８の発明によれば、ソ
ース配線層を用いるので、分離絶縁膜が形成されていた
部分でのソース耐圧の問題をなくすことができる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 (31)優先権主張番号特願平4−238546 (32)優先日平成４年９月７日(1992．9．7) (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平4−344807 (32)優先日平成４年12月24日(1992．12．24) (33)優先権主張国日本（ＪＰ）特許法第30条第１項適用申請有り平成５年１月１日日経ＢＰ社発行の「日経マイクロデバイス1993年１月号」に文書をもって発表 (72)発明者宮脇好和兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者中山武志兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者二ッ谷知士兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者九ノ里勇一兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者味香夏夫兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者小野田宏兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者大井誠兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者福本敦兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD08 AE05 AE06 AE08 5F083 EP02 EP23 EP33 EP77 ER09 ER15 ER22 ER30 JA04 JA36 KA06 KA12 LA06 MA06 MA20 PR36 PR39 5F101 BA01 BB05 BC02 BC11 BD36 BE02 BE05 BE07

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に所定の間隔をもっ
て形成された一方の第１導電型の不純物領域であるソー
スと、他方の前記第１導電型の不純物領域であり、高濃度不純
物領域と前記高濃度不純物領域を覆うように形成された
低濃度不純物領域を有するドレインと、前記ソースとドレインとの間の前記半導体基板上に形成
された絶縁膜を介して形成されたフローティングゲート
と、前記フローティングゲート上の絶縁膜を介して形成され
たコントロールゲートとを含むメモリセルと、前記コントロールゲートに接続されたワード線と、前記ドレインに接続されたビット線とを備えた不揮発性
半導体記憶装置。
【請求項２】半導体基板の主表面に所定の間隔をもっ
て形成された一方の第１導電型の不純物領域であるドレ
インと、他方の前記第１導電型の不純物領域であるソースと、前記ソースを覆うように形成された第１導電型と異なる
第２導電型の不純物領域と、前記ソースとドレインとの間の前記半導体基板上に形成
された絶縁膜を介して形成されたフローティングゲート
と、前記フローティングゲート上の絶縁膜を介して形成され
たフローティングゲートとを含むメモリセルと、前記コントロールゲートに接続されたワード線と、前記ドレインに接続されたビット線とを備えた不揮発性
半導体記憶装置。
【請求項３】さらに、ソースを覆うように形成された
第１導電型と異なる第２導電型の不純物領域を備えた請
求項１に記載の不揮発性半導体記憶装置。