JP2001356905A - スタックに基づいたパイプライン型プロセッサにおけるレジスタ依存性を取扱うシステム及び方法 - Google Patents
スタックに基づいたパイプライン型プロセッサにおけるレジスタ依存性を取扱うシステム及び方法Info
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Abstract
(57)【要約】
【課題】 性能上の犠牲を発生することなしにデータ依
存性を取扱うことが可能なレジスタスタックに基づいた
パイプライン型プロセッサを提供する。 【解決手段】 本発明のデータプロセッサは、データプ
ロセッサによって実行される命令によって必要とされる
オペランドを格納する複数個のアーキテクチャ用レジス
タを具備するレジスタスタックを有している。更に、Ｎ
個の処理ステージを具備している命令実行パイプライン
が設けられており、各処理ステージは命令実行パイプラ
インによって実行中の係属中の命令と関連する複数個の
実行ステップのうちの１つを実施する。更に、Ｎ個の処
理ステージのうちの少なくとも１つと関連している少な
くとも１個のマッピングレジスタが設けられており、そ
れは係属中の命令によってアクセスされたアーキテクチ
ャ用スタックレジスタと関連する物理的レジスタを決定
するために使用することが可能なマッピングデータを格
納している。
存性を取扱うことが可能なレジスタスタックに基づいた
パイプライン型プロセッサを提供する。 【解決手段】 本発明のデータプロセッサは、データプ
ロセッサによって実行される命令によって必要とされる
オペランドを格納する複数個のアーキテクチャ用レジス
タを具備するレジスタスタックを有している。更に、Ｎ
個の処理ステージを具備している命令実行パイプライン
が設けられており、各処理ステージは命令実行パイプラ
インによって実行中の係属中の命令と関連する複数個の
実行ステップのうちの１つを実施する。更に、Ｎ個の処
理ステージのうちの少なくとも１つと関連している少な
くとも１個のマッピングレジスタが設けられており、そ
れは係属中の命令によってアクセスされたアーキテクチ
ャ用スタックレジスタと関連する物理的レジスタを決定
するために使用することが可能なマッピングデータを格
納している。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、データ処理
システムに関するものであって、更に詳細には、スタッ
クに基づいたパイプライン型プロセッサにおけるデータ
の依存性を取扱うシステムに関するものである。
システムに関するものであって、更に詳細には、スタッ
クに基づいたパイプライン型プロセッサにおけるデータ
の依存性を取扱うシステムに関するものである。
【０００２】
【従来の技術】高性能コンピュータに対する要求は、現
在の技術水準のマイクロプロセッサが最小量の時間で命
令を実行することを必要とする。命令実行時間を減少さ
せ、それによってプロセッサの処理能力を増加させるた
めに、多数の異なるアプローチがとられている。プロセ
ッサ処理能力を増加させる１つの方法は、パイプライン
アーキテクチャを使用することであり、その場合には、
プロセッサがパイプラインを形成する別個の処理ステー
ジに分割される。命令がアッセンブリラインの態様で異
なるステージにおいて実行される基本的なステップに分
解される。
在の技術水準のマイクロプロセッサが最小量の時間で命
令を実行することを必要とする。命令実行時間を減少さ
せ、それによってプロセッサの処理能力を増加させるた
めに、多数の異なるアプローチがとられている。プロセ
ッサ処理能力を増加させる１つの方法は、パイプライン
アーキテクチャを使用することであり、その場合には、
プロセッサがパイプラインを形成する別個の処理ステー
ジに分割される。命令がアッセンブリラインの態様で異
なるステージにおいて実行される基本的なステップに分
解される。
【０００３】パイプライン型プロセッサは幾つかの異な
る機械命令を同時的に実行することが可能である。この
ことは各命令に対する処理ステップを、各々が別個のパ
イプラインステージによって実行される幾つかの別々の
処理フェーズに分解することによって達成される。従っ
て、各命令はその実行を完了するためには各パイプライ
ンステージを介して逐次的に通過せねばならない。一般
的に、与えられた命令は一度に１つのパイプラインステ
ージのみによって処理され、１つのクロックサイクルが
各ステージに対して必要とされる。命令は同一の順番で
パイプラインステージを使用し、且つ、典型的に、単一
のクロックサイクルに対して各ステージ内に止まるに過
ぎないので、ＮステージパイプラインはＮ個の命令を同
時的に処理することが可能である。命令で一杯となる
と、Ｎ個のパイプラインステージを具備するプロセッサ
は各クロックサイクルに対して１個の命令を完了する。
る機械命令を同時的に実行することが可能である。この
ことは各命令に対する処理ステップを、各々が別個のパ
イプラインステージによって実行される幾つかの別々の
処理フェーズに分解することによって達成される。従っ
て、各命令はその実行を完了するためには各パイプライ
ンステージを介して逐次的に通過せねばならない。一般
的に、与えられた命令は一度に１つのパイプラインステ
ージのみによって処理され、１つのクロックサイクルが
各ステージに対して必要とされる。命令は同一の順番で
パイプラインステージを使用し、且つ、典型的に、単一
のクロックサイクルに対して各ステージ内に止まるに過
ぎないので、ＮステージパイプラインはＮ個の命令を同
時的に処理することが可能である。命令で一杯となる
と、Ｎ個のパイプラインステージを具備するプロセッサ
は各クロックサイクルに対して１個の命令を完了する。
【０００４】パイプラインプロセッサの実行速度は、理
論的には、等価な非パイプライン型プロセッサよりもＮ
倍高速である。非パイプライン型プロセッサは次ぎの命
令へ進行する前に１つの命令の実行を完了するプロセッ
サである。典型的に、パイプラインオーバーヘッド及び
その他のファクタがパイプライン型プロセッサが非パイ
プライン型プロセッサと比較して有する効果的な実行速
度を幾分減少させる。
論的には、等価な非パイプライン型プロセッサよりもＮ
倍高速である。非パイプライン型プロセッサは次ぎの命
令へ進行する前に１つの命令の実行を完了するプロセッ
サである。典型的に、パイプラインオーバーヘッド及び
その他のファクタがパイプライン型プロセッサが非パイ
プライン型プロセッサと比較して有する効果的な実行速
度を幾分減少させる。
【０００５】簡単化した５ステージプロセッサパイプラ
インは命令フェッチ (ＩＦ)ステージと、デコード (Ｄ
ＣＤ)ステージと、オペランドフェッチ (ＯＦ)ステージ
と、実行 (ＥＸＥ)ステージと、ライトバック (ＷＢＫ)
ステージとを有することが可能である。更に、該プロセ
ッサは実行用のプログラム命令を格納する命令キャッシ
ュ、そうでなければプロセッサメモリ内に格納されるデ
ータオペランドを一時的に格納するデータキャッシュ、
及び一時的にデータオペランドを格納するレジスタスタ
ックを有することが可能である。
インは命令フェッチ (ＩＦ)ステージと、デコード (Ｄ
ＣＤ)ステージと、オペランドフェッチ (ＯＦ)ステージ
と、実行 (ＥＸＥ)ステージと、ライトバック (ＷＢＫ)
ステージとを有することが可能である。更に、該プロセ
ッサは実行用のプログラム命令を格納する命令キャッシ
ュ、そうでなければプロセッサメモリ内に格納されるデ
ータオペランドを一時的に格納するデータキャッシュ、
及び一時的にデータオペランドを格納するレジスタスタ
ックを有することが可能である。
【０００６】命令フェッチステージは、命令キャッシュ
から実行用の命令をフェッチし、且つそれを命令フェッ
チバッファ (ＩＦＢ)内へ格納する。デコードステージ
は命令キャッシュ内の命令フェッチバッファからの命令
を受取り且つその命令をその後のパイプラインステージ
を実行ために直接的に使用することが可能な１組の信号
へデコードする。オペランドフェッチステージはデータ
キャッシュ又はレジスタスタック内のレジスタから必要
とされるオペランドをフェッチする。実行ステージは、
オペランドフェッチステージによってフェッチされたオ
ペランドに関して実際のプログラムされている動作 (例
えば、加算、乗算、除算、等)を実施し且つその結果を
発生する。次いで，ライトバックステージは実行ステー
ジによって発生された結果をデータキャッシュ又はレジ
スタスタック内へ書き戻す。
から実行用の命令をフェッチし、且つそれを命令フェッ
チバッファ (ＩＦＢ)内へ格納する。デコードステージ
は命令キャッシュ内の命令フェッチバッファからの命令
を受取り且つその命令をその後のパイプラインステージ
を実行ために直接的に使用することが可能な１組の信号
へデコードする。オペランドフェッチステージはデータ
キャッシュ又はレジスタスタック内のレジスタから必要
とされるオペランドをフェッチする。実行ステージは、
オペランドフェッチステージによってフェッチされたオ
ペランドに関して実際のプログラムされている動作 (例
えば、加算、乗算、除算、等)を実施し且つその結果を
発生する。次いで，ライトバックステージは実行ステー
ジによって発生された結果をデータキャッシュ又はレジ
スタスタック内へ書き戻す。
【０００７】各パイプラインステージが１つのクロック
サイクルでその動作を完了するものと仮定すると、上述
した５ステージプロセッサパイプラインは１つの命令を
処理するのに５個のクロックサイクルを必要とする。前
述したように、パイプラインが一杯になると、理論的に
は、クロックサイクル毎に１つの命令を完了することが
可能である。
サイクルでその動作を完了するものと仮定すると、上述
した５ステージプロセッサパイプラインは１つの命令を
処理するのに５個のクロックサイクルを必要とする。前
述したように、パイプラインが一杯になると、理論的に
は、クロックサイクル毎に１つの命令を完了することが
可能である。
【０００８】典型的なパイプラインプログラム命令シー
ケンスは、前の命令の結果及び効果に関しての依存性を
具備する幾つかの命令を有している場合がある。その結
果、パイプラインの異なるステージを占有する命令の間
である程度の相互作用が存在するのが通常である。例え
ば、与えられた命令がそのオペランドとして先の命令か
らのデータ結果を使用することを必要とする場合があ
る。
ケンスは、前の命令の結果及び効果に関しての依存性を
具備する幾つかの命令を有している場合がある。その結
果、パイプラインの異なるステージを占有する命令の間
である程度の相互作用が存在するのが通常である。例え
ば、与えられた命令がそのオペランドとして先の命令か
らのデータ結果を使用することを必要とする場合があ
る。
【０００９】レジスタファイル内の３個のレジスタ
(Ａ，Ｂ，Ｃ)を有する前述した５ステージパイプライン
及び３個の命令を有する仮のプログラムシーケンスにつ
いて検討する。最初の２つの命令は、メモリからの各１
つのオペランドをレジスタＡ及びＢの夫々にロードす
る。３番目の命令はレジスタＡの内容をインクリメント
させる。このプログラムは以下のように表すことが可能
である。
(Ａ，Ｂ，Ｃ)を有する前述した５ステージパイプライン
及び３個の命令を有する仮のプログラムシーケンスにつ
いて検討する。最初の２つの命令は、メモリからの各１
つのオペランドをレジスタＡ及びＢの夫々にロードす
る。３番目の命令はレジスタＡの内容をインクリメント
させる。このプログラムは以下のように表すことが可能
である。
【００１０】（１） Ｌｄ Ｍｅｍ１，Ａ （メモリ位
置１の内容をレジスタＡ内にロード） （２） Ｌｄ Ｍｅｍ２，Ｂ （メモリ位置２の内容を
レジスタＢ内にロード） （３） Ｉｎｃ Ａ （レジスタＡの内容をイ
ンクリメント） この例の場合には、インクリメント命令は第一命令に関
しての依存性を有している。インクリメント命令は、そ
れがレジスタＡの内容をインクリメントする前に、第一
命令がメモリ位置１の内容でレジスタＡをロードするま
で待機せねばならない。
置１の内容をレジスタＡ内にロード） （２） Ｌｄ Ｍｅｍ２，Ｂ （メモリ位置２の内容を
レジスタＢ内にロード） （３） Ｉｎｃ Ａ （レジスタＡの内容をイ
ンクリメント） この例の場合には、インクリメント命令は第一命令に関
しての依存性を有している。インクリメント命令は、そ
れがレジスタＡの内容をインクリメントする前に、第一
命令がメモリ位置１の内容でレジスタＡをロードするま
で待機せねばならない。
【００１１】従来技術においては、このようなデータの
依存性を取扱うのに通常３つの方法が存在している。第
一に、問題がない場合があり且つ何等特別なアクション
が必要とされない場合がある。依存性命令 (例えば、イ
ンクリメント)が影響されない蓋然性がある。これは、
第三命令がレジスタＡ内のデータをインクリメントさせ
る準備がなされる時までに、メモリデータがレジスタＡ
内にロードされる点までパイプラインが第一命令を処理
している場合である。これは、オペランドフェッチステ
ージへ入る場合に第三命令がレジスタＡの新たな値を必
要とする前に、第一命令が実行ステージ及びライトバッ
クステージを介して進行し且つその結果をレジスタＡ内
へ書込むのに充分な時間を２個又はそれ以上のクロック
サイクルが与える場合である。
依存性を取扱うのに通常３つの方法が存在している。第
一に、問題がない場合があり且つ何等特別なアクション
が必要とされない場合がある。依存性命令 (例えば、イ
ンクリメント)が影響されない蓋然性がある。これは、
第三命令がレジスタＡ内のデータをインクリメントさせ
る準備がなされる時までに、メモリデータがレジスタＡ
内にロードされる点までパイプラインが第一命令を処理
している場合である。これは、オペランドフェッチステ
ージへ入る場合に第三命令がレジスタＡの新たな値を必
要とする前に、第一命令が実行ステージ及びライトバッ
クステージを介して進行し且つその結果をレジスタＡ内
へ書込むのに充分な時間を２個又はそれ以上のクロック
サイクルが与える場合である。
【００１２】第二に、データが必要とされる場合に使用
可能であるように、１つ又はそれ以上のステージの処理
を遅延させることが可能な場合がある。例えば、インク
リメント命令は、インクリメント命令がオペランドフェ
ッチステージ内に存在する時までに第一ロード命令の結
果を必要とする。１クロックサイクルの代わりに２クロ
ックサイクルの間インクリメント命令をデコードステー
ジ内に保持することによって、第一命令は実行ステージ
及びライトバックステージを介して進行することが可能
であり、そのことは、インクリメント命令がオペランド
フェッチステージ内に存在する時までにレジスタＡが必
要とされるオペランドデータでロードされることとな
る。従って、インクリメント命令に対して１クロックサ
イクル遅延が発生される。
可能であるように、１つ又はそれ以上のステージの処理
を遅延させることが可能な場合がある。例えば、インク
リメント命令は、インクリメント命令がオペランドフェ
ッチステージ内に存在する時までに第一ロード命令の結
果を必要とする。１クロックサイクルの代わりに２クロ
ックサイクルの間インクリメント命令をデコードステー
ジ内に保持することによって、第一命令は実行ステージ
及びライトバックステージを介して進行することが可能
であり、そのことは、インクリメント命令がオペランド
フェッチステージ内に存在する時までにレジスタＡが必
要とされるオペランドデータでロードされることとな
る。従って、インクリメント命令に対して１クロックサ
イクル遅延が発生される。
【００１３】第三に、選択した動作を除去するか又はバ
イパスすることによってパイプラインステージ間でデー
タを直接的に転送することが可能な場合がある。例え
ば、インクリメント命令がオペランドフェッチステージ
内にあり且つ第一命令がライトバックステージ内にある
場合に、インクリメント命令は第一命令の結果を必要と
する。これらの条件下において、ロード命令はメモリか
らの必要とされるデータをレジスタＡ内に書き込もうと
する。然しながら、レジスタＡへ送られるメモリからの
データは、実際には、ライトバックステージ内の一時的
レジスタ内に存在しており、レジスタＡへ転送する準備
がなされている。この点において、該一時的レジスタの
内容はインクリメント命令によって使用するためにオペ
ランドフェッチステージへ直接的に送ることが可能であ
り、それによってレジスタＡをバイパスする。このバイ
パスはインクリメント命令が遅延を発生することを防止
する。
イパスすることによってパイプラインステージ間でデー
タを直接的に転送することが可能な場合がある。例え
ば、インクリメント命令がオペランドフェッチステージ
内にあり且つ第一命令がライトバックステージ内にある
場合に、インクリメント命令は第一命令の結果を必要と
する。これらの条件下において、ロード命令はメモリか
らの必要とされるデータをレジスタＡ内に書き込もうと
する。然しながら、レジスタＡへ送られるメモリからの
データは、実際には、ライトバックステージ内の一時的
レジスタ内に存在しており、レジスタＡへ転送する準備
がなされている。この点において、該一時的レジスタの
内容はインクリメント命令によって使用するためにオペ
ランドフェッチステージへ直接的に送ることが可能であ
り、それによってレジスタＡをバイパスする。このバイ
パスはインクリメント命令が遅延を発生することを防止
する。
【００１４】上述した遅延及びバイパス方法は何時１つ
の命令が前の命令の結果に依存するかを検知する論理を
必要とする。上述したような簡単なパイプラインプロセ
ッサの場合には、命令間のデータ依存性の検知は通常レ
ジスタスコアボード (ｒｅｇｉｓｔｅｒ ｓｃｏｒｅｂ
ｏａｒｄ)として知られているメカニズムを介して実施
される。レジスタスコアボードは、パイプラインにおい
てアクティブである命令によってアップデートされよう
としているのはプロセッサレジスタ (この例においては
Ａ，Ｂ，Ｃ)のうちのいずれであるかをトラッキングす
る論理を有している。レジスタスコアボードは、又、任
意の与えられたクロックサイクル期間中に、夫々の命令
によってどのパイプラインステージが占有されているか
を識別する。従って、その後の命令は、レジスタスコア
ボードをチェックして、それが必要とするソースオペラ
ンド (Ａ，Ｂ又はＣ)がパイプライン内の先行する命令
によって発生中であるか否かを決定することが可能であ
る。該ソースオペランドが発生中である場合には、それ
に依存する命令は必要とされるデータを得るためにスト
ール (遅延)動作又はバイパス動作を実施することが可
能である。
の命令が前の命令の結果に依存するかを検知する論理を
必要とする。上述したような簡単なパイプラインプロセ
ッサの場合には、命令間のデータ依存性の検知は通常レ
ジスタスコアボード (ｒｅｇｉｓｔｅｒ ｓｃｏｒｅｂ
ｏａｒｄ)として知られているメカニズムを介して実施
される。レジスタスコアボードは、パイプラインにおい
てアクティブである命令によってアップデートされよう
としているのはプロセッサレジスタ (この例においては
Ａ，Ｂ，Ｃ)のうちのいずれであるかをトラッキングす
る論理を有している。レジスタスコアボードは、又、任
意の与えられたクロックサイクル期間中に、夫々の命令
によってどのパイプラインステージが占有されているか
を識別する。従って、その後の命令は、レジスタスコア
ボードをチェックして、それが必要とするソースオペラ
ンド (Ａ，Ｂ又はＣ)がパイプライン内の先行する命令
によって発生中であるか否かを決定することが可能であ
る。該ソースオペランドが発生中である場合には、それ
に依存する命令は必要とされるデータを得るためにスト
ール (遅延)動作又はバイパス動作を実施することが可
能である。
【００１５】この処理は、命令中に埋め込まれている固
定され割り当てられているコードによって参照される固
定された名前を有するオンチップレジスタを具備する一
般的な殆どの形態のマイクロプロセッサアーキテクチャ
において良好に動作する。これらのアーキテクチャの場
合には、先のパイプラインステージにおける命令によっ
て要求されたソースレジスタが後のパイプラインステー
ジにおける命令のデスティネーション (ターゲット)レ
ジスタであるか否かをチェックすることは比較的簡単で
ある。後のパイプラインステージにおける命令は先のパ
イプラインステージにおける命令に先行する。該プロセ
ッサは、パイプライン内の各命令のソースレジスタ及び
格納 (ターゲット)レジスタアドレスが一致するか否か
を検査することによってこの解析を行うことが可能であ
る。一致が見つかった場合には、適宜の遅延又はバイパ
ス動作が行われる。
定され割り当てられているコードによって参照される固
定された名前を有するオンチップレジスタを具備する一
般的な殆どの形態のマイクロプロセッサアーキテクチャ
において良好に動作する。これらのアーキテクチャの場
合には、先のパイプラインステージにおける命令によっ
て要求されたソースレジスタが後のパイプラインステー
ジにおける命令のデスティネーション (ターゲット)レ
ジスタであるか否かをチェックすることは比較的簡単で
ある。後のパイプラインステージにおける命令は先のパ
イプラインステージにおける命令に先行する。該プロセ
ッサは、パイプライン内の各命令のソースレジスタ及び
格納 (ターゲット)レジスタアドレスが一致するか否か
を検査することによってこの解析を行うことが可能であ
る。一致が見つかった場合には、適宜の遅延又はバイパ
ス動作が行われる。
【００１６】レジスタスタックを基礎としたアーキテク
チャで構成されているパイプラインプロセッサは、パイ
プライン型命令の間でのデータ依存性に対処する場合に
より複雑な問題を有している。この問題は、特定の動作
のデータ結果を格納するアーキテクチャ用レジスタ (即
ち、プログラムによって見られるレジスタ)のアドレス
は最早固定されておらず、命令の実行に応答して動的に
変化するという事実によって発生される。
チャで構成されているパイプラインプロセッサは、パイ
プライン型命令の間でのデータ依存性に対処する場合に
より複雑な問題を有している。この問題は、特定の動作
のデータ結果を格納するアーキテクチャ用レジスタ (即
ち、プログラムによって見られるレジスタ)のアドレス
は最早固定されておらず、命令の実行に応答して動的に
変化するという事実によって発生される。
【００１７】例えば、レジスタスタックを基礎としたア
ーキテクチャは、通常、アーキテクチャ用レジスタが先
入先出 (ＦＩＦＯ)スタックとして構成されるという前
提に基づいている。レジスタスタックアーキテクチャに
おいてソースオペランドを必要とする命令は、最初に、
スタックのトップからそれをポップさせ次いで実行が完
了した場合に結果をスタックのトップへプッシュさせる
ことによってスタックのトップからのデータを暗示的に
使用する。従って、全てのスタックエントリは、依存性
のデータがスタックから除去する場合にはスタックのト
ップへ向かって移動し、且つ結果データがスタックへ付
加される場合には、スタックのボトム (底部)ヘ向かっ
て移動する。
ーキテクチャは、通常、アーキテクチャ用レジスタが先
入先出 (ＦＩＦＯ)スタックとして構成されるという前
提に基づいている。レジスタスタックアーキテクチャに
おいてソースオペランドを必要とする命令は、最初に、
スタックのトップからそれをポップさせ次いで実行が完
了した場合に結果をスタックのトップへプッシュさせる
ことによってスタックのトップからのデータを暗示的に
使用する。従って、全てのスタックエントリは、依存性
のデータがスタックから除去する場合にはスタックのト
ップへ向かって移動し、且つ結果データがスタックへ付
加される場合には、スタックのボトム (底部)ヘ向かっ
て移動する。
【００１８】この問題を例示するために、レジスタスタ
ックを基礎としたプロセッサに対して実施した場合の前
の命令シリーズについて検討する。この例の場合には、
レジスタＡ，Ｂ，Ｃはレジスタスタックとして構成さ
れ、レジスタＡは、常に、スタックのトップ (上部)に
あり、レジスタＢは中間にあり、レジスタＣは底部にあ
る。
ックを基礎としたプロセッサに対して実施した場合の前
の命令シリーズについて検討する。この例の場合には、
レジスタＡ，Ｂ，Ｃはレジスタスタックとして構成さ
れ、レジスタＡは、常に、スタックのトップ (上部)に
あり、レジスタＢは中間にあり、レジスタＣは底部にあ
る。
【００１９】（１） Ｌｄ Ｍｅｍ１，Ａ （メモリ位
置１の内容をレジスタＡ内へロード） （２） Ｌｄ Ｍｅｍ２，Ａ （レジスタＡの古い内容
をレジスタＢへプッシュし、次いでメモリ位置２からの
データをレジスタＡ内ヘ格納） （３） Ｉｎｃ Ｂ （レジスタＢの内容を明
示的にインクリメント） この例と前の例との間の基本的な差異は、メモリ１内の
データは最初にレジスタＡ内にロードされたものである
が、Ｂをインクリメントさせる命令が実行される時まで
にそれはレジスタＢ内にあるということである。従っ
て、両方の例の第一命令及び第三命令は、明示的に名前
が付けられたソースレジスタ及びデスティネーションレ
ジスタが異なる場合であっても、同一の依存性を有して
いる。
置１の内容をレジスタＡ内へロード） （２） Ｌｄ Ｍｅｍ２，Ａ （レジスタＡの古い内容
をレジスタＢへプッシュし、次いでメモリ位置２からの
データをレジスタＡ内ヘ格納） （３） Ｉｎｃ Ｂ （レジスタＢの内容を明
示的にインクリメント） この例と前の例との間の基本的な差異は、メモリ１内の
データは最初にレジスタＡ内にロードされたものである
が、Ｂをインクリメントさせる命令が実行される時まで
にそれはレジスタＢ内にあるということである。従っ
て、両方の例の第一命令及び第三命令は、明示的に名前
が付けられたソースレジスタ及びデスティネーションレ
ジスタが異なる場合であっても、同一の依存性を有して
いる。
【００２０】従って、レジスタスタックを基礎としたア
ーキテクチャはパイプラインデータ依存性問題をより複
雑なものとさせる。何故ならば、アーキテクチャ用レジ
スタ(即ち、プログラムによって見られるレジスタ)は、
各その後の命令がパイプラインにおいて実行されるに従
って動的に変化するからである。実際に、必要とされる
データ結果が存在するアーキテクチャ用レジスタは、そ
のデータを形成する命令とそのデータを必要とする命令
との間のいずれか又は全ての中間の命令によって変化さ
れる場合がある。
ーキテクチャはパイプラインデータ依存性問題をより複
雑なものとさせる。何故ならば、アーキテクチャ用レジ
スタ(即ち、プログラムによって見られるレジスタ)は、
各その後の命令がパイプラインにおいて実行されるに従
って動的に変化するからである。実際に、必要とされる
データ結果が存在するアーキテクチャ用レジスタは、そ
のデータを形成する命令とそのデータを必要とする命令
との間のいずれか又は全ての中間の命令によって変化さ
れる場合がある。
【００２１】従って、命令パイプラインの異なるステー
ジの間でのデータ依存性問題によって影響を受けること
がより少ない改良したパイプラインプロセッサに対する
必要性が存在している。特に、命令パイプラインの異な
るステージ間においてデータ依存性が存在する場合に性
能上の犠牲を発生することのないパイプライン型プロセ
ッサ用の改良したレジスタスタックを基礎としたアーキ
テクチャに対する必要性が存在している。更に詳細に
は、アーキテクチャ用レジスタのアドレスを動的に変化
させることが可能であり、性能上の犠牲を発生すること
なしにデータの依存性を取扱うことが可能なレジスタス
タックを基礎としたパイプライン型プロセッサに対する
必要性が存在している。
ジの間でのデータ依存性問題によって影響を受けること
がより少ない改良したパイプラインプロセッサに対する
必要性が存在している。特に、命令パイプラインの異な
るステージ間においてデータ依存性が存在する場合に性
能上の犠牲を発生することのないパイプライン型プロセ
ッサ用の改良したレジスタスタックを基礎としたアーキ
テクチャに対する必要性が存在している。更に詳細に
は、アーキテクチャ用レジスタのアドレスを動的に変化
させることが可能であり、性能上の犠牲を発生すること
なしにデータの依存性を取扱うことが可能なレジスタス
タックを基礎としたパイプライン型プロセッサに対する
必要性が存在している。
【００２２】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、性能上の犠牲を発生することなしにデータ
依存性を取扱うことが可能な改良したデータプロセッサ
及びデータ処理装置及び方法を提供することを目的とす
る。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、性能上の犠牲を発生することなしにデータ
依存性を取扱うことが可能な改良したデータプロセッサ
及びデータ処理装置及び方法を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】本発明によれば改良され
たデータプロセッサが提供され、それは、（１）データ
プロセッサによって実行される命令によって必要とされ
るオペランドを格納することが可能な複数個のアーキテ
クチャ用レジスタを具備するレジスタスタック、（２）
Ｎ個の処理ステージを具備している命令実行パイプライ
ンであって、前記Ｎ個の処理ステージの各々が命令実行
パイプラインによって実行中の係属中の命令と関連する
複数個の実行ステップのうちの１つを実施することが可
能な命令実行パイプライン、（３）前記Ｎ個の処理ステ
ージのうちの少なくとも１つと関連している少なくとも
１個のマッピングレジスタであって、前記係属中の命令
によってアクセスされるアーキテクチャ用スタックレジ
スタと関連する物理的レジスタを決定するために使用す
ることが可能なマッピングデータを格納することが可能
なマッピングレジスタ、を有している。
たデータプロセッサが提供され、それは、（１）データ
プロセッサによって実行される命令によって必要とされ
るオペランドを格納することが可能な複数個のアーキテ
クチャ用レジスタを具備するレジスタスタック、（２）
Ｎ個の処理ステージを具備している命令実行パイプライ
ンであって、前記Ｎ個の処理ステージの各々が命令実行
パイプラインによって実行中の係属中の命令と関連する
複数個の実行ステップのうちの１つを実施することが可
能な命令実行パイプライン、（３）前記Ｎ個の処理ステ
ージのうちの少なくとも１つと関連している少なくとも
１個のマッピングレジスタであって、前記係属中の命令
によってアクセスされるアーキテクチャ用スタックレジ
スタと関連する物理的レジスタを決定するために使用す
ることが可能なマッピングデータを格納することが可能
なマッピングレジスタ、を有している。
【００２４】本発明の１実施例によれば、該マッピング
データは、物理的レジスタを識別する物理的識別子コー
ドを有している。
データは、物理的レジスタを識別する物理的識別子コー
ドを有している。
【００２５】本発明の１実施例によれば、該マッピング
データは、該アーキテクチャ用レジスタを識別する仮想
識別子を有している。
データは、該アーキテクチャ用レジスタを識別する仮想
識別子を有している。
【００２６】本発明の別の実施例によれば、該物理的レ
ジスタは、（１）該係属中の命令によって検索されるべ
き第一オペランドを包含しているソースレジスタ、
（２）該第一オペランドが該係属中の命令によって格納
されるべきターゲットレジスタのうちの１つである。
ジスタは、（１）該係属中の命令によって検索されるべ
き第一オペランドを包含しているソースレジスタ、
（２）該第一オペランドが該係属中の命令によって格納
されるべきターゲットレジスタのうちの１つである。
【００２７】本発明の更に別の実施例によれば、該少な
くとも１個のマッピングレジスタは、該Ｎ個の処理ステ
ージのうちの第一のものと関連する第一マッピングレジ
スタと、該Ｎ個の処理ステージのうちの第二のものと関
連している第二マッピングレジスタとを有している。
くとも１個のマッピングレジスタは、該Ｎ個の処理ステ
ージのうちの第一のものと関連する第一マッピングレジ
スタと、該Ｎ個の処理ステージのうちの第二のものと関
連している第二マッピングレジスタとを有している。
【００２８】本発明の更に別の実施例によれば、該第一
マッピングレジスタは、該第一処理ステージにおいて処
理中の第一命令によってアクセスされる第一アーキテク
チャ用スタックレジスタと関連している第一物理的レジ
スタを決定するために使用することが可能な第一マッピ
ングデータを格納することが可能であり、且つ該第二マ
ッピングレジスタは、該第二処理ステージにおいて処理
中の第二命令によってアクセスされる第二アーキテクチ
ャ用スタックレジスタと関連している第二物理的レジス
タを決定するために使用することが可能な第二マッピン
グデータを格納することが可能である。
マッピングレジスタは、該第一処理ステージにおいて処
理中の第一命令によってアクセスされる第一アーキテク
チャ用スタックレジスタと関連している第一物理的レジ
スタを決定するために使用することが可能な第一マッピ
ングデータを格納することが可能であり、且つ該第二マ
ッピングレジスタは、該第二処理ステージにおいて処理
中の第二命令によってアクセスされる第二アーキテクチ
ャ用スタックレジスタと関連している第二物理的レジス
タを決定するために使用することが可能な第二マッピン
グデータを格納することが可能である。
【００２９】本発明の更に別の実施例によれば、該第一
マッピングレジスタは、該第一命令が該第一処理ステー
ジから該第二処理ステージへ転送される場合に、該第一
マッピングデータを該第二マッピングレジスタへ転送す
ることが可能である。
マッピングレジスタは、該第一命令が該第一処理ステー
ジから該第二処理ステージへ転送される場合に、該第一
マッピングデータを該第二マッピングレジスタへ転送す
ることが可能である。
【００３０】本発明の更に別の実施例によれば、該デー
タプロセッサは、更に、最後に実行された命令によって
アクセスされる第三アーキテクチャ用スタックレジスタ
と関連している第三物理的レジスタを決定するために使
用することが可能な第三マッピングデータを格納するこ
とが可能なレジスタスタックと関連している第三マッピ
ングレジスタを有している。
タプロセッサは、更に、最後に実行された命令によって
アクセスされる第三アーキテクチャ用スタックレジスタ
と関連している第三物理的レジスタを決定するために使
用することが可能な第三マッピングデータを格納するこ
とが可能なレジスタスタックと関連している第三マッピ
ングレジスタを有している。
【００３１】本発明の更に別の実施例によれば、該デー
タプロセッサは、該第三マッピングレジスタからの第三
マッピングデータを該第一マッピングレジスタ及び該第
二マッピングレジスタのうちの少なくとも１つへ転送す
ることが可能である。
タプロセッサは、該第三マッピングレジスタからの第三
マッピングデータを該第一マッピングレジスタ及び該第
二マッピングレジスタのうちの少なくとも１つへ転送す
ることが可能である。
【００３２】前述したことは、当業者が以下に説明する
本発明の詳細な説明をより良く理解することが可能であ
るように本発明の特徴及び技術的な利点についてむしろ
広義に外観したものである。本発明の要旨を形成する本
発明の付加的な特徴及び利点については後に説明する。
当業者によって理解されるように、本発明の同じ目的を
実施するためのその他の構造を設計し又は修正するため
のベースとした本明細書に開示した概念及び特定の実施
例を使用することが可能である。当業者によって理解さ
れるように、そのような均等な構成は本発明の精神及び
範囲から逸脱するものではない。
本発明の詳細な説明をより良く理解することが可能であ
るように本発明の特徴及び技術的な利点についてむしろ
広義に外観したものである。本発明の要旨を形成する本
発明の付加的な特徴及び利点については後に説明する。
当業者によって理解されるように、本発明の同じ目的を
実施するためのその他の構造を設計し又は修正するため
のベースとした本明細書に開示した概念及び特定の実施
例を使用することが可能である。当業者によって理解さ
れるように、そのような均等な構成は本発明の精神及び
範囲から逸脱するものではない。
【００３３】本発明の詳細な説明を行う前に、本明細書
において使用している幾つかの用語及び文章の定義につ
いて説明する。「含む」及び「有する」及びそれに類似
した表現は、制限なしで包含することを意味し、「又
は」という用語は及び／又はの意味を包含しており、
「関連する」及びそれに類似する表現は包含すること、
包含されること、相互接続すること、含むこと、含まれ
ること、接続すること、結合すること、挿通可能である
こと、協働すること、インターリーブすること、並置す
ること、近接していること、結ばれていること、持って
いること、特性を有していること等を意味することが可
能であり、且つ「コントローラ (制御器)」という用語
は少なくとも１つの動作を制御する任意の装置、システ
ム又はその一部を意味し、このような装置はハードウエ
ア、ファームウエア、ソフトウエア、又はそれらのうち
の少なくとも２つの何等かの結合として構成することが
可能である。注意すべきことであるが、いずれか特定の
制御器と関連する機能性は集中化させるか又は局所的又
は遠隔的に分散させることが可能である。本明細書にお
いてはある単語及び表現に対しての定義が与えられてお
り、当業者にとって明らかなように、殆どの場合でなく
とも多くの場合において、このような定義はこのように
定義した用語及び文章の過去及び将来の使用に適用され
るものである。
において使用している幾つかの用語及び文章の定義につ
いて説明する。「含む」及び「有する」及びそれに類似
した表現は、制限なしで包含することを意味し、「又
は」という用語は及び／又はの意味を包含しており、
「関連する」及びそれに類似する表現は包含すること、
包含されること、相互接続すること、含むこと、含まれ
ること、接続すること、結合すること、挿通可能である
こと、協働すること、インターリーブすること、並置す
ること、近接していること、結ばれていること、持って
いること、特性を有していること等を意味することが可
能であり、且つ「コントローラ (制御器)」という用語
は少なくとも１つの動作を制御する任意の装置、システ
ム又はその一部を意味し、このような装置はハードウエ
ア、ファームウエア、ソフトウエア、又はそれらのうち
の少なくとも２つの何等かの結合として構成することが
可能である。注意すべきことであるが、いずれか特定の
制御器と関連する機能性は集中化させるか又は局所的又
は遠隔的に分散させることが可能である。本明細書にお
いてはある単語及び表現に対しての定義が与えられてお
り、当業者にとって明らかなように、殆どの場合でなく
とも多くの場合において、このような定義はこのように
定義した用語及び文章の過去及び将来の使用に適用され
るものである。
【００３４】
【発明の実施の形態】以下に説明する図１乃至３、及び
本明細書において発明の原理を説明するために使用する
種々の実施例は単に例示的なものであって、本発明の範
囲を制限するような態様で解釈すべきではない。当業者
が理解するように、本発明の原理は任意のデータプロセ
ッサにおいて実現することが可能である。
本明細書において発明の原理を説明するために使用する
種々の実施例は単に例示的なものであって、本発明の範
囲を制限するような態様で解釈すべきではない。当業者
が理解するように、本発明の原理は任意のデータプロセ
ッサにおいて実現することが可能である。
【００３５】図１は例示的な処理システム、即ちパソコ
ン１００の斜視図であって、それは本発明の原理に基づ
くレジスタスタックを基礎としたパイプライン型プロセ
ッサ１０６を有している。パソコン１００はシャシー１
０１、モニタ１０２、キーボード１０３を有している。
モニタ１０２及びキーボード１０３はその他の入力／出
力 (Ｉ／Ｏ)装置と置換させるか又は結合させることが
可能である。シャシー１０１は一部切り欠いて示してあ
り、それはフロッピィディスクドライブ１０４とハード
ディスクドライブ１０５とを示している。フロッピィデ
ィスクドライブ１０４は着脱自在なフロッピィディスク
に対して読取及び書込を行うことが可能である。ハード
ディスクドライブ１０５は高速アクセスデータ格納及び
検索を提供している。
ン１００の斜視図であって、それは本発明の原理に基づ
くレジスタスタックを基礎としたパイプライン型プロセ
ッサ１０６を有している。パソコン１００はシャシー１
０１、モニタ１０２、キーボード１０３を有している。
モニタ１０２及びキーボード１０３はその他の入力／出
力 (Ｉ／Ｏ)装置と置換させるか又は結合させることが
可能である。シャシー１０１は一部切り欠いて示してあ
り、それはフロッピィディスクドライブ１０４とハード
ディスクドライブ１０５とを示している。フロッピィデ
ィスクドライブ１０４は着脱自在なフロッピィディスク
に対して読取及び書込を行うことが可能である。ハード
ディスクドライブ１０５は高速アクセスデータ格納及び
検索を提供している。
【００３６】本発明の例示的な実施例においては、プロ
セッサ１０６はレベル１ (Ｌ１)キャッシュとレベル２
(Ｌ２)キャッシュとを包含するオンボードの２レベルキ
ャッシュシステムを有することが可能である。この２レ
ベルキャッシュは、小型で高速のキャッシュ (Ｌ１キャ
ッシュ)が低速でより大型のキャッシュ (Ｌ２キャッシ
ュ)ヘ接続しているシステムである。プロセッサ１０６
のＣＰＵコア論理がメモリ位置からデータを読取るか又
はそこへデータを書込む場合に、キャッシュシステム
は、最初に、その位置に属するデータがＬ１キャッシュ
内にあるか否かを判別するためのテストを行う。そのデ
ータがＬ１キャッシュ内にある場合には、そのデータは
Ｌ１キャッシュによって迅速に供給されるか又はアップ
デートされる。そのデータがＬ１キャッシュ内にない場
合には、Ｌ１キャッシュ読取「ミス」又はＬ１キャッシ
ュ書込「ミス」が発生する。次いで、そのデータがＬ２
キャッシュによってＣＰＵコア論理へ供給されるか又は
アップデートされる。Ｌ１キャッシュ読取ミスの場合に
は、要求されたデータを包含するラインもＬ２キャッシ
ュからＬ１キャッシュへ転送され、従って次回のプロセ
ッサ１０６がそのデータへアクセスする場合にそのデー
タはより迅速に供給させることが可能である。このこと
はＬ１キャッシュラインフィル (ｌｉｎｅ ｆｉｌｌ)
として知られている。そのデータがＬ２キャッシュ内に
もない場合には、Ｌ２キャッシュミスが発生し且つ要求
されたデータを包含しているラインがメインメモリから
フェッチされ次いでそのデータが次回要求された場合に
より迅速なアクセスを与えるためにＬ２キャッシュ内に
ロードされる。このことはＬ２キャッシュラインフィル
として知られている。
セッサ１０６はレベル１ (Ｌ１)キャッシュとレベル２
(Ｌ２)キャッシュとを包含するオンボードの２レベルキ
ャッシュシステムを有することが可能である。この２レ
ベルキャッシュは、小型で高速のキャッシュ (Ｌ１キャ
ッシュ)が低速でより大型のキャッシュ (Ｌ２キャッシ
ュ)ヘ接続しているシステムである。プロセッサ１０６
のＣＰＵコア論理がメモリ位置からデータを読取るか又
はそこへデータを書込む場合に、キャッシュシステム
は、最初に、その位置に属するデータがＬ１キャッシュ
内にあるか否かを判別するためのテストを行う。そのデ
ータがＬ１キャッシュ内にある場合には、そのデータは
Ｌ１キャッシュによって迅速に供給されるか又はアップ
デートされる。そのデータがＬ１キャッシュ内にない場
合には、Ｌ１キャッシュ読取「ミス」又はＬ１キャッシ
ュ書込「ミス」が発生する。次いで、そのデータがＬ２
キャッシュによってＣＰＵコア論理へ供給されるか又は
アップデートされる。Ｌ１キャッシュ読取ミスの場合に
は、要求されたデータを包含するラインもＬ２キャッシ
ュからＬ１キャッシュへ転送され、従って次回のプロセ
ッサ１０６がそのデータへアクセスする場合にそのデー
タはより迅速に供給させることが可能である。このこと
はＬ１キャッシュラインフィル (ｌｉｎｅ ｆｉｌｌ)
として知られている。そのデータがＬ２キャッシュ内に
もない場合には、Ｌ２キャッシュミスが発生し且つ要求
されたデータを包含しているラインがメインメモリから
フェッチされ次いでそのデータが次回要求された場合に
より迅速なアクセスを与えるためにＬ２キャッシュ内に
ロードされる。このことはＬ２キャッシュラインフィル
として知られている。
【００３７】図２は本発明の１実施例に基づく例示的な
パイプライン型プロセッサ１０６をより詳細に例示して
いる。プロセッサ１０６は命令フェッチ (ＩＦ)ステー
ジ２０５、デコードステージ２１０、オペランドフェッ
チステージ２１５、実行ステージ２２０、ライトバック
ステージ２２５を有する命令パイプラインを有してい
る。プロセッサ１０６は、又、レジスタスタック２３
０、命令キャッシュ２３５、データキャッシュ２４０、
マッピングレジスタ２５１−２５４を有している。命令
キャッシュ２３５及びデータキャッシュ２４０は命令及
びデータを夫々保持するＬ１キャッシュの部分である。
パイプライン型プロセッサ１０６をより詳細に例示して
いる。プロセッサ１０６は命令フェッチ (ＩＦ)ステー
ジ２０５、デコードステージ２１０、オペランドフェッ
チステージ２１５、実行ステージ２２０、ライトバック
ステージ２２５を有する命令パイプラインを有してい
る。プロセッサ１０６は、又、レジスタスタック２３
０、命令キャッシュ２３５、データキャッシュ２４０、
マッピングレジスタ２５１−２５４を有している。命令
キャッシュ２３５及びデータキャッシュ２４０は命令及
びデータを夫々保持するＬ１キャッシュの部分である。
【００３８】プロセッサ１０６は命令をフェッチし且つ
解釈し、データを検索し、命令を実行し、且つ結果を格
納することが可能な中央処理装置 (ＣＰＵ)である。例
示したパイプラインは幾つかの異なる動作を同時的に実
行することが可能なメカニズム即ち機構である。該パイ
プラインは、各主要なタスクに対する処理ステップを幾
つかの個別的な処理フェーズへ分解することによってこ
のことを行い、各フェーズは別個のパイプラインステー
ジによって実行される。各タスクは、その実行を完了す
るために、各処理フェーズを介して、従って各パイプラ
インステージを介して逐次的に通過せねばならない。
解釈し、データを検索し、命令を実行し、且つ結果を格
納することが可能な中央処理装置 (ＣＰＵ)である。例
示したパイプラインは幾つかの異なる動作を同時的に実
行することが可能なメカニズム即ち機構である。該パイ
プラインは、各主要なタスクに対する処理ステップを幾
つかの個別的な処理フェーズへ分解することによってこ
のことを行い、各フェーズは別個のパイプラインステー
ジによって実行される。各タスクは、その実行を完了す
るために、各処理フェーズを介して、従って各パイプラ
インステージを介して逐次的に通過せねばならない。
【００３９】命令フェッチステージ２０５は命令キャッ
シュ２３５から実行するための命令をフェッチし、それ
を命令フェッチバッファ (ＩＦＢ)ヘ転送する。デコー
ドステージ２１０は命令フェッチバッファから命令を受
取り且つその命令をその後のパイプラインステージによ
って実行するために直接的に使用することが可能な信号
の組にデコードする。オペランドフェッチステージ２１
５はデータキャッシュ又はレジスタスタック２３０から
オペランドをフェッチする。実行ステージ２２０はオペ
ランドフェッチステージ２１５においてフェッチしたオ
ペランドに介して命令が特定した動作 (例えば、加算、
乗算、除算等)を実行し、且つその結果を発生する。ラ
イトバックステージ２２５は実行ステージ２２０によっ
て発生された結果をデータキャッシュ２４０内又はレジ
スタスタック２３０内に書き戻す。
シュ２３５から実行するための命令をフェッチし、それ
を命令フェッチバッファ (ＩＦＢ)ヘ転送する。デコー
ドステージ２１０は命令フェッチバッファから命令を受
取り且つその命令をその後のパイプラインステージによ
って実行するために直接的に使用することが可能な信号
の組にデコードする。オペランドフェッチステージ２１
５はデータキャッシュ又はレジスタスタック２３０から
オペランドをフェッチする。実行ステージ２２０はオペ
ランドフェッチステージ２１５においてフェッチしたオ
ペランドに介して命令が特定した動作 (例えば、加算、
乗算、除算等)を実行し、且つその結果を発生する。ラ
イトバックステージ２２５は実行ステージ２２０によっ
て発生された結果をデータキャッシュ２４０内又はレジ
スタスタック２３０内に書き戻す。
【００４０】本発明の原理によれば、マッピングレジス
タ２５１−２５４の各々が物理的レジスタ及び物理的レ
ジスタのアーキテクチャ名との間の論理的マッピングを
格納する。マッピングレジスタ２５１−２５４の各々は
実行パイプラインにおける特定のステージと関連してい
る。例示した実施例においては、マッピングレジスタ２
５１はデコードステージ２１０と関連しており、マッピ
ングレジスタ２５２はオペランドフェッチステージ２１
５と関連しており、マッピングレジスタ２５３は実行ス
テージ２２０と関連しており、且つマッピングレジスタ
２５４はライトバックステージ２２５と関連している。
命令がフェッチされ且つデコードステージ２１０によっ
てデコードされると、デコードステージ２１０は命令内
のレジスタのアーキテクチャ名とその命令によって必要
とされるデータを実際に保持している物理的レジスタと
の間のマッピングを決定する。このマッピングはマッピ
ングレジスタ２５１内に配置される。該命令がその後の
パイプラインステージ内に入ると、該マッピングはその
命令と共にマッピングレジスタ２５２、マッピングレジ
スタ２５３、マッピングレジスタ２５４を介して流れ
る。
タ２５１−２５４の各々が物理的レジスタ及び物理的レ
ジスタのアーキテクチャ名との間の論理的マッピングを
格納する。マッピングレジスタ２５１−２５４の各々は
実行パイプラインにおける特定のステージと関連してい
る。例示した実施例においては、マッピングレジスタ２
５１はデコードステージ２１０と関連しており、マッピ
ングレジスタ２５２はオペランドフェッチステージ２１
５と関連しており、マッピングレジスタ２５３は実行ス
テージ２２０と関連しており、且つマッピングレジスタ
２５４はライトバックステージ２２５と関連している。
命令がフェッチされ且つデコードステージ２１０によっ
てデコードされると、デコードステージ２１０は命令内
のレジスタのアーキテクチャ名とその命令によって必要
とされるデータを実際に保持している物理的レジスタと
の間のマッピングを決定する。このマッピングはマッピ
ングレジスタ２５１内に配置される。該命令がその後の
パイプラインステージ内に入ると、該マッピングはその
命令と共にマッピングレジスタ２５２、マッピングレジ
スタ２５３、マッピングレジスタ２５４を介して流れ
る。
【００４１】レジスタスタック２３０内の各物理的レジ
スタは２つの異なる識別子によって指定される。第一識
別子は物理的識別子 (ＰＩＤ)として知られている。こ
のＰＩＤはレジスタスタック２３０内の特定のオンチッ
プ物理的レジスタを識別する固定された二進コードであ
る。従って、各ＰＩＤは設計の一部としてハードワイヤ
ードされており且つ変更不可能である。第二識別子は仮
想識別子 (ＶＩＤ)として知られている。ＶＩＤはプロ
グラムによって見られる物理的レジスタのアーキテクチ
ャ名 (例えば、Ａ，Ｂ，Ｃ)を表す。従って、ＶＩＤは
命令がレジスタスタック２３０内のエントリを並び替え
る場合に変化する場合がある。各ＶＩＤは各物理的レジ
スタと関連している別個の二進ＶＩＤフィールド内に格
納される。
スタは２つの異なる識別子によって指定される。第一識
別子は物理的識別子 (ＰＩＤ)として知られている。こ
のＰＩＤはレジスタスタック２３０内の特定のオンチッ
プ物理的レジスタを識別する固定された二進コードであ
る。従って、各ＰＩＤは設計の一部としてハードワイヤ
ードされており且つ変更不可能である。第二識別子は仮
想識別子 (ＶＩＤ)として知られている。ＶＩＤはプロ
グラムによって見られる物理的レジスタのアーキテクチ
ャ名 (例えば、Ａ，Ｂ，Ｃ)を表す。従って、ＶＩＤは
命令がレジスタスタック２３０内のエントリを並び替え
る場合に変化する場合がある。各ＶＩＤは各物理的レジ
スタと関連している別個の二進ＶＩＤフィールド内に格
納される。
【００４２】ライトバックステージ２２５が実行ステー
ジ２２０によって発生された結果をレジスタスタック２
３０において特定のＶＩＤを有している物理的レジスタ
内へ書込むと、ライトバックステージ２２５がその結果
を同一の物理的レジスタに対して指定された新たな結果
で上書きするまで、その結果は該物理的レジスタ内に止
まる。その後の命令が既存の結果をしてレジスタスタッ
ク２３０内のその位置を変化させると (即ち、そのアー
キテクチャ用レジスタを変化させる)、その位置変化は
新たなアーキテクチャ用レジスタを表すＶＩＤをその結
果が存在している物理的レジスタのＶＩＤフィールド内
に書込むことによって反映される。
ジ２２０によって発生された結果をレジスタスタック２
３０において特定のＶＩＤを有している物理的レジスタ
内へ書込むと、ライトバックステージ２２５がその結果
を同一の物理的レジスタに対して指定された新たな結果
で上書きするまで、その結果は該物理的レジスタ内に止
まる。その後の命令が既存の結果をしてレジスタスタッ
ク２３０内のその位置を変化させると (即ち、そのアー
キテクチャ用レジスタを変化させる)、その位置変化は
新たなアーキテクチャ用レジスタを表すＶＩＤをその結
果が存在している物理的レジスタのＶＩＤフィールド内
に書込むことによって反映される。
【００４３】パイプラインへ入る各命令がデコードされ
ると、デコードステージ２１０はその命令に対してのＶ
ＩＤとＰＩＤとの間の新たなマッピングを決定する。ア
ーキテクチャ用 (仮想)レジスタに対する全ての命令参
照はそれらの等価な物理的レジスタ名 (ＰＩＤ)で置換
される。命令がパイプラインに沿って更に下方へ流れる
に従い、該命令のソースレジスタ及びターゲットレジス
タのＰＩＤ及び該命令のＶＩＤ−ＰＩＤマッピングが該
命令と共に送給される。このことはＰＩＤ情報及びＶＩ
Ｄ−ＰＩＤマッピング情報をマッピングレジスタ２５１
−２５４を介してシフトさせることによって達成され
る。
ると、デコードステージ２１０はその命令に対してのＶ
ＩＤとＰＩＤとの間の新たなマッピングを決定する。ア
ーキテクチャ用 (仮想)レジスタに対する全ての命令参
照はそれらの等価な物理的レジスタ名 (ＰＩＤ)で置換
される。命令がパイプラインに沿って更に下方へ流れる
に従い、該命令のソースレジスタ及びターゲットレジス
タのＰＩＤ及び該命令のＶＩＤ−ＰＩＤマッピングが該
命令と共に送給される。このことはＰＩＤ情報及びＶＩ
Ｄ−ＰＩＤマッピング情報をマッピングレジスタ２５１
−２５４を介してシフトさせることによって達成され
る。
【００４４】各命令に対するＶＩＤ−ＰＩＤマッピング
は全ての先行する命令の影響を考慮に入れねばならな
い。従って、新たな命令がデコードステージ２１０へ入
る場合には、デコードステージ２１０は前の命令のＶＩ
Ｄ−ＰＩＤマッピング及びＶＩＤ−ＰＩＤマッピングに
与える新たな命令の影響を考慮に入れることによって新
たなＶＩＤ−ＰＩＤマッピングを形成する。命令と関連
しているソースレジスタ及び／又はターゲットレジスタ
がＶＩＤからＰＩＤへ変換されると、レジスタスコアボ
ード論理がパイプライン内の異なる命令のソースＰＩＤ
及びターゲットＰＩＤを直接的に比較し、ストール又は
バイパスすることが任意の与えられた命令に対して必要
であるか否かを判別する。これは簡単明瞭なプロセスで
ある。何故ならば、ＰＩＤは常に物理的レジスタに対し
ての絶対的で明瞭な参照だからである。
は全ての先行する命令の影響を考慮に入れねばならな
い。従って、新たな命令がデコードステージ２１０へ入
る場合には、デコードステージ２１０は前の命令のＶＩ
Ｄ−ＰＩＤマッピング及びＶＩＤ−ＰＩＤマッピングに
与える新たな命令の影響を考慮に入れることによって新
たなＶＩＤ−ＰＩＤマッピングを形成する。命令と関連
しているソースレジスタ及び／又はターゲットレジスタ
がＶＩＤからＰＩＤへ変換されると、レジスタスコアボ
ード論理がパイプライン内の異なる命令のソースＰＩＤ
及びターゲットＰＩＤを直接的に比較し、ストール又は
バイパスすることが任意の与えられた命令に対して必要
であるか否かを判別する。これは簡単明瞭なプロセスで
ある。何故ならば、ＰＩＤは常に物理的レジスタに対し
ての絶対的で明瞭な参照だからである。
【００４５】１例として、３個のアーキテクチャ用レジ
スタＡ，Ｂ，Ｃ (即ち、ＶＩＤ)は３個の物理的レジス
タＲ０，Ｒ１，Ｒ２ (即ち、ＰＩＤ)に対してマッピン
グさせることが可能である。従来技術の欄において説明
したサンプルの命令シーケンスの場合には、新たなソー
スレジスタ及びデスティネーションレジスタ及びデコー
ドステージ２１０によって計算された新たなＶＩＤ−Ｐ
ＩＤマッピングは次のようになる。
スタＡ，Ｂ，Ｃ (即ち、ＶＩＤ)は３個の物理的レジス
タＲ０，Ｒ１，Ｒ２ (即ち、ＰＩＤ)に対してマッピン
グさせることが可能である。従来技術の欄において説明
したサンプルの命令シーケンスの場合には、新たなソー
スレジスタ及びデスティネーションレジスタ及びデコー
ドステージ２１０によって計算された新たなＶＩＤ−Ｐ
ＩＤマッピングは次のようになる。
【００４６】［開始マップ］ Ｒ０＝Ａ，Ｒ
１＝Ｂ，Ｒ２＝Ｃ (１) Ｌｏａｄ Ｍｅｍ１，Ｒ２ Ｒ０＝Ｂ，Ｒ１＝
Ｃ，Ｒ２＝Ａ (＝ｍｅｍ１) (２) Ｌｏａｄ Ｍｅｍ２，Ｒ２，Ｒ１ Ｒ０＝Ｃ，
Ｒ１＝Ａ， (＝ｍｅｍ２)，Ｒ２＝Ｂ (＝ｍｅｍ１) (３) Ｉｎｃ Ｒ２ Ｒ０＝Ｃ，Ｒ１＝Ａ， (＝
ｍｅｍ２)，Ｒ２＝Ｂ (＝ｍｅｍ１＋１) 命令１と命令３との間のデータの依存性 (物理的レジス
タＲ２に関し)は、今や、アーキテクチャ用レジスタ名
を物理的レジスタ名で置換させた後に明示的に示され
る。
１＝Ｂ，Ｒ２＝Ｃ (１) Ｌｏａｄ Ｍｅｍ１，Ｒ２ Ｒ０＝Ｂ，Ｒ１＝
Ｃ，Ｒ２＝Ａ (＝ｍｅｍ１) (２) Ｌｏａｄ Ｍｅｍ２，Ｒ２，Ｒ１ Ｒ０＝Ｃ，
Ｒ１＝Ａ， (＝ｍｅｍ２)，Ｒ２＝Ｂ (＝ｍｅｍ１) (３) Ｉｎｃ Ｒ２ Ｒ０＝Ｃ，Ｒ１＝Ａ， (＝
ｍｅｍ２)，Ｒ２＝Ｂ (＝ｍｅｍ１＋１) 命令１と命令３との間のデータの依存性 (物理的レジス
タＲ２に関し)は、今や、アーキテクチャ用レジスタ名
を物理的レジスタ名で置換させた後に明示的に示され
る。
【００４７】デコードステージ２１０におけるＶＩＤ−
ＰＩＤマッピングは、パイプラインフラッシュが発生す
る場合に不正確なものとなる場合がある。このことは、
前の命令の結果に依存して、パイプライン内の幾つかの
命令が投機的に実行される場合に発生する場合がある。
例えば、予測された分岐経路から命令が投機的に実行さ
れ且つその分岐予測が正しくないものである場合には、
投機的に実行された命令の効果は無効にされねばならな
い。部分的に、このことはキャンセルされた命令の効果
を除去するためにデコードステージ２１０におけるＶＩ
Ｄ−ＰＩＤマッピングを補正することが関与する。この
ことが、各命令に対するＶＩＤ−ＰＩＤマッピングが何
故命令自身と共にマッピングレジスタ２５１−２５４を
介して送給されるかの部分的な理由である。実行するた
めの最後の命令に対するマッピングはレジスタスタック
２３０自身の中に格納される。不正確に実行された投機
的な命令がパイプラインからフラッシュされると、最後
の正確に実行された命令と関連するＶＩＤ−ＰＩＤマッ
ピング (それは、未だに、レジスタスタック２３０のマ
ッピングレジスタ内にある)がデコードステージ２１０
用のマッピングレジスタ２５１内に保持されているＶＩ
Ｄ−ＰＩＤマッピング内にコピーされる。
ＰＩＤマッピングは、パイプラインフラッシュが発生す
る場合に不正確なものとなる場合がある。このことは、
前の命令の結果に依存して、パイプライン内の幾つかの
命令が投機的に実行される場合に発生する場合がある。
例えば、予測された分岐経路から命令が投機的に実行さ
れ且つその分岐予測が正しくないものである場合には、
投機的に実行された命令の効果は無効にされねばならな
い。部分的に、このことはキャンセルされた命令の効果
を除去するためにデコードステージ２１０におけるＶＩ
Ｄ−ＰＩＤマッピングを補正することが関与する。この
ことが、各命令に対するＶＩＤ−ＰＩＤマッピングが何
故命令自身と共にマッピングレジスタ２５１−２５４を
介して送給されるかの部分的な理由である。実行するた
めの最後の命令に対するマッピングはレジスタスタック
２３０自身の中に格納される。不正確に実行された投機
的な命令がパイプラインからフラッシュされると、最後
の正確に実行された命令と関連するＶＩＤ−ＰＩＤマッ
ピング (それは、未だに、レジスタスタック２３０のマ
ッピングレジスタ内にある)がデコードステージ２１０
用のマッピングレジスタ２５１内に保持されているＶＩ
Ｄ−ＰＩＤマッピング内にコピーされる。
【００４８】従って、本発明は以下のステップを介して
レジスタスタックを基礎としたパイプライン型プロセッ
サアーキテクチャと関連するデータ依存性問題を解消し
ている。
レジスタスタックを基礎としたパイプライン型プロセッ
サアーキテクチャと関連するデータ依存性問題を解消し
ている。
【００４９】１．パイプライン型のレジスタスタックを
基礎としたマシンの場合には、デコードステージ２１０
が各物理的レジスタの物理的識別子 (ＰＩＤ)と関連す
る仮想識別子 (ＶＩＤ)を使用してどのオンチップの物
理的レジスタがどのアーキテクチャ用 (プログラムが見
ることが可能)レジスタに対してマッピングされている
かを決定する。
基礎としたマシンの場合には、デコードステージ２１０
が各物理的レジスタの物理的識別子 (ＰＩＤ)と関連す
る仮想識別子 (ＶＩＤ)を使用してどのオンチップの物
理的レジスタがどのアーキテクチャ用 (プログラムが見
ることが可能)レジスタに対してマッピングされている
かを決定する。
【００５０】２．デコードステージ２１０はアーキテク
チャ用レジスタ名 (ＶＩＤによって指定されている)を
マッピングレジスタ２５１内の現在のＶＩＤ−ＰＩＤマ
ッピングにおける物理的レジスタ名 (ＰＩＤによって指
定されている)ヘ変換し、それはデコードステージ２１
０を介して流れる各命令で変化する。
チャ用レジスタ名 (ＶＩＤによって指定されている)を
マッピングレジスタ２５１内の現在のＶＩＤ−ＰＩＤマ
ッピングにおける物理的レジスタ名 (ＰＩＤによって指
定されている)ヘ変換し、それはデコードステージ２１
０を介して流れる各命令で変化する。
【００５１】３．各新たな命令がデコードステージ２１
０へ入ると、デコードステージ２１０はアーキテクチャ
用ソース及びターゲットレジスタ名を物理的ソース及び
ターゲットレジスタ名 (ＰＩＤ)で置換させる。デコー
ドステージ２１０は各命令と関蓮するＶＩＤ−ＰＩＤマ
ッピングをマッピングレジスタ２５１−２５４を使用し
て該命令と共にパイプライン下方へ送給する。
０へ入ると、デコードステージ２１０はアーキテクチャ
用ソース及びターゲットレジスタ名を物理的ソース及び
ターゲットレジスタ名 (ＰＩＤ)で置換させる。デコー
ドステージ２１０は各命令と関蓮するＶＩＤ−ＰＩＤマ
ッピングをマッピングレジスタ２５１−２５４を使用し
て該命令と共にパイプライン下方へ送給する。
【００５２】４．パイプラインの各ステージは該パイプ
ライン内の異なる命令のＰＩＤを比較してターゲット依
存性の絶対的なソースを決定し且つストール又はバイパ
スが必要とされるか否かを判別する。
ライン内の異なる命令のＰＩＤを比較してターゲット依
存性の絶対的なソースを決定し且つストール又はバイパ
スが必要とされるか否かを判別する。
【００５３】５．命令パイプラインがフラッシュされて
不正確な投機的に実行された命令をキャンセルすると、
プロセッサ１０６はデコードステージ２１０内のＶＩＤ
−ＰＩＤマッピングを、レジスタスタック２３０と関連
しているマッピングレジスタ２３１内に保持されている
最後に正確に実行された命令のＶＩＤ−ＰＩＤで上書き
することによってデコードステージ２１０内のＶＩＤ−
ＰＩＤマッピングをロールバック即ち後退させる。
不正確な投機的に実行された命令をキャンセルすると、
プロセッサ１０６はデコードステージ２１０内のＶＩＤ
−ＰＩＤマッピングを、レジスタスタック２３０と関連
しているマッピングレジスタ２３１内に保持されている
最後に正確に実行された命令のＶＩＤ−ＰＩＤで上書き
することによってデコードステージ２１０内のＶＩＤ−
ＰＩＤマッピングをロールバック即ち後退させる。
【００５４】図２に例示したように、プロセッサ１０６
はより一般的にはＮステージパイプライン型ＣＰＵとし
て説明することが可能であり、その最終ステージはＮ個
の物理的データレジスタのうちの１つへ結果を書込む。
Ｎ個の物理的データレジスタの各々は物理的識別子 (Ｐ
ＩＤ)によって与えられる固定された物理的レジスタ名
を有しており、且つＶＩＤレジスタ内に保持されている
仮想識別子 (ＶＩＤ)によって与えられる可変のアーキ
テクチャ用レジスタ名を有している。１つのＶＩＤレジ
スタは各物理的データレジスタと関連している。
はより一般的にはＮステージパイプライン型ＣＰＵとし
て説明することが可能であり、その最終ステージはＮ個
の物理的データレジスタのうちの１つへ結果を書込む。
Ｎ個の物理的データレジスタの各々は物理的識別子 (Ｐ
ＩＤ)によって与えられる固定された物理的レジスタ名
を有しており、且つＶＩＤレジスタ内に保持されている
仮想識別子 (ＶＩＤ)によって与えられる可変のアーキ
テクチャ用レジスタ名を有している。１つのＶＩＤレジ
スタは各物理的データレジスタと関連している。
【００５５】プロセッサ１０６は、各命令がアーキテク
チャ用レジスタに対して新たな結果を書込むか又はアー
キテクチャ用レジスタの間で既存の結果を並び替えるか
(例えば、スタックに基づいたアーキテクチャにおい
て)、又はそれらの両方を行うことを可能とする命令セ
ットアーキテクチャ (ＩＳＡ)を使用する。各ステージ
と関連しているアーキテクチャ用レジスタ並び替え (再
配置)メカニズムは、命令が、各物理的データレジスタ
と関連しているＶＩＤレジスタの内容を変化させること
によって、アーキテクチャ用レジスタ間において結果を
物理的ではなく象徴的に並び替え即ち再配置することを
可能とする。このことはレジスタ間において単純にデー
タを並び替え即ち再配置させる動作用の物理的レジスタ
間においてのデータの転送を除去しており、従ってこの
ような転送によって発生するデータの依存性の可能性を
取除いている。
チャ用レジスタに対して新たな結果を書込むか又はアー
キテクチャ用レジスタの間で既存の結果を並び替えるか
(例えば、スタックに基づいたアーキテクチャにおい
て)、又はそれらの両方を行うことを可能とする命令セ
ットアーキテクチャ (ＩＳＡ)を使用する。各ステージ
と関連しているアーキテクチャ用レジスタ並び替え (再
配置)メカニズムは、命令が、各物理的データレジスタ
と関連しているＶＩＤレジスタの内容を変化させること
によって、アーキテクチャ用レジスタ間において結果を
物理的ではなく象徴的に並び替え即ち再配置することを
可能とする。このことはレジスタ間において単純にデー
タを並び替え即ち再配置させる動作用の物理的レジスタ
間においてのデータの転送を除去しており、従ってこの
ような転送によって発生するデータの依存性の可能性を
取除いている。
【００５６】プロセッサ１０６は、又、初期パイプライ
ンステージ (例えば、デコードステージ２１０)と関連
しているアーキテクチャ用レジスタ名 (ＶＩＤ)対物理
的データレジスタ名 (ＰＩＤ)マッピングメカニズムを
有している。ＶＩＤ−ＰＩＤマッピングメカニズムはＶ
ＩＤ−ＰＩＤマッピングテーブルを使用してパイプライ
ンステージへ入るＣＰＵ命令によって使用されるアーキ
テクチャ用レジスタ名 (ＶＩＤ)を物理的レジスタ名
(ＰＩＤ)ヘ変換する。次いで、ＶＩＤ−ＰＩＤマッピン
グメカニズムは、それがパイプラインの終りにある物理
的データレジスタと関連している最終的なＶＩＤフィー
ルドを究極的にアップデートするまで、各その後のパイ
プラインステージに沿ってその命令と関連している発生
されたＶＩＤ−ＰＩＤマッピングを追従する。
ンステージ (例えば、デコードステージ２１０)と関連
しているアーキテクチャ用レジスタ名 (ＶＩＤ)対物理
的データレジスタ名 (ＰＩＤ)マッピングメカニズムを
有している。ＶＩＤ−ＰＩＤマッピングメカニズムはＶ
ＩＤ−ＰＩＤマッピングテーブルを使用してパイプライ
ンステージへ入るＣＰＵ命令によって使用されるアーキ
テクチャ用レジスタ名 (ＶＩＤ)を物理的レジスタ名
(ＰＩＤ)ヘ変換する。次いで、ＶＩＤ−ＰＩＤマッピン
グメカニズムは、それがパイプラインの終りにある物理
的データレジスタと関連している最終的なＶＩＤフィー
ルドを究極的にアップデートするまで、各その後のパイ
プラインステージに沿ってその命令と関連している発生
されたＶＩＤ−ＰＩＤマッピングを追従する。
【００５７】このように、マッピングメカニズムを包含
するパイプラインステージに追従するパイプラインステ
ージ内の命令間のレジスタに基づいたデータ依存性は、
先のパイプラインステージにおける命令によってソース
として使用されたレジスタのＰＩＤを後のパイプライン
ステージにおける命令によってデスティネーションとし
て書かれたレジスタのＰＩＤと直接的に比較することに
よって検知することが可能である。このことはアーキテ
クチャ用レジスタ間において単純にデータを並び替え即
ち再配置させる中間命令によって発生されるような誤っ
た依存性の影響を取除いている。
するパイプラインステージに追従するパイプラインステ
ージ内の命令間のレジスタに基づいたデータ依存性は、
先のパイプラインステージにおける命令によってソース
として使用されたレジスタのＰＩＤを後のパイプライン
ステージにおける命令によってデスティネーションとし
て書かれたレジスタのＰＩＤと直接的に比較することに
よって検知することが可能である。このことはアーキテ
クチャ用レジスタ間において単純にデータを並び替え即
ち再配置させる中間命令によって発生されるような誤っ
た依存性の影響を取除いている。
【００５８】プロセッサ１０６は、又、物理的データレ
ジスタと関連しているＶＩＤレジスタの内容を初期的な
ＶＩＤ−ＰＩＤマッピングメカニズム (例えば、マッピ
ングレジスタ２５１)を包含している早期のパイプライ
ンステージ (例えば、デコードステージ２１０)におけ
るＶＩＤ−ＰＩＤマッピングレジスタ内にコピー (即
ち、パイプラインフラッシュコピー動作)するメカニズ
ムを有している。このことは、パイプラインにおける中
間の命令がそれらの不正確な投機的実行のためにキャン
セルされた場合に、ＶＩＤ−ＰＩＤマッピングを成功裡
に完了された最後の命令のものへリセットさせるために
行われる。
ジスタと関連しているＶＩＤレジスタの内容を初期的な
ＶＩＤ−ＰＩＤマッピングメカニズム (例えば、マッピ
ングレジスタ２５１)を包含している早期のパイプライ
ンステージ (例えば、デコードステージ２１０)におけ
るＶＩＤ−ＰＩＤマッピングレジスタ内にコピー (即
ち、パイプラインフラッシュコピー動作)するメカニズ
ムを有している。このことは、パイプラインにおける中
間の命令がそれらの不正確な投機的実行のためにキャン
セルされた場合に、ＶＩＤ−ＰＩＤマッピングを成功裡
に完了された最後の命令のものへリセットさせるために
行われる。
【００５９】図３はフローチャート３００を示してお
り、それは本発明の１実施例に基づく例示的なパイプラ
イン型プロセッサ１０６の動作を例示している。初期的
には、マッピングレジスタ２５１はデコードステージ２
１０によってデコードされた最後の命令に対するＶＩＤ
−ＰＩＤマッピングデータを包含している。次の命令の
処理は、デコードステージ２１０が命令フェッチステー
ジ２０５から次の命令を受取り且つそれをデコードする
場合に開始する (処理ステップ３０５)。デコードステ
ージ２１０は該新たな命令をデコードし且つ (１)デコ
ードされた新たな命令によって実行中の動作及び (２)
マッピングレジスタ２５１内の古いＶＩＤ−ＰＩＤマッ
ピングデータの２つのファクタに基づいて新たなＶＩＤ
−ＰＩＤマッピングデータを決定する (処理ステップ３
１０)。次いで、デコードステージ２１０はその新たな
ＶＩＤ−ＰＩＤマッピングデータをマッピングレジスタ
２５１内に格納する (処理ステップ３１５)。
り、それは本発明の１実施例に基づく例示的なパイプラ
イン型プロセッサ１０６の動作を例示している。初期的
には、マッピングレジスタ２５１はデコードステージ２
１０によってデコードされた最後の命令に対するＶＩＤ
−ＰＩＤマッピングデータを包含している。次の命令の
処理は、デコードステージ２１０が命令フェッチステー
ジ２０５から次の命令を受取り且つそれをデコードする
場合に開始する (処理ステップ３０５)。デコードステ
ージ２１０は該新たな命令をデコードし且つ (１)デコ
ードされた新たな命令によって実行中の動作及び (２)
マッピングレジスタ２５１内の古いＶＩＤ−ＰＩＤマッ
ピングデータの２つのファクタに基づいて新たなＶＩＤ
−ＰＩＤマッピングデータを決定する (処理ステップ３
１０)。次いで、デコードステージ２１０はその新たな
ＶＩＤ−ＰＩＤマッピングデータをマッピングレジスタ
２５１内に格納する (処理ステップ３１５)。
【００６０】その新たなデコードされた命令はデコード
ステージ２５０からオペランドフェッチステージ２１５
内ヘシフトされ、且つ新たなＶＩＤ−ＰＩＤマッピング
データはマッピングレジスタ２５１からマッピングレジ
スタ２５２へシフトされる (処理ステップ３２０)。デ
コードされた命令がオペランドフェッチステージ２１５
から実行ステージ２２０へ、次いでライトバックステー
ジ２２５へシフトされるにつれて、該新たな命令の処理
が継続して行われる。同時に、該新たな命令と関連して
いるＶＩＤ−ＰＩＤマッピングデータはマッピングレジ
スタ２５２からマッピングレジスタ２５３へ、次いでマ
ッピングレジスタ２５４へシフトされる(処理ステップ
３２５)。分岐予測エラーが発生しない場合には (又
は、分岐予測が該新たな命令と関連していない場合に
は)、ライトバックステージ２２５が、マッピングレジ
スタ２５４からレジスタスタック２３０におけるマッピ
ングレジスタ２３１へＶＩＤ−ＰＩＤマッピングデータ
を書込む (処理ステップ３３０)。分岐予測エラーが発
生した場合には、プロセッサ１０６はマッピングレジス
タ２３１からの最後に正確に実行された命令のＶＩＤ−
ＰＩＤマッピングデータをマッピングレジスタ２５１へ
転送し且つ命令パイプライン内にある係属中の命令をフ
ラッシュする (処理ステップ３３５)。
ステージ２５０からオペランドフェッチステージ２１５
内ヘシフトされ、且つ新たなＶＩＤ−ＰＩＤマッピング
データはマッピングレジスタ２５１からマッピングレジ
スタ２５２へシフトされる (処理ステップ３２０)。デ
コードされた命令がオペランドフェッチステージ２１５
から実行ステージ２２０へ、次いでライトバックステー
ジ２２５へシフトされるにつれて、該新たな命令の処理
が継続して行われる。同時に、該新たな命令と関連して
いるＶＩＤ−ＰＩＤマッピングデータはマッピングレジ
スタ２５２からマッピングレジスタ２５３へ、次いでマ
ッピングレジスタ２５４へシフトされる(処理ステップ
３２５)。分岐予測エラーが発生しない場合には (又
は、分岐予測が該新たな命令と関連していない場合に
は)、ライトバックステージ２２５が、マッピングレジ
スタ２５４からレジスタスタック２３０におけるマッピ
ングレジスタ２３１へＶＩＤ−ＰＩＤマッピングデータ
を書込む (処理ステップ３３０)。分岐予測エラーが発
生した場合には、プロセッサ１０６はマッピングレジス
タ２３１からの最後に正確に実行された命令のＶＩＤ−
ＰＩＤマッピングデータをマッピングレジスタ２５１へ
転送し且つ命令パイプライン内にある係属中の命令をフ
ラッシュする (処理ステップ３３５)。
【００６１】本発明は従来技術と比較して多数の利点を
有している。単一トランスレーション (翻訳)ステージ
の後に、全てのレジスタ名が固定された物理的レジスタ
名へ変換されるので、各命令のソースオペランド及びデ
スティネーションオペランド及び命令間の依存性を決定
することが簡単である。更に、ＶＩＤ−ＰＩＤレジスタ
マッピングを実施するために単一トランスレーションス
テージを使用することは、単に物理的レジスタ名を使用
して、全てのその他のパイプラインステージが従来の態
様でオンチップレジスタを取扱うことを意味している。
このことは、従来のスタックに基づかないプロセッサ用
の既存のマイクロアーキテクチャ又はマイクロアーキテ
クチャ概念をレジスタスタックに基づいたマシンにおい
て使用するために適合させることを容易なものとさせ、
従って従来のマイクロアーキテクチャ革新の全ての利点
を得ることを可能としている。
有している。単一トランスレーション (翻訳)ステージ
の後に、全てのレジスタ名が固定された物理的レジスタ
名へ変換されるので、各命令のソースオペランド及びデ
スティネーションオペランド及び命令間の依存性を決定
することが簡単である。更に、ＶＩＤ−ＰＩＤレジスタ
マッピングを実施するために単一トランスレーションス
テージを使用することは、単に物理的レジスタ名を使用
して、全てのその他のパイプラインステージが従来の態
様でオンチップレジスタを取扱うことを意味している。
このことは、従来のスタックに基づかないプロセッサ用
の既存のマイクロアーキテクチャ又はマイクロアーキテ
クチャ概念をレジスタスタックに基づいたマシンにおい
て使用するために適合させることを容易なものとさせ、
従って従来のマイクロアーキテクチャ革新の全ての利点
を得ることを可能としている。
【００６２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の原理に基づくレジスタスタックに基
づいたパイプライン型プロセッサを包含する例示的な処
理システム、即ちパソコンを示した概略斜視図。
づいたパイプライン型プロセッサを包含する例示的な処
理システム、即ちパソコンを示した概略斜視図。
【図２】 本発明の１実施例に基づく例示的なパイプラ
イン型プロセッサをより詳細に示した概略図。
イン型プロセッサをより詳細に示した概略図。
【図３】 本発明の１実施例に基づく例示的なパイプラ
イン型プロセッサの動作を示したフローチャート。
イン型プロセッサの動作を示したフローチャート。
１００ パソコン １０１ シャシー １０２ モニタ １０３ キーボード １０４ フロッピィディスクドライブ １０５ ハードディスクドライブ １０６ レジスタスタックに基づいたパイプライン型プ
ロセッサ ２０５ 命令フェッチステージ ２１０ デコードステージ ２１５ オペランドフェッチステージ ２２０ 実行ステージ ２２５ ライトバックステージ ２３０ レジスタスタック ２３５ 命令キャッシュ ２４０ データキャッシュ ２５１−２５４ マッピングレジスタ
ロセッサ ２０５ 命令フェッチステージ ２１０ デコードステージ ２１５ オペランドフェッチステージ ２２０ 実行ステージ ２２５ ライトバックステージ ２３０ レジスタスタック ２３５ 命令キャッシュ ２４０ データキャッシュ ２５１−２５４ マッピングレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニコラス ジェイ． リチャードソン アメリカ合衆国， カリフォルニア 92109， サン ディエゴ， アーチャー ストリート 740 (72)発明者 ルン ビン ホワン アメリカ合衆国， カリフォルニア 92130， サン ディエゴ， ウィローミ ア レーン 5620 Ｆターム(参考） 5B013 CC01
Claims (25)
- 【請求項１】 データプロセッサにおいて、 データプロセッサによって実行される命令によって必要
とされるオペランドを格納することが可能な複数個のア
ーキテクチャ用レジスタを具備しているレジスタスタッ
ク、 Ｎ個の処理ステージを有しており、前記Ｎ個の処理ステ
ージの各々が命令実行パイプラインによって実行中の係
属中の命令と関連している複数個の実行ステップのうち
の１つを実施することが可能である命令実行パイプライ
ン、 前記Ｎ個の処理ステージのうちの少なくとも１つと関連
している少なくとも１個のマッピングレジスタであっ
て、前記係属中の命令によってアクセスされたアーキテ
クチャ用スタックレジスタと関連する物理的レジスタを
決定するために使用することが可能なマッピングデータ
を格納することが可能な少なくとも１個のマッピングレ
ジスタ、を有していることを特徴とするデータプロセッ
サ。 - 【請求項２】 請求項１において、前記マッピングデー
タが前記物理的レジスタを識別する物理的識別子コード
を有していることを特徴とするデータプロセサ。 - 【請求項３】 請求項２において、前記マッピングデー
タが前記アーキテクチャ用レジスタを識別する仮想識別
子を有していることを特徴とするデータプロセッサ。 - 【請求項４】 請求項３において、前記物理的レジスタ
が、 (１)前記係属中の命令によって検索されるべき第
一オペランドを包含しているソースレジスタ、（２）前
記第一オペランドが前記係属中の命令によって格納され
るべきターゲットレジスタのうちの１つであることを特
徴とするデータプロセッサ。 - 【請求項５】 請求項１において、前記少なくとも１個
のマッピングレジスタが、前記Ｎ個の処理ステージのう
ちの第一ステージと関連する第一マッピングレジスタ、
及び前記Ｎ個の処理ステージのうちの第二ステージと関
連する第二マッピングレジスタを有していることを特徴
とするデータプロセッサ。 - 【請求項６】 請求項５において、前記第一マッピング
レジスタが前記第一処理ステージにおいて処理中の第一
命令によってアクセスされる第一アーキテクチャ用スタ
ックレジスタと関連する第一物理的レジスタを決定する
ために使用することが可能な第一マッピングデータを格
納することが可能であり、前記第二マッピングレジスタ
が前記第二処理ステージにおいて処理中の第二命令によ
ってアクセスされる第二アーキテクチャ用スタックレジ
スタと関連する第二物理的レジスタを決定するために使
用することが可能な第二マッピングデータを格納するこ
とが可能であることを特徴とするデータプロセッサ。 - 【請求項７】 請求項６において、前記第一マッピング
レジスタが、前記第一命令が前記第一処理ステージから
前記第二処理ステージへ転送される場合に、前記第一マ
ッピングデータを前記第二マッピングレジスタへ転送す
ることが可能であることを特徴とするデータプロセッ
サ。 - 【請求項８】 請求項７において、更に、最後に実行さ
れた命令によってアクセスされる第三アーキテクチャ用
スタックレジスタと関連する第三物理的レジスタを決定
するために使用することが可能な第三マッピングデータ
を格納することが可能な前記第三レジスタスタックと関
連する第三マッピングレジスタを有していることを特徴
とするデータプロセッサ。 - 【請求項９】 請求項８において、前記第三マッピング
データを前記第三マッピングレジスタから前記第一マッ
ピングレジスタ及び前記第二マッピングレジスタのうち
の少なくとも１つへ転送させることが可能であることを
特徴とするデータプロセッサ。 - 【請求項１０】 処理システムにおいて、 ユーザからの入力を受取ることが可能な少なくとも１個
のユーザ入力／出力装置、 ユーザに対して画像を表示することが可能なモニタ、 ユーザデータ及び実行可能なプログラムを格納すること
が可能なメモリ、 データプロセッサ、 を有しており、前記データプロセッサが、 前記データプロセッサによって実行される命令によって
必要とされるオペランドを格納することが可能な複数個
のアーキテクチャ用レジスタを具備しているレジスタス
タック、 Ｎ個の処理ステージを具備している命令実行パイプライ
ンであって、前記Ｎ個の処理ステージの各々が前記命令
実行パイプラインによって実行中の係属中の命令と関連
する複数個の実行ステップのうちの１つを実施すること
が可能である命令実行パイプライン、 前記Ｎ個の処理ステージのうちの少なくとも１つと関連
している少なくとも１個のマッピングレジスタであっ
て、前記係属中の命令によってアクセスされたアーキテ
クチャ用スタックレジスタと関連する物理的レジスタを
決定するために使用することが可能なマッピングデータ
を格納することが可能である少なくとも１個のマッピン
グレジスタ、 を有していることを特徴とする処理システム。 - 【請求項１１】 請求項１０において、前記マッピング
データが前記物理的レジスタを識別する物理的識別子コ
ードを有していることを特徴とする処理システム。 - 【請求項１２】 請求項１１において、前記マッピング
データが前記アーキテクチャ用レジスタを識別する仮想
識別子を有していることを特徴とする処理システム。 - 【請求項１３】 請求項１２において、前記物理的レジ
スタが、（１）前記係属中の命令によって検索されるべ
き第一オペランドを包含しているソースレジスタ及び
（２）前記係属中の命令によって前記第一オペランドを
格納すべきターゲットレジスタのうちの１つであること
を特徴とする処理システム。 - 【請求項１４】 請求項１０において、前記少なくとも
１個のマッピングレジスタが、前記Ｎ個の処理ステージ
のうちの第一ステージと関連している第一マッピングレ
ジスタ、及び前記Ｎ個の処理ステージのうちの第二ステ
ージと関連している第二マッピングレジスタを有してい
ることを特徴とする処理システム。 - 【請求項１５】 請求項１４において、前記第一マッピ
ングレジスタが前記第一処理ステージで処理中の第一命
令によってアクセスされる第一アーキテクチャ用スタッ
クレジスタと関連している第一物理的レジスタを決定す
るために使用することが可能な第一マッピングデータを
格納することが可能であり、且つ前記第二マッピングレ
ジスタが前記第二処理ステージにおいて処理中の第二命
令によってアクセスされる第二アーキテクチャ用スタッ
クレジスタと関連している第二物理的レジスタを決定す
るために使用することが可能な第二マッピングデータを
格納することが可能であることを特徴とする処理システ
ム。 - 【請求項１６】 請求項１５において、前記第一命令が
前記第一処理ステージから前記第二処理ステージへ転送
される場合に、前記第一マッピングレジスタが前記第一
マッピングデータを前記第二マッピングレジスタへ転送
することが可能であることを特徴とする処理システム。 - 【請求項１７】 請求項１６において、前記データプロ
セッサが、更に、最後に実行された命令によってアクセ
スされる第三アーキテクチャ用スタックレジスタと関連
している第三物理的レジスタを決定するために使用する
ことが可能な第三マッピングデータを格納することが可
能な前記レジスタスタックと関連している第三マッピン
グレジスタを有していることを特徴とする処理システ
ム。 - 【請求項１８】 請求項１７において、前記データプロ
セッサが、前記第三マッピングデータを前記第三マッピ
ングレジスタから前記第一マッピングレジスタ及び前記
第二マッピングレジスタのうちの少なくとも１つへ転送
することが可能であることを特徴とする処理システム。 - 【請求項１９】 データプロセッサによって実行される
命令によって必要とされるオペランドを格納することが
可能なレジスタスタックにおいて配列されている複数個
のアーキテクチャ用レジスタと、Ｎ個の処理ステージを
具備している命令実行パイプラインであって前記Ｎ個の
処理ステージの各々が前記命令実行パイプラインによっ
て実行中の係属中の命令と関連する複数個の実行ステッ
プのうちの１つを実施することが可能な命令実行パイプ
ラインとを有しているデータプロセッサにおいて使用す
るために、前記命令の間でのデータ依存性を取扱う方法
において、 第一命令を検索し且つデコードし、 前記第一命令によってアクセスされたアーキテクチャ用
スタックレジスタと関連する物理的レジスタを決定する
ために使用することが可能な第一マッピングデータを決
定し、 前記Ｎ個の処理ステージのうちの第一ステージと関連す
る第一マッピングレジスタ内に前記第一マッピングデー
タを格納する、上記各ステップを有していることを特徴
とする方法。 - 【請求項２０】 請求項１９において、前記前記第一マ
ッピングデータが前記物理的レジスタを識別する物理的
識別子コードを有していることを特徴とする方法。 - 【請求項２１】 請求項２０において、前記第一マッピ
ングデータが前記アーキテクチャ用レジスタを識別する
仮想識別子を有していることを特徴とする方法。 - 【請求項２２】 請求項２１において、前記決定するス
テップが、前にフェッチした命令と関連する、前のマッ
ピングデータ及び前記レジスタスタックに影響を与える
前記第一命令によって実施された動作に基づいて前記第
一マッピングデータを決定するステップを有しているこ
とを特徴とする方法。 - 【請求項２３】 データプロセッサにおいて、 Ｎ個の物理的データレジスタを具備しているレジスタス
タックであって、前記Ｎ個の物理的データレジスタの各
々が物理的識別子 (ＰＩＤ)によって与えられた固定し
た物理的レジスタ名と仮想識別子 (ＶＩＤ)によって与
えられた可変アーキテクチャ用レジスタ名とを具備して
おり、前記ＶＩＤは前記Ｎ個の物理的データレジスタの
前記各々と関連しているＶＩＤレジスタ内に格納される
レジスタスタック、 前記Ｎ個の物理的データレジスタのうちの１つへ結果を
書込むことが可能な最終ステージを具備しているＮステ
ージパイプライン型中央処理装置 (ＣＰＵ)であって、
各命令が新たな結果のアーキテクチャ用レジスタへの書
込及び既存の結果のアーキテクチャ用レジスタ間での並
び替えのうちの少なくとも１つを可能とさせる命令セッ
トアーキテクチャ (ＩＳＡ)を具備しているＣＰＵ、 第一物理的データレジスタと関連する第一ＶＩＤレジス
タ内のデータ値を修正することによって、前記第一物理
的データレジスタと関連する第一アーキテクチャ用レジ
スタ及び第二物理的データレジスタと関連する第二アー
キテクチャ用レジスタとの間で命令が仮想的に結果を並
び替えることを可能とするアーキテクチャ用レジスタ並
び替えメカニズム、を有していることを特徴とするデー
タプロセッサ。 - 【請求項２４】 請求項２３において、更に、 前記第一パイプラインステージに入る第一ＣＰＵ命令に
よって使用されているアーキテクチャ用レジスタ名を物
理的レジスタ名へ変換する第一パイプラインステージと
関連するＶＩＤ−ＰＩＤマッピングレジスタ、 を有しており、前記データプロセッサは、その後のパイ
プラインステージを介しての前記第一ＣＰＵ命令と関連
する発生されたＶＩＤ−ＰＩＤマッピングを追従し、且
つその後のパイプラインステージにおける命令間のレジ
スタに基づいたデータの依存性が先のパイプラインステ
ージにおける命令によって使用されたソースレジスタの
ＰＩＤを後のパイプラインステージにおける命令によっ
て書込まれたデスティネーションレジスタのＰＩＤと比
較することによって検知されることを特徴とするデータ
プロセッサ。 - 【請求項２５】 請求項２４において、更に、 前記ＶＩＤ−ＰＩＤマッピングを最後に成功裡に完了し
た命令と関連する値へリセットさせるために前記物理的
データレジスタと関連するＶＩＤレジスタの内容を前記
第一パイプラインステージと関連する前記ＶＩＤ−ＰＩ
Ｄマッピングレジスタ内にコピーすることが可能な装
置、を有していることを特徴とするデータプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/561241 | 2000-04-28 | ||
| US09/561,241 US7496734B1 (en) | 2000-04-28 | 2000-04-28 | System and method for handling register dependency in a stack-based pipelined processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001356905A true JP2001356905A (ja) | 2001-12-26 |
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Family Applications (1)
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|---|---|---|---|
| JP2001130880A Pending JP2001356905A (ja) | 2000-04-28 | 2001-04-27 | スタックに基づいたパイプライン型プロセッサにおけるレジスタ依存性を取扱うシステム及び方法 |
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| Country | Link |
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| JP (1) | JP2001356905A (ja) |
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- 2001-04-26 EP EP01303827A patent/EP1150203A3/en active Pending
- 2001-04-27 JP JP2001130880A patent/JP2001356905A/ja active Pending
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