JP2001356739A - Display device and drive method therefor - Google Patents
Display device and drive method thereforInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、表示装置およびそ
の駆動方法に関し、特にいわゆるドットライン反転駆動
方式のアクティブマトリクス型表示装置およびその駆動
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a method of driving the same, and more particularly, to a so-called dot line inversion driving type active matrix type display device and a method of driving the same.
【0002】[0002]
【従来の技術】画素が行列状に配置されてなる表示装
置、例えばアクティブマトリクス型液晶表示装置(LC
D;liquid crystal display)において、その駆動方式
として、各画素を1ライン(1行)ごとに画素単位で順
次駆動する点順次駆動方式が知られている。また、この
点順次駆動方式として、1H反転駆動方式やドット反転
駆動方式がある。2. Description of the Related Art A display device in which pixels are arranged in a matrix, for example, an active matrix type liquid crystal display device (LC)
D; liquid crystal display), as a driving method, a dot-sequential driving method in which each pixel is sequentially driven in units of one line (one line) is known. As the dot sequential driving method, there are a 1H inversion driving method and a dot inversion driving method.
【0003】1H反転駆動方式では、映像信号を書き込
む際に、各画素に所定の直流電圧をコモン電圧Vcom
として供給するライン(以下、Csラインと称す)に左
右の画素間で抵抗分が存在し、さらにCsラインと信号
ラインとの間に寄生容量が存在することから、これらに
起因してCsラインやゲートラインに映像信号が飛び込
み、Csラインの電位が映像信号と同極性の方向にゆれ
るため、横方向のクロストークが顕著になったり、ある
いはシェーディング不良を引き起こし、画質が大きく損
なわれる。In the 1H inversion driving method, when a video signal is written, a predetermined DC voltage is applied to each pixel by a common voltage Vcom.
(Hereinafter referred to as Cs line), there is a resistance between the left and right pixels, and there is a parasitic capacitance between the Cs line and the signal line. Since the video signal jumps into the gate line and the potential of the Cs line fluctuates in the direction of the same polarity as the video signal, crosstalk in the horizontal direction becomes remarkable, or shading failure occurs, and the image quality is greatly impaired.
【0004】また、画素が画素情報を1フィールド期間
保持している間に、信号ラインの電位が1H(Hは水平
走査期間)ごとにゆれる。ここで、1H反転駆動方式の
場合は、隣り合う左右の画素に書き込まれる映像信号の
極性が同じであることから、信号ラインの電位のゆれが
大きくなり、この電位のゆれが画素トランジスタのソー
ス/ドレインカップリングによって画素に飛び込むた
め、縦方向のクロストークが顕著になり、画質不良の要
因となる。Further, while the pixel holds the pixel information for one field period, the potential of the signal line fluctuates every 1H (H is a horizontal scanning period). Here, in the case of the 1H inversion driving method, since the polarities of the video signals written to the adjacent left and right pixels are the same, the fluctuation of the potential of the signal line becomes large. Since the pixel jumps into the pixel due to the drain coupling, crosstalk in the vertical direction becomes remarkable, which causes a poor image quality.
【0005】一方、ドット反転駆動方式では、隣り合う
左右の画素に映像信号が同時に逆極性で書き込まれるこ
とから、Csラインやゲートラインの信号ラインの電位
のゆれが隣り合う画素間でキャンセルされるため、1H
反転駆動方式での画質不良の問題については解消でき
る。しかしながら、その反面、隣り合う左右の画素に書
き込まれる映像信号の極性が異なることから、隣り合う
画素の電界の影響を受けるため、画素の開口部の隅にド
メイン(光抜け領域)が発生する。その結果、画素の開
口率が低下し、透過率を落とすことになるため、コント
ラストの低下を招く。On the other hand, in the dot inversion driving method, since the video signal is simultaneously written to the adjacent left and right pixels with the opposite polarity, the fluctuation in the potential of the Cs line and the gate line signal line is canceled between the adjacent pixels. Therefore, 1H
The problem of poor image quality in the inversion driving method can be solved. However, on the other hand, since the polarities of the video signals written to the adjacent left and right pixels are different, they are affected by the electric field of the adjacent pixels, so that a domain (light leakage area) is generated at the corner of the opening of the pixel. As a result, the aperture ratio of the pixel is reduced, and the transmittance is reduced, so that the contrast is reduced.
【0006】[0006]
【発明が解決しようとする課題】これに対して、映像信
号を書き込んだ後の画素配列において、画素の極性が隣
り合う左右の画素で同極性となり、かつ上下の画素で逆
極性となるように、隣り合う画素列間で奇数行離れた2
行、例えば上下の2行の画素に互いに逆極性の映像信号
を同時に書き込む駆動方式が提案されている。以下、こ
の駆動方式をドットライン反転駆動方式と呼称する。On the other hand, in the pixel array after the video signal has been written, the polarities of the pixels are set so that adjacent right and left pixels have the same polarity and upper and lower pixels have the opposite polarity. , An odd number of rows 2 apart between adjacent pixel columns
A driving method has been proposed in which video signals of opposite polarities are simultaneously written to pixels in a row, for example, upper and lower two rows. Hereinafter, this driving method is referred to as a dot line inversion driving method.
【0007】このドットライン反転駆動方式では、ドッ
ト反転駆動方式の場合と同様に、隣り合う信号ラインに
は互いに逆極性の映像信号が与えられるとともに、映像
信号を書き込んだ後の画素配列において、画素の極性が
1H反転駆動方式の場合と同様に、隣り合う左右の画素
で同極性となるため、画素の開口率を低下させることな
く、横方向のクロストークやシェーディング等の画質不
良を改善できることになる。In this dot line inversion driving method, similarly to the case of the dot inversion driving method, adjacent signal lines are supplied with video signals of opposite polarities, and the pixel arrangement in the pixel array after the video signal is written. As in the case of the 1H inversion driving method, the left and right pixels have the same polarity, so that it is possible to improve image quality defects such as horizontal crosstalk and shading without reducing the aperture ratio of the pixels. Become.
【0008】ところで、ドットライン反転駆動方式にお
いて、画面の上から下へ走査するいわゆるダウンスキャ
ンでは、図7に示すように、ある1Hにてゲートライン
101-1が共通な画素1−1,2−2,1−3,2−4
にH−L−H−L(ここで、Hは基準電位よりも高い電
位の映像信号を、Lは基準電位よりも低い電位の映像信
号を表している)と書き込んだ後、次の1Hにおいて画
素2−1,3−2,2−3,3−4にL−H−L−Hと
書き込むことになる。In the so-called down scan in which the screen is scanned from the top to the bottom in the dot line inversion driving method, as shown in FIG. 7, the pixels 1-1 and 1-2 share the gate line 101-1 at a certain 1H. −2, 1-3, 2-4
(Where H represents a video signal having a potential higher than the reference potential, and L represents a video signal having a potential lower than the reference potential), and in the next 1H LHLH is written to the pixels 2-1, 3-2, 2-3, 3-4.
【0009】このとき、例えば画素2−1,2−3の画
素電位は、1フィールド期間保持していた前の画素電位
であるHからLへ変化する。この画素電位の変化によ
り、隣り合う画素の透明導電膜ITO(Indium Tin Oxid
e)を介して画素2−2,2−4に対してカップリングが
入る。このカップリングはマイナスのカップリングであ
り、このマイナスのカップリングによってLを保持して
いる画素2−2,2−4の電位は低くなる。これによ
り、画素に共通に与えられるコモン電圧Vcomとの電
位差が広がるため画素2−2,2−4が黒く(濃度が濃
く)なる。At this time, for example, the pixel potentials of the pixels 2-1 and 2-3 change from H, which is the previous pixel potential held for one field period, to L. The change in the pixel potential causes the transparent conductive film ITO (Indium Tin Oxid
Coupling enters the pixels 2-2 and 2-4 via e). This coupling is a minus coupling, and the potential of the pixels 2-2 and 2-4 holding L is lowered by the minus coupling. As a result, the potential difference from the common voltage Vcom commonly applied to the pixels increases, so that the pixels 2-2 and 2-4 become black (high density).
【0010】同様に、次の1Hには画素3−1,3−3
の画素電位が1フィールド期間保持していた前の画素電
位であるLからHへ変化するので、隣り合う画素3−
2,3−4へはプラスのカップリングが入る。これによ
り、Hを保持している画素3−2,3−4の画素電位が
高くなり、コモン電圧Vcomとの電位差が広がるため
画素3−2,3−4が黒くなる。Similarly, the next 1H includes the pixels 3-1 and 3-3.
Changes from L, which is the previous pixel potential held for one field period, to H, so that the adjacent pixel 3-
A positive coupling enters 2,3-4. As a result, the pixel potentials of the pixels 3-2 and 3-4 holding H increase, and the potential difference from the common voltage Vcom increases, so that the pixels 3-2 and 3-4 become black.
【0011】すなわち、ドットライン反転駆動方式にお
けるダウンスキャン時には、odd(奇数)列の画素と
even(偶数)列の画素とで色の濃さが変わってしま
い、その結果、この濃度差が表示画面上において縦スジ
(以下、これをodd-evenスジと称す)として見
えてしまうことになる。That is, at the time of down scan in the dot line inversion driving method, the color density of the pixels in the odd (odd) columns and the pixels in the even (even) columns changes, and as a result, this density difference is displayed on the display screen. It will be seen as a vertical streak (hereinafter referred to as an odd-even streak) above.
【0012】同様に考えると、画面の下から上へ走査す
るいわゆるアップスキャンでは、図8に示すように、ダ
ウンスキャンとは逆にeven列の画素からodd列の
画素に対してカップリングが入り、odd列の画素がe
ven列の画素に比べて黒くなる。このように、ドット
ライン反転駆動方式では、スキャン時にodd-eve
nスジが発生し、しかもそのスキャン方向によってod
d列とeven列とで色の濃度が反転してしまう。Similarly, in the so-called up scan in which the screen is scanned from the bottom to the top, as shown in FIG. 8, contrary to the down scan, coupling is performed from the pixels in the even column to the pixels in the odd column. , The pixel in the odd column is e
It becomes black compared to the pixels in the ven column. As described above, in the dot line inversion driving method, the odd-even during scanning is used.
n streaks occur and, depending on the scan direction, od
The color density is inverted between the d-th row and the even-row.
【0013】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ドットライン反転駆
動方式において、ダウン/アップスキャン時における画
素電位の変化に起因するodd-evenスジの発生を
抑えた表示装置およびその駆動方法を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide an odd-line streak caused by a change in pixel potential during down / up scan in a dot line inversion drive system. It is an object of the present invention to provide a display device in which generation is suppressed and a driving method thereof.
【0014】[0014]
【課題を解決するための手段】本発明による表示装置
は、画素が行列状に配置され、各画素列ごとに信号ライ
ンが配線されるとともに、隣り合う画素列間で奇数行離
れた2行を単位としてゲートラインが配線されてなる画
素部と、この画素部の各画素に対して本来の映像信号の
書き込みタイミングでのパルスとそれよりも水平走査期
間の偶数倍の時間だけ早いタイミングでのパルスとの2
連の走査パルスを順次発生してゲートラインに与える第
1の駆動手段と、この第1の駆動手段から2連の走査パ
ルスが与えられたゲートラインに接続されて隣り合う画
素に対して信号ラインを通して逆極性の映像信号を順次
供給する第2の駆動手段とを備えた構成となっている。According to the display device of the present invention, pixels are arranged in a matrix, signal lines are wired for each pixel column, and two rows separated by an odd number of rows between adjacent pixel columns. A pixel portion in which a gate line is wired as a unit, and a pulse at a timing at which an original video signal is written to each pixel of the pixel portion and a pulse at a timing earlier by an even multiple of the horizontal scanning period than that. With 2
A first driving means for sequentially generating a series of scanning pulses and applying the same to a gate line; and a signal line connected to a gate line to which two series of scanning pulses are applied from the first driving means for adjacent pixels. And second driving means for sequentially supplying video signals of opposite polarities through the second driving means.
【0015】上記構成の表示装置において、垂直走査時
に、第1の駆動手段から2連の走査パルスが順次出力さ
れ、画素部のゲートラインに順に与えられることで、あ
るラインの1つの画素に対して先ず1つ目のパルスのタ
イミングでこの画素に本来書き込むべき映像信号と同極
性の映像信号が、第2の駆動手段から信号ラインを通し
て書き込まれる。その後、2つのパルスのタイミングで
本来の映像信号が、第2の駆動手段から信号ラインを通
して書き込まれる。このとき、その画素には同極性の映
像信号があらかじめ書き込まれているので、当該画素に
おける画素電位の変化が抑えられる。In the display device having the above-described configuration, at the time of vertical scanning, two scanning pulses are sequentially output from the first driving means and sequentially applied to the gate lines of the pixel portion, so that one pixel on a certain line is supplied to one pixel. First, at the timing of the first pulse, a video signal having the same polarity as the video signal to be originally written to this pixel is written from the second driving means through a signal line. Thereafter, an original video signal is written from the second drive unit through the signal line at the timing of two pulses. At this time, since a video signal of the same polarity is written in the pixel in advance, a change in the pixel potential in the pixel is suppressed.
【0016】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0017】図1は、本発明に係るドットライン反転駆
動方式のアクティブマトリクス型液晶表示装置の構成例
を示す回路図である。ここでは、図面の簡略化のため
に、6行4列の画素配列の場合を例に採って示してい
る。なお、1行目と6行目については、画素を1列おき
に配置し、また映像信号を書き込まず、特定の色信号、
例えば黒信号を書き込むダミーの画素配列となってい
る。FIG. 1 is a circuit diagram showing a configuration example of an active matrix type liquid crystal display device of a dot line inversion drive system according to the present invention. Here, for simplification of the drawing, a case of a pixel array of 6 rows and 4 columns is shown as an example. In the first and sixth rows, pixels are arranged every other column, and no video signal is written.
For example, it is a dummy pixel array for writing a black signal.
【0018】図1において、6行×4列分の画素11が
行列状に配置されている。ただし、1行目については奇
数列の画素のみが、6行目については偶数列の画素のみ
がダミー画素としてそれぞれ配置されている。画素11
の各々は、画素トランジスタである薄膜トランジスタT
FTと、この薄膜トランジスタTFTのドレイン電極に
画素電極が接続された液晶セルLCと、薄膜トランジス
タTFTのドレイン電極に一方の電極が接続された保持
容量Csとから構成されている。In FIG. 1, pixels 11 of 6 rows × 4 columns are arranged in a matrix. However, only pixels in odd columns are arranged as dummy pixels in the first row, and pixels in even columns are arranged as dummy pixels in the sixth row. Pixel 11
Are thin film transistors T, which are pixel transistors.
FT, a liquid crystal cell LC in which a pixel electrode is connected to a drain electrode of the thin film transistor TFT, and a storage capacitor Cs in which one electrode is connected to a drain electrode of the thin film transistor TFT.
【0019】これら画素11の各々に対して、信号ライ
ン12-1〜12-4が各列ごとにその画素配列方向に沿っ
て配線されている。一方、ゲートライン13-1〜13-5
は、各行ごとにその画素配列方向に沿ってではなく、奇
数行離れた2ライン、例えば上下2ライン(上下2行)
を単位としてその2行の画素間で蛇行して配線されてい
る。For each of these pixels 11, signal lines 12-1 to 12-4 are wired for each column along the pixel arrangement direction. On the other hand, the gate lines 13-1 to 13-5
Is not two lines apart from each other in the pixel arrangement direction, but two lines separated by an odd number of lines, for example, upper and lower two lines (upper and lower two lines)
Are wired in a meandering manner between the pixels in the two rows.
【0020】具体的には、ゲートライン13-1は、1行
1列目、2行2列目、1行3列目、2行4列目の各画素
に対して配線されている。ゲートライン13-2は、2行
1列目、3行2列目、2行3列目、3行4列目の各画素
に対して配線されている。ゲートライン13-3,13-
4,13-5についても同様にして、上下2ラインの画素
間で蛇行して配線されている。Specifically, the gate line 13-1 is wired to each pixel in the first row, first column, second row, second column, first row, third column, and second row, fourth column. The gate line 13-2 is wired to each pixel in the second row and first column, the third row and second column, the second row and third column, and the third row and fourth column. Gate lines 13-3, 13-
Similarly, wirings 4 and 13-5 are wired in a meandering manner between the upper and lower two pixels.
【0021】画素11の各々において、薄膜トランジス
タTFTのソース電極(または、ドレイン電極)は、対
応する信号ライン12-1〜12-4に各々接続されてい
る。また、液晶セルLCの対向電極および保持容量Cs
の他方の電極は、各画素間で共通にCsライン14に接
続されている。このCsライン14には、所定の直流電
圧がコモン電圧Vcomとして与えられる。In each of the pixels 11, the source electrode (or drain electrode) of the thin film transistor TFT is connected to the corresponding signal line 12-1 to 12-4, respectively. Further, the counter electrode of the liquid crystal cell LC and the storage capacitor Cs
The other electrode is commonly connected to the Cs line 14 between the pixels. A predetermined DC voltage is applied to the Cs line 14 as a common voltage Vcom.
【0022】また、ゲートライン13-1〜13-5に対し
ての接続関係は次のようになっている。すなわち、奇数
列(1列,3列)については、各行(1行目〜5行目)
ごとに対応する行のゲートライン13-1〜13-5に各画
素の薄膜トランジスタTFTのゲート電極が接続され、
偶数列(2列目,4列目)については、各行(2行目〜
6行目)ごとに1行上の行のゲートライン13-1〜13
-5に各画素の薄膜トランジスタTFTのゲート電極が接
続されている。The connection relation to the gate lines 13-1 to 13-5 is as follows. That is, for odd columns (first and third columns), each row (first to fifth rows)
The gate electrode of the thin film transistor TFT of each pixel is connected to the gate line 13-1 to 13-5 of the row corresponding to each,
For even columns (second and fourth columns), each row (second row to
6th line), the gate lines 13-1 to 13 in the line above one line
-5 is connected to the gate electrode of the thin film transistor TFT of each pixel.
【0023】以上により、画素11が行列状に配置さ
れ、これら画素11に対して信号ライン12-1〜12-4
が各列ごとに配線されかつゲートライン13-1〜13-5
が隣り合う画素列間で奇数行離れた2行、例えば上下2
行を単位としてこれら2行の画素間で蛇行して配線され
てなる画素部15が構成されている。この画素部15に
おいて、ゲートライン13-1〜13-5の各一端は、画素
部15の例えば左側に配置された垂直駆動回路16の各
行の出力端に接続されている。As described above, the pixels 11 are arranged in a matrix, and the signal lines 12-1 to 12-4 are
Are wired for each column and gate lines 13-1 to 13-5
Are two rows separated by an odd number between adjacent pixel columns, for example,
A pixel unit 15 is formed in which the two rows of pixels are wired in a meandering manner in units of rows. In the pixel section 15, one end of each of the gate lines 13-1 to 13-5 is connected to the output end of each row of the vertical drive circuit 16 disposed on the left side of the pixel section 15, for example.
【0024】垂直駆動回路16は、1フィールド期間ご
とに垂直方向(行方向)に走査してゲートライン13-1
〜13-5に上下2行間で交互に接続された各画素11を
順次選択する処理を行う。すなわち、垂直駆動回路16
からゲートライン13-1に対して走査パルスVg1が与
えられたときは、1行1列目、2行2列目、1行3列
目、2行4列目の各画素が選択される。The vertical drive circuit 16 scans in the vertical direction (row direction) every one field period to scan the gate line 13-1.
13-5 are sequentially selected from the pixels 11 alternately connected between the upper and lower two rows. That is, the vertical drive circuit 16
When the scanning pulse Vg1 is applied to the gate line 13-1, the pixels in the first row, first column, second row, second column, first row, third column, and second row, fourth column are selected.
【0025】ゲートライン13-2に対して走査パルスV
g2が与えられたときは、2行1列目、3行2列目、2
行3列目、3行4列目の各画素が選択される。以下同様
にして、ゲートライン13-3,13-4,13-5に対して
走査パルスVg3,Vg4,Vg5が順に与えられると
きにも、上下2行間で水平方向(列方向)において交互
に画素の選択が行われる。垂直駆動回路16の具体的な
構成については、後で詳細に説明する。The scanning pulse V is applied to the gate line 13-2.
When g2 is given, the second row, the first column, the third row, the second column,
Each pixel in the third row and the third row and the fourth column is selected. Similarly, when the scanning pulses Vg3, Vg4, and Vg5 are sequentially applied to the gate lines 13-3, 13-4, and 13-5, the pixels are alternately arranged in the horizontal direction (column direction) between the upper and lower rows. Is selected. The specific configuration of the vertical drive circuit 16 will be described later in detail.
【0026】画素部15の例えば上側には、水平駆動回
路17が配置されている。この水平駆動回路17は、例
えば2系統で入力される映像信号video1,2を1
Hごとに順次サンプリングし、垂直駆動回路16によっ
て選択された各画素11に対して書き込む処理を行う。
2系統の映像信号video1,2としては、1Hごと
に極性が反転しかつある基準電位(コモン電圧Vco
m)に対して互いに逆極性の映像信号が入力される。こ
こでは、コモン電圧Vcomに対して映像信号の電位が
高い場合を正極性(H)、低い場合を負極性(L)とす
る。A horizontal drive circuit 17 is arranged, for example, above the pixel section 15. The horizontal drive circuit 17 converts video signals video1 and video2,
A sampling process is sequentially performed for each H, and a writing process is performed on each pixel 11 selected by the vertical driving circuit 16.
As the two video signals video1 and video2, the polarity is inverted every 1H and a certain reference potential (common voltage Vco) is used.
m), video signals of opposite polarities are input. Here, the case where the potential of the video signal is higher than the common voltage Vcom is defined as positive polarity (H), and the case where the potential is lower than the common voltage Vcom is defined as negative polarity (L).
【0027】映像信号video1を入力するビデオラ
イン18-1と画素部15の例えば奇数列の信号ライン1
2-1,12-3の各々との間には、サンプリングスイッチ
SW1,SW3がそれぞれ接続されている。また、映像
信号video2を入力するビデオライン18-2と画素
部15の偶数列の信号ライン12-2,12-4との間に
は、サンプリングスイッチSW2,SW4がそれぞれ接
続されている。The video line 18-1 for inputting the video signal video1 and the signal line 1 of, for example, an odd column of the pixel portion 15
Sampling switches SW1 and SW3 are respectively connected between each of 2-1 and 12-3. Sampling switches SW2 and SW4 are connected between the video line 18-2 for inputting the video signal video2 and the signal lines 12-2 and 12-4 in the even columns of the pixel section 15, respectively.
【0028】そして、サンプリングスイッチSW1〜S
W4は、2個ずつ対(SW1とSW2、SW3とSW
4)となっており、水平駆動回路17から順に出力され
るサンプリングパルスVh1,Vh2に応答して順次オ
ン動作を行うことにより、互いに逆極性の2系統の映像
信号video1,2を、2列(2画素)単位で信号ラ
イン12-1〜12-4を通して書き込むようになってい
る。The sampling switches SW1 to SW
W4 is a pair of two (SW1 and SW2, SW3 and SW
4). By sequentially performing the ON operation in response to the sampling pulses Vh1 and Vh2 sequentially output from the horizontal drive circuit 17, the two series of video signals video1 and video2 having opposite polarities are arranged in two columns ( Writing is performed in units of two pixels) through the signal lines 12-1 to 12-4.
【0029】次に、上記構成のドットライン反転駆動方
式のアクティブマトリクス型液晶表示装置において、そ
の基本的な動作について図2のタイミングチャートを参
照して説明する。なお、6行×4列の画素配列におい
て、各画素のアドレスを図3に示すように付すものとす
る。ここで、dはダミーの画素を表している。Next, the basic operation of the active matrix type liquid crystal display device of the dot line inversion driving system having the above configuration will be described with reference to the timing chart of FIG. In the pixel array of 6 rows × 4 columns, addresses of each pixel are assigned as shown in FIG. Here, d represents a dummy pixel.
【0030】先ず最初の1ライン目において、垂直駆動
回路16から走査パルスVg1が出力されると、この走
査パルスVg1がゲートライン13-1を通して画素d−
1,1−2,d−3,1−4の各薄膜トランジスタTF
Tのゲート電極に印加されるため、これら画素d−1,
1−2,d−3,1−4がオン状態となる。First, in the first line, when the scanning pulse Vg1 is output from the vertical drive circuit 16, the scanning pulse Vg1 is supplied to the pixel d- through the gate line 13-1.
1, 1-2, d-3, 1-4 thin film transistors TF
Since these are applied to the gate electrode of T, these pixels d−1,
1-2, d-3 and 1-4 are turned on.
【0031】ここで、互いに逆極性の映像信号vide
o1,2がビデオライン18-1,18-2を通して入力さ
れる一方、水平駆動回路17から順にサンプリングパル
スVh1,Vh2が出力されることで、サンプリングス
イッチSW1とSW2、SW3とSW4が対で順次オン
状態となる。Here, video signals video of opposite polarities are shown.
O1 and o2 are input through the video lines 18-1 and 18-2, while the sampling pulses Vh1 and Vh2 are sequentially output from the horizontal drive circuit 17, so that the sampling switches SW1 and SW2 and SW3 and SW4 are sequentially paired. It turns on.
【0032】すると、互いに逆極性の映像信号vide
o1,2が、先ず、サンプリングスイッチSW1,SW
2を通して信号ライン12-1,12-2に与えられる。こ
れにより、画素d−1には負極性(図3中、Lと記す)
の映像信号video1が、画素1−2には正極性(図
3中、Hと記す)の映像信号video2がそれぞれ書
き込まれることになる。ただし、このときの映像信号v
ideo1としては黒信号を入力し、ダミー画素d−1
には黒信号を書き込むものとする。Then, video signals video of opposite polarities are displayed.
o1, are sampling switches SW1, SW
2 to the signal lines 12-1 and 12-2. Thereby, the pixel d-1 has a negative polarity (denoted as L in FIG. 3).
, And a video signal video2 of positive polarity (denoted by H in FIG. 3) is written to the pixel 1-2. However, the video signal v at this time
As a video signal, a black signal is input, and a dummy pixel d-1 is input.
Is written with a black signal.
【0033】続いて、サンプリングスイッチSW3,S
W4を通して信号ライン12-3,12-4に映像信号vi
deo1,2が与えられる。これにより、画素d−3に
は負極性の映像信号video1が、画素1−4には正
極性の映像信号video2がそれぞれ書き込まれるこ
とになる。このときにも、映像信号video1として
黒信号が入力されることで、ダミー画素d−3には黒信
号が書き込まれることになる。Subsequently, the sampling switches SW3, S
The video signal vi is applied to the signal lines 12-3 and 12-4 through W4.
deo1 and deo2 are given. Thus, the negative video signal video1 is written to the pixel d-3, and the positive video signal video2 is written to the pixel 1-4. Also at this time, the black signal is input to the dummy pixel d-3 by inputting the black signal as the video signal video1.
【0034】次に、2ライン目において、垂直駆動回路
16から走査パルスVg2が出力されると、この走査パ
ルスVg2がゲートライン13-2を通して画素1−1,
2−2,1−3,2−4の各薄膜トランジスタTFTの
ゲート電極に印加され、これら画素1−1,2−2,1
−3,2−4がオン状態となる。2ライン目では、映像
信号video1,2の基準電位に対する極性が反転す
る。Next, when the scanning pulse Vg2 is output from the vertical drive circuit 16 on the second line, the scanning pulse Vg2 is applied to the pixels 1-1 and 1-1 through the gate line 13-2.
2-2, 1-3, and 2-4 are applied to the gate electrodes of the thin film transistors TFT, and these pixels 1-1, 2-2, and 1 are applied.
-3 and 2-4 are turned on. In the second line, the polarities of the video signals video1 and video2 with respect to the reference potential are inverted.
【0035】すなわち、1ライン目では映像信号vid
eo1が負極性、映像信号video2が正極性であっ
たのが、2ライン目では映像信号video1が正極
性、映像信号video2が負極性となる。そして、水
平駆動回路17から再び順にサンプリングパルスVh
1,Vh2が出力されることで、サンプリングスイッチ
SW1とSW2、SW3とSW4が対で順次オン状態と
なる。That is, in the first line, the video signal vid
Although eo1 has a negative polarity and the video signal video2 has a positive polarity, in the second line, the video signal video1 has a positive polarity and the video signal video2 has a negative polarity. Then, the sampling pulse Vh is again sequentially output from the horizontal drive circuit 17.
By outputting 1, Vh2, the sampling switches SW1 and SW2, and the sampling switches SW3 and SW4 are sequentially turned on in pairs.
【0036】すると、互いに逆極性の映像信号vide
o1,2が、先ず、サンプリングスイッチSW1,SW
2を通して信号ライン12-1,12-2に与えられる。こ
れにより、画素1−1には正極性の映像信号video
1が、画素2−2には負極性の映像信号video2が
それぞれ書き込まれることになる。続いて、サンプリン
グスイッチSW3,SW4を通して信号ライン12-3,
12-4に映像信号video1,2が与えられる。これ
により、画素1−3には正極性の映像信号video1
が、画素2−4には負極性の映像信号video2がそ
れぞれ書き込まれることになる。Then, video signals video of opposite polarities are displayed.
o1, are sampling switches SW1, SW
2 to the signal lines 12-1 and 12-2. Accordingly, the video signal video of the positive polarity is applied to the pixel 1-1.
1 is written in the pixel 2-2 with the negative video signal video2. Subsequently, the signal lines 12-3,
Video signals video1 and video2 are given to 12-4. Accordingly, the video signal video1 of the positive polarity is applied to the pixel 1-3.
However, the negative video signal video2 is written to the pixel 2-4.
【0037】以降、互いに逆極性の映像信号video
1,2が1Hごとに基準電位に対する極性が反転して入
力される一方、上述した動作が繰り返されることによ
り、垂直駆動回路16による行方向(垂直方向)の走査
および水平駆動回路17による列方向(水平方向)の走
査が行われる。なお、ゲートライン13-5に対する走査
の場合においては、映像信号video2として黒信号
を入力し、ダミー画素d−2,d−4に対して黒信号を
書き込むものとする。Thereafter, video signals video of opposite polarities are displayed.
While 1 and 2 are input with the polarity of the reference potential inverted every 1H, the above-described operation is repeated, so that the vertical driving circuit 16 scans in the row direction (vertical direction) and the horizontal driving circuit 17 scans in the column direction. (Horizontal direction) scanning is performed. In the case of scanning the gate line 13-5, a black signal is input as the video signal video2, and the black signal is written to the dummy pixels d-2 and d-4.
【0038】上述したように、例えば2系統の映像信号
video1,2をある基準電位に対して逆極性で入力
する一方、この逆極性の映像信号video1,2を、
隣り合う画素列間で奇数行離れた2行(本例では、上下
2行)の画素に同時に書き込むとともに、書き込んだ後
の画素配列において画素の極性を、図3に示すように隣
り合う左右の画素では同極性とし、上下の画素では逆極
性となるドットライン反転駆動を行うことにより、以下
に記すような作用効果が得られる。As described above, for example, two systems of video signals video 1 and 2 are input with a polarity opposite to a certain reference potential, and the video signals video 1 and 2 of the opposite polarity are
At the same time, writing is performed simultaneously on pixels in two rows (in this example, upper and lower two rows) separated by an odd number of rows between adjacent pixel columns, and the polarity of the pixels in the pixel array after writing is changed to the right and left adjacent pixels as shown in FIG. By performing dot line inversion driving in which pixels have the same polarity and upper and lower pixels have the opposite polarity, the following operational effects can be obtained.
【0039】すなわち、図2のタイミングチャートから
明らかなように、サンプリングパルスVh1,Vh2が
順に出力され、サンプリングスイッチSW1とSW2、
SW3とSW4が対で順次オン状態になると、信号ライ
ン12-1と12-2、12-3と12-4には、ある基準電位
に対して互いに逆極性の映像信号video1,2が与
えられるため、横方向のクロストークやシェーディン
グ、さらには縦方向のクロストーク等の画質不良を改善
できる。That is, as is clear from the timing chart of FIG. 2, the sampling pulses Vh1 and Vh2 are sequentially output, and the sampling switches SW1 and SW2,
When SW3 and SW4 are sequentially turned on in pairs, video signals video1 and video2 having opposite polarities with respect to a certain reference potential are applied to signal lines 12-1 and 12-2 and 12-3 and 12-4. Therefore, image quality defects such as horizontal crosstalk and shading, and vertical crosstalk can be improved.
【0040】すなわち、Csライン14に画素間で抵抗
分が存在することに起因して、映像信号video1,
2が信号ライン12-1〜12-4とCsライン14との間
に存在する寄生容量や画素11の保持容量Cs等を介し
てCsライン14へ飛び込むのを、隣り合う信号ライン
に互いに逆極性の映像信号video1,2を与えるこ
とによってキャンセルできるため、Csライン14の電
位のゆれは生じなく、したがって横方向のクロストーク
の発生を抑えたり、シェーディング不良を解消できるの
である。That is, due to the presence of a resistance component between pixels on the Cs line 14, the video signals video1, video2,
2 jumps into the Cs line 14 via the parasitic capacitance existing between the signal lines 12-1 to 12-4 and the Cs line 14, the storage capacitance Cs of the pixel 11, and the like. By applying the video signals video1 and video2, the potential of the Cs line 14 does not fluctuate, so that the occurrence of crosstalk in the horizontal direction can be suppressed and the shading defect can be eliminated.
【0041】また、薄膜トランジスタTFTのソース/
ドレイン電極と信号ライン12-1〜12-4の各々との間
に存在する寄生容量に起因して、信号ライン12-1〜1
2-4における1Hごとの電位のゆれが薄膜トランジスタ
TFTのソース/ドレインカップリングによって画素に
飛び込むのを、隣り合う信号ラインに互いに逆極性の映
像信号video1,2を与えることによってキャンセ
ルできるため、縦方向のクロストークの発生を抑えるこ
とができる。これにより、映像信号video1,2を
十分なレベルで書き込むことができるため、コントラス
トを向上できることになる。The source / source of the thin film transistor TFT
Due to the parasitic capacitance between the drain electrode and each of the signal lines 12-1 to 12-4, the signal lines 12-1 to 12-1
Since the fluctuation of the potential every 1H in 2-4 jumping into the pixel due to the source / drain coupling of the thin film transistor TFT can be canceled by applying video signals video1 and video2 having opposite polarities to adjacent signal lines, Crosstalk can be suppressed. Thus, the video signals video1 and video2 can be written at a sufficient level, so that the contrast can be improved.
【0042】さらに、互いに逆極性の映像信号vide
o1,2の画素への書き込みを、ドット反転駆動方式の
場合のように水平1ラインで行うのではなく、異なる2
ライン(本例では、上下2ライン)間において1画素お
き(1列おき)に行うことにより、映像信号の書き込み
後の画素配列において、各画素の極性は、図3から明ら
かなように、隣り合う左右の画素で同極性となるため、
ドット反転駆動方式の場合に問題となるドメインは発生
しない。これにより、画素の開口率を低下させてなくて
済むため、コントラストが低下することもない。Further, video signals video of opposite polarities are provided.
Writing to pixels o1 and o2 is not performed in one horizontal line as in the case of the dot inversion driving method, but is performed in two different pixels.
By performing every other pixel (every other column) between lines (in this example, the upper and lower two lines), the polarity of each pixel in the pixel array after the writing of the video signal is adjacent to each other, as is clear from FIG. Since the left and right pixels that match have the same polarity,
No problematic domain occurs in the case of the dot inversion driving method. As a result, the aperture ratio of the pixel does not need to be reduced, and the contrast does not decrease.
【0043】なお、ここでは、映像信号として2系統の
映像信号video1,2を入力するとしたが、映像信
号の入力数は2系統に限られるものではなく、2m(m
は整数)系統であれば良い。さらに、逆極性の映像信号
video1,2を上下2行の画素に同時に書き込む構
成としたが、必ずしも上下2行である必要はなく、要
は、映像信号を書き込んだ後の画素配列において、画素
の極性が隣り合う左右の画素で同極性となり、かつ上下
の画素で逆極性となるように、異なる水平ラインの画素
に同時に書き込める構成であれば良い。Here, it is assumed that two systems of video signals video1 and video2 are input as the video signals. However, the number of input video signals is not limited to two and may be 2m (m).
Is an integer) system. Further, the video signals video1 and video2 having the opposite polarities are simultaneously written to the pixels in the upper and lower two rows. However, the video signals need not always be in the upper and lower two rows. Any configuration may be used as long as writing can be performed simultaneously on pixels on different horizontal lines so that the left and right pixels have the same polarity and the upper and lower pixels have the opposite polarity.
【0044】また、上記の例では、アナログ映像信号を
入力とし、これをサンプリングして点順次にて各画素を
駆動するアナログインターフェース駆動回路を搭載した
液晶表示装置に適用した場合について説明したが、ディ
ジタル映像信号を入力とし、これをラッチした後アナロ
グ映像信号に変換し、このアナログ映像信号をサンプリ
ングして点順次にて各画素を駆動するディジタルインタ
ーフェース駆動回路を搭載した液晶表示装置にも、同様
に適用可能である。In the above-described example, the case where the analog video signal is input, and sampled and applied to a liquid crystal display device equipped with an analog interface driving circuit for driving each pixel in a dot-sequential manner has been described. The same applies to a liquid crystal display device equipped with a digital interface drive circuit that receives a digital video signal, latches it, converts it to an analog video signal, samples this analog video signal, and drives each pixel in a dot-sequential manner. Applicable to
【0045】以上説明したドットライン反転駆動方式の
アクティブマトリクス型液晶表示装置において、本発明
では、垂直駆動回路16の具体的な構成およびその駆動
方法を特徴としている。In the active matrix type liquid crystal display device of the dot line inversion drive system described above, the present invention is characterized by a specific configuration of the vertical drive circuit 16 and its driving method.
【0046】図4は、垂直駆動回路16の具体的な構成
の一例を示すブロック図である。図4において、本例に
係る垂直駆動回路16は、シフトレジスタ21、分周器
22および論理ゲート回路23を有する構成となってい
る。この垂直駆動回路16には、図5に示す垂直スター
トパルスVST、互いに逆相の垂直クロックVCK,V
CKXがおよびイネーブルパルスENBがパルス発生回
路(図示せず)から供給される。FIG. 4 is a block diagram showing an example of a specific configuration of the vertical drive circuit 16. As shown in FIG. 4, the vertical drive circuit 16 according to the present example has a configuration including a shift register 21, a frequency divider 22, and a logic gate circuit 23. The vertical drive circuit 16 includes a vertical start pulse VST shown in FIG.
CKX and enable pulse ENB are supplied from a pulse generation circuit (not shown).
【0047】垂直スタートパルスVSTは、垂直方向の
走査の開始を指令する信号であり、分周器22でその周
波数が例えば1/2に分周され、図5に示すように、周
期が2倍の垂直スタートパルス2VSTとしてシフトレ
ジスタ21に入力される。垂直クロックVCK,VCK
Xは、垂直走査の基準となる第1のクロックパルスであ
り、分周器22でその周波数が例えば1/2に分周さ
れ、図5に示すように、周期が2倍の垂直走査クロック
2VCK,2VCKXとしてシフトレジスタ21に与え
られる。The vertical start pulse VST is a signal for instructing the start of scanning in the vertical direction, and its frequency is divided by, for example, で by the frequency divider 22, and the period is doubled as shown in FIG. Is input to the shift register 21 as the vertical start pulse 2VST. Vertical clock VCK, VCK
X is a first clock pulse serving as a reference for vertical scanning, the frequency of which is divided by, for example, で by the frequency divider 22 and, as shown in FIG. , 2VCKX to the shift register 21.
【0048】なお、ここでは、第2のクロックパルスで
ある垂直走査クロック2VCK,2VCKXを生成する
クロック生成手段として1/2分周器22を用いたが、
これは一例に過ぎず、これに限定されるものではない。Here, the 1/2 frequency divider 22 is used as the clock generating means for generating the vertical scanning clocks 2VCK and 2VCKX as the second clock pulse.
This is only an example and the present invention is not limited to this.
【0049】シフトレジスタ21は、垂直スタートパル
ス2VSTが与えられると、この垂直スタートパルス2
VSTを互いに逆相の垂直走査クロック2VCK,2V
CKXに同期して順にシフト(転送)し、各シフト段
(S/R)からシフトパルスSP1,SP2,……とし
て順次出力する。これらシフトパルスSP1,SP2,
……は、論理ゲート回路23に供給される。When the vertical start pulse 2VST is applied, the shift register 21
VST is applied to the vertical scanning clocks 2VCK and 2V of opposite phases.
Shifts (transfers) sequentially in synchronization with CKX, and sequentially outputs as shift pulses SP1, SP2,... From each shift stage (S / R). These shift pulses SP1, SP2,
.. Are supplied to the logic gate circuit 23.
【0050】論理ゲート回路23は、入力段に2個ずつ
配されたNANDゲート231-1,231-2およびイン
バータ232-1,232-2と、画素部15(図1参照)
のゲートライン(本例では、13-1〜13-5)に対応し
て設けられたNANDゲート233-1,233-2,23
3-3,……およびインバータ234-1,234-2,23
4-3,……を有する構成となっている。The logic gate circuit 23 includes two NAND gates 231-1 and 231-2 and two inverters 232-1 and 232-2 arranged in the input stage, and the pixel unit 15 (see FIG. 1).
NAND gates 233-1, 233-2, 23 provided corresponding to the gate lines (13-1 to 13-5 in this example)
3-3,... And inverters 234-1, 234-2, 23
4-3,....
【0051】この論理ゲート回路23において、NAN
Dゲート231-1は、シフトレジスタ21の1段目のシ
フト段から出力されるシフトパルスSP1とイネーブル
パルスENBとを2入力としている。このNANDゲー
ト231-1の出力は、インバータ232-1で反転されて
NANDゲート233-1,233-2の各一方の入力とな
る。In this logic gate circuit 23, NAN
The D gate 231-1 has two inputs of a shift pulse SP1 and an enable pulse ENB output from the first shift stage of the shift register 21. The output of the NAND gate 231-1 is inverted by the inverter 232-1 and becomes one input of each of the NAND gates 233-1 and 233-2.
【0052】NANDゲート231-2は、シフトレジス
タ21の1段目のシフト段から出力されるシフトパルス
SP1とイネーブルパルスENBとを2入力としてい
る。このNANDゲート231-2の出力は、インバータ
232-2で反転されてNANDゲート233-3,233
-4の各一方の入力となる。The NAND gate 231-2 has two inputs of the shift pulse SP1 and the enable pulse ENB output from the first shift stage of the shift register 21. The output of the NAND gate 231-2 is inverted by the inverter 232-2 to form the NAND gates 233-3 and 233.
-4 is one of the inputs.
【0053】そして、NANDゲート233-1の他方の
入力として垂直クロックVCKが、NANDゲート23
3-2の他方の入力として垂直クロックVCKXが、NA
NDゲート233-3の他方の入力として垂直クロックV
CKが、NANDゲート233-4の他方の入力として垂
直クロックVCKXがそれぞれ与えられる。NANDゲ
ート233-1,233-2,233-3,……の各出力パル
スは、インバータ234-1,234-2,234-3,……
で反転されて走査パルスVg1,Vg2,Vg3,……
となって画素部15のゲートライン13-1,13-2,1
3-3,……の各々に与えられる。Then, the vertical clock VCK is input to the NAND gate 233-1 as the other input of the NAND gate 233-1.
3-2, the vertical clock VCKX is the other input,
The vertical clock V is used as the other input of the ND gate 233-3.
CK is supplied with the vertical clock VCKX as the other input of the NAND gate 233-4. The output pulses of the NAND gates 233-1, 233-2, 233-3,... Correspond to the inverters 234-1, 234-2, 234-3,.
And the scanning pulses Vg1, Vg2, Vg3,...
And the gate lines 13-1, 13-2, 1 of the pixel section 15
3-3,...
【0054】上記構成の垂直駆動回路16においては、
垂直クロックVCK,VCKXの例えば2倍の周期の垂
直走査クロック2VCK,2VCKXに基づいてシフト
パルスSP1,SP2,……を順次生成し、これらシフ
トパルスSP1,SP2,……と垂直クロックVCK/
VCKXとの論理積をとることによって走査パルスVg
1,Vg2,Vg3,……を生成することにより、図5
のタイミングチャートから明らかなように、走査パルス
Vg1,Vg2,Vg3,……として2連のパルスが得
られる。In the vertical drive circuit 16 having the above configuration,
The shift pulses SP1, SP2,... Are sequentially generated based on the vertical scanning clocks 2VCK, 2VCKX having, for example, twice the period of the vertical clocks VCK, VCKX, and the shift pulses SP1, SP2,.
By taking a logical product with VCKX, the scanning pulse Vg is obtained.
, Vg2, Vg3,...
As is clear from the timing chart of FIG. 5, two consecutive pulses are obtained as the scanning pulses Vg1, Vg2, Vg3,.
【0055】なお、本例に係る論理ゲート回路23で
は、シフトパルスSP1,SP2,……に対してイネー
ブル信号ENBとのNANDをとる回路構成としたが、
この回路構成に限られるものではない。例えば、シフト
パルスSP1,SP2,……と垂直走査パルスVCK,
VCKXとのNANDとり、その後にイネーブル信号E
NBとのNANDをとる回路構成であっても良い。The logic gate circuit 23 according to the present embodiment has a circuit configuration in which the shift pulse SP1, SP2,... Is NANDed with the enable signal ENB.
It is not limited to this circuit configuration. For example, shift pulses SP1, SP2,... And vertical scanning pulses VCK,
NAND with VCKX, then enable signal E
A circuit configuration that takes NAND with NB may be used.
【0056】ただし、イネーブル信号ENBを伝送する
ラインの負荷を考えた場合、シフトパルスSP1,SP
2,……と垂直走査パルスVCK,VCKXとのNAN
Dとり、その後にイネーブル信号ENBとのNANDを
とる回路構成では、4個のNANDゲートの各入力部で
あるのに対して、本例の回路構成では、2個のNAND
ゲート231-1,231-2の各入力部であり、負荷が半
分で済む利点がある。However, considering the load on the line transmitting the enable signal ENB, the shift pulses SP1 and SP
NAN of 2,... And vertical scanning pulses VCK, VCKX
In the circuit configuration that takes NAND and then NANDs with the enable signal ENB, each input section of the four NAND gates, whereas in the circuit configuration of this example, two NAND gates are used.
Each input part of the gates 231-1 and 231-2 has an advantage that the load can be reduced by half.
【0057】先述した垂直走査時において、垂直駆動回
路16の論理ゲート回路23から2連の走査パルスVg
1,Vg2,Vg3,……が順に出力され、画素部15
のゲートライン13-1,13-2,13-3,……の各々に
与えられることにより、この画素11の電位が図6に示
すように変化する。図6には、n段目のある画素の画素
電位の変化を示している。In the above-described vertical scanning, two scanning pulses Vg are output from the logic gate circuit 23 of the vertical driving circuit 16.
, Vg2, Vg3,...
Are applied to each of the gate lines 13-1, 13-2, 13-3,..., The potential of the pixel 11 changes as shown in FIG. FIG. 6 shows a change in the pixel potential of a certain pixel in the n-th stage.
【0058】n段目のある画素に対して、2連の走査パ
ルスVgnが印加されることで、1つ目の走査パルスV
gnAの発生タイミングt1で画素の薄膜トランジスタ
TFTがオン状態となることで、当該画素には前々段
(n−2段目)の画素に書き込まれる映像信号があらか
じめ書き込まれる。このときの映像信号の極性を例えば
正極性Hとする。By applying a double scanning pulse Vgn to a certain pixel in the n-th stage, the first scanning pulse Vgn is applied.
When the thin film transistor TFT of the pixel is turned on at the generation timing t1 of gnA, a video signal to be written to the pixel of the second previous stage (n−2) is written in the pixel in advance. The polarity of the video signal at this time is, for example, positive polarity H.
【0059】その後、2つ目の走査パルスVgnBの発
生タイミングt2で画素の薄膜トランジスタTFTがオ
ン状態となる。すると、その画素列のサンプリングスイ
ッチSWがオンするまでに、前段(n−1段目)の画素
に書き込まれる映像信号が書き込まれる。このときの映
像信号の極性は負極性Lとなる。その後、従来の単発走
査パルスの場合と同じ書き込みタイミングt3でサンプ
リングスイッチSWがオンすることで、自段(n段目)
の正極性Hの映像信号が書き込まれる。Thereafter, at the generation timing t2 of the second scanning pulse VgnB, the thin film transistor TFT of the pixel is turned on. Then, by the time the sampling switch SW of the pixel row is turned on, the video signal to be written to the previous (n-1) th pixel is written. At this time, the polarity of the video signal becomes negative L. Then, when the sampling switch SW is turned on at the same writing timing t3 as in the case of the conventional single-shot scanning pulse, the current stage (the n-th stage)
Is written.
【0060】これにより、画素電位の変化を示す図6か
ら明らかなように、n段目のある画素の画素電位はH→
L→Hと変化するが、あらかじめ書き込まれた映像信号
レベルと今回書き込まれた映像信号レベルとの間には、
両映像信号間の時間差が僅か2H相当であり、その短い
期間にはレベル変化(レベル差)がないものと見なす
と、H→Lへの画素電位の変化とL→Hへの画素電位の
変化とが互いにキャンセルされる。したがって、画素電
位の変化に起因する透明導電膜ITOを介しての隣り合
う左右の画素へのカップリングは起きない。Thus, as is apparent from FIG. 6 showing the change in the pixel potential, the pixel potential of the pixel at the n-th stage changes from H →
Although it changes from L to H, between the video signal level written in advance and the video signal level written this time,
Assuming that the time difference between the two video signals is equivalent to only 2H and that there is no level change (level difference) in the short period, the pixel potential change from H → L and the pixel potential change from L → H Are canceled with each other. Therefore, coupling to adjacent left and right pixels via the transparent conductive film ITO due to a change in pixel potential does not occur.
【0061】上述したように、ドットライン反転駆動方
式のアクティブマトリクス型液晶表示装置において、垂
直走査の際に本来の映像信号を書き込むのに先立って別
のライン、例えば2ライン(2H)前に書き込むべき同
極性の映像信号をあらかじめ書き込んでおき、その後に
本来の映像信号を書き込むようにすることで、本来の映
像信号を書き込むときのレベル差は僅かであるため、画
素電位の変化を抑えることができる。As described above, in the active matrix type liquid crystal display device of the dot line inversion drive system, writing is performed before another line, for example, two lines (2H) prior to writing an original video signal during vertical scanning. By writing a video signal of the same polarity in advance and then writing the original video signal, the level difference when writing the original video signal is small, so it is possible to suppress the change in pixel potential. it can.
【0062】これにより、この画素電位の変化に起因す
る隣り合う画素へのカップリングをなくすことができる
ため、このカップリングが原因となって奇数列の画素と
偶数列の画素との間で色の濃さが変わり、この濃度差に
よって表示画面上に現れていたodd-evenスジの
発生をほぼ抑制することができる。As a result, it is possible to eliminate the coupling between the adjacent pixels due to the change in the pixel potential, and the color between the pixels in the odd-numbered columns and the pixels in the even-numbered columns due to the coupling. The occurrence of odd-even streaks appearing on the display screen can be substantially suppressed by this density difference.
【0063】なお、上記実施形態においては、本来の映
像信号を書き込むのに先立って2H前の映像信号を書き
込むとしたが、2H前の映像信号に限られるものではな
く、同極性の映像信号である偶数ライン前の映像信号で
あれば良い。ただし、本来の映像信号を書き込む際の画
素電位の変化を小さく、できれば限りなく0にするに
は、映像信号レベルの変化が少ない直前の映像信号、好
ましくは最短で2H前の映像信号を書き込むようにする
のが良く、また2H前の映像信号はゴーストの発生を抑
える上でも有効である。In the above embodiment, the video signal 2H before is written before the original video signal is written. However, the present invention is not limited to the video signal 2H before, and the video signal of the same polarity is used. Any video signal before a certain even line may be used. However, in order to reduce the change in pixel potential when writing the original video signal, and to make the change to the pixel potential as small as possible, it is necessary to write the video signal immediately before the change in the video signal level is small, preferably the video signal 2H before the shortest. And the video signal 2H before is also effective in suppressing the occurrence of ghost.
【0064】また、垂直駆動回路16の回路例として
は、図4に示した回路例は2H前の映像信号を書き込む
のを前提として構成された一例に過ぎないことから、こ
の回路例に限定されるものではなく、種々の改変が可能
である。なお、2H前の映像信号を書き込むのを前提と
した回路例の場合には、図4から明らかなように、1つ
のシフトパルスSPに基づいて2ライン分の走査パルス
Vgを生成できることから、1つのシフトパルスSPで
1ライン分の走査パルスVgを生成していた従来回路に
比べてシフトレジスタ21のシフト段(S/R)を半減
できるため、垂直駆動回路16の回路規模を大幅に縮小
できる利点がある。Further, as the circuit example of the vertical drive circuit 16, since the circuit example shown in FIG. 4 is only an example configured on the assumption that the video signal of 2H is written, it is limited to this circuit example. However, various modifications are possible. In the case of the circuit example on the premise that the video signal before 2H is written, as is clear from FIG. 4, since the scanning pulse Vg for two lines can be generated based on one shift pulse SP, Since the number of shift stages (S / R) of the shift register 21 can be reduced by half as compared with the conventional circuit in which one line of the scanning pulse Vg is generated by one shift pulse SP, the circuit size of the vertical drive circuit 16 can be significantly reduced. There are advantages.
【0065】さらに、上記実施形態では、画素の表示エ
レメントとして液晶セルを用いた液晶表示装置に適用し
た場合を例に採って説明したが、液晶表示装置への適用
に限られるものではなく、ドットライン反転駆動方式を
採用した表示装置全般に適用可能である。Further, in the above embodiment, the case where the present invention is applied to a liquid crystal display device using a liquid crystal cell as a display element of a pixel has been described as an example. However, the present invention is not limited to the application to a liquid crystal display device. The present invention is applicable to all display devices adopting the line inversion driving method.
【0066】[0066]
【発明の効果】以上説明したように、本発明によれば、
ドットライン反転駆動方式の表示装置において、垂直走
査の際に1つの画素に対してこの画素に本来書き込むべ
き映像信号と同極性の映像信号をあらかじめ書き込み、
しかる後本来の映像信号を書き込むようにしたことによ
り、本来の映像信号を書き込むときの画素電位の変化を
抑えることができるため、odd-evenスジの発生
をほぼ抑制することができることになる。As described above, according to the present invention,
In a display device of a dot line inversion drive system, a video signal having the same polarity as a video signal to be originally written to this pixel is written in advance to one pixel during vertical scanning,
Then, by writing the original video signal, a change in the pixel potential at the time of writing the original video signal can be suppressed, so that the occurrence of odd-even streaks can be substantially suppressed.
【図1】本発明に係るドットライン反転駆動方式のアク
ティブマトリクス型液晶表示装置の構成例を示す回路図
である。FIG. 1 is a circuit diagram showing a configuration example of an active matrix type liquid crystal display device of a dot line inversion drive system according to the present invention.
【図2】ドットライン反転駆動の基本的な動作説明のタ
イミングチャートである。FIG. 2 is a timing chart illustrating a basic operation of dot line inversion driving.
【図3】ドットライン反転駆動の場合の各画素のアドレ
スと各画素に書き込まれる映像信号の極性を示す図であ
る。FIG. 3 is a diagram showing the address of each pixel and the polarity of a video signal written to each pixel in the case of dot line inversion driving.
【図4】本発明に係る垂直駆動回路の具体的な構成の一
例を示すブロック図である。FIG. 4 is a block diagram illustrating an example of a specific configuration of a vertical drive circuit according to the present invention.
【図5】本発明に係る垂直駆動回路の回路動作を説明す
るためのタイミングチャートである。FIG. 5 is a timing chart for explaining a circuit operation of the vertical drive circuit according to the present invention.
【図6】映像信号を書き込むときの画素電位の変化を示
す波形図である。FIG. 6 is a waveform diagram showing a change in pixel potential when a video signal is written.
【図7】ダウンスキャン時の従来の問題点を説明する図
である。FIG. 7 is a diagram illustrating a conventional problem at the time of down scan.
【図8】アップスキャン時の従来の問題点を説明する図
である。FIG. 8 is a diagram illustrating a conventional problem at the time of an up scan.
11…画素、12-1〜12-4…信号ライン、13-1〜1
3-5…ゲートライン、15…画素部、16…垂直駆動回
路、17…水平駆動回路、21…シフトレジスタ、22
…1/2分周器、23…論理ゲート回路11 pixels, 12-1 to 12-4 signal lines, 13-1 to 1
3-5 gate line, 15 pixel unit, 16 vertical drive circuit, 17 horizontal drive circuit, 21 shift register, 22
... 1/2 frequency divider, 23 ... Logic gate circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 623 G09G 3/20 623W 680 680H (72)発明者 鹿島 丈泰 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 2H093 NA16 NA32 NA34 NA43 NC10 NC12 NC34 NC35 ND04 ND10 ND15 5C006 AA11 AC11 AC24 AC27 AF42 AF43 BB16 BC11 BC23 FA36 5C080 AA10 BB06 DD10 EE29 FF11 JJ02 JJ03 JJ04 5C094 AA03 AA09 AA53 BA03 BA43 CA19 CA20 DA13 DB01 DB04 EA04 EA07 EB02 FA01 GA10 JA20 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 623 G09G 3/20 623W 680 680H (72) Inventor Takeyasu Kashima 6-chome Kitashinagawa, Shinagawa-ku, Tokyo No.7-35 Sony Corporation F-term (reference) 2H093 NA16 NA32 NA34 NA43 NC10 NC12 NC34 NC35 ND04 ND10 ND15 5C006 AA11 AC11 AC24 AC27 AF42 AF43 BB16 BC11 BC23 FA36 5C080 AA10 BB06 DD10 EE29 FF11 JJ02 JJ09 A03 A03 5 BA03 BA43 CA19 CA20 DA13 DB01 DB04 EA04 EA07 EB02 FA01 GA10 JA20
Claims (8)
に信号ラインが配線されるとともに、隣り合う画素列間
で奇数行離れた2行を単位としてゲートラインが配線さ
れてなる画素部と、 前記画素部の各画素に対して本来の映像信号の書き込み
タイミングでのパルスとそれよりも水平走査期間の偶数
倍の時間だけ早いタイミングでのパルスとの2連の走査
パルスを順次発生して前記ゲートラインに与える第1の
駆動手段と、 前記第1の駆動走査手段から前記2連の走査パルスが与
えられた前記ゲートラインに接続されて隣り合う画素に
対して前記信号ラインを通して逆極性の映像信号を順次
供給する第2の駆動手段とを備えたことを特徴とする表
示装置。1. A pixel section in which pixels are arranged in a matrix, a signal line is wired for each pixel column, and a gate line is wired in units of two rows separated by an odd number between adjacent pixel columns. And successively generating a double scan pulse of a pulse at the timing of writing the original video signal and a pulse at a timing earlier by an even multiple of the horizontal scanning period than that at each pixel of the pixel portion. A first driving means for applying the two scanning pulses from the first driving scanning means to the gate line, and an opposite pixel connected to the gate line through the signal line. A second driving unit for sequentially supplying the video signals.
平走査期間の略2倍であることを特徴とする請求項1記
載の表示装置。2. The display device according to claim 1, wherein a pulse interval between the two scanning pulses is substantially twice as long as a horizontal scanning period.
となる第1のクロックパルスに対して周期が2倍の第2
のクロックパルスを生成するクロック生成手段と、前記
クロック生成手段で生成された前記第2のクロックパル
スに同期してシフト動作を行うシフトレジスタと、前記
シフトレジスタの各シフト段から順次出力されるシフト
パルスと前記第1のクロックパルスに基づいて前記ゲー
トパルスを順次出力する論理ゲート手段とを有すること
を特徴とする請求項2記載の表示装置。3. The method according to claim 1, wherein the first driving unit has a second clock pulse having a period twice as long as a first clock pulse serving as a reference for vertical scanning.
Clock generating means for generating a clock pulse, a shift register for performing a shift operation in synchronization with the second clock pulse generated by the clock generating means, and a shift sequentially output from each shift stage of the shift register. 3. The display device according to claim 2, further comprising logic gate means for sequentially outputting said gate pulse based on a pulse and said first clock pulse.
あることを特徴とする請求項1記載の表示装置。4. The display device according to claim 1, wherein the display element of the pixel is a liquid crystal cell.
いて、画素の極性が隣り合う左右の画素で同極性となり
かつ上下の画素で逆極性となるように、隣り合う画素列
間で奇数行離れた2行の画素に互いに逆極性の映像信号
を書き込む表示装置の駆動方法であって、 垂直走査の際に1つの画素に対してこの画素に本来書き
込むべき映像信号と同極性の映像信号をあらかじめ書き
込み、しかる後本来の映像信号を書き込むことを特徴と
する表示装置の駆動方法。5. A pixel array after writing a video signal, wherein odd-numbered rows are separated between adjacent pixel columns such that adjacent pixels have the same polarity on adjacent left and right pixels and opposite polarities on upper and lower pixels. A method of driving a display device in which video signals of opposite polarities are written to two rows of pixels, wherein a video signal having the same polarity as a video signal to be originally written to this pixel is previously written to one pixel during vertical scanning. A method for driving a display device, comprising writing and then writing an original video signal.
込む映像信号の偶数ライン前の映像信号であることを特
徴とする請求項5記載の表示装置の駆動方法。6. The method according to claim 5, wherein the video signal to be written in advance is a video signal before an even-numbered line of the video signal to be originally written.
特徴とする請求項6記載の表示装置の駆動方法。7. The method according to claim 6, wherein the even lines are two lines.
あることを特徴とする請求項5記載の表示装置の駆動方
法。8. The method according to claim 5, wherein the display element of the pixel is a liquid crystal cell.
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