JP2001350547A - Data transfer device for microcomputer - Google Patents

Abstract

PROBLEM TO BE SOLVED: To transfer peripheral function circuit operation setting data from a main storage device to a temporary storage device without any processing by a CPU and to complete the transfer before the CPU starts operating. SOLUTION: With a reset signal from an external reset circuit, a transfer setting circuit 51 initializes the CPU 10 and outputs a cycle/burst select signal for selecting burst transfer and a transfer start signal to a ROM option control circuit 52. On receiving them, the ROM option control circuit 52 conducts burst mode transfer of option data (16 words) for determining the threshold (reference voltage), etc., of an installed comparator circuit 40 to an option data storage ROM 30 and cancels the initial state of the CPU 10 after the transfer. Cycle steal transfer of the option data is repeated thereafter word by word in a cycle of 100 μsec to prevent influence of a data error even thereafter.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおいて、記憶装置に格納された所定のデータをレ
ジスタ等の一時記憶装置に転送するマイクロコンピュー
タのデータ転送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer data transfer device for transferring predetermined data stored in a storage device to a temporary storage device such as a register.

【０００２】[0002]

【従来の技術】従来より、ＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ
／Ｏなどを一つのチップ上に集積したマイクロコンピュ
ータ（いわゆる１チップマイコン）が知られているが、
近年になって、例えばコンパレータ回路やＡＤコンバー
タ回路等の機能回路も、同一のチップ上に内蔵されてき
ている。2. Description of the Related Art Conventionally, CPU, ROM, RAM, I
A microcomputer in which / O and the like are integrated on one chip (so-called one-chip microcomputer) is known.
In recent years, functional circuits such as a comparator circuit and an AD converter circuit have been built in the same chip.

【０００３】このような１チップマイコン（以下、単に
「マイコン」と称す）において、例えばコンパレータ回
路が内蔵されている場合における、そのコンパレータ回
路のしきい値（基準電圧値）など、マイコンに内蔵され
た機能回路を動作させるための各種設定値は、一般にそ
のマイコンを搭載する外部機器・システムによって異な
る。In such a one-chip microcomputer (hereinafter simply referred to as "microcomputer"), for example, when a comparator circuit is incorporated, the threshold value (reference voltage value) of the comparator circuit and the like are incorporated in the microcomputer. The various set values for operating the functional circuit generally differ depending on the external device / system in which the microcomputer is mounted.

【０００４】この場合、例えばマイコンを構成する集積
回路上のアルミニウム配線パターンを変えることによ
り、設定値の違いに容易に対応できるが、このような方
法では、製品毎（機能回路の各種設定値が異なる毎）に
多数のガラスマスクを用意する必要があるなど、生産性
や経済性の面から好ましくない。In this case, for example, by changing the aluminum wiring pattern on the integrated circuit that constitutes the microcomputer, it is possible to easily cope with the difference in the set value. For example, it is necessary to prepare a large number of glass masks for each different case, which is not preferable in terms of productivity and economy.

【０００５】そのため、集積回路の配線パターン等は全
て共通にしておき、例えばレジスタを設けて、機能回路
の動作を設定するための各種データをこのレジスタに書
き込む方法も考えれられる。即ち、プログラム等が格納
されるＲＯＭに、機能回路の動作を設定するための各種
データも格納しておき、マイコンの動作時にこれらのデ
ータをレジスタに書き込むようにすれば、マイコンのチ
ップ構造そのものを変えることなくソフト的に変更する
ことができる。[0005] For this reason, a method is conceivable in which the wiring patterns and the like of the integrated circuit are all common, for example, a register is provided, and various data for setting the operation of the functional circuit are written in the register. That is, various kinds of data for setting the operation of the functional circuit are also stored in the ROM in which the programs and the like are stored, and these data are written into the registers when the microcomputer operates, whereby the chip structure of the microcomputer itself can be realized. It can be changed in software without changing.

【０００６】しかしながら、このようにソフト的に各種
設定値を変更する方法では、マイコンの生産性を損なう
ことはないものの、レジスタへデータを書き込む際には
ＣＰＵからその旨の命令を与える必要がある。このよう
なＣＰＵによるデータ転送命令は、マイコンが本来実行
すべき動作とは直接関係ないものであるため、ＣＰＵに
対する負荷が増えることになる。However, in such a method of changing various set values by software, although the productivity of the microcomputer is not impaired, it is necessary to give an instruction to that effect from the CPU when writing data to the register. . Such a data transfer instruction by the CPU is not directly related to the operation that the microcomputer should originally execute, and therefore increases the load on the CPU.

【０００７】そこで、ＤＭＡ（ダイレクト・メモリ・ア
クセス）コントローラを用いてデータを転送することが
考えられる。ＤＭＡコントローラは、ＣＰＵを介さずに
システムバスを通じて直接データのやりとりを行う周知
のものであり、これを用いれば、ＣＰＵがデータ転送を
実行することがないため、ＣＰＵの負担を増加させるこ
となくＲＯＭからレジスタへデータを転送することがで
きる。Therefore, it is conceivable to transfer data using a DMA (Direct Memory Access) controller. The DMA controller is a well-known DMA controller which directly exchanges data via a system bus without passing through a CPU. If this DMA controller is used, the CPU does not execute data transfer. Can transfer data to the register.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、ＤＭＡ
コントローラを用いて、ＲＯＭに格納された機能回路の
動作設定用の各種データをレジスタに転送する方法で
は、ＣＰＵがデータ転送を実行する必要はないものの、
一般に、データ転送のためにはＤＭＡコントローラがＣ
ＰＵにシステムバスの使用権を要求し、ＣＰＵからバス
使用許可を得る必要があるため、データ転送の実行のた
めには必ず上記を実現するためのＣＰＵの処理（つま
り、ＤＭＡ転送のための初期設定）が行われる。そのた
め、データ転送の際のＣＰＵの負担を完全に取り除くこ
とは困難である。しかも、レジスタに転送したデータの
データ化けを防ぐためにデータの転送を複数回繰り返し
実行しようとすると、その分ＤＭＡ転送のための初期設
定が複数回発生し、ＣＰＵの負担が増えてしまうことに
なる。SUMMARY OF THE INVENTION However, DMA
In the method of using the controller to transfer various data for setting the operation of the functional circuit stored in the ROM to the register, although the CPU does not need to execute the data transfer,
Generally, for data transfer, the DMA controller
It is necessary to request the PU to use the system bus and obtain the bus use permission from the CPU. Therefore, in order to execute the data transfer, the processing of the CPU for realizing the above (that is, the initial state for the DMA transfer) must be performed. Settings). Therefore, it is difficult to completely remove the load on the CPU during data transfer. In addition, if the data transfer to the register is attempted to be repeatedly performed a plurality of times in order to prevent the data from being garbled, the initial setting for the DMA transfer is generated a plurality of times, which increases the load on the CPU. .

【０００９】更に、ＤＭＡコントローラによるデータの
転送は、ＣＰＵが動作を開始してからでないと実行でき
ないため、ＣＰＵ動作開始直後すぐに機能回路の動作設
定ができないという問題がある。つまり、ＣＰＵからＤ
ＭＡコントローラへの初期設定がなされないと、データ
転送が開始できないため、機能回路の動作設定がＣＰＵ
の動作開始直後から所望の状態にできないのである。Further, since data transfer by the DMA controller cannot be executed until the CPU starts operation, there is a problem that the operation setting of the functional circuit cannot be performed immediately after the CPU operation starts. In other words, D from the CPU
Since data transfer cannot be started unless the initial setting to the MA controller is performed, the operation setting of the functional circuit is set to the CPU.
The desired state cannot be obtained immediately after the start of the operation.

【００１０】そのため、ＣＰＵの動作開始後、ＤＭＡコ
ントローラによるデータ転送が完了するまでの間は、機
能回路を完全に機能させることができず（例えばコンパ
レータのしきい値が設定されない）、マイコンを搭載し
た機器・システムそのもの動作が不安定になるおそれが
ある。[0010] Therefore, after the operation of the CPU is started and until the data transfer by the DMA controller is completed, the functional circuit cannot be completely functioned (for example, the threshold value of the comparator is not set), and the microcomputer is mounted. The operation of the equipment / system itself may become unstable.

【００１１】本発明は上記課題に鑑みなされたものであ
り、内蔵された機能回路の動作設定データが格納された
ＲＯＭ等の主記憶装置と、その動作設定データを一時的
に記憶して機能回路に出力する一時記憶装置とを備えた
マイコンにおいて、主記憶装置から一時記憶装置への動
作設定データの転送を、ＣＰＵの処理なしに行い、且つ
ＣＰＵの動作開始前にその転送を完了することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has a main storage device such as a ROM in which operation setting data of a built-in function circuit is stored, and a function circuit which temporarily stores the operation setting data. A microcomputer provided with a temporary storage device that outputs the data to the temporary storage device, transfers the operation setting data from the main storage device to the temporary storage device without processing by the CPU, and completes the transfer before the operation of the CPU starts. Aim.

【００１２】[0012]

【課題を解決するための手段及び発明の効果】請求項１
記載のデータ転送装置によれば、中央処理装置が初期状
態になると、転送制御手段は、データ転送手段に対し
て、機能回路を動作させるための所定の設定データを主
記憶装置から一時記憶装置へ転送する転送動作を開始さ
せ、転送終了後に、中央処理装置の初期状態を解除す
る。従って、主記憶装置から一時記憶装置への設定デー
タの転送を中央処理装置の処理なしに行うことができ、
中央処理装置の負荷の増加を防止できる。しかも、中央
処理装置の動作開始前に設定データの転送が完了するた
め、中央処理装置の動作開始直後から、内蔵された機能
回路を完全に機能させることができる。Means for Solving the Problems and Effects of the Invention
According to the data transfer device described above, when the central processing unit is in the initial state, the transfer control unit sends predetermined setting data for operating the functional circuit from the main storage device to the temporary storage device to the data transfer unit. The transfer operation for transfer is started, and after the transfer is completed, the initial state of the central processing unit is released. Therefore, the transfer of the setting data from the main storage device to the temporary storage device can be performed without the processing of the central processing unit,
The load on the central processing unit can be prevented from increasing. Moreover, since the transfer of the setting data is completed before the operation of the central processing unit is started, the built-in functional circuit can be fully functioned immediately after the operation of the central processing unit starts.

【００１３】また、請求項２記載のデータ転送装置によ
れば、中央処理装置の初期状態が解除された後も、デー
タ転送手段が、一定の周期毎に主記憶装置から一時記憶
装置へ設定データを転送するため、中央処理装置の動作
開始前に一時記憶装置に転送された設定データが、その
後、例えばノイズの影響によるデータ化け等に起因して
万一変化してしまっても、再び正規のデータに修復する
ことができ、機能回路の誤動作を防止し、システムの信
頼性を向上することができる。According to the data transfer device of the present invention, even after the initial state of the central processing unit is released, the data transfer means can transfer the setting data from the main storage device to the temporary storage device at regular intervals. Therefore, even if the setting data transferred to the temporary storage device before the operation of the central processing unit changes afterwards due to, for example, data corruption due to the influence of noise, the normal Data can be restored, malfunctions of functional circuits can be prevented, and system reliability can be improved.

【００１４】上記のように中央処理装置の動作開始後も
設定データの転送を行う場合において、機能回路が複数
あって各機能回路毎に設定データがある場合や、一つの
機能回路に対する設定データが複数ある場合など、転送
すべき設定データが複数あると、その複数の設定データ
を転送する間は中央処理装置がシステムバスを使用する
ことができずにその動作を停止しなければならず、設定
データが多いほどその影響は大きくなる。As described above, when setting data is transferred even after the operation of the central processing unit is started, when there are a plurality of functional circuits and there is setting data for each functional circuit, or when setting data for one functional circuit is If there is a plurality of setting data to be transferred, such as when there are a plurality of setting data, the central processing unit cannot use the system bus and stops the operation while transferring the plurality of setting data. The more data there is, the greater the effect.

【００１５】そこで、請求項３記載のデータ転送装置に
よれば、上記のように複数の設定データを転送する場
合、一定の周期毎に一つずつ転送するため、中央処理装
置の負担を低減することができる。一方、請求項４記載
のデータ転送装置によれば、転送制御手段は、初期化信
号生成手段が、中央処理装置を初期状態にするための初
期化信号を出力したときにデータ転送手段による設定デ
ータの転送を開始させ、転送終了後は初期化停止指令を
初期化信号生成手段へ出力して、初期化信号の出力を停
止させるため、中央処理装置の動作前の設定データ転
送、及び設定データ転送終了後の中央処理装置の初期状
態解除を確実に行うことができる。Therefore, according to the data transfer device of the third aspect, when a plurality of setting data are transferred as described above, one set data is transferred one by one at a constant period, so that the load on the central processing unit is reduced. be able to. On the other hand, according to the data transfer device of the fourth aspect, the transfer control means includes a setting data set by the data transfer means when the initialization signal generation means outputs an initialization signal for setting the central processing unit to an initial state. After the end of the transfer, an initialization stop command is output to the initialization signal generating means to stop the output of the initialization signal, so that the setting data transfer before the operation of the central processing unit and the setting data transfer After the termination, the initial state of the central processing unit can be reliably released.

【００１６】この場合、中央処理装置の動作開始後に、
ノイズ等の影響により、万一誤って初期化信号生成手段
から初期化信号が出力されてしまうと、中央処理装置が
動作途中で再び初期状態に戻ってしまうおそれがある。
そこで、請求項５記載のデータ転送装置によれば、中央
処理装置の動作開始後も、一定の周期毎に、初期化信号
生成手段へ初期化解除指令を出力するため、上記のよう
に中央処理装置の動作に支障を与えてしまうのを防止す
ることができる。In this case, after the operation of the central processing unit starts,
If an initialization signal is erroneously output from the initialization signal generation unit due to the influence of noise or the like, the central processing unit may return to the initial state again during operation.
Therefore, according to the data transfer device of the fifth aspect, even after the operation of the central processing unit is started, an initialization release command is output to the initialization signal generating means at regular intervals, so that the central processing unit is operated as described above. It is possible to prevent the operation of the device from being hindered.

【００１７】[0017]

【発明の実施の形態】以下に、本発明の好適な実施形態
を図面に基づいて説明する。図１は、本実施形態の１チ
ップマイクロコンピュータユニット（以下「ＭＣＵ」と
称す）の概略構成を示す説明図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is an explanatory diagram showing a schematic configuration of a one-chip microcomputer unit (hereinafter, referred to as “MCU”) of the present embodiment.

【００１８】図１に示すように、本実施形態のＭＣＵ
は、予め設定されたプログラムに従って処理を実行する
中央処理装置（以下「ＣＰＵ」と称す）１０と、ＣＰＵ
１０が処理を実行するためのプログラムを格納すると共
に、コンパレータ回路４０のしきい値情報等のオプショ
ンデータを格納する読出専用メモリ（以下「オプション
データ格納ＲＯＭ」と称す）２０と、オプションデータ
格納ＲＯＭ２０から転送されるオプションデータを格納
するためのオプションデータ設定レジスタ３０と、オプ
ションデータ設定レジスタ３０に格納されたオプション
データに基づいて比較基準値（しきい値）が設定される
コンパレータ回路４０と、オプションデータ格納ＲＯＭ
２０からオプションデータ設定レジスタ３０へのオプシ
ョンデータの転送を制御するためのＲＯＭオプション転
送回路５０と、これら各部を接続するシステムバス６０
（アドレスバスＡ、データバスＤ）とにより構成され
る。尚、以降「オプションデータの転送」とは、オプシ
ョンデータ格納ＲＯＭ２０からオプションデータ設定レ
ジスタ３０へオプションデータを転送することをいうも
のとする。As shown in FIG. 1, the MCU of this embodiment
Is a central processing unit (hereinafter referred to as “CPU”) 10 that executes processing according to a preset program,
A read-only memory (hereinafter referred to as an "option data storage ROM") 20 for storing option data such as threshold information of the comparator circuit 40 and a program for executing processing by the processor 10, and an option data storage ROM 20 An option data setting register 30 for storing option data transferred from the CPU, a comparator circuit 40 for setting a comparison reference value (threshold) based on the option data stored in the option data setting register 30, Data storage ROM
A ROM option transfer circuit 50 for controlling the transfer of option data from the option data setting register 30 to the option data setting register 30; and a system bus 60 for connecting these components.
(Address bus A, data bus D). Hereinafter, "transfer of option data" means to transfer option data from the option data storage ROM 20 to the option data setting register 30.

【００１９】オプションデータ格納ＲＯＭ２０には、こ
のＭＣＵにて実行される各種プログラムやデータが格納
されているが、このうち、上記のオプションデータは、
本実施形態の場合、図２に示すようにアドレスＦＦＦＢ
Ａ０ｈ〜ＦＦＦＢＢＥｈに１６ワード分が格納されてい
る。また、アドレスＦＦＦＢＦＥｈには、転送開始キー
パターンが格納されており、後述するようにこのデータ
により、オプションデータの転送を実行するか否かを判
断している。The option data storage ROM 20 stores various programs and data to be executed by the MCU.
In the case of the present embodiment, as shown in FIG.
16 words are stored in A0h to FFFBBEh. Further, a transfer start key pattern is stored in the address FFFBFEh, and as described later, it is determined whether or not to execute the transfer of the option data based on this data.

【００２０】オプションデータ設定レジスタ３０は、オ
プションデータ格納ＲＯＭ２０から転送される１６ワー
ド分のオプションデータを一時的に記憶するため、１６
個の汎用レジスタ（図示せず）にて構成されている。ま
た、オプションデータのワード長は１６ビットであるた
め、各汎用レジスタもそれぞれ１６ビットのデータを記
憶できるように構成されている。The option data setting register 30 temporarily stores 16 words of option data transferred from the option data storage ROM 20.
It is composed of a number of general-purpose registers (not shown). Also, since the word length of the option data is 16 bits, each general-purpose register is configured to be able to store 16-bit data.

【００２１】コンパレータ回路４０は、ＭＣＵに内蔵さ
れ、ＣＰＵ１０とは独立して動作するものであり、オペ
アンプ４１と、抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチＳＷ
１，ＳＷ２と、インバータ４２とで構成されている。抵
抗Ｒ１，Ｒ２，Ｒ３は直列接続されており、抵抗Ｒ１の
一端には電源電圧ＶDDが印加され、抵抗Ｒ３の一端はグ
ランドラインに接続されている。The comparator circuit 40 is built in the MCU and operates independently of the CPU 10, and includes an operational amplifier 41, resistors R1, R2, R3, and a switch SW.
1, SW2 and an inverter 42. The resistors R1, R2, and R3 are connected in series, a power supply voltage VDD is applied to one end of the resistor R1, and one end of the resistor R3 is connected to a ground line.

【００２２】一方、オペアンプ４１の非反転入力端子に
は、ＭＣＵが搭載される外部システムから入力信号が入
力され、反転入力端子は、ＳＷ１を介して抵抗Ｒ２と抵
抗Ｒ３との接続点に接続されると共に、ＳＷ２を介して
抵抗Ｒ１と抵抗Ｒ２との接続点にも接続されている。従
って、ＳＷ１がオンのときには、電源電圧ＶDDのうちＲ
３／（Ｒ１＋Ｒ２＋Ｒ３）×ＶDDが基準電圧としてオペ
アンプ４１の反転入力端子に印加され、ＳＷ２がオンの
ときには、電源電圧ＶDDのうち（Ｒ２＋Ｒ３）／（Ｒ１
＋Ｒ２＋Ｒ３）×ＶDDが基準電圧としてオペアンプ４１
の反転入力端子に印加される。そして、コンパレータ入
力信号と基準電圧とを比較した結果が、コンパレータ出
力信号として外部システムへ出力される。On the other hand, an input signal is input to the non-inverting input terminal of the operational amplifier 41 from an external system in which the MCU is mounted, and the inverting input terminal is connected via SW1 to a connection point between the resistors R2 and R3. In addition, it is also connected to a connection point between the resistors R1 and R2 via SW2. Therefore, when SW1 is on, R of the power supply voltage VDD
3 / (R1 + R2 + R3) × VDD is applied to the inverting input terminal of the operational amplifier 41 as a reference voltage, and when SW2 is on, (R2 + R3) / (R1
+ R2 + R3) × VDD is the operational amplifier 41 as the reference voltage.
Is applied to the inverting input terminal. Then, the result of comparing the comparator input signal with the reference voltage is output to an external system as a comparator output signal.

【００２３】このＳＷ１、ＳＷ２のオン・オフ制御は、
オプションデータ格納ＲＯＭ２０から転送されオプショ
ンデータ設定レジスタ３０に設定されたオプションデー
タに基づいて出力される、コンパレータしきい値選択信
号により決定される。即ち、コンパレータしきい値選択
信号がＨｉｇｈ（以下「Ｈ」）レベルの場合、ＳＷ１に
はそのままＨレベル信号が入力されて、ＳＷ１はオンと
なり、ＳＷ２には、インバータ４２にてＬｏｗ（以下
［Ｌ」）レベルに反転された信号が入力されて、ＳＷ２
はオフになる。この結果、オペアンプ４１の反転入力端
子に入力される基準電圧はＲ３／（Ｒ１＋Ｒ２＋Ｒ３）
×ＶDDとなる。同様に、コンパレータしきい値選択信号
がＬレベルの場合は、ＳＷ１がオフ、ＳＷ２がオンにな
り、オペアンプ４１の反転入力端子に入力される基準電
圧は（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）×ＶDDとな
る。The on / off control of the SW1 and SW2 is as follows.
It is determined by a comparator threshold value selection signal transferred from the option data storage ROM 20 and output based on the option data set in the option data setting register 30. That is, when the comparator threshold value selection signal is at the High (hereinafter “H”) level, the H level signal is input to SW1 as it is, SW1 is turned on, and SW2 is switched to Low (hereinafter “L”) by SW42. ") The signal inverted to the level is input and SW2
Turns off. As a result, the reference voltage input to the inverting input terminal of the operational amplifier 41 is R3 / (R1 + R2 + R3)
× VDD. Similarly, when the comparator threshold selection signal is at L level, SW1 is turned off and SW2 is turned on, and the reference voltage input to the inverting input terminal of the operational amplifier 41 is (R2 + R3) / (R1 + R2 + R3) × VDD. .

【００２４】つまり、オプションデータ設定レジスタ３
０の状態に基づいてＳＷ１、ＳＷ２のオン・オフ状態が
決定されることになり、このデータを変えることによ
り、コンパレータ回路４０の基準電圧を変更することが
できる。尚、コンパレータしきい値選択信号がＨレベ
ル、Ｌレベルのいずれであるかは、本実施形態の場合、
オプションデータ格納ＲＯＭ２０のアドレスＦＦＦＢＡ
０ｈに格納された１ワード目転送データ（１６ビット
分）のうちの１ビット分に、その情報が記憶されてい
る。そのため、オプションデータがオプションデータ設
定レジスタ３０へ転送されると、その１ビット分の情報
に基づいて、ＳＷ１，ＳＷ２のいずれか一方がオンされ
ることになる。That is, the option data setting register 3
The ON / OFF state of SW1 and SW2 is determined based on the state of 0, and the reference voltage of the comparator circuit 40 can be changed by changing this data. It should be noted that whether the comparator threshold value selection signal is H level or L level is determined in the case of the present embodiment.
Address FFFBA of option data storage ROM 20
The information is stored in one bit of the first word transfer data (16 bits) stored in 0h. Therefore, when the option data is transferred to the option data setting register 30, one of SW1 and SW2 is turned on based on the information of one bit.

【００２５】また、コンパレータ回路４０以外にも、図
示はしないものの、例えばＡＤコンバータなどの各種機
能回路が内蔵されており、これらの各種機能回路を動作
させるために必要なデータは、上記１６ワード分のオプ
ションデータの中に全て設定されている。In addition to the comparator circuit 40, although not shown, various functional circuits such as, for example, AD converters are built in, and the data necessary for operating these various functional circuits is 16 words. Are all set in the option data.

【００２６】本発明の主要部分であるＲＯＭオプション
転送回路５０は、オプションデータ格納ＲＯＭ２０に格
納された１６ワード分のオプションデータをオプション
データ設定レジスタ３０に転送するためのものであり、
転送設定回路５１と、ＲＯＭオプション制御回路５２
と、転送数カウンタ５３と、キーパターン格納アドレス
５４と、転送元アドレス５５と、転送先アドレス５６
と、トライステート・バッファ５７とで構成される。The ROM option transfer circuit 50, which is a main part of the present invention, is for transferring option data for 16 words stored in the option data storage ROM 20 to the option data setting register 30.
Transfer setting circuit 51 and ROM option control circuit 52
, Transfer number counter 53, key pattern storage address 54, transfer source address 55, transfer destination address 56
And a tri-state buffer 57.

【００２７】転送設定回路５１は、外部のリセット回路
（図示せず）から出力されるリセット信号に基づいてＣ
ＰＵ１０を初期化又は初期状態解除するためのＣＰＵリ
セット解除信号ＣＰＵＲＥＳを出力すると共に、オプシ
ョンデータの転送をバースト転送により行うか或いはサ
イクルスチール転送により行うか選択するためのサイク
ル／バースト選択信号ＣＹＣ及びオプションデータの転
送を開始させるための転送スタート信号ＳＴをＲＯＭオ
プション制御回路５２へ出力する。また、ＣＰＵ１０の
動作開始後も周期的にオプションデータの転送を行うた
めに、ＭＣＵ内のタイマや外部のタイマなど（図示せ
ず）から一定の周期毎（本実施形態では１００μsec.
毎）に周期信号（１００μｓ信号）が入力される。The transfer setting circuit 51 outputs a C signal based on a reset signal output from an external reset circuit (not shown).
A cycle / burst selection signal CYC and an option for outputting a CPU reset release signal CPURES for initializing the PU 10 or releasing the initial state, and for selecting whether to transfer option data by burst transfer or cycle steal transfer. A transfer start signal ST for starting data transfer is output to the ROM option control circuit 52. In addition, in order to periodically transfer the option data even after the operation of the CPU 10 is started, a timer in the MCU or an external timer (not shown) is used at regular intervals (in this embodiment, 100 μsec.
Each time), a periodic signal (100 μs signal) is input.

【００２８】ＲＯＭオプション制御回路５２は、オプシ
ョンデータの転送を総括的に制御するための回路であ
り、転送設定回路５１から出力されるサイクル／バース
ト選択信号ＣＹＣがバースト転送を選択する旨の信号で
ある場合に、バースト転送スタート信号を転送設定回路
５１へ出力すると共に、ＣＰＵ１０の初期状態を解除し
てその動作を開始させるためのリセットリフレッシュ信
号を転送設定回路５１へ出力する。The ROM option control circuit 52 is a circuit for generally controlling the transfer of option data. The cycle / burst selection signal CYC output from the transfer setting circuit 51 is a signal for selecting burst transfer. In some cases, a burst transfer start signal is output to the transfer setting circuit 51, and a reset refresh signal for releasing the initial state of the CPU 10 and starting its operation is output to the transfer setting circuit 51.

【００２９】また、ＣＰＵ１０の動作開始後にオプショ
ンデータの転送を行う際、システムバス６０の使用権を
要求するためのＢＵＳＲＥＱ信号をＣＰＵ１０へ出力
し、ＣＰＵ１０がシステムバス６０を開放すると、ＣＰ
Ｕ１０からシステムバス６０の使用を許可するＢＵＳＡ
ＣＫ信号が入力される。ＣＰＵ１０が初期状態であるか
動作中であるかは、転送設定回路５１から入力されるＣ
ＰＵリセット解除信号ＣＰＵＲＥＳに基づいて判断され
る。When transferring optional data after the operation of the CPU 10 is started, a BUSREQ signal for requesting the right to use the system bus 60 is output to the CPU 10.
BUSA that permits use of system bus 60 from U10
The CK signal is input. Whether the CPU 10 is in the initial state or in operation is determined by the C input from the transfer setting circuit 51.
The determination is made based on the PU reset release signal CPURES.

【００３０】更に、オプションデータを１ワード転送す
る毎に転送数カウンタ５３へカウントアップ信号を出力
してカウンタ値をインクリメントさせると共に、トライ
ステート・バッファ５７の動作を制御する制御信号も出
力する。そして、オプションデータ転送において、オプ
ションデータ納ＲＯＭ２０内のオプションデータを読み
込む際にリード信号（Ｈレベル信号）を出力し、読み込
んだオプションデータをオプションデータ設定レジスタ
３０へ転送し書き込む際にライト信号（Ｈレベル信号）
を出力する。また、１６ビット単位のオプションデータ
において、上位ビット８〜１５を選択する時に上位バイ
ト選択信号（Ｈレベル信号）を出力し、下位ビット０〜
７を選択する時に下位バイト選択信号（Ｈレベル信号）
を出力するが、本実施形態の場合、常にワード単位のア
クセスがなされるため、両方同時にＨレベル信号が出力
される。Further, every time one word of option data is transferred, a count-up signal is output to the transfer number counter 53 to increment the counter value, and a control signal for controlling the operation of the tristate buffer 57 is also output. In the option data transfer, a read signal (H level signal) is output when the option data in the option data storage ROM 20 is read, and a write signal (H) is used when the read option data is transferred to the option data setting register 30 and written. Level signal)
Is output. In addition, in the option data in units of 16 bits, an upper byte selection signal (H level signal) is output when upper bits 8 to 15 are selected, and lower bits 0 to 15 are output.
Lower byte select signal (H level signal) when 7 is selected
However, in the case of the present embodiment, since the access is always performed in word units, the H level signal is output at the same time.

【００３１】尚、これらの信号（リード信号、ライト信
号、上位バイト選択信号、下位バイト選択信号）はいず
れも図示しないコントロールバスへ出力されるが、ＣＰ
Ｕ１０の動作中は、ＣＰＵ１０からも同様の信号が出力
される。但しこのときは、どちらか一方から出力される
信号のみがマルチプレクスされてコントロールバスへ出
力される。例えば、ＣＰＵ１０がバス権を開放したとき
はＲＯＭオプション制御回路５２から出力される上記各
信号がコントロールバスへ出力されることになる。All of these signals (read signal, write signal, upper byte select signal, lower byte select signal) are output to a control bus (not shown).
During the operation of U10, a similar signal is output from CPU10. However, at this time, only the signal output from either one is multiplexed and output to the control bus. For example, when the CPU 10 releases the bus right, the signals output from the ROM option control circuit 52 are output to the control bus.

【００３２】また、転送設定回路５１及びＲＯＭオプシ
ョン制御回路５２には、外部のクロック発生回路（図示
せず）から異なるタイミングで出力される２種類のシス
テムクロック（所謂２相クロック）ＣＫＡ、ＣＫＢが入
力され、各回路５１，５２はいずれも、このシステムク
ロックＣＫＡ、ＣＫＢにより動作するよう構成されてい
る。また、図示はしないものの、ＣＰＵ１０もこのシス
テムクロックＣＫＡ、ＣＫＢにより動作するよう構成さ
れている。The transfer setting circuit 51 and the ROM option control circuit 52 have two types of system clocks (so-called two-phase clocks) CKA and CKB output from external clock generation circuits (not shown) at different timings. Each of the circuits 51 and 52 is configured to operate by the system clocks CKA and CKB. Although not shown, the CPU 10 is also configured to operate with the system clocks CKA and CKB.

【００３３】転送数カウンタ５３は、初期値１１１１ｂ
の４ビット２進カウンタであり、オプションデータを１
ワード転送する毎に１ずつインクリメントされる。その
ため、１６ワード転送終了時には再びカウンタ値が１１
１１ｂとなる。そして、このカウンタ値は、後述するよ
うにアドレスＡ４〜Ａ１として、アドレスバスＡへ出力
されることになる。The transfer number counter 53 has an initial value 1111b.
Is a 4-bit binary counter.
It is incremented by one each time a word is transferred. Therefore, at the end of the 16-word transfer, the counter value becomes 11 again.
11b. Then, the counter value is output to the address bus A as addresses A4 to A1 as described later.

【００３４】キーパターン格納アドレス５４、転送元ア
ドレス５５、転送先アドレス５６には、いずれも固定値
であるアドレスＡ２３〜Ａ５及びＡ０が設定されてお
り、ＲＯＭオプション制御回路５２からの制御指令に基
づいて、これらのアドレス値を出力する。そして、これ
らのアドレス値（Ａ２３〜Ａ５及びＡ０）と転送数カウ
ンタ５３から出力されるカウンタ値（Ａ４〜Ａ１）と
で、オプションデータ格納ＲＯＭ２０内のオプションデ
ータのアドレスが実現される。Addresses A23 to A5 and A0, which are all fixed values, are set in the key pattern storage address 54, the transfer source address 55, and the transfer destination address 56, and based on a control command from the ROM option control circuit 52. And outputs these address values. The address of the option data in the option data storage ROM 20 is realized by these address values (A23 to A5 and A0) and the counter values (A4 to A1) output from the transfer number counter 53.

【００３５】トライステート・バッファ５７は、転送数
カウンタ５３、キーパターン格納アドレス５４、転送元
アドレス５５、転送先アドレス５６と、システムバス６
０との接続状態を切り換えるものであり、ＲＯＭオプシ
ョン制御回路５２により制御される。The tri-state buffer 57 includes a transfer number counter 53, a key pattern storage address 54, a transfer source address 55, a transfer destination address 56, and a system bus 6.
This is for switching the connection state to 0, and is controlled by the ROM option control circuit 52.

【００３６】ここで、転送設定回路５１は、図３に示す
ように、外部のリセット回路（図示せず）から出力され
るリセット信号に基づいてＣＰＵ１０を初期化すると共
に、オプションデータの転送終了後にＲＯＭオプション
制御回路５２から出力されるリセットリフレッシュ信号
に基づいてＣＰＵの初期化を解除するための、ＣＰＵリ
セット信号を生成するＣＰＵ用リセット生成回路７１
と、ＣＰＵリセット信号を反転してＣＰＵリセット解除
信号ＣＰＵＲＥＳとして出力するインバータ７２と、サ
イクル／バースト選択信号ＣＹＣを出力するサイクル／
バースト選択回路７３と、ＲＯＭオプション制御回路５
２からのバースト転送スタート信号又は外部タイマから
の１００μｓ信号のいずれか一方を選択して出力する選
択器７４と、選択器７４により選択されたいずれか一方
の信号の立ち下がりエッジを検出して転送スタート信号
ＳＴを出力する転送スタート信号立ち下がりエッジ検出
回路７５とにより構成される。この転送設定回路５１の
詳細な動作については、後で詳述する。Here, as shown in FIG. 3, the transfer setting circuit 51 initializes the CPU 10 based on a reset signal output from an external reset circuit (not shown), and after the transfer of the option data is completed. CPU reset generation circuit 71 for generating a CPU reset signal for canceling CPU initialization based on a reset refresh signal output from ROM option control circuit 52
And an inverter 72 for inverting the CPU reset signal and outputting it as a CPU reset release signal CPURES, and a cycle / cycle for outputting a cycle / burst selection signal CYC.
Burst selection circuit 73 and ROM option control circuit 5
2, a selector 74 for selecting and outputting either the burst transfer start signal from the second or the 100 μs signal from the external timer, and detecting and transferring the falling edge of one of the signals selected by the selector 74 It comprises a transfer start signal falling edge detection circuit 75 for outputting a start signal ST. The detailed operation of the transfer setting circuit 51 will be described later.

【００３７】次に、ＲＯＭオプション転送回路５０の概
略動作を図１〜図３に基づいて説明することにより、Ｒ
ＯＭオプション転送回路５０によるオプションデータの
転送について詳述する。まず、図示しないリセット端子
の操作（例えばユーザによるマニュアルリセット）や電
源電圧の状態（所謂パワーオンリセット）により外部リ
セット回路からＬレベルのリセット信号が出力される
と、このリセット信号がＣＰＵ用リセット生成回路７１
（図３参照）の二つのＤラッチ７１ａ，７１ｂのリセッ
ト端子に入力され、Ｄラッチ７１ａ，７１ｂはいずれも
リセットされて、Ｄラッチ７１ｂからＬレベルの信号が
ＣＰＵリセット信号として出力される。このＣＰＵリセ
ット信号がインバータ７２にて反転し、ＨレベルのＣＰ
Ｕリセット解除信号ＣＰＵＲＥＳとしてＣＰＵ１０へ出
力され、ＣＰＵ１０は初期状態になる。Next, the schematic operation of the ROM option transfer circuit 50 will be described with reference to FIGS.
The transfer of option data by the OM option transfer circuit 50 will be described in detail. First, when an external reset circuit outputs an L-level reset signal due to operation of a reset terminal (not shown) (for example, manual reset by a user) or a power supply voltage state (so-called power-on reset), the reset signal is generated by a CPU reset. Circuit 71
(See FIG. 3) are input to the reset terminals of the two D latches 71a and 71b, the D latches 71a and 71b are both reset, and the L level signal is output from the D latch 71b as a CPU reset signal. The CPU reset signal is inverted by the inverter 72, and the H level CP
The signal is output to the CPU 10 as the U reset release signal CPURES, and the CPU 10 enters an initial state.

【００３８】Ｄラッチ７１ｂから出力されるＬレベルの
ＣＰＵリセット信号は、ＯＲゲート７１ｃにも入力さ
れ、ＯＲゲート７１ｃの出力がＤラッチ７１ａに入力さ
れるため、外部からのリセット信号が解除（即ちＨレベ
ルに変化）されてもＬレベルの状態で保持される。The L-level CPU reset signal output from the D latch 71b is also input to the OR gate 71c, and the output of the OR gate 71c is input to the D latch 71a. Even if it is changed to H level), it is kept at L level.

【００３９】一方、サイクル／バースト選択回路７３の
二つのＤラッチ７３ａ，７３ｂのリセット端子にも外部
からのリセット信号が入力され、Ｌレベルのサイクル／
バースト選択信号ＣＹＣがＲＯＭオプション制御回路５
２へ出力される。このとき、ＣＰＵ用リセット生成回路
７１のＤラッチ７１ｂから出力されるＬレベルのＣＰＵ
リセット信号が、サイクル／バースト選択回路７３のＡ
ＮＤゲート７３ｄにも入力され、ＡＮＤゲート７３ｄの
出力がＬレベルとなる。そのため、二つのＤラッチ７３
ａ，７３ｂの出力も共にＬレベルとなり、外部リセット
信号が解除されても、サイクル／バースト選択信号ＣＹ
ＣはＬレベルのまま保持される。On the other hand, an external reset signal is also input to the reset terminals of the two D latches 73a and 73b of the cycle / burst selection circuit 73, and the L level cycle /
The burst selection signal CYC is supplied to the ROM option control circuit 5
2 is output. At this time, an L level CPU output from the D latch 71b of the CPU reset generation circuit 71
The reset signal is output from the cycle / burst selection circuit 73 A
The signal is also input to the ND gate 73d, and the output of the AND gate 73d becomes L level. Therefore, two D latches 73
a and 73b both become L level, and even if the external reset signal is released, the cycle / burst selection signal CY is output.
C is maintained at L level.

【００４０】そして、このＬレベルのサイクル／バース
ト選択信号ＣＹＣが出力されることにより、バーストモ
ードが選択され、ＣＰＵ１０動作開始前のバースト転送
が選択されたことになる。これにより、ＲＯＭオプショ
ン制御回路５２ではバースト転送を行うべきことが認識
され、選択器７４へバースト転送スタート信号（所定時
間Ｈレベルの１パルス信号）が出力される。尚、このＨ
レベル所定時間は、少なくともＣＫＡ同期でしかもＣＫ
Ａの１周期分以上である。また、選択器７４は、複数の
信号のうち一つだけを選択して出力するためのマルチプ
レクサにて構成されている。By outputting the cycle / burst selection signal CYC at the L level, the burst mode is selected, and the burst transfer before the start of the operation of the CPU 10 is selected. As a result, the ROM option control circuit 52 recognizes that burst transfer is to be performed, and outputs a burst transfer start signal (H level one pulse signal for a predetermined time) to the selector 74. In addition, this H
The level predetermined time is at least CKA synchronous and CK
A is equal to or more than one cycle. The selector 74 is configured by a multiplexer for selecting and outputting only one of a plurality of signals.

【００４１】また、Ｄラッチ７１ｂから出力されるＣＰ
Ｕリセット信号は、選択器７４のセレクト端子にも入力
される。初期状態のＣＰＵリセット信号はＬレベルであ
るため、選択器７４では、ＲＯＭオプション制御回路５
２からのバースト転送スタート信号が選択され、転送ス
タート信号立ち下がりエッジ検出回路７５へ出力され
る。The CP output from the D latch 71b
The U reset signal is also input to the select terminal of the selector 74. Since the CPU reset signal in the initial state is at L level, the selector 74 selects the ROM option control circuit 5
2 is selected and output to the transfer start signal falling edge detection circuit 75.

【００４２】転送スタート信号立ち下がりエッジ検出回
路７５は、シリアル接続された四つのＤラッチ７５ａ、
７５ｂ、７５ｃ、７５ｄとインバータ７５ｅとＡＮＤゲ
ート７５ｆとからなり、ＡＮＤゲート７５ｆには、Ｄラ
ッチ７５ｄの出力が入力されると共にＤラッチ７５ｂの
出力もインバータ７５ｅを介して入力される。従って、
外部リセット回路からのリセット信号が解除されると、
選択器７４から出力されてＤラッチ７５ａに入力された
バースト転送スタート信号が、四つのＤラッチ７５ａ〜
７５ｄを通してディレイされ、インバータ７５ｅとＡＮ
Ｄゲート７５ｆを通すことにより、バースト転送スター
ト信号の立ち下がりエッジを検出することができる。The transfer start signal falling edge detection circuit 75 includes four serially connected D latches 75a,
75b, 75c, and 75d, an inverter 75e, and an AND gate 75f. The output of the D latch 75d and the output of the D latch 75b are also input to the AND gate 75f via the inverter 75e. Therefore,
When the reset signal from the external reset circuit is released,
The burst transfer start signal output from the selector 74 and input to the D latch 75a is input to the four D latches 75a to 75a.
75d and the inverter 75e
By passing through the D gate 75f, the falling edge of the burst transfer start signal can be detected.

【００４３】この立ち下がりエッジ検出により、転送ス
タート信号ＳＴがＲＯＭオプション制御回路５２へ出力
され、ＣＰＵ１０の初期状態におけるオプションデータ
のバースト転送が開始されることになる。転送スタート
信号ＳＴが入力されたＲＯＭオプション制御回路５２
は、まず、アドレスＦＦＦＢＦＥｈ（図２参照）に格納
された転送開始キーパターンを読み込む。具体的には、
キーパターン格納アドレス５４に設定された固定アドレ
スＡ２３〜Ａ５及びＡ０をアドレスバスＡへ出力して、
転送数カウンタ５３から出力されるカウンタ値Ａ４〜Ａ
１（既述の通り初期状態で１１１１ｂにセット）と併せ
て、アドレスＦＦＦＢＦＥｈを実現する。By detecting the falling edge, the transfer start signal ST is output to the ROM option control circuit 52, and the burst transfer of the option data in the initial state of the CPU 10 is started. ROM option control circuit 52 to which transfer start signal ST is input
First reads the transfer start key pattern stored at the address FFFBFEh (see FIG. 2). In particular,
The fixed addresses A23 to A5 and A0 set in the key pattern storage address 54 are output to the address bus A,
Counter values A4 to A output from transfer number counter 53
1 (set to 1111b in the initial state as described above), the address FFFBFEh is realized.

【００４４】ＲＯＭオプション制御回路５２では、転送
開始キーパターンが所定の値（本実施形態ではＡＡ５５
ｈ）のときのみ転送を開始するように設定されているた
め、アドレスＦＦＦＢＦＥｈに格納されたデータ（転送
開始キーパターン）を読み込むと、その読み込んだデー
タが所定の値（ＡＡ５５ｈ）であるか否かが判断され
る。そして、転送開始キーパターンが所定の値と一致し
た場合に、オプションデータの転送が開始される。In the ROM option control circuit 52, the transfer start key pattern has a predetermined value (AA55 in this embodiment).
h), the transfer is set to start only when the data (transfer start key pattern) stored in the address FFFBFEh is read, and whether or not the read data is a predetermined value (AA55h) is determined. Is determined. Then, when the transfer start key pattern matches the predetermined value, the transfer of the option data is started.

【００４５】転送が開始されると、転送数カウンタ５３
は、ＲＯＭオプション制御回路５２からカウントアップ
すべき旨のカウントアップ信号を受け取り、初期値１１
１１ｂから００００ｂへカウントアップする。このカウ
ント値はアドレスバスＡへ出力される。また、転送元ア
ドレス５５からも、予め設定された固定アドレスＡ２３
〜Ａ５及びＡ０がアドレスバスＡへ出力されることによ
り、カウンタ値Ａ４〜Ａ１と併せて転送元アドレスＦＦ
ＦＢＡ０ｈが実現される。これにより、アドレスＦＦＦ
ＢＡ０ｈに格納された１ワード目の転送データ（オプシ
ョンデータ）がオプションデータ格納ＲＯＭ２０からリ
ードされる。When the transfer is started, the transfer number counter 53
Receives a count-up signal to count up from the ROM option control circuit 52 and outputs an initial value 11
Count up from 11b to 0000b. This count value is output to the address bus A. Also, from the transfer source address 55, a preset fixed address A23
A5 and A0 are output to the address bus A, so that the transfer source address FF is output together with the counter values A4 to A1.
FBA0h is realized. Thereby, the address FFF
The transfer data (option data) of the first word stored in BA0h is read from the option data storage ROM 20.

【００４６】続いて、転送先アドレス５６から、予め設
定された固定アドレスＡ２３〜Ａ５及びＡ０をアドレス
バスＡへ出力することにより、カウンタ値Ａ４〜Ａ１と
併せて、転送先アドレス００３０００ｈが実現される。
これにより、オプションデータ設定レジスタ３０の所定
の場所に１ワード目の転送データが書き込まれることに
なる。Subsequently, by outputting predetermined fixed addresses A23 to A5 and A0 to the address bus A from the transfer destination address 56, the transfer destination address 003000h is realized together with the counter values A4 to A1. .
As a result, the transfer data of the first word is written in a predetermined location of the option data setting register 30.

【００４７】このように１ワード目の転送データを転送
した後は、再びＲＯＭオプション制御回路５２から転送
数カウンタ５３へカウントアップ信号を出力し、カウン
タ値を００００ｂから０００１ｂへカウントアップす
る。そして、１ワード目の転送と同様に、転送元アドレ
ス５５から固定アドレスＡ２３〜Ａ５及びＡ０をアドレ
スバスＡへ出力すると共にカウントアップされたカウン
タ値（０００１ｂ）をＡ４〜Ａ１として出力することで
アドレスＦＦＦＢＡ２ｈを実現し、オプションデータ格
納ＲＯＭ２０におけるアドレスＦＦＦＢＡ２ｈに格納さ
れた２ワード目の転送データ（オプションデータ）を読
み込む。After transferring the transfer data of the first word in this way, a count-up signal is output from the ROM option control circuit 52 to the transfer number counter 53 again, and the counter value is counted up from 0000b to 0001b. Then, similarly to the transfer of the first word, the fixed addresses A23 to A5 and A0 are output from the transfer source address 55 to the address bus A, and the counted-up counter value (0001b) is output as A4 to A1. FFFBA2h is realized, and the transfer data (option data) of the second word stored in the address FFFBA2h in the option data storage ROM 20 is read.

【００４８】続いて、やはり１ワード目の転送と同様
に、転送先アドレス５６から固定アドレスＡ２３〜Ａ５
及びＡ０をアドレスバスＡへ出力し、カウンタ値（００
０１ｂ）と併せて、転送先アドレス００３００２ｈを実
現する。これにより、オプションデータ設定レジスタ３
０の所定の場所に２ワード目の転送データが書き込まれ
ることになる。Subsequently, similarly to the transfer of the first word, the transfer destination address 56 and the fixed addresses A23 to A5
And A0 are output to the address bus A, and the counter value (00
01b), the transfer destination address 00302h is realized. Thereby, the option data setting register 3
The transfer data of the second word is written in a predetermined location of 0.

【００４９】上記のような１ワードずつのオプションデ
ータの転送を、１６回繰り返すことにより、転送数カウ
ンタ５３は１１１１ｂまでカウンタ値が増加し、アドレ
スＦＦＦＢＢＥｈに格納された１６ワード目の転送デー
タをオプションデータ設定レジスタ３０のアドレス００
３０１Ｅｈへ転送して、オプションデータのバースト転
送が終了する。By repeating the transfer of the option data in units of one word as described above 16 times, the transfer number counter 53 increases the counter value to 1111b, and transfers the transfer data of the 16th word stored in the address FFFBBEh to the option. Address 00 of data setting register 30
301Eh, and the burst transfer of the option data ends.

【００５０】ＣＰＵ動作開始前のバースト転送が終了す
ると、ＲＯＭオプション制御回路５２から転送設定回路
１２０内のＣＰＵ用リセット生成回路７１へリセットリ
フレッシュ信号が出力される。このリセットリフレッシ
ュ信号は、バースト転送スタート信号と同様、所定時間
だけＨレベルの１パルス信号であり、そのＨレベル期間
は少なくともＣＫＡ同期でしかもＣＫＡの１周期分以上
である。When the burst transfer before the start of the CPU operation is completed, a reset refresh signal is output from the ROM option control circuit 52 to the CPU reset generation circuit 71 in the transfer setting circuit 120. This reset refresh signal is a one-pulse signal of an H level for a predetermined time similarly to the burst transfer start signal, and the H level period is at least CKA synchronous and at least one cycle of CKA.

【００５１】このリセットリフレッシュ信号により、Ｏ
Ｒゲート７１ｃ、Ｄラッチ７１ａ、７１ｂを通してＣＰ
Ｕリセット信号がＬレベルからＨレベルに変わり、イン
バータ７２を介してＬレベルのＣＰＵリセット解除信号
ＣＰＵＲＥＳがＣＰＵ１０へ出力される。これにより、
ＣＰＵ１０の初期状態が解除され、ＣＰＵ１０がその動
作を開始することになる。By this reset refresh signal, O
CP through R gate 71c and D latches 71a and 71b
The U reset signal changes from the L level to the H level, and an L level CPU reset release signal CPURES is output to the CPU 10 via the inverter 72. This allows
The initial state of the CPU 10 is released, and the CPU 10 starts its operation.

【００５２】ここで、Ｈレベルに変わったＣＰＵリセッ
ト信号は、ＣＰＵ用リセット生成回路７１内で保持され
るが、万一Ｄラッチ７１ａ，７１ｂのデータ化け等によ
りＬレベルに変わってしまうと、ＣＰＵ１０の動作途中
で突然初期状態になってしまうなど、その影響は大き
い。そのため、本実施形態では、ＣＰＵ１０の動作開始
後も、サイクルスチール転送による１ワードずつの転送
（詳細は後述）が実行される毎にリセットリフレッシュ
信号を出力して、データ化け等による影響を最小限に抑
えるようにしている。Here, the CPU reset signal which has changed to the H level is held in the CPU reset generation circuit 71. However, if the CPU reset signal changes to the L level due to garbled data of the D latches 71a and 71b, the CPU reset signal is generated. The effect is large, such as the initial state being suddenly entered during the operation of. For this reason, in the present embodiment, even after the operation of the CPU 10 is started, a reset refresh signal is output every time a word-by-word transfer (details will be described later) is performed by cycle steal transfer, thereby minimizing the influence of garbled data and the like. I try to suppress it.

【００５３】ＣＰＵ用リセット生成回路７１から出力さ
れるＣＰＵリセット信号がＨレベルになったことによ
り、サイクル／バースト選択回路７３内のＡＮＤゲート
７３ｄにも、ＨレベルのＣＰＵリセット信号が入力され
る。そして、ＣＰＵ１０の動作開始後は、１００μｓ信
号がサイクル／バースト選択回路７３内のＯＲゲート７
３ｃに入力されるため、ＯＲゲート７３ｃの出力もＨレ
ベルとなり、そのＨレベル出力がＡＮＤゲート７３ｄに
入力されることにより、ＡＮＤゲート７３ｄの出力もＨ
レベルとなる。この出力が、Ｄラッチ７３ａ，７３ｂを
通してＨレベルのサイクル／バースト選択信号ＣＹＣと
してＲＯＭオプション制御回路５２へ出力されることに
なる。尚、この１００μｓ信号も、リセットリフレッシ
ュ信号と同様、所定時間だけＨレベルの１パルス信号で
あり、そのＨレベル期間は少なくともＣＫＡ同期でしか
もＣＫＡの１周期分以上である。When the CPU reset signal output from the CPU reset generation circuit 71 goes high, the H level CPU reset signal is also input to the AND gate 73d in the cycle / burst selection circuit 73. After the operation of the CPU 10 is started, the 100 μs signal is supplied to the OR gate 7 in the cycle / burst selection circuit 73.
3c, the output of the OR gate 73c is also at the H level, and the output of the H level is input to the AND gate 73d, so that the output of the AND gate 73d is also at the H level.
Level. This output is output to the ROM option control circuit 52 as an H-level cycle / burst selection signal CYC through the D latches 73a and 73b. Note that this 100 μs signal is also a one-pulse signal of an H level for a predetermined time similarly to the reset refresh signal, and the H level period is at least CKA synchronous and at least one cycle of CKA.

【００５４】尚、このように１００μsec.毎に１００μ
ｓ信号をサイクル／バースト選択回路７３へ出力する構
成にしたことにより、万一Ｄラッチ７３ａ，７３ｂのデ
ータ化け等によりサイクル／バースト選択信号ＣＹＣが
Ｌレベル変わってバースト転送が選択されてしまって
も、１００μｓ信号により再びＨレベルに戻すことがで
きる。As described above, every 100 μsec.
Since the configuration is such that the s signal is output to the cycle / burst selection circuit 73, even if the cycle / burst selection signal CYC changes to the L level due to garbled data of the D latches 73a and 73b, burst transfer is selected. , 100 μs signal, it can be returned to the H level again.

【００５５】ＲＯＭオプション制御回路５２では、Ｈレ
ベルのサイクル／バースト選択信号ＣＹＣが入力される
ことにより、サイクルスチール転送が選択されたことが
認識されるため、以降のオプションデータの転送はサイ
クルスチール転送により行われることになる。そして、
その転送は、１００μｓ信号が入力される毎に実行され
る。The ROM option control circuit 52 recognizes that the cycle steal transfer has been selected by inputting the cycle / burst select signal CYC at the H level. Will be performed. And
The transfer is performed every time a 100 μs signal is input.

【００５６】即ち、ＣＰＵ用リセット生成回路７１から
出力されるＨレベルのＣＰＵリセット信号は選択器７４
にも入力され、選択器７４では、１００μｓ信号が選択
されて転送スタート信号立ち下がりエッジ検出回路７５
へ出力される。そのため、外部のタイマ回路から１００
μｓ信号が出力されると、その立ち下がりエッジが転送
スタート信号立ち下がりエッジ検出回路７５にて検出さ
れ、転送スタート信号ＳＴがＲＯＭオプション制御回路
５２へ出力される。That is, the H level CPU reset signal output from the CPU reset generation circuit 71 is
The selector 74 selects the 100 μs signal and outputs the transfer start signal falling edge detection circuit 75.
Output to Therefore, 100
When the μs signal is output, its falling edge is detected by the transfer start signal falling edge detection circuit 75, and the transfer start signal ST is output to the ROM option control circuit 52.

【００５７】一方、１００μｓ信号はＲＯＭオプション
制御回路５２にも入力され、ＲＯＭオプション制御回路
５２は、この１００μｓ信号が検出されると、ＣＰＵ１
０に対してシステムバス６０のバス権開放要求であるバ
スリクエスト信号ＢＵＳＲＥＱを出力する。そして、Ｃ
ＰＵ１０がバス権を放棄したことを確認できるバスアッ
ク信号ＢＵＳＡＣＫがＣＰＵ１０からＲＯＭオプション
制御回路５２へ入力されることで、オプションデータの
転送が開始される。On the other hand, the 100 μs signal is also inputted to the ROM option control circuit 52, and when the 100 μs signal is detected, the ROM
A bus request signal BUSREQ which is a bus release request for the system bus 60 is output to 0. And C
Transfer of option data is started when a bus ACK signal BUSACK, which can confirm that the PU 10 has relinquished the bus right, is input from the CPU 10 to the ROM option control circuit 52.

【００５８】つまり、ＣＰＵ１０動作開始後のサイクル
スチール転送は、１００μsec.毎に、しかも転送スター
ト信号立ち下がりエッジ検出回路７５から転送スタート
信号ＳＴが出力されるのと共にＣＰＵ１０からバスアッ
ク信号ＢＵＳＡＣＫが出力されたときに初めて実行され
る。That is, in cycle steal transfer after the operation of the CPU 10 is started, the transfer start signal ST is output from the transfer start signal falling edge detection circuit 75 and the bus ACK signal BUSACK is output from the CPU 10 every 100 μsec. Sometimes first run.

【００５９】そしてこの１００μsec.毎のサイクルスチ
ール転送は、１６ワード分のオプションデータを分割し
た上で、既述のバースト転送と同様の手順で１ワードず
つ実行され、１６ワード転送した後も再び１ワード目か
ら繰り返し転送を実行する。その際も、１ワード目のオ
プションデータを転送する前には必ず、バースト転送の
場合と同様、アドレスＦＦＦＢＦＥｈに格納された転送
開始キーパターンを読み込み、転送するかどうかを識別
する。The cycle steal transfer every 100 μsec. Is performed one word at a time in the same procedure as the above-described burst transfer after dividing the option data for 16 words, and after the 16-word transfer, one cycle is again performed. Repeated transfer starts from the word. At this time, before the option data of the first word is transferred, the transfer start key pattern stored in the address FFFBFEh is always read and the transfer is identified as in the case of the burst transfer.

【００６０】尚、上記のように、オプションデータの転
送開始前（ＣＰＵ１０動作後は１ワード目転送前）に転
送開始キーパターンを識別するのは、メーカによるＭＣ
Ｕの検査時の検査時間短縮のために付加したものであ
る。つまり、ＭＣＵの検査時、本来ならリセット信号の
解除後すぐにＭＣＵ本来の様々な機能を検査したいもの
の、リセット信号が解除される度に無条件に１６ワード
毎のバースト転送が行われるようにすると、その分、検
査時間が無駄になってしまう。そこで、上記のようなキ
ーパターンによる動作遷移を付加して、検査時は転送開
始キーパターンが一致しないようにすることにより、リ
セット信号解除後はすぐにＣＰＵ１０の動作が開始する
ようにし、外部機器・システム等に組み込んで実際に使
用する際には、転送開始キーパターンが一致するように
して、ＣＰＵ１０の動作開始前にバースト転送を行うよ
うにした。As described above, the key to identify the transfer start key pattern before the start of the transfer of the option data (after the operation of the CPU 10 and before the transfer of the first word) is determined by the manufacturer.
This is added to shorten the inspection time when U is inspected. In other words, when the MCU is to be inspected, the original various functions of the MCU should be inspected immediately after the reset signal is released, but the burst transfer of every 16 words is performed unconditionally every time the reset signal is released. In that case, the inspection time is wasted. Therefore, by adding an operation transition using the above key pattern so that the transfer start key pattern does not match at the time of inspection, the operation of the CPU 10 starts immediately after the reset signal is released. -When actually incorporated in a system or the like, the burst transfer is performed before the operation of the CPU 10 is started by matching the transfer start key pattern.

【００６１】また、上記のようにＣＰＵ１０の動作開始
後も引き続きオプションデータの転送を行うようにした
のは、ノイズ等の影響によるデータ化け時の対応のた
め、信頼性の向上を目的としたものである。このように
すれば、万一データ化けによってオプションデータ設定
レジスタ３０内のオプションデータが変化してしまった
としても、１００μsec.毎の再書き込みにより、その影
響を最小限に抑えることができる。The reason why the option data is continuously transferred after the operation of the CPU 10 is started as described above is to improve reliability in order to cope with data garbled due to the influence of noise or the like. It is. In this way, even if the option data in the option data setting register 30 changes due to data corruption, the effect can be minimized by rewriting every 100 μsec.

【００６２】またこのとき、１６ワードのデータを一度
に転送せず１ワード毎分割して転送するようにしたの
は、ＣＰＵ１０の動作負荷への影響を削減するためであ
る。即ち、データ化けに対応するために実行するように
したＣＰＵ１０動作開始後のデータ転送によってＣＰＵ
１０本来の動作処理の負担を増加するのは好ましくない
ため、ＣＰＵ１０がシステムバス６０を使用していない
時に１ワードずつ転送するサイクルスチール転送を採用
したものである。At this time, the reason why the 16-word data is not transferred at one time but is divided and transferred for each word is to reduce the influence on the operation load of the CPU 10. That is, the CPU 10 is executed to cope with garbled data.
Since it is not preferable to increase the load of the original operation processing, cycle steal transfer in which the CPU 10 transfers data one word at a time when the system bus 60 is not used is adopted.

【００６３】以上詳述したオプションデータの転送につ
いて、その概略タイムチャートを図４に示す。図４に示
すように、本実施形態のＭＣＵにおいては、外部リセッ
ト回路からのリセット信号が解除されると、ＣＰＵ１０
は初期状態のまま、１６ワード分のオプションデータの
バースト転送が実行される。バースト転送完了後は、Ｃ
ＰＵ１０の初期状態を解除してその動作を開始するが、
その後も１００μsec.毎に１ワードずつ繰り返しサイク
ルスチール転送を実行する。FIG. 4 shows a schematic time chart of the transfer of the option data described in detail above. As shown in FIG. 4, in the MCU of this embodiment, when the reset signal from the external reset circuit is released, the CPU 10
In the initial state, burst transfer of option data for 16 words is executed. After the burst transfer is completed, C
The initial state of the PU 10 is released and its operation is started.
Thereafter, the cycle steal transfer is repeatedly performed one word at a time every 100 μsec.

【００６４】従って、本実施形態のＭＣＵによれば、Ｃ
ＰＵ１０からオプションデータ設定レジスタ３０へのオ
プションデータの転送を、ＣＰＵ１０の処理なしにＲＯ
Ｍオプション転送回路５０にて行うことができ、ＣＰＵ
１０の負荷の増加を防止できる。しかも、ＣＰＵ１０の
動作開始前にオプションデータの転送が完了するため、
ＣＰＵ１０の動作開始直後から、コンパレータ回路４０
を含む、内蔵された機能回路を完全に機能させることが
できる。Therefore, according to the MCU of this embodiment, C
Transfer of option data from PU 10 to option data setting register 30 is performed by RO
This can be performed by the M option transfer circuit 50 and the CPU
10 can be prevented from increasing. Moreover, since the transfer of the option data is completed before the operation of the CPU 10 is started,
Immediately after the operation of the CPU 10 starts, the comparator circuit 40
, And the built-in functional circuit can be fully functioned.

【００６５】しかも、オプションデータ格納ＲＯＭ２０
のオプションデータを変更するだけでコンパレータ回路
４０の基準電圧等の、機能回路を動作させるための各種
設定データを変更できるため、ＭＣＵを搭載する外部機
器・システムが異なる毎にこれら各種設定値が異なって
も、ＭＣＵのチップ配線パターンを変えるなどのハード
ウェアによる対応を行わなくても容易に対応することが
できる。Moreover, the option data storage ROM 20
The various setting data for operating the functional circuit, such as the reference voltage of the comparator circuit 40, can be changed only by changing the option data of the above. However, it is possible to easily cope with such a case without taking measures such as changing the chip wiring pattern of the MCU.

【００６６】また、ＣＰＵ１０の初期状態が解除されて
その動作が開始した後も、一定の周期毎（本実施形態で
は１００μsec.毎）に繰り返しＣＰＵ１０からオプショ
ンデータ設定レジスタ３０へオプションデータを転送す
るため、ＣＰＵ１０の動作開始前にオプションデータ設
定レジスタ３０に転送されたオプションデータが、その
後、例えばノイズの影響によるデータ化け等に起因して
万一変化してしまっても、再び正規のデータに修復する
ことができ、機能回路の誤動作を防止し、システムの信
頼性を向上することができる。Further, even after the initial state of the CPU 10 is released and its operation is started, the option data is repeatedly transferred from the CPU 10 to the option data setting register 30 at regular intervals (every 100 μsec in this embodiment). Even if the option data transferred to the option data setting register 30 before the operation of the CPU 10 changes afterwards due to, for example, data corruption due to the influence of noise, the option data is restored to normal data again. As a result, malfunction of the functional circuit can be prevented, and the reliability of the system can be improved.

【００６７】しかもこのとき、１ワードつずつサイクル
スチール転送するため、ＣＰＵ１０に負担をかけること
なく設定データを転送することができる。更に、ＲＯＭ
オプション制御回路５２は、ＣＰＵ用リセット生成回路
７１がＣＰＵ１０を初期状態にするためのＣＰＵリセッ
ト信号を出力したときにオプションデータの転送（バー
スト転送）を開始させ、転送終了後はリセットリフレッ
シュ信号をＣＰＵ用リセット生成回路７１へ出力してＣ
ＰＵリセット解除信号ＣＰＵＲＥＳをＬレベル（つまり
ＣＰＵ１０の初期状態を解除）にするため、ＣＰＵ１０
の動作開始前のオプションデータ転送、及びオプション
データのバースト転送終了後のＣＰＵ１０の初期状態解
除を確実に行うことができる。Further, at this time, since the cycle steal transfer is performed one word at a time, the setting data can be transferred without imposing a load on the CPU 10. Furthermore, ROM
The option control circuit 52 starts transfer of option data (burst transfer) when the CPU reset generation circuit 71 outputs a CPU reset signal for initializing the CPU 10, and outputs a reset refresh signal to the CPU after the transfer is completed. To the reset generation circuit 71 for
To set the PU reset release signal CPURES to L level (that is, release the initial state of the CPU 10),
, And the initial state release of the CPU after the burst transfer of the option data is completed.

【００６８】更にまた、ＣＰＵ１０の動作開始後も、一
定の周期毎（本実施形態では１ワード転送毎）にリセッ
トリフレッシュ信号を出力するため、ＣＰＵ１０の動作
に支障を与えてしまうのを防止することができる。ここ
で、本実施形態の構成要素と本発明の構成要素の対応関
係を明らかにする。本実施形態において、コンパレータ
回路４０は本発明の機能回路に相当し、オプションデー
タ格納ＲＯＭ２０は本発明の主記憶装置に相当し、１６
ワード分のオプションデータは本発明の所定の設定デー
タに相当し、オプションデータ設定レジスタ３０は本発
明の一時記憶装置に相当し、転送数カウンタ５３，キー
パターン格納アドレス５４，転送元アドレス５５，転送
先アドレス５６はいずれも本発明のデータ転送手段に相
当し、ＲＯＭオプション制御回路５２は本発明の転送制
御手段に相当し、ＣＰＵ用リセット生成回路７１は本発
明の初期化信号生成手段に相当し、ＣＰＵリセット信号
は本発明の初期化信号に相当し、リセットリフレッシュ
信号は本発明の初期化停止指令に相当し、ＲＯＭオプシ
ョン転送回路５０は本発明のデータ転送装置に相当す
る。Further, even after the operation of the CPU 10 is started, a reset refresh signal is output at regular intervals (every one-word transfer in the present embodiment), thereby preventing the operation of the CPU 10 from being hindered. Can be. Here, the correspondence between the components of the present embodiment and the components of the present invention will be clarified. In the present embodiment, the comparator circuit 40 corresponds to the functional circuit of the present invention, the option data storage ROM 20 corresponds to the main storage device of the present invention,
The option data for words corresponds to the predetermined setting data of the present invention, and the option data setting register 30 corresponds to the temporary storage device of the present invention. The transfer number counter 53, the key pattern storage address 54, the transfer source address 55, the transfer Each of the destination addresses 56 corresponds to the data transfer means of the present invention, the ROM option control circuit 52 corresponds to the transfer control means of the present invention, and the CPU reset generation circuit 71 corresponds to the initialization signal generation means of the present invention. , The CPU reset signal corresponds to the initialization signal of the present invention, the reset refresh signal corresponds to the initialization stop command of the present invention, and the ROM option transfer circuit 50 corresponds to the data transfer device of the present invention.

【００６９】尚、本発明の実施の形態は、上記実施形態
に何ら限定されるものではなく、本発明の技術的範囲に
属する限り種々の形態を採り得ることはいうまでもな
い。例えば、本実施形態ではオプションデータとして１
６ワードのデータをオプションデータ格納ＲＯＭ２０か
らオプションデータ設定レジスタ３０へ転送するように
したが、１６ワードに限定されることなく、内蔵される
機能回路の数やその機能などに応じて必要なオプション
データを設定すればよい。オプションデータ（転送開始
キーパターンを含む）を格納するアドレスも、上記アド
レス（図２参照）に限らずＭＣＵ全体のプログラムやデ
ータを考慮した上で適宜決めればよい。It should be noted that the embodiments of the present invention are not limited to the above-mentioned embodiments at all, and it goes without saying that various forms can be adopted as long as they fall within the technical scope of the present invention. For example, in the present embodiment, 1 is used as option data.
The 6-word data is transferred from the option data storage ROM 20 to the option data setting register 30, but is not limited to 16 words, and optional data required according to the number of built-in functional circuits and their functions is provided. Should be set. The address for storing the option data (including the transfer start key pattern) is not limited to the above address (see FIG. 2), and may be appropriately determined in consideration of the program and data of the entire MCU.

【００７０】また、本実施形態では、キーパターン格納
アドレス５４，転送元アドレス５５，転送先アドレス５
６の固定アドレスをＡ２３〜Ａ５及びＡ０の２０ビット
分とし、Ａ４〜Ａ１の４ビット分を転送数カウンタ５３
のカウンタ値としたが、これに限らず、例えば８ビット
分を転送数カウンタ５３のカウンタ値として残り１６ビ
ット分を固定値にして、より多く（１６ワード以上）の
オプションデータを扱えるようにしてもよく、２４ビッ
ト分のアドレスＡ２３〜Ａ０におけるカウンタ値と固定
値の割り当ては、適宜設定できる。In this embodiment, the key pattern storage address 54, the transfer source address 55, and the transfer destination address 5
The fixed address 6 is set to 20 bits of A23 to A5 and A0, and the 4 bits of A4 to A1 are set to the transfer number counter 53.
However, the present invention is not limited to this. For example, 8 bits may be used as the counter value of the transfer number counter 53 and the remaining 16 bits may be set to a fixed value so that more (16 words or more) option data can be handled. Alternatively, the assignment of the counter value and the fixed value in the 24-bit addresses A23 to A0 can be set as appropriate.

【００７１】更に、コンパレータ回路の基準電圧を設定
するためのデータ以外にも、例えばＡＤコンバータの変
換時間を設定したり、シリアル通信のボーレートを設定
するなど、内蔵される機能回路に応じた各種データが考
えられる。更にまた、ＣＰＵ動作開始後のサイクルスチ
ール転送を１００μsec.毎に実行するようにしたが、１
００μsec.に限定されず適宜設定でき、非定期的に実行
するようにしてもよい。Further, in addition to the data for setting the reference voltage of the comparator circuit, various data according to the built-in functional circuits, such as setting the conversion time of the AD converter and setting the baud rate of serial communication, for example. Can be considered. Furthermore, the cycle steal transfer after the start of the CPU operation is executed every 100 μsec.
The setting is not limited to 00 μsec., But can be set as appropriate, and may be executed irregularly.

【００７２】また、リセットリフレッシュ信号の出力
も、１ワード転送毎に実行するのに限らず、例えば２ワ
ード転送毎或いは１６ワード転送毎に出力するようにし
てもよい。また、このリセットリフレッシュ信号は、既
述の通り、データ化けによる影響を抑えるために行うも
のであるため、ＣＰＵ１０の動作開始後は必ずしも繰り
返し出力する必要はないが、信頼性の高いシステムを構
築するためには、上記実施形態のように繰り返し出力す
るのが望ましい。The output of the reset refresh signal is not limited to being executed every one-word transfer, but may be output every two-word transfer or every sixteen-word transfer. Further, as described above, since the reset refresh signal is performed to suppress the influence of the garbled data, it is not necessary to repeatedly output the reset refresh signal after the operation of the CPU 10 is started, but a highly reliable system is constructed. To this end, it is desirable to output repeatedly as in the above embodiment.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本実施形態の１チップマイクロコンピュータ
ユニット（ＭＣＵ）の概略構成を示す説明図である。FIG. 1 is an explanatory diagram illustrating a schematic configuration of a one-chip microcomputer unit (MCU) of an embodiment.

【図２】 ＭＣＵのメモリマップにおける、オプション
データ格納エリアを示す概略説明図である。FIG. 2 is a schematic explanatory diagram showing an option data storage area in an MCU memory map.

【図３】 転送設定回路の概略構成を示す説明図であ
る。FIG. 3 is an explanatory diagram illustrating a schematic configuration of a transfer setting circuit.

【図４】 ＭＣＵの動作タイミングを示す概略タイムチ
ャートである。FIG. 4 is a schematic time chart showing an operation timing of an MCU.

【符号の説明】[Explanation of symbols]

１０…ＣＰＵ、２０…オプションデータ格納ＲＯＭ、３
０…オプションデータ設定レジスタ、４０…コンパレー
タ回路、４１…オペアンプ、４２，７２，７５ｅ…イン
バータ、５０…ＲＯＭオプション転送回路、５１…転送
設定回路、５２…ＲＯＭオプション制御回路、５３…転
送数カウンタ、５４…キーパターン格納アドレス、５５
…転送元アドレス、５６…転送先アドレス、５７…トラ
イステート・バッファ、６０…システムバス、７１…Ｃ
ＰＵ用リセット生成回路、７１ａ，７１ｂ，７３ａ，７
３ｂ，７５ａ，７５ｂ，７５ｃ，７５ｄ…Ｄラッチ、７
１ｃ，７３ｃ…ＯＲゲート、７３…サイクル／バースト
選択回路、７３ｄ，７５ｆ…ＡＮＤゲート、７４…選択
器、７５…エッジ検出回路、Ｒ１，Ｒ２，Ｒ３…抵抗、
ＳＷ１，ＳＷ２…スイッチ10: CPU, 20: ROM for storing option data, 3
0: option data setting register, 40: comparator circuit, 41: operational amplifier, 42, 72, 75e: inverter, 50: ROM option transfer circuit, 51: transfer setting circuit, 52: ROM option control circuit, 53: transfer number counter, 54 ... Key pattern storage address, 55
... transfer source address, 56 ... transfer destination address, 57 ... tristate buffer, 60 ... system bus, 71 ... C
PU reset generation circuit, 71a, 71b, 73a, 7
3b, 75a, 75b, 75c, 75d ... D latch, 7
1c, 73c: OR gate, 73: cycle / burst selection circuit, 73d, 75f: AND gate, 74: selector, 75: Edge detection circuit, R1, R2, R3: resistance,
SW1, SW2 ... switch

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 予め設定されたプログラムに従って処理
を実行する中央処理装置と、 前記中央処理装置とは独立して動作する機能回路と、 少なくとも前記機能回路を動作させるための所定の設定
データが格納された主記憶装置と、 前記主記憶装置から転送された前記設定データを一旦記
憶し、その一旦記憶した設定データを、前記機能回路に
出力する一時記憶装置と、 上記各装置が接続されるシステムバスとを備えたマイク
ロコンピュータにおいて、 前記主記憶装置に格納された前記設定データを前記一時
記憶装置へ転送するためのデータ転送装置であって、 前記主記憶装置から前記一時記憶装置へ前記設定データ
を転送するデータ転送手段と、 前記中央処理装置が初期状態になったとき、前記データ
転送手段による前記設定データの前記一時記憶装置への
転送を開始させ、転送終了後、前記中央処理装置の初期
状態を解除する転送制御手段とを備えたことを特徴とす
るマイクロコンピュータのデータ転送装置。1. A central processing unit that executes processing according to a preset program, a functional circuit that operates independently of the central processing unit, and at least predetermined setting data for operating the functional circuit are stored. A temporary storage device that temporarily stores the setting data transferred from the main storage device and outputs the temporarily stored setting data to the functional circuit; and a system to which the above devices are connected. A data transfer device for transferring the setting data stored in the main storage device to the temporary storage device, wherein the setting data is transferred from the main storage device to the temporary storage device. A data transfer unit that transfers the setting data before the setting data by the data transfer unit when the central processing unit is in an initial state. To initiate transfer to the temporary storage device, after the transfer, the data transfer system of the microcomputer, characterized in that a transfer control means for releasing the initial state of the central processing unit. 【請求項２】 前記転送制御手段は、前記中央処理装置
の初期状態を解除した後も、一定の周期毎に、前記主記
憶装置に格納された前記設定データの前記一時記憶装置
への転送を前記データ転送手段に実行させることを特徴
とする請求項１記載のマイクロコンピュータのデータ転
送装置。2. The transfer control means transfers the setting data stored in the main storage device to the temporary storage device at regular intervals even after releasing the initial state of the central processing unit. 2. A data transfer device for a microcomputer according to claim 1, wherein said data transfer means is executed by said data transfer means. 【請求項３】 前記主記憶装置には、前記機能回路に対
応した複数の前記設定データが格納されており、 前記転送制御手段は、前記中央処理装置の初期状態解除
後の前記データ転送手段による複数の前記設定データの
転送を、前記一定の周期毎に一つずつ順次実行すること
を特徴とする請求項２記載のマイクロコンピュータのデ
ータ転送装置。3. The main storage device stores a plurality of the setting data corresponding to the functional circuits, wherein the transfer control unit is configured to execute the data transfer unit after releasing the initial state of the central processing unit. 3. The data transfer device for a microcomputer according to claim 2, wherein the transfer of the plurality of setting data is sequentially performed one by one at the predetermined period. 【請求項４】 外部から入力されるリセット信号に基づ
いて、前記中央処理装置を初期状態にするための初期化
信号を生成して前記中央処理装置へ出力する初期化信号
生成手段を備え、 前記転送制御手段は、前記初期化信号生成手段が前記初
期化信号を出力したときに前記データ転送手段による前
記設定データの前記一時記憶装置への転送を開始させ、
転送終了後、前記初期化信号の出力を停止させるための
初期化停止指令を前記初期化信号生成手段へ出力するこ
とによって前記中央処理装置の初期状態を解除すること
を特徴とする請求項１〜３いずれかに記載のマイクロコ
ンピュータのデータ転送装置。4. An initialization signal generating means for generating an initialization signal for initializing the central processing unit based on a reset signal input from the outside and outputting the generated initialization signal to the central processing unit, Transfer control means, when the initialization signal generation means outputs the initialization signal, causes the data transfer means to start transfer of the setting data to the temporary storage device,
After the transfer is completed, the initialization state of the central processing unit is released by outputting an initialization stop command for stopping the output of the initialization signal to the initialization signal generation unit. 3. The data transfer device for a microcomputer according to any one of 3). 【請求項５】 前記転送制御手段は、前記中央処理装置
の初期状態が解除された後も、一定の周期毎に、前記初
期化停止指令を前記初期化信号生成手段へ出力すること
を特徴とする請求項４記載のマイクロコンピュータのデ
ータ転送装置。5. The transfer control means outputs the initialization stop command to the initialization signal generating means at regular intervals even after the initial state of the central processing unit is released. The data transfer device for a microcomputer according to claim 4.