JP2001350449A - Display control device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a higher quality display picture with low power consumption. SOLUTION: The display control device is provided with a scanning line driver 7 for sequentially driving the scanning lines Y1-Ym at a vertical clock cycle, a signal line driver 9 for sequentially driving signal lines X1-Xn by each prescribed number corresponding to a video signal at a horizontal clock cycle, and a display timing controller 3 for controlling the scanning line driver 7 and the signal line driver 9. Especially, the timing controller 3 comprises a preliminary drive control circuit 30 for checking a correlation of the video signal about at least one of the vertical and horizontal directions, making the scanning line driver successively drive the scanning lines Y1-Ym corresponding to display pixels of the rows correlated with the video signal in the vertical direction at least at two vertical clock cycle period, making the signal line driver successively drive the signal lines X1-Xn corresponding to display pixels of the columns correlated with the video signal in the horizontal direction at least at two horizontal clock cycle period, and selectively extending an effective potential impression time of the plural display pixels.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は複数の表示画素がマ
トリクス状に配置される平面表示装置に関し、特にビデ
オ信号に対応した画素電位の設定を容易化する表示制御
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat display device in which a plurality of display pixels are arranged in a matrix, and more particularly to a display control device which facilitates setting of a pixel potential corresponding to a video signal.

【０００２】[0002]

【従来の技術】液晶表示装置は、軽量かつ低消費電力と
いう特性からパーソナルコンピュータや携帯情報端末な
どの機器で使用されている。図１６は典型的な液晶表示
装置の等価回路を示す。この液晶表示装置は、液晶層Ｌ
Ｑがアレイ基板および対向基板間に保持される構造の液
晶パネル１およびこの液晶パネル１を駆動する液晶駆動
回路２により構成される。アレイ基板はマトリクス状に
配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの
行に沿って形成される複数の走査線Ｙ1〜Ｙm、複数の画
素電極ＰＥの列に沿って形成される複数の信号線Ｘ1〜
Ｘn、信号線Ｘ1〜Ｘnおよび走査線Ｙ1〜Ｙmの交差位置
にそれぞれ隣接して配置され各々対応走査線からの走査
信号に応答して対応信号線からのビデオ信号を対応画素
電極に供給する複数のスイッチング素子Ｗを有する。対
向基板は複数の画素電極ＰＥに対向する単一のコモン電
極ＣＥを有する。液晶駆動回路２は走査線Ｙ1〜Ｙmを駆
動する走査線ドライバ７、信号線Ｘ1〜Ｘnを駆動する信
号線ドライバ９、これら走査線ドライバ７および信号線
ドライバ９の動作を制御する表示タイミングコントロー
ラ３を含む。複数の画素電極ＰＥはこのコモン電極ＣＥ
および液晶層と協力し、これら画素電極ＰＥおよびコモ
ン電極ＣＥ間の電位差に対応する光透過率にそれぞれ設
定される複数の表示画素を構成する。液晶パネル１がこ
のように複数のスイッチング素子Ｗを持つ場合、表示画
素間のクロストークが低減された高品質な画像を表示す
ることができる。2. Description of the Related Art Liquid crystal display devices are used in devices such as personal computers and portable information terminals because of their light weight and low power consumption. FIG. 16 shows an equivalent circuit of a typical liquid crystal display device. This liquid crystal display device has a liquid crystal layer L
The liquid crystal panel 1 has a structure in which Q is held between an array substrate and a counter substrate, and a liquid crystal drive circuit 2 for driving the liquid crystal panel 1. The array substrate includes a plurality of pixel electrodes PE arranged in a matrix, a plurality of scanning lines Y1 to Ym formed along rows of the plurality of pixel electrodes PE, and a plurality of lines formed along a column of the plurality of pixel electrodes PE. Signal line X1 ~
Xn, a plurality of signal lines X1 to Xn and scanning lines Y1 to Ym are arranged adjacent to each other and each supply a video signal from the corresponding signal line to the corresponding pixel electrode in response to a scanning signal from the corresponding scanning line. Of the switching element W. The counter substrate has a single common electrode CE facing the plurality of pixel electrodes PE. The liquid crystal drive circuit 2 includes a scanning line driver 7 for driving the scanning lines Y1 to Ym, a signal line driver 9 for driving the signal lines X1 to Xn, and a display timing controller 3 for controlling the operations of the scanning line driver 7 and the signal line driver 9. including. The plurality of pixel electrodes PE are connected to the common electrode CE.
And a liquid crystal layer to form a plurality of display pixels each having a light transmittance corresponding to a potential difference between the pixel electrode PE and the common electrode CE. When the liquid crystal panel 1 has a plurality of switching elements W in this manner, a high-quality image with reduced crosstalk between display pixels can be displayed.

【０００３】上述のスイッチング素子Ｗは一般にアモル
ファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）で
構成される。このａ−ＳｉＴＦＴは低移動度であるアモ
ルファスシリコン薄膜を用いて形成されるため、画素電
極ＰＥの電位をビデオ信号によって決る信号線電位に等
しいレベルに変化させるために数マイクロ〜数十マイク
ロ秒ほどの動作時間を必要する。このため、液晶駆動回
路２は一般に複数の走査線Ｙ1〜Ｙmに順次走査信号を印
加して各行のＴＦＴをオンさせながらビデオ信号を信号
線Ｘ1〜Ｘnに印加する線順次駆動方式を採用している。
また、ａ−ＳｉＴＦＴは走査線Ｙ1〜Ｙmや信号線Ｘ1〜
Ｘnのように大きな負荷容量を短時間で充放電できる高
い駆動能力を持たないため、走査線ドライバ７および信
号線ドライバ９は液晶パネル１外部の基板に形成される
駆動能力の高い単結晶シリコントランジスタを用いて構
成される。The above-mentioned switching element W is generally constituted by an amorphous silicon thin film transistor (a-SiTFT). Since this a-Si TFT is formed using an amorphous silicon thin film having low mobility, it takes about several microseconds to several tens of microseconds to change the potential of the pixel electrode PE to a level equal to the signal line potential determined by the video signal. Need operation time. For this reason, the liquid crystal driving circuit 2 generally adopts a line-sequential driving method in which a scanning signal is sequentially applied to a plurality of scanning lines Y1 to Ym and a video signal is applied to signal lines X1 to Xn while turning on TFTs in each row. I have.
The a-Si TFT has scanning lines Y1 to Ym and signal lines X1 to Ym.
Since the scanning line driver 7 and the signal line driver 9 do not have a high driving ability to charge and discharge a large load capacity in a short time like Xn, a single-crystal silicon transistor having a high driving ability formed on a substrate outside the liquid crystal panel 1 It is configured using

【０００４】図１７はスイッチング素子Ｗを構成するＴ
ＦＴの移動度に依存した画素電極ＰＥの電位変化を示
す。ここでは、ＴＦＴが例えば走査線ドライバ７から走
査線Ｙ2に供給される走査信号に応答して信号線ドライ
バ９から信号線Ｘ1に供給されるビデオ信号を画素電極
ＰＥに供給するものである。走査信号は走査線Ｙ2にフ
ィールド周期ＴＦ毎に供給され、ビデオ信号は信号線Ｘ
1に水平走査期間Ｔw毎に供給される。信号線電位Ｖxは
例えばフィールド周期ＴＦに等しい複数の水平走査期間
にわたって持続的に高レベルに維持されるようビデオ信
号により制御され、第２走査線電位Ｖyは走査線Ｙ2に割
当てられる水平走査期間Ｔw(Ｙ2)だけ高レベルに維持さ
れ残り走査線Ｙ3-Ｙｍ，Ｙ1に割当てられる水平走査期
間ＴHOLD1において低レベルに維持されるよう走査信号
により制御される。これにより、ＴＦＴは画素電極電位
Ｐvを信号線電位Ｖxに等しいレベルに設定するために水
平走査期間Ｔw(Ｙ2)にオンし、この設定レベルを保持す
るために水平走査期間ＴHOLD1にオフする。もし水平走
査期間Ｔwが画素電極数の増大に伴って短縮されると、
画素電極電位ＰvはＴＦＴが高移動度である場合に実線
Ｐvaで示すように遷移し、ＴＦＴが低移動度である場合
に書込み不足が生じ、供給電荷の不足により点線Ｐvbで
示すように遷移する。すなわち、高移動度のＴＦＴは画
素電極電位Ｐvが信号線電位Ｖxに等しいレベルに到達し
た後にオフするが、低移動度のＴＦＴは画素電極電位Ｐ
vが信号線電位Ｖxに等しいレベルに到達する前にオフす
ることになる。従って、ＴＦＴが水平走査期間Ｔwを基
準にして十分高い移動度を持たない場合に表示画像の劣
化を招くことがある。[0004] FIG.
The potential change of the pixel electrode PE depending on the mobility of the FT is shown. Here, the TFT supplies a video signal supplied to the signal line X1 from the signal line driver 9 to the pixel electrode PE in response to a scanning signal supplied to the scanning line Y2 from the scanning line driver 7, for example. The scanning signal is supplied to the scanning line Y2 every field period TF, and the video signal is supplied to the signal line X.
1 is supplied every horizontal scanning period Tw. The signal line potential Vx is controlled by a video signal so as to be continuously maintained at a high level over a plurality of horizontal scanning periods equal to, for example, the field period TF, and the second scanning line potential Vy is a horizontal scanning period Tw assigned to the scanning line Y2. The scanning signal is controlled so as to be maintained at a high level by (Y2) and maintained at a low level in a horizontal scanning period THOLD1 allocated to the remaining scanning lines Y3-Ym and Y1. As a result, the TFT turns on during the horizontal scanning period Tw (Y2) to set the pixel electrode potential Pv to a level equal to the signal line potential Vx, and turns off during the horizontal scanning period THOLD1 to hold this set level. If the horizontal scanning period Tw is shortened with an increase in the number of pixel electrodes,
The pixel electrode potential Pv changes as indicated by a solid line Pva when the TFT has a high mobility, and insufficient writing occurs when the TFT has a low mobility, and changes as indicated by a dotted line Pvb due to a shortage of supplied charges. . That is, the high mobility TFT is turned off after the pixel electrode potential Pv reaches a level equal to the signal line potential Vx, while the low mobility TFT is turned off.
It turns off before v reaches a level equal to the signal line potential Vx. Therefore, when the TFT does not have a sufficiently high mobility with respect to the horizontal scanning period Tw, the displayed image may be deteriorated.

【０００５】従来、予備駆動法がこのような問題を改善
する技術として知られる。この予備駆動法では、図１８
に示すように、上述の走査信号が第２走査線Ｙ2に割当
てられる第２水平走査期間Ｔw(Ｙ2)に先行して走査線Ｙ
1に割当てられる第１水平走査期間Ｔw(Ｙ1)においても
走査線Ｙ2に供給される。この場合、画素電極電位Ｐvの
電位変化を第１水平走査期間Ｔw(Ｙ1)に開始できるた
め、第２水平走査期間Ｔw(Ｙ2)に信号線電位Ｖxに等し
いレベルに到達させることができる。すなわち、画素電
極電位Ｐvを遷移させるために２倍の水平走査期間２Ｔw
を利用可能であるため、ビデオ信号が図１８に示すよう
に第１および第２水平走査期間Ｔw(Ｙ1)，Ｔw(Ｙ2)にお
いてほぼ一定であれば、ＴＦＴが低移動度であっても画
素電極電位Ｐvの遷移中にＴＦＴがオフすることが避け
られる。従って、この予備駆動法で表示画像の劣化を防
止できる。Conventionally, a pre-driving method is known as a technique for solving such a problem. In this preliminary driving method, FIG.
As shown in the figure, the scanning line Y is prior to the second horizontal scanning period Tw (Y2) in which the above-described scanning signal is allocated to the second scanning line Y2.
Also in the first horizontal scanning period Tw (Y1) assigned to 1, it is supplied to the scanning line Y2. In this case, since the potential change of the pixel electrode potential Pv can be started in the first horizontal scanning period Tw (Y1), it is possible to reach a level equal to the signal line potential Vx in the second horizontal scanning period Tw (Y2). In other words, in order to transition the pixel electrode potential Pv, twice the horizontal scanning period 2 Tw
If the video signal is almost constant in the first and second horizontal scanning periods Tw (Y1) and Tw (Y2) as shown in FIG. It is avoided that the TFT is turned off during the transition of the electrode potential Pv. Therefore, deterioration of the displayed image can be prevented by this preliminary driving method.

【０００６】しかし、第１水平走査期間Ｔw(Ｙ1)に供給
されるビデオ信号が第２水平走査期間Ｔw(Ｙ2)に供給さ
れるビデオ信号と大幅に異なる場合には、上述した予備
駆動法の効果を得られないことがある。具体的には、図
１９に示すように、信号線電位Ｖxが第１水平走査期間
Ｔw(Ｙ1)にビデオ信号に対応して第１レベルに設定さ
れ、第２水平走査期間Ｔw(Ｙ2)にビデオ信号に対応して
第１レベルよりも高い第２レベルに設定されるような場
合、ＴＦＴをこれら第１および第２水平走査期間Ｔw(Ｙ
1)，Ｔw(Ｙ2)において持続的にオンさせたとしても、画
素電極電位Ｐvは第１水平走査期間Ｔw(Ｙ1)において第
１レベルを越えて遷移しないため、第２水平走査期間Ｔ
w(Ｙ2)において第１レベルから第２レベルに向って遷移
する。低移動度のＴＦＴは画素電極電位Ｐvが第２レベ
ルに到達する前にオフすることになり、依然として表示
画像の劣化が生じる。これは、図２０に示すように白と
黒の横ストライプの画面表示を行なう場合に特に顕著で
ある。すなわち、白ストライプに割当てられた表示画素
の最終行に隣接して黒ストライプに割当てられた表示画
素の先頭行が図２０の円内に拡大して示すように白と黒
との中間階調の表示をしてしまう。このように列方向に
おいて隣接する表示画素に共通の信号線を介して供給さ
れるビデオ信号に相関が無い場合には予備駆動法が十分
に機能しない。However, when the video signal supplied during the first horizontal scanning period Tw (Y1) is significantly different from the video signal supplied during the second horizontal scanning period Tw (Y2), the above-described pre-driving method is used. The effect may not be obtained. Specifically, as shown in FIG. 19, the signal line potential Vx is set to the first level corresponding to the video signal in the first horizontal scanning period Tw (Y1), and is set in the second horizontal scanning period Tw (Y2). In the case where the second level is set higher than the first level in response to the video signal, the TFT is set to the first and second horizontal scanning periods Tw (Y
1) and Tw (Y2), the pixel electrode potential Pv does not transition beyond the first level in the first horizontal scanning period Tw (Y1) even if it is continuously turned on in Tw (Y2).
At w (Y2), a transition is made from the first level to the second level. The TFT with low mobility is turned off before the pixel electrode potential Pv reaches the second level, and the display image still deteriorates. This is particularly conspicuous when a screen display of white and black horizontal stripes is performed as shown in FIG. That is, the first row of display pixels assigned to the black stripe adjacent to the last row of display pixels assigned to the white stripe is enlarged in the circle in FIG. Display. As described above, when there is no correlation between the video signals supplied to the display pixels adjacent to each other in the column direction via the common signal line, the pre-driving method does not function sufficiently.

【０００７】近年では、アモルファスシリコン薄膜より
も高い移動度のポリシリコン薄膜を用いてアレイ基板上
にポリシリコン薄膜トランジスタ（ポリシリコンＴＦ
Ｔ）を形成することが可能となり、画素電極のスイッチ
ング素子Ｗ、走査線ドライバ７、および信号線ドライバ
９を構成する複数のポリシリコンＴＦＴを持つ高精細な
液晶表示装置も普及しはじめている。この液晶表示装置
では、図２１に示すＤ／Ａコンバータ（ＤＡＣ）８が走
査線ドライバ７および信号線ドライバ９と一緒に液晶パ
ネル１のアレイ基板に形成される。このＤ／Ａコンバー
タ８は表示タイミングコントローラ３から供給されるビ
デオ信号をデジタル形式からアナログ形式に変換して正
極性ビデオ信号ＰＶおよび負極性ビデオ信号ＮＶを発生
する。信号線ドライバ９はＤ／Ａコンバータ８からビデ
オバスを介して供給される正極性ビデオ信号ＰＶおよび
負極性ビデオ信号ＮＶを水平走査期間Ｔw/画素数のよう
な水平クロックサイクルで交互にサンプリングし、信号
線Ｘ1〜Ｘnに順次供給するために図２１に示すように構
成される。奇数フィールドでは、図２２に示す制御によ
り奇数信号線Ｘ1，Ｘ3，…，Ｘn-1が正極性ビデオ信号
ＰＶに対応して駆動され、偶数信号線Ｘ2，Ｘ4，…，Ｘ
nが負極性ビデオ信号ＮＶに対応して駆動される。偶数
フィールドでは、図２３に示す制御により奇数信号線Ｘ
1，Ｘ3，…，Ｘn-1が負極性信号ＮＶに対応して駆動さ
れ、偶数信号線Ｘ2，Ｘ4，…，Ｘnが正極性ビデオ信号
ＰＶに対応して駆動される。このようなビデオ信号ＰＶ
およびＮＶの切替えは、表示タイミングコントローラ３
から供給され各フィールド毎に反転される極性制御信号
ＰＯＬにより制御される。In recent years, a polysilicon thin film transistor (polysilicon TF) has been formed on an array substrate using a polysilicon thin film having a higher mobility than an amorphous silicon thin film.
T) can be formed, and a high-definition liquid crystal display device having a plurality of polysilicon TFTs forming the switching element W of the pixel electrode, the scanning line driver 7 and the signal line driver 9 has begun to spread. In this liquid crystal display device, a D / A converter (DAC) 8 shown in FIG. 21 is formed on an array substrate of the liquid crystal panel 1 together with a scanning line driver 7 and a signal line driver 9. The D / A converter 8 converts a video signal supplied from the display timing controller 3 from a digital format to an analog format and generates a positive video signal PV and a negative video signal NV. The signal line driver 9 alternately samples the positive video signal PV and the negative video signal NV supplied from the D / A converter 8 via the video bus at a horizontal clock cycle such as the horizontal scanning period Tw / number of pixels. It is configured as shown in FIG. 21 to sequentially supply the signal lines X1 to Xn. In the odd field, the odd signal lines X1, X3,..., Xn-1 are driven corresponding to the positive video signal PV by the control shown in FIG. 22, and the even signal lines X2, X4,.
n is driven in response to the negative video signal NV. In the even field, the odd signal line X is controlled by the control shown in FIG.
, Xn-1 are driven in response to the negative polarity signal NV, and the even signal lines X2, X4, ..., Xn are driven in response to the positive polarity video signal PV. Such a video signal PV
And NV are switched by the display timing controller 3
, And is controlled by a polarity control signal POL inverted for each field.

【０００８】すなわち、この液晶表示装置では、液晶駆
動回路２が複数の走査線Ｙ1〜Ｙmに順次走査信号を印加
することにより各行のＴＦＴをオンさせながら正極性お
よび負極性ビデオ信号の一方を順次信号線Ｘ1〜Ｘnに印
加する点順次駆動方式を採用している。この場合、Ｄ／
Ａコンバータ８は水平クロックサイクルという短時間で
負荷容量の大きなビデオバスの電位を正極性および負極
性ビデオ信号に対応するレベルに変化させることが可能
な高い駆動能力を必要とする。一般的には、線順次駆動
方式の水平クロック周波数が数十kＨzであるのに比べて
点順次駆動方式の水平クロック周波数は数ＭＨz以上に
も及ぶ。このため、点順次駆動方式のＤ／Ａコンバータ
８はどのような画像を表示しても線順次駆動方式の信号
線ドライバ９よりも著しく電力を消費する。That is, in this liquid crystal display device, the liquid crystal driving circuit 2 sequentially applies one of the scanning signals to the plurality of scanning lines Y1 to Ym, thereby turning on the TFTs in each row and sequentially outputting one of the positive and negative video signals. A point-sequential driving method in which signals are applied to the signal lines X1 to Xn is employed. In this case, D /
The A-converter 8 requires a high driving capability capable of changing the potential of the video bus having a large load capacity to a level corresponding to the positive and negative video signals in a short time of a horizontal clock cycle. Generally, the horizontal clock frequency of the line sequential driving method is several tens of kHz, whereas the horizontal clock frequency of the point sequential driving method is several MHz or more. For this reason, the D / A converter 8 of the point-sequential driving method consumes much more power than the signal line driver 9 of the line-sequential driving method no matter what image is displayed.

【０００９】[0009]

【発明が解決しようとする課題】上述のように、従来の
液晶表示装置では、線順次駆動方式で走査線の予備駆動
を行った場合に表示画像が劣化したり、点順次駆動方式
でＤ／Ａコンバータが著しく電力を消費するという問題
がある。As described above, in the conventional liquid crystal display device, when the pre-driving of the scanning lines is performed by the line sequential driving method, the displayed image is deteriorated, or the D / D driving by the dot sequential driving method is performed. There is a problem that the A converter consumes power significantly.

【００１０】本発明の目的は、このような問題に鑑み、
線順次駆動方式あるいは点順次駆動方式のような駆動方
式に関係なくより高品位な表示画像を低消費電力で得る
ことが可能な表示制御装置を提供することにある。[0010] In view of such problems, an object of the present invention is to provide:
It is an object of the present invention to provide a display control device capable of obtaining a higher quality display image with low power consumption regardless of a driving method such as a line sequential driving method or a dot sequential driving method.

【００１１】[0011]

【課題を解決するための手段】本発明によれば、行およ
び列方向に並ぶ複数の表示画素と、複数の表示画素の行
に沿ってそれぞれ配置される複数の走査線と、複数の表
示画素の列に沿ってそれぞれ配置される複数の信号線
と、複数の信号線と複数の走査線の交点近傍に配置され
複数の表示画素にそれぞれ接続される複数のスイッチ素
子とを含む平面表示パネルの表示制御装置であって、複
数の走査線に順次走査信号を出力し対応するスイッチ素
子を走査信号に基づく選択期間だけ導通させる走査線ド
ライバと、入力されるビデオ信号に基づいて複数の信号
線に対する信号電圧を出力する信号線ドライバと、１行
の表示画素で構成される１水平画素群と、１垂直走査期
間内においてこの１水平画素群よりも先に選択される行
の表示画素で構成される他の水平画素群との相関に基づ
いて他の水平画素群の選択期間に１水平画素群を選択す
るか否か走査線ドライバに指示する制御部を含む表示制
御装置が提供される。According to the present invention, a plurality of display pixels arranged in a row and column direction, a plurality of scanning lines respectively arranged along a row of a plurality of display pixels, and a plurality of display pixels are provided. Of a flat display panel including a plurality of signal lines respectively arranged along the columns of and a plurality of switch elements arranged near intersections of the plurality of signal lines and the plurality of scanning lines and connected to a plurality of display pixels, respectively. A display control device, comprising: a scanning line driver that sequentially outputs a scanning signal to a plurality of scanning lines and turns on a corresponding switch element for a selection period based on the scanning signal; and a plurality of signal lines for a plurality of signal lines based on an input video signal. A signal line driver for outputting a signal voltage, one horizontal pixel group formed of one row of display pixels, and display pixels of a row selected earlier than this one horizontal pixel group within one vertical scanning period. That other display control device including a control unit that instructs whether the scan line driver selects one horizontal pixel group during the selection period of the other horizontal pixel group based on the correlation between the horizontal pixel group is provided.

【００１２】さらに本発明によれば、行および列方向に
並ぶ複数の表示画素と、複数の表示画素の行に沿ってそ
れぞれ配置される複数の走査線と、複数の表示画素の列
に沿ってそれぞれ配置される複数の信号線と、複数の信
号線と複数の走査線の交点近傍に配置され複数の表示画
素にそれぞれ接続される複数のスイッチ素子とを含む平
面表示パネルの表示制御装置であって、複数の走査線に
順次走査信号を出力し対応するスイッチ素子を走査信号
に基づく選択期間だけ導通させる走査線ドライバと、入
力されるビデオ信号に基づいて複数の信号線に対する信
号電圧をビデオバスから順次サンプリングし出力する信
号線ドライバと、１行の表示画素で構成される１水平画
素群において、１表示画素と、信号電圧のサンプリング
がこの１表示画素よりも先に行われる他の表示画素との
相関に基づいて他の表示画素用のサンプリング期間に１
表示画素用のサンプリングを行うか否かを信号線ドライ
バに指示する制御部を含む表示制御装置が提供される。Further, according to the present invention, a plurality of display pixels arranged in the row and column directions, a plurality of scanning lines respectively arranged along the plurality of display pixel rows, and a plurality of display pixels along the column of the plurality of display pixels are provided. A display control device for a flat panel display, comprising: a plurality of signal lines respectively arranged; and a plurality of switch elements arranged near intersections of the plurality of signal lines and the plurality of scanning lines and connected to a plurality of display pixels, respectively. A scanning line driver for sequentially outputting a scanning signal to a plurality of scanning lines and turning on a corresponding switch element for a selection period based on the scanning signal, and a video bus for transmitting a signal voltage to the plurality of signal lines based on an input video signal. And a signal line driver that sequentially samples and outputs one display pixel and one display pixel in one horizontal pixel group composed of one row of display pixels. 1 sampling period for other display pixel based on correlation with other display pixels to be performed in the remote destination
A display control device including a control unit that instructs a signal line driver whether or not to perform sampling for display pixels is provided.

【００１３】これら表示制御装置によれば、垂直方向お
よび水平方向の少なくとも一方においてビデオ信号の相
関を調べて垂直または水平予備駆動を行うことで、表示
画素の実効的電位印加時間を選択的に延長することがで
きる。従って、Ｄ／Ａコンバータ等の駆動回路の駆動能
力や動作周波数を低減し、線順次駆動方式あるいは点順
次駆動方式のような駆動方式に関係なくより高品位な表
示画像を低消費電力で得ることが可能である。According to these display control devices, the vertical or horizontal preliminary driving is performed by checking the correlation of the video signal in at least one of the vertical direction and the horizontal direction, thereby selectively extending the effective potential application time of the display pixel. can do. Accordingly, it is possible to reduce the driving capability and operating frequency of a driving circuit such as a D / A converter and obtain a higher quality display image with low power consumption regardless of a driving method such as a line sequential driving method or a dot sequential driving method. Is possible.

【００１４】[0014]

【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示装置を図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a liquid crystal display according to an embodiment of the present invention will be described with reference to the drawings.

【００１５】図１はこの液晶表示装置の構成を概略的に
示す。この液晶表示装置は、液晶層ＬＱがアレイ基板Ａ
Ｒおよび対向基板ＣＴ間に保持される構造の液晶パネル
１およびこの液晶パネル１を駆動する液晶駆動回路２に
より構成される。アレイ基板ＡＲは、図２に示すよう
に、マトリクス状に配置される複数の画素電極ＰＥ、複
数の画素電極ＰＥの行に沿って形成される複数の走査線
Ｙ1〜Ｙm、複数の画素電極ＰＥの列に沿って形成される
複数の信号線Ｘ1〜Ｘn、信号線Ｘ1〜Ｘnおよび走査線Ｙ
1〜Ｙmの交差位置にそれぞれ隣接して配置され各々対応
走査線からの走査信号に応答して対応信号線からのビデ
オ信号を対応画素電極に供給する複数のスイッチング素
子Ｗを有する。各スイッチング素子ＷはポリシリコンＴ
ＦＴで構成される。対向基板ＣＴは複数の画素電極ＰＥ
に対向する単一のコモン電極ＣＥを有する。液晶駆動回
路２は走査線Ｙ1〜Ｙmを駆動する走査線ドライバ７、信
号線Ｘ1〜Ｘnを駆動する信号線ドライバ９、並びにこれ
ら走査線ドライバ７および信号線ドライバ９の動作を制
御する表示タイミングコントローラ３、表示タイミング
コントローラ３からのビデオ信号ＤＡＴＸをデジタル形
式からアナログ形式に変換して正極性ビデオ信号ＰＶお
よび負極性ビデオ信号ＮＶを発生するＤ／Ａコンバータ
（ＤＡＣ）８を含む。さらに、この液晶駆動回路２はコ
モン電極ＣＥにコモン電位Ｖcomを設定するコモン駆動
回路５、複数の画素電極ＰＥの行にそれぞれ容量結合さ
れる複数の補助容量線Ｃｓの電位Ｖcsを設定するＣｓ駆
動回路６、および外部から供給される直流電圧をコモン
駆動回路５およびＣｓ駆動回路６用の駆動電圧に変換す
るＤＣ／ＤＣコンバータ４を含む。ここで、走査線ドラ
イバ７、および信号線ドライバ９はスイッチング素子Ｗ
のポリシリコンＴＦＴと同様にアレイ基板ＡＲ上に形成
される複数のポリシリコンＴＦＴで一体的に構成され
る。また、Ｄ／Ａコンバータ８、表示タイミングコント
ローラ３、ＤＣ／ＤＣコンバータ８、コモン駆動回路
５、およびＣｓ駆動回路６はアレイ基板ＡＲから独立し
た回路基板上に形成される複数の回路素子により構成さ
れる。FIG. 1 schematically shows the structure of the liquid crystal display device. In this liquid crystal display device, the liquid crystal layer LQ is
The liquid crystal panel 1 has a structure held between the R and the counter substrate CT, and a liquid crystal driving circuit 2 for driving the liquid crystal panel 1. As shown in FIG. 2, the array substrate AR includes a plurality of pixel electrodes PE arranged in a matrix, a plurality of scanning lines Y1 to Ym formed along rows of the plurality of pixel electrodes PE, and a plurality of pixel electrodes PE. Signal lines X1 to Xn, signal lines X1 to Xn and scanning lines Y formed along the
A plurality of switching elements W are provided adjacent to the intersections of 1 to Ym, and each supply a video signal from the corresponding signal line to the corresponding pixel electrode in response to a scanning signal from the corresponding scanning line. Each switching element W is a polysilicon T
It is composed of FT. The counter substrate CT has a plurality of pixel electrodes PE
Has a single common electrode CE opposed to. The liquid crystal drive circuit 2 includes a scanning line driver 7 for driving the scanning lines Y1 to Ym, a signal line driver 9 for driving the signal lines X1 to Xn, and a display timing controller for controlling the operations of the scanning line driver 7 and the signal line driver 9. 3. It includes a D / A converter (DAC) 8 that converts the video signal DATX from the display timing controller 3 from a digital format to an analog format to generate a positive polarity video signal PV and a negative polarity video signal NV. Further, the liquid crystal drive circuit 2 includes a common drive circuit 5 for setting a common potential Vcom on the common electrode CE, and a Cs drive for setting the potential Vcs of a plurality of auxiliary capacitance lines Cs capacitively coupled to rows of the plurality of pixel electrodes PE. The DC / DC converter 4 includes a circuit 6 and a DC / DC converter 4 for converting a DC voltage supplied from the outside into a drive voltage for the common drive circuit 5 and the Cs drive circuit 6. Here, the scanning line driver 7 and the signal line driver 9 are the switching elements W
A plurality of polysilicon TFTs formed on the array substrate AR are integrally formed in the same manner as the above-described polysilicon TFT. Further, the D / A converter 8, the display timing controller 3, the DC / DC converter 8, the common drive circuit 5, and the Cs drive circuit 6 are constituted by a plurality of circuit elements formed on a circuit board independent of the array substrate AR. You.

【００１６】走査線ドライバ７は表示タイミングコント
ローラ３の制御によりスイッチング素子Ｗをオンさせる
走査信号を１水平走査期間（１Ｈ）にほぼ等しい垂直ク
ロックサイクルで順次走査線Ｙ1〜Ｙmに供給するよう構
成される。信号線ドライバ９は表示タイミングコントロ
ーラ３の制御により正極性ビデオ信号ＰＶおよび負極性
ビデオ信号ＮＶを１水平走査期間（１Ｈ）／画素数にほ
ぼ等しい水平クロックサイクルで交互にサンプリング
し、信号線Ｘ1〜Ｘnに順次供給するように構成される。
複数の画素電極ＰＥはこのコモン電極ＣＥおよび液晶層
ＬＱと協力し、これら画素電極ＰＥおよびコモン電極Ｃ
Ｅ間の電位差に対応する光透過率にそれぞれ設定される
複数の表示画素を構成する。The scanning line driver 7 is configured to sequentially supply a scanning signal for turning on the switching element W to the scanning lines Y1 to Ym in a vertical clock cycle substantially equal to one horizontal scanning period (1H) under the control of the display timing controller 3. You. Under the control of the display timing controller 3, the signal line driver 9 alternately samples the positive video signal PV and the negative video signal NV in one horizontal scanning period (1H) / horizontal clock cycle substantially equal to the number of pixels. Xn.
The plurality of pixel electrodes PE cooperate with the common electrode CE and the liquid crystal layer LQ to form the pixel electrode PE and the common electrode C.
A plurality of display pixels each having a light transmittance corresponding to the potential difference between E are configured.

【００１７】表示タイミングコントローラ３は外部から
供給されるビデオ信号および同期信号を受取り、水平ス
タートパルスＸＳＴ、水平クロック信号ＸＣＫ、垂直ス
タートパルスＹＳＴ、垂直クロック信号ＹＣＫ、極性制
御信号ＰＯＬ、およびビデオ信号ＤＡＴＸを従来と同様
に発生する。ここで、垂直スタートパルスＸＳＴは各フ
ィールド毎に発生されるパルスであり、垂直クロック信
号ＹＣＫは垂直クロックサイクルで発生されるクロック
信号であり、水平スタートパルスＸＳＴは１水平走査期
間（１Ｈ）毎に発生されるパルスであり、水平クロック
信号ＸＣＫは水平クロックサイクルで発生されるクロッ
ク信号であり、極性制御信号ＰＯＬは各フィールド毎に
反転される信号である。水平スタートパルスＸＳＴ、水
平クロック信号ＸＣＫ、および極性制御信号ＰＯＬは信
号線ドライバ９に供給される。垂直スタートパルスＹＳ
Ｔおよび垂直クロック信号ＹＣＫは走査線ドライバ７に
供給される。ビデオ信号ＤＡＴＸはＤ／Ａコンバータ８
でアナログ形式に変換され、正極性ビデオ信号ＰＶおよ
び負極性ビデオ信号ＮＶとして信号線ドライバ９に供給
される。この液晶表示装置では、表示タイミングコント
ローラ３がさらに信号線ドライバ９に供給される水平予
備駆動制御信号ＰＲＸおよび走査線ドライバ７に供給さ
れる垂直予備駆動制御信号ＰＲＹを発生する。水平予備
駆動制御信号ＰＲＸは１水平クロック先行して信号線の
駆動を許可する信号であり、垂直予備駆動制御信号ＰＲ
Ｙは１垂直クロック先行して走査線の駆動を許可する信
号である。The display timing controller 3 receives a video signal and a synchronization signal supplied from the outside, and receives a horizontal start pulse XST, a horizontal clock signal XCK, a vertical start pulse YST, a vertical clock signal YCK, a polarity control signal POL, and a video signal DATX. Occurs as in the prior art. Here, the vertical start pulse XST is a pulse generated for each field, the vertical clock signal YCK is a clock signal generated in a vertical clock cycle, and the horizontal start pulse XST is generated for each horizontal scanning period (1H). The horizontal clock signal XCK is a clock signal generated in a horizontal clock cycle, and the polarity control signal POL is a signal inverted for each field. The horizontal start pulse XST, the horizontal clock signal XCK, and the polarity control signal POL are supplied to the signal line driver 9. Vertical start pulse YS
T and the vertical clock signal YCK are supplied to the scanning line driver 7. The video signal DATX is supplied to the D / A converter 8
Is supplied to the signal line driver 9 as a positive video signal PV and a negative video signal NV. In this liquid crystal display device, the display timing controller 3 further generates a horizontal preliminary drive control signal PRX supplied to the signal line driver 9 and a vertical preliminary drive control signal PRY supplied to the scan line driver 7. The horizontal pre-driving control signal PRX is a signal for permitting the driving of the signal line ahead of one horizontal clock, and the vertical pre-driving control signal PRX
Y is a signal for permitting the driving of the scanning line ahead of one vertical clock.

【００１８】図２に示すように、信号線ドライバ９は水
平スタートパルスＸＳＴを水平クロック信号ＸＣＫに応
答してシフトし、このスタートパルスを相補的な水平走
査信号として正論理出力端ＳＸ0，ＳＸ1，…，ＳＸn-
1，ＳＸnおよび負論理出力端ＳＸ0バー，ＳＸ1バー，
…，ＳＸn-1バー，ＳＸnバーから順次出力する水平シフ
トレジスタ９１、極性制御信号ＰＯＬに対応して正極性
ビデオ信号ＰＶおよび負極性ビデオ信号ＮＶをそれぞれ
奇数信号線Ｘ1〜Ｘn-1および偶数信号線Ｘ2〜Ｘnまたは
偶数信号線Ｘ2〜Ｘnおよび奇数信号線Ｘ1〜Ｘn-1に割当
てる選択を行う選択回路９２、およびこの選択回路９２
の選択結果により決る正極性ビデオ信号ＰＶおよび負極
性ビデオ信号ＮＶの一方を水平シフトレジスタ９１の出
力端ＳＸ0，ＳＸ1，…，ＳＸn-1，ＳＸnおよび反転出力
端ＳＸ0バー，ＳＸ1バー，…，ＳＸn-1バー，ＳＸnバー
からの相補的水平走査信号に応答してサンプリングし、
順次信号線Ｘ1〜Ｘnに出力するアナログスイッチ回路９
３を含む。例えば奇数フィールドでは、奇数信号線Ｘ
1，Ｘ3，…，Ｘn-1が正極性ビデオ信号ＰＶに対応して
駆動され、偶数信号線Ｘ2，Ｘ4，…，Ｘnが負極性ビデ
オ信号ＮＶに対応して駆動される。この場合、偶数フィ
ールドでは、奇数信号線Ｘ1，Ｘ3，…，Ｘn-1が負極性
信号ＮＶに対応して駆動され、偶数信号線Ｘ2，Ｘ4，
…，Ｘnが正極性ビデオ信号ＰＶに対応して駆動され
る。As shown in FIG. 2, the signal line driver 9 shifts the horizontal start pulse XST in response to the horizontal clock signal XCK, and converts this start pulse as a complementary horizontal scanning signal to the positive logic output terminals SX0, SX1,. …, SXn-
1, SXn and negative logic output terminals SX0 bar, SX1 bar,
.., SXn-1 bar, SXn bar, sequentially output from the horizontal shift register 91, the positive video signal PV and the negative video signal NV corresponding to the polarity control signal POL to the odd signal lines X1 to Xn-1 and the even signal. A selection circuit 92 for selecting the assignment to the lines X2 to Xn or the even signal lines X2 to Xn and the odd signal lines X1 to Xn-1; and the selection circuit 92
, SXn-1, SXn and inverted output terminals SX0 bar, SX1 bar,..., SXn of the horizontal shift register 91 are output from one of the positive video signal PV and the negative video signal NV. Sampling in response to complementary horizontal scanning signals from -1 bar and SXn bar,
Analog switch circuit 9 for sequentially outputting to signal lines X1 to Xn
3 inclusive. For example, in an odd field, an odd signal line X
, Xn-1 are driven in response to the positive video signal PV, and the even signal lines X2, X4, ..., Xn are driven in response to the negative video signal NV. In this case, in the even field, the odd signal lines X1, X3,..., Xn-1 are driven corresponding to the negative signal NV, and the even signal lines X2, X4,
, Xn are driven in accordance with the positive polarity video signal PV.

【００１９】アナログスイッチ回路９３はビデオバスＶ
Ｂと信号線Ｘ1〜Ｘnとの間にそれぞれ接続されるｎ個の
アナログスイッチＡＳＷ1からＡＳＷnを持つ。これらア
ナログスイッチＡＳＷ1からＡＳＷnの各々は正極性ビデ
オ信号ＰＶをサンプリングして信号線Ｘ1〜Ｘnのうちの
対応信号線に供給するＰチャネルポリシリコンＴＦＴお
よび負極性ビデオ信号ＮＶをサンプリングしてＰチャネ
ルポリシリコンＴＦＴと同じ対応信号線に供給するＮチ
ャネルポリシリコンＴＦＴにより構成される。また、選
択回路９２は各々３入力ＡＮＤ回路９４、３入力負論理
ＡＮＤ回路９５、２入力ＯＲ回路９６、および２入力負
論理ＯＲ回路９７により構成されこれらアナログスイッ
チＡＳＷ1〜ＡＳＷnを制御するｎ個のゲート回路部ＳＧ
1からＳＧnを持つ。The analog switch circuit 93 is connected to the video bus V
It has n analog switches ASW1 to ASWn connected between B and the signal lines X1 to Xn, respectively. Each of these analog switches ASW1 to ASWn samples a positive polarity video signal PV to supply a corresponding one of the signal lines X1 to Xn to a corresponding one of the P-channel polysilicon TFTs and a negative polarity video signal NV to form a P-channel polysilicon TFT. It is composed of an N-channel polysilicon TFT that supplies the same corresponding signal line as the silicon TFT. The selection circuit 92 includes a three-input AND circuit 94, a three-input negative logic AND circuit 95, a two-input OR circuit 96, and a two-input negative logic OR circuit 97, each of which controls n analog switches ASW1 to ASWn. Gate circuit section SG
It has SGn from 1

【００２０】ゲート回路部ＳＧ1，ＳＧ3，…，ＳＧn-1
の３入力ＡＮＤ回路９４はそれぞれ極性制御信号ＰＯＬ
と水平予備駆動制御信号ＰＲＸとを受取ると共に水平シ
フトレジスタ９１の出力端ＳＸ0，ＳＸ2，…，ＳＸn-2
からの水平走査信号をそれぞれ受取るよう接続され、こ
れらの組合わせに応答して水平予備走査信号を発生す
る。ゲート回路部ＳＧ2，ＳＧ4，…，ＳＧnの３入力Ａ
ＮＤ回路９４はそれぞれ極性制御信号ＰＯＬの反転信号
と水平予備駆動制御信号ＰＲＸとを受取ると共に水平シ
フトレジスタ９１の出力端ＳＸ1，ＳＸ3，…，ＳＸn-1
からの水平走査信号をそれぞれ受取るよう接続され、こ
れらの組合わせに応答して水平予備走査信号を発生す
る。ゲート回路部ＳＧ1，ＳＧ3，…，ＳＧn-1の３入力
負論理ＡＮＤ回路９５はそれぞれ極性制御信号ＰＯＬと
水平予備駆動制御信号ＰＲＸの反転信号とを受取ると共
に水平シフトレジスタ９１の出力端ＳＸ0バー，ＳＸ2バ
ー，…，ＳＸn-2バーからの負論理水平走査信号をそれ
ぞれ受取るよう接続され、これらの組合わせに応答して
負論理予備走査信号を発生する。ゲート回路部ＳＧ2，
ＳＧ4，…，ＳＧnの３入力負論理ＡＮＤ回路９５はそれ
ぞれ極性制御信号ＰＯＬの反転信号と水平予備駆動制御
信号ＰＲＸの反転信号とを受取ると共に水平シフトレジ
スタ９１の出力端ＳＸ1バー，ＳＸ3バー，…，ＳＸn-1
バーからの負論理水平走査信号をそれぞれ受取るよう接
続され、これらの組合わせに応答して負論理水平予備走
査信号を発生する。The gate circuits SG1, SG3,..., SGn-1
Are respectively connected to a polarity control signal POL.
, And the horizontal pre-driving control signal PRX, and outputs SX0, SX2,.
For receiving horizontal scan signals from each other, and in response to these combinations, generating a horizontal pre-scan signal. 3 inputs A of the gate circuits SG2, SG4, ..., SGn
The ND circuit 94 receives the inverted signal of the polarity control signal POL and the horizontal pre-drive control signal PRX, and outputs the output terminals SX1, SX3,.
For receiving horizontal scan signals from each other, and in response to these combinations, generating a horizontal pre-scan signal. The three-input negative logic AND circuits 95 of the gate circuit sections SG1, SG3,..., SGn-1 receive the polarity control signal POL and the inverted signal of the horizontal pre-drive control signal PRX, respectively. SXn-2 are respectively connected to receive the negative logic horizontal scanning signals from the SX2 bars,. Gate circuit section SG2,
SG3 three-input negative logic AND circuit 95 receives an inverted signal of the polarity control signal POL and an inverted signal of the horizontal pre-drive control signal PRX, respectively, and outputs SX1 bar, SX3 bar,. , SXn-1
Each is connected to receive a negative logic horizontal scan signal from the bar, and generates a negative logic horizontal prescan signal in response to the combination.

【００２１】ゲート回路部ＳＧ1，ＳＧ2，…，ＳＧnの
２入力ＯＲ回路９６はゲート回路部ＳＧ1，ＳＧ2，…，
ＳＧnの３入力ＡＮＤ回路９４からの水平予備走査信号
および水平シフトレジスタ９１の出力端ＳＸ1，ＳＸ2，
…，ＳＸnからの水平走査信号をそれぞれ受取るよう接
続され、これら走査信号の各々に応答してアナログスイ
ッチＡＳＷ1，ＡＳＷ2，…，ＡＳＷnのＮチャネルポリ
シリコンＴＦＴをそれぞれオンする駆動信号ＧＸ1，Ｇ
Ｘ2，…，ＧＸnを発生する。ゲート回路部ＳＧ1，ＳＧ
2，…，ＳＧnの２入力負論理ＯＲ回路９７はゲート回路
部ＳＧ1，ＳＧ2，…，ＳＧnの３入力負論理ＡＮＤ回路
９５からの負論理水平予備走査信号および水平シフトレ
ジスタ９１の出力端ＳＸ1バー，ＳＸ2バー，…，ＳＸn
バーからの負論理水平走査信号をそれぞれ受取るよう接
続され、これら走査信号の各々に応答してアナログスイ
ッチＡＳＷ1，ＡＳＷ2，…，ＡＳＷnのＰチャネルポリ
シリコンＴＦＴをそれぞれオンする負論理駆動信号ＧＸ
1バー，ＧＸ2バー，…，ＧＸnバーを発生する。The two-input OR circuit 96 of the gate circuits SG1, SG2,..., SGn comprises gate circuit sections SG1, SG2,.
The horizontal pre-scanning signal from the SGn three-input AND circuit 94 and the output terminals SX1, SX2,.
, SXn are respectively connected to receive the horizontal scanning signals, and drive signals GX1, GX for turning on the N-channel polysilicon TFTs of the analog switches ASW1, ASW2,..., ASWn in response to each of these scanning signals.
X2,..., GXn are generated. Gate circuit section SG1, SG
, SGn, the two-input negative logic OR circuit 97 is provided with the negative logic horizontal pre-scanning signal from the three-input negative logic AND circuit 95 of the gate circuits SG1, SG2,..., SGn and the output terminal SX1 bar of the horizontal shift register 91. , SX2 bar, ..., SXn
A negative logic drive signal GX is connected to receive the negative logic horizontal scanning signals from the bars, and turns on the P-channel polysilicon TFTs of the analog switches ASW1, ASW2,..., ASWn in response to each of these scanning signals.
1 bar, GX2 bar, ..., GXn bar are generated.

【００２２】図３に示すように、走査線ドライバ７は垂
直スタートパルスＹＳＴを垂直クロック信号ＹＣＫに応
答してシフトし、このスタートパルスを垂直走査信号と
して出力端ＳＹ0，ＳＹ1，…，ＳＹm-1，ＳＹmから順次
出力する垂直シフトレジスタ７１、および垂直シフトレ
ジスタ７１のＳＹ0，ＳＹ1，…，ＳＹm-1，ＳＹmからの
走査信号に応答して順次走査線Ｙ1〜Ｙmを駆動する駆動
回路ＤＲを含む。駆動回路ＤＲは各々２入力ＡＮＤ回路
７２、２入力ＯＲ回路７３、およびバッファ回路７４に
より構成されるｍ個のゲート回路部ＳＤ1〜ＳＤmを持
つ。ゲート回路部ＳＤ1〜ＳＤmの２入力ＡＮＤ回路７２
は垂直予備駆動制御信号ＰＲＹと垂直シフトレジスタ７
１の出力端ＳＹ0，ＳＹ1，…，ＳＹm-1からの前段の垂
直走査信号とを受取るよう接続され、これらの組合わせ
に応答して垂直予備走査信号を発生する。ゲート回路部
ＳＤ1〜ＳＤmの２入力ＯＲ回路７３はこれら２入力ＡＮ
Ｄ回路７２からの垂直予備走査信号と垂直シフトレジス
タ７１の出力端ＳＹ1，ＳＹ2…，ＳＹmからの垂直走査
信号とを受取るよう接続され、これら走査信号の各々に
応答して駆動信号を発生する。ゲート回路部ＳＤ1〜Ｓ
Ｄmのバッファ回路７４はこれら２入力ＯＲ回路７３か
らの駆動信号をスイッチ素子Ｗをオンさせるレベルに増
幅してそれぞれ走査線Ｙ1〜Ｙmを駆動するよう接続され
る。As shown in FIG. 3, the scanning line driver 7 shifts the vertical start pulse YST in response to the vertical clock signal YCK, and uses this start pulse as a vertical scanning signal at the output terminals SY0, SY1,..., SYm-1. , SYm, and a driving circuit DR for sequentially driving the scanning lines Y1 to Ym in response to the scanning signals from SY0, SY1,..., SYm-1, SYm of the vertical shift register 71. . The drive circuit DR has m gate circuit sections SD1 to SDm each including a two-input AND circuit 72, a two-input OR circuit 73, and a buffer circuit 74. Two-input AND circuit 72 of gate circuit sections SD1 to SDm
Is the vertical pre-drive control signal PRY and the vertical shift register 7
, SYm-1 are connected to receive the preceding vertical scanning signal from the output terminals SY0, SY1,..., SYm-1, and generate a vertical preliminary scanning signal in response to a combination thereof. The two-input OR circuit 73 of the gate circuit sections SD1 to SDm is connected to these two-input AN circuits.
The vertical pre-scanning signal from the D circuit 72 and the vertical scanning signals from the output terminals SY1, SY2,..., SYm of the vertical shift register 71 are connected to receive a driving signal in response to each of these scanning signals. Gate circuit section SD1-S
The Dm buffer circuit 74 is connected so as to amplify the drive signal from the two-input OR circuit 73 to a level for turning on the switch element W and drive the scanning lines Y1 to Ym, respectively.

【００２３】図４は上述した水平予備駆動制御信号ＰＲ
Ｘおよび水平予備駆動制御信号ＰＲＹを発生するために
表示タイミングコントローラ３に組込まれる予備駆動制
御回路３０の構成を示し、図５は予備駆動制御回路３０
の動作に関係する信号のタイミングを示す。FIG. 4 shows the above-described horizontal preliminary drive control signal PR.
FIG. 5 shows the configuration of a pre-drive control circuit 30 incorporated in the display timing controller 3 for generating the X and horizontal pre-drive control signals PRY.
2 shows the timing of signals related to the operation of FIG.

【００２４】この予備駆動制御回路３０では、ビデオ信
号が入力端から１Ｈ遅延回路(１ＨＤＬＹ)３１を介して
差分回路３２に供給されると共にこの入力端から直接差
分回路３２に供給される。差分回路３２は表示画素の列
に対応する垂直方向においてビデオ信号の類似度、すな
わち相関を調べるために入力端からのビデオ信号と１Ｈ
遅延回路３２で１水平走査期間（１Ｈ）だけ遅延された
ビデオ信号とを比較し、これらビデオ信号の差分を出力
する。ビデオ信号が類似しているほど、この差分出力は
小さくなる。このような差分出力は絶対値回路３３でそ
の絶対値に変換され、さらに水平クロック信号ＸＣＫに
同期してラッチ回路３４によりラッチされる。このラッ
チ出力は加算器３５およびクリア機能付ラッチ回路３６
により構成される累積加算回路に供給される。加算器３
５はラッチ回路３４のラッチ出力とラッチ回路３６のラ
ッチ出力とを加算してラッチ回路３６に供給する。ラッ
チ回路３６はこの加算器３５の加算結果を水平クロック
信号ＸＣＫに同期してラッチすると共に、１行の画素数
に等しい水平クロック数毎に発生される水平同期信号Ｈ
Ｄに同期してクリアされる。この累積加算回路では、ビ
デオ信号の垂直差分が１行の画素数分だけ累積加算さ
れ、ラッチ回路３７に出力される。ラッチ回路３７は水
平同期信号ＨＤに同期して累積加算結果をラッチし、比
較器入力Ａとして比較器３８に供給する。この比較器入
力Ａは図５に示すように予備駆動制御回路３０への入力
ビデオ信号に対して１水平走査期間（１Ｈ）だけ遅れて
いる。In the pre-drive control circuit 30, a video signal is supplied from an input terminal to a difference circuit 32 via a 1H delay circuit (1HDLY) 31, and is also supplied directly from the input terminal to the difference circuit 32. The difference circuit 32 compares the video signal from the input terminal with 1H in order to check the similarity of the video signal in the vertical direction corresponding to the column of display pixels, that is, the correlation.
The delay circuit 32 compares the video signal with a video signal delayed by one horizontal scanning period (1H), and outputs a difference between these video signals. The more similar the video signals are, the smaller this difference output will be. Such a difference output is converted into its absolute value by the absolute value circuit 33, and further latched by the latch circuit 34 in synchronization with the horizontal clock signal XCK. This latch output is supplied to an adder 35 and a latch circuit 36 having a clear function.
Is supplied to the accumulative addition circuit composed of Adder 3
Numeral 5 adds the latch output of the latch circuit 34 and the latch output of the latch circuit 36 and supplies the result to the latch circuit 36. The latch circuit 36 latches the addition result of the adder 35 in synchronization with the horizontal clock signal XCK, and also generates a horizontal synchronization signal H generated every horizontal clock number equal to the number of pixels in one row.
Cleared in synchronization with D. In this accumulating circuit, the vertical difference of the video signal is cumulatively added by the number of pixels in one row and output to the latch circuit 37. The latch circuit 37 latches the cumulative addition result in synchronization with the horizontal synchronization signal HD and supplies the result to the comparator 38 as the comparator input A. The comparator input A is delayed by one horizontal scanning period (1H) with respect to the video signal input to the preliminary drive control circuit 30 as shown in FIG.

【００２５】さらに、この予備駆動制御回路３０で
は、、この入力ビデオ信号が入力端からラッチ回路５１
を介して差分回路５２に供給されると共にこの入力端か
ら直接差分回路５２に供給される。ラッチ回路５１はビ
デオ信号を水平クロック信号ＸＣＫに同期してラッチす
ることにより、このビデオ信号を１水平クロックサイク
ルの期間遅延する。差分回路５２は表示画素の行に対応
する水平方向においてビデオ信号の類似度、すなわち相
関を調べるために入力端からのビデオ信号とラッチ回路
５１で１水平クロックサイクルの期間だけ遅延されたビ
デオ信号とを比較し、これらビデオ信号の差分を出力す
る。ビデオ信号が類似しているほど、この差分出力は小
さくなる。このような差分出力は絶対値回路５３でその
絶対値に変換され、さらに水平クロック信号ＸＣＫに同
期してラッチ回路５４によりラッチされる。このラッチ
出力は加算器５５およびクリア機能付ラッチ回路５６に
より構成される累積加算回路に供給される。加算器５５
はラッチ回路５４のラッチ出力とラッチ回路５６のラッ
チ出力とを加算してラッチ回路５６に供給する。ラッチ
回路５６はこの加算器５５の加算結果を水平クロック信
号ＸＣＫに同期してラッチすると共に、水平同期信号Ｈ
Ｄに同期してクリアされる。この累積加算回路では、ビ
デオ信号の水平差分が１行の画素数分だけ累積加算さ
れ、ラッチ回路５７に出力される。ラッチ回路５７は水
平同期信号ＨＤに同期して累積加算結果をラッチし、比
較器入力Ｂとして比較器３８に供給する。Further, in the preliminary drive control circuit 30, the input video signal is supplied from the input terminal to the latch circuit 51.
And is supplied to the difference circuit 52 directly from this input terminal. The latch circuit 51 delays the video signal by one horizontal clock cycle by latching the video signal in synchronization with the horizontal clock signal XCK. The difference circuit 52 compares the video signal from the input end with the video signal delayed by one horizontal clock cycle in the latch circuit 51 to check the similarity of the video signal in the horizontal direction corresponding to the row of display pixels, that is, the correlation. And outputs the difference between these video signals. The more similar the video signals are, the smaller this difference output will be. Such a difference output is converted into its absolute value by the absolute value circuit 53, and is further latched by the latch circuit 54 in synchronization with the horizontal clock signal XCK. This latch output is supplied to an accumulator circuit constituted by an adder 55 and a latch circuit 56 having a clear function. Adder 55
Add the latch output of the latch circuit 54 and the latch output of the latch circuit 56 and supply the result to the latch circuit 56. The latch circuit 56 latches the addition result of the adder 55 in synchronization with the horizontal clock signal XCK, and latches the horizontal synchronization signal H
Cleared in synchronization with D. In this accumulator circuit, the horizontal difference of the video signal is cumulatively added by the number of pixels in one row and output to the latch circuit 57. The latch circuit 57 latches the cumulative addition result in synchronization with the horizontal synchronization signal HD, and supplies the result to the comparator 38 as the comparator input B.

【００２６】比較器３８は比較器入力Ａと比較器入力Ｂ
とを比較する。ビデオ信号が垂直方向において高い相関
を持つ場合には、比較器入力Ａ＜比較器入力Ｂとなり、
比較器３８の比較出力が高レベルに立ち上げられる。こ
の比較出力はラッチ回路５０でラッチされて垂直予備駆
動制御信号ＰＲＹとして走査線ドライバ７に供給され
る。他方、この比較出力はインバータ３９で反転される
と共に１Ｈ遅延回路６０で１水平走査期間だけ遅延さ
れ、水平予備駆動制御信号ＰＲＸとして信号線ドライバ
９に供給される。すなわち、水平予備駆動制御信号ＰＲ
Ｘは垂直予備駆動制御信号ＰＲＹが高レベルのときに１
水平走査期間遅れて低レベルに設定され、垂直予備駆動
制御信号ＰＲＹが低レベルのときに１水平走査期間遅れ
て高レベルに設定される。The comparator 38 has a comparator input A and a comparator input B
Compare with If the video signal has a high correlation in the vertical direction, comparator input A <comparator input B,
The comparison output of the comparator 38 is raised to a high level. This comparison output is latched by the latch circuit 50 and supplied to the scanning line driver 7 as the vertical pre-drive control signal PRY. On the other hand, the comparison output is inverted by the inverter 39 and delayed by one horizontal scanning period by the 1H delay circuit 60, and supplied to the signal line driver 9 as the horizontal pre-drive control signal PRX. That is, the horizontal pre-drive control signal PR
X is 1 when the vertical pre-drive control signal PRY is at a high level.
It is set to a low level with a delay of the horizontal scanning period, and is set to a high level with a delay of one horizontal scanning period when the vertical pre-drive control signal PRY is at a low level.

【００２７】また、１Ｈ遅延回路３１から得られるビデ
オ信号は１Ｈ遅延回路７０で１水平走査期間だけ遅延さ
れ、ビデオ信号ＤＡＴＸとしてＤ／Ａコンバータ８に供
給される。これにより、ビデオ信号ＤＡＴＸのタイミン
グが走査線ドライバ７および信号線ドライバ９に供給さ
れる各種制御信号のタイミングに対して揃えられる。The video signal obtained from the 1H delay circuit 31 is delayed by one horizontal scanning period by the 1H delay circuit 70 and supplied to the D / A converter 8 as a video signal DATX. As a result, the timing of the video signal DATX is aligned with the timing of various control signals supplied to the scanning line driver 7 and the signal line driver 9.

【００２８】上述のような構成により、予備駆動制御回
路３０は複数の表示画素の列および行にそれぞれ対応す
る垂直方向および水平方向についてビデオ信号の相関を
調べ、ビデオ信号の相関が垂直方向において大きかった
場合に垂直予備駆動を行なうよう走査線ドライバ７を垂
直予備駆動制御信号ＰＲＹにより制御し、水平方向にお
いて大きかった場合に水平予備駆動を行うよう信号線ド
ライバ９を水平予備駆動制御信号ＰＲＸにより制御す
る。すなわち、走査線ドライバ７はビデオ信号が垂直方
向で相関する行の表示画素に対応する走査線を２垂直ク
ロックサイクルの期間だけ継続的に駆動させ、信号線ド
ライバ９はビデオ信号が水平方向で相関する列の表示画
素に対応する信号線を２水平クロックサイクルの期間だ
け継続的に駆動させる。これにより複数の表示画素の実
効的電位印加時間が選択的に延長される。With the above-described configuration, the preliminary drive control circuit 30 checks the correlation between the video signals in the vertical and horizontal directions corresponding to the columns and rows of the plurality of display pixels, respectively, and the correlation between the video signals is large in the vertical direction. In this case, the scanning line driver 7 is controlled by the vertical pre-driving control signal PRY so as to perform vertical pre-driving, and the signal line driver 9 is controlled by the horizontal pre-driving control signal PRX so as to perform horizontal pre-driving when it is large in the horizontal direction. I do. That is, the scanning line driver 7 continuously drives the scanning lines corresponding to the display pixels of the row in which the video signals are vertically correlated for only two vertical clock cycles, and the signal line driver 9 has the video signals correlated in the horizontal direction. The signal line corresponding to the display pixel of the column to be driven is continuously driven for a period of two horizontal clock cycles. As a result, the effective potential application time of the plurality of display pixels is selectively extended.

【００２９】図６は極性制御信号ＰＯＬが高レベルのフ
ィールドで行われる水平予備駆動時に信号線ドライバ９
において発生される信号のタイミングを示し、図７は極
性制御信号ＰＯＬが低レベルのフィールドで行われる水
平予備駆動時に信号線ドライバ９において発生される信
号のタイミングを示す。図６では、駆動信号ＧＸ１が信
号線Ｘ１の予備駆動を行うために第１および第２水平ク
ロックサイクルの期間だけ継続的にアクティブに設定さ
れ、負論理駆動信号ＧＸ２バーが信号線Ｘ２の予備駆動
を行うために第２および第３水平クロックサイクルの期
間だけ継続的にアクティブに設定される。また、図７で
は、負論理駆動信号ＧＸ１バーが信号線Ｘ１の予備駆動
を行うために第１および第２水平クロックサイクルの期
間だけ継続的にアクティブに設定され、駆動信号ＧＸ２
が信号線Ｘ２の予備駆動を行うために第２および第３水
平クロックサイクルの期間だけ継続的にアクティブに設
定される。FIG. 6 shows the signal line driver 9 at the time of horizontal pre-driving in which the polarity control signal POL is performed in a high level field.
FIG. 7 shows the timing of the signal generated in the signal line driver 9 at the time of horizontal pre-driving in which the polarity control signal POL is performed in a low-level field. In FIG. 6, the drive signal GX1 is set to be continuously active only during the first and second horizontal clock cycles to perform pre-driving of the signal line X1, and the negative logic driving signal GX2 bar is pre-driven for the signal line X2. Is set continuously active only during the second and third horizontal clock cycles. In FIG. 7, the negative logic drive signal GX1 bar is continuously set active only during the first and second horizontal clock cycles to perform the preliminary drive of the signal line X1, and the drive signal GX2
Are set to be continuously active only during the second and third horizontal clock cycles to perform the preliminary driving of the signal line X2.

【００３０】このように、各表示画素毎について、予備
駆動がビデオ信号が高い相関を持つ水平および垂直方向
の一方において行われる場合、予備駆動を行わない従来
の駆動形式のような著しい画質の劣化を伴わずにＤ／Ａ
コンバータ８の駆動能力を低下させて、消費電力の低減
を図ることが可能である。As described above, when pre-driving is performed for each display pixel in one of the horizontal and vertical directions in which the video signal has a high correlation, the image quality is significantly degraded as in the conventional driving method without pre-driving. D / A without
It is possible to reduce the power consumption by reducing the driving capability of converter 8.

【００３１】尚、上述の実施形態では、信号線ドライバ
９は点順次駆動方式の構造を持つが、図８に示すような
ブロック順次駆動方式の構造を持つように構成されても
よい。この場合、水平シフトレジスタ９１は例えば水平
スタートパルスＸＳＴを水平クロック信号ＸＣＫに応答
してシフトし、このスタートパルスを相補的な水平走査
信号として正論理出力端ＳＸ0，ＳＸ1，…，ＳＸn/2お
よび負論理出力端ＳＸ0バー，ＳＸ1バー，…，ＳＸn-1
バー，ＳＸn/2バーから順次出力するよう構成され、例
えば１対の正論理および負論理出力端（例えばＳＸ1お
よびＳＸ1バー）が１ブロックのアナログスイッチ（例
えばＡＳＷ1およびＡＳＷ2）に共通に割当てられる。In the above-described embodiment, the signal line driver 9 has a structure of a dot sequential drive system, but may have a structure of a block sequential drive system as shown in FIG. In this case, the horizontal shift register 91 shifts, for example, the horizontal start pulse XST in response to the horizontal clock signal XCK, and converts the start pulse as a complementary horizontal scanning signal to the positive logic output terminals SX0, SX1,. SX0 bar, SX1 bar, ..., SXn-1
, SXn / 2 bar are sequentially output. For example, a pair of positive logic and negative logic output terminals (for example, SX1 and SX1 bar) are commonly assigned to one block of analog switches (for example, ASW1 and ASW2).

【００３２】図９は極性制御信号ＰＯＬが高レベルのフ
ィールドで行われる水平予備駆動時にブロック順次駆動
方式の信号線ドライバで発生される信号のタイミングを
示し、図１０は極性制御信号ＰＯＬが低レベルのフィー
ルドで行われる水平予備駆動時にブロック順次駆動方式
の信号線ドライバで発生される信号のタイミングを示
す。図９では、駆動信号ＧＸ１および負論理駆動信号Ｇ
Ｘ2バーがそれぞれ信号線Ｘ１およびＸ2の予備駆動を行
うために第１および第２水平クロックサイクルの期間だ
け継続的にアクティブに設定され、駆動信号ＧＸ3およ
び負論理駆動信号ＧＸ4バーがそれぞれ信号線Ｘ3および
Ｘ4の予備駆動を行うために第２および第３水平クロッ
クサイクルの期間だけ継続的にアクティブに設定され
る。図１０では、負論理駆動信号ＧＸ１バーおよび駆動
信号ＧＸ2がそれぞれ信号線Ｘ１およびＸ2の予備駆動を
行うために第１および第２水平クロックサイクルの期間
だけ継続的にアクティブに設定され、負論理駆動信号Ｇ
Ｘ3バーおよび駆動信号ＧＸ4がそれぞれ信号線Ｘ3およ
びＸ4の予備駆動を行うために第２および第３水平クロ
ックサイクルの期間だけ継続的にアクティブに設定され
る。FIG. 9 shows the timing of the signal generated by the signal line driver of the block sequential drive system during the horizontal pre-driving in which the polarity control signal POL is performed in the high level field, and FIG. 10 shows the polarity control signal POL having the low level. 5 shows the timing of signals generated by the signal line driver of the block sequential driving method at the time of horizontal pre-driving performed in the field of FIG. In FIG. 9, the driving signal GX1 and the negative logic driving signal G
X2 bar is set to be continuously active only during the first and second horizontal clock cycles to pre-drive signal lines X1 and X2, respectively, and drive signal GX3 and negative logic drive signal GX4 bar are respectively connected to signal line X3. And X4 are preliminarily set to be active continuously during the second and third horizontal clock cycles. In FIG. 10, the negative logic drive signal GX1 bar and the drive signal GX2 are continuously set active only during the first and second horizontal clock cycles to perform the preliminary drive of the signal lines X1 and X2, respectively. Signal G
The X3 bar and the drive signal GX4 are set to be continuously active only during the second and third horizontal clock cycles in order to pre-drive the signal lines X3 and X4, respectively.

【００３３】ブロック順次駆動方式でも、点順次駆動方
式と同様な動作が行なわれが、水平シフトレジスタ９１
の出力端が１ブロックのアナログスイッチに割当てられ
ているため、水平クロック信号ＸＣＫのクロック周波数
を１ブロックのアナログスイッチ数に応じて低減するこ
とが可能である。このため、Ｄ／Ａコンバータ８の駆動
能力や動作周波数を点順次駆動方式よりも低く設定して
さらに低消費電力化を図ることができる。In the block sequential driving method, the same operation as in the dot sequential driving method is performed, but the horizontal shift register 91 operates in the same manner.
Is assigned to one block of analog switches, the clock frequency of the horizontal clock signal XCK can be reduced according to the number of analog switches in one block. For this reason, the driving capability and operating frequency of the D / A converter 8 can be set lower than in the point-sequential driving method to further reduce power consumption.

【００３４】図１１は図４に示す予備駆動制御回路３０
の第１変形例を示す。第１変形例は、図４においてビデ
オ信号の垂直相関を調べる回路コンポーネント３１〜３
７を省略して常に垂直予備駆動を行なうよう構成され
る。ビデオ信号の垂直相関が小さいために垂直予備駆動
の効果が少ない場合でも、垂直予備駆動に加えて水平予
備駆動も行なうことで予備駆動の効果は十分に得られ
る。具体的には、図１１に示すようにビデオ信号の水平
差分絶対値の累積値がラッチ回路５７から比較器入力Ａ
として比較器３８に供給され、基準値が基準値発生器４
０から比較器入力Ｂとして比較器３８に供給される。ビ
デオ信号が水平方向において高い相関を持つ場合には、
比較器入力Ａ＜比較器入力Ｂとなり、比較器３８の比較
出力が高レベルに立ち上げられる。この比較出力は水平
クロック信号ＸＣＫに同期してラッチ回路４２でラッチ
されて水平予備駆動制御信号ＰＲＸとして信号線ドライ
バ９に供給される。ここで、基準値発生器４０は予め設
定された固定値を基準値として出力するよう構成される
だけでなく、例えばユーザーが任意に外部から設定した
値を基準値として出力するように構成されても良い。垂
直予備駆動制御信号ＰＲＸは低レベルに設定された信号
をインバータ３９で反転することにより得られる。ま
た、ビデオ信号ＤＡＴＸは予備駆動制御回路３０に入力
されるビデオ信号を１Ｈ遅延回路７０で１水平走査期間
遅延し、これを水平クロック信号ＸＣＫに同期してラッ
チ回路４０でラッチすることにより得られる。FIG. 11 shows the preliminary drive control circuit 30 shown in FIG.
1 shows a first modified example. The first modified example is a circuit component 31 to 3 for checking the vertical correlation of the video signal in FIG.
7 is omitted so that the vertical preliminary driving is always performed. Even when the effect of the vertical pre-driving is small because the vertical correlation of the video signal is small, the effect of the pre-driving can be sufficiently obtained by performing the horizontal pre-driving in addition to the vertical pre-driving. Specifically, as shown in FIG. 11, the accumulated value of the horizontal difference absolute value of the video signal is supplied from the latch circuit 57 to the comparator input A.
Is supplied to the comparator 38 and the reference value is supplied to the reference value generator 4.
0 is supplied to the comparator 38 as a comparator input B. If the video signal has a high horizontal correlation,
The comparator input A is smaller than the comparator input B, and the comparison output of the comparator 38 is raised to a high level. This comparison output is latched by the latch circuit 42 in synchronization with the horizontal clock signal XCK, and is supplied to the signal line driver 9 as a horizontal pre-drive control signal PRX. Here, the reference value generator 40 is not only configured to output a preset fixed value as a reference value, but also configured to output, for example, a value arbitrarily set by a user from outside as a reference value. Is also good. The vertical pre-drive control signal PRX is obtained by inverting a signal set to a low level by the inverter 39. Further, the video signal DATX is obtained by delaying the video signal input to the preliminary drive control circuit 30 by one horizontal scanning period by the 1H delay circuit 70 and latching this by the latch circuit 40 in synchronization with the horizontal clock signal XCK. .

【００３５】この第１変形例は、図４に示す予備駆動制
御回路３０よりも２個少ない単一の１Ｈ遅延回路７０を
用いて構成することができる。従って、ハードウェア資
源および消費電力をさらに低減することができる。The first modification can be configured using a single 1H delay circuit 70 which is two less than the preliminary drive control circuit 30 shown in FIG. Therefore, hardware resources and power consumption can be further reduced.

【００３６】図１２は図４に示す予備駆動制御回路３０
の第２変形例を示す。第２変形例は、図１１に示す第１
変形例の回路コンポーネント５５，５６，５７を省略し
て１水平走査期間毎に差分値の累積を行なわないように
構成される。この場合、図１１に示す１Ｈ遅延回路７０
を不要にすることができる。この第２変形例では、水平
予備駆動制御信号ＰＲＸが点順次駆動方式で信号線毎に
アクティブとなり、ブロック順次駆動方式で信号線ブロ
ック毎にアクティブとなる。FIG. 12 shows the preliminary drive control circuit 30 shown in FIG.
2 shows a second modified example. The second modification is the first modification shown in FIG.
The circuit components 55, 56, and 57 of the modified example are omitted so that the accumulation of the difference values is not performed every one horizontal scanning period. In this case, the 1H delay circuit 70 shown in FIG.
Can be eliminated. In the second modification, the horizontal pre-driving control signal PRX becomes active for each signal line in the dot sequential driving method, and becomes active for each signal line block in the block sequential driving method.

【００３７】図１３は図４に示す予備駆動制御回路３０
の第３変形例を示す。第３変形例は図１２に示す第２変
形例の回路コンポーネント３８、４０，５２，５３，５
４を省略し排他的ＯＲ回路４１を追加して構成される。
ビデオ信号の水平相関は第１および第２変形例でビデオ
信号全体について差分をとって調べられたが、この第３
変形例ではビデオ信号の最上位ビット(ＭＳＢ)について
差分をとって調べられる。FIG. 13 shows the preliminary drive control circuit 30 shown in FIG.
3 shows a third modification. The third modified example is a circuit component 38, 40, 52, 53, 5 of the second modified example shown in FIG.
4 is omitted and an exclusive OR circuit 41 is added.
The horizontal correlation of the video signal was checked by taking a difference for the entire video signal in the first and second modifications.
In a modified example, the most significant bit (MSB) of the video signal is checked by taking a difference.

【００３８】ここで、第２または第３変形例の予備駆動
制御回路３０を用いた場合、信号線ドライバ９は図１４
および図１５に示すように動作する。図１４は極性制御
信号ＰＯＬが高レベルのフィールドで行われる水平予備
駆動時に信号線ドライバ９において発生される信号のタ
イミングを示し、図１５は極性制御信号ＰＯＬが低レベ
ルのフィールドで行われる水平予備駆動時に信号線ドラ
イバ９において発生される信号のタイミングを示す。図
１４では、駆動信号ＧＸ１が信号線Ｘ１の予備駆動を行
うために第１および第２水平クロックサイクルの期間だ
け継続的にアクティブに設定され、負論理駆動信号ＧＸ
２バーが信号線Ｘ２の駆動を行うために第３水平クロッ
クサイクルの期間だけアクティブに設定される。また、
図１５では、負論理駆動信号ＧＸ１バーが信号線Ｘ１の
予備駆動を行うために第１および第２水平クロックサイ
クルの期間だけ継続的にアクティブに設定され、駆動信
号ＧＸ２が信号線Ｘ２の駆動を行うために第３水平クロ
ックサイクルの期間だけアクティブに設定される。従っ
て、水平予備駆動制御信号ＰＲＸの制御により信号線毎
または信号線ブロック毎に水平予備駆動を行うことがで
きる。Here, when using the preliminary drive control circuit 30 of the second or third modification, the signal line driver 9 is
It operates as shown in FIG. FIG. 14 shows the timing of the signal generated in the signal line driver 9 during the horizontal preparatory driving in which the polarity control signal POL is performed in the high-level field, and FIG. The timing of signals generated in the signal line driver 9 during driving is shown. In FIG. 14, the drive signal GX1 is continuously set active only during the first and second horizontal clock cycles to perform the preliminary drive of the signal line X1, and the negative logic drive signal GX
2 is set to be active only during the third horizontal clock cycle to drive the signal line X2. Also,
In FIG. 15, the negative logic drive signal GX1 bar is continuously set active only during the first and second horizontal clock cycles to perform the preliminary drive of the signal line X1, and the drive signal GX2 drives the signal line X2. To do so, it is set active only during the third horizontal clock cycle. Therefore, horizontal pre-driving can be performed for each signal line or signal line block by controlling the horizontal pre-driving control signal PRX.

【００３９】これら変形例のようにビデオ信号の相関を
調べる回路コンポーネントを簡略化しても、水平予備駆
動の効果を損うことなくハードウェア資源および消費電
力を削減することが可能である。Even if the circuit components for checking the correlation of the video signals are simplified as in these modifications, the hardware resources and the power consumption can be reduced without impairing the effect of the horizontal pre-driving.

【００４０】尚、上述の実施形態は、点順次駆動または
ブロック順次駆動において、ビデオ信号の垂直および水
平相関を利用して複数の表示画素の実効的電位印加時間
を選択的に延長する予備駆動制御の回路構成や制御方法
について述べてきたが、これらは液晶材料等には制限さ
れるものではない。In the above-described embodiment, in the dot sequential drive or the block sequential drive, the preliminary drive control for selectively extending the effective potential application time of a plurality of display pixels using the vertical and horizontal correlation of the video signal. Although the circuit configuration and control method have been described above, these are not limited to liquid crystal materials and the like.

【００４１】また、上述の実施形態は、隣接画素列間で
基準電圧に対する信号電圧の極性が異なり、その極性が
垂直走査期間毎に反転する垂直ライン反転駆動方式を採
用したため、垂直方向の相関は隣接画素行間で行われ
る。本発明は水平コモン反転駆動方式、垂直ライン反転
駆動方式、水平／垂直反転駆動方式のような他の駆動方
式にも適用できる。この場合、隣接画素行間で基準電圧
に対する信号電圧の極性が異なるため、予備駆動はこの
極性が一致する２水平走査期間前の画素行との比較によ
り行われる。In the above embodiment, the polarity of the signal voltage with respect to the reference voltage is different between adjacent pixel columns, and the vertical line inversion driving method in which the polarity is inverted every vertical scanning period is employed. This is performed between adjacent pixel rows. The present invention can be applied to other driving systems such as a horizontal common inversion driving system, a vertical line inversion driving system, and a horizontal / vertical inversion driving system. In this case, since the polarity of the signal voltage with respect to the reference voltage is different between adjacent pixel rows, the preliminary driving is performed by comparison with the pixel row two horizontal scanning periods before this polarity matches.

【００４２】また、本発明は例えばビデオ信号の垂直お
よび水平相関をマイクロプロセッサでソフトウェア的に
調べるなど、その要旨を逸脱しない範囲で様々に変形す
ることが可能である。Further, the present invention can be variously modified without departing from the gist of the invention, such as checking the vertical and horizontal correlation of the video signal by software using a microprocessor.

【００４３】[0043]

【発明の効果】以上のように、本発明によれば、垂直方
向および水平方向の少なくとも一方においてビデオ信号
の相関を調べて垂直または水平予備駆動を行い、表示画
素の実効的電位印加時間を選択的に延長することにより
Ｄ／Ａコンバータ等の駆動回路の駆動能力や動作周波数
を低減できる。このため、線順次駆動方式あるいは点順
次駆動方式のような駆動方式に関係なくより高品位な表
示画像を低消費電力で得ることが可能な表示制御装置を
提供することができる。As described above, according to the present invention, vertical or horizontal pre-driving is performed by checking the correlation of video signals in at least one of the vertical direction and the horizontal direction, and the effective potential application time of the display pixel is selected. The driving capability and the operating frequency of a driving circuit such as a D / A converter can be reduced by extending the length. Therefore, it is possible to provide a display control device capable of obtaining a higher-quality display image with low power consumption regardless of a driving method such as a line-sequential driving method or a dot-sequential driving method.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態に係る液晶表示装置の構成
を示すブロック回路図である。FIG. 1 is a block circuit diagram illustrating a configuration of a liquid crystal display device according to an embodiment of the present invention.

【図２】図１に示すアレイ基板に配置される液晶パネル
の周辺回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a peripheral circuit of a liquid crystal panel arranged on the array substrate shown in FIG.

【図３】図２に示す走査線ドライバの構成を示す回路図
である。FIG. 3 is a circuit diagram showing a configuration of a scanning line driver shown in FIG.

【図４】図１に示す表示タイミングコントローラに組込
まれる予備駆動制御回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a preliminary drive control circuit incorporated in the display timing controller shown in FIG. 1;

【図５】図４に示す予備駆動制御回路の動作に関係する
信号のタイミングを示すタイムチャートである。FIG. 5 is a time chart showing timings of signals related to the operation of the preliminary drive control circuit shown in FIG. 4;

【図６】極性制御信号が高レベルのフィールドで行われ
る水平予備駆動時に図４に示す信号線ドライバにおいて
発生される信号のタイミングを示すタイムチャートであ
る。6 is a time chart showing timings of signals generated in the signal line driver shown in FIG. 4 at the time of horizontal pre-driving in which a polarity control signal is performed in a high-level field.

【図７】極性制御信号が低レベルのフィールドで行われ
る水平予備駆動時に図４に示す信号線ドライバにおいて
発生される信号のタイミングを示すタイムチャートであ
る。FIG. 7 is a time chart showing timings of signals generated in the signal line driver shown in FIG. 4 at the time of horizontal preliminary driving in which a polarity control signal is performed in a low-level field.

【図８】図４に示す信号線ドライバをブロック順次駆動
方式にした例を示す回路図である。8 is a circuit diagram showing an example in which the signal line driver shown in FIG. 4 is driven by a block sequential driving method.

【図９】極性制御信号が高レベルのフィールドで行われ
る水平予備駆動時に図８に示す信号線ドライバで発生さ
れる信号のタイミングを示すタイムチャートである。9 is a time chart showing timings of signals generated by the signal line driver shown in FIG. 8 at the time of horizontal pre-driving in which a polarity control signal is performed in a high-level field.

【図１０】極性制御信号が低レベルのフィールドで行わ
れる水平予備駆動時に図８に示す信号線ドライバで発生
される信号のタイミングを示すタイムチャートである。FIG. 10 is a time chart showing timings of signals generated by the signal line driver shown in FIG. 8 during horizontal pre-driving in which a polarity control signal is performed in a low-level field.

【図１１】図４に示す予備駆動制御回路の第１変形例を
示す回路図である。FIG. 11 is a circuit diagram showing a first modification of the preliminary drive control circuit shown in FIG. 4;

【図１２】図４に示す予備駆動制御回路の第２変形例を
示す回路図である。FIG. 12 is a circuit diagram showing a second modification of the preliminary drive control circuit shown in FIG. 4;

【図１３】図４に示す予備駆動制御回路の第３変形例を
示す回路図である。FIG. 13 is a circuit diagram showing a third modification of the preliminary drive control circuit shown in FIG. 4;

【図１４】極性制御信号が高レベルのフィールドで行わ
れる水平予備駆動時に図１２または図１３に示す予備駆
動制御回路の動作により信号線ドライバにおいて発生さ
れる信号のタイミングを示すタイムチャートである。FIG. 14 is a time chart showing the timing of signals generated in the signal line driver by the operation of the pre-driving control circuit shown in FIG. 12 or 13 during horizontal pre-driving in which the polarity control signal is performed in a high-level field.

【図１５】極性制御信号ＰＯＬが低レベルのフィールド
で行われる水平予備駆動時に図１２または図１３に示す
予備駆動制御回路の動作により信号線ドライバ９におい
て発生される信号のタイミングを示すタイムチャートで
ある。FIG. 15 is a time chart showing timings of signals generated in the signal line driver 9 by the operation of the pre-driving control circuit shown in FIG. 12 or 13 at the time of horizontal pre-driving performed in a field where the polarity control signal POL is at a low level. is there.

【図１６】典型的な線順次駆動方式の液晶表示装置の等
価回路図である。FIG. 16 is an equivalent circuit diagram of a typical line-sequential drive type liquid crystal display device.

【図１７】図１６に示すスイッチング素子を構成するＴ
ＦＴの移動度に依存した画素電極の電位変化を示す波形
図である。FIG. 17 shows T constituting the switching element shown in FIG. 16;
FIG. 9 is a waveform chart showing a change in potential of a pixel electrode depending on the mobility of FT.

【図１８】第１水平走査期間に供給されるビデオ信号が
第２水平走査期間に供給されるビデオ信号と同じである
場合に図１６に示す画素電極に得られる電位変化を示す
波形図である。18 is a waveform chart showing a potential change obtained at the pixel electrode shown in FIG. 16 when the video signal supplied in the first horizontal scanning period is the same as the video signal supplied in the second horizontal scanning period. .

【図１９】第１水平走査期間に供給されるビデオ信号が
第２水平走査期間に供給されるビデオ信号と異なる場合
に図１６に示す画素電極に得られる電位変化を示す波形
図である。19 is a waveform diagram showing a potential change obtained at the pixel electrode shown in FIG. 16 when a video signal supplied in a first horizontal scanning period is different from a video signal supplied in a second horizontal scanning period.

【図２０】図１６に示す液晶パネルの画面に表示される
白と黒の横ストライプを示す図である。20 is a diagram showing white and black horizontal stripes displayed on the screen of the liquid crystal panel shown in FIG.

【図２１】画素電極のスイッチング素子、走査線ドライ
バ、および信号線ドライバを構成する複数のポリシリコ
ンＴＦＴを持つ点順次駆動方式の液晶表示装置の等価回
路図である。FIG. 21 is an equivalent circuit diagram of a dot sequential driving type liquid crystal display device having a plurality of polysilicon TFTs constituting a switching element of a pixel electrode, a scanning line driver, and a signal line driver.

【図２２】図２１に示す液晶表示装置が奇数フィールド
で行うアナログスイッチ制御を説明するためのタイムチ
ャートである。22 is a time chart for explaining analog switch control performed by the liquid crystal display device shown in FIG. 21 in odd fields.

【図２３】図２１に示す液晶表示装置が偶数フィールド
で行うアナログスイッチ制御を説明するためのタイムチ
ャートである。FIG. 23 is a time chart for explaining analog switch control performed by the liquid crystal display device shown in FIG. 21 in an even field.

【符号の説明】[Explanation of symbols]

１…液晶パネル ２…液晶駆動回路 ３…表示タイミングコントローラ ４…ＤＣ/ＤＣコンバータ ５…コモン駆動回路 ６…Ｃs駆動回路 ７…走査線ドライバ ８…Ｄ／Ａコンバータ ９…信号線ドライバ ３１，６０，７０…１Ｈ遅延回路 ３２，５２…差分回路 ３３，５３…絶対値回路 ３４，３７，５０…ラッチ回路 ３５，５５…加算回路 ３６，５６…クリア機能付きラッチ回路 ３８…比較器 ３９…インバータ ４０…基準値発生器 ４１…排他的ＯＲ回路 ７１…垂直シフトレジスタ ７２，９４…ＡＮＤ回路 ７３，９６…ＯＲ回路 ７４…バッファ回路 ９１…水平シフトレジスタ ９２…選択回路 ９３…アナログスイッチ回路 ９５…負論理ＡＮＤ回路 ９７…負論理ＯＲ回路 REFERENCE SIGNS LIST 1 liquid crystal panel 2 liquid crystal drive circuit 3 display timing controller 4 DC / DC converter 5 common drive circuit 6 Cs drive circuit 7 scanning line driver 8 D / A converter 9 signal line driver 31, 60 70 1H delay circuit 32, 52 Difference circuit 33, 53 Absolute value circuit 34, 37, 50 Latch circuit 35, 55 Addition circuit 36, 56 Latch circuit with clear function 38 Comparator 39 Inverter 40 Reference value generator 41 ... Exclusive OR circuit 71 ... Vertical shift register 72,94 ... AND circuit 73,96 ... OR circuit 74 ... Buffer circuit 91 ... Horizontal shift register 92 ... Selection circuit 93 ... Analog switch circuit 95 ... Negative logic AND Circuit 97 ... Negative logic OR circuit

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA43 NC03 NC10 NC12 NC16 NC18 NC22 NC24 NC26 NC34 ND01 ND34 ND39 5C006 AA22 AC02 AC18 AC24 BB16 BC03 BC06 BC13 BF03 BF07 BF26 BF27 EC05 EC13 FA14 FA37 FA48 5C080 AA10 BB05 CC03 DD26 DD30 FF07 JJ02 JJ03 JJ04 KK02 KK07 5C094 AA09 AA22 BA03 BA43 CA19 EA04 EA07  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H093 NA43 NC03 NC10 NC12 NC16 NC18 NC22 NC24 NC26 NC34 ND01 ND34 ND39 5C006 AA22 AC02 AC18 AC24 BB16 BC03 BC06 BC13 BF03 BF07 BF26 BF27 EC05 EC13 FA14 FA37 FA48 5C080 AA30 DD05 FF07 JJ02 JJ03 JJ04 KK02 KK07 5C094 AA09 AA22 BA03 BA43 CA19 EA04 EA07

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 行および列方向に並ぶ複数の表示画素
と、前記複数の表示画素の行に沿ってそれぞれ配置され
る複数の走査線と、前記複数の表示画素の列に沿ってそ
れぞれ配置される複数の信号線と、前記複数の信号線と
前記複数の走査線の交点近傍に配置され前記複数の表示
画素にそれぞれ接続される複数のスイッチ素子とを含む
平面表示パネルの表示制御装置であって、 前記複数の走査線に順次走査信号を出力し対応するスイ
ッチ素子を前記走査信号に基づく選択期間だけ導通させ
る走査線ドライバと、 入力されるビデオ信号に基づいて前記複数の信号線に対
する信号電圧を出力する信号線ドライバと、 １行の表示画素で構成される１水平画素群と、１垂直走
査期間内において前記１水平画素群よりも先に選択され
る行の表示画素で構成される他の水平画素群との相関に
基づいて前記他の水平画素群の選択期間に前記１水平画
素群を選択するか否か前記走査線ドライバに指示する制
御部を含むことを特徴とする表示制御装置。A plurality of display pixels arranged in a row and a column direction; a plurality of scanning lines arranged along a row of the plurality of display pixels; and a plurality of scan lines arranged along a column of the plurality of display pixels. A display control device for a flat display panel, comprising: a plurality of signal lines; and a plurality of switch elements arranged near intersections of the plurality of signal lines and the plurality of scanning lines and connected to the plurality of display pixels, respectively. A scanning line driver for sequentially outputting a scanning signal to the plurality of scanning lines and turning on a corresponding switch element for a selection period based on the scanning signal; and a signal voltage for the plurality of signal lines based on an input video signal. , A horizontal line group composed of one row of display pixels, and a display pixel of a row selected earlier than the one horizontal pixel group within one vertical scanning period A control unit for instructing the scanning line driver whether to select the one horizontal pixel group during the selection period of the other horizontal pixel group based on a correlation with another horizontal pixel group to be performed. Display control device. 【請求項２】 前記信号電圧のそれぞれは各垂直走査期
間毎に基準電圧に対して極性反転され、前記１水平画素
群の選択期間と前記他の水平画素群の選択期間とは連続
することを特徴とする請求項１に記載の表示制御装置。2. The signal voltage of claim 1, wherein a polarity of the signal voltage is inverted with respect to a reference voltage in each vertical scanning period, and a selection period of the one horizontal pixel group and a selection period of the other horizontal pixel group are continuous. The display control device according to claim 1, wherein: 【請求項３】 前記信号電圧のそれぞれは各水平走査期
間毎に基準電圧に対して極性反転され、前記１水平画素
群の選択期間と前記他の水平画素群の選択期間とは１水
平走査期間分だけ離間していることを特徴とする請求項
１に記載の表示制御装置。3. The polarity of each of the signal voltages is inverted with respect to a reference voltage in each horizontal scanning period, and the selection period of one horizontal pixel group and the selection period of the other horizontal pixel group are one horizontal scanning period. The display control device according to claim 1, wherein the display control device is separated by an amount. 【請求項４】 前記相関は、前記１水平画素群用のビデ
オ信号と前記他の水平画素群用のビデオ信号との相関で
あることを特徴とする請求項１に記載の表示制御装置。4. The display control device according to claim 1, wherein the correlation is a correlation between a video signal for one horizontal pixel group and a video signal for another horizontal pixel group. 【請求項５】 前記相関は、前記１水平画素群用および
前記他の水平画素群用ビデオ信号の上位ビットに基づく
ことを特徴とする請求項４に記載の表示制御装置。5. The display control device according to claim 4, wherein the correlation is based on upper bits of the video signal for the one horizontal pixel group and the video signal for the other horizontal pixel group. 【請求項６】 前記走査線ドライバおよび信号線ドライ
バのいずれか一方は前記平面表示パネルに一体的に形成
されていることを特徴とする請求項１に記載の表示制御
装置。6. The display control device according to claim 1, wherein one of the scanning line driver and the signal line driver is formed integrally with the flat display panel. 【請求項７】 行および列方向に並ぶ複数の表示画素
と、前記複数の表示画素の行に沿ってそれぞれ配置され
る複数の走査線と、前記複数の表示画素の列に沿ってそ
れぞれ配置される複数の信号線と、前記複数の信号線と
前記複数の走査線の交点近傍に配置され前記複数の表示
画素にそれぞれ接続される複数のスイッチ素子とを含む
平面表示パネルの表示制御装置であって、 前記複数の走査線に順次走査信号を出力し対応するスイ
ッチ素子を前記走査信号に基づく選択期間だけ導通させ
る走査線ドライバと、 入力されるビデオ信号に基づいて前記複数の信号線に対
する信号電圧をビデオバスから順次サンプリングし出力
する信号線ドライバと、 １行の表示画素で構成される１水平画素群において、１
表示画素と、前記信号電圧のサンプリングが前記１表示
画素よりも先に行われる他の表示画素との相関に基づい
て前記他の表示画素用のサンプリング期間に前記１表示
画素用のサンプリングを行うか否かを前記信号線ドライ
バに指示する制御部を含むことを特徴とする表示制御装
置。7. A plurality of display pixels arranged in a row and a column direction, a plurality of scanning lines respectively arranged along a row of the plurality of display pixels, and a plurality of scan lines arranged along a column of the plurality of display pixels. A display control device for a flat display panel, comprising: a plurality of signal lines; and a plurality of switch elements arranged near intersections of the plurality of signal lines and the plurality of scanning lines and connected to the plurality of display pixels, respectively. A scanning line driver for sequentially outputting a scanning signal to the plurality of scanning lines and turning on a corresponding switch element for a selection period based on the scanning signal; and a signal voltage for the plurality of signal lines based on an input video signal. And a signal line driver that sequentially samples and outputs from a video bus, and one horizontal pixel group composed of one row of display pixels.
Whether to perform sampling for the one display pixel during the sampling period for the other display pixel based on a correlation between the display pixel and another display pixel in which the sampling of the signal voltage is performed earlier than the one display pixel. A display control device, comprising: a control unit that instructs the signal line driver whether or not the signal line driver is active. 【請求項８】 前記相関は、前記１水平画素群における
前記１表示画素用のビデオ信号と前記他の表示画素用の
ビデオ信号との相関であることを特徴とする請求項７に
記載の表示制御装置。8. The display according to claim 7, wherein the correlation is a correlation between a video signal for one display pixel and a video signal for another display pixel in the one horizontal pixel group. Control device. 【請求項９】 前記相関は、前記１表示画素用および前
記他の表示画素用のビデオ信号の上位ビットに基づくこ
とを特徴とする請求項８に記載の表示制御装置。9. The display control device according to claim 8, wherein the correlation is based on upper bits of video signals for the one display pixel and the other display pixels. 【請求項１０】 前記１表示画素と前記他の表示画素と
は互いに隣接して配置されることを特徴とする請求項７
に記載の表示制御装置。10. The display pixel according to claim 7, wherein the one display pixel and the other display pixel are arranged adjacent to each other.
3. The display control device according to 1. 【請求項１１】 前記１表示画素と前記他の表示画素と
は互いに１表示画素分だけ隔てて配置されることを特徴
とする請求項７に記載の表示制御装置。11. The display control device according to claim 7, wherein the one display pixel and the other display pixel are arranged apart from each other by one display pixel. 【請求項１２】 前記走査線ドライバおよび信号線ドラ
イバのいずれか一方は前記平面表示パネルに一体的に形
成されることを特徴とする請求項７に記載の表示制御装
置。12. The display control device according to claim 7, wherein one of the scanning line driver and the signal line driver is formed integrally with the flat display panel.