JP2001345452A - Thin-film transistor and its manufacturing method - Google Patents
Thin-film transistor and its manufacturing methodInfo
- Publication number
- JP2001345452A JP2001345452A JP2000166217A JP2000166217A JP2001345452A JP 2001345452 A JP2001345452 A JP 2001345452A JP 2000166217 A JP2000166217 A JP 2000166217A JP 2000166217 A JP2000166217 A JP 2000166217A JP 2001345452 A JP2001345452 A JP 2001345452A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- thin film
- film transistor
- substrate
- overlapping region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴと略称して用いる場合がある）の製造方
法、特に、ＴＦＴパターン周辺の静電気保護回路（以
下、シャントトランジスタと称する）の製造プロセスに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor (hereinafter sometimes abbreviated as TFT), and more particularly to a process of manufacturing an electrostatic protection circuit (hereinafter referred to as a shunt transistor) around a TFT pattern. Things.
【０００２】[0002]
【従来の技術】液晶パネルは近年、大型化、薄膜化が進
んできていると同時に、静電破壊という常に解決しなけ
ればならない問題も有している。この目的のために、通
常、液晶パネルのゲート端子は、図７のゲート端子近傍
の等価回路図に示すように、ゲート配線１０４はゲート
端子から内部のＴＦＴアレイ領域に裸で配線されるので
はなく、接地電位である共通配線１２０との間にシャン
トトランジスタ、ＴＦＴ１２１、１２３を配置した上で
内部素子と接続される構成を採る。ドレイン端子に関し
ても同じ構成を採る。2. Description of the Related Art In recent years, liquid crystal panels have been increasing in size and thinning, and at the same time, have the problem of electrostatic destruction which must always be solved. For this purpose, the gate terminal of the liquid crystal panel is usually connected with the gate wiring 104 naked from the gate terminal to the internal TFT array region as shown in an equivalent circuit diagram near the gate terminal in FIG. Instead, a configuration is adopted in which a shunt transistor and TFTs 121 and 123 are arranged between the common wiring 120 which is a ground potential and connected to internal elements. The same configuration is adopted for the drain terminal.
【０００３】また、このシャントトランジスタには、内
部に用いられる薄膜トランジスタと同じ薄膜トランジス
タを用い、この薄膜トランジスタのゲート電極とソース
・ドレイン配線１０８とを短絡させることによりシャン
トトランジスタを形成している。Further, a shunt transistor is formed by using the same thin film transistor as the thin film transistor used therein and short-circuiting the gate electrode of the thin film transistor and the source / drain wiring 108.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、薄膜ト
ランジスタの製造プロセスにおいて、上記シャントトラ
ンジスタを形成するために、図８（ａ）、（ｂ）に示す
ように、単純にＰＲ工程を用いて絶縁膜１０５にコンタ
クトホール１１５を形成し、コンタクトホール１１５を
介してゲート配線１０４とソース・ドレイン配線１０８
とを接続するのでは、工程数の増大となってしまう。However, in the manufacturing process of the thin film transistor, in order to form the shunt transistor, as shown in FIGS. 8A and 8B, the insulating film 105 is simply formed by using the PR process. A contact hole 115 is formed in the gate wiring 104 and the source / drain wiring 108 via the contact hole 115.
Is increased, the number of steps is increased.
【０００５】ここで、ＰＲ工程を用いずに、例えば、ゲ
ート配線１０４とソース・ドレイン配線１０８とを接続
する方法として、レーザにより２つの配線をショートさ
せる方法が考えられるが、図８（ｃ）に示すように、例
えば、透明基板１０１側からＣｒ等の金属からなるゲー
ト配線１０４にレーザを照射すると、照射部分の絶縁膜
１０５を除去して、その側壁沿いにゲート配線１０４と
ソース・ドレイン配線１０８とが短絡するが、同時に、
レーザ照射部分１１６のゲート配線１０４も除去され、
断線に到るという不具合が発生する。Here, as a method of connecting the gate wiring 104 and the source / drain wiring 108 without using the PR process, for example, a method of short-circuiting two wirings by using a laser can be considered. As shown in FIG. 2, for example, when a laser is irradiated on the gate wiring 104 made of metal such as Cr from the transparent substrate 101 side, the insulating film 105 at the irradiated portion is removed, and the gate wiring 104 and the source / drain wiring are formed along the side wall. 108 and short circuit, but at the same time,
The gate wiring 104 of the laser irradiation part 116 is also removed,
The problem of disconnection occurs.
【０００６】本発明の目的は、薄膜トランジスタの製造
方法において、ＴＦＴパターン周辺の静電気保護回路を
レーザを用いて形成するに当たり、安定して、再現性良
く形成できる薄膜トランジスタの製造方法を提供するこ
とにある。An object of the present invention is to provide a method of manufacturing a thin film transistor which can be formed stably and with good reproducibility when forming an electrostatic protection circuit around a TFT pattern using a laser in the method of manufacturing a thin film transistor. .
【０００７】[0007]
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタは、基板と、前記基板の上に形成された下層配
線と、前記下層配線を含む前記基板の表面を覆う層間絶
縁膜と、前記層間絶縁膜の上に形成され前記層間絶縁膜
を介して前記下層配線と重畳する重なり領域を有する上
層配線とを含む薄膜トランジスタであって、前記下層配
線は少なくとも前記重なり領域において、下層に透明金
属材料からなる下敷金属を有することを特徴とし、前記
重なり領域は、幅２０μｍ以上、長さ２０μｍ以上の矩
形をなす、というものである。According to a first aspect of the present invention, there is provided a thin film transistor, comprising: a substrate; a lower wiring formed on the substrate; an interlayer insulating film covering a surface of the substrate including the lower wiring; An upper wiring having an overlapping region formed on the interlayer insulating film and overlapping the lower wiring via the interlayer insulating film, wherein the lower wiring is a transparent metal material in a lower layer at least in the overlapping region. Wherein the overlapping region forms a rectangle having a width of at least 20 μm and a length of at least 20 μm.
【０００８】本発明の第２の薄膜トランジスタは、基板
と、前記基板の上に形成された下層配線と、前記下層配
線を含む前記基板の表面を覆う層間絶縁膜と、前記層間
絶縁膜の上に形成され前記下層配線と重畳する重なり領
域を有する上層配線とを含む薄膜トランジスタであっ
て、前記上層配線は少なくとも前記重なり領域におい
て、下層に半導体膜からなる下敷半導体膜を有すること
を特徴とし、前記下敷半導体膜は、前記重なり領域より
も内側に設けられ、前記半導体膜は、薄膜トランジスタ
のチャネル部及びオーミックコンタクト部を構成する、
というものである。[0008] A second thin film transistor of the present invention comprises a substrate, a lower wiring formed on the substrate, an interlayer insulating film covering the surface of the substrate including the lower wiring, and a thin film transistor on the interlayer insulating film. A thin film transistor including an upper wiring having an overlapping region formed and overlapping the lower wiring, wherein the upper wiring has an underlying semiconductor film made of a semiconductor film in a lower layer at least in the overlapping region. A semiconductor film is provided inside the overlap region, and the semiconductor film forms a channel portion and an ohmic contact portion of the thin film transistor;
That is.
【０００９】上記本発明の第１、２の薄膜トランジスタ
において、前記下層配線は薄膜トランジスタのゲート電
極を、前記層間絶縁膜は薄膜トランジスタのゲート絶縁
膜を、前記上層配線は薄膜トランジスタのソース・ドレ
イン配線をそれぞれ構成し、前記重なり領域は、静電気
保護回路を構成する薄膜トランジスタのゲート電極とソ
ース・ドレイン配線との重なり領域である、というもの
である。In the first and second thin film transistors according to the present invention, the lower layer wiring forms a gate electrode of the thin film transistor, the interlayer insulating film forms a gate insulating film of the thin film transistor, and the upper layer wiring forms a source / drain wiring of the thin film transistor. The overlap region is an overlap region between the gate electrode of the thin film transistor constituting the electrostatic protection circuit and the source / drain wiring.
【００１０】本発明の第１の薄膜トランジスタの製造方
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記下層配線が下層に透明金
属材料からなる下敷金属を有する薄膜トランジスタを用
意し、前記基板側から前記重なり領域の前記下層配線に
レーザを照射することにより、前記下層配線と前記上層
配線とを短絡させることを特徴とし、前記重なり領域
は、幅２０μｍ以上、長さ２０μｍ以上の矩形をなす、
というものである。According to a first method of manufacturing a thin film transistor of the present invention, a substrate, a lower wiring formed on the substrate,
An interlayer insulating film covering the surface of the substrate including the lower wiring, and an upper wiring having an overlapping region formed on the interlayer insulating film and overlapping the lower wiring, the lower wiring in at least the overlapping region. Preparing a thin film transistor having an underlying metal made of a transparent metal material in a lower layer, irradiating a laser to the lower layer wiring in the overlapping region from the substrate side, thereby short-circuiting the lower layer wiring and the upper layer wiring. The overlap region is a rectangle having a width of 20 μm or more and a length of 20 μm or more;
That is.
【００１１】本発明の第２の薄膜トランジスタの製造方
法は、基板と、前記基板の上に形成された下層配線と、
前記下層配線を含む前記基板の表面を覆う層間絶縁膜
と、前記層間絶縁膜の上に形成され前記下層配線と重畳
する重なり領域を有する上層配線とからなり、少なくと
も前記重なり領域において前記上層配線が下層に半導体
膜からなる下敷半導体膜を有する薄膜トランジスタを用
意し、前記上層配線に前記基板と反対側から前記重なり
領域を包含する領域に渡って前記上層配線にレーザを照
射することにより、前記下層配線と前記上層配線とを短
絡させることを特徴とし、前記下敷半導体膜は、前記重
なり領域よりも内側に設けられ、前記上層配線に前記基
板と反対側から前記重なり領域を包含する領域に渡って
前記上層配線にレーザを照射することにより、前記重な
り領域から前記下敷半導体膜を除いた領域内において前
記層間絶縁膜を除去すると同時に前記下層配線と前記上
層配線とを短絡させる、というものである。According to a second method of manufacturing a thin film transistor of the present invention, a substrate, a lower wiring formed on the substrate,
An interlayer insulating film covering the surface of the substrate including the lower layer wiring, and an upper layer wiring having an overlapping region formed on the interlayer insulating film and overlapping the lower layer wiring, wherein the upper layer wiring is formed in at least the overlapping region. By preparing a thin film transistor having an underlying semiconductor film made of a semiconductor film in a lower layer, irradiating a laser to the upper layer wiring over a region including the overlapping region from the side opposite to the substrate to the upper layer wiring, thereby forming the lower layer wiring And the upper wiring is short-circuited, wherein the underlying semiconductor film is provided inside the overlapping region, and the upper wiring extends from the side opposite to the substrate to the upper wiring over a region including the overlapping region. By irradiating a laser to the upper wiring, the interlayer insulating film is removed in a region excluding the underlying semiconductor film from the overlapping region. That Shorting and the lower wiring and the upper wiring simultaneously, is that.
【００１２】上記本発明の第１、２の薄膜トランジスタ
の製造方法において、前記下層配線は薄膜トランジスタ
のゲート電極を、前記層間絶縁膜は薄膜トランジスタの
ゲート絶縁膜を、前記上層配線は薄膜トランジスタのソ
ース・ドレイン配線をそれぞれ構成し、前記重なり領域
は、静電気保護回路を構成する薄膜トランジスタのゲー
ト電極とソース・ドレイン配線との重なり領域であり、
前記静電気保護回路は、薄膜トランジスタを搭載する基
板の周辺に規則的に配置された外部端子に対応して規則
的に繰り返し配置されており、レーザを前記繰り返し方
向に走査することにより１回の走査で複数の静電気保護
回路に対して前記複数の静電気保護回路を構成する薄膜
トランジスタのゲート電極とソース・ドレイン配線とを
短絡させることにより得られ、前記薄膜トランジスタの
ゲート電極とソース・ドレイン配線とを短絡させる個所
以外の領域を走査する前記レーザが前記ソース・ドレイ
ン配線と交差する領域においても、前記ゲート電極と同
時に形成されるダミーゲート配線と前記ソース・ドレイ
ン配線との重なり領域が配置され、一適用形態として、
前記重なり領域におけるソース・ドレイン配線の下に
は、半導体膜からなる下敷半導体膜が敷かれる、という
ものである。In the first and second methods of manufacturing a thin film transistor according to the present invention, the lower wiring is a gate electrode of the thin film transistor, the interlayer insulating film is a gate insulating film of the thin film transistor, and the upper wiring is a source / drain wiring of the thin film transistor. The overlap region is an overlap region of the gate electrode and the source / drain wiring of the thin film transistor constituting the electrostatic protection circuit,
The electrostatic protection circuit is regularly arranged repeatedly corresponding to external terminals regularly arranged around the substrate on which the thin film transistor is mounted, and is scanned in a single scan by scanning the laser in the repetition direction. A portion obtained by short-circuiting the gate electrode and the source / drain wiring of the thin film transistor constituting the plurality of electrostatic protection circuits with respect to the plurality of electrostatic protection circuits, and short-circuiting the gate electrode and the source / drain wiring of the thin film transistor. Even in a region where the laser scanning the other region intersects with the source / drain wiring, an overlapping region of the dummy gate wiring and the source / drain wiring formed simultaneously with the gate electrode is arranged, and as one application form ,
Under the source / drain wiring in the overlap region, an underlying semiconductor film made of a semiconductor film is laid.
【００１３】[0013]
【発明の実施の形態】次に、本発明の第１の実施形態を
図１〜４を参照して説明する。ここでは、従来のシャン
トトランジスタの説明で用いた図７、８における部品と
同じ部品に相当する部品に対しては、図７、８における
番号から１００を引いた番号を用いて付している。図１
は、第１の実施形態の基板周辺のゲート端子側の薄膜ト
ランジスタの様子を配線・電極をメインとして示す模式
平面図であり、図２は、図１における切断線Ａ−Ａ’、
図３は、図１における切断線Ｂ−Ｂ’における模式断面
図である。Next, a first embodiment of the present invention will be described with reference to FIGS. Here, components corresponding to the same components as those in FIGS. 7 and 8 used in the description of the conventional shunt transistor are denoted by the numbers obtained by subtracting 100 from the numbers in FIGS. FIG.
FIG. 2 is a schematic plan view mainly showing wiring and electrodes of a thin film transistor on a gate terminal side around a substrate according to the first embodiment. FIG. 2 is a sectional view taken along line AA ′ in FIG.
FIG. 3 is a schematic cross-sectional view taken along a cutting line BB ′ in FIG.
【００１４】まず、ガラス等の透明基板１の上に、配線
材料としてＩＴＯ（インジウム錫酸化物）等の透明金属
膜２をマグネトロンスパッタ法等を用いて成膜する。膜
厚は特に問わないが、透過率が低下しない０．０５μｍ
程度が望ましい。First, a transparent metal film 2 such as ITO (indium tin oxide) is formed as a wiring material on a transparent substrate 1 such as glass using a magnetron sputtering method or the like. The thickness is not particularly limited, but the transmittance is not reduced by 0.05 μm.
A degree is desirable.
【００１５】次に、洗浄を実施して低抵抗配線金属膜３
をマグネトロンスパッタ法等を用い成膜する。金属材料
は特に問わないがＣｒなどの材料を用いるのが好まし
い。また、配線膜厚としては、後工程でレーザ等を照射
して上層配線とショートさせるため、Ｃｒの場合であれ
ば０．２μｍ以上が好ましい。Next, cleaning is performed to form the low-resistance wiring metal film 3.
Is formed using a magnetron sputtering method or the like. The metal material is not particularly limited, but it is preferable to use a material such as Cr. The wiring film thickness is preferably 0.2 μm or more in the case of Cr in order to short-circuit with the upper wiring by irradiating a laser or the like in a later step.
【００１６】次に、フォトリソグラフィ法をもちいてレ
ジストパターンを形成する。次に、レジストパターンを
マスクとして、先ず低抵抗配線金属膜３をウェットエッ
チング、又は、ドライエッチングでエッチングした後、
透明金属膜２をウェットエッチング、又は、ドライエッ
チングでエッチングする。最後に、レジストパターンの
剥離を行ないゲート配線４を完成させる。Next, a resist pattern is formed using a photolithography method. Next, using the resist pattern as a mask, first, the low-resistance wiring metal film 3 is etched by wet etching or dry etching.
The transparent metal film 2 is etched by wet etching or dry etching. Finally, the resist pattern is stripped to complete the gate wiring 4.
【００１７】次に、絶縁膜５ 半導体層並びにリンドー
プしたｎ型半導体層を成膜した後に、ｎ型半導体層と半
導体層をフォトリソグラフィ法を用いて島状にパターン
ニングし、島状半導体膜１２を形成する。Next, after the insulating film 5 and the phosphorus-doped n-type semiconductor layer are formed, the n-type semiconductor layer and the semiconductor layer are patterned into islands by photolithography to form an island-like semiconductor film 12. To form
【００１８】次に、信号線となるソース・ドレイン配線
８をパターンニングする。配線材料の構成はゲート配線
４を構成する低抵抗金属膜３と同じで構わない。また、
異なる材料でもよい。Next, the source / drain wiring 8 serving as a signal line is patterned. The configuration of the wiring material may be the same as that of the low resistance metal film 3 forming the gate wiring 4. Also,
Different materials may be used.
【００１９】ゲート配線４とソース・ドレイン配線８の
交差領域で、後工程においてレーザ照射するゲート配線
４とソース・ドレイン配線８との重なり領域の形状は、
２０μｍ×２０μｍ以上の形状とすることが好ましい。In the intersection area between the gate wiring 4 and the source / drain wiring 8, the shape of the overlapping area of the gate wiring 4 and the source / drain wiring 8 to be irradiated with laser in a later step is as follows:
It is preferable that the shape be 20 μm × 20 μm or more.
【００２０】次に、ソース・ドレイン配線８の間のｎ型
半導体層と半導体層の一部をエッチングする（図示は省
略する）。Next, the n-type semiconductor layer between the source / drain wiring 8 and a part of the semiconductor layer are etched (not shown).
【００２１】次に、図２（ａ）に示すように、レーザ光
９を透明基板１の背面側から照射してゲート配線４のう
ちレーザ溶接部分１０の低抵抗金属膜３を溶解し、さら
に、絶縁膜５を貫通して、図２（ｂ）に示すように、低
抵抗金属膜３をソース・ドレイン配線８とショートさせ
る。このとき、レーザ光９は、図１の模式平面図に示す
ように、薄膜トランジスタ２１、２２が等間隔で繰り返
し配置された繰り返し方向に、レーザ光９を図１のレー
ザ走査線１６のように走査し、この図においては、ＴＦ
Ｔ２１、２２のそれぞれのゲート配線４とソース・ドレ
イン配線８とがショートする。Next, as shown in FIG. 2A, laser light 9 is irradiated from the back side of the transparent substrate 1 to dissolve the low resistance metal film 3 of the laser welding portion 10 of the gate wiring 4, and furthermore, Then, the low resistance metal film 3 is short-circuited with the source / drain wiring 8 as shown in FIG. At this time, as shown in the schematic plan view of FIG. 1, the laser light 9 scans the laser light 9 in a repetition direction in which the thin film transistors 21 and 22 are repeatedly arranged at equal intervals, as shown by a laser scanning line 16 in FIG. In this figure, TF
The gate wiring 4 and the source / drain wiring 8 of each of T21 and T22 are short-circuited.
【００２２】同様にして、薄膜トランジスタ２１、２２
とペアで配置されたそれぞれＴＦＴ２３、２４に対して
も、同じ繰り返し方向にレーザ光９を図１のレーザ走査
線１７のように走査して、ＴＦＴ２３、２４のそれぞれ
のソース・ドレイン配線８を共通配線２０と、図３
（ａ）、（ｂ）に示すようにショートさせる。ここで、
共通配線２０は、ゲート配線４と同じ工程で同時に形成
される。Similarly, the thin film transistors 21, 22
The laser light 9 is also scanned in the same repetition direction as the laser scanning line 17 in FIG. 1 for each of the TFTs 23 and 24 arranged in pairs, so that the source and drain wirings 8 of the TFTs 23 and 24 are shared. Wiring 20 and FIG.
Short-circuit as shown in (a) and (b). here,
The common wiring 20 is formed simultaneously in the same step as the gate wiring 4.
【００２３】次に、窒化膜等のパッシベーション膜１４
を成膜し、ＴＦＴ２１、２３及びＴＦＴ２２、２４で構
成する静電気保護用のシャントトランジスタを形成し、
シャントトランジスタは、それぞれのゲート端子に対応
して形成される。Next, a passivation film 14 such as a nitride film
To form a shunt transistor for static electricity protection composed of TFTs 21 and 23 and TFTs 22 and 24,
The shunt transistors are formed corresponding to the respective gate terminals.
【００２４】これにより、例えばシャントトランジスタ
は、図７に示すような双方向トランジスタとなり、ゲー
ト端子に高電圧が印加しても、シャントトランジスタで
高電圧を吸収することにより、内部素子の破壊を防止す
ることが可能となる。Thus, for example, the shunt transistor becomes a bidirectional transistor as shown in FIG. 7, and even if a high voltage is applied to the gate terminal, the shunt transistor absorbs the high voltage, thereby preventing the destruction of the internal element. It is possible to do.
【００２５】ここで、図１（ｂ）は、図１（ａ）で示し
たＴＦＴ２１、２２、２３、２４のソース・ドレイン電
極の取り出し方向を（紙面に向かって）横方向から縦方
向に変えたときの薄膜トランジスタの様子を配線・電極
をメインとして示す模式平面図であり、図１（ａ）の変
形例として示しており、図１（ａ）の場合と同様に、レ
ーザ走査線１６、１７に沿ってレーザ照射することによ
り、シャントトランジスタを形成する。Here, FIG. 1B shows that the direction of taking out the source / drain electrodes of the TFTs 21, 22, 23 and 24 shown in FIG. 1A is changed from the horizontal direction (to the paper surface) to the vertical direction. 1A is a schematic plan view showing a state of a thin film transistor when wiring and electrodes are main, and is shown as a modified example of FIG. 1A, and the laser scanning lines 16 and 17 are similar to the case of FIG. Shunt transistor is formed by irradiating the laser along the line.
【００２６】次に、第１の実施形態の、特に、レーザ光
９の照射前後の静電気保護用のシャントトランジスタ近
傍の変化の様子について、図２、３を参照して説明す
る。Next, the manner of change in the vicinity of the shunt transistor for electrostatic protection before and after the irradiation of the laser beam 9 in the first embodiment will be described with reference to FIGS.
【００２７】図２（ａ）に示すように、レーザ光９の照
射により上下配線をショートさせる領域は、必ずゲート
配線４、絶縁膜５、ドレイン配線８の積層構造となって
いて、ゲート配線４の上方にドレイン配線８が無い、或
いは、ドレイン配線８の下方にゲート配線４が無い、と
いう構成にはならない配線レイアウトとしている。As shown in FIG. 2A, the area where the upper and lower wirings are short-circuited by the irradiation of the laser beam 9 always has a laminated structure of the gate wiring 4, the insulating film 5, and the drain wiring 8. The wiring layout does not have a configuration in which there is no drain wiring 8 above or no gate wiring 4 below the drain wiring 8.
【００２８】また、図１（ａ）に示すように、レーザ走
査線１６に位置するソース・ドレイン配線８で、短絡さ
せる個所以外の領域でレーザ走査線１６と交差してしま
うソース・ドレイン配線８の下にも、断線防止用ゲート
配線領域２５を設けた構造としている。As shown in FIG. 1A, the source / drain wiring 8 located at the laser scanning line 16 intersects with the laser scanning line 16 in a region other than the short-circuited portion. A gate wiring region 25 for preventing disconnection is also provided below.
【００２９】上記積層構造を形成した後にレーザ光９で
ゲート配線４とドレイン配線８との熱溶接を実施する。
レーザ溶接後の模式断面図を図２（ｂ）に示す。After the above-mentioned laminated structure is formed, thermal welding of the gate wiring 4 and the drain wiring 8 is performed with the laser light 9.
FIG. 2B shows a schematic cross-sectional view after laser welding.
【００３０】本実施形態で用いたレーザ光は、１０μｍ
×１０ｍｍの線状であるが、レーザ照射装置は特に問わ
ない。レーザ照射はゲート配線４またはドレイン配線８
のどちらから照射しても構わない。The laser light used in this embodiment is 10 μm
Although it is a line of × 10 mm, the laser irradiation device is not particularly limited. Laser irradiation is performed on gate wiring 4 or drain wiring 8
Irradiation may be performed from either of them.
【００３１】図３（ａ）、（ｂ）は、ＴＦＴ２３、２４
のソース・ドレイン配線８と共通配線２０とを、図１に
示すレーザ走査線１７に沿ってレーザ光９を照射してシ
ョートさせるときのレーザ照射前後の模式断面図を示し
ている。FIGS. 3A and 3B show TFTs 23 and 24, respectively.
2 is a schematic cross-sectional view before and after laser irradiation when the source / drain wiring 8 and the common wiring 20 are short-circuited by irradiating a laser beam 9 along a laser scanning line 17 shown in FIG.
【００３２】図８（ｃ）に示す従来の構造の場合、本発
明のような線状レーザ照射を実施すると、照射部のゲー
ト配線１０４は蒸発し、ゲート配線１０４が断線しま
う。本発明では、ゲート配線４を構成する低抵抗金属膜
３の下側に透明金属膜２を配置することで、レーザ照射
したときに、透明金属膜２はレーザ光９を透過して損傷
しないが、低抵抗金属膜３及び低抵抗金属膜３とソース
・ドレイン配線８とに挟まれた絶縁膜５のみ選択的に溶
解することが確認できた。In the case of the conventional structure shown in FIG. 8C, when the linear laser irradiation as in the present invention is performed, the gate wiring 104 in the irradiated portion evaporates, and the gate wiring 104 is disconnected. In the present invention, by disposing the transparent metal film 2 below the low-resistance metal film 3 constituting the gate wiring 4, the transparent metal film 2 transmits laser light 9 and is not damaged when laser irradiation is performed. It was confirmed that only the low-resistance metal film 3 and the insulating film 5 sandwiched between the low-resistance metal film 3 and the source / drain wiring 8 were selectively dissolved.
【００３３】これにより、レーザ光９を照射した部分
は、図２（ｂ）に示すように、上層のソース・ドレイン
配線８を構成する金属と下層の低抵抗金属膜３とが接続
し、かつ、透明金属膜２を下敷金属膜とすることにより
ゲート配線４の配線が確保される構造となる。As a result, as shown in FIG. 2 (b), the portion irradiated with the laser beam 9 connects the metal forming the upper source / drain wiring 8 to the lower low resistance metal film 3, and By using the transparent metal film 2 as an underlying metal film, a structure in which the wiring of the gate wiring 4 is secured is obtained.
【００３４】溶接完了後洗浄を実施した方が好ましい。
また、洗浄実施後に上層部にＳｉＮｘ膜などからなるパ
ッシベーション膜１４を成膜し、液晶パネル製造時の水
分等が配線の溶接部に付着して配線が消失しないように
するべきである。It is preferable to carry out cleaning after completion of welding.
After the cleaning, a passivation film 14 made of a SiNx film or the like should be formed on the upper layer to prevent moisture and the like at the time of manufacturing the liquid crystal panel from adhering to the welded portions of the wires so that the wires do not disappear.
【００３５】本発明の第１の実施形態の効果として、通
常これまでのシャントトランジスタは、図８（ｂ）に示
すように、コンタクトホール１１５を形成してゲート配
線１０４とソース・ドレイン配線１０８とを接続してい
た。As an effect of the first embodiment of the present invention, the conventional shunt transistor usually has a contact hole 115 formed as shown in FIG. 8B to form a gate wiring 104 and a source / drain wiring 108. Was connected.
【００３６】従来例を示す図８（ｂ）では、ＳｉＮｘ
膜、或いは、ＳｉＮｘ／ＳｉＯ2積層膜（下層がＳｉＯ2
を意味する）、或いは、ＳｉＯ2膜からなる絶縁膜１０
５をＰＲ工程でドライエッッチングまたはウェットエッ
チングでエッチングした後、絶縁膜１０５にコンタクト
ホール１１５を形成し、その後、ソース・ドレイン配線
１０８をパターンニングしてコンタクトホール１１５を
通してソース・ドレイン配線１０８とゲート配線１０４
とを接続していた。In FIG. 8B showing a conventional example, SiNx
Film or SiNx / SiO 2 laminated film (the lower layer is SiO 2
Or an insulating film 10 made of a SiO 2 film.
5 is etched by dry etching or wet etching in a PR process, a contact hole 115 is formed in the insulating film 105, and then the source / drain wiring 108 is patterned and the source / drain wiring 108 is formed through the contact hole 115. Gate wiring 104
And was connected.
【００３７】本発明では、従来の製造方法において必要
とされたコンタクトホール形成のための１ＰＲ工程の削
減が可能となる。更に、本発明ではレーザ溶接する個所
の一方の配線は必ず透明金属膜と低抵抗金属膜を積層
し、かつ、一方の配線と絶縁膜を介して配置される他方
の配線とを重畳させる構造としたことで、レーザ溶接し
ても断線が生じず、レーザ光を走査することにより１回
のレーザ走査で複数の溶接個所を溶接することが可能と
なった。According to the present invention, it is possible to reduce the number of 1PR steps required for forming a contact hole in the conventional manufacturing method. Further, in the present invention, one of the wirings to be laser-welded always has a structure in which a transparent metal film and a low-resistance metal film are laminated, and one of the wirings overlaps with the other wiring disposed via an insulating film. As a result, even when laser welding is performed, disconnection does not occur, and a plurality of welding locations can be welded by one laser scan by scanning with a laser beam.
【００３８】また、従来例を示す図８（ａ）では、ゲー
ト配線１０４とソース・ドレイン配線１０８との交差領
域の形状が１０μｍ×１０μｍ以下であったが、本発明
では、ゲート配線４とソース・ドレイン配線８との交差
領域の形状を２０μｍ×２０μｍ以上とし、かつ、絶縁
膜５の膜厚を厚くしたことでレーザ溶接時の金属配線の
容積を確保でき、確実にゲート配線４とソース・ドレイ
ン配線８との接続が可能となった。In FIG. 8A showing a conventional example, the shape of the intersection region between the gate wiring 104 and the source / drain wiring 108 is 10 μm × 10 μm or less. The volume of the metal wiring at the time of laser welding can be secured by making the shape of the intersection region with the drain wiring 8 20 μm × 20 μm or more and increasing the thickness of the insulating film 5, and the gate wiring 4 and the source can be surely formed. Connection with the drain wiring 8 became possible.
【００３９】また、従来の方法では、ゲート配線とソー
ス・ドレイン配線をスポット的に溶接するリペア方法は
あったが、本発明のように、レーザ走査して溶接部分を
一括して溶接することで、溶接時間の短縮も可能となっ
た。In the conventional method, there is a repair method in which the gate wiring and the source / drain wiring are spot-welded. However, as in the present invention, a laser scan is performed to collectively weld the welded portions. In addition, the welding time can be reduced.
【００４０】ここで、図４は、第１の実施形態のパネル
周辺のドレイン端子側の薄膜トランジスタの様子を配線
・電極をメインとして示す模式平面図であり、図４
（ａ）は、薄膜トランジスタのソース・ドレイン電極の
取り出し方向を（紙面に向かって）縦方向に取り出す場
合を示し、図４（ｂ）は、横方向から取り出す場合を示
す模式平面図である。このドレイン端子側においても、
ゲート端子側と同様の方法により、レーザ走査線１８、
１９に沿ってレーザ照射して、シャントトランジスタを
形成する。FIG. 4 is a schematic plan view showing the state of the thin film transistor on the drain terminal side in the periphery of the panel according to the first embodiment, mainly showing wiring and electrodes.
FIG. 4A is a schematic plan view showing the case where the source / drain electrodes of the thin film transistor are taken out in the vertical direction (toward the paper surface), and FIG. Also on this drain terminal side,
In the same manner as the gate terminal side, the laser scanning line 18,
By irradiating a laser along 19, a shunt transistor is formed.
【００４１】次に、本発明の第２の実施形態を図５、６
を参照して説明する。ここでは、従来のシャントトラン
ジスタの説明で用いた図７、８における部品と同じ部品
に相当する部品に対しては、図７、８における番号から
５０を引いた番号を用いて付している。図５は、第２の
実施形態のパネル周辺のゲート端子側の薄膜トランジス
タの様子を配線・電極をメインとして示す模式平面図で
あり、図６は、図５における切断線Ｃ−Ｃ’における模
式断面図である。Next, a second embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. Here, parts corresponding to the same parts as those in FIGS. 7 and 8 used in the description of the conventional shunt transistor are denoted by the numbers obtained by subtracting 50 from the numbers in FIGS. FIG. 5 is a schematic plan view mainly showing wiring and electrodes of a thin film transistor on the gate terminal side around the panel according to the second embodiment, and FIG. 6 is a schematic cross section taken along a cutting line CC ′ in FIG. FIG.
【００４２】第１の実施形態と同様に、ゲート配線５４
（或いは、共通配線７０）、絶縁膜５５、ソース・ドレ
イン配線５８が順に積層した領域を設けておき、レーザ
走査線６６、６７に沿ってレーザ溶接を実施している。As in the first embodiment, the gate wiring 54
(Or, the common wiring 70), an insulating film 55, and a region where the source / drain wiring 58 are sequentially stacked are provided, and laser welding is performed along the laser scanning lines 66 and 67.
【００４３】図６に、ソース・ドレイン配線５８の下に
半導体膜、ｎ型半導体膜からなる島状半導体膜６２を配
置した構造を示す。島状半導体膜６２はゲート配線５４
とソース・ドレイン配線５８が交差する領域に配置さ
れ、かつ、島状半導体膜６２の形状は、交差領域の形状
よりも必ず小さく、内側になるようにパターンニングす
る。FIG. 6 shows a structure in which a semiconductor film and an island-shaped semiconductor film 62 made of an n-type semiconductor film are arranged below the source / drain wiring 58. The island-shaped semiconductor film 62 has a gate wiring 54
And the source / drain wiring 58 are arranged in a region where they intersect, and the shape of the island-shaped semiconductor film 62 is always smaller than the shape of the intersection region and is patterned so as to be inside.
【００４４】島状半導体膜６２は透明基板５１上方から
のレーザ光５９を吸収するため、島状半導体膜６２の上
にレーザ光５９を照射しても島状半導体膜６２の上のレ
ーザ溶接部分６０のソース・ドレイン配線５８は溶解せ
ずに残り、溶接領域のソース・ドレイン配線５８は、島
状半導体膜６２の側壁に沿ってゲート配線５４と溶接さ
れ、接続される。Since the island-shaped semiconductor film 62 absorbs the laser beam 59 from above the transparent substrate 51, even if the island-shaped semiconductor film 62 is irradiated with the laser beam 59, the laser-welded portion on the island-shaped semiconductor film 62 is formed. The source / drain wirings 60 of the welding region remain without being melted, and the source / drain wirings 58 in the welding region are welded and connected to the gate wirings 54 along the side walls of the island-shaped semiconductor film 62.
【００４５】以上のように、本実施形態においては、レ
ーザ溶接する個所の一方の配線をレーザ溶接領域よりも
小さい島状半導体膜を覆う形状に金属配線を形成する構
造とし、かつ、一方の配線と絶縁膜を介して配置される
他方の配線とを重畳させる構造としたことで、レーザ溶
接による接続部が島状半導体膜の側壁に沿って形成さ
れ、第１の実施形態による溶接よりもより確実な接続が
可能となる。また、レーザ照射による断線も生ずること
は無く、レーザ光を走査することにより１回のレーザ走
査で複数の溶接個所を溶接することも可能となる。As described above, in the present embodiment, one of the wirings to be laser-welded has a structure in which the metal wiring is formed so as to cover the island-shaped semiconductor film smaller than the laser-welded region, and And the other wiring arranged via the insulating film are overlapped with each other, so that a connection portion formed by laser welding is formed along the side wall of the island-shaped semiconductor film, which is more effective than the welding according to the first embodiment. Reliable connection is possible. Further, there is no disconnection due to laser irradiation, and it is possible to weld a plurality of welding points by one laser scanning by scanning with a laser beam.
【００４６】[0046]
【発明の効果】上述のように、本発明の薄膜トランジス
タ及びその製造方法によれば、レーザ溶接する個所の一
方の配線は必ず透明金属膜と低抵抗金属膜を積層し、か
つ、一方の配線と絶縁膜を介して配置される他方の配線
とを重畳させる構造としたことで、レーザ溶接しても断
線が生じず、レーザ光を走査することにより１回のレー
ザ走査で複数の溶接個所を溶接することが可能となっ
た。As described above, according to the thin film transistor and the method of manufacturing the same of the present invention, one of the wirings to be laser-welded must be formed by laminating a transparent metal film and a low-resistance metal film. By adopting a structure in which the other wiring arranged via the insulating film is superimposed, no break occurs even when laser welding is performed, and multiple laser spots are welded by one laser scan by scanning with laser light. It became possible to do.
【００４７】また、本発明の別の薄膜トランジスタ及び
その製造方法によれば、レーザ溶接する個所の一方の配
線をレーザ溶接領域よりも小さい半導体膜を覆う形状に
金属配線を形成する構造とし、かつ、一方の配線と絶縁
膜を介して配置される他方の配線とを重畳させる構造と
したことで、レーザ溶接しても断線が生じず、レーザ光
を走査することにより１回のレーザ走査で複数の溶接個
所を溶接することが可能となった。According to another thin film transistor and a method of manufacturing the same of the present invention, one of the wirings to be laser-welded has a structure in which a metal wiring is formed so as to cover a semiconductor film smaller than the laser-welded region; By adopting a structure in which one wiring and the other wiring arranged via the insulating film are overlapped with each other, no disconnection occurs even when laser welding is performed. It has become possible to weld the welding points.
【図１】本発明の第１の実施形態の薄膜トランジスタの
ゲート端子側の模式平面図である。FIG. 1 is a schematic plan view on the gate terminal side of a thin film transistor according to a first embodiment of the present invention.
【図２】図１の切断線に沿った模式断面図である。FIG. 2 is a schematic sectional view taken along a cutting line in FIG.
【図３】図１の別の切断線に沿った模式断面図である。FIG. 3 is a schematic sectional view taken along another cutting line of FIG. 1;
【図４】本発明の第１の実施形態の薄膜トランジスタの
ドレイン端子側の模式平面図である。FIG. 4 is a schematic plan view on the drain terminal side of the thin film transistor according to the first embodiment of the present invention.
【図５】本発明の第２の実施形態の薄膜トランジスタの
ゲート端子側の模式平面図である。FIG. 5 is a schematic plan view on the gate terminal side of a thin film transistor according to a second embodiment of the present invention.
【図６】図５の切断線に沿った模式断面図である。FIG. 6 is a schematic sectional view taken along a cutting line in FIG. 5;
【図７】液晶パネルに用いられるシャントトランジスタ
を示す等価回路図である。FIG. 7 is an equivalent circuit diagram showing a shunt transistor used in a liquid crystal panel.
【図８】従来の液晶パネルに用いられるシャントトラン
ジスタ近傍の模式平面図及び模式断面図である。FIG. 8 is a schematic plan view and a schematic sectional view near a shunt transistor used in a conventional liquid crystal panel.
１、５１、１０１ 透明基板 ２ 透明金属膜 ３ 低抵抗配線金属膜 ４、５４、１０４ ゲート配線 ５、５５、１０５ 絶縁膜 ８、５８、１０８ ソース・ドレイン配線 ９、５９ レーザ光 １０、６０ レーザ溶接部分 １２、６２ 島状半導体膜 １６、１７、１８、１９、６６、６７ レーザ走査線 ２０、７０、１２０ 共通配線 ２１、２２、２３、２４、７１、７２、７３、７４、１
２１、１２２、１２３、１２４ ＴＦＴ ２５、７５ 断線防止用ゲート配線領域 １１５ コンタクトホール １１６ レーザ照射部分1, 51, 101 Transparent substrate 2 Transparent metal film 3 Low-resistance wiring metal film 4, 54, 104 Gate wiring 5, 55, 105 Insulating film 8, 58, 108 Source / drain wiring 9, 59 Laser beam 10, 60 Laser welding Portions 12, 62 Island-like semiconductor films 16, 17, 18, 19, 66, 67 Laser scanning lines 20, 70, 120 Common wiring 21, 22, 23, 24, 71, 72, 73, 74, 1
21, 122, 123, 124 TFT 25, 75 Disconnection preventing gate wiring region 115 Contact hole 116 Laser irradiated portion
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０２Ｆ 1/1368 Ｇ０２Ｆ 1/136 ５００ Ｆターム(参考） 2H092 JA24 JA37 JA41 JA47 MA05 MA13 MA17 MA30 NA14 5F033 GG04 HH17 JJ17 KK17 KK38 MM05 NN12 PP15 QQ07 QQ08 QQ09 QQ10 QQ11 QQ19 QQ53 QQ75 QQ83 RR04 RR06 VV06 VV11 VV15 XX33 XX36 5F038 AV03 BH07 BH13 CA02 EZ06 EZ20 5F110 AA22 AA26 BB01 CC07 DD02 EE04 EE07 EE14 EE37 EE44 HK04 HM19 NN80 QQ16 QQ30──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (reference) // G02F 1/1368 G02F 1/136 500 F term (reference) 2H092 JA24 JA37 JA41 JA47 MA05 MA13 MA17 MA30 NA14 5F033 GG04 HH17 JJ17 KK17 KK38 MM05 NN12 PP15 QQ07 QQ08 QQ09 QQ10 QQ11 QQ19 QQ53 QQ75 QQ83 RR04 RR06 VV06 VV11 VV15 XX33 XX36 5F038 AV03 BH07 BH13 CA02 EZ06 EZ20 EE20 A04 EE07 A04 AE07
Claims (17)
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記層間絶縁
膜を介して前記下層配線と重畳する重なり領域を有する
上層配線とを含む薄膜トランジスタであって、前記下層
配線は少なくとも前記重なり領域において、下層に透明
金属材料からなる下敷金属を有することを特徴とする薄
膜トランジスタ。A substrate, a lower wiring formed on the substrate, an interlayer insulating film covering a surface of the substrate including the lower wiring, and an interlayer insulating film formed on the interlayer insulating film. A thin film transistor comprising: an upper wiring having an overlapping region overlapping with the lower wiring through the lower wiring, wherein the lower wiring has an underlying metal made of a transparent metal material in a lower layer in at least the overlapping region.
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とを含む薄膜ト
ランジスタであって、前記上層配線は少なくとも前記重
なり領域において、下層に半導体膜からなる下敷半導体
膜を有することを特徴とする薄膜トランジスタ。2. A substrate, a lower wiring formed on the substrate, an interlayer insulating film covering the surface of the substrate including the lower wiring, and an overlap with the lower wiring formed on the interlayer insulating film. A thin film transistor comprising: an upper wiring having an overlapping region, wherein the upper wiring has an underlying semiconductor film made of a semiconductor film in a lower layer at least in the overlapping region.
りも内側に設けられる請求項２記載の薄膜トランジス
タ。3. The thin film transistor according to claim 2, wherein the underlying semiconductor film is provided inside the overlapping region.
ャネル部及びオーミックコンタクト部を構成する請求項
３記載の薄膜トランジスタ。4. The thin film transistor according to claim 3, wherein the semiconductor film forms a channel portion and an ohmic contact portion of the thin film transistor.
ト電極を、前記層間絶縁膜は薄膜トランジスタのゲート
絶縁膜を、前記上層配線は薄膜トランジスタのソース・
ドレイン配線をそれぞれ構成する請求項１、２、３又は
４記載の薄膜トランジスタ。5. The lower wiring is a gate electrode of the thin film transistor, the interlayer insulating film is a gate insulating film of the thin film transistor, and the upper wiring is a source electrode of the thin film transistor.
5. The thin film transistor according to claim 1, wherein each of the drain wirings constitutes a drain wiring.
成する薄膜トランジスタのゲート電極とソース・ドレイ
ン配線との重なり領域である請求項１、２、３、４又は
５記載の薄膜トランジスタ。6. The thin film transistor according to claim 1, wherein the overlap region is an overlap region between a gate electrode and a source / drain wiring of a thin film transistor constituting an electrostatic protection circuit.
さ２０μｍ以上の矩形をなす請求項１記載の薄膜トラン
ジスタ。7. The thin film transistor according to claim 1, wherein the overlapping region has a rectangular shape with a width of 20 μm or more and a length of 20 μm or more.
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とからなり、少
なくとも前記重なり領域において前記下層配線が下層に
透明金属材料からなる下敷金属を有する薄膜トランジス
タを用意し、前記基板側から前記重なり領域の前記下層
配線にレーザを照射することにより、前記下層配線と前
記上層配線とを短絡させることを特徴とする薄膜トラン
ジスタの製造方法。8. A substrate, a lower wiring formed on the substrate, an interlayer insulating film covering the surface of the substrate including the lower wiring, and an overlap with the lower wiring formed on the interlayer insulating film. An upper layer wiring having an overlapping region to be provided, at least in the overlapping region, the lower layer wiring prepares a thin film transistor having an underlying metal made of a transparent metal material in a lower layer, and a laser is applied from the substrate side to the lower layer wiring in the overlapping region. A method of manufacturing a thin film transistor, wherein the lower wiring and the upper wiring are short-circuited by irradiation.
配線と、前記下層配線を含む前記基板の表面を覆う層間
絶縁膜と、前記層間絶縁膜の上に形成され前記下層配線
と重畳する重なり領域を有する上層配線とからなり、少
なくとも前記重なり領域において前記上層配線が下層に
半導体膜からなる下敷半導体膜を有する薄膜トランジス
タを用意し、前記上層配線に前記基板と反対側から前記
重なり領域を包含する領域に渡って前記上層配線にレー
ザを照射することにより、前記下層配線と前記上層配線
とを短絡させることを特徴とする薄膜トランジスタの製
造方法。9. A substrate, a lower wiring formed on the substrate, an interlayer insulating film covering the surface of the substrate including the lower wiring, and an overlap with the lower wiring formed on the interlayer insulating film. A thin film transistor having an underlying semiconductor film composed of a semiconductor film in a lower layer at least in the overlapping region, and forming the overlapping region from the side opposite to the substrate in the upper wiring. A method of manufacturing a thin film transistor, wherein the lower wiring and the upper wiring are short-circuited by irradiating the upper wiring with a laser over a region to be included.
よりも内側に設けられる請求項９記載の薄膜トランジス
タの製造方法。10. The method according to claim 9, wherein the underlying semiconductor film is provided inside the overlapping region.
前記重なり領域を包含する領域に渡って前記上層配線に
レーザを照射することにより、前記重なり領域から前記
下敷半導体膜を除いた領域内において前記層間絶縁膜を
除去すると同時に前記下層配線と前記上層配線とを短絡
させる請求項１０記載の薄膜トランジスタの製造方法。11. irradiating a laser to the upper layer wiring over a region including the overlapping region from a side opposite to the substrate on the upper layer wiring, so that the upper layer wiring excludes the underlying semiconductor film from the overlapping region. 11. The method of manufacturing a thin film transistor according to claim 10, wherein the lower wiring and the upper wiring are short-circuited simultaneously with the removal of the interlayer insulating film.
ート電極を、前記層間絶縁膜は薄膜トランジスタのゲー
ト絶縁膜を、前記上層配線は薄膜トランジスタのソース
・ドレイン配線をそれぞれ構成する請求項８、９、１０
又は１１記載の薄膜トランジスタの製造方法。12. The thin film transistor according to claim 8, wherein the lower wiring forms a gate electrode of the thin film transistor, the interlayer insulating film forms a gate insulating film of the thin film transistor, and the upper wiring forms a source / drain wiring of the thin film transistor.
Or the method for manufacturing a thin film transistor according to item 11.
構成する薄膜トランジスタのゲート電極とソース・ドレ
イン配線との重なり領域である請求項８、９、１０、１
１又は１２記載の薄膜トランジスタの製造方法。13. The overlap region according to claim 8, wherein said overlap region is an overlap region between a gate electrode of a thin film transistor constituting a static electricity protection circuit and a source / drain wiring.
13. The method for manufacturing a thin film transistor according to 1 or 12.
スタを搭載する基板の周辺に規則的に配置された外部端
子に対応して規則的に繰り返し配置されており、レーザ
を前記繰り返し方向に走査することにより１回の走査で
複数の静電気保護回路に対して前記複数の静電気保護回
路を構成する薄膜トランジスタのゲート電極とソース・
ドレイン配線とを短絡させる請求項１３記載の薄膜トラ
ンジスタの製造方法。14. The static electricity protection circuit is regularly arranged repeatedly corresponding to external terminals regularly arranged around a substrate on which a thin film transistor is mounted, and is scanned by a laser in the repetition direction. The gate electrode and the source electrode of the thin film transistor that constitutes the plurality of electrostatic protection circuits for the plurality of electrostatic protection circuits in one scan.
14. The method for manufacturing a thin film transistor according to claim 13, wherein a short circuit is formed between the drain wiring and the drain wiring.
ソース・ドレイン配線とを短絡させる個所以外の領域を
走査する前記レーザが前記ソース・ドレイン配線と交差
する領域においても、前記ゲート電極と同時に形成され
るダミーゲート配線と前記ソース・ドレイン配線との重
なり領域が配置される請求項１４記載の薄膜トランジス
タの製造方法。15. A dummy formed simultaneously with the gate electrode in a region where the laser scanning a region other than a portion where the gate electrode and the source / drain wiring of the thin film transistor are short-circuited with the source / drain wiring. The method of manufacturing a thin film transistor according to claim 14, wherein an overlapping region of a gate wiring and the source / drain wiring is arranged.
イン配線の下には、半導体膜からなる下敷半導体膜が敷
かれる請求項１５記載の薄膜トランジスタの製造方法。16. The method according to claim 15, wherein an underlying semiconductor film made of a semiconductor film is laid under the source / drain wiring in the overlapping region.
長さ２０μｍ以上の矩形をなす請求項８記載の薄膜トラ
ンジスタの製造方法。17. The overlapping region has a width of 20 μm or more,
9. The method for manufacturing a thin film transistor according to claim 8, wherein the thin film has a rectangular shape having a length of 20 μm or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166217A JP2001345452A (en) | 2000-06-02 | 2000-06-02 | Thin-film transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166217A JP2001345452A (en) | 2000-06-02 | 2000-06-02 | Thin-film transistor and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345452A true JP2001345452A (en) | 2001-12-14 |
Family
ID=18669571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166217A Pending JP2001345452A (en) | 2000-06-02 | 2000-06-02 | Thin-film transistor and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345452A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013127A (en) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | Integrated circuit device, its fabrication process |
| JP2008020772A (en) * | 2006-07-14 | 2008-01-31 | Epson Imaging Devices Corp | Liquid crystal display panel |
| US7352432B2 (en) | 2003-11-28 | 2008-04-01 | Nec Lcd Technologies, Ltd. | Liquid crystal display device |
| KR100866941B1 (en) * | 2006-05-19 | 2008-11-05 | 미쓰비시덴키 가부시키가이샤 | Liquid crystal display apparatus and method of restoring defected pixel |
| US8362485B2 (en) | 2005-06-01 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit device and method for manufacturing integrated circuit device |
| JP2020060782A (en) * | 2008-10-03 | 2020-04-16 | 株式会社半導体エネルギー研究所 | Display device |
-
2000
- 2000-06-02 JP JP2000166217A patent/JP2001345452A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352432B2 (en) | 2003-11-28 | 2008-04-01 | Nec Lcd Technologies, Ltd. | Liquid crystal display device |
| JP2007013127A (en) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | Integrated circuit device, its fabrication process |
| US8362485B2 (en) | 2005-06-01 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit device and method for manufacturing integrated circuit device |
| JP2013042180A (en) * | 2005-06-01 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | Manufacture method of integrated circuit device |
| KR100866941B1 (en) * | 2006-05-19 | 2008-11-05 | 미쓰비시덴키 가부시키가이샤 | Liquid crystal display apparatus and method of restoring defected pixel |
| JP2008020772A (en) * | 2006-07-14 | 2008-01-31 | Epson Imaging Devices Corp | Liquid crystal display panel |
| JP2020060782A (en) * | 2008-10-03 | 2020-04-16 | 株式会社半導体エネルギー研究所 | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278547B1 (en) | Liquid crystal display panel, liquid crystal display device and manufacturing method thereof | |
| JP4584387B2 (en) | Display device and defect repair method thereof | |
| JP4393200B2 (en) | Array substrate and manufacturing method thereof | |
| JP2004054069A (en) | Display device and method for repairing disconnection of display device | |
| JP2000310796A (en) | Thin film transistor substrate for liquid crystal display device | |
| JPH0381737A (en) | Liquid crystal display device | |
| JPH10123563A (en) | Liquid crystal display device and its fault correction method | |
| JP2002091342A (en) | Matrix array board | |
| US6476881B2 (en) | Liquid crystal display device and defect repairing method therefor | |
| JP4372413B2 (en) | Defect correction method | |
| JP2009058728A (en) | Array substrate for display device, and manufacturing method therefor | |
| JP2001345452A (en) | Thin-film transistor and its manufacturing method | |
| JP3799915B2 (en) | Electro-optical device manufacturing method, semiconductor substrate, and electro-optical device | |
| JPH09325363A (en) | Restoring method for liquid crystal display device | |
| JPH10319438A (en) | Active matrix substrate and production method therefor and deffect correcting method therefor | |
| JP2004070182A (en) | Display apparatus, method for restoring pixel therein, and method for manufacturing the same | |
| JP2009151098A (en) | Flat-panel display device, array substrate, and its manufacturing method | |
| KR100761604B1 (en) | method for restoring broken line of display | |
| JP2002176056A (en) | External connection terminal and liquid crystal display device provided with it and method of manufacturing the device | |
| KR100238796B1 (en) | Structure of lcd and its fabrication method | |
| JP2001267581A (en) | Semiconductor device, liquid crystal display device, manufacturing method for semiconductor device and manufacturing method for liquid crystal display device | |
| JP2003255371A (en) | Display device and method for recovering disconnection thereof | |
| JP2004264726A (en) | Substrate for display device, display device provided with same, method for repairing defect thereof, and manufacturing method including same | |
| KR0156201B1 (en) | Thin film transistor array structure and its manufacturing method of liquid crystal display device with repair line | |
| JP2000241833A (en) | Matrix type wiring board |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050310 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070124 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070419 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090310 |