JP2001344991A - 半導体記憶装置 - Google Patents
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Abstract
装置において、冗長動作に要する時間を短縮することが
できる半導体記憶装置を提供すること。 【解決手段】切替信号発生回路26は、分割された複数
(本実施形態では4つ)の信号発生ブロック26a〜2
6dから構成されている。各ブロック26a〜26d
は、それぞれ分割数に対応する4個ずつのシフトスイッ
チSW0 〜SW3 ,SW4〜SW7 ,SW8 〜SW11,SW12〜SW15を
制御する切替信号SC0 〜SC3 ,SC4 〜SC7 ,SC8 〜SC1
1,SC12〜SC15を生成するように、第1〜第4のブロッ
ク26aは、それぞれ高電位電源VDDと低電位電源VSS
の間に直列に接続された第1〜第4トランスファゲート
TGa0〜TGa3,TGb0〜TGb3,TGc0〜TGc3,TGd0〜TGd3と冗
長用トランスファゲートTGas,TGbs,TGcs,TGbsとから
構成されている。
Description
係り、詳しくは、半導体記憶装置に設けられた冗長装置
に関するものである。
化、省電力化の要求が益々市場では大きくなっている。
微細化、大容量化に伴いメモリ内の欠陥が発生し易くな
り、生産性の低下、即ち歩留まりの低下が問題となって
いる。これら欠陥を救済し半導体記憶装置の歩留まりの
低下を抑えるための冗長装置の役割が益々大きくなって
いる。
て、シフト冗長という方式がある。図11及び図12
は、そのシフト冗長方式の原理を説明するための要部回
路図である。
ータバス線DB0 〜DB15に対して1本の冗長用データバス
線DBs が設けられている。第1〜第16データバス線DB
0 〜DB15は、それぞれ冗長用シフトスイッチとしての第
1〜第16シフトスイッチSW0 〜SW15を介して第1〜第
16入出力データ線DQ0 〜DQ15にそれぞれ接続されてい
る。
〜SW14により、第1〜第15入出力データ線DQ0 〜DQ14
は、対応する第1〜第15データバス線DB0 〜DB14と、
第1〜第15データバス線DB0 〜DB14より1ビット上位
の第2〜第16データバス線DB1 〜DB15との間で切替え
接続する。又、第16シフトスイッチSW15により、第1
6入出力データ線DQ15は、対応する第16データバス線
DB15と、冗長用データバス線DBs との間で切替え接続す
る。
は、図12に示すコラム冗長アドレスデコーダ11及び
シフトスイッチ切替信号発生回路12により切替え制御
される。コラム冗長アドレスデコーダ11は、冗長アド
レス信号が入力され、その冗長アドレス信号をデコード
して第1〜第16シフトスイッチSW0 〜SW15に対応する
ビット数の制御信号を信号発生回路12に出力する。
スイッチSW0 〜SW15に対応する第1〜第16トランスフ
ァゲートTG0 〜TG15と冗長用トランスファゲートTGs と
から構成され、それらは高電位電源VDDと低電位電源V
SSの間に直列に接続されている。各トランスファゲート
TG0 〜TG15,TGs の間のノードから、図11の第1〜第
16シフトスイッチSW0 〜SW15を切替え制御する切替信
号が出力される。そして、第1〜第16シフトスイッチ
SW0 〜SW15は、Hレベルの切替信号に応答して第1〜第
16入出力データ線DQ0 〜DQ15を第1〜第16データバ
ス線DB0 〜DB15にそれぞれ接続し、Lレベルの切替信号
に応答して第1〜第16入出力データ線DQ0 〜DQ15を第
2〜第16データバス線DB1 〜DB15及び冗長用データバ
ス線DBsにそれぞれ接続する。
に接続されるメモリセルに欠陥がある場合、そのメモリ
セルを選択するアドレス信号が冗長アドレス信号として
冗長アドレスデコーダ11に入力される。冗長アドレス
デコーダ11は、冗長アドレス信号に基づいて制御信号
を出力し、その制御信号に応答して第14データバス線
DB13に対応するトランスファゲートTG13がオフし、冗長
用トランスファゲートTGs がオンする。これにより、第
14〜第16シフトスイッチSW13〜SW15はLレベルの切
替信号に応答して、第14入出力データ線DQ13を第15
データバス線DB14、第15入出力データ線DQ14を第16
データバス線DB15、第16入出力データ線DQ15を冗長用
データバス線DBs に接続することによってシフト冗長動
作が完了する。
ータバス線をシフトスイッチにより、欠陥のない上位ビ
ットのデータバス線対と冗長用データバス線対に順次繋
ぎ替えることで欠陥のない半導体記憶装置を実現してい
る。
装置の大容量化やデータ転送速度の高速化の要求によ
り、半導体記憶装置からの出力データ数(ビット数)即
ちデータバス線の数を多くする必要がある。これによ
り、冗長する単位数(データバス線数)が大きくなり、
シフトスイッチの切替えを遅延させる。これは、各トラ
ンスファゲートTG0 〜TG15,TGs のオン抵抗と、それら
及び各シフトスイッチSW0 〜SW15を接続する配線の容量
や各トランスファゲートTG0 〜TG15,TGs のジャンクシ
ョン容量が、各切替信号のレベル切り替え(H→L,L
→H)にCR遅延を生じさせるからである。
を狙って、ロウアドレスの情報を含んだコラム冗長(フ
レキシブル冗長と呼ばれている)が行われている。この
場合、ロウアドレスが決まり、その後コラムアドレスが
確定して、シフト冗長動作が開始され、シフトスイッチ
が切り替えられた後にデータの読み書きが行われる。従
って、シフトスイッチの切り替え遅延は、シフト動作の
開始からシフトスイッチの切り替え終了までの動作時間
を長くし、データの読み書きに要する時間を長くするこ
とから、半導体記憶装置の動作速度の低下を招いてい
た。
れたものであって、その目的はシフト冗長方式の冗長装
置を備えた半導体記憶装置において、冗長動作に要する
時間を短縮することができる半導体記憶装置を提供する
ことにある。
め、請求項1に記載の発明によれば、半導体記憶装置に
備えられた冗長装置は、冗長アドレスをデコードした信
号を出力するデコーダ回路と、高電位電源と低電位電源
との間に直列接続され、デコード信号に応答してオンオ
フする複数のスイッチを備え、各スイッチ間からシフト
スイッチを制御する切替信号を出力する切替信号発生回
路とを備え、切替信号発生回路の複数のスイッチを複数
の信号発生ブロックに分割し、各ブロックの複数のスイ
ッチを高電位電源と低電位電源の間に直列接続した。こ
れにより、シフト動作時にスイッチの切替が切替信号に
与えるCR遅延が短くなる。
発明のように、複数の入出力データ線の数(m)と分割
数(n:nは2以上の整数)に基づく数(m/n)のス
イッチと1つの冗長用スイッチとから構成され、(m/
n)個のスイッチを高電位電源と低電位電源の間に直列
に接続し、冗長用スイッチをスイッチと低電位電源の間
に挿入接続し、複数のスイッチ及び冗長用スイッチの間
からシフトスイッチの切替信号を出力する。
ように、複数の信号発生ブロックに対応する複数のデコ
ーダブロックから構成され、該各デコーダブロックを、
欠陥データバス線に対応するデコーダブロックが該欠陥
データバス線に対応するスイッチをオフにするとともに
冗長用スイッチをオンにするようにデコード信号を生成
し、欠陥データバス線に対応するデコーダブロックより
も上位側のデコーダブロックが高電位電源に接続された
スイッチをオフにするとともに冗長用スイッチをオンに
するようにデコード信号を生成するように構成されてい
る。
発明のように、素子構成が同一であるため、入出力デー
タ線の数の増加に対する設計を容易にする。請求項5に
記載の発明のように、各信号発生ブロックの複数のスイ
ッチ及び冗長用スイッチはCMOS型トランスファゲー
トである。
はフレキシブル冗長を行うものであり、ロウブロックア
ドレス情報と冗長アドレスが入力され、情報に基づいて
ロウブロックアドレスにより選択されるメモリセルブロ
ックに欠陥セルが存在するか否かを判定した判定信号を
出力するロウブロックアドレス判定回路を備え、冗長ア
ドレスデコーダは、判定回路からの判定信号と冗長アド
レスに基づいてデコード信号を出力する。これにより、
救済効率が改善され、冗長用データバス線の数が少なく
て済む。
の形態を図1〜図8に従って説明する。図1は、一実施
形態の半導体記憶装置20の部分ブロック図である。
1、アンプ回路22、入出力回路23、冗長装置24を
含み、冗長装置24は、シフトスイッチ25、シフトス
イッチ切替信号発生回路26、コラム冗長アドレスデコ
ーダ27、ロウ情報判定回路28から構成される。
リ部21aと冗長メモリ部21bを含み、メモリ部21
aは第1〜第16データバス線DB0 〜DB15を介してシフ
トスイッチ25に接続され、冗長メモリ部21bは冗長
データバス線DBsを介してシフトスイッチ25に接続さ
れている。
データ線DQ0 〜DQ15を介してアンプ回路22に接続され
ている。アンプ回路22はリードアンプとライトアンプ
とから構成され、リードアンプは第1〜第16入出力デ
ータ線DQ0 〜DQ15上のリードデータを増幅して入出力回
路23に出力し、ライトアンプは入出力回路23からの
ライトデータを増幅して第1〜第16入出力データ線DQ
0 〜DQ15上に出力する。
憶させる入力信号Diが入力される。入出力回路23
は、メモリアレイ21から読み出されたセル情報に基づ
く出力信号Doを出力する。
ドレスCRAとロウブロックアドレス情報信号RXが入
力される。これらの信号CRA,RXは、予め不揮発性
レジスタ等に記憶された欠陥情報(ロウブロック及びコ
ラムアドレス)に基づいて、コラム冗長シフト系回路、
例えば図示しないアドレスバッファにより生成され供給
される。
報信号RXとコラム冗長アドレスCRAとに基づいてそ
の時々にシフト動作を行うか否かを判定し、その判定信
号SJをコラム冗長アドレスデコーダ27に出力する。
Jとコラム冗長アドレスCRAとを入力し、それらに基
づいて、冗長単位内でどのデータバスからシフトさせる
かを決定し、デコード信号SDを出力する。具体的に
は、冗長アドレスデコーダ27は、コラム冗長アドレス
CRAをデコードし、判定信号SJに基づいて冗長動作
を行う場合に切替信号発生回路26にデコード信号SD
を出力する。
を入力し、それに基づいてシフトスイッチ25を制御す
る切替信号SCを出力する。シフトスイッチ25はスイ
ッチ群からなり、切替信号発生回路26からの切替信号
SCに応答してオンオフする。これにより、第1〜第1
6入出力データ線DQ0 〜DQ15が、第1〜第16データバ
ス線DB0 〜DB15及び冗長データバス線DBsから欠陥デー
タバス線を除くデータバス線に切り替え接続される。
は、メモリアレイ21の概念図である。メモリアレイ2
1は、マトリックス状に配列された複数のメモリセルブ
ロック31から構成される。複数のメモリセルブロック
31はある単位に分けて冗長が実施される。この時の単
位を冗長単位と呼ぶ。
モリセルブロック、即ちビット線方向(又はデータバス
方向という)に並べられた(同一ビット線に接続された
メモリセルを含む)複数のメモリセルブロック31にて
コラムブロックを構成し、ワード線方向に並べられた
(同一ワード線に接続されたメモリセルを含む)複数の
メモリセルブロック31にてロウブロックを構成する。
即ち、メモリアレイ21は、複数のロウブロック32
(又は複数のコラムブロック)から構成され、各ロウブ
ロック32は複数のメモリセルブロック31から構成さ
れる。そして、各メモリセルブロック31は入出力デー
タバス線に対応する数のメモリセル、即ち本実施形態で
は第1〜第16入出力データ線DQ0 〜DQ15に対応する1
6個のメモリセルから構成される。
DQ15に対して選択された1つのメモリセルブロック31
を構成する16個のメモリセルが読み出し・書き込みの
対象となる。従って、このメモリセルブロック31内に
欠陥メモリセルが含まれる場合、その欠陥メモリセルが
接続されるデータバス線を欠陥データバス線としてシフ
ト冗長が行われる。即ちメモリセルブロック31が冗長
単位となる。
る。図8は、フレキシブル冗長の説明図であり、図1及
び図7のメモリアレイ21及び冗長装置24を冗長単位
毎に破線で囲んで示してある。
1はデータバス方向に4つのメモリセルブロック31a
〜31dを備え、それぞれロウブロックアドレスRBA0〜
RBA3が割り当てられているものとする。そして、各冗長
単位毎に1本の冗長用データバス線DBs が用意されてい
る。
にそれぞれ1つの欠陥が存在する。この場合、各ブロッ
ク31a〜31dのロウブロックアドレスRBA0〜RBA3が
それぞれコラム冗長シフト系回路33a〜33dに記憶
される。
は、第2データバス線DB1 にメモリセルに欠陥がある
(第2データバス線DB1 に欠陥がある、という)。第2
のメモリセルブロック31bは第1データバス線DB0 に
欠陥があり、第3のメモリセルブロック31cは第16
データバス線DB15に欠陥があり、第4のメモリセルブロ
ック31dは第15データバス線DB14に欠陥がある。
スする場合、そのアドレス信号(ロウアドレス信号及び
コラムアドレス信号)によって指定されるロウブロック
アドレスRBA0によりコラム冗長シフト系回路33a
からロウブロックアドレス情報信号RXが出力される。
それとコラム冗長アドレスCRAにより、冗長アドレス
デコーダ27及び切替信号発生回路26によりシフトス
イッチ25が欠陥がある第2データバス線DB1 を使用し
ないように、第3〜第16データバス線DB2 〜DB15及び
冗長用データバス線DBs が第2〜第16入出力データ線
DQ1 〜DQ15にシフトして接続される。
をアクセスする場合、欠陥がある第1データバス線DB0
を使用しないように、第2〜第16データバス線DB1 〜
DB15及び冗長用データバス線DBs が第1〜第16入出力
データ線DQ0 〜DQ15にシフトして接続される。また、第
3のメモリセルブロック31cをアクセスする場合、欠
陥がある第16データバス線DB15を使用しないように、
冗長用データバス線DBs が第16入出力データ線DQ15に
シフトして接続される。更に、第4のメモリセルブロッ
ク31dをアクセスする場合、欠陥がある第15データ
バス線DB14を使用しないように、第16データバス線DB
15及び冗長用データバス線DBs が第15及び第16入出
力データ線DQ14,DQ15にシフトして接続される。
ータバス線DBs を用意することで、各メモリセルブロッ
ク31a〜31b内に2つ以上の欠陥が無ければ、コラ
ム冗長シフト系回路の数まで救済することができ、救済
効率がよい。
ク図であり、冗長装置24のブロック図である。シフト
スイッチ25は、従来回路(図9参照)と同様に第1〜
第16入出力データ線DQ0 〜DQ15に対応する16個のシ
フトスイッチSW0 〜SW15から構成されている。
(本実施形態では4つ)の信号発生ブロック26a〜2
6dから構成されている。分割数n(2以上の整数)
は、データバス線の数mに対応して、例えば達成しよう
とするシフト動作の動作時間に応じて設定される。各ブ
ロック26a〜26dは、それぞれ分割数に対応して
(m/n)個、即ち本実施形態では4(=16/4)個
ずつのシフトスイッチSW0〜SW3 ,SW4 〜SW7 ,SW8 〜S
W11,SW12〜SW15を制御する切替信号SC0 〜SC3 ,SC4
〜SC7 ,SC8 〜SC11,SC12〜SC15を生成するように構成
されている。
4切替信号SC0 〜SC3 を生成するように、それに対応す
る第1〜第4トランスファゲートTGa0〜TGa3と冗長用ト
ランスファゲートTGasとから構成され、それらは高電位
電源VDDと低電位電源VSSの間に直列に接続されてい
る。各トランスファゲートTGa0〜TGa3,TGasの間のノー
ドから、第1〜第4シフトスイッチSW0 〜SW3 を切り替
え制御する切替信号SC0〜SC3 が出力される。
第8切替信号SC4 〜SC7 を生成するように、高電位電源
VDDと低電位電源VSSの間に直列に接続された第1〜第
4トランスファゲートTGb0〜TGb3と冗長用トランスファ
ゲートTGbsとから構成されている。第3のブロック26
cは、第9〜第12切替信号SC8 〜SC11を生成するよう
に、高電位電源VDDと低電位電源VSSの間に直列に接続
された第1〜第4トランスファゲートTGc0〜TGc3と冗長
用トランスファゲートTGcsとから構成されている。第4
のブロック26dは、第13〜第16切替信号SC12〜SC
15を生成するように、高電位電源VDDと低電位電源VSS
の間に直列に接続された第1〜第4トランスファゲート
TGd0〜TGd3と冗長用トランスファゲートTGbsとから構成
されている。
号発生ブロック26a〜26dに対応して分割された複
数(4つ)のデコーダブロック27a〜27dから構成
されている。各デコーダブロック27a〜27dは、コ
ラム冗長アドレスCRA及び判定信号SJを入力し、各
ブロック27a〜27dに対応する第1〜第16データ
バス線DB0 〜DB15の何れかに欠陥がある場合に、その欠
陥のあるデータバス線より上位ビットのデータバス線及
び冗長用データバス線を下位ビット側にシフト接続する
ように生成した各デコード信号及び冗長デコード信号SD
a0〜SDa3,SDaJ,SDb0〜SDb3,SDbJ,SDc0〜SDc3,SDc
j,SDd0〜SDd3,SDdJを出力する。
ックは、その欠陥データバス線に対応する信号発生ブロ
ックのトランスファゲートをオフに制御するとともに冗
長用トランスファゲートをオンに制御するように生成し
た切換信号を出力する。
デコーダブロックよりも上位ビット側の全てのデコーダ
ブロックは、対応する制御信号が全てLレベルとなるよ
うに、対応する各信号発生ブロックの第1トランスファ
ゲートをオフに制御するとともに冗長用トランスファゲ
ートをオンに制御するように生成した切換信号をそれぞ
れ出力する。
がある場合について説明する。第1のデコーダブロック
27aは、欠陥がある第2データバス線DB1 に対応して
第1の信号発生ブロック26aの第2トランスファゲー
トTGa1をオフに、冗長用トランスファゲートTGasをオン
に制御するように生成した第1〜第4デコード信号SDa0
〜SDa3及び冗長デコード信号SDaJを出力する。これによ
り、第1の信号発生ブロック26aは、Hレベルの第1
切替信号SC0 とLレベルの第2〜第4切替信号SC1 〜SC
3 を出力する。
は、第2〜第4切替信号SC1 〜SC3 のレベル切り替え
(H→L)にオンした3つのトランスファゲートTGa2,
TGa3,TGasによるCR遅延しか生じないため、その切り
替えに要する時間は、従来に比べて短い。従来方法で
は、第3〜第16トランスファゲートTG2 〜TG15及び冗
長用トランスファゲートTGs の15個分のCR遅延が生
じるからである。
上位ビット側の第2〜第4のデコーダブロック27b〜
27dは、第2〜第4の信号発生ブロック26b〜26
dの第1トランスファゲートTGb0,TGc0,TGd0をオフ
に、冗長用トランスファゲートTGbs,TGcs,TGdsをオン
に制御するように生成した第1〜第4及び冗長用デコー
ド信号SDb0〜SDb3,SDbJ,SDc0〜SDc3,SDcJ,SDd0〜SD
d3,SDdJを出力する。これにより、第2〜第4の信号発
生ブロック26b〜26dは、Lレベルの第5〜第8切
替信号SC4 〜SC7 、第9〜第12切替信号SC8 〜SC11、
第13〜第16切替信号SC12〜SC15を出力する。
6b〜26dは、それぞれ第5〜第8切替信号SC4 〜SC
7 、第9〜第12切替信号SC8 〜SC11、第13〜第16
切替信号SC12〜SC15のレベル切り替え(H→L)にオン
した4つのトランスファゲートTGb1〜TGb3,TGbs,TGc1
〜TGc3,TGcs,TGd1〜TGd3,TGdsによるCR遅延しか生
じないため、その切り替えに要する時間は、従来に比べ
て短い。
る場合について説明したが、LレベルからHレベルに切
り替える場合も同様である。即ち、第1〜第4の信号発
生ブロック26a〜26dでは、第1〜第4制御信号の
切り替えに最大でも4個のトランスファゲートによるC
R遅延しか生じない。また、第1〜第4の信号発生ブロ
ック26a〜26dにおけるCR遅延はほぼ同じ(欠陥
のあるデータバス線に対応する信号発生ブロックよりも
上位ビット側の信号発生ブロックでは同一のCR遅延時
間)となる。
る。図3は、シフトスイッチ25の一部回路図であり、
第10及び第11シフトスイッチSW9 ,SW10の回路図で
ある。
〜第4トランスファゲート41〜44とインバータ回路
45とを有している。各トランスファゲート41〜44
は、PチャネルMOSトランジスタ(PMOSトランジ
スタ)とNチャネルMOSトランジスタ(NMOSトラ
ンジスタ)とからなる。
出力データ線DQ9zと第10データバス線DB9zとの間に接
続され、第10入出力データ線DQ9zと第10データバス
線DB9zを接離する。第2トランスファゲート42は、第
10入出力データ線DQ9xと第10データバス線DB9xとの
間に接続され、第10入出力データ線DQ9xと第10デー
タバス線DB9xを接離する。
出力データ線DQ9zと第11データバス線DB10z との間に
接続され、第10入出力データ線DQ9zと第11データバ
ス線DB10z を接離する。第4トランスファゲート44
は、第10入出力データ線DQ9xと第11データバス線DB
10x との間に接続され、第10入出力データ線DQ9xと第
11データバス線DB10x を接離する。
のPMOSトランジスタのゲート、及び、第3、第4ト
ランスファゲート43,44のNMOSトランジスタの
ゲートには、第10切替信号SC9 を入力する。
のNMOSトランジスタのゲート、及び、第3、第4ト
ランスファゲート43,44のPMOSトランジスタの
ゲートには、インバータ回路45を介して第10切替信
号SC9 を入力する。
(低電位電圧)のとき、第1及び第2トランスファゲー
ト41,42はオンし、第3及び第4トランスファゲー
ト43,44はオフする。従って、第10入出力データ
線対DQ9z,DQ9xは、第10データバス線対DB9z,DB9xと
接続され、第11データバス線対DB10z ,DB10x と遮断
される。又、第10切替信号SC9 がHレベル(高電位電
圧)のとき、第1及び第2トランスファゲート41,4
2はオフし、第3及び第4トランスファゲート43,4
4はオンする。従って、第10入出力データ線対DQ9z,
DQ9xは、第11データバス線対DB10z ,DB10x と接続さ
れ、第10データバス線対DB9z,DB9xと遮断される。
10切替信号SC9 に基づいて第10入出力データ線対DQ
9z,DQ9xを、第10データバス線対DB9z,DB9xと第11
データバス線対DB10z ,DB10x を切替制御する。
10シフトスイッチSW9 のそれと同じであり、第11切
替信号SC10により動作するだけであるため、説明を省略
する。また、第1〜第9及び第12〜第16シフトスイ
ッチSW0 〜SW8 ,SW11〜SW15は、入力される切替信号SC
0 〜SC15が相違するだけで回路構成は同じであるので、
図面及び説明を省略する。
26a,26b、第1及び第2のデコーダブロック27
a,27b及び判定回路28の回路図であり、図5は、
第3及び第4の信号発生ブロック26c,26d及び第
3及び第4のデコーダブロック27c,27dの回路図
である。
ラム冗長アドレスCRAはアドレス信号AX<3:0>,BX<3:0
>,CX<0> から構成された複数ビットの信号である。これ
ら信号の<3:0> は4ビットの信号から構成されることを
示す。
ウブロックアドレス情報信号RXと冗長アドレス信号CX
<0> を入力する。判定回路28は、Hレベルの情報信号
RXに応答して判定信号CJとして冗長アドレス信号CX
<0> を出力する。
路51〜55、ナンド回路56、インバータ回路57〜
61を含む。第1〜第4ノア回路51〜54は3入力素
子であり、第1アドレス信号AX<0> 〜AX<3> がそれぞれ
入力され、共通に第2及び第3アドレス信号BX<0>,CX<0
> が入力される。第1〜第4ノア回路51〜54は、そ
れぞれ第1〜第4デコード信号SDa0〜SDa3を第1の信号
発生ブロック26aの第1〜第4トランスファゲートTG
a0〜TGa3に出力する。
はCMOS構造であり、シフト動作時における各ノード
の充放電(H→L,L→H)の特性がよい。第1〜第4
デコード信号SDa0〜SDa3は各トランスファゲートTGa0〜
TGa3のPチャネルMOSトランジスタのゲートに供給さ
れ、各NチャネルMOSトランジスタのゲートには第1
〜第4デコード信号SDa0〜SDa3をインバータ回路57〜
60により反転した信号が供給される。
ドレス信号BX<3:1> が入力され、出力端子がノア回路5
5の入力端子に接続されている。そのノア回路55には
第3アドレス信号CX<0> が入力される。ノア回路55
は、冗長デコード信号SDaJを出力する。その信号SDaJは
冗長用トランスファゲートTGasのNMOSトランジスタ
のゲートに供給され、PMOSトランジスタのゲートに
は信号SDaJをインバータ回路61により反転した信号が
供給される。
デコーダブロック27aと同様にノア回路51〜55、
ナンド回路56、インバータ回路57〜61と、ナンド
回路62及びノア回路63を含む。第1〜第4ノア回路
51〜54は3入力素子であり、第1アドレス信号AX<0
> 〜AX<3> がそれぞれ入力され、共通に第2及び第3ア
ドレス信号BX<1>,CX<0> が入力される。
3の入力端子の一方に接続され、そのノア回路63の入
力端子の他方はナンド回路62の出力端子に接続されて
いる。ナンド回路62には最下位ビットの第2アドレス
信号BX<0> が入力される。そして、ノア回路63から第
1デコード信号SDb0が出力される。その信号SDb0は第1
トランスファゲートTGb0のNMOSトランジスタのゲー
トに供給され、PMOSトランジスタのゲートには第1
デコード信号SDb0をインバータ回路57により反転した
信号が供給される。
れ第2〜第4デコード信号SDb1〜SDb3を出力する。それ
ら信号SDb1〜SDb3は第2〜第4トランスファゲートTGb1
〜TGb3の各PMOSトランジスタのゲートに供給され、
各NMOSトランジスタのゲートには第2〜第4デコー
ド信号SDb1〜SDb3をインバータ回路58〜60により反
転した信号が供給される。
ドレス信号BX<3:2> が入力され、出力端子がノア回路5
5の入力端子に接続されている。そのノア回路55には
第3アドレス信号CX<0> が入力される。ノア回路55
は、冗長デコード信号SDbJを出力する。その信号SDbJは
冗長用トランスファゲートTGbsのNMOSトランジスタ
のゲートに供給され、PMOSトランジスタのゲートに
は信号SDbJをインバータ回路61により反転した信号が
供給される。
デコーダブロック27bと同様にノア回路51〜55、
ナンド回路56、インバータ回路57〜61、ナンド回
路62及びノア回路63を含む。第1〜第4ノア回路5
1〜54は3入力素子であり、第1アドレス信号AX<0>
〜AX<3> がそれぞれ入力され、共通に第2及び第3アド
レス信号BX<2>,CX<0> が入力される。
3の入力端子の一方に接続され、そのノア回路63の入
力端子の他方はナンド回路62の出力端子に接続されて
いる。ナンド回路62には下位2ビットの第2アドレス
信号BX<1:0> が入力される。そして、ノア回路63から
第1デコード信号SDc0が出力される。その信号SDc0は第
1トランスファゲートTGc0のNMOSトランジスタのゲ
ートに供給され、PMOSトランジスタのゲートには第
1デコード信号SDc0をインバータ回路57により反転し
た信号が供給される。
れ第2〜第4デコード信号SDc1〜SDc3を出力する。それ
ら信号SDc1〜SDc3は第2〜第4トランスファゲートTGc1
〜TGc3の各PMOSトランジスタのゲートに供給され、
各NMOSトランジスタのゲートには第2〜第4デコー
ド信号SDc1〜SDc3をインバータ回路58〜60により反
転した信号が供給される。
ドレス信号BX<3> が入力され、出力端子がノア回路55
の入力端子に接続されている。そのノア回路55には第
3アドレス信号CX<0> が入力される。ノア回路55は、
冗長デコード信号SDcJを出力する。その信号SDcJは冗長
用トランスファゲートTGcsのNMOSトランジスタのゲ
ートに供給され、PMOSトランジスタのゲートには信
号SDcJをインバータ回路61により反転した信号が供給
される。
び第3のデコーダブロック27b,27cの構成からノ
ア回路55及びナンド回路56が削除された構成となっ
ている。
子であり、第1アドレス信号AX<0>〜AX<3> がそれぞれ
入力され、共通に第2及び第3アドレス信号BX<3>,CX<0
> が入力される。
3の入力端子の一方に接続され、そのノア回路63の入
力端子の他方はナンド回路62の出力端子に接続されて
いる。ナンド回路62には下位3ビットの第2アドレス
信号BX<2:0> が入力される。そして、ノア回路63から
第1デコード信号SDd0が出力される。その信号SDd0は第
1トランスファゲートTGd0のNMOSトランジスタのゲ
ートに供給され、PMOSトランジスタのゲートには第
1デコード信号SDd0をインバータ回路57により反転し
た信号が供給される。
れ第2〜第4デコード信号SDd1〜SDd3を出力する。それ
ら信号SDd1〜SDd3は第2〜第4トランスファゲートTGd1
〜TGd3の各PMOSトランジスタのゲートに供給され、
各NMOSトランジスタのゲートには第2〜第4デコー
ド信号SDd1〜SDd3をインバータ回路58〜60により反
転した信号が供給される。
号SDdJとして冗長用トランスファゲートTGdsのNMOS
トランジスタのゲートに供給され、PMOSトランジス
タのゲートには信号SDdJをインバータ回路61により反
転した信号が供給される。
装置20の作用を図6に従って説明する。先ず、半導体
記憶装置20の動作タイミングを決定するクロック信号
CLKの立ち上がりでロウアドレスが取り込まれ、それ
に基づいてロウ冗長信号が生成され、冗長ワード線(W
L)が選択される。
りでコラムアドレスが取り込まれ、コラム冗長アドレス
が生成され、それに応答してコラム冗長アドレスデコー
ダが動作する。そのデコーダの出力を受けてシフトスイ
ッチ切替信号発生回路が動作し、シフトスイッチを切替
制御する。その結果、冗長データバス線が切替接続され
る。
替接続が終了するまでに要する時間は、キャスアクセス
タイム(コラムアドレスストローブ信号の変化(コラム
アドレスの取り込み)から出力データが確定するまでに
要する時間)tCACよりも短い。即ち、データの書き
込みや読み出し時間には時間規定が設けられており、冗
長データバスの切替接続はその規定時間内に完了する。
ば、以下の効果を奏する。 (1)切替信号発生回路26は、分割された複数(本実
施形態では4つ)の信号発生ブロック26a〜26dか
ら構成されている。各ブロック26a〜26dは、それ
ぞれ分割数に対応する4個ずつのシフトスイッチSW0 〜
SW3 ,SW4 〜SW7 ,SW8 〜SW11,SW12〜SW15を制御する
切替信号SC0 〜SC3 ,SC4 〜SC7 ,SC8〜SC11,SC12〜S
C15を生成するように、第1〜第4のブロック26a
は、それぞれ高電位電源VDDと低電位電源VSSの間に直
列に接続された第1〜第4トランスファゲートTGa0〜TG
a3,TGb0〜TGb3,TGc0〜TGc3,TGd0〜TGd3と冗長用トラ
ンスファゲートTGas,TGbs,TGcs,TGbsとから構成され
ている。その結果、各トランスファゲートTGa0〜TGa3,
TGas、TGb0〜TGb3,TGbs、TGc0〜TGc3,TGcs、TGd0〜TG
d3,TGbsの間のノードから出力される切替信号SC0 〜SC
15は、最大で4個のトランスファゲートによるCR遅延
しか受けないため、シフト動作の開始からシフトスイッ
チの切り替え終了までの動作時間、ひいてはデータの読
み書きに要する時間を短くすることができる。
てもよい。 ○上記実施形態において、切替信号発生回路26の分割
数nを、データバス線のビット数や回路規模、tCAC
などの規定時間等に基づいて適宜変更して実施してもよ
い。
レスデコーダ27の構成、即ち第1〜第4のデコーダブ
ロック27a〜27dの構成を適宜変更してもよい。例
えば、図9及び図10に示すように構成された第1〜第
4のデコーダブロック71a〜71dを用いて実施して
もよい。
ク71a〜71dは、上記実施形態の第2及び第3のデ
コーダブロック27b,27cと同様な素子により構成
されている。即ち、第1〜第4のデコーダブロック71
a〜71dは同一素子構成である。尚、説明を簡単にす
るために上記実施形態と同じ符号を付し、上記実施形態
と相違する点について説明する。
路62には高電位電源VDDが入力されている。第4のデ
コーダブロック71dのナンド回路56には高電位電源
VDDが入力されている。
ダブロック71a〜71dは、素子の構成が同じである
ため、データバス線の数を多くしても、容易に対応する
(設計する)ことができる。
び入出力データ線のビット数を適宜変更して実施しても
よい。また、各冗長単位毎の冗長データバス線の本数を
適宜変更して実施してもよい。
シフト冗長方式の冗長装置を備えた半導体記憶装置にお
いて、冗長動作に要する時間を短縮することが可能な半
導体記憶装置を提供することができる。
ある。
路図である。
路図である。
の回路図である。
路の回路図である。
図である。
スファゲート TGas,TGbs,TGcs,TGds 冗長用スイッチとしての冗長
用トランスファゲート SC0 〜SC15 切替信号 SDa0〜SDa3,…,SDdJ デコード信号及び冗長デコード
信号
Claims (6)
- 【請求項1】 複数の入出力データ線を冗長アドレスに
基づいてシフトスイッチを適宜切替制御して前記複数の
入出力データ線に対応する複数のデータバス線及び冗長
用データバス線にシフト接続し、前記複数のデータバス
線の欠陥を前記冗長用データバス線にて補償する冗長装
置を備えた半導体記憶装置において、 前記冗長装置は、 前記冗長アドレスをデコードした信号を出力するデコー
ダ回路と、 高電位電源と低電位電源との間に直列接続され、前記デ
コード信号に応答してオンオフする複数のスイッチを備
え、各スイッチ間から前記シフトスイッチを制御する切
替信号を出力する切替信号発生回路とを備え、 前記切替信号発生回路の複数のスイッチを複数の信号発
生ブロックに分割し、各ブロックのスイッチを前記高電
位電源と前記低電位電源の間に直列接続したことを特徴
とする半導体記憶装置。 - 【請求項2】 前記各信号発生ブロックは、前記複数の
入出力データ線の数(m)と前記分割数(n:nは2以
上の整数)に基づく数(m/n)のスイッチと1つの冗
長用スイッチとから構成され、前記(m/n)個のスイ
ッチを前記高電位電源と前記低電位電源の間に直列に接
続し、前記冗長用スイッチを前記スイッチと前記低電位
電源の間に挿入接続し、前記複数のスイッチ及び前記冗
長用スイッチの間から前記シフトスイッチの切替信号を
出力することを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記デコーダ回路は、前記複数の信号発
生ブロックに対応する複数のデコーダブロックから構成
され、 該各デコーダブロックを、前記欠陥データバス線に対応
するデコーダブロックが該欠陥データバス線に対応する
前記スイッチをオフにするとともに前記冗長用スイッチ
をオンにするように前記デコード信号を生成し、前記欠
陥データバス線に対応するデコーダブロックよりも上位
側のデコーダブロックが前記高電位電源に接続された前
記スイッチをオフにするとともに前記冗長用スイッチを
オンにするように前記デコード信号を生成するように構
成したことを特徴とする請求項2記載の半導体記憶装
置。 - 【請求項4】 前記各デコーダブロックは、素子構成が
同一であることを特徴とする請求項3記載の半導体記憶
装置。 - 【請求項5】 前記各信号発生ブロックの複数のスイッ
チ及び冗長用スイッチはCMOS型トランスファゲート
であることを特徴とする請求項2乃至4のうちの何れか
一項に記載の半導体記憶装置。 - 【請求項6】 前記冗長装置はフレキシブル冗長を行う
ものであり、 ロウブロックアドレス情報と前記冗長アドレスが入力さ
れ、前記情報に基づいてロウブロックアドレスにより選
択されるメモリセルブロックに欠陥セルが存在するか否
かを判定した判定信号を出力するロウブロックアドレス
判定回路を備え、 前記冗長アドレスデコーダは、前記判定回路からの判定
信号と前記冗長アドレスに基づいて前記デコード信号を
出力することを特徴とする請求項1乃至5の何れか一項
に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000167357A JP3967526B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置及び半導体記憶装置の制御方法 |
US09/753,516 US6314033B1 (en) | 2000-06-05 | 2001-01-04 | Semiconductor memory device with redundancy circuit |
KR1020010004205A KR100677682B1 (ko) | 2000-06-05 | 2001-01-30 | 반도체 기억 장치 |
US09/968,609 US6542421B2 (en) | 2000-06-05 | 2001-10-02 | Semiconductor memory device with redundancy circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000167357A JP3967526B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置及び半導体記憶装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001344991A true JP2001344991A (ja) | 2001-12-14 |
JP3967526B2 JP3967526B2 (ja) | 2007-08-29 |
Family
ID=18670523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000167357A Expired - Fee Related JP3967526B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置及び半導体記憶装置の制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6314033B1 (ja) |
JP (1) | JP3967526B2 (ja) |
KR (1) | KR100677682B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100507855B1 (ko) * | 1999-07-14 | 2005-08-17 | 주식회사 하이닉스반도체 | 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로 |
US6542421B2 (en) * | 2000-06-05 | 2003-04-01 | Fujitsu Limited | Semiconductor memory device with redundancy circuit |
JP3945993B2 (ja) * | 2001-03-29 | 2007-07-18 | 富士通株式会社 | 半導体記憶装置 |
US20050050400A1 (en) * | 2003-08-30 | 2005-03-03 | Wuu John J. | Shift redundancy encoding for use with digital memories |
US7554589B2 (en) * | 2004-08-20 | 2009-06-30 | Micron Technology, Inc. | Redundancy in column parallel or row architectures |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
-
2000
- 2000-06-05 JP JP2000167357A patent/JP3967526B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-04 US US09/753,516 patent/US6314033B1/en not_active Expired - Fee Related
- 2001-01-30 KR KR1020010004205A patent/KR100677682B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6314033B1 (en) | 2001-11-06 |
JP3967526B2 (ja) | 2007-08-29 |
US20010050868A1 (en) | 2001-12-13 |
KR100677682B1 (ko) | 2007-02-05 |
KR20010110070A (ko) | 2001-12-12 |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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