JP2001344991A

JP2001344991A - 半導体記憶装置

Info

Publication number: JP2001344991A
Application number: JP2000167357A
Authority: JP
Inventors: Hiroyuki Sugamoto; 博之菅本; Kazuki Ogawa; 和樹小川
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2000-06-05
Filing date: 2000-06-05
Publication date: 2001-12-14
Anticipated expiration: 2020-06-05
Also published as: US6314033B1; JP3967526B2; US20010050868A1; KR100677682B1; KR20010110070A

Abstract

(57)【要約】【課題】シフト冗長方式の冗長装置を備えた半導体記憶
装置において、冗長動作に要する時間を短縮することが
できる半導体記憶装置を提供すること。【解決手段】切替信号発生回路２６は、分割された複数
（本実施形態では４つ）の信号発生ブロック２６ａ〜２
６ｄから構成されている。各ブロック２６ａ〜２６ｄ
は、それぞれ分割数に対応する４個ずつのシフトスイッ
チSW0 〜SW3 ，SW4〜SW7 ，SW8 〜SW11，SW12〜SW15を
制御する切替信号SC0 〜SC3 ，SC4 〜SC7 ，SC8 〜SC1
1，SC12〜SC15を生成するように、第１〜第４のブロッ
ク２６ａは、それぞれ高電位電源ＶDDと低電位電源ＶSS
の間に直列に接続された第１〜第４トランスファゲート
TGa0〜TGa3，TGb0〜TGb3，TGc0〜TGc3，TGd0〜TGd3と冗
長用トランスファゲートTGas，TGbs，TGcs，TGbsとから
構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくは、半導体記憶装置に設けられた冗長装置
に関するものである。

【０００２】近年の半導体記憶装置は、微細化、大容量
化、省電力化の要求が益々市場では大きくなっている。
微細化、大容量化に伴いメモリ内の欠陥が発生し易くな
り、生産性の低下、即ち歩留まりの低下が問題となって
いる。これら欠陥を救済し半導体記憶装置の歩留まりの
低下を抑えるための冗長装置の役割が益々大きくなって
いる。

【０００３】

【従来の技術】従来、半導体記憶装置の冗長装置とし
て、シフト冗長という方式がある。図１１及び図１２
は、そのシフト冗長方式の原理を説明するための要部回
路図である。

【０００４】図１１において、１６本の第１〜第１６デ
ータバス線DB0 〜DB15に対して１本の冗長用データバス
線DBs が設けられている。第１〜第１６データバス線DB
0 〜DB15は、それぞれ冗長用シフトスイッチとしての第
１〜第１６シフトスイッチSW0 〜SW15を介して第１〜第
１６入出力データ線DQ0 〜DQ15にそれぞれ接続されてい
る。

【０００５】そして、第１〜第１５シフトスイッチSW0
〜SW14により、第１〜第１５入出力データ線DQ0 〜DQ14
は、対応する第１〜第１５データバス線DB0 〜DB14と、
第１〜第１５データバス線DB0 〜DB14より１ビット上位
の第２〜第１６データバス線DB1 〜DB15との間で切替え
接続する。又、第１６シフトスイッチSW15により、第１
６入出力データ線DQ15は、対応する第１６データバス線
DB15と、冗長用データバス線DBs との間で切替え接続す
る。

【０００６】第１〜第１６シフトスイッチSW0 〜SW15
は、図１２に示すコラム冗長アドレスデコーダ１１及び
シフトスイッチ切替信号発生回路１２により切替え制御
される。コラム冗長アドレスデコーダ１１は、冗長アド
レス信号が入力され、その冗長アドレス信号をデコード
して第１〜第１６シフトスイッチSW0 〜SW15に対応する
ビット数の制御信号を信号発生回路１２に出力する。

【０００７】信号発生回路１２は、第１〜第１６シフト
スイッチSW0 〜SW15に対応する第１〜第１６トランスフ
ァゲートTG0 〜TG15と冗長用トランスファゲートTGs と
から構成され、それらは高電位電源ＶDDと低電位電源Ｖ
SSの間に直列に接続されている。各トランスファゲート
TG0 〜TG15，TGs の間のノードから、図１１の第１〜第
１６シフトスイッチSW0 〜SW15を切替え制御する切替信
号が出力される。そして、第１〜第１６シフトスイッチ
SW0 〜SW15は、Ｈレベルの切替信号に応答して第１〜第
１６入出力データ線DQ0 〜DQ15を第１〜第１６データバ
ス線DB0 〜DB15にそれぞれ接続し、Ｌレベルの切替信号
に応答して第１〜第１６入出力データ線DQ0 〜DQ15を第
２〜第１６データバス線DB1 〜DB15及び冗長用データバ
ス線DBsにそれぞれ接続する。

【０００８】従って、例えば、第１４データバス線DB13
に接続されるメモリセルに欠陥がある場合、そのメモリ
セルを選択するアドレス信号が冗長アドレス信号として
冗長アドレスデコーダ１１に入力される。冗長アドレス
デコーダ１１は、冗長アドレス信号に基づいて制御信号
を出力し、その制御信号に応答して第１４データバス線
DB13に対応するトランスファゲートTG13がオフし、冗長
用トランスファゲートTGs がオンする。これにより、第
１４〜第１６シフトスイッチSW13〜SW15はＬレベルの切
替信号に応答して、第１４入出力データ線DQ13を第１５
データバス線DB14、第１５入出力データ線DQ14を第１６
データバス線DB15、第１６入出力データ線DQ15を冗長用
データバス線DBs に接続することによってシフト冗長動
作が完了する。

【０００９】つまり、シフト冗長方式は、欠陥のあるデ
ータバス線をシフトスイッチにより、欠陥のない上位ビ
ットのデータバス線対と冗長用データバス線対に順次繋
ぎ替えることで欠陥のない半導体記憶装置を実現してい
る。

【００１０】

【発明が解決しようとする課題】ところで、半導体記憶
装置の大容量化やデータ転送速度の高速化の要求によ
り、半導体記憶装置からの出力データ数（ビット数）即
ちデータバス線の数を多くする必要がある。これによ
り、冗長する単位数（データバス線数）が大きくなり、
シフトスイッチの切替えを遅延させる。これは、各トラ
ンスファゲートTG0 〜TG15，TGs のオン抵抗と、それら
及び各シフトスイッチSW0 〜SW15を接続する配線の容量
や各トランスファゲートTG0 〜TG15，TGs のジャンクシ
ョン容量が、各切替信号のレベル切り替え（Ｈ→Ｌ，Ｌ
→Ｈ）にＣＲ遅延を生じさせるからである。

【００１１】特に最近では、小面積化と冗長効率の向上
を狙って、ロウアドレスの情報を含んだコラム冗長（フ
レキシブル冗長と呼ばれている）が行われている。この
場合、ロウアドレスが決まり、その後コラムアドレスが
確定して、シフト冗長動作が開始され、シフトスイッチ
が切り替えられた後にデータの読み書きが行われる。従
って、シフトスイッチの切り替え遅延は、シフト動作の
開始からシフトスイッチの切り替え終了までの動作時間
を長くし、データの読み書きに要する時間を長くするこ
とから、半導体記憶装置の動作速度の低下を招いてい
た。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的はシフト冗長方式の冗長装
置を備えた半導体記憶装置において、冗長動作に要する
時間を短縮することができる半導体記憶装置を提供する
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、半導体記憶装置に
備えられた冗長装置は、冗長アドレスをデコードした信
号を出力するデコーダ回路と、高電位電源と低電位電源
との間に直列接続され、デコード信号に応答してオンオ
フする複数のスイッチを備え、各スイッチ間からシフト
スイッチを制御する切替信号を出力する切替信号発生回
路とを備え、切替信号発生回路の複数のスイッチを複数
の信号発生ブロックに分割し、各ブロックの複数のスイ
ッチを高電位電源と低電位電源の間に直列接続した。こ
れにより、シフト動作時にスイッチの切替が切替信号に
与えるＣＲ遅延が短くなる。

【００１４】各信号発生ブロックは、請求項２に記載の
発明のように、複数の入出力データ線の数（ｍ）と分割
数（ｎ：ｎは２以上の整数）に基づく数（ｍ／ｎ）のス
イッチと１つの冗長用スイッチとから構成され、（ｍ／
ｎ）個のスイッチを高電位電源と低電位電源の間に直列
に接続し、冗長用スイッチをスイッチと低電位電源の間
に挿入接続し、複数のスイッチ及び冗長用スイッチの間
からシフトスイッチの切替信号を出力する。

【００１５】デコーダ回路は、請求項３に記載の発明の
ように、複数の信号発生ブロックに対応する複数のデコ
ーダブロックから構成され、該各デコーダブロックを、
欠陥データバス線に対応するデコーダブロックが該欠陥
データバス線に対応するスイッチをオフにするとともに
冗長用スイッチをオンにするようにデコード信号を生成
し、欠陥データバス線に対応するデコーダブロックより
も上位側のデコーダブロックが高電位電源に接続された
スイッチをオフにするとともに冗長用スイッチをオンに
するようにデコード信号を生成するように構成されてい
る。

【００１６】各デコーダブロックは、請求項４に記載の
発明のように、素子構成が同一であるため、入出力デー
タ線の数の増加に対する設計を容易にする。請求項５に
記載の発明のように、各信号発生ブロックの複数のスイ
ッチ及び冗長用スイッチはＣＭＯＳ型トランスファゲー
トである。

【００１７】請求項６に記載の発明によれば、冗長装置
はフレキシブル冗長を行うものであり、ロウブロックア
ドレス情報と冗長アドレスが入力され、情報に基づいて
ロウブロックアドレスにより選択されるメモリセルブロ
ックに欠陥セルが存在するか否かを判定した判定信号を
出力するロウブロックアドレス判定回路を備え、冗長ア
ドレスデコーダは、判定回路からの判定信号と冗長アド
レスに基づいてデコード信号を出力する。これにより、
救済効率が改善され、冗長用データバス線の数が少なく
て済む。

【００１８】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図８に従って説明する。図１は、一実施
形態の半導体記憶装置２０の部分ブロック図である。

【００１９】半導体記憶装置２０は、メモリアレイ２
１、アンプ回路２２、入出力回路２３、冗長装置２４を
含み、冗長装置２４は、シフトスイッチ２５、シフトス
イッチ切替信号発生回路２６、コラム冗長アドレスデコ
ーダ２７、ロウ情報判定回路２８から構成される。

【００２０】メモリアレイ２１は、通常使用されるメモ
リ部２１ａと冗長メモリ部２１ｂを含み、メモリ部２１
ａは第１〜第１６データバス線DB0 〜DB15を介してシフ
トスイッチ２５に接続され、冗長メモリ部２１ｂは冗長
データバス線DBsを介してシフトスイッチ２５に接続さ
れている。

【００２１】シフトスイッチ２５は第１〜第１６入出力
データ線DQ0 〜DQ15を介してアンプ回路２２に接続され
ている。アンプ回路２２はリードアンプとライトアンプ
とから構成され、リードアンプは第１〜第１６入出力デ
ータ線DQ0 〜DQ15上のリードデータを増幅して入出力回
路２３に出力し、ライトアンプは入出力回路２３からの
ライトデータを増幅して第１〜第１６入出力データ線DQ
0 〜DQ15上に出力する。

【００２２】入出力回路２３にはメモリアレイ２１に記
憶させる入力信号Ｄｉが入力される。入出力回路２３
は、メモリアレイ２１から読み出されたセル情報に基づ
く出力信号Ｄｏを出力する。

【００２３】ロウ情報判定回路２８には、コラム冗長ア
ドレスＣＲＡとロウブロックアドレス情報信号ＲＸが入
力される。これらの信号ＣＲＡ，ＲＸは、予め不揮発性
レジスタ等に記憶された欠陥情報（ロウブロック及びコ
ラムアドレス）に基づいて、コラム冗長シフト系回路、
例えば図示しないアドレスバッファにより生成され供給
される。

【００２４】判定回路２８は、ロウブロックアドレス情
報信号ＲＸとコラム冗長アドレスＣＲＡとに基づいてそ
の時々にシフト動作を行うか否かを判定し、その判定信
号ＳＪをコラム冗長アドレスデコーダ２７に出力する。

【００２５】冗長アドレスデコーダ２７は、判定信号Ｓ
Ｊとコラム冗長アドレスＣＲＡとを入力し、それらに基
づいて、冗長単位内でどのデータバスからシフトさせる
かを決定し、デコード信号ＳＤを出力する。具体的に
は、冗長アドレスデコーダ２７は、コラム冗長アドレス
ＣＲＡをデコードし、判定信号ＳＪに基づいて冗長動作
を行う場合に切替信号発生回路２６にデコード信号ＳＤ
を出力する。

【００２６】切替信号発生回路２６はデコード信号ＳＤ
を入力し、それに基づいてシフトスイッチ２５を制御す
る切替信号ＳＣを出力する。シフトスイッチ２５はスイ
ッチ群からなり、切替信号発生回路２６からの切替信号
ＳＣに応答してオンオフする。これにより、第１〜第１
６入出力データ線DQ0 〜DQ15が、第１〜第１６データバ
ス線DB0 〜DB15及び冗長データバス線DBsから欠陥デー
タバス線を除くデータバス線に切り替え接続される。

【００２７】次に、冗長単位について説明する。図７
は、メモリアレイ２１の概念図である。メモリアレイ２
１は、マトリックス状に配列された複数のメモリセルブ
ロック３１から構成される。複数のメモリセルブロック
３１はある単位に分けて冗長が実施される。この時の単
位を冗長単位と呼ぶ。

【００２８】コラムアドレスにより選択される複数のメ
モリセルブロック、即ちビット線方向（又はデータバス
方向という）に並べられた（同一ビット線に接続された
メモリセルを含む）複数のメモリセルブロック３１にて
コラムブロックを構成し、ワード線方向に並べられた
（同一ワード線に接続されたメモリセルを含む）複数の
メモリセルブロック３１にてロウブロックを構成する。
即ち、メモリアレイ２１は、複数のロウブロック３２
（又は複数のコラムブロック）から構成され、各ロウブ
ロック３２は複数のメモリセルブロック３１から構成さ
れる。そして、各メモリセルブロック３１は入出力デー
タバス線に対応する数のメモリセル、即ち本実施形態で
は第１〜第１６入出力データ線DQ0 〜DQ15に対応する１
６個のメモリセルから構成される。

【００２９】即ち、第１〜第１６入出力データ線DQ0 〜
DQ15に対して選択された１つのメモリセルブロック３１
を構成する１６個のメモリセルが読み出し・書き込みの
対象となる。従って、このメモリセルブロック３１内に
欠陥メモリセルが含まれる場合、その欠陥メモリセルが
接続されるデータバス線を欠陥データバス線としてシフ
ト冗長が行われる。即ちメモリセルブロック３１が冗長
単位となる。

【００３０】次に、フレキシブル冗長について説明す
る。図８は、フレキシブル冗長の説明図であり、図１及
び図７のメモリアレイ２１及び冗長装置２４を冗長単位
毎に破線で囲んで示してある。

【００３１】説明を簡単にするために、メモリアレイ２
１はデータバス方向に４つのメモリセルブロック３１ａ
〜３１ｄを備え、それぞれロウブロックアドレスRBA0〜
RBA3が割り当てられているものとする。そして、各冗長
単位毎に１本の冗長用データバス線DBs が用意されてい
る。

【００３２】今、各メモリセルブロック３１ａ〜３１ｄ
にそれぞれ１つの欠陥が存在する。この場合、各ブロッ
ク３１ａ〜３１ｄのロウブロックアドレスRBA0〜RBA3が
それぞれコラム冗長シフト系回路３３ａ〜３３ｄに記憶
される。

【００３３】そして、第１のメモリセルブロック３１ａ
は、第２データバス線DB1 にメモリセルに欠陥がある
（第２データバス線DB1 に欠陥がある、という）。第２
のメモリセルブロック３１ｂは第１データバス線DB0 に
欠陥があり、第３のメモリセルブロック３１ｃは第１６
データバス線DB15に欠陥があり、第４のメモリセルブロ
ック３１ｄは第１５データバス線DB14に欠陥がある。

【００３４】第１のメモリセルブロック３１ａをアクセ
スする場合、そのアドレス信号（ロウアドレス信号及び
コラムアドレス信号）によって指定されるロウブロック
アドレスＲＢＡ０によりコラム冗長シフト系回路３３ａ
からロウブロックアドレス情報信号ＲＸが出力される。
それとコラム冗長アドレスＣＲＡにより、冗長アドレス
デコーダ２７及び切替信号発生回路２６によりシフトス
イッチ２５が欠陥がある第２データバス線DB1 を使用し
ないように、第３〜第１６データバス線DB2 〜DB15及び
冗長用データバス線DBs が第２〜第１６入出力データ線
DQ1 〜DQ15にシフトして接続される。

【００３５】同様に、第２のメモリセルブロック３１ｂ
をアクセスする場合、欠陥がある第１データバス線DB0
を使用しないように、第２〜第１６データバス線DB1 〜
DB15及び冗長用データバス線DBs が第１〜第１６入出力
データ線DQ0 〜DQ15にシフトして接続される。また、第
３のメモリセルブロック３１ｃをアクセスする場合、欠
陥がある第１６データバス線DB15を使用しないように、
冗長用データバス線DBs が第１６入出力データ線DQ15に
シフトして接続される。更に、第４のメモリセルブロッ
ク３１ｄをアクセスする場合、欠陥がある第１５データ
バス線DB14を使用しないように、第１６データバス線DB
15及び冗長用データバス線DBs が第１５及び第１６入出
力データ線DQ14，DQ15にシフトして接続される。

【００３６】このように、冗長単位毎に１本の冗長用デ
ータバス線DBs を用意することで、各メモリセルブロッ
ク３１ａ〜３１ｂ内に２つ以上の欠陥が無ければ、コラ
ム冗長シフト系回路の数まで救済することができ、救済
効率がよい。

【００３７】図２は、半導体記憶装置２０の要部ブロッ
ク図であり、冗長装置２４のブロック図である。シフト
スイッチ２５は、従来回路（図９参照）と同様に第１〜
第１６入出力データ線DQ0 〜DQ15に対応する１６個のシ
フトスイッチSW0 〜SW15から構成されている。

【００３８】切替信号発生回路２６は、分割された複数
（本実施形態では４つ）の信号発生ブロック２６ａ〜２
６ｄから構成されている。分割数ｎ（２以上の整数）
は、データバス線の数ｍに対応して、例えば達成しよう
とするシフト動作の動作時間に応じて設定される。各ブ
ロック２６ａ〜２６ｄは、それぞれ分割数に対応して
（ｍ／ｎ）個、即ち本実施形態では４（＝１６／４）個
ずつのシフトスイッチSW0〜SW3 ，SW4 〜SW7 ，SW8 〜S
W11，SW12〜SW15を制御する切替信号SC0 〜SC3 ，SC4
〜SC7 ，SC8 〜SC11，SC12〜SC15を生成するように構成
されている。

【００３９】即ち、第１のブロック２６ａは、第１〜第
４切替信号SC0 〜SC3 を生成するように、それに対応す
る第１〜第４トランスファゲートTGa0〜TGa3と冗長用ト
ランスファゲートTGasとから構成され、それらは高電位
電源ＶDDと低電位電源ＶSSの間に直列に接続されてい
る。各トランスファゲートTGa0〜TGa3，TGasの間のノー
ドから、第１〜第４シフトスイッチSW0 〜SW3 を切り替
え制御する切替信号SC0〜SC3 が出力される。

【００４０】同様に、第２のブロック２６ｂは、第５〜
第８切替信号SC4 〜SC7 を生成するように、高電位電源
ＶDDと低電位電源ＶSSの間に直列に接続された第１〜第
４トランスファゲートTGb0〜TGb3と冗長用トランスファ
ゲートTGbsとから構成されている。第３のブロック２６
ｃは、第９〜第１２切替信号SC8 〜SC11を生成するよう
に、高電位電源ＶDDと低電位電源ＶSSの間に直列に接続
された第１〜第４トランスファゲートTGc0〜TGc3と冗長
用トランスファゲートTGcsとから構成されている。第４
のブロック２６ｄは、第１３〜第１６切替信号SC12〜SC
15を生成するように、高電位電源ＶDDと低電位電源ＶSS
の間に直列に接続された第１〜第４トランスファゲート
TGd0〜TGd3と冗長用トランスファゲートTGbsとから構成
されている。

【００４１】コラム冗長アドレスデコーダ２７は、各信
号発生ブロック２６ａ〜２６ｄに対応して分割された複
数（４つ）のデコーダブロック２７ａ〜２７ｄから構成
されている。各デコーダブロック２７ａ〜２７ｄは、コ
ラム冗長アドレスＣＲＡ及び判定信号ＳＪを入力し、各
ブロック２７ａ〜２７ｄに対応する第１〜第１６データ
バス線DB0 〜DB15の何れかに欠陥がある場合に、その欠
陥のあるデータバス線より上位ビットのデータバス線及
び冗長用データバス線を下位ビット側にシフト接続する
ように生成した各デコード信号及び冗長デコード信号SD
a0〜SDa3，SDaJ，SDb0〜SDb3，SDbJ，SDc0〜SDc3，SDc
j，SDd0〜SDd3，SDdJを出力する。

【００４２】欠陥データバス線に対応するデコーダブロ
ックは、その欠陥データバス線に対応する信号発生ブロ
ックのトランスファゲートをオフに制御するとともに冗
長用トランスファゲートをオンに制御するように生成し
た切換信号を出力する。

【００４３】また、欠陥のあるデータバス線に対応する
デコーダブロックよりも上位ビット側の全てのデコーダ
ブロックは、対応する制御信号が全てＬレベルとなるよ
うに、対応する各信号発生ブロックの第１トランスファ
ゲートをオフに制御するとともに冗長用トランスファゲ
ートをオンに制御するように生成した切換信号をそれぞ
れ出力する。

【００４４】上記の動作を第２データバス線DB1 に欠陥
がある場合について説明する。第１のデコーダブロック
２７ａは、欠陥がある第２データバス線DB1 に対応して
第１の信号発生ブロック２６ａの第２トランスファゲー
トTGa1をオフに、冗長用トランスファゲートTGasをオン
に制御するように生成した第１〜第４デコード信号SDa0
〜SDa3及び冗長デコード信号SDaJを出力する。これによ
り、第１の信号発生ブロック２６ａは、Ｈレベルの第１
切替信号SC0 とＬレベルの第２〜第４切替信号SC1 〜SC
3 を出力する。

【００４５】この時、第１の信号発生ブロック２６ａ
は、第２〜第４切替信号SC1 〜SC3 のレベル切り替え
（Ｈ→Ｌ）にオンした３つのトランスファゲートTGa2，
TGa3，TGasによるＣＲ遅延しか生じないため、その切り
替えに要する時間は、従来に比べて短い。従来方法で
は、第３〜第１６トランスファゲートTG2 〜TG15及び冗
長用トランスファゲートTGs の１５個分のＣＲ遅延が生
じるからである。

【００４６】また、第１のデコーダブロック２７ａより
上位ビット側の第２〜第４のデコーダブロック２７ｂ〜
２７ｄは、第２〜第４の信号発生ブロック２６ｂ〜２６
ｄの第１トランスファゲートTGb0，TGc0，TGd0をオフ
に、冗長用トランスファゲートTGbs，TGcs，TGdsをオン
に制御するように生成した第１〜第４及び冗長用デコー
ド信号SDb0〜SDb3，SDbJ，SDc0〜SDc3，SDcJ，SDd0〜SD
d3，SDdJを出力する。これにより、第２〜第４の信号発
生ブロック２６ｂ〜２６ｄは、Ｌレベルの第５〜第８切
替信号SC4 〜SC7 、第９〜第１２切替信号SC8 〜SC11、
第１３〜第１６切替信号SC12〜SC15を出力する。

【００４７】この時、第２〜第４の信号発生ブロック２
６ｂ〜２６ｄは、それぞれ第５〜第８切替信号SC4 〜SC
7 、第９〜第１２切替信号SC8 〜SC11、第１３〜第１６
切替信号SC12〜SC15のレベル切り替え（Ｈ→Ｌ）にオン
した４つのトランスファゲートTGb1〜TGb3，TGbs，TGc1
〜TGc3，TGcs，TGd1〜TGd3，TGdsによるＣＲ遅延しか生
じないため、その切り替えに要する時間は、従来に比べ
て短い。

【００４８】上記ではＨレベルからＬレベルに切り替え
る場合について説明したが、ＬレベルからＨレベルに切
り替える場合も同様である。即ち、第１〜第４の信号発
生ブロック２６ａ〜２６ｄでは、第１〜第４制御信号の
切り替えに最大でも４個のトランスファゲートによるＣ
Ｒ遅延しか生じない。また、第１〜第４の信号発生ブロ
ック２６ａ〜２６ｄにおけるＣＲ遅延はほぼ同じ（欠陥
のあるデータバス線に対応する信号発生ブロックよりも
上位ビット側の信号発生ブロックでは同一のＣＲ遅延時
間）となる。

【００４９】次に、シフトスイッチ２５の構成を説明す
る。図３は、シフトスイッチ２５の一部回路図であり、
第１０及び第１１シフトスイッチSW9 ，SW10の回路図で
ある。

【００５０】第１０シフトスイッチSW9 は、４個の第１
〜第４トランスファゲート４１〜４４とインバータ回路
４５とを有している。各トランスファゲート４１〜４４
は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）とＮチャネルＭＯＳトランジスタ（ＮＭＯＳトラ
ンジスタ）とからなる。

【００５１】第１トランスファゲート４１は、第１０入
出力データ線DQ9zと第１０データバス線DB9zとの間に接
続され、第１０入出力データ線DQ9zと第１０データバス
線DB9zを接離する。第２トランスファゲート４２は、第
１０入出力データ線DQ9xと第１０データバス線DB9xとの
間に接続され、第１０入出力データ線DQ9xと第１０デー
タバス線DB9xを接離する。

【００５２】第３トランスファゲート４３は、第１０入
出力データ線DQ9zと第１１データバス線DB10z との間に
接続され、第１０入出力データ線DQ9zと第１１データバ
ス線DB10z を接離する。第４トランスファゲート４４
は、第１０入出力データ線DQ9xと第１１データバス線DB
10x との間に接続され、第１０入出力データ線DQ9xと第
１１データバス線DB10x を接離する。

【００５３】第１、第２トランスファゲート４１，４２
のＰＭＯＳトランジスタのゲート、及び、第３、第４ト
ランスファゲート４３，４４のＮＭＯＳトランジスタの
ゲートには、第１０切替信号SC9 を入力する。

【００５４】第１、第２トランスファゲート４１，４２
のＮＭＯＳトランジスタのゲート、及び、第３、第４ト
ランスファゲート４３，４４のＰＭＯＳトランジスタの
ゲートには、インバータ回路４５を介して第１０切替信
号SC9 を入力する。

【００５５】そして、第１０切替信号SC9 がＬレベル
（低電位電圧）のとき、第１及び第２トランスファゲー
ト４１，４２はオンし、第３及び第４トランスファゲー
ト４３，４４はオフする。従って、第１０入出力データ
線対DQ9z，DQ9xは、第１０データバス線対DB9z，DB9xと
接続され、第１１データバス線対DB10z ，DB10x と遮断
される。又、第１０切替信号SC9 がＨレベル（高電位電
圧）のとき、第１及び第２トランスファゲート４１，４
２はオフし、第３及び第４トランスファゲート４３，４
４はオンする。従って、第１０入出力データ線対DQ9z，
DQ9xは、第１１データバス線対DB10z ，DB10x と接続さ
れ、第１０データバス線対DB9z，DB9xと遮断される。

【００５６】つまり、第１０シフトスイッチSW9 は、第
１０切替信号SC9 に基づいて第１０入出力データ線対DQ
9z，DQ9xを、第１０データバス線対DB9z，DB9xと第１１
データバス線対DB10z ，DB10x を切替制御する。

【００５７】尚、第１１シフトスイッチSW10の構成は第
１０シフトスイッチSW9 のそれと同じであり、第１１切
替信号SC10により動作するだけであるため、説明を省略
する。また、第１〜第９及び第１２〜第１６シフトスイ
ッチSW0 〜SW8 ，SW11〜SW15は、入力される切替信号SC
0 〜SC15が相違するだけで回路構成は同じであるので、
図面及び説明を省略する。

【００５８】図４は、第１及び第２の信号発生ブロック
２６ａ，２６ｂ、第１及び第２のデコーダブロック２７
ａ，２７ｂ及び判定回路２８の回路図であり、図５は、
第３及び第４の信号発生ブロック２６ｃ，２６ｄ及び第
３及び第４のデコーダブロック２７ｃ，２７ｄの回路図
である。

【００５９】図４及び図５において、図１及び図２のコ
ラム冗長アドレスＣＲＡはアドレス信号AX<3:0>,BX<3:0
>,CX<0> から構成された複数ビットの信号である。これ
ら信号の<3:0> は４ビットの信号から構成されることを
示す。

【００６０】判定回路２８はノア回路から構成され、ロ
ウブロックアドレス情報信号ＲＸと冗長アドレス信号CX
<0> を入力する。判定回路２８は、Ｈレベルの情報信号
ＲＸに応答して判定信号ＣＪとして冗長アドレス信号CX
<0> を出力する。

【００６１】第１のデコーダブロック２７ａは、ノア回
路５１〜５５、ナンド回路５６、インバータ回路５７〜
６１を含む。第１〜第４ノア回路５１〜５４は３入力素
子であり、第１アドレス信号AX<0> 〜AX<3> がそれぞれ
入力され、共通に第２及び第３アドレス信号BX<0>,CX<0
> が入力される。第１〜第４ノア回路５１〜５４は、そ
れぞれ第１〜第４デコード信号SDa0〜SDa3を第１の信号
発生ブロック２６ａの第１〜第４トランスファゲートTG
a0〜TGa3に出力する。

【００６２】第１〜第４トランスファゲートTGa0〜TGa3
はＣＭＯＳ構造であり、シフト動作時における各ノード
の充放電（Ｈ→Ｌ，Ｌ→Ｈ）の特性がよい。第１〜第４
デコード信号SDa0〜SDa3は各トランスファゲートTGa0〜
TGa3のＰチャネルＭＯＳトランジスタのゲートに供給さ
れ、各ＮチャネルＭＯＳトランジスタのゲートには第１
〜第４デコード信号SDa0〜SDa3をインバータ回路５７〜
６０により反転した信号が供給される。

【００６３】ナンド回路５６には上位３ビットの第２ア
ドレス信号BX<3:1> が入力され、出力端子がノア回路５
５の入力端子に接続されている。そのノア回路５５には
第３アドレス信号CX<0> が入力される。ノア回路５５
は、冗長デコード信号SDaJを出力する。その信号SDaJは
冗長用トランスファゲートTGasのＮＭＯＳトランジスタ
のゲートに供給され、ＰＭＯＳトランジスタのゲートに
は信号SDaJをインバータ回路６１により反転した信号が
供給される。

【００６４】第２のデコーダブロック２７ｂは、第１の
デコーダブロック２７ａと同様にノア回路５１〜５５、
ナンド回路５６、インバータ回路５７〜６１と、ナンド
回路６２及びノア回路６３を含む。第１〜第４ノア回路
５１〜５４は３入力素子であり、第１アドレス信号AX<0
> 〜AX<3> がそれぞれ入力され、共通に第２及び第３ア
ドレス信号BX<1>,CX<0> が入力される。

【００６５】第１ノア回路５１の出力端子はノア回路６
３の入力端子の一方に接続され、そのノア回路６３の入
力端子の他方はナンド回路６２の出力端子に接続されて
いる。ナンド回路６２には最下位ビットの第２アドレス
信号BX<0> が入力される。そして、ノア回路６３から第
１デコード信号SDb0が出力される。その信号SDb0は第１
トランスファゲートTGb0のＮＭＯＳトランジスタのゲー
トに供給され、ＰＭＯＳトランジスタのゲートには第１
デコード信号SDb0をインバータ回路５７により反転した
信号が供給される。

【００６６】第２〜第４ノア回路５２〜５４は、それぞ
れ第２〜第４デコード信号SDb1〜SDb3を出力する。それ
ら信号SDb1〜SDb3は第２〜第４トランスファゲートTGb1
〜TGb3の各ＰＭＯＳトランジスタのゲートに供給され、
各ＮＭＯＳトランジスタのゲートには第２〜第４デコー
ド信号SDb1〜SDb3をインバータ回路５８〜６０により反
転した信号が供給される。

【００６７】ナンド回路５６には上位２ビットの第２ア
ドレス信号BX<3:2> が入力され、出力端子がノア回路５
５の入力端子に接続されている。そのノア回路５５には
第３アドレス信号CX<0> が入力される。ノア回路５５
は、冗長デコード信号SDbJを出力する。その信号SDbJは
冗長用トランスファゲートTGbsのＮＭＯＳトランジスタ
のゲートに供給され、ＰＭＯＳトランジスタのゲートに
は信号SDbJをインバータ回路６１により反転した信号が
供給される。

【００６８】第３のデコーダブロック２７ｃは、第２の
デコーダブロック２７ｂと同様にノア回路５１〜５５、
ナンド回路５６、インバータ回路５７〜６１、ナンド回
路６２及びノア回路６３を含む。第１〜第４ノア回路５
１〜５４は３入力素子であり、第１アドレス信号AX<0>
〜AX<3> がそれぞれ入力され、共通に第２及び第３アド
レス信号BX<2>,CX<0> が入力される。

【００６９】第１ノア回路５１の出力端子はノア回路６
３の入力端子の一方に接続され、そのノア回路６３の入
力端子の他方はナンド回路６２の出力端子に接続されて
いる。ナンド回路６２には下位２ビットの第２アドレス
信号BX<1:0> が入力される。そして、ノア回路６３から
第１デコード信号SDc0が出力される。その信号SDc0は第
１トランスファゲートTGc0のＮＭＯＳトランジスタのゲ
ートに供給され、ＰＭＯＳトランジスタのゲートには第
１デコード信号SDc0をインバータ回路５７により反転し
た信号が供給される。

【００７０】第２〜第４ノア回路５２〜５４は、それぞ
れ第２〜第４デコード信号SDc1〜SDc3を出力する。それ
ら信号SDc1〜SDc3は第２〜第４トランスファゲートTGc1
〜TGc3の各ＰＭＯＳトランジスタのゲートに供給され、
各ＮＭＯＳトランジスタのゲートには第２〜第４デコー
ド信号SDc1〜SDc3をインバータ回路５８〜６０により反
転した信号が供給される。

【００７１】ナンド回路５６には上位１ビットの第２ア
ドレス信号BX<3> が入力され、出力端子がノア回路５５
の入力端子に接続されている。そのノア回路５５には第
３アドレス信号CX<0> が入力される。ノア回路５５は、
冗長デコード信号SDcJを出力する。その信号SDcJは冗長
用トランスファゲートTGcsのＮＭＯＳトランジスタのゲ
ートに供給され、ＰＭＯＳトランジスタのゲートには信
号SDcJをインバータ回路６１により反転した信号が供給
される。

【００７２】第４のデコーダブロック２７ｄは、第２及
び第３のデコーダブロック２７ｂ，２７ｃの構成からノ
ア回路５５及びナンド回路５６が削除された構成となっ
ている。

【００７３】第１〜第４ノア回路５１〜５４は３入力素
子であり、第１アドレス信号AX<0>〜AX<3> がそれぞれ
入力され、共通に第２及び第３アドレス信号BX<3>,CX<0
> が入力される。

【００７４】第１ノア回路５１の出力端子はノア回路６
３の入力端子の一方に接続され、そのノア回路６３の入
力端子の他方はナンド回路６２の出力端子に接続されて
いる。ナンド回路６２には下位３ビットの第２アドレス
信号BX<2:0> が入力される。そして、ノア回路６３から
第１デコード信号SDd0が出力される。その信号SDd0は第
１トランスファゲートTGd0のＮＭＯＳトランジスタのゲ
ートに供給され、ＰＭＯＳトランジスタのゲートには第
１デコード信号SDd0をインバータ回路５７により反転し
た信号が供給される。

【００７５】第２〜第４ノア回路５２〜５４は、それぞ
れ第２〜第４デコード信号SDd1〜SDd3を出力する。それ
ら信号SDd1〜SDd3は第２〜第４トランスファゲートTGd1
〜TGd3の各ＰＭＯＳトランジスタのゲートに供給され、
各ＮＭＯＳトランジスタのゲートには第２〜第４デコー
ド信号SDd1〜SDd3をインバータ回路５８〜６０により反
転した信号が供給される。

【００７６】第３アドレス信号CX<0> は冗長デコード信
号SDdJとして冗長用トランスファゲートTGdsのＮＭＯＳ
トランジスタのゲートに供給され、ＰＭＯＳトランジス
タのゲートには信号SDdJをインバータ回路６１により反
転した信号が供給される。

【００７７】次に、上記のように構成された半導体記憶
装置２０の作用を図６に従って説明する。先ず、半導体
記憶装置２０の動作タイミングを決定するクロック信号
ＣＬＫの立ち上がりでロウアドレスが取り込まれ、それ
に基づいてロウ冗長信号が生成され、冗長ワード線（Ｗ
Ｌ）が選択される。

【００７８】次に、クロック信号ＣＬＫの次の立ち上が
りでコラムアドレスが取り込まれ、コラム冗長アドレス
が生成され、それに応答してコラム冗長アドレスデコー
ダが動作する。そのデコーダの出力を受けてシフトスイ
ッチ切替信号発生回路が動作し、シフトスイッチを切替
制御する。その結果、冗長データバス線が切替接続され
る。

【００７９】この時、コラムアドレスの取り込みから切
替接続が終了するまでに要する時間は、キャスアクセス
タイム（コラムアドレスストローブ信号の変化（コラム
アドレスの取り込み）から出力データが確定するまでに
要する時間）ｔＣＡＣよりも短い。即ち、データの書き
込みや読み出し時間には時間規定が設けられており、冗
長データバスの切替接続はその規定時間内に完了する。

【００８０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。（１）切替信号発生回路２６は、分割された複数（本実
施形態では４つ）の信号発生ブロック２６ａ〜２６ｄか
ら構成されている。各ブロック２６ａ〜２６ｄは、それ
ぞれ分割数に対応する４個ずつのシフトスイッチSW0 〜
SW3 ，SW4 〜SW7 ，SW8 〜SW11，SW12〜SW15を制御する
切替信号SC0 〜SC3 ，SC4 〜SC7 ，SC8〜SC11，SC12〜S
C15を生成するように、第１〜第４のブロック２６ａ
は、それぞれ高電位電源ＶDDと低電位電源ＶSSの間に直
列に接続された第１〜第４トランスファゲートTGa0〜TG
a3，TGb0〜TGb3，TGc0〜TGc3，TGd0〜TGd3と冗長用トラ
ンスファゲートTGas，TGbs，TGcs，TGbsとから構成され
ている。その結果、各トランスファゲートTGa0〜TGa3，
TGas、TGb0〜TGb3，TGbs、TGc0〜TGc3，TGcs、TGd0〜TG
d3，TGbsの間のノードから出力される切替信号SC0 〜SC
15は、最大で４個のトランスファゲートによるＣＲ遅延
しか受けないため、シフト動作の開始からシフトスイッ
チの切り替え終了までの動作時間、ひいてはデータの読
み書きに要する時間を短くすることができる。

【００８１】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、切替信号発生回路２６の分割
数ｎを、データバス線のビット数や回路規模、ｔＣＡＣ
などの規定時間等に基づいて適宜変更して実施してもよ
い。

【００８２】○上記実施形態において、コラム冗長アド
レスデコーダ２７の構成、即ち第１〜第４のデコーダブ
ロック２７ａ〜２７ｄの構成を適宜変更してもよい。例
えば、図９及び図１０に示すように構成された第１〜第
４のデコーダブロック７１ａ〜７１ｄを用いて実施して
もよい。

【００８３】詳述すると、第１〜第４のデコーダブロッ
ク７１ａ〜７１ｄは、上記実施形態の第２及び第３のデ
コーダブロック２７ｂ，２７ｃと同様な素子により構成
されている。即ち、第１〜第４のデコーダブロック７１
ａ〜７１ｄは同一素子構成である。尚、説明を簡単にす
るために上記実施形態と同じ符号を付し、上記実施形態
と相違する点について説明する。

【００８４】第１のデコーダブロック７１ａのナンド回
路６２には高電位電源ＶDDが入力されている。第４のデ
コーダブロック７１ｄのナンド回路５６には高電位電源
ＶDDが入力されている。

【００８５】このように構成された第１〜第４のデコー
ダブロック７１ａ〜７１ｄは、素子の構成が同じである
ため、データバス線の数を多くしても、容易に対応する
（設計する）ことができる。

【００８６】○上記実施形態において、データバス線及
び入出力データ線のビット数を適宜変更して実施しても
よい。また、各冗長単位毎の冗長データバス線の本数を
適宜変更して実施してもよい。

【００８７】

【発明の効果】以上詳述したように、本発明によれば、
シフト冗長方式の冗長装置を備えた半導体記憶装置にお
いて、冗長動作に要する時間を短縮することが可能な半
導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】一実施形態の半導体記憶装置のブロック図で
ある。

【図２】半導体記憶装置の要部ブロック図である。

【図３】シフトスイッチの回路図である。

【図４】冗長アドレスデコーダ及び信号発生回路の回
路図である。

【図５】冗長アドレスデコーダ及び信号発生回路の回
路図である。

【図６】一実施形態の動作波形図である。

【図７】メモリアレイの説明図である。

【図８】フレキシブル冗長の説明図である。

【図９】別の冗長アドレスデコーダ及び信号発生回路
の回路図である。

【図１０】別の冗長アドレスデコーダ及び信号発生回
路の回路図である。

【図１１】従来のＳＤＲＡＭの要部回路図である。

【図１２】従来のシフトスイッチ信号発生回路の回路
図である。

【符号の説明】

２４冗長装置２５シフトスイッチ２６シフトスイッチ切替信号発生回路２６ａ〜２６ｄ信号発生ブロック２７コラム冗長アドレスデコーダ２７ａ〜２７ｄデコーダブロック２８ロウ情報判定回路 DB0 〜DB15 第１〜第１６データバス線 DBs 冗長用データバス線 DL0 〜DL15 第１〜第１６入出力データ線ＣＲＡ冗長アドレスＲＸロウブロックアドレス情報 TGa0〜TGa3，…，TGd0〜TGd3 スイッチとしてのトラン
スファゲート TGas，TGbs，TGcs，TGds 冗長用スイッチとしての冗長
用トランスファゲート SC0 〜SC15 切替信号 SDa0〜SDa3，…，SDdJ デコード信号及び冗長デコード
信号

フロントページの続き (72)発明者小川和樹愛知県春日井市高蔵寺町二丁目1844番２富士通ヴィエルエスアイ株式会社内Ｆターム(参考） 5B024 AA15 BA18 CA07 CA16 CA17 5L106 AA01 CC07 CC11 CC17 CC21 CC32 GG07

Claims

【特許請求の範囲】

【請求項１】複数の入出力データ線を冗長アドレスに
基づいてシフトスイッチを適宜切替制御して前記複数の
入出力データ線に対応する複数のデータバス線及び冗長
用データバス線にシフト接続し、前記複数のデータバス
線の欠陥を前記冗長用データバス線にて補償する冗長装
置を備えた半導体記憶装置において、前記冗長装置は、前記冗長アドレスをデコードした信号を出力するデコー
ダ回路と、高電位電源と低電位電源との間に直列接続され、前記デ
コード信号に応答してオンオフする複数のスイッチを備
え、各スイッチ間から前記シフトスイッチを制御する切
替信号を出力する切替信号発生回路とを備え、前記切替信号発生回路の複数のスイッチを複数の信号発
生ブロックに分割し、各ブロックのスイッチを前記高電
位電源と前記低電位電源の間に直列接続したことを特徴
とする半導体記憶装置。
【請求項２】前記各信号発生ブロックは、前記複数の
入出力データ線の数（ｍ）と前記分割数（ｎ：ｎは２以
上の整数）に基づく数（ｍ／ｎ）のスイッチと１つの冗
長用スイッチとから構成され、前記（ｍ／ｎ）個のスイ
ッチを前記高電位電源と前記低電位電源の間に直列に接
続し、前記冗長用スイッチを前記スイッチと前記低電位
電源の間に挿入接続し、前記複数のスイッチ及び前記冗
長用スイッチの間から前記シフトスイッチの切替信号を
出力することを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記デコーダ回路は、前記複数の信号発
生ブロックに対応する複数のデコーダブロックから構成
され、該各デコーダブロックを、前記欠陥データバス線に対応
するデコーダブロックが該欠陥データバス線に対応する
前記スイッチをオフにするとともに前記冗長用スイッチ
をオンにするように前記デコード信号を生成し、前記欠
陥データバス線に対応するデコーダブロックよりも上位
側のデコーダブロックが前記高電位電源に接続された前
記スイッチをオフにするとともに前記冗長用スイッチを
オンにするように前記デコード信号を生成するように構
成したことを特徴とする請求項２記載の半導体記憶装
置。
【請求項４】前記各デコーダブロックは、素子構成が
同一であることを特徴とする請求項３記載の半導体記憶
装置。
【請求項５】前記各信号発生ブロックの複数のスイッ
チ及び冗長用スイッチはＣＭＯＳ型トランスファゲート
であることを特徴とする請求項２乃至４のうちの何れか
一項に記載の半導体記憶装置。
【請求項６】前記冗長装置はフレキシブル冗長を行う
ものであり、ロウブロックアドレス情報と前記冗長アドレスが入力さ
れ、前記情報に基づいてロウブロックアドレスにより選
択されるメモリセルブロックに欠陥セルが存在するか否
かを判定した判定信号を出力するロウブロックアドレス
判定回路を備え、前記冗長アドレスデコーダは、前記判定回路からの判定
信号と前記冗長アドレスに基づいて前記デコード信号を
出力することを特徴とする請求項１乃至５の何れか一項
に記載の半導体記憶装置。