JP2001344099A - Information processor and information processing method for the same - Google Patents
Information processor and information processing method for the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば１つの命令
で複数のデータを処理する情報処理装置及び当該装置に
おける情報処理方法に関し、例えば、画像情報の符号化
のための直交変換等に使用する情報処理装置及びその方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus for processing a plurality of data by, for example, one command and an information processing method in the apparatus, and is used for, for example, orthogonal transformation for encoding image information. The present invention relates to an information processing device and a method thereof.
【０００２】[0002]
【従来の技術】画像情報などの符号化において、ＪＰＥ
ＧやＭＰＥＧという国際標準の符号化規格が存在する。
その中でも特にＪＰＥＧ２０００で用いられる離散ウェ
ーブレット変換について説明する。2. Description of the Related Art In encoding image information and the like, JPE
There are international standard coding standards such as G and MPEG.
Among them, the discrete wavelet transform used in JPEG2000 will be particularly described.
【０００３】図５（Ａ）は、離散ウェーブレット変換の
変換フィルタ（ハイパスフィルタ（ＨＰＦ）、ロウパス
フィルタ（ＬＰＦ））を説明する図、そして図５（Ｂ）
は、この変換フィルタのハイパスフィルタを用いた演算
方法を説明する図である。この図５では、画像データの
エリア５００に含まれる画素データにハイパスフィルタ
ｈ0(z)をかける場合の処理を示している。FIG. 5A is a diagram for explaining a transform filter (high-pass filter (HPF), low-pass filter (LPF)) for discrete wavelet transform, and FIG.
FIG. 4 is a diagram for explaining an operation method using a high-pass filter of the conversion filter. FIG. 5 shows a process for applying a high-pass filter h0 (z) to the pixel data included in the image data area 500.
【０００４】一般に離散ウェーブレット変換処理は、ハ
イパスフィルタとロウパスフィルタの２つの組で構成さ
れている。ここでは入力された画像データに対してそれ
ぞれのフィルタをかけ、その計算結果であるハイパス信
号とロウパス信号を求める。この場合、画像の左右端部
では、フィルタの中心を画像端の画素に合わせた時に、
その中心から左側或は右側のフィルタ要素に対応する画
素データがないため、画像データの領域を拡張する必要
がある。その拡張した例を図６に示す。[0004] Generally, the discrete wavelet transform processing is composed of two sets of a high-pass filter and a low-pass filter. Here, each filter is applied to the input image data, and a high-pass signal and a low-pass signal, which are the calculation results, are obtained. In this case, at the left and right edges of the image, when the center of the filter is aligned with the pixels at the edges of the image,
Since there is no pixel data corresponding to the filter element on the left or right side from the center, it is necessary to expand the image data area. FIG. 6 shows an extended example.
【０００５】図６では、図６の左側に示すように、ハイ
パスフィルタの要素（−１／８，２／８）に対応する画
素データが存在していないため、画像データの左端の画
素を中心に、その右側の２つの画素が対称となるように
移動した画素データ（“２４”，“１４”）を、その左
端の画素データの左側に付与して画像データを拡張す
る。このようにして、画像データの端部でもフィルタリ
ング処理を行うことができる。In FIG. 6, as shown on the left side of FIG. 6, since there is no pixel data corresponding to the element (− ／, ／) of the high-pass filter, the leftmost pixel of the image data is centered. Then, the pixel data (“24”, “14”) moved so that the two pixels on the right side are symmetrical are added to the left side of the pixel data on the left side to expand the image data. In this way, the filtering process can be performed even at the end of the image data.
【０００６】次に、複数の情報を一括して演算するＳＩ
ＭＤ型の情報処理装置について説明する。Next, an SI for calculating a plurality of pieces of information collectively
The MD type information processing device will be described.
【０００７】ＳＩＭＤ(Single Instruction Multi Dat
a：単一命令マルチデータ)型の情報処理装置では、一つ
の演算命令でレジスタ内のｎ個の、それぞれｍビットの
要素に対してそれぞれ演算が行われる（ｎとｍは自然
数）。この演算の種類としては、加算や減算、乗算など
の算術演算や、論理和や論理積などのビット論理演算、
更には、シフト演算や比較演算などがある。このＳＩＭ
Ｄ型の情報処理装置の命令には、乗算の種類を指定する
フィールドや、二つもしくは一つのソースとなるレジス
タを指定するフィールドや、一つのデスティネーション
レジスタを指定するフィールドが含まれている。但し、
一方のソースレジスタがデスティネーションレジスタを
兼ねる場合もある。また、命令の中にはレジスタ内の要
素の分割方法を指定するフィールドも存在し、レジスタ
はある場合にｎ個のｍビットに分割されたり、他の場合
には２ｎ個のｍ／２ビットに分割されたりする。通常、
レジスタ分割は、データ長が８，１６，３２ビットの要
素に分割されている場合が多く、またレジスタ全長とし
ては６４ビットや１２８ビットであることが多いが、こ
れに限定される訳ではない。[0007] SIMD (Single Instruction Multi Dat)
In an a: single instruction multi-data) type information processing apparatus, a single operation instruction performs an operation on each of n m-bit elements in a register (n and m are natural numbers). The types of operations include arithmetic operations such as addition, subtraction, and multiplication, bit logical operations such as OR and AND,
Further, there are a shift operation and a comparison operation. This SIM
The instruction of the D-type information processing device includes a field for specifying a type of multiplication, a field for specifying two or one source register, and a field for specifying one destination register. However,
One source register may also serve as the destination register. There are also fields in the instruction that specify how to divide the elements in the register. The register is divided into n m bits in some cases and 2n m / 2 bits in other cases. Or split. Normal,
The register is often divided into elements having a data length of 8, 16, and 32 bits, and the total length of the register is often 64 bits or 128 bits, but is not limited to this.
【０００８】このようなＳＩＭＤ型の情報処理装置では
図７に示すように、指定された二つのレジスタ（ソース
レジスタ１，２）間の対応する要素間で演算が行われ
る。図では、ｎ＝４の場合が示されているが、他の場合
でも同様にすべての要素間で演算を行うことができる。
図７の例では、ソースレジスタ１とソースレジスタ２の
それぞれの対応する要素同士が加算され、その結果がデ
スティネーションレジスタのそれぞれ対応する要素位置
に格納されている。In such a SIMD type information processing apparatus, as shown in FIG. 7, an operation is performed between corresponding elements between two designated registers (source registers 1 and 2). In the figure, the case where n = 4 is shown, but in other cases, the operation can be similarly performed between all elements.
In the example of FIG. 7, the corresponding elements of the source register 1 and the source register 2 are added to each other, and the result is stored in the corresponding element position of the destination register.
【０００９】また、命令の指定内容（特定のフィールド
が予約されている）によって、二つのレジスタ間の対応
する要素間ではなく、図８に示すように、一方のレジス
タ（ソースレジスタ２）のある特定の要素（最上位や最
下位の要素）と、もう一方のレジスタ（ソースレジスタ
１）の各要素との演算を行うこともできる。図８では、
要素数ｎ＝４であり、ソースレジスタ１の各要素のソー
スレジスタ２の最下位の要素“７”が加算され、その結
果が、デスティネーションレジスタのそれぞれ対応する
要素位置に格納されている。Also, depending on the designation of the instruction (a specific field is reserved), there is one register (source register 2) as shown in FIG. 8 instead of between the corresponding elements between the two registers. It is also possible to perform an operation on a specific element (top or bottom element) and each element of the other register (source register 1). In FIG.
The number of elements is n = 4, and the least significant element “7” of the source register 2 of each element of the source register 1 is added, and the result is stored in the corresponding element position of the destination register.
【００１０】また、二つのレジスタ間の演算ではなく、
図９に示すように、命令に埋め込まれた即値（ここでは
“７”）と、ソースレジスタ１の各要素との演算（加
算）を行うこともできる。Also, instead of the operation between the two registers,
As shown in FIG. 9, an operation (addition) of an immediate value (here, “7”) embedded in an instruction and each element of the source register 1 can be performed.
【００１１】更に、ＳＩＭＤ型情報処理装置の中には並
べ替え命令を持つものもある。Further, some SIMD type information processing apparatuses have a rearrangement instruction.
【００１２】図１０は、このような情報処理装置による
並べ替え例を説明する図である。FIG. 10 is a diagram for explaining an example of rearrangement by such an information processing apparatus.
【００１３】この図では、ソースレジスタ１に格納され
ている要素を、ソースレジスタ２に格納されている要素
順に従って並び替えている。即ち、ソースレジスタ２の
各要素の値は、ソースレジスタ１の左から順番に０，
１，２，３と番号付けされた要素の配列順を規定してい
る。よって、この例では、デスティネーションレジスタ
には、ソースレジスタ２の値（２，１，０，１）の順
に、ソースレジスタ１の対応する要素が（２１，６，１
２，６）の順に配列されている。このようにして、ソー
スレジスタ１の要素をソースレジスタ２で示された順序
に並べ替えることができる。In FIG. 1, the elements stored in the source register 1 are rearranged according to the order of the elements stored in the source register 2. That is, the value of each element of the source register 2 is 0,
The arrangement order of the elements numbered 1, 2, 3 is defined. Therefore, in this example, the elements corresponding to the source register 1 are (21, 6, 1) in the destination register in the order of the values (2, 1, 0, 1) of the source register 2.
2, 6). In this way, the elements of the source register 1 can be rearranged in the order indicated by the source register 2.
【００１４】上記情報処理装置内部では、以上のような
演算命令を、全てハードウェアの演算機能により実現し
ている場合（ハードワイヤード・ロジック方式）と、装
置内部に演算を行うためのプログラムを備えて、そのプ
ログラムに従って演算機能を実現している場合（マイク
ロプログラム方式）とがある。In the information processing apparatus, when all of the above-described operation instructions are realized by hardware operation functions (hard-wired logic system), a program for performing the operation is provided in the apparatus. In some cases, the arithmetic function is realized according to the program (microprogram method).
【００１５】[0015]
【発明が解決しようとする課題】以上のような画像情報
の符号化時、特に離散ウェーブレット変換をＳＩＭＤ型
の情報処理装置上で行う場合は、従来では演算対象が画
像端の場合、シフト演算や論理演算を用いて要素の並べ
替えを行わなければならず、計算時間が長くなるという
問題があった。また、ＳＩＭＤ型の情報処理装置が並べ
替え命令を持っている場合は、図１０に示すように、二
つのソースレジスタのうち一つのソースレジスタに並べ
替える順番を書き込むことで並べ替えを行うことができ
るが、順序を記したソースレジスタを作成する必要があ
る。また、前述したような、画像端部において画素デー
タを追加する際には、その指定の方法が複雑になるとい
う問題があった。At the time of encoding the image information as described above, particularly when the discrete wavelet transform is performed on the SIMD type information processing apparatus, conventionally, when the operation target is an image edge, shift operation or Elements must be rearranged using a logical operation, and there is a problem that the calculation time becomes longer. When the SIMD type information processing apparatus has a rearrangement instruction, the rearrangement can be performed by writing the rearrangement order into one of the two source registers as shown in FIG. Yes, but you need to create a source register that describes the order. In addition, when pixel data is added at the end of an image as described above, there is a problem that the method of specifying the pixel data becomes complicated.
【００１６】本発明は上記従来例に鑑みてなされたもの
で、ｎ個の要素の左右に要素を付与する拡張処理を効率
良く実行できる情報処理装置及び該装置における情報処
理方法を提供することを目的とする。The present invention has been made in view of the above-mentioned conventional example, and provides an information processing apparatus and an information processing method in the apparatus, which can efficiently execute an extension process for adding elements to the left and right of n elements. Aim.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に本発明の情報処理装置は以下のような構成を備える。
即ち、それぞれがｍビットの要素をｎ個保持し、一つの
演算命令で前記ｎ個の要素に対してそれぞれ演算を行う
情報処理装置であって、前記ｎ個の要素の内の左端に要
素を付与する第１命令か、或は右端に要素を付与する第
２命令かを判断する判断手段と、前記判断手段により前
記第１命令或は第２命令と判断されると前記第１或は第
２命令に応じて、前記ｎ個の要素の内の左端或は右端の
要素を中心として左右対称となるように、前記左端或は
右端の要素に要素を付与する付与手段とを有することを
特徴とする。In order to achieve the above object, an information processing apparatus according to the present invention has the following arrangement.
That is, an information processing apparatus that holds n elements each having m bits and performs an operation on each of the n elements with one operation instruction, wherein an element is located at the left end of the n elements. Determining means for determining whether the instruction is a first instruction to be added or a second instruction to add an element to the right end; and when the determining means determines that the instruction is the first instruction or the second instruction, the first or second instruction is determined. Providing means for adding an element to the left end or right end element so as to be symmetrical with respect to the left end or right end element of the n elements in response to two instructions. And
【００１８】上記目的を達成するために本発明の情報処
理装置における情報処理方法は以下のような工程を備え
る。即ち、それぞれがｍビットの要素をｎ個保持し、一
つの演算命令で前記ｎ個の要素に対してそれぞれ演算を
行う情報処理装置における情報処理方法であって、前記
ｎ個の要素の内の左端に要素を付与する第１命令か、或
は右端に要素を付与する第２命令かを判断する判断工程
と、前記判断工程で前記第１命令或は第２命令と判断さ
れると前記第１或は第２命令に応じて、前記ｎ個の要素
の内の左端或は右端の要素を中心として左右対称となる
ように、前記左端或は右端の要素に要素を付与する付与
工程と、を有することを特徴とする。In order to achieve the above object, an information processing method in an information processing apparatus according to the present invention includes the following steps. That is, an information processing method in an information processing apparatus that holds n elements each having m bits and performs an operation on each of the n elements with one operation instruction, wherein: A determining step of determining whether the instruction is a first instruction to add an element to the left end or a second instruction to add an element to the right end; An assigning step of assigning an element to the leftmost or rightmost element according to the first or second instruction so as to be symmetrical about the leftmost or rightmost element of the n elements, It is characterized by having.
【００１９】[0019]
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
【００２０】［実施の形態１］図１は、本発明の実施の
形態に係るＳＩＭＤ型の情報処理装置の構成を示すブロ
ック図で、この情報処理装置の特徴部分は１０６〜１１
０で示された部分である。[Embodiment 1] FIG. 1 is a block diagram showing a configuration of an SIMD type information processing apparatus according to an embodiment of the present invention.
This is the portion indicated by 0.
【００２１】本実施の形態に係るＳＩＭＤ型情報処理装
置において、命令供給部１０１は、記憶部に記憶されて
いる命令を読み出し、その命令１１０を命令デコーダ部
１０２に出力する。この命令デコーダ部１０２は、命令
１１０のビット列から演算の種類やソースレジスタ番
号、デスティネーションレジスタ番号を抜き出し、レジ
スタファイル１０３にアクセスしてソースデータを読み
込む。In the SIMD type information processing apparatus according to the present embodiment, the instruction supply unit 101 reads an instruction stored in the storage unit, and outputs the instruction 110 to the instruction decoder unit 102. The instruction decoder unit 102 extracts the type of operation, the source register number, and the destination register number from the bit string of the instruction 110, accesses the register file 103, and reads the source data.
【００２２】演算部１０４では、命令デコーダ部１０２
から渡された演算の種類を示す制御信号１１１に基づい
て、ソースデータの演算を行う。この演算の種類に従っ
て二つのソースデータを必要とする演算と、一つのソー
スレジスタだけを利用する演算とに分けられる。この演
算結果はメモリアクセス部／レジスタ書き込み部１０５
に渡され、メモリアクセス命令であれば、ここでメモリ
アクセスが行われ、そうでなければメモリアクセス部で
は何もせずにデータを通過させて、レジスタ書き込み部
においてその演算結果やメモリアクセス結果をデスティ
ネーションレジスタに書き込む。The operation unit 104 includes an instruction decoder unit 102
The source data is calculated on the basis of the control signal 111 indicating the type of calculation passed from. According to the type of the operation, the operation is divided into an operation requiring two source data and an operation using only one source register. This calculation result is output to the memory access unit / register writing unit 105
If the instruction is a memory access instruction, the memory access is performed here. Otherwise, the data is passed through the memory access unit without doing anything, and the operation result and the memory access result are stored in the register writing unit. Write to the nation register.
【００２３】以上が、本実施の形態に係る情報処理装置
内での演算処理の流れの概略である。The above is the outline of the flow of the arithmetic processing in the information processing apparatus according to the present embodiment.
【００２４】本実施の形態に係る装置では、命令デコー
ダ部１０２に左対称並べ替え命令判別部１０６と右対称
並べ替え命令判別部１０７とを用意し、そこで読み込ん
だ命令が特別に用意した左対称並べ替え命令もしくは右
対称並べ替え命令であるかどうかを判別する。もし、左
もしくは右対称並べ替え命令であれば、演算部１０４に
渡される制御信号１１１に、左もしくは右対称並べ替え
命令であることを示す情報が付与して出力される。また
演算部１０４では、二つのソースレジスタから、以下に
示す、左もしくは右対称並べ替え命令に従った演算を行
う左対称並べ替え演算部１０８と右対称並べ替え演算部
１０９とを用意する。また、演算データ選択部１１０に
は、左または右対称並べ替え命令であることを示す情報
が前記制御信号１１１に含まれていた場合に、左または
右対称並べ替え演算部１０８，１０９による演算結果を
演算データとして選択して出力する機能を備えている。In the apparatus according to the present embodiment, the instruction decoder unit 102 is provided with a left symmetric rearrangement instruction judging unit 106 and a right symmetric rearrangement instruction judging unit 107, and the instructions read there are specially prepared left symmetry instructions. It is determined whether the instruction is a rearrangement instruction or a right symmetric rearrangement instruction. If the instruction is a left or right symmetric rearrangement instruction, information indicating that the instruction is a left or right symmetric rearrangement instruction is added to the control signal 111 passed to the arithmetic unit 104 and output. The arithmetic unit 104 prepares, from the two source registers, a left symmetric rearrangement operation unit 108 and a right symmetric rearrangement operation unit 109 that perform an operation in accordance with the following left or right symmetric rearrangement instruction. When the control signal 111 includes information indicating that the instruction is a left or right symmetric rearrangement instruction, the operation data selection section 110 outputs the operation result of the left or right symmetric rearrangement operation section 108 or 109. Is selected and output as operation data.
【００２５】以上のようなモジュールを付加すること
で、本実施の形態に係る左および右対称並べ替え命令を
行う情報処理装置が実現される。By adding the modules as described above, an information processing apparatus for executing left and right symmetric rearrangement instructions according to the present embodiment is realized.
【００２６】この演算例を図１１及び図１２を参照して
説明する。An example of this calculation will be described with reference to FIGS.
【００２７】図１１は、左対称並べ替え命令によってア
ドレスの上位を拡張した演算結果を説明する図で、図１
２は、右対称並べ替え命令によってアドレスの下位を拡
張した演算結果を示す図である。FIG. 11 is a diagram for explaining an operation result obtained by expanding the upper part of the address by the left symmetric rearrangement instruction.
FIG. 2 is a diagram showing an operation result obtained by expanding the lower part of the address by a right symmetric rearrangement instruction.
【００２８】図１１は、ソースレジスタ１の最左端の要
素２１０（１２）が図６に示す画像端の場合に、その左
側に２つの画素を付与する画像拡張の一例を示し、ソー
スレジスタ２の値“２”が、その拡張のために付与され
る画素数を指示している。そして、この場合には、デス
ティネーションレジスタにおいて、この要素２１０の左
側に、ソースレジスタ１において要素２１０の右側に位
置していた２つの要素（６，２１）が、要素２１０を中
心にして左右対称に配置されている。これを２１１で示
している。FIG. 11 shows an example of an image extension in which two pixels are added to the left end of the element 210 (12) of the source register 1 when the leftmost element 210 (12) is the image end shown in FIG. The value “2” indicates the number of pixels provided for the extension. In this case, two elements (6, 21) located on the left side of the element 210 in the destination register and on the right side of the element 210 in the source register 1 are symmetrical about the element 210. Are located in This is indicated by 211.
【００２９】また図１２は、ソースレジスタ１の最右端
の要素２１２（４）が画像端の場合に、その右側に２つ
の画素を付与する画像拡張の一例を示し、ソースレジス
タ２の値“２”が、その拡張のために付与される画素数
を指示している。そして、この場合には、デスティネー
ションレジスタにおいて、この要素２１２の右側に、ソ
ースレジスタ１において要素２１２の左側に位置してい
た２つの要素（６，２１）が、要素２１２を中心にして
左右対称に配置されている。これを２１３で示してい
る。FIG. 12 shows an example of image extension in which, when the rightmost element 212 (4) of the source register 1 is an image edge, two pixels are added to the right side of the element 212 (4). "Indicates the number of pixels provided for the extension. In this case, two elements (6, 21) located on the right side of the element 212 in the destination register and on the left side of the element 212 in the source register 1 are symmetrical about the element 212. Are located in This is indicated by 213.
【００３０】本実施の形態では、ソースレジスタ及びデ
スティネーションレジスタに格納された要素の順を０，
１，２，３とし、この順序はメモリアドレスの小さい順
としている。従って、本実施の形態における対称並べ替
え命令は、メモリアドレスの上位或は下位方向にデータ
を拡張するのに等しい。しかし、本発明はこれに限定さ
れず、これらレジスタに格納された要素の順をメモリア
ドレスの大きい順としてもよく、この場合には、データ
のシフト方向を逆にして演算を行い、逆順に保存するこ
とで同様の結果を得ることができる。In this embodiment, the order of the elements stored in the source register and the destination register is 0,
1, 2, 3, and the order is ascending in memory address. Therefore, the symmetric rearrangement instruction in the present embodiment is equivalent to expanding data in the upper or lower direction of the memory address. However, the present invention is not limited to this, and the order of the elements stored in these registers may be the order of the larger memory addresses. In this case, the operation is performed with the data shift direction reversed, and the data is stored in the reverse order. By doing so, a similar result can be obtained.
【００３１】図２は、本発明の実施の形態に係る左対称
並べ替え演算部１０８のハードウェア構成を示すブロッ
ク図である。この左対称並べ替え演算部１０８による動
作を図１１の場合を例に説明する。FIG. 2 is a block diagram showing a hardware configuration of left symmetric rearrangement operation section 108 according to the embodiment of the present invention. The operation of the left symmetric rearrangement operation unit 108 will be described by taking the case of FIG. 11 as an example.
【００３２】最下位要素の取り出し部２０１は、ソース
レジスタ２の最下位要素、即ち、拡張する要素数（左端
の画素の左側に付与するデータ数）を取り出す。また、
各要素の取り出し部２０２は、ソースレジスタ１の各要
素を取り出す。ソースデータ１から取り出された各要素
は、最下位要素の取り出し部２０１の出力に応じて出力
選択部２０３によって、その要素の配列順序が変えられ
る。演算データ生成部２０４では、出力選択部２０３か
ら出力されたデータを並べてデスティネーションレジス
タへ代入するためのデータ作成を行う。The least significant element extracting section 201 extracts the least significant element of the source register 2, that is, the number of elements to be expanded (the number of data to be added to the left side of the leftmost pixel). Also,
The element extracting unit 202 extracts each element of the source register 1. For each element extracted from the source data 1, the arrangement order of the elements is changed by the output selection unit 203 according to the output of the extraction unit 201 of the lowest element. The operation data generation unit 204 creates data for arranging the data output from the output selection unit 203 and assigning the data to the destination register.
【００３３】図１１を参照して説明すると、最下位要素
の取り出し部２０１からは“２”が出力されると、各出
力選択部２０３は、この“２”に従って、入力０，１，
２，３の内、入力２に入力されたデータを選択して出力
する。各要素の取り出し部２０２の出力は、０，１，
２，３の順に“１２，６，２１，４”であるため、尤も
左の出力選択部２０３からは“２１”が、その右隣の出
力選択部２０３からは“６”が、その右隣の出力選択部
２０３からは“１２”が、そして右端の出力選択部２０
３からは“６”が、それぞれ出力される。これにより演
算データ生成部２０４の出力は、図１１のデスティネー
ションデータのようになる。Referring to FIG. 11, when "2" is output from the lowest element extracting unit 201, each output selecting unit 203 determines the input 0, 1, 1 according to this "2".
The data input to the input 2 is selected and output from the inputs 2 and 3. The output of the extraction unit 202 for each element is 0, 1,
Since “12,6,21,4” in the order of 2,3, “21” is likely to be output from the left output selection unit 203, “6” is output from the output selection unit 203 on the right, and “6” is output on the right. "12" is output from the output selection unit 203 of the
"6" is output from 3 respectively. As a result, the output of the operation data generation unit 204 becomes like the destination data of FIG.
【００３４】以上のようにして、左対称並べ替え部１０
８をハードウェアで構成することができる。尚、右対称
並べ替え演算部１０９に付いても同様にして実現するこ
とができる。As described above, the left symmetric rearrangement section 10
8 can be configured by hardware. It should be noted that the same can be realized for the right symmetric rearrangement operation unit 109.
【００３５】次に、前述の図１の構成における処理をプ
ログラムで実現する場合で説明する。Next, a description will be given of a case where the processing in the configuration of FIG. 1 is realized by a program.
【００３６】図３及び図４は、本実施の形態に係る命令
デコーダ１０２，対称並べ替え部１０８，１０９におけ
る処理を示すフローチャートである。尚、この処理は不
図示の制御部のＣＰＵにより実行され、この制御部はこ
の処理を実行するプログラムを記憶するメモリ、更には
そのＣＰＵにより実行される制御処理の際に各種データ
を一時的に保持するＲＡＭ等を備えている。FIGS. 3 and 4 are flowcharts showing processing in the instruction decoder 102 and the symmetric rearranging units 108 and 109 according to the present embodiment. This process is executed by a CPU of a control unit (not shown). The control unit temporarily stores various data in a memory for storing a program for executing the process, and further, in a control process executed by the CPU. It has a RAM and the like for holding.
【００３７】図において、まずステップＳ１で、記憶部
から読み込まれた命令をデコードし左対称並べ替え命令
かどうかを判定し、左対称並べ替え命令でなければステ
ップＳ１０に進む。左対称並べ替え命令であればステッ
プＳ２に進み、ソースレジスタ２の最も右側の要素（最
下位の要素）を取り出して、その値を上述のＲＡＭに設
定された変数Ｓへ代入する。次にステップＳ３〜Ｓ９で
は、その変数Ｓの値に応じて、ソースレジスタ１の各要
素の配列を決定する。In the figure, first, in step S1, the instruction read from the storage unit is decoded to determine whether it is a left symmetric rearrangement instruction, and if not, the process proceeds to step S10. If the instruction is a left symmetric rearrangement instruction, the process proceeds to step S2, where the rightmost element (lowest element) of the source register 2 is extracted, and its value is substituted for the variable S set in the RAM. Next, in steps S3 to S9, the arrangement of each element of the source register 1 is determined according to the value of the variable S.
【００３８】即ち、Ｓ＝０の場合はステップＳ３からス
テップＳ４に進み、ソースレジスタ１の内容「ＡＢＣ
Ｄ」の配列を変更することなくそのまま出力する。Ｓ＝
１の場合はステップＳ５からステップＳ６に進み、この
場合には最左端の要素（画素）の左側に１つの要素（画
素）を追加する指示であるため、最左端の要素（画素
Ａ）の左側に、要素Ａを中心として左右対称となるよう
に要素（Ｂ）を付与した配列「ＢＡＢＣ」が得られる。
またＳ＝２の場合はステップＳ７からステップＳ８に進
み、この場合には最左端の要素（画素）の左側に２つの
要素（画素）を追加する指示であるため、最左端の要素
（画素Ａ）の左側に、要素Ａを中心として左右対称とな
るように２つの要素（Ｃ，Ｂ）を付与した配列「ＣＢＡ
Ｂ」が得られる。また更に、Ｓ＝３の場合はステップＳ
７からステップＳ９に進み、この場合には最左端の要素
（画素）の左側に３つの要素（画素）を追加する指示で
あるため、最左端の要素（画素Ａ）の左側に、要素Ａを
中心として左右対称となるように３つの要素（Ｄ，Ｃ，
Ｂ）を付与した配列「ＤＣＢＡ」が得られる。That is, if S = 0, the process proceeds from step S3 to step S4, where the contents of the source register 1 "ABC
D "without changing the arrangement. S =
In the case of 1, the process proceeds from step S5 to step S6. In this case, since the instruction is to add one element (pixel) to the left of the leftmost element (pixel), the left of the leftmost element (pixel A) Then, an array "BABC" to which the element (B) is added so as to be symmetrical about the element A is obtained.
If S = 2, the process proceeds from step S7 to step S8. In this case, since the instruction is to add two elements (pixels) to the left of the leftmost element (pixel), the leftmost element (pixel A) is added. ), An array “CBA” to which two elements (C, B) are added so as to be symmetrical about the element A
B "is obtained. Furthermore, if S = 3, step S
7, the process proceeds to step S9. In this case, since the instruction is to add three elements (pixels) to the left of the leftmost element (pixel), the element A is added to the left of the leftmost element (pixel A). The three elements (D, C,
The sequence "DCBA" to which B) is added is obtained.
【００３９】またステップＳ１０で、右対称並べ替え命
令かどうかを判別し、そうであればステップＳ１１に進
み、右対称並べ替え処理を実行する。この処理は図４の
フローチャートを参照して詳しく後述する。またステッ
プＳ１０で右対称並べ替え命令でない場合にはステップ
Ｓ１２に進み、その命令に対応した処理を実行して、こ
の処理を終了する。In step S10, it is determined whether or not the instruction is a right symmetric rearrangement instruction. If so, the flow advances to step S11 to execute right symmetric rearrangement processing. This processing will be described later in detail with reference to the flowchart of FIG. If it is determined in step S10 that the instruction is not a right symmetric rearrangement instruction, the process proceeds to step S12, where processing corresponding to the instruction is executed, and this processing ends.
【００４０】まずステップＳ２１で、ソースレジスタ２
の最も右側の要素（最下位の要素）を取り出して、その
値を上述のＲＡＭに設定された変数Ｓへ代入する。次に
ステップＳ２２〜Ｓ２８では、その変数Ｓの値に応じ
て、ソースレジスタ１の各要素の配列を決定する。First, in step S21, the source register 2
Is taken out and the value is substituted for the variable S set in the RAM. Next, in steps S22 to S28, the arrangement of each element of the source register 1 is determined according to the value of the variable S.
【００４１】即ち、Ｓ＝０の場合はステップＳ２２から
ステップＳ２３に進み、ソースレジスタ１の内容の配列
「ＡＢＣＤ」を変更することなくそのまま出力する。Ｓ
＝１の場合はステップＳ２４からステップＳ２５に進
み、この場合には最右端の要素Ｄ（画素）の右側に１つ
の要素（画素）を追加する指示であるため、最右端の要
素（画素Ｄ）の右側に、要素Ｄを中心として左右対称と
なるように要素（Ｃ）を付与した配列「ＢＣＤＣ」が得
られる。またＳ＝２の場合はステップＳ２６からステッ
プＳ２７に進み、この場合には最右端の要素（画素）の
右側に２つの要素（画素）を追加する指示であるため、
最右端の要素（画素Ｄ）の左側に、要素Ｄを中心として
左右対称となるように２つの要素（Ｃ，Ｂ）を付与した
配列「ＣＤＣＢ」が得られる。また更に、Ｓ＝３の場合
はステップＳ２６からステップＳ２８に進み、この場合
には最右端の要素（画素）の右側に３つの要素（画素）
を追加する指示であるため、最右端の要素（画素Ｄ）の
右側に、要素Ｄを中心として左右対称となるように３つ
の要素（Ｃ，Ｂ，Ａ）を付与した配列「ＤＣＢＡ」が得
られる。That is, in the case of S = 0, the process proceeds from step S22 to step S23, in which the output of the array "ABCD" of the contents of the source register 1 is output without change. S
If = 1, the process proceeds from step S24 to step S25. In this case, since the instruction is to add one element (pixel) to the right of the rightmost element D (pixel), the rightmost element (pixel D) An array "BCDC" to which the element (C) is added so as to be symmetrical with respect to the element D on the right side is obtained. If S = 2, the process proceeds from step S26 to step S27. In this case, the instruction is to add two elements (pixels) to the right of the rightmost element (pixel).
On the left side of the rightmost element (pixel D), there is obtained an array “CDCB” in which two elements (C, B) are provided so as to be symmetrical about the element D. Further, if S = 3, the process proceeds from step S26 to step S28. In this case, three elements (pixels) are located on the right side of the rightmost element (pixel).
Therefore, an array “DCBA” is obtained in which three elements (C, B, A) are provided on the right side of the rightmost element (pixel D) so as to be symmetric about the element D on the right side. Can be
【００４２】以上説明したように本実施の形態のＳＩＭ
Ｄ型の情報処理装置によれば、一方のソースレジスタの
内容に応じて、他方のソースレジスタの内容の左右いず
れかの端部に、その端部の要素を中心として左右対称と
なるように要素を追加することができる。As described above, the SIM of the present embodiment
According to the D-type information processing device, an element is arranged so as to be symmetrical with respect to the left or right end of the content of the other source register in accordance with the content of one source register, with the element at that end being the center. Can be added.
【００４３】尚、上記実施の形態では、一方のソースレ
ジスタの要素を他方のレジスタに格納されている数値に
応じて並び替えるように説明したが本発明はこれに限定
されるものでなく、あるレジスタに格納されている要素
を、命令に含まれる即値に応じて変更するようにしても
よい。In the above embodiment, the elements of one source register are rearranged according to the numerical values stored in the other register. However, the present invention is not limited to this. The element stored in the register may be changed according to the immediate value included in the instruction.
【００４４】なお本発明は、複数の機器（例えばホスト
コンピュータ、インターフェース機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。Even if the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), a device including one device (for example, a copying machine, a facsimile machine, etc.) ) May be applied.
【００４５】また本発明の目的は、前述した実施形態の
機能を実現するソフトウェアのプログラムコードを記録
した記憶媒体（または記録媒体）を、システムあるいは
装置に供給し、そのシステムあるいは装置のコンピュー
タ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプ
ログラムコードを読み出し実行することによっても達成
される。この場合、記憶媒体から読み出されたプログラ
ムコード自体が前述した実施形態の機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。また、コンピュータが読み
出したプログラムコードを実行することにより、前述し
た実施形態の機能が実現されるだけでなく、そのプログ
ラムコードの指示に基づき、コンピュータ上で稼働して
いるオペレーティングシステム（ＯＳ）などが実際の処
理の一部または全部を行い、その処理によって前述した
実施形態の機能が実現される場合も含まれる。Another object of the present invention is to provide a storage medium (or a recording medium) in which a program code of software for realizing the functions of the above-described embodiments is recorded to a system or an apparatus, and a computer (or a computer) of the system or the apparatus. This is also achieved by a CPU or an MPU) reading and executing the program code stored in the storage medium. In this case, the program code itself read from the storage medium implements the functions of the above-described embodiment, and the storage medium storing the program code constitutes the present invention. When the computer executes the readout program codes, not only the functions of the above-described embodiments are realized, but also an operating system (OS) running on the computer based on the instructions of the program codes. This also includes a case where some or all of the actual processing is performed and the functions of the above-described embodiments are realized by the processing.
【００４６】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるＣＰＵなどが実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれる。Further, after the program code read from the storage medium is written into the memory provided in the function expansion card inserted into the computer or the function expansion unit connected to the computer, the program code is read based on the instruction of the program code. , The CPU provided in the function expansion card or the function expansion unit performs part or all of the actual processing,
The case where the function of the above-described embodiment is realized by the processing is also included.
【００４７】以上説明したように本実施の形態によれ
ば、画像情報の符号化時などの離散ウェーブレット変換
に際して、画像情報の端部に容易に画素データを追加で
きるので、フィルタ計算などの計算時間を短縮できると
いう効果がある。As described above, according to the present embodiment, pixel data can be easily added to the end of image information at the time of discrete wavelet transform such as at the time of encoding image information. There is an effect that can be shortened.
【００４８】[0048]
【発明の効果】以上説明したように本発明によれば、ｎ
個の要素の左右に要素を付与する拡張処理を効率良く実
行できるという効果がある。As described above, according to the present invention, n
There is an effect that the extension processing of adding elements to the left and right of the individual elements can be executed efficiently.
【図１】本発明の実施の形態に係るＳＩＭＤ型情報処理
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a SIMD type information processing apparatus according to an embodiment of the present invention.
【図２】本発明の実施の形態に係る左対称並べ替え演算
部のハードウェア構成を示すブロック図である。FIG. 2 is a block diagram illustrating a hardware configuration of a left symmetric rearrangement operation unit according to the embodiment of the present invention.
【図３】本発明の実施の形態に係る左対称並べ替え処理
をプログラムで実現する場合のマイクロプログラムの処
理を示すフローチャートである。FIG. 3 is a flowchart showing processing of a microprogram when the left symmetric rearrangement processing according to the embodiment of the present invention is realized by a program.
【図４】本発明の実施の形態に係る右対称並べ替え処理
をプログラムで実現する場合のマイクロプログラムの処
理を示すフローチャートである。FIG. 4 is a flowchart showing a microprogram process when the right symmetric rearrangement process according to the embodiment of the present invention is realized by a program;
【図５】画像データに対する離散ウェーブレット変換処
理を説明する図である。FIG. 5 is a diagram illustrating a discrete wavelet transform process on image data.
【図６】画像データの端部に対称的にデータを付与して
画像領域を拡張する方法を説明する図である。FIG. 6 is a diagram illustrating a method of expanding an image area by symmetrically adding data to an end of image data.
【図７】ＳＩＭＤ型の情報処理装置における二つのレジ
スタの各要素間での演算例を示す概念図である。FIG. 7 is a conceptual diagram showing an example of calculation between elements of two registers in a SIMD type information processing device.
【図８】ＳＩＭＤ型の情報処理装置におけるレジスタの
全要素ともう一方のレジスタの最下位もしくは最上位の
要素との演算例を示す概念図である。FIG. 8 is a conceptual diagram showing an example of calculation of all elements of a register and the lowest or highest element of another register in a SIMD type information processing device.
【図９】ＳＩＭＤ型の情報処理装置におけるレジスタの
全要素と命令に埋め込まれた即値との演算例を示す概念
図である。FIG. 9 is a conceptual diagram showing an operation example of all elements of a register and an immediate value embedded in an instruction in a SIMD type information processing apparatus.
【図１０】ソースレジスタ１の要素をソースレジスタ２
の内容に応じて並び替えるＰＥＲＭＵＴＥ命令の演算結
果例を示す概念図である。FIG. 10 shows the elements of source register 1 as source register 2
FIG. 10 is a conceptual diagram showing an example of a calculation result of a PERMUTE instruction that rearranges according to the content of the instruction.
【図１１】左対称並べ替え命令によって、ソースレジス
タ１の要素をソースレジスタ２の内容に応じて演算した
結果例を示す概念図である。FIG. 11 is a conceptual diagram showing an example of a result obtained by calculating an element of a source register 1 according to the contents of a source register 2 by a left symmetric rearrangement instruction;
【図１２】右対称並べ替え命令によって、ソースレジス
タ１の要素をソースレジスタ２の内容に応じて演算した
結果例を示す概念図である。FIG. 12 is a conceptual diagram showing an example of a result obtained by calculating an element of a source register 1 according to the contents of a source register 2 by a right symmetric rearrangement instruction;
フロントページの続き Ｆターム(参考） 5B033 AA03 BE00 5B056 AA05 BB11 HH03 5C059 KK11 MA00 MA24 SS20 SS26 UA02 UA38 5J064 AA02 BA16 BC01 BC02 BC04 BC12 BD04 BD07 Continued on the front page F term (reference) 5B033 AA03 BE00 5B056 AA05 BB11 HH03 5C059 KK11 MA00 MA24 SS20 SS26 UA02 UA38 5J064 AA02 BA16 BC01 BC02 BC04 BC12 BD04 BD07
Claims (13)
し、一つの演算命令で前記ｎ個の要素に対してそれぞれ
演算を行う情報処理装置であって、 前記ｎ個の要素の内の左端に要素を付与する第１命令
か、或は右端に要素を付与する第２命令かを判断する判
断手段と、 前記判断手段により前記第１命令或は第２命令と判断さ
れると前記第１或は第２命令に応じて、前記ｎ個の要素
の内の左端或は右端の要素を中心として左右対称となる
ように、前記左端或は右端の要素に要素を付与する付与
手段と、を有することを特徴とする情報処理装置。1. An information processing apparatus that holds n elements of m bits each and performs an operation on each of the n elements with one operation instruction, wherein the left end of the n elements is Determining means for determining whether the instruction is a first instruction to add an element or a second instruction to add an element to the right end; and if the determination means determines that the instruction is the first instruction or the second instruction, the first instruction Or an assigning means for assigning an element to the leftmost or rightmost element so as to be symmetrical about the leftmost or rightmost element of the n elements in response to the second instruction. An information processing apparatus, comprising:
る要素数を指示する指示手段を更に有することを特徴と
する請求項１に記載の情報処理装置。2. The information processing apparatus according to claim 1, further comprising an instruction unit configured to specify the number of elements to be added in the first or second command.
に前記要素数に応じた数の要素を付与する命令であり、 前記付与手段は、前記第１の命令であると判断すると、
前記ｎ個の要素の左端の要素を中心として左右対称とな
るように、前記左端の要素の左側に前記要素数分の要素
を付与することを特徴とする請求項２に記載の情報処理
装置。3. The first command is a command for adding a number of elements corresponding to the number of elements to the left of the n elements, and the adding unit determines that the first command is the first command. ,
The information processing apparatus according to claim 2, wherein the number of elements equal to the number of elements is added to the left of the leftmost element so as to be symmetric about the leftmost element of the n elements.
に前記要素数に応じた数の要素を付与する命令であり、 前記付与手段は、前記第２の命令であると判断すると、
前記ｎ個の要素の右端の要素を中心として左右対称とな
るように、前記右端の要素の右側に前記要素数分の要素
を付与することを特徴とする請求項２に記載の情報処理
装置。4. The second command is a command for adding a number of elements corresponding to the number of elements to the right of the n elements, and the providing unit determines that the second command is the second command. ,
3. The information processing apparatus according to claim 2, wherein the number of elements equal to the number of elements is added to the right of the rightmost element so as to be symmetrical about the rightmost element of the n elements.
ぞれ別のレジスタに格納されていることを特徴とする請
求項２乃至４のいずれか１項に記載の情報処理装置。5. The information processing apparatus according to claim 2, wherein the number of elements and the n elements are stored in different registers.
値により指示されることを特徴とする請求項２乃至５の
いずれか１項に記載の情報処理装置。6. The information processing apparatus according to claim 2, wherein the number of elements is indicated by an immediate value of the first or second instruction.
し、一つの演算命令で前記ｎ個の要素に対してそれぞれ
演算を行う情報処理装置における情報処理方法であっ
て、 前記ｎ個の要素の内の左端に要素を付与する第１命令
か、或は右端に要素を付与する第２命令かを判断する判
断工程と、 前記判断工程で前記第１命令或は第２命令と判断される
と前記第１或は第２命令に応じて、前記ｎ個の要素の内
の左端或は右端の要素を中心として左右対称となるよう
に、前記左端或は右端の要素に要素を付与する付与工程
と、を有することを特徴とする情報処理方法。7. An information processing method in an information processing device, each holding n elements of m bits, and performing an operation on each of the n elements with one operation instruction, wherein the n elements A determination step of determining whether it is a first instruction to add an element to the left end or a second instruction to add an element to the right end, and determining the first instruction or the second instruction in the determination step And assigning an element to the leftmost or rightmost element in accordance with the first or second instruction so as to be symmetrical about the leftmost or rightmost element of the n elements. And an information processing method.
る要素数を指示する指示工程を更に有することを特徴と
する請求項７に記載の情報処理方法。8. The information processing method according to claim 7, further comprising an instruction step of instructing the number of elements to be given in the first or second instruction.
に前記要素数に応じた数の要素を付与する命令であり、 前記付与工程では前記第１の命令であると判断すると、
前記ｎ個の要素の左端の要素を中心として左右対称とな
るように、前記左端の要素の左側に前記要素数分の要素
を付与することを特徴とする請求項８に記載の情報処理
方法。9. The first command is a command for adding a number of elements corresponding to the number of elements to the left of the n elements, and in the providing step, when it is determined that the first command is the first command,
9. The information processing method according to claim 8, wherein as many elements as the number of elements are provided on the left side of the leftmost element so as to be symmetrical about the leftmost element of the n elements.
側に前記要素数に応じた数の要素を付与する命令であ
り、 前記付与工程では前記第２の命令であると判断すると、
前記ｎ個の要素の右端の要素を中心として左右対称とな
るように、前記右端の要素の右側に前記要素数分の要素
を付与することを特徴とする請求項８に記載の情報処理
方法。10. The second command is a command for adding a number of elements corresponding to the number of elements to the right of the n elements. In the assigning step, when the second command is determined to be the second command,
9. The information processing method according to claim 8, wherein as many elements as the number of elements are provided on the right side of the rightmost element so as to be symmetric with respect to the rightmost element of the n elements.
ぞれ別のレジスタに格納されていることを特徴とする請
求項８乃至１０のいずれか１項に記載の情報処理方法。11. The information processing method according to claim 8, wherein the number of elements and the n elements are stored in different registers.
即値により指示されることを特徴とする請求項８乃至１
１のいずれか１項に記載の情報処理方法。12. The apparatus according to claim 8, wherein the number of elements is indicated by an immediate value of the first or second instruction.
2. The information processing method according to claim 1.
載の情報処理方法を実行するプログラムを記憶したこと
を特徴とするコンピュータにより読取り可能な記憶媒
体。13. A computer-readable storage medium storing a program for executing the information processing method according to claim 7. Description:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160608A JP2001344099A (en) | 2000-05-30 | 2000-05-30 | Information processor and information processing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344099A true JP2001344099A (en) | 2001-12-14 |
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ID=18664773
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160608A Withdrawn JP2001344099A (en) | 2000-05-30 | 2000-05-30 | Information processor and information processing method for the same |
Country Status (1)
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|---|---|
| JP (1) | JP2001344099A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8051122B2 (en) | 2006-10-27 | 2011-11-01 | Kabushiki Kaisha Toshiba | SIMD arithmetic device capable of high-speed computing |
-
2000
- 2000-05-30 JP JP2000160608A patent/JP2001344099A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8051122B2 (en) | 2006-10-27 | 2011-11-01 | Kabushiki Kaisha Toshiba | SIMD arithmetic device capable of high-speed computing |
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