JP2001338873A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴと言う）で構成された回路を有する半導
体装置の作製方法に関する。例えば、液晶表示装置に代
表される電気光学装置、及び電気光学装置を部品として
搭載した電気機器の構成に関する。なお、本明細書中に
おいて半導体装置とは、半導体特性を利用することで機
能しうる装置全般を指し、上記電気光学装置及び電気機
器もその範疇にあるとする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a circuit composed of thin film transistors (hereinafter, referred to as TFTs). For example, the present invention relates to an electro-optical device represented by a liquid crystal display device and a configuration of an electric device including the electro-optical device as a component. Note that in this specification, a semiconductor device generally means a device that can function by utilizing semiconductor characteristics, and the above-described electro-optical device and electric device are also included in the category.
【０００２】[0002]
【従来の技術】近年、ガラス等の絶縁基板上に形成され
た非晶質半導体膜に対し、レーザアニールを施して、結
晶化させたり、結晶性を向上させる技術が広く研究され
ている。上記非晶質半導体膜には珪素がよく用いられ
る。2. Description of the Related Art In recent years, techniques for crystallizing and improving crystallinity by subjecting an amorphous semiconductor film formed on an insulating substrate such as glass to laser annealing have been widely studied. Silicon is often used for the amorphous semiconductor film.
【０００３】ガラス基板は、従来よく使用されてきた石
英基板と比較し、安価で加工性に富んでおり、大面積基
板を容易に作製できる利点を持っている。これが上記研
究の行われる理由である。また、結晶化に好んでレーザ
が使用されるのは、ガラス基板の融点が低いからであ
る。レーザは基板の温度を余り上昇させずに、非晶質半
導体膜のみ高いエネルギーを与えることが出来る。The glass substrate is inexpensive, has good processability, and has an advantage that a large-area substrate can be easily manufactured, as compared with a quartz substrate which has been often used in the past. This is the reason for the above research. A laser is preferably used for crystallization because the melting point of the glass substrate is low. The laser can apply high energy only to the amorphous semiconductor film without increasing the temperature of the substrate so much.
【０００４】結晶質半導体は多くの結晶粒から出来てい
るため、多結晶半導体膜とも呼ばれる。レーザアニール
を施して形成された結晶質半導体膜は、高い移動度を有
するため、この結晶質半導体膜を用いて薄膜トランジス
タ（ＴＦＴ）を形成し、例えば、１枚のガラス基板上
に、画素駆動用と駆動回路用のＴＦＴを作製する、モノ
リシック型の液晶電気光学装置等に盛んに利用されてい
る。[0004] Since a crystalline semiconductor is made of many crystal grains, it is also called a polycrystalline semiconductor film. Since a crystalline semiconductor film formed by performing laser annealing has high mobility, a thin film transistor (TFT) is formed using the crystalline semiconductor film, and, for example, a pixel driving film is formed over one glass substrate. And a TFT for a driving circuit, which is widely used in a monolithic liquid crystal electro-optical device and the like.
【０００５】また、出力の大きい、エキシマレーザ等の
パルスレーザのレーザビームを、被照射面に於いて、数
ｃｍ角の四角いスポットや、長さ１０ｃｍ以上の線状と
なるように光学系にて加工し、レーザビームを走査させ
て(あるいはレーザビームの照射位置を被照射面に対し
相対的に移動させて)、レーザアニールを行う方法が量
産性が高く工業的に優れているため、好んで使用されて
いる。Further, a laser beam of a pulse laser such as an excimer laser having a large output is applied by an optical system so as to form a square spot of several cm square or a linear shape having a length of 10 cm or more on the irradiated surface. The method of processing and scanning with a laser beam (or moving the irradiation position of the laser beam relative to the irradiated surface) and performing laser annealing is preferable because mass productivity is high and industrially excellent. It is used.
【０００６】特に、線状ビームを用いると、前後左右の
走査が必要なスポット状のレーザビームを用いた場合と
は異なり、線状ビームの線方向に直角な方向だけの走査
で被照射面全体にレーザ照射を行うことができるため、
量産性が高い。線方向に直角な方向に走査するのは、そ
れが最も効率の良い走査方向であるからである。この高
い量産性により、現在レーザアニールにはパルス発振エ
キシマレーザビームを適当な光学系で加工した線状ビー
ムを使用することが主流になりつつある。In particular, when a linear beam is used, unlike the case of using a spot-shaped laser beam that needs to be scanned back and forth, right and left, the entire irradiated surface is scanned only in a direction perpendicular to the linear direction of the linear beam. Laser irradiation can be performed on
High mass productivity. Scanning is performed in a direction perpendicular to the line direction because it is the most efficient scanning direction. Due to this high mass productivity, the use of a linear beam obtained by processing a pulsed excimer laser beam with an appropriate optical system is becoming mainstream for laser annealing.
【０００７】図１に、照射面においてレーザビームの形
状を線状に加工するための光学系の構成の例を示す。こ
の構成は極めて一般的なものであり、あらゆる前記光学
系は図１の構成に準じている。この構成は、照射面にお
けるレーザビームの形状を線状に変換するだけでなく、
同時に、照射面に於けるレーザビームのエネルギー均質
化を果たすものである。一般にビームのエネルギーの均
質化を行う光学系を、ビームホモジナイザと呼ぶ。FIG. 1 shows an example of the configuration of an optical system for processing a laser beam into a linear shape on an irradiation surface. This configuration is very general, and all the optical systems conform to the configuration of FIG. This configuration not only converts the shape of the laser beam on the irradiation surface to a linear shape,
At the same time, the energy of the laser beam on the irradiation surface is homogenized. In general, an optical system that homogenizes beam energy is called a beam homogenizer.
【０００８】紫外光であるエキシマレーザを光源に使用
するならば、上記光学系の母材は例えば全て石英とする
と良い。なぜならば、高い透過率が得られるからであ
る。また、コーティングは、使用するエキシマレーザの
波長に対する透過率が９９％以上得られるものを使用す
ると良い。If an excimer laser, which is ultraviolet light, is used as the light source, the base material of the optical system is preferably made of, for example, quartz. This is because a high transmittance can be obtained. Further, it is preferable to use a coating capable of obtaining a transmittance of 99% or more for the wavelength of the excimer laser to be used.
【０００９】まず、図１の側面図について説明する。レ
ーザ発振器１０１から出たレーザビームは、シリンドリ
カルアレイレンズ１０２ａと１０２ｂにより、レーザビ
ームの進行方向に対し直角方向に分割される。前記方向
を本明細書中では、縦方向と呼ぶことにする。前記縦方
向は、光学系の途中でミラーが入ったとき、前記ミラー
が曲げた光の方向に曲がるものとする。この構成では、
４分割となっている。これらの分割されたレーザビーム
は、シリンドリカルアレイレンズ１０４により、いった
ん１つのレーザビームにまとめられる。ミラー１０７で
反射され、その後、ダブレットシリンドリカルレンズ１
０８により、照射面１０９にて再び１つのレーザビーム
に集光される。ダブレットシリンドリカルレンズとは、
２枚のシリンドリカルレンズで構成されているレンズの
ことを言う。これにより、線状ビームの短尺方向のエネ
ルギー均質化と短尺方向の長さが決定される。First, a side view of FIG. 1 will be described. The laser beam emitted from the laser oscillator 101 is split by the cylindrical array lenses 102a and 102b in a direction perpendicular to the direction of travel of the laser beam. The direction will be referred to as a vertical direction in this specification. The vertical direction bends in the direction of the light bent by the mirror when the mirror enters in the middle of the optical system. In this configuration,
It is divided into four. These split laser beams are once combined into one laser beam by the cylindrical array lens 104. After being reflected by the mirror 107, the doublet cylindrical lens 1
By 08, the laser beam is again focused on the irradiation surface 109 into one laser beam. What is a doublet cylindrical lens?
A lens composed of two cylindrical lenses. Thereby, the energy homogenization in the short direction of the linear beam and the length in the short direction are determined.
【００１０】次に上面図について説明する。レーザ発振
器１０１から出たレーザビームは、シリンドリカルアレ
イレンズ１０３により、レーザビームの進行方向に対し
て直角方向で、かつ、縦方向に対して直角方向に分割さ
れる。該方向を本明細書中では、横方向と呼ぶことにす
る。前記横方向は、光学系の途中でミラーが入ったと
き、前記ミラーが曲げた光の方向に曲がるものとする。
この構成では、７分割となっている。その後、シリンド
リカルレンズ１０４にて、レーザビームは照射面１０９
にて１つに合成される。これにより、線状ビームの長尺
方向のエネルギーの均質化と長さが決定される。Next, a top view will be described. The laser beam emitted from the laser oscillator 101 is divided by the cylindrical array lens 103 in a direction perpendicular to the traveling direction of the laser beam and in a direction perpendicular to the longitudinal direction. This direction is referred to herein as the lateral direction. In the lateral direction, when a mirror enters in the middle of the optical system, the mirror bends in the direction of the light bent by the mirror.
In this configuration, there are seven divisions. Thereafter, the laser beam is irradiated on the irradiation surface 109 by the cylindrical lens 104.
Are combined into one. This determines the energy homogenization and length of the linear beam in the longitudinal direction.
【００１１】上記の諸レンズは、エキシマレーザに対応
するための合成石英製である。また、エキシマレーザを
良く透過するように表面にコーティングを施している。
これにより、レンズ１つのエキシマレーザの透過率は９
９％以上になった。The above-mentioned lenses are made of synthetic quartz for use in an excimer laser. The surface is coated so as to transmit the excimer laser well.
Thereby, the transmittance of the excimer laser of one lens is 9
9% or more.
【００１２】上記の構成で加工された線状ビームをその
レーザビームの短尺方向に徐々にずらしながら重ねて照
射することにより、非晶質半導体全面に対し、レーザア
ニールを施して、結晶化させたり、結晶性を向上させる
ことが出来る。By irradiating the linear beam processed in the above-described manner with overlapping while gradually shifting the laser beam in the short direction of the laser beam, the entire surface of the amorphous semiconductor is subjected to laser annealing to be crystallized. And the crystallinity can be improved.
【００１３】次に、照射対象となる半導体膜の典型的な
作製方法を示す。まず基板として、厚さ０．７ｍｍ、５
インチ角のコーニング１７３７基板を用意した。基板に
プラズマＣＶＤ装置を用いて、厚さ２００ｎｍのＳｉＯ
2膜（酸化珪素膜）を成膜し、ＳｉＯ2膜表面に厚さ５０
ｎｍの非晶質珪素膜（以下ａ―Ｓｉ膜と表記する）を成
膜した。そして基板を、窒素気体、温度５００度の雰囲
気に１時間さらして、膜中の水素濃度を減らした。これ
により、膜の耐レーザ性が著しく向上した。Next, a typical manufacturing method of a semiconductor film to be irradiated will be described. First, as a substrate, a thickness of 0.7 mm, 5
An inch square Corning 1737 substrate was prepared. Using a plasma CVD device for the substrate, a 200 nm thick SiO
2 film (silicon oxide film) is deposited, a thickness of 50 to the SiO 2 film surface
An amorphous silicon film (hereinafter referred to as a-Si film) having a thickness of nm was formed. Then, the substrate was exposed to an atmosphere of nitrogen gas and a temperature of 500 ° C. for one hour to reduce the hydrogen concentration in the film. This significantly improved the laser resistance of the film.
【００１４】レーザ装置はラムダ社のＸｅＣｌエキシマ
レーザ（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０
８を使用した。このレーザ装置はパルス発振レーザを発
し、５００ｍＪ／パルスのエネルギーを出す能力を持っ
ている。レーザビームのサイズは、レーザビームの出口
で１０ｍｍ×３０ｍｍ（共にビームプロファイルに於け
る半値幅）である。レーザビームの出口は本明細書中で
は、レーザ照射装置からレーザビームが出た直後に於け
る、レーザビームの進行方向に垂直な平面である。The laser device is a Lambda XeCl excimer laser (wavelength 308 nm, pulse width 30 ns) L330.
8 was used. This laser device has a capability of emitting a pulsed laser and emitting energy of 500 mJ / pulse. The size of the laser beam is 10 mm × 30 mm (both are half widths in the beam profile) at the exit of the laser beam. In this specification, the exit of the laser beam is a plane perpendicular to the traveling direction of the laser beam immediately after the laser beam is emitted from the laser irradiation device.
【００１５】エキシマレーザの発生するレーザビームの
形状は一般的に長方形状であり、アスペクト比で表現す
ると、３〜５位の範囲に入る。レーザビームの強度は、
レーザビームの中央ほど強いガウシアンの分布を示す。
前記レーザビームのサイズは、図１に示した構成を持つ
光学系により、エネルギー分布の一様な１２５ｍｍ×
０．４ｍｍの線状ビームに変換された。The shape of a laser beam generated by an excimer laser is generally rectangular, and falls within the range of 3 to 5 in terms of aspect ratio. The intensity of the laser beam is
The center of the laser beam shows a strong Gaussian distribution.
The size of the laser beam is 125 mm × uniform in energy distribution by the optical system having the configuration shown in FIG.
It was converted to a 0.4 mm linear beam.
【００１６】図２は前記線状ビームを２パルス照射した
状態を上面から見た様子であり、図２（ａ）〜（ｄ）は
前記線状ビームの重ね合わせのピッチを変えたものであ
る。上述の半導体膜に対しレーザを照射する場合、重ね
合わせのピッチは図２（ａ）で示されるような線状ビー
ムのビーム幅（ビームプロファイルに於ける半値幅）の
１／１０前後が最も適当であった。これにより、結晶性
の膜内に於ける均一性が向上した。上記の例では、前記
半値幅が０．４ｍｍであったので、エキシマレーザのパ
ルス周波数を３０Ｈｚ、走査速度を１．０ｍｍ／ｓと
し、レーザビームを照射した。このとき、レーザビーム
の照射面におけるエネルギー密度は４２０ｍＪ／ｃｍ2
とした。これまで述べた方法は線状ビームを使って半導
体膜を結晶化するために用いられる極めて一般的なもの
である。FIG. 2 is a top view showing a state where the linear beam is irradiated with two pulses, and FIGS. 2A to 2D show the linear beam with different overlapping pitches. . When irradiating a laser beam to the above-mentioned semiconductor film, the superposition pitch is most preferably about 1/10 of the beam width (half-width in the beam profile) of the linear beam as shown in FIG. Met. This improved the uniformity in the crystalline film. In the above example, since the half width was 0.4 mm, the laser beam was irradiated at an excimer laser pulse frequency of 30 Hz and a scanning speed of 1.0 mm / s. At this time, the energy density on the irradiation surface of the laser beam is 420 mJ / cm 2.
And The methods described so far are very common for crystallization of semiconductor films using linear beams.
【００１７】[0017]
【発明が解決しようとする課題】図１のような光学系を
用いてレーザアニールを行う際、レーザビームを照射面
に於ける形状が線状である線状ビームに加工する。図２
（ａ）に示すように、前記線状ビームの重ね合わせのピ
ッチはビーム幅（ビームプロファイルに於ける半値幅）
の１／１０前後としている。When performing laser annealing using an optical system as shown in FIG. 1, a laser beam is processed into a linear beam having a linear shape on an irradiation surface. FIG.
As shown in (a), the pitch of the superposition of the linear beams is the beam width (half-width in the beam profile).
About 1/10.
【００１８】また、図３に示すように、エキシマレーザ
の波長は３０８ｎｍであるから、この波長での吸収係数
は、非晶質珪素膜に対しては１．３８×１０6ｃｍ-1、
多結晶珪素膜に対しては１．５６×１０6ｃｍ-1であ
り、非晶質珪素膜と多結晶珪素膜に対する吸収係数がほ
ぼ同じになっている。As shown in FIG. 3, since the wavelength of the excimer laser is 308 nm, the absorption coefficient at this wavelength is 1.38 × 10 6 cm −1 for an amorphous silicon film.
It is 1.56 × 10 6 cm −1 for the polycrystalline silicon film, and the absorption coefficient for the amorphous silicon film and that for the polycrystalline silicon film are almost the same.
【００１９】以上のことから、エキシマレーザでレーザ
アニールを行った場合、一度結晶化した箇所に対して再
結晶化が何度も行われていることになる。このため、グ
レインサイズのばらつきが生じていた。From the above, when laser annealing is performed with an excimer laser, recrystallization is performed many times on a portion that has been crystallized once. For this reason, variation in grain size has occurred.
【００２０】また、現状では前記線状ビームの長尺方向
の長さは１００ｍｍ程度である。ビームエキスパンダー
を用いて、前記線状ビームの長尺方向を拡げた場合で
も、前記線状ビームの均一性を考慮すると１５０ｍｍ程
度にしかならない。At present, the length of the linear beam in the longitudinal direction is about 100 mm. Even when the linear beam is expanded in the longitudinal direction by using a beam expander, it is only about 150 mm in consideration of the uniformity of the linear beam.
【００２１】一方、用いる基板の大面積化は進んでお
り、例えば３２０ｍｍ×４００ｍｍの基板や円形の８イ
ンチ（直径約２００ｍｍ）の基板等が使用されるように
なっている。このような大面積基板に前記線状ビームを
照射する方法の例を図３に示す。図４および図２６は線
状ビームの長尺方向の長さが１５０ｍｍの線状ビームを
３２０ｍｍ×４００ｍｍの基板に照射する例を示してい
る。図４および図２６の様な照射方法では、基板の中央
部分で前記線状ビームが重なったり（図４（ａ）および
図２６（ａ））、前記基板の中央部分は照射されなかっ
たり（図４（ｂ）および図２６（ｂ））する。前記線状
ビームの長尺方向の両端は前記線状ビームの中央付近と
比べてかなりエネルギー密度が低いため、図４（ｃ）お
よび図２６（ｃ）のように照射した場合でも基板中央部
分は結晶性が悪い。そのため、基板の中央部分を用いて
ＴＦＴを作製し、電気的特性を測定しても、良い特性は
得られなかった。On the other hand, the area of the substrate to be used has been increasing, and for example, a substrate of 320 mm × 400 mm, a circular 8-inch (about 200 mm in diameter) substrate, and the like have been used. FIG. 3 shows an example of a method of irradiating such a large-area substrate with the linear beam. 4 and 26 show an example in which a linear beam having a length of 150 mm in the longitudinal direction of a linear beam is applied to a substrate of 320 mm × 400 mm. In the irradiation method as shown in FIGS. 4 and 26, the linear beams overlap at the central portion of the substrate (FIGS. 4A and 26A), or the central portion of the substrate is not irradiated (FIG. 4A). 4 (b) and FIG. 26 (b)). Since both ends of the linear beam in the longitudinal direction have a considerably lower energy density than the vicinity of the center of the linear beam, even when the irradiation is performed as shown in FIG. 4C and FIG. Poor crystallinity. Therefore, even when a TFT was manufactured using the central portion of the substrate and electrical characteristics were measured, good characteristics were not obtained.
【００２２】本発明では非晶質半導体膜をエキシマレー
ザでレーザアニールした後、更にＹＡＧレーザの第２高
調波でレーザアニールすることで、均一性の良い結晶を
得ることを目的とする。更に、大面積基板にレーザアニ
ールを行う場合、これまで基板の中央部分にはＴＦＴを
作製出来なかったが、前記基板の中央部分も有効に使う
ことが出来る。It is an object of the present invention to obtain a crystal having good uniformity by subjecting an amorphous semiconductor film to laser annealing with an excimer laser and further laser annealing with a second harmonic of a YAG laser. Further, when laser annealing is performed on a large-area substrate, a TFT cannot be manufactured in the central portion of the substrate until now, but the central portion of the substrate can be used effectively.
【００２３】[0023]
【課題を解決するための手段】図３に非晶質珪素膜と多
結晶珪素膜に於ける波長に対する吸収係数を示す。エキ
シマレーザの波長は３０８ｎｍであるから、図３より、
非晶質珪素膜の吸収係数は１．３８×１０6ｃｍ-1、多
結晶珪素膜の吸収係数は１．５６×１０6ｃｍ-1とな
る。一方、ＹＡＧレーザの第２高調波の波長は５３２ｎ
ｍであるから、非晶質珪素膜の吸収係数は９．３１×１
０4ｃｍ-1、多結晶珪素膜の吸収係数は２．７４×１０4
ｃｍ-1となる。FIG. 3 shows the absorption coefficient with respect to wavelength in the amorphous silicon film and the polycrystalline silicon film. Since the wavelength of the excimer laser is 308 nm, FIG.
The absorption coefficient of the amorphous silicon film is 1.38 × 10 6 cm −1 , and the absorption coefficient of the polycrystalline silicon film is 1.56 × 10 6 cm −1 . On the other hand, the wavelength of the second harmonic of the YAG laser is 532n.
m, the absorption coefficient of the amorphous silicon film is 9.31 × 1
0 4 cm -1 , the absorption coefficient of the polycrystalline silicon film is 2.74 × 10 4
cm −1 .
【００２４】以上のことから、エキシマレーザの非晶質
珪素膜と多結晶珪素膜に対する吸収は同程度であるが、
ＹＡＧレーザの第２高調波は多結晶珪素膜より非晶質珪
素膜に吸収されやすいことが分かる。From the above, although the absorption of the excimer laser by the amorphous silicon film and the polycrystalline silicon film is almost the same,
It can be seen that the second harmonic of the YAG laser is more easily absorbed by the amorphous silicon film than by the polycrystalline silicon film.
【００２５】[0025]
【発明の実施の形態】エキシマレーザは大出力で、現状
で３００Ｈｚ程度の高繰り返しのパルスを発振できるの
で、半導体膜の結晶化に良く用いられている。近年、製
品化が進んでいる低温ポリシリコンＴＦＴの液晶ディス
プレイの作製には、エキシマレーザが半導体膜の結晶化
工程で用いられている。また、エキシマレーザだけでな
く、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ等も用
いることが出来る。本発明ではエキシマレーザでレーザ
アニールを行った後、ＹＡＧレーザの第２高調波でレー
ザアニールを行うことを特徴としている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Excimer lasers have a large output and can oscillate a high repetition pulse of about 300 Hz at present, and thus are often used for crystallization of semiconductor films. In recent years, an excimer laser is used in a crystallization process of a semiconductor film for manufacturing a liquid crystal display of a low-temperature polysilicon TFT which is being commercialized. Further, an Ar laser, a YAG laser, a YVO 4 laser, or the like can be used as well as an excimer laser. The present invention is characterized in that after laser annealing with an excimer laser, laser annealing is performed with a second harmonic of a YAG laser.
【００２６】まず、エキシマレーザを用いて非晶質珪素
膜にレーザアニールにする方法ついて説明する。エキシ
マレーザは、従来の技術と同様に図１のような光学系を
用いて、レーザビームを照射面に於ける形状が線状であ
る線状ビームに加工する。前記線状ビームの長尺方向に
対して垂直方向にステージを移動させながら、前記線状
ビームを非晶質珪素膜に照射し、第１の結晶質珪素膜を
得る。First, a method of performing laser annealing on an amorphous silicon film using an excimer laser will be described. An excimer laser processes a laser beam into a linear beam having a linear shape on an irradiation surface using an optical system as shown in FIG. An amorphous silicon film is irradiated with the linear beam while moving the stage in a direction perpendicular to the longitudinal direction of the linear beam to obtain a first crystalline silicon film.
【００２７】ここで、非晶質珪素膜に対してレーザを照
射する際の前記線状ビームの重ね合わせのピッチについ
て説明する。前記線状ビームの重ね合わせのピッチの最
適値は前記非晶質珪素膜の膜厚等によって異なる。その
ため、前記非晶質珪素膜の膜厚毎に最適値を求めておい
た方がよい。例えば、図２（ｂ）に示すように、前記線
状ビームの重ね合わせのピッチは前記線状ビームのビー
ム幅（ビームプロファイルに於ける半値幅）の１／３程
度としたり、図２（ｃ）に示すように１／２程度とする
方法もある。また図２（ｄ）に示すように前記線状ビー
ムが重ならないように照射する方法もある。これらのよ
うにするのは、従来の重ね合わせのピッチ（ビーム幅の
１／１０前後の重ね合わせ）では均一性の良くない結晶
を持つことになるからである。また、一度レーザアニー
ルした後、ＹＡＧレーザの第２高調波でも照射するの
で、完全に結晶化させる必要がないためでもある。Here, the overlapping pitch of the linear beams when the amorphous silicon film is irradiated with a laser will be described. The optimum value of the pitch of the superposition of the linear beams differs depending on the thickness of the amorphous silicon film. Therefore, it is better to determine the optimum value for each film thickness of the amorphous silicon film. For example, as shown in FIG. 2B, the pitch at which the linear beams are superimposed is about 程度 of the beam width (half-width in the beam profile) of the linear beams, or as shown in FIG. As shown in FIG. There is also a method of irradiating the linear beams so that they do not overlap as shown in FIG. The reason for this is that a crystal having poor uniformity is obtained at a conventional overlapping pitch (overlapping about 1/10 of the beam width). Another reason is that it is not necessary to completely crystallize, since the laser is once annealed and then irradiated with the second harmonic of the YAG laser.
【００２８】次に、やはり図１の様な光学系を用いて、
ＹＡＧレーザの第２高調波を照射面に於ける形状が線状
である線状ビームに加工し、前記第１の結晶質珪素膜に
照射する。既に述べたように、ＹＡＧレーザの第２高調
波の非晶質珪素膜に対する吸収係数は９．３１×１０4
ｃｍ-1、多結晶珪素膜の吸収係数は２．７４×１０4ｃ
ｍ -1であるため、多結晶珪素膜より非晶質珪素膜に多く
吸収されることになる。そのため、多結晶珪素膜より非
晶質珪素膜に対してレーザアニールの影響を大きく与
え、前記非晶質珪素膜を結晶化させることになる。つま
り、既に結晶化していた領域を冒すことなく、非晶質領
域を結晶化することが出来、均一性の良い第２の結晶質
半導体膜を得ることが出来る。Next, using an optical system as shown in FIG.
The shape of the surface irradiated with the second harmonic of the YAG laser is linear
And the first crystalline silicon film is processed into a linear beam.
Irradiate. As already mentioned, the second harmonic of the YAG laser
Wave absorption coefficient of amorphous silicon film is 9.31 × 10Four
cm-1The absorption coefficient of the polycrystalline silicon film is 2.74 × 10Fourc
m -1Therefore, more amorphous silicon film than polycrystalline silicon film
Will be absorbed. Therefore, it is more non-
Influence of laser annealing greatly on amorphous silicon film
Then, the amorphous silicon film is crystallized. Toes
Amorphous region without affecting the already crystallized region.
The second crystalline material that can crystallize the region and has good uniformity
A semiconductor film can be obtained.
【００２９】ここで、ＹＡＧレーザの第２高調波だけで
レーザアニールを行うのではなく、エキシマレーザでア
ニールした後にＹＡＧレーザの第２高調波でレーザアニ
ールすることについて説明する。ＹＡＧレーザはコヒー
レント性が強く、ビームの成形が困難なので、ＹＡＧレ
ーザのみでは非晶質半導体膜に対して均一に結晶化させ
ることは難しい。そのため、まずエキシマレーザでレー
ザアニールを行い、非晶質領域と結晶化領域が混在する
第１の結晶質半導体膜を得る。次に、前記第１の結晶質
半導体膜にＹＡＧレーザの第２高調波を用いてレーザア
ニールを行えば、均一性の良い第２の結晶質半導体膜が
得られる。そのため、エキシマレーザによるレーザアニ
ールを行った後、ＹＡＧレーザの第２高調波によるレー
ザアニールを行うと言う２つの段階が必要になる。Here, not only laser annealing using the second harmonic of the YAG laser, but also laser annealing using the second harmonic of the YAG laser after annealing with an excimer laser will be described. Since the YAG laser has high coherence and it is difficult to form a beam, it is difficult to uniformly crystallize an amorphous semiconductor film using only the YAG laser. Therefore, laser annealing is first performed with an excimer laser to obtain a first crystalline semiconductor film in which an amorphous region and a crystallized region are mixed. Next, by performing laser annealing on the first crystalline semiconductor film using the second harmonic of the YAG laser, a second crystalline semiconductor film having good uniformity can be obtained. Therefore, it is necessary to perform two steps of performing laser annealing using an excimer laser and then performing laser annealing using the second harmonic of a YAG laser.
【００３０】また、本発明は、大面積基板にレーザアニ
ールを行う場合にも利用できる。エキシマレーザでのレ
ーザアニールは、図１のような光学系を用いて、レーザ
ビームを照射面に於ける形状が線状である線状ビームに
加工する。前記線状ビームの長尺方向に対して垂直方向
にステージを移動させながら、前記線状ビームを非晶質
珪素膜に照射し、第１の結晶質珪素膜を得る。The present invention can also be used when performing laser annealing on a large-area substrate. In laser annealing with an excimer laser, a laser beam is processed into a linear beam having a linear shape on an irradiation surface by using an optical system as shown in FIG. An amorphous silicon film is irradiated with the linear beam while moving the stage in a direction perpendicular to the longitudinal direction of the linear beam to obtain a first crystalline silicon film.
【００３１】前記非晶質珪素膜に対してレーザを照射す
る際、前記線状ビームの重ね合わせのピッチの最適値は
前記非晶質珪素膜の膜厚等によって異なる。例えば、図
２（ｂ）に示すように、前記線状ビームの重ね合わせの
ピッチは前記線状ビームのビーム幅（ビームプロファイ
ルに於ける半値幅）の１／３程度としたり、図２（ｃ）
に示すように１／２程度とする方法もある。また図２
（ｄ）に示すように前記線状ビームが重ならないように
照射する方法もある。When irradiating the amorphous silicon film with a laser beam, the optimum value of the superposition pitch of the linear beams differs depending on the thickness of the amorphous silicon film. For example, as shown in FIG. 2B, the pitch at which the linear beams are superimposed is about １ ／ of the beam width (half-width in the beam profile) of the linear beams, or as shown in FIG. )
As shown in FIG. FIG. 2
There is also a method of irradiating the linear beams so that they do not overlap as shown in FIG.
【００３２】次に、ＹＡＧレーザの第２高調波を用いて
レーザアニールを行う。既に述べたようにＹＡＧレーザ
の第２高調波に於ける吸収係数は非晶質珪素膜と多結晶
珪素膜とで異なっており、非晶質珪素膜の方が多結晶珪
素膜よりもよく吸収する。非晶質珪素膜が結晶化した部
分は再度ＹＡＧレーザの第２高調波を用いてレーザアニ
ールを行っても、ほとんど影響はない。そのため、ＹＡ
Ｇレーザの第２高調波でレーザアニールする際、非晶質
領域や結晶質領域に関わらず、大面積基板全面をレーザ
アニールすれば、均一性の良い第２の結晶質珪素膜が得
られる。Next, laser annealing is performed using the second harmonic of the YAG laser. As described above, the absorption coefficient at the second harmonic of the YAG laser is different between the amorphous silicon film and the polycrystalline silicon film, and the amorphous silicon film absorbs better than the polycrystalline silicon film. I do. The portion where the amorphous silicon film is crystallized has almost no effect even if laser annealing is performed again using the second harmonic of the YAG laser. Therefore, YA
At the time of laser annealing using the second harmonic of the G laser, a second crystalline silicon film having good uniformity can be obtained by performing laser annealing on the entire surface of a large-area substrate regardless of an amorphous region or a crystalline region.
【００３３】もちろん、本発明において、用いるレーザ
はエキシマレーザやＹＡＧレーザの第２高調波に限らな
い。図３より、前記非晶質半導体膜に初めに照射するレ
ーザビームの波長は、非晶質珪素膜と多結晶珪素膜に対
する吸収が同程度である１２６〜３７０ｎｍの範囲が好
ましい。次に照射するレーザビームの波長は、非晶質珪
素膜の方が多結晶珪素膜よりもよく吸収される３７０〜
６５０ｎｍの範囲が好ましい。Of course, in the present invention, the laser used is not limited to the second harmonic of an excimer laser or a YAG laser. As shown in FIG. 3, the wavelength of the laser beam initially applied to the amorphous semiconductor film is preferably in the range of 126 to 370 nm, where the absorption of the amorphous silicon film and that of the polycrystalline silicon film are almost the same. The wavelength of the laser beam to be irradiated next is 370 to 370, which is better absorbed by the amorphous silicon film than by the polycrystalline silicon film.
A range of 650 nm is preferred.
【００３４】なお、非晶質半導体膜として非晶質半導体
膜や微結晶半導体膜があり、非晶質珪素膜のほかに、非
晶質珪素ゲルマニウム膜などの非晶質構造を有する化合
物半導体膜を適用しても良い。An amorphous semiconductor film includes an amorphous semiconductor film and a microcrystalline semiconductor film. In addition to the amorphous silicon film, a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film is used. May be applied.
【００３５】[0035]
【実施例】[実施例１]本実施例はスパッタ装置にて非晶
質珪素膜を成膜し、ＸｅＣｌエキシマレーザとＹＡＧレ
ーザを用いてレーザアニールを行う場合について説明す
る。[Embodiment 1] This embodiment describes a case where an amorphous silicon film is formed by a sputtering apparatus and laser annealing is performed using a XeCl excimer laser and a YAG laser.
【００３６】基板として、厚さ０．７ｍｍ、５インチ角
のコーニング１７３７基板を用意した。基板にプラズマ
ＣＶＤ装置を用いて、厚さ２００ｎｍの窒化酸化珪素膜
を成膜し、スパッタ装置を用いて窒化酸化珪素膜表面に
厚さ５０ｎｍの非晶質珪素膜を成膜した。As a substrate, a Corning 1737 substrate having a thickness of 0.7 mm and a 5-inch square was prepared. A 200-nm-thick silicon nitride oxide film was formed over the substrate with a plasma CVD device, and a 50-nm-thick amorphous silicon film was formed over the surface of the silicon nitride oxide film with a sputtering device.
【００３７】この後、ラムダ社のＸｅＣｌエキシマレー
ザ（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０８を
使用してレーザアニールを行う。このレーザ発振器はパ
ルス発振レーザを発し、５００ｍＪ／パルスのエネルギ
ーを出す能力を持っている。レーザビームのサイズは、
レーザビームの出口で１０ｍｍ×３０ｍｍ（共にビーム
プロファイルに於ける半値幅）である。前記ＸｅＣｌエ
キシマレーザを用い、図１のような光学系を経てレーザ
ビームを線状ビームに加工し、レーザアニールを行う。
前記線状ビームのビーム幅（ビームプロファイルに於け
る半値幅）は０．４ｍｍであったので、エキシマレーザ
のパルス周波数を３０Ｈｚ、走査速度を１０．０ｍｍ／
ｓとし、レーザビームを照射した。Thereafter, laser annealing is performed using a Lameda XeCl excimer laser (wavelength 308 nm, pulse width 30 ns) L3308. This laser oscillator emits a pulsed laser and has an ability to emit energy of 500 mJ / pulse. The size of the laser beam is
It is 10 mm x 30 mm (both half widths in the beam profile) at the exit of the laser beam. Using the XeCl excimer laser, a laser beam is processed into a linear beam through an optical system as shown in FIG. 1, and laser annealing is performed.
Since the beam width (half-width in the beam profile) of the linear beam was 0.4 mm, the pulse frequency of the excimer laser was 30 Hz, and the scanning speed was 10.0 mm /.
s, and irradiation with a laser beam was performed.
【００３８】次に、ＹＡＧレーザの第２高調波を用いて
レーザアニールを行い、結晶質半導体膜を結晶化させ
る。この時に用いるＹＡＧレーザのロッド形状が円筒形
であれば、ビームの形状は円になる。そのため、図５の
ように、図１のレーザ発振器の後にまず２枚のシリンド
リカルレンズ５０１、５０２で構成されるビームエキス
パンダーを入れて、ビームの形状を楕円に成形しておけ
ば線状ビームに加工しやすい。ＹＡＧレーザのロッド形
状がスラブ形あれば、得られるビーム形状が長方形であ
るから、図１の光学系をそのまま使って良い。Next, laser annealing is performed using the second harmonic of the YAG laser to crystallize the crystalline semiconductor film. If the rod shape of the YAG laser used at this time is cylindrical, the beam has a circular shape. Therefore, as shown in FIG. 5, a beam expander composed of two cylindrical lenses 501 and 502 is first inserted after the laser oscillator of FIG. 1 to shape the beam into an elliptical shape, thereby processing the beam into a linear beam. It's easy to do. If the rod shape of the YAG laser is a slab shape, the obtained beam shape is rectangular, so the optical system of FIG. 1 may be used as it is.
【００３９】このようにして作製された結晶質珪素膜は
結晶性の高い膜となり、前記結晶質珪素膜をＴＦＴの活
性層とすれば、ＴＦＴの電気的特性のばらつきは少なく
なる。The crystalline silicon film thus manufactured has a high crystallinity. If the crystalline silicon film is used as an active layer of the TFT, the variation in the electrical characteristics of the TFT is reduced.
【００４０】[実施例２]本実施例はＣＶＤ装置にて非晶
質珪素膜を成膜し、加熱処理を行った後、ＸｅＣｌエキ
シマレーザおよびＹＡＧレーザの第２高調波を用いてレ
ーザアニールを行う場合について説明する。[Embodiment 2] In this embodiment, after an amorphous silicon film is formed by a CVD apparatus and subjected to a heat treatment, laser annealing is performed using a second harmonic of a XeCl excimer laser and a YAG laser. The case of performing the operation will be described.
【００４１】基板として、厚さ０．７ｍｍ、５インチ角
のコーニング１７３７基板を用意した。基板にプラズマ
ＣＶＤ装置を用いて、厚さ２００ｎｍの窒化酸化珪素膜
を成膜し、続けてプラズマＣＶＤ装置を用いて窒化酸化
珪素膜表面に厚さ５０ｎｍの非晶質珪素膜を成膜した。
前記非晶質珪素膜上に結晶化を助長する元素を含有させ
た溶液を塗布する。前記溶液として、例えば酢酸ニッケ
ル溶液を用いる場合、前記酢酸ニッケル溶液（重量換算
濃度１０ｐｐｍ）をスピンコートにより膜上全面に塗布
する。As a substrate, a Corning 1737 substrate having a thickness of 0.7 mm and a 5-inch square was prepared. A 200-nm-thick silicon nitride oxide film was formed over the substrate by using a plasma CVD device, and then a 50-nm-thick amorphous silicon film was formed over the surface of the silicon nitride oxide film by using a plasma CVD device.
A solution containing an element that promotes crystallization is applied on the amorphous silicon film. When a nickel acetate solution is used as the solution, for example, the nickel acetate solution (concentration in terms of weight: 10 ppm) is applied to the entire surface of the film by spin coating.
【００４２】次に、基板を温度５００℃の窒素雰囲気に
１時間、更に温度５５０℃の窒素雰囲気に４時間の加熱
を行った。この後、実施例１と同様に、ＸｅＣｌエキシ
マレーザにより、図１に示すような光学系を用いてレー
ザアニールを行い、その後、ＹＡＧレーザの第２高調波
を用いてレーザアニールを行う。Next, the substrate was heated in a nitrogen atmosphere at a temperature of 500 ° C. for 1 hour and further in a nitrogen atmosphere at a temperature of 550 ° C. for 4 hours. Thereafter, as in the first embodiment, laser annealing is performed using a XeCl excimer laser using an optical system as shown in FIG. 1, and then laser annealing is performed using the second harmonic of a YAG laser.
【００４３】このようにして作製された結晶質珪素膜は
結晶性の高い膜となり、前記結晶質珪素膜をＴＦＴの活
性層とすれば、ＴＦＴの電気的特性のばらつきは少なく
なる。The crystalline silicon film thus manufactured has a high crystallinity. If the crystalline silicon film is used as an active layer of the TFT, the variation in the electrical characteristics of the TFT is reduced.
【００４４】[実施例３]本実施例は加熱処理を行った
後、ＫｒＦエキシマレーザおよびＹＡＧレーザの第２高
調波を用いてレーザアニールを行う場合について説明す
る。[Embodiment 3] In this embodiment, a description will be given of a case where, after performing a heat treatment, laser annealing is performed using the second harmonic of a KrF excimer laser and a YAG laser.
【００４５】実施例２と同様の方法で窒化酸化珪素膜、
非晶質珪素膜を成膜し、前記非晶質珪素膜上に結晶化を
助長する元素を含有させた溶液を塗布する。次に、基板
を温度５００℃の窒素雰囲気に１時間、更に温度５５０
℃の窒素雰囲気に４時間の加熱を行った。In the same manner as in Embodiment 2, a silicon nitride oxide film
An amorphous silicon film is formed, and a solution containing an element that promotes crystallization is applied on the amorphous silicon film. Next, the substrate is placed in a nitrogen atmosphere at a temperature of 500 ° C. for one hour, and further at a temperature of 550 ° C.
Heating was performed in a nitrogen atmosphere at 4 ° C. for 4 hours.
【００４６】この後、ＫｒＦエキシマレーザ２４８ｎｍ
により、図１に示すような光学系を用いてレーザアニー
ルを行う。ＫｒＦエキシマレーザの波長は２４８ｎｍで
あるため、図３より非晶質珪素膜と多結晶珪素膜に対す
る吸収係数はそれぞれ、１．６４×１０6ｃｍ-1、１．
８６×１０6ｃｍ-1である。そのため、ＫｒＦエキシマ
レーザは非晶質珪素膜と多結晶珪素膜に対する吸収が同
程度になる。ＫｒＦエキシマレーザでのレーザアニール
の後、ＹＡＧレーザの第２高調波を用いてレーザアニー
ルを行う。Thereafter, a KrF excimer laser 248 nm
, Laser annealing is performed using an optical system as shown in FIG. Since the wavelength of the KrF excimer laser is 248 nm, the absorption coefficients for the amorphous silicon film and the polycrystalline silicon film are 1.64 × 10 6 cm −1 and 1.
86 × 10 6 cm −1 . Therefore, the absorption of the KrF excimer laser to the amorphous silicon film and the polycrystalline silicon film is substantially the same. After laser annealing with a KrF excimer laser, laser annealing is performed using the second harmonic of a YAG laser.
【００４７】このようにして作製された結晶質珪素膜は
結晶性の高い膜となり、前記結晶質珪素膜をＴＦＴの活
性層とすれば、ＴＦＴの電気的特性のばらつきは少なく
なる。The crystalline silicon film manufactured in this way has a high crystallinity. If the crystalline silicon film is used as an active layer of the TFT, the variation in the electrical characteristics of the TFT is reduced.
【００４８】[実施例４]本実施例は加熱処理を行った
後、ＡｒＦエキシマレーザおよびＹＡＧレーザの第２高
調波を用いてレーザアニールを行う場合について説明す
る。[Embodiment 4] In this embodiment, a description will be given of a case where, after performing a heat treatment, laser annealing is performed using the second harmonic of an ArF excimer laser and a YAG laser.
【００４９】実施例２と同様の方法で窒化酸化珪素膜、
非晶質珪素膜を成膜し、前記非晶質珪素膜上に結晶化を
助長する元素を含有させた溶液を塗布する。次に、基板
を温度５００℃の窒素雰囲気に１時間、更に温度５５０
℃の窒素雰囲気に４時間の加熱を行った。In the same manner as in Example 2, a silicon nitride oxide film
An amorphous silicon film is formed, and a solution containing an element that promotes crystallization is applied on the amorphous silicon film. Next, the substrate is placed in a nitrogen atmosphere at a temperature of 500 ° C. for one hour, and further at a temperature of 550 ° C.
Heating was performed in a nitrogen atmosphere at 4 ° C. for 4 hours.
【００５０】この後、波長が１９３ｎｍであるＡｒＦエ
キシマレーザにより、図１に示すような光学系を用いて
レーザアニールを行う。その後、ＹＡＧレーザの第２高
調波を用いてレーザアニールを行う。Thereafter, laser annealing is performed by an ArF excimer laser having a wavelength of 193 nm using an optical system as shown in FIG. Thereafter, laser annealing is performed using the second harmonic of the YAG laser.
【００５１】このようにして作製された結晶質珪素膜は
結晶性の高い膜となり、前記結晶質珪素膜をＴＦＴの活
性層とすれば、ＴＦＴの電気的特性のばらつきは少なく
なる。The crystalline silicon film manufactured in this manner has a high crystallinity. If the crystalline silicon film is used as an active layer of the TFT, the variation in the electrical characteristics of the TFT is reduced.
【００５２】[実施例５]本実施例は加熱処理を行った
後、ＹＡＧレーザの第３高調波を用いてレーザアニール
を行った後、ＹＡＧレーザの第２高調波を用いてレーザ
アニールを行う場合について説明する。[Embodiment 5] In this embodiment, after performing the heat treatment, the laser annealing is performed using the third harmonic of the YAG laser, and then the laser annealing is performed using the second harmonic of the YAG laser. The case will be described.
【００５３】実施例２と同様の方法で窒化酸化珪素膜、
非晶質珪素膜を成膜し、前記非晶質珪素膜上に結晶化を
助長する元素を含有させた溶液を塗布する。次に、基板
を温度５００℃の窒素雰囲気に１時間、更に温度５５０
℃の窒素雰囲気に４時間の加熱を行った。In the same manner as in Example 2, a silicon nitride oxide film
An amorphous silicon film is formed, and a solution containing an element that promotes crystallization is applied on the amorphous silicon film. Next, the substrate is placed in a nitrogen atmosphere at a temperature of 500 ° C. for one hour, and further at a temperature of 550 ° C.
Heating was performed in a nitrogen atmosphere at 4 ° C. for 4 hours.
【００５４】この後、ＹＡＧレーザの第３高調波によ
り、レーザアニールを行う。既に述べたように、ＹＡＧ
レーザはロッドの形状によって、得られるビーム形状が
異なる。そのため、ロッドの形状が円筒形であれば、得
られるビームの形状は円になるので図５の光学系を用
い、スラブ形であれば、得られるビーム形状は長方形に
なるので図１の光学系を用いて、ビーム形状を加工し、
非晶質珪素膜に照射する。その後、ＹＡＧレーザの第２
高調波を用いてレーザアニールを行う。Thereafter, laser annealing is performed using the third harmonic of the YAG laser. As already mentioned, YAG
The obtained beam shape of the laser differs depending on the shape of the rod. Therefore, if the rod has a cylindrical shape, the obtained beam has a circular shape, so that the optical system shown in FIG. 5 is used. If the rod has a slab shape, the obtained beam has a rectangular shape. Use to process the beam shape,
Irradiate the amorphous silicon film. Then, the second YAG laser
Laser annealing is performed using harmonics.
【００５５】このようにして作製された結晶質珪素膜は
結晶性の高い膜となり、前記結晶質珪素膜をＴＦＴの活
性層とすれば、ＴＦＴの電気的特性のばらつきは少なく
なる。The crystalline silicon film manufactured in this manner has a high crystallinity. If the crystalline silicon film is used as an active layer of the TFT, the variation in the electrical characteristics of the TFT is reduced.
【００５６】[実施例６]本発明の実施例を図６〜図８に
沿って説明する。ここでは、画素部の画素ＴＦＴおよび
保持容量と、画素部の周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について工程に従って詳細に説
明する。[Embodiment 6] An embodiment of the present invention will be described with reference to FIGS. Here, the pixel TFT and the storage capacitor of the pixel portion and the TF of the driving circuit provided around the pixel portion are used.
A method for simultaneously forming T will be described in detail according to the steps.
【００５７】図６（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板や石英基板などを用いる。
ガラス基板を用いる場合には、ガラス歪み点よりも１０
〜２０℃程度低い温度であらかじめ熱処理しておいても
良い。そして、基板１０１のＴＦＴを形成する表面に、
基板１０１からの不純物拡散を防ぐために、酸化珪素
膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から
成る下地膜１０２を形成する。例えば、プラズマＣＶＤ
法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化珪
素膜１０２ａを１０〜２００nm（好ましくは５０〜１０
０nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化
水素化珪素膜１０２ｂを５０〜２００nm（好ましくは１
００〜１５０nm）の厚さに積層形成する。ここでは下地
膜１０２を２層構造として示したが、前記絶縁膜の単層
膜または２層以上積層させて形成しても良い。In FIG. 6A, a glass substrate such as barium borosilicate glass or alumino borosilicate glass represented by Corning # 7059 glass or # 1737 glass, a quartz substrate, or the like is used as the substrate 101.
In the case of using a glass substrate, the glass strain point should be 10
The heat treatment may be performed in advance at a temperature lower by about 20 ° C. Then, on the surface of the substrate 101 on which the TFT is formed,
In order to prevent impurity diffusion from the substrate 101, a base film 102 including an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. For example, plasma CVD
Law in SiH 4, NH 3, the N 2 O silicon oxynitride film 102a made from 10 to 200 nm (preferably 50 to 10
0 nm), and a silicon oxynitride hydride film 102b similarly made of SiH 4 and N 2 O is formed to a thickness of 50 to 200 nm (preferably 1 nm).
(100-150 nm). Here, the base film 102 has a two-layer structure, but may be formed as a single-layer film of the insulating film or a stack of two or more layers.
【００５８】酸化窒化珪素膜は平行平板型のプラズマＣ
ＶＤ法を用いて形成する。酸化窒化珪素膜１０２ａは、
ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０S
CCMとして反応室に導入し、基板温度３２５℃、反応圧
力４０Pa、放電電力密度０．４１W/cm2、放電周波数６
０MHzとした。一方、酸化窒化水素化珪素膜１０２ｂ
は、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２
５SCCMとして反応室に導入し、基板温度４００℃、反応
圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数
６０MHzとした。これらの膜は、基板温度を変化させ、
反応ガスの切り替えのみで連続して形成することができ
る。The silicon oxynitride film is a parallel plate type plasma C
It is formed using a VD method. The silicon oxynitride film 102a
10 SCCM for SiH 4 , 100 SCCM for NH 3 , 20 S for N 2 O
It was introduced into the reaction chamber as CCM, the substrate temperature was 325 ° C., the reaction pressure was 40 Pa, the discharge power density was 0.41 W / cm 2 , and the discharge frequency was 6
It was set to 0 MHz. On the other hand, the silicon oxynitride hydrogenated film 102b
Is 5 SCCM for SiH 4 , 120 SCCM for N 2 O and 12 SC for H 2
It was introduced into the reaction chamber as 5 SCCM, the substrate temperature was 400 ° C., the reaction pressure was 20 Pa, the discharge power density was 0.41 W / cm 2 , and the discharge frequency was 60 MHz. These films change the substrate temperature,
It can be formed continuously only by switching the reaction gas.
【００５９】このようにして作製した酸化窒化珪素膜１
０２ａは、単位体積あたりの総原子数が９．２８×１０
22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）
を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１
５．４％含む混合溶液（ステラケミファ社製、商品名Ｌ
ＡＬ５００）の２０℃におけるエッチング速度が約６３
nm/minと遅く、緻密で硬い膜である。このような膜を下
地膜に用いると、この上に形成する半導体層にガラス基
板からのアルカリ金属元素が拡散するのを防ぐのに有効
である。The silicon oxynitride film 1 thus manufactured
02a has a total number of atoms per unit volume of 9.28 × 10
22 / cm 3 , ammonium hydrogen fluoride (NH 4 HF 2 )
7.13% and ammonium fluoride (NH 4 F) 1
A mixed solution containing 5.4% (trade name L, manufactured by Stella Chemifa)
AL500) has an etching rate of about 63 at 20 ° C.
It is a dense, hard film that is as slow as nm / min. The use of such a film as a base film is effective in preventing an alkali metal element from a glass substrate from diffusing into a semiconductor layer formed thereover.
【００６０】次に、２５〜１００nm（好ましくは３０〜
７０nm）の厚さで非晶質構造を有する半導体層１０３ａ
を、プラズマＣＶＤ法やスパッタ法などの方法で形成す
る。非晶質構造を有する半導体膜には、非晶質半導体層
や微結晶半導体膜があり、非晶質珪素ゲルマニウム膜な
どの非晶質構造を有する化合物半導体膜を適用しても良
い。プラズマＣＶＤ法で非晶質珪素膜を形成する場合に
は、下地膜１０２と非晶質半導体層１０３ａとは両者を
連続形成することも可能である。例えば、前述のように
酸化窒化珪素膜１０２ａと酸化窒化水素化珪素膜１０２
ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳ
ｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみ
に切り替えれば、一旦大気雰囲気に晒すことなく連続形
成できる。その結果、酸化窒化水素化珪素膜１０２ｂの
表面の汚染を防ぐことが可能となり、作製するＴＦＴの
特性バラツキやしきい値電圧の変動を低減させることが
できる。Next, 25 to 100 nm (preferably 30 to 100 nm)
Semiconductor layer 103a having a thickness of 70 nm and having an amorphous structure.
Is formed by a method such as a plasma CVD method or a sputtering method. Semiconductor films having an amorphous structure include an amorphous semiconductor layer and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used. When an amorphous silicon film is formed by a plasma CVD method, both the base film 102 and the amorphous semiconductor layer 103a can be formed continuously. For example, as described above, the silicon oxynitride film 102a and the silicon oxynitride
b is continuously formed by a plasma CVD method, and the reaction gas is S
If iH 4 , N 2 O, and H 2 are switched to SiH 4 and only H 2 or SiH 4 , continuous formation can be performed without once exposing to air atmosphere. As a result, the surface of the silicon oxynitride hydride film 102b can be prevented from being contaminated, and variation in characteristics of a TFT to be manufactured and fluctuation in threshold voltage can be reduced.
【００６１】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザアニール法や熱アニール法（固相成
長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
に本発明のレーザアニール法を適用することが好まし
い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メ
タルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された
技術に従って、金属元素を用いる結晶化法で結晶質半導
体層１０３ｂを形成することもできる。また、レーザア
ニール法と金属元素を用いる結晶化法の両方を行って、
結晶質半導体層１０３ｂを形成することも出来る。結晶
化の工程ではまず、非晶質半導体層が含有する水素を放
出させておくことが好ましく、４００〜５００℃で１時
間程度の熱処理を行い含有する水素量を前記非晶質半導
体層に含まれる全原子数の５％以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。Then, a crystallization step is performed to produce a crystalline semiconductor layer 103b from the amorphous semiconductor layer 103a. As the method, a laser annealing method, a thermal annealing method (solid phase growth method), or a rapid thermal annealing method (RTA)
Law) can be applied. When a glass substrate or a plastic substrate having poor heat resistance as described above is used, it is particularly preferable to apply the laser annealing method of the present invention. In the RTA method, an infrared lamp, a halogen lamp, a metal halide lamp, a xenon lamp, or the like is used as a light source. Alternatively, the crystalline semiconductor layer 103b can be formed by a crystallization method using a metal element according to the technique disclosed in Japanese Patent Application Laid-Open No. 7-130652. In addition, by performing both laser annealing and crystallization using a metal element,
The crystalline semiconductor layer 103b can also be formed. In the crystallization step, first, it is preferable to release hydrogen contained in the amorphous semiconductor layer, and heat treatment is performed at 400 to 500 ° C. for about 1 hour to include the amount of hydrogen contained in the amorphous semiconductor layer. Crystallization after reducing the total number of atoms to 5% or less is preferable because roughness of the film surface can be prevented.
【００６２】また、プラズマＣＶＤ法で非晶質珪素膜の
形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａ
ｒ）を用い、成膜時の基板温度を４００〜４５０℃とし
て形成すると、非晶質珪素層の含有水素濃度を前記非晶
質半導体層に含まれる全原子数の５%以下にすることも
できる。このような場合において水素を放出させるため
の熱処理は不要となる。In the step of forming an amorphous silicon film by the plasma CVD method, SiH 4 and argon (A
When r) is used and the substrate temperature at the time of film formation is 400 to 450 ° C., the hydrogen concentration in the amorphous silicon layer can be reduced to 5% or less of the total number of atoms contained in the amorphous semiconductor layer. it can. In such a case, heat treatment for releasing hydrogen is unnecessary.
【００６３】結晶化は実施例１〜実施例５で示したいず
れかの方法を適用しても良い。このようにして、図６
（Ｂ）に示すような結晶質半導体層１０３ｂを得ること
が出来る。For crystallization, any of the methods shown in Embodiments 1 to 5 may be applied. Thus, FIG.
A crystalline semiconductor layer 103b as shown in FIG.
【００６４】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図６
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質珪素膜のドライエッチングにはＣＦ4とＯ2
の混合ガスを用いる。Then, the first layer is formed on the crystalline semiconductor layer 103b.
Using a photomask (PM1), a resist pattern is formed by photolithography, and the crystalline semiconductor layer is divided into islands by dry etching.
The island-shaped semiconductor layers 104 to 108 are formed as shown in FIG. CF 4 and O 2 for dry etching of crystalline silicon film
Is used.
【００６５】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０16〜５×１０17/cm3程度の濃度で
島状半導体層の全面に添加しても良い。半導体に対して
ｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミ
ニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３
族の元素が知られている。その方法として、イオン注入
法やイオンドープ法（或いはイオンシャワードーピング
法）を用いることができるが、大面積基板を処理するに
はイオンドープ法が適している。イオンドープ法ではジ
ボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）
を添加する。このような不純物元素の注入は必ずしも必
要でなく省略しても差し支えないが、特にｎチャネル型
ＴＦＴのしきい値電圧を所定の範囲内に収めるために好
適に用いる手法である。For the purpose of controlling the threshold voltage (Vth) of the TFT, an impurity element imparting p-type is added to such an island-shaped semiconductor layer at a concentration of about 1 × 10 16 to 5 × 10 17 / cm 3. May be added to the entire surface of the island-shaped semiconductor layer. Examples of the impurity element that imparts p-type to the semiconductor include boron (B), aluminum (Al), and gallium (Ga), such as 13
The elements of the group are known. As the method, an ion implantation method or an ion doping method (or an ion shower doping method) can be used, but the ion doping method is suitable for treating a large-area substrate. In the ion doping method, diborane (B 2 H 6 ) is used as a source gas and boron (B) is used.
Is added. The implantation of such an impurity element is not always necessary and may be omitted. However, it is a method preferably used for keeping the threshold voltage of the n-channel TFT within a predetermined range.
【００６６】ゲート絶縁膜１０９aはプラズマＣＶＤ法
またはスパッタ法を用い、膜厚を４０〜１５０nmとして
珪素を含む絶縁膜で形成する。本実施例では、１２０nm
の厚さで酸化窒化珪素膜から形成する。また、ＳｉＨ4
とＮ2ＯにＯ2を添加させて作製された酸化窒化珪素膜
は、膜中の固定電荷密度が低減されているのでこの用途
に対して好ましい材料となる。また、ＳｉＨ4とＮ2Ｏと
Ｈ2とから作製する酸化窒化珪素膜はゲート絶縁膜との
界面欠陥密度を低減できるので好ましい。勿論、ゲート
絶縁膜はこのような酸化窒化珪素膜に限定されるもので
なく、他の珪素を含む絶縁膜を単層または積層構造とし
て用いても良い。例えば、酸化珪素膜を用いる場合に
は、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orth
osilicate）とＯ2とを混合し、反応圧力４０Pa、基板温
度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm2で放電させて形成すること
ができる。このようにして作製された酸化珪素膜は、そ
の後４００〜５００℃の熱アニールによりゲート絶縁膜
として良好な特性を得ることができる。The gate insulating film 109a is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, 120 nm
From a silicon oxynitride film. In addition, SiH 4
And a silicon oxynitride film formed by adding O 2 to N 2 O is a preferable material for this application because the fixed charge density in the film is reduced. Further, a silicon oxynitride film formed from SiH 4 , N 2 O, and H 2 is preferable because the density of interface defects with the gate insulating film can be reduced. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orth
(silicate) and O 2 , a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., and a discharge at a high frequency (13.56 MHz) power density of 0.5 to 0.8 W / cm 2 . The silicon oxide film thus manufactured can obtain favorable characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
【００６７】そして、図６（Ｄ）に示すように、第１の
形状のゲート絶縁膜１０９a上にゲート電極を形成する
ための耐熱性導電層１１１を２００〜４００nm（好まし
くは２５０〜３５０nm）の厚さで形成する。耐熱性導電
層は単層で形成しても良いし、必要に応じて二層あるい
は三層といった複数の層から成る積層構造としても良
い。本明細書でいう耐熱性導電層にはＴａ、Ｔｉ、Ｗか
ら選ばれた元素、または前記元素を成分とする合金か、
前記元素を組み合わせた合金膜が含まれる。これらの耐
熱性導電層はスパッタ法やＣＶＤ法で形成されるもので
あり、低抵抗化を図るために含有する不純物濃度を低減
させることが好ましく、特に酸素濃度に関しては３０ｐ
ｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの
厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ
法で形成しても良いし、６フッ化タングステン（Ｗ
Ｆ6）を用いて熱ＣＶＤ法で形成することもできる。い
ずれにしてもゲート電極として使用するためには低抵抗
化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下
にすることが望ましい。Ｗ膜は結晶粒を大きくすること
で低抵抗率化を図ることができるが、Ｗ中に酸素などの
不純物元素が多い場合には結晶化が阻害され高抵抗化す
る。このことより、スパッタ法による場合、純度９９．
９９９９％のＷターゲットを用い、さらに成膜時に気相
中からの不純物の混入がないように十分配慮してＷ膜を
形成することにより、抵抗率９〜２０μΩｃｍを実現す
ることができる。Then, as shown in FIG. 6D, a heat-resistant conductive layer 111 for forming a gate electrode on the first shape gate insulating film 109a is formed to a thickness of 200 to 400 nm (preferably 250 to 350 nm). It is formed with a thickness. The heat-resistant conductive layer may be formed as a single layer, or may have a laminated structure including a plurality of layers such as two layers or three layers as necessary. In the heat-resistant conductive layer referred to in the present specification, an element selected from Ta, Ti, W, or an alloy containing the above element as a component,
An alloy film combining the above elements is included. These heat-resistant conductive layers are formed by a sputtering method or a CVD method, and it is preferable to reduce the impurity concentration contained in order to reduce the resistance.
pm or less. In this embodiment, a W film is formed to a thickness of 300 nm. The W film may be formed by sputtering using W as a target, or tungsten hexafluoride (W
It can also be formed by a thermal CVD method using F 6 ). In any case, in order to use it as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is inhibited and the resistance is increased. From this, when the sputtering method is used, the purity is 99.
By using a 9999% W target and forming the W film with sufficient care so as not to mix impurities from the gas phase during film formation, a resistivity of 9 to 20 μΩcm can be realized.
【００６８】一方、耐熱性導電層１１１にＴａ膜を用い
る場合には、同様にスパッタ法で形成することが可能で
ある。Ｔａ膜はスパッタガスにＡｒを用いる。また、ス
パッタ時のガス中に適量のＸｅやＫｒを加えておくと、
形成する膜の内部応力を緩和して膜の剥離を防止するこ
とができる。α相のＴａ膜の抵抗率は２０μΩcm程度で
ありゲート電極に使用することができるが、β相のＴａ
膜の抵抗率は１８０μΩcm程度でありゲート電極とする
には不向きであった。導電性窒化物はα相に近い結晶構
造を持つので、例えば、Ｔａ膜の下地にＴａＮ膜を形成
すればα相のＴａ膜が容易に得られる。また、図示しな
いが、耐熱性導電層１１１の下に２〜２０nm程度の厚さ
でリン（Ｐ）をドープした珪素膜を形成しておくことは
有効である。これにより、その上に形成される導電膜の
密着性向上と酸化防止を図ると同時に、耐熱性導電層１
１１が微量に含有するアルカリ金属元素が第１の形状の
ゲート絶縁膜１０９aに拡散するのを防ぐことができ
る。いずれにしても、耐熱性導電層１１１は抵抗率を１
０〜５０μΩcmの範囲ですることが好ましい。On the other hand, when a Ta film is used for the heat-resistant conductive layer 111, it can be similarly formed by a sputtering method. The Ta film uses Ar as a sputtering gas. Also, if an appropriate amount of Xe or Kr is added to the gas during sputtering,
The internal stress of the film to be formed can be relaxed to prevent the film from peeling. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate electrode.
The resistivity of the film was about 180 μΩcm, and was not suitable for use as a gate electrode. Since the conductive nitride has a crystal structure close to the α-phase, for example, if a TaN film is formed under the Ta film, an α-phase Ta film can be easily obtained. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the heat-resistant conductive layer 111. Thereby, the adhesion of the conductive film formed thereon is improved and oxidation is prevented, and at the same time, the heat-resistant conductive layer 1 is formed.
It is possible to prevent the alkali metal element contained in the trace 11 from diffusing into the gate insulating film 109a of the first shape. In any case, the heat-resistant conductive layer 111 has a resistivity of 1
It is preferable to set it in the range of 0 to 50 μΩcm.
【００６９】次に、第２のフォトマスク（ＰＭ２）を用
い、フォトリソグラフィーの技術を使用してレジストに
よるマスク１１２〜１１７を形成する。そして、第１の
エッチング処理を行う。本実施例ではＩＣＰエッチング
装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、
１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投
入してプラズマを形成して行う。基板側（試料ステー
ジ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入
し、これにより実質的に負の自己バイアス電圧が印加さ
れる。この条件でＷ膜のエッチング速度は約１００nm/m
inである。第１のエッチング処理はこのエッチング速度
を基にＷ膜が丁度エッチングされる時間を推定し、それ
よりもエッチング時間を２０％増加させた時間をエッチ
ング時間とした。Next, using the second photomask (PM2), resist masks 112 to 117 are formed by photolithography. Then, a first etching process is performed. In this embodiment, an ICP etching apparatus is used, and Cl 2 and CF 4 are used as etching gases.
Plasma is formed by applying RF (13.56 MHz) power of 3.2 W / cm 2 at a pressure of 1 Pa. RF (13.56 MHz) power of 224 mW / cm 2 is also applied to the substrate side (sample stage), whereby a substantially negative self-bias voltage is applied. Under these conditions, the etching rate of the W film is about 100 nm / m
in. In the first etching process, the time for just etching the W film was estimated based on the etching rate, and the time obtained by increasing the etching time by 20% was set as the etching time.
【００７０】第１のエッチング処理により第１のテーパ
ー形状を有する導電層１１８〜１２３が形成される。テ
ーパー部の角度は１５〜３０°が形成される。残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させるオーバーエッチン
グを施すものとする。Ｗ膜に対する酸化窒化珪素膜（第
１の形状のゲート絶縁膜１０９a）の選択比は２〜４
（代表的には３）であるので、オーバーエッチング処理
により、酸化窒化珪素膜が露出した面は２０〜５０nm程
度エッチングされ第１のテーパー形状を有する導電層の
端部近傍にテーパー形状が形成された第２の形状のゲー
ト絶縁膜１０９bが形成される。The conductive layers 118 to 123 having the first tapered shape are formed by the first etching process. The angle of the tapered portion is 15 to 30 degrees. In order to perform etching without leaving a residue, over-etching is performed to increase the etching time at a rate of about 10 to 20%. The selectivity of the silicon oxynitride film (the first shape gate insulating film 109a) to the W film is 2 to 4.
(Typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 nm by the over-etching process, and a tapered shape is formed near the end of the conductive layer having the first tapered shape. A second shape gate insulating film 109b is formed.
【００７１】そして、第１のドーピング処理を行い一導
電型の不純物元素を島状半導体層に添加する。ここで
は、ｎ型を付与する不純物元素添加の工程を行う。第１
の形状の導電層を形成したマスク１１２〜１１７をその
まま残し、第１のテーパー形状を有する導電層１１８〜
１２３をマスクとして自己整合的にｎ型を付与する不純
物元素をイオンドープ法で添加する。ｎ型を付与する不
純物元素をゲート電極の端部におけるテーパー部とゲー
ト絶縁膜とを通して、その下に位置する半導体層に達す
るように添加するためにドーズ量を１×１０13〜５×１
０14/cm2とし、加速電圧を８０〜１６０ｋＶとして行
う。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いた。このようなイオンド
ープ法により第１の不純物領域１２４〜１２８には１×
１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不
純物元素が添加され、テーパー部の下方に形成される第
２の不純物領域（Ａ）には同領域内で必ずしも均一では
ないが１×１０17〜１×１０20/cm3の濃度範囲でｎ型を
付与する不純物元素が添加される。Then, a first doping process is performed to add an impurity element of one conductivity type to the island-shaped semiconductor layer. Here, a step of adding an n-type impurity element is performed. First
The masks 112 to 117 on which the conductive layers having the shapes shown in FIGS.
Using 123 as a mask, an impurity element imparting n-type in a self-aligned manner is added by an ion doping method. In order to add the impurity element imparting n-type through the tapered portion at the end of the gate electrode and the gate insulating film so as to reach the semiconductor layer located thereunder, the dose is set to 1 × 10 13 to 5 × 1.
0 14 / cm 2 and an acceleration voltage of 80 to 160 kV. As an impurity element imparting n-type, an element belonging to Group 15 of the periodic table, typically, phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. By such an ion doping method, 1 × is added to the first impurity regions 124 to 128.
An impurity element imparting n-type is added in a concentration range of 10 20 to 1 × 10 21 / cm 3 , and the second impurity region (A) formed below the tapered portion is not necessarily uniform in the same region. However, an impurity element imparting n-type is added in a concentration range of 1 × 10 17 to 1 × 10 20 / cm 3 .
【００７２】この工程において、第２の不純物領域
（Ａ）１２９〜１３２において、少なくとも第１の形状
の導電層１１８〜１２３と重なった部分に含まれるｎ型
を付与する不純物元素の濃度変化は、テーパー部の膜厚
変化を反映する。即ち、第２の不純物領域（Ａ）１２９
〜１３２へ添加されるリン（Ｐ）の濃度は、第１の形状
の導電層に重なる領域において、該導電層の端部から内
側に向かって徐々に濃度が低くなる。これはテーパー部
の膜厚の差によって、半導体層に達するリン（Ｐ）の濃
度が変化するためである。In this step, in the second impurity regions (A) 129 to 132, the change in the concentration of the n-type impurity element contained in at least the portion overlapping the first shape conductive layers 118 to 123 is as follows: This reflects the change in the thickness of the tapered portion. That is, the second impurity region (A) 129
The concentration of phosphorus (P) added to the layers 132 to 132 gradually decreases in the region overlapping the conductive layer of the first shape from the end of the conductive layer toward the inside. This is because the concentration of phosphorus (P) reaching the semiconductor layer changes depending on the difference in the thickness of the tapered portion.
【００７３】次に、図７（Ｂ）に示すように第２のエッ
チング処理を行う。エッチング処理も同様にＩＣＰエッ
チング装置により行い、エッチングガスにＣＦ4とＣｌ2
の混合ガスを用い、ＲＦ電力３．２W/cm2(13.56MHz)、
バイアス電力４５mW/cm2(13.56MHz)、圧力１．０Ｐａで
エッチングを行う。この条件で形成される第２の形状を
有する導電層１４０〜１４５が形成される。その端部に
はテーパー部が形成され、該端部から内側にむかって徐
々に厚さが増加するテーパー形状となる。第１のエッチ
ング処理と比較して基板側に印加するバイアス電力を低
くした分等方性エッチングの割合が多くなり、テーパー
部の角度は３０〜６０°となる。また、第２の形状のゲ
ート絶縁膜１０９bの表面が４０nm程度エッチングさ
れ、新たに第３の形状のゲート絶縁膜１０９cが形成さ
れる。Next, a second etching process is performed as shown in FIG. The etching process is similarly performed by an ICP etching apparatus, and CF 4 and Cl 2 are used as etching gases.
RF power 3.2W / cm 2 (13.56MHz)
Etching is performed at a bias power of 45 mW / cm 2 (13.56 MHz) and a pressure of 1.0 Pa. Conductive layers 140 to 145 having the second shape formed under these conditions are formed. A tapered portion is formed at the end, and the tapered shape gradually increases inward from the end. As compared with the first etching process, the ratio of the isotropic etching is increased by the lower bias power applied to the substrate side, and the angle of the tapered portion is 30 to 60 °. Further, the surface of the second shape gate insulating film 109b is etched by about 40 nm, and a third shape gate insulating film 109c is newly formed.
【００７４】そして、第１のドーピング処理よりもドー
ズ量を下げ高加速電圧の条件でｎ型を付与する不純物元
素をドーピングする。例えば、加速電圧を７０〜１２０
ｋＶとし、１×１０13/cm2のドーズ量で行い、第２の形
状を有する導電層１４０〜１４５と重なる領域の不純物
濃度を１×１０16〜１×１０18/cm3となるようにする。
このようにして、第２の不純物領域（Ｂ）１４６〜１５
０を形成する。Then, an impurity element for imparting n-type is doped under the condition of a higher dose and a lower dose than in the first doping process. For example, when the accelerating voltage is 70 to 120
kV and a dose of 1 × 10 13 / cm 2 so that the impurity concentration in a region overlapping with the conductive layers 140 to 145 having the second shape is 1 × 10 16 to 1 × 10 18 / cm 3. I do.
Thus, the second impurity regions (B) 146 to 15
0 is formed.
【００７５】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６に一導電型とは逆の導電型の
不純物領域１５６、１５７を形成する。この場合も第２
の形状の導電層１４０、１４２をマスクとしてｐ型を付
与する不純物元素を添加し、自己整合的に不純物領域を
形成する。このとき、ｎチャネル型ＴＦＴを形成する島
状半導体層１０５、１０７、１０８は、第３のフォトマ
スク（ＰＭ３）を用いてレジストのマスク１５１〜１５
３を形成し全面を被覆しておく。ここで形成される不純
物領域１５６、１５７はジボラン（Ｂ2Ｈ6）を用いたイ
オンドープ法で形成する。不純物領域１５６、１５７の
ｐ型を付与する不純物元素の濃度は、２×１０20〜２×
１０21/cm3となるようにする。Then, impurity regions 156 and 157 of the conductivity type opposite to the one conductivity type are formed in the island-shaped semiconductor layers 104 and 106 forming the p-channel TFT. In this case also the second
An impurity element imparting p-type is added by using the conductive layers 140 and 142 having the above shape as a mask to form an impurity region in a self-aligned manner. At this time, the island-shaped semiconductor layers 105, 107, and 108 forming the n-channel TFT are formed by using resist masks 151 to 15 using a third photomask (PM3).
3 is formed and the entire surface is covered. The impurity regions 156 and 157 formed here are formed by an ion doping method using diborane (B 2 H 6 ). The concentration of the impurity element imparting p-type in impurity regions 156 and 157 is 2 × 10 20 to 2 ×
It should be 10 21 / cm 3 .
【００７６】この不純物領域１５６、１５７はｎ型を付
与する不純物元素を含有する３つの領域に分けて見るこ
とができる。第３の不純物領域１５６ａ、１５７ａは１
×１０20〜１×１０21/cm3の濃度でｎ型を付与する不純
物元素を含み、第４の不純物領域（Ａ）１５６ｂ、１５
７ｂは１×１０17〜１×１０20／cm3の濃度でｎ型を付
与する不純物元素を含み、第４の不純物領域（Ｂ）１５
６ｃ、１５７ｃは１×１０16〜５×１０18/cm3の濃度で
ｎ型を付与する不純物元素を含んでいる。しかし、これ
らの不純物領域１５６ｂ、１５６ｃ、１５７ｂ、１５７
ｃのｐ型を付与する不純物元素の濃度を１×１０19／cm
3以上となるようにし、第３の不純物領域１５６ａ、１
５７ａにおいては、ｐ型を付与する不純物元素の濃度を
１．５から３倍となるようにすることにより、第３の不
純物領域はｐチャネル型ＴＦＴのソース領域およびドレ
イン領域として機能する。また、第４の不純物領域
（Ｂ）１５６ｃ、１５７ｃは一部が第２のテーパー形状
を有する導電層１４０または１４２と一部が重なって形
成される。The impurity regions 156 and 157 can be divided into three regions containing an impurity element imparting n-type. The third impurity regions 156a and 157a are 1
A fourth impurity region (A) 156b, 15 containing an impurity element imparting n-type at a concentration of × 10 20 to 1 × 10 21 / cm 3 ;
7b includes an impurity element imparting n-type at a concentration of 1 × 10 17 to 1 × 10 20 / cm 3 , and a fourth impurity region (B) 15
6c and 157c contain an impurity element imparting n-type at a concentration of 1 × 10 16 to 5 × 10 18 / cm 3 . However, these impurity regions 156b, 156c, 157b, 157
The concentration of the impurity element imparting the p-type of c is 1 × 10 19 / cm
The third impurity region 156a, 1
In 57a, the third impurity region functions as a source region and a drain region of the p-channel TFT by increasing the concentration of the impurity element imparting p-type from 1.5 to 3 times. Further, the fourth impurity regions (B) 156c and 157c are formed so as to partially overlap with the conductive layer 140 or 142 having a second tapered shape.
【００７７】その後、図８（Ａ）に示すように、ゲート
電極およびゲート絶縁膜上から第１の層間絶縁膜１５８
を形成する。第１の層間絶縁膜は酸化珪素膜、酸化窒化
珪素膜、窒化珪素膜、またはこれらを組み合わせた積層
膜で形成すれば良い。いずれにしても第１の層間絶縁膜
１５８は無機絶縁物材料から形成する。第１の層間絶縁
膜１５８の膜厚は１００〜２００nmとする。ここで、酸
化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯ
ＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００
〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm2で放電させて形成することができ
る。また、酸化窒化珪素膜を用いる場合には、プラズマ
ＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化
窒化珪素膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化
窒化珪素膜で形成すれば良い。この場合の作製条件は反
応圧力２０〜２００Pa、基板温度３００〜４００℃と
し、高周波（６０MHz）電力密度０．１〜１．０W/cm2で
形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2か
ら作製される酸化窒化水素化珪素膜を適用しても良い。
窒化珪素膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3
から作製することが可能である。Thereafter, as shown in FIG. 8A, a first interlayer insulating film 158 is formed on the gate electrode and the gate insulating film.
To form The first interlayer insulating film may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film combining these. In any case, the first interlayer insulating film 158 is formed from an inorganic insulating material. The thickness of the first interlayer insulating film 158 is 100 to 200 nm. Here, when a silicon oxide film is used, TEO is formed by a plasma CVD method.
S and O 2 are mixed, the reaction pressure is 40 Pa, the substrate temperature is 300
It can be formed by discharging at a high-frequency (13.56 MHz) power density of 0.5 to 0.8 W / cm 2 . In the case of using a silicon oxynitride film, a silicon oxynitride film formed from SiH 4 , N 2 O, and NH 3 by a plasma CVD method, or a silicon oxynitride film formed from SiH 4 and N 2 O is used. It may be formed. The manufacturing conditions in this case are a reaction pressure of 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm 2 . Alternatively, a silicon oxynitride hydride film formed from SiH 4 , N 2 O, and H 2 may be used.
Similarly, the silicon nitride film is made of SiH 4 , NH 3 by a plasma CVD method.
It is possible to produce from.
【００７８】そして、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザアニール法、またはラピ
ッドサーマルアニール法（ＲＴＡ法）を適用することが
できる。熱アニール法では酸素濃度が１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７
００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、基板１０１に耐熱温度が低いプラスチック基板を
用いる場合にはレーザアニール法を適用することが好ま
しい。Then, a step of activating the impurity elements imparting n-type or p-type added at the respective concentrations is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 400 to 7 in a nitrogen atmosphere of 1 ppm or less, preferably 0.1 ppm or less.
The heat treatment is performed at 00 ° C., typically 500 to 600 ° C. In this embodiment, the heat treatment is performed at 550 ° C. for 4 hours.
When a plastic substrate having a low heat-resistant temperature is used as the substrate 101, a laser annealing method is preferably applied.
【００７９】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０16〜１０18/cm3のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ 16/cm3以
下とすることが望ましく、そのために島状半導体層が含
む全原子数の０．０１〜０．１％程度の水素を付与すれ
ば良い。After the activation step, the atmosphere gas is changed.
And in an atmosphere containing 3 to 100% hydrogen,
Heat treatment at 450 ° C. for 1 to 12 hours to form an island-shaped semiconductor layer
Is carried out. This process was thermally excited
10 in the island-like semiconductor layer due to hydrogen16-1018/cmThreeNo da
This is a step of terminating the ringing bond. Other hydrogenation
As a means, plasma hydrogenation (excited by plasma
Using hydrogen). In any case, the island
Defect density in the semiconductor layers 104 to 108 is 10 16/cmThreeLess than
It is preferable to set the lower side, and therefore, the island-like semiconductor layer is included.
About 0.01 to 0.1% of the total number of atoms
Good.
【００８０】その後、有機樹脂からなる第２の層間絶縁
膜１５９を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。Thereafter, a second interlayer insulating film 159 made of an organic resin is formed to a thickness of 1.0 to 1.5 μm. As the organic resin, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. Here, a polyimide of a type that is thermally polymerized after application to a substrate is used, and is formed by firing at 300 ° C.
【００８１】このように、第２の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減させることができる。しか
し、吸湿性があり保護膜としては適さないので、本実施
例のように、第１の層間絶縁膜１５８として形成した酸
化珪素膜、酸化窒化珪素膜、窒化珪素膜などと組み合わ
せて用いると良い。As described above, the surface can be satisfactorily planarized by forming the second interlayer insulating film from the organic insulating material. In addition, since organic resin materials generally have a low dielectric constant, parasitic capacitance can be reduced. However, since it is hygroscopic and is not suitable as a protective film, it may be used in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed as the first interlayer insulating film 158 as in this embodiment. .
【００８２】その後、第４のフォトマスク（ＰＭ４）を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されソース領域またはドレイ
ン領域とする不純物領域に達するコンタクトホールを形
成する。コンタクトホールはドライエッチング法で形成
する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの
混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜
１５９をまずエッチングし、その後、続いてエッチング
ガスをＣＦ4、Ｏ2として第１の層間絶縁膜１５８をエッ
チングする。さらに、島状半導体層との選択比を高める
ために、エッチングガスをＣＨＦ3に切り替えて第３の
形状のゲート絶縁膜１０９cをエッチングすることによ
りコンタクトホールを形成することができる。Thereafter, using a fourth photomask (PM4), a resist mask having a predetermined pattern is formed, and a contact hole is formed in each island-shaped semiconductor layer and reaches an impurity region serving as a source region or a drain region. I do. The contact hole is formed by a dry etching method. In this case, the second interlayer insulating film 159 made of organic resin material using a mixed gas of CF 4, O 2, He as an etching gas is first etched, then followed by the first etching gas as CF 4, O 2 Is etched. Further, in order to increase the selectivity with respect to the island-shaped semiconductor layer, a contact hole can be formed by switching the etching gas to CHF 3 and etching the third shape gate insulating film 109c.
【００８３】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によ
りレジストマスクパターンを形成し、エッチングによっ
てソース線１６０〜１６４とドレイン線１６５〜１６８
を形成する。画素電極１６９はドレイン線と一緒に形成
される。画素電極１７１は隣の画素に帰属する画素電極
を表している。図示していないが、本実施例ではこの配
線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半
導体層のソースまたはドレイン領域を形成する不純物領
域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミ
ニウム（Ａｌ）を３００〜４００nmの厚さで形成（図８
（Ｃ）において１６０ａ〜１６９ａで示す）し、さらに
その上に透明導電膜を８０〜１２０nmの厚さで形成（図
８（Ｃ）において１６０ｂ〜１６９ｂで示す）した。透
明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―
ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さ
らに可視光の透過率や導電率を高めるためにガリウム
（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好
適に用いることができる。Then, a conductive metal film is formed by a sputtering method or a vacuum evaporation method, a resist mask pattern is formed by a fifth photomask (PM5), and the source lines 160 to 164 and the drain lines 165 to 168 are etched.
To form The pixel electrode 169 is formed together with the drain line. The pixel electrode 171 represents a pixel electrode belonging to an adjacent pixel. Although not shown, in this embodiment, this wiring is formed by forming a Ti film with a thickness of 50 to 150 nm, forming a contact with an impurity region forming a source or drain region of the island-shaped semiconductor layer, and forming the Ti film. Aluminum (Al) is formed in a thickness of 300 to 400 nm on top of the upper surface (FIG. 8).
(C), and a transparent conductive film was formed thereon with a thickness of 80 to 120 nm (shown by 160b to 169b in FIG. 8C). Indium oxide zinc oxide alloy (In 2 O 3-
ZnO) and zinc oxide (ZnO) are also suitable materials. Further, zinc oxide (ZnO: Ga) to which gallium (Ga) is added in order to increase the transmittance and conductivity of visible light can be preferably used. .
【００８４】こうして５枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型
ＴＦＴ２０、第２のｐチャネル型ＴＦＴ２０２、第２の
ｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０
４、保持容量２０５が形成されている。本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。In this way, a substrate having a TFT of a driving circuit and a pixel TFT of a pixel portion on the same substrate can be completed by using five photomasks. The driving circuit includes a first p-channel TFT 200, a first n-channel TFT 20, a second p-channel TFT 202, a second n-channel TFT 203, and a pixel portion including a pixel TFT 20.
4. A storage capacitor 205 is formed. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
【００８５】駆動回路の第１のｐチャネル型ＴＦＴ２０
０には、第２のテーパー形状を有する導電層がゲート電
極２２０としての機能を有し、島状半導体層１０４にチ
ャネル形成領域２０６、ソース領域またはドレイン領域
として機能する第３の不純物領域２０７ａ、ゲート電極
２２０と重ならないＬＤＤ領域を形成する第４の不純物
領域（Ａ）２０７ｂ、一部がゲート電極２２０と重なる
ＬＤＤ領域を形成する第４の不純物領域（Ｂ）２０７ｃ
を有する構造となっている。First p-channel TFT 20 of drive circuit
0, a conductive layer having a second tapered shape has a function as a gate electrode 220, and a third impurity region 207a functioning as a channel formation region 206, a source region or a drain region in the island-shaped semiconductor layer 104; Fourth impurity region (A) 207b forming an LDD region not overlapping gate electrode 220, and fourth impurity region (B) 207c forming an LDD region partially overlapping gate electrode 220
It has a structure having.
【００８６】第１のｎチャネル型ＴＦＴ２０１には、第
２のテーパー形状を有する導電層がゲート電極２２１と
しての機能を有し、島状半導体層１０５にチャネル形成
領域２０８、ソース領域またはドレイン領域として機能
する第１の不純物領域２０９ａ、ゲート電極２２１と重
ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）
２０９ｂ、一部がゲート電極２２１と重なるＬＤＤ領域
を形成する第２の不純物領域（Ｂ）２０９ｃを有する構
造となっている。チャネル長２〜７μｍに対して、第２
の不純物領域（Ｂ）２０９ｃがゲート電極２２１と重な
る部分の長さは０．１〜０．３μｍとする。前記長さは
ゲート電極２２１の厚さとテーパー部の角度から制御す
る。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域
を形成することにより、ドレイン領域近傍に発生する高
電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴ
の劣化を防止することができる。In the first n-channel TFT 201, a conductive layer having a second tapered shape has a function as a gate electrode 221. A functioning first impurity region 209a and a second impurity region (A) forming an LDD region that does not overlap with the gate electrode 221
209b, and a second impurity region (B) 209c which forms an LDD region partly overlapping the gate electrode 221. For a channel length of 2 to 7 μm, the second
The length of the portion where the impurity region (B) 209c overlaps with the gate electrode 221 is 0.1 to 0.3 μm. The length is controlled based on the thickness of the gate electrode 221 and the angle of the tapered portion. By forming such an LDD region in an n-channel TFT, a high electric field generated in the vicinity of the drain region is relieved, and the generation of hot carriers is prevented.
Degradation can be prevented.
【００８７】駆動回路の第２のｐチャネル型ＴＦＴ２０
２は同様に、第２のテーパー形状を有する導電層がゲー
ト電極２２２としての機能を有し、島状半導体層１０６
にチャネル形成領域２１０、ソース領域またはドレイン
領域として機能する第３の不純物領域２１１ａ、ゲート
電極２２２と重ならないＬＤＤ領域を形成する第４の不
純物領域（Ａ）２１１ｂ、一部がゲート電極２２２と重
なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）２１
１ｃを有する構造となっている。The second p-channel TFT 20 of the driving circuit
Similarly, the island-shaped semiconductor layer 106 has a second tapered conductive layer serving as the gate electrode 222.
A channel formation region 210, a third impurity region 211 a functioning as a source region or a drain region, a fourth impurity region (A) 211 b forming an LDD region which does not overlap with the gate electrode 222, part of which overlaps with the gate electrode 222. Fourth impurity region (B) 21 forming LDD region
1c.
【００８８】駆動回路の第２のｎチャネル型ＴＦＴ２０
３には、第２のテーパー形状を有する導電層がゲート電
極２２３としての機能を有し、島状半導体層１０７にチ
ャネル形成領域２１２、ソース領域またはドレイン領域
として機能する第１の不純物領域２１３ａ、ゲート電極
２２３と重ならないＬＤＤ領域を形成する第２の不純物
領域（Ａ）２１３ｂ、一部がゲート電極２２３と重なる
ＬＤＤ領域を形成する第２の不純物領域（Ｂ）２１３ｃ
を有する構造となっている。第２のｎチャネル型ＴＦＴ
２０１と同様に第２の不純物領域（Ｂ）２１３ｃがゲー
ト電極２２３と重なる部分の長さは０．１〜０．３μｍ
とする。The second n-channel TFT 20 of the driving circuit
3, a conductive layer having a second tapered shape has a function as a gate electrode 223, and a channel formation region 212, a first impurity region 213 a which functions as a source region or a drain region in the island-shaped semiconductor layer 107, Second impurity region (A) 213b that forms an LDD region that does not overlap with gate electrode 223, and second impurity region (B) 213c that forms an LDD region that partially overlaps with gate electrode 223
It has a structure having. Second n-channel TFT
Similarly to 201, the length of the portion where the second impurity region (B) 213c overlaps with the gate electrode 223 is 0.1 to 0.3 μm.
And
【００８９】駆動回路はシフトレジスタ回路、バッファ
回路などのロジック回路やアナログスイッチで形成され
るサンプリング回路などで形成される。図８（Ｂ）では
これらを形成するＴＦＴを一対のソースおよびドレイン
間に一つのゲート電極を設けたシングルゲートの構造で
示したが、複数のゲート電極を一対のソースおよびドレ
イン間に設けたマルチゲート構造としても差し支えな
い。The drive circuit is formed by a logic circuit such as a shift register circuit or a buffer circuit, or a sampling circuit formed by analog switches. In FIG. 8B, the TFTs forming them have a single-gate structure in which one gate electrode is provided between a pair of sources and drains. However, a multi-gate structure in which a plurality of gate electrodes are provided between a pair of sources and drains is shown. A gate structure may be used.
【００９０】画素ＴＦＴ２０４には、第２のテーパー形
状を有する導電層がゲート電極２２４としての機能を有
し、島状半導体層１０８にチャネル形成領域２１４ａ、
２１４ｂ、ソース領域またはドレイン領域として機能す
る第１の不純物領域２１５ａ、２１７、ゲート電極２２
４と重ならないＬＤＤ領域を形成する第２の不純物領域
（Ａ）２１５ｂ、一部がゲート電極２２４と重なるＬＤ
Ｄ領域を形成する第２の不純物領域（Ｂ）２１５ｃを有
する構造となっている。第２の不純物領域（Ｂ）２１３
ｃがゲート電極２２４と重なる部分の長さは０．１〜
０．３μｍとする。また、第１の不純物領域２１７から
延在し、第２の不純物領域（Ａ）２１９ｂ、第２の不純
物領域（Ｂ）２１９ｃ、導電型を決定する不純物元素が
添加されていない領域２１８を有する半導体層と、第３
の形状を有するゲート絶縁膜と同層で形成される絶縁層
と、第２のテーパー形状を有する導電層から形成される
容量配線２２５から保持容量が形成されている。In the pixel TFT 204, a conductive layer having a second tapered shape has a function as a gate electrode 224, and a channel forming region 214 a is formed in the island-shaped semiconductor layer 108.
214b, first impurity regions 215a and 217 functioning as a source region or a drain region, and a gate electrode 22
4, the second impurity region (A) 215b forming an LDD region that does not overlap with the gate electrode 224
The structure has a second impurity region (B) 215c that forms the D region. Second impurity region (B) 213
The length of the portion where c overlaps with the gate electrode 224 is 0.1 to
0.3 μm. In addition, a semiconductor extending from the first impurity region 217 and having a second impurity region (A) 219b, a second impurity region (B) 219c, and a region 218 to which an impurity element which determines a conductivity type is not added is provided. Layer and third
A storage capacitor is formed from an insulating layer formed of the same layer as the gate insulating film having the shape described above and a capacitor wiring 225 formed from the second tapered conductive layer.
【００９１】図１４は画素部のほぼ一画素分を示す上面
図である。図中に示すＡ−Ａ'断面が図８（Ｂ）に示す
画素部の断面図に対応している。画素ＴＦＴ２０４は、
ゲート電極２２４は図示されていないゲート絶縁膜を介
してその下の島状半導体層１０８と交差し、さらに複数
の島状半導体層に跨って延在してゲート配線を兼ねてい
る。図示はしていないが、島状半導体層には、図８
（Ｂ）で説明したソース領域、ドレイン領域、ＬＤＤ領
域が形成されている。また、２３０はソース配線１６４
とソース領域２１５ａとのコンタクト部、２３１は画素
電極１６９とドレイン領域２２７とのコンタクト部であ
る。保持容量２０５は、画素ＴＦＴ２０４のドレイン領
域２２７から延在する半導体層とゲート絶縁膜を介して
容量配線２２５が重なる領域で形成されている。この構
成において半導体層２１８には、価電子制御を目的とし
た不純物元素は添加されていない。FIG. 14 is a top view showing almost one pixel of the pixel portion. The cross section AA ′ shown in the drawing corresponds to the cross-sectional view of the pixel portion shown in FIG. The pixel TFT 204 is
The gate electrode 224 intersects the island-shaped semiconductor layer 108 thereunder via a gate insulating film (not shown), and extends over a plurality of island-shaped semiconductor layers to serve also as a gate wiring. Although not shown, FIG.
The source region, the drain region, and the LDD region described in (B) are formed. 230 is a source wiring 164
231 is a contact portion between the pixel electrode 169 and the drain region 227. The storage capacitor 205 is formed in a region where the semiconductor layer extending from the drain region 227 of the pixel TFT 204 and the capacitor wiring 225 overlap with a gate insulating film interposed therebetween. In this structure, an impurity element for controlling valence electrons is not added to the semiconductor layer 218.
【００９２】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらに、耐熱性を有する
導電性材料でゲート電極を形成することによりＬＤＤ領
域やソース領域およびドレイン領域の活性化を容易とし
ている。さらに、ゲート電極にゲート絶縁膜を介して重
なるＬＤＤ領域を形成する際に、導電型を制御する目的
で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域
を形成することで、特にドレイン領域近傍における電界
緩和効果が高まることが期待できる。The above configuration enables the structure of the TFT constituting each circuit to be optimized according to the specifications required by the pixel TFT and the driving circuit, thereby improving the operation performance and reliability of the semiconductor device. . Further, activation of the LDD region, the source region, and the drain region is facilitated by forming the gate electrode with a conductive material having heat resistance. Further, when forming the LDD region overlapping with the gate electrode via the gate insulating film, the LDD region is formed by giving a concentration gradient to the impurity element added for the purpose of controlling the conductivity type, particularly in the vicinity of the drain region. Can be expected to increase the electric field relaxation effect.
【００９３】アクティブマトリクス型の液晶表示装置の
場合、第１のｐチャネル型ＴＦＴ２００と第１のｎチャ
ネル型ＴＦＴ２０１は高速動作を重視するシフトレジス
タ回路、バッファ回路、レベルシフタ回路などを形成す
るのに用いる。図８（Ｂ）ではこれらの回路をロジック
回路部として表している。第１のｎチャネル型ＴＦＴ２
０１の第２の不純物領域（Ｂ）２０９ｃはホットキャリ
ア対策を重視した構造となっている。さらに、耐圧を高
め、動作を安定化させるために、図１２（Ａ）で示すよ
うにこのロジック回路部のＴＦＴを第１のｐチャネル型
ＴＦＴ２８０と第１のｎチャネル型ＴＦＴ２８１で形成
しても良い。このＴＦＴは、一対のソース・ドレイン間
に２つのゲート電極を設けたダブルゲート構造であり、
このようなＴＦＴは本実施例の工程を用いて同様に作製
できる。第１のｐチャネル型ＴＦＴ２８０には、島状半
導体層にチャネル形成領域２３６ａ、２３６ｂ、ソース
またはドレイン領域として機能する第３の不純物領域２
３８ａ、２３９ａ、２４０ａ、ＬＤＤ領域となる第４の
不純物領域（Ａ）２３８ｂ、２３９ｂ、２４０ｂ及びゲ
ート電極２３７と一部が重なりＬＤＤ領域となる第４の
不純物領域（Ｂ）２３８ｃ、２３９ｃ、２４０ｃを有し
た構造となっている。第１のｎチャネル型ＴＦＴ２８１
には、島状半導体層にチャネル形成領域２４１ａ、２４
１ｂ、ソースまたはドレイン領域として機能する第１の
不純物領域２４３ａ、２４４ａ、２４５ａとＬＤＤ領域
となる第２の不純物領域（Ａ）２４３ｂ、２４４ｂ、２
４５ｂ及びゲート電極２４２と一部が重なりＬＤＤ領域
となる第２の不純物領域（Ｂ）２４３ｃ、２４４ｃ、２
４５ｃを有している。チャネル長は３〜７μｍとして、
ゲート電極と重なるＬＤＤ領域のチャネル長方向の長さ
は０．１〜０．３μｍとする。In the case of an active matrix type liquid crystal display device, the first p-channel type TFT 200 and the first n-channel type TFT 201 are used for forming a shift register circuit, a buffer circuit, a level shifter circuit, etc. which emphasize high-speed operation. . FIG. 8B illustrates these circuits as logic circuit units. First n-channel type TFT2
The second impurity region (B) 209c of No. 01 has a structure that emphasizes hot carrier measures. Further, in order to increase the breakdown voltage and stabilize the operation, as shown in FIG. 12A, the TFT of this logic circuit portion may be formed of a first p-channel TFT 280 and a first n-channel TFT 281. good. This TFT has a double gate structure in which two gate electrodes are provided between a pair of source and drain.
Such a TFT can be similarly manufactured using the steps of this embodiment. In the first p-channel TFT 280, the third impurity region 2 functioning as a source or drain region in the island-shaped semiconductor layer is formed in the channel-forming regions 236a and 236b.
38a, 239a, 240a, a fourth impurity region (A) 238b, 239b, 240b serving as an LDD region and a fourth impurity region (B) 238c, 239c, 240c which partially overlaps the gate electrode 237 and serves as an LDD region. It has a structure having. First n-channel TFT 281
Are formed in the island-shaped semiconductor layer.
1b, first impurity regions 243a, 244a, 245a functioning as source or drain regions and second impurity regions (A) 243b, 244b,
45b and the second impurity regions (B) 243c, 244c, and 2D which partly overlap with the gate electrode 242 and serve as LDD regions.
45c. Assuming that the channel length is 3 to 7 μm,
The length of the LDD region overlapping the gate electrode in the channel length direction is 0.1 to 0.3 μm.
【００９４】また、アナログスイッチで構成するサンプ
リング回路には、同様な構成とした第２のｐチャネル型
ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３を適用
することができる。サンプリング回路はホットキャリア
対策と低オフ電流動作が重視されるので、図１２（Ｂ）
で示すようにこの回路のＴＦＴを第２のｐチャネル型Ｔ
ＦＴ２８２と第２のｎチャネル型ＴＦＴ２８３で形成し
ても良い。この第２のｐチャネル型ＴＦＴ２８２は、一
対のソース・ドレイン間に３つのゲート電極を設けたト
リプルゲート構造であり、このようなＴＦＴは本実施例
の工程を用いて同様に作製できる。第２のｐチャネル型
ＴＦＴ２８２には、島状半導体層にチャネル形成領域２
４６ａ、２３４ｂ、２４６ｃソースまたはドレイン領域
として機能する第３の不純物領域２４９ａ、２５０ａ、
２５１ａ、２５２ａ、ＬＤＤ領域となる第４の不純物領
域（Ａ）２４９ｂ、２５０ｂ、２５１ｂ、２５２ｂ及び
ゲート電極２４７と一部が重なりＬＤＤ領域となる第４
の不純物領域（Ｂ）２４９ｃ、２５０ｃ、２５１ｃ、２
５２ｃを有した構造となっている。第２のｎチャネル型
ＴＦＴ２８３には、島状半導体層にチャネル形成領域２
５３ａ、２５３ｂ、ソースまたはドレイン領域として機
能する第１の不純物領域２５５ａ、２５６ａ、２５７ａ
とＬＤＤ領域となる第２の不純物領域（Ａ）２５５ｂ、
２５６ｂ、２５７ｂ及びゲート電極２５４と一部が重な
りＬＤＤ領域となる第２の不純物領域（Ｂ）２５５ｃ、
２５６ｃ、２５７ｃを有している。チャネル長は３〜７
μｍとして、ゲート電極と重なるＬＤＤ領域のチャネル
長方向の長さは０．１〜０．３μｍとする。A second p-channel TFT 202 and a second n-channel TFT 203 having the same configuration can be applied to a sampling circuit composed of analog switches. Since the sampling circuit places importance on measures against hot carriers and low off-current operation, FIG.
As shown by, the TFT of this circuit is replaced with a second p-channel type TFT.
The FT 282 and the second n-channel TFT 283 may be used. The second p-channel TFT 282 has a triple gate structure in which three gate electrodes are provided between a pair of source and drain, and such a TFT can be manufactured in the same manner by using the steps of this embodiment. The second p-channel TFT 282 has a channel formation region 2 in the island-shaped semiconductor layer.
46a, 234b, 246c, third impurity regions 249a, 250a functioning as source or drain regions;
251a, 252a, a fourth impurity region (A) 249b, 250b, 251b, 252b to be an LDD region and a fourth impurity region to be partially overlapped with the gate electrode 247 to be an LDD region.
Impurity regions (B) 249c, 250c, 251c, 2
52c. The second n-channel TFT 283 has a channel-forming region 2 in the island-shaped semiconductor layer.
53a, 253b, first impurity regions 255a, 256a, 257a functioning as source or drain regions
And a second impurity region (A) 255b serving as an LDD region,
A second impurity region (B) 255c which partially overlaps with the gate electrodes 256b and 256b and the gate electrode 254 to form an LDD region;
256c and 257c. Channel length is 3-7
μm, the length in the channel length direction of the LDD region overlapping the gate electrode is 0.1 to 0.3 μm.
【００９５】ＴＦＴのゲート電極の構成をシングルゲー
ト構造とするか、複数のゲート電極を一対のソース・ド
レイン間に設けたマルチゲート構造とするかは、回路の
特性に応じて実施者が適宣選択すれば良い。そして、本
実施例で完成したアクティブマトリクス基板を用いるこ
とで反射型の液晶表示装置を作製することができる。Whether the TFT gate electrode has a single gate structure or a multi-gate structure in which a plurality of gate electrodes are provided between a pair of source / drain is determined by the practitioner according to the characteristics of the circuit. Just choose. Then, a reflective liquid crystal display device can be manufactured by using the active matrix substrate completed in this embodiment.
【００９６】[実施例７]実施例６ではゲート電極の材料
にＷやＴａなどの耐熱性導電材料を用いる例を示した。
このような材料を用いる理由は、ゲート電極形成後に導
電型の制御を目的として半導体層に添加した不純物元素
を４００〜７００℃の熱アニールによって活性化させる
必要があり、その工程を実施する上でゲート電極に耐熱
性を持たせる必要があるからである。しかしながら、こ
のような耐熱性導電材料は面積抵抗で１０Ω程度あり、
画面サイズが４インチクラスかそれ以上の表示装置には
必ずしも適していない。ゲート電極に接続するゲート線
を同じ材料で形成すると、基板上における引回し長さが
必然的に大きくなり、配線抵抗の影響による配線遅延の
問題を無視することができなくなる。[Embodiment 7] In Embodiment 6, an example in which a heat-resistant conductive material such as W or Ta is used as the material of the gate electrode has been described.
The reason for using such a material is that it is necessary to activate the impurity element added to the semiconductor layer by thermal annealing at 400 to 700 ° C. for the purpose of controlling the conductivity type after forming the gate electrode. This is because the gate electrode needs to have heat resistance. However, such a heat-resistant conductive material has a sheet resistance of about 10Ω,
It is not necessarily suitable for a display device having a screen size of 4 inches or more. If the gate line connected to the gate electrode is formed of the same material, the wiring length on the substrate is inevitably increased, and the problem of wiring delay due to the influence of wiring resistance cannot be ignored.
【００９７】例えば、画素密度がＶＧＡの場合、４８０
本のゲート配線と６４０本のソース線が形成され、ＸＧ
Ａの場合には７６８本のゲート配線と１０２４本のソー
ス配線が形成される。表示領域の画面サイズは、１３イ
ンチクラスの場合対角線の長さは３４０ｍｍとなり、１
８インチクラスの場合には４６０ｍｍとなる。本実施例
ではこのような液晶表示装置を実現する手段として、ゲ
ート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で
形成する方法について図９を用いて説明する。For example, when the pixel density is VGA, 480
Gate lines and 640 source lines are formed, and XG
In the case of A, 768 gate wirings and 1024 source wirings are formed. When the screen size of the display area is 13 inches, the length of the diagonal line is 340 mm, and
In the case of the 8-inch class, it is 460 mm. In this embodiment, as a means for realizing such a liquid crystal display device, a method for forming a gate wiring with a low-resistance conductive material such as Al or copper (Cu) will be described with reference to FIGS.
【００９８】まず、実施例６と同様にして図６（Ａ）〜
図７（Ｃ）に示す工程を行う。そして導電型の制御を目
的として、それぞれの島状半導体層に添加された不純物
元素を活性化する工程を行う。この工程はファーネスア
ニール炉を用いる熱アニール法で行う。その他に、レー
ザアニール法、またはラピッドサーマルアニール法（Ｒ
ＴＡ法）を適用することができる。熱アニール法では酸
素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の
窒素雰囲気中で４００〜７００℃、代表的には５００〜
６００℃で行うものであり、本実施例では５００℃で４
時間の熱処理を行う。First, in the same manner as in Embodiment 6, FIGS.
The step shown in FIG. 7C is performed. Then, for the purpose of controlling the conductivity type, a step of activating the impurity element added to each of the island-shaped semiconductor layers is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, laser annealing or rapid thermal annealing (R
TA method) can be applied. In the thermal annealing method, the oxygen concentration is 400 to 700 ° C. in a nitrogen atmosphere having a concentration of 1 ppm or less, preferably 0.1 ppm or less, typically 500 to
This is performed at a temperature of 600 ° C.
Heat treatment for a time is performed.
【００９９】この熱処理において、第２のテーパー形状
を有する導電層１４０〜１４５は表面から５〜８０nmの
厚さで導電層（Ｃ）１７２ａ〜１７２ｆが形成される。
例えば、第２のテーパー形状を有する導電層がＷの場合
には、窒化タングステンが形成され、Ｔａの場合には窒
化タンタルが形成される。さらに、３〜１００％の水素
を含む雰囲気中で、３００〜４５０℃で１〜１２時間の
熱処理を行い、島状半導体層を水素化する工程を行う。
この工程は熱的に励起された水素により半導体層のダン
グリングボンドを終端する工程である。水素化の他の手
段として、プラズマ水素化（プラズマにより励起された
水素を用いる）を行っても良い（図９（Ａ））。In this heat treatment, conductive layers (C) 172a to 172f are formed to have a thickness of 5 to 80 nm from the surface of conductive layers 140 to 145 having the second tapered shape.
For example, when the conductive layer having the second tapered shape is W, tungsten nitride is formed, and when the conductive layer is Ta, tantalum nitride is formed. Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-shaped semiconductor layer.
In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. Plasma hydrogenation (using hydrogen excited by plasma) may be performed as another means of hydrogenation (FIG. 9A).
【０１００】活性化および水素化処理の後、ゲート線を
低抵抗導電材料で形成する。低抵抗導電材料はＡｌやＣ
ｕを主成分とするものであり、このような材料から形成
される低抵抗導電層からゲート線を形成する。例えば、
Ｔｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層とし
て全面に形成する（図示せず）。低抵抗導電層は２００
〜４００nm（好ましくは２５０〜３５０nm）の厚さで形
成する。そして、所定のレジストパターンを形成し、エ
ッチング処理して、ゲート線１７３、１７４を形成す
る。このとき同じ材料で画素部に設ける保持容量と接続
する容量線１７５も形成する。低抵抗導電層がＡｌを主
成分とする材料である場合には、エッチング処理はリン
酸系のエッチング溶液によるウエットエッチングで下地
との選択加工性を保ってゲート線を形成することができ
る。第１の層間絶縁膜１７６は実施例６と同様にして形
成する（図９（Ｂ））。After the activation and hydrogenation, the gate lines are formed of a low-resistance conductive material. Low resistance conductive material is Al or C
The main component is u, and a gate line is formed from a low-resistance conductive layer formed of such a material. For example,
An Al film containing 0.1 to 2% by weight of Ti is formed on the entire surface as a low-resistance conductive layer (not shown). The low resistance conductive layer is 200
It is formed to a thickness of 400 nm (preferably 250 to 350 nm). Then, a predetermined resist pattern is formed and an etching process is performed to form gate lines 173 and 174. At this time, a capacitor line 175 connected to a storage capacitor provided in the pixel portion is formed using the same material. In the case where the low-resistance conductive layer is made of a material containing Al as a main component, the gate line can be formed by wet etching with a phosphoric acid-based etching solution while maintaining selectivity with the base. The first interlayer insulating film 176 is formed in the same manner as in Embodiment 6 (FIG. 9B).
【０１０１】その後、実施例６と同様にして有機絶縁物
材料から成る第２の層間絶縁膜１５９、ソース線１６０
〜１６４、ドレイン線１６５〜１６８、画素電極１６
９、１７１を形成してアクティブマトリクス基板を完成
させることができる。図１０（Ａ）、（Ｂ）はこの状態
の上面図を示し、図１０（Ａ）のＢ−Ｂ'断面および図
１０（Ｂ）のＣ−Ｃ'断面は図９（Ｃ）のＢ−Ｂ'および
Ｃ−Ｃ'に対応している。図１０（Ａ）、（Ｂ）ではゲ
ート絶縁膜、第１の層間絶縁膜、第２の層間絶縁膜を省
略して示しているが、島状半導体層１０４、１０５、１
０８の図示されていないソースおよびドレイン領域にソ
ース線１６０、１６１、１６４とドレイン線１６５、１
６６、及び画素電極１６９がコンタクトホールを介して
接続している。また、図１０（Ａ）のＤ−Ｄ'断面およ
び図１０（Ｂ）のＥ−Ｅ'断面を図１１（Ａ）と（Ｂ）
にそれぞれ示す。ゲート線１７３はゲート電極２２０
と、またゲート線１７４はゲート電極２２５と島状半導
体層１０４、１０８の外側で重なるように形成され、ゲ
ート電極と低抵抗導電層とがコンタクトホールを介さず
に接触して電気的に導通している。このようにゲート線
を低抵抗導電材料で形成することにより、配線抵抗を十
分低減できる。従って、画素部（画面サイズ）が４イン
チクラス以上の表示装置に適用することができる。Thereafter, the second interlayer insulating film 159 made of an organic insulating material and the source line 160 are formed in the same manner as in the sixth embodiment.
To 164, drain lines 165 to 168, pixel electrode 16
9 and 171 can be formed to complete the active matrix substrate. FIGS. 10A and 10B are top views in this state, and a cross section taken along line BB ′ of FIG. 10A and a cross section taken along line CC ′ of FIG. B 'and CC'. Although the gate insulating film, the first interlayer insulating film, and the second interlayer insulating film are omitted in FIGS. 10A and 10B, the island-shaped semiconductor layers 104, 105, 1
08, source lines 160, 161, 164 and drain lines 165, 1
66 and the pixel electrode 169 are connected via a contact hole. FIGS. 11A and 11B are cross-sectional views taken along the line DD ′ in FIG. 10A and the line EE ′ in FIG.
Are shown below. The gate line 173 is connected to the gate electrode 220
In addition, the gate line 174 is formed so as to overlap the gate electrode 225 outside the island-shaped semiconductor layers 104 and 108, and the gate electrode and the low-resistance conductive layer come into contact with each other without interposing a contact hole to be electrically connected. ing. By forming the gate line with a low-resistance conductive material in this manner, the wiring resistance can be sufficiently reduced. Therefore, the present invention can be applied to a display device having a pixel portion (screen size) of 4 inches or more.
【０１０２】[実施例８]実施例６で作製したアクティブ
マトリクス基板はそのまま反射型の表示装置に適用する
ことができる。一方、透過型の液晶表示装置とする場合
には画素部の各画素に設ける画素電極を透明電極で形成
すれば良い。本実施例では透過型の液晶表示装置に対応
するアクティブマトリクス基板の作製方法について図１
３を用いて説明する。[Embodiment 8] The active matrix substrate manufactured in Embodiment 6 can be applied to a reflection type display device as it is. On the other hand, in the case of a transmissive liquid crystal display device, a pixel electrode provided for each pixel in the pixel portion may be formed of a transparent electrode. Embodiment 1 In this embodiment, a method for manufacturing an active matrix substrate corresponding to a transmission type liquid crystal display device will be described with reference to FIGS.
3 will be described.
【０１０３】アクティブマトリクス基板は実施例６と同
様に作製する。図１３（Ａ）では、ソース配線とドレイ
ン配線は導電性の金属膜をスパッタ法や真空蒸着法で形
成する。ドレイン線２５６を例としてこの構成を図１３
（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１
５０nmの厚さで形成し、島状半導体層のソースまたはド
レイン領域を形成する半導体膜とコンタクトを形成す
る。そのＴｉ膜２５６ａ上に重ねてＡｌ膜２５６ｂを３
００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃ
または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚
さで形成して３層構造とする。その後、透明導電膜を全
面に形成し、フォトマスクを用いたパターニング処理お
よびエッチング処理により画素電極２５７を形成する。
画素電極２５７は、有機樹脂材料から成る第２の層間絶
縁膜上に形成され、コンタクトホールを介さずに画素Ｔ
ＦＴ２０４のドレイン線２５６と重なる部分を設け電気
的な接続を形成している。The active matrix substrate is manufactured in the same manner as in the sixth embodiment. In FIG. 13A, a conductive metal film is formed for a source wiring and a drain wiring by a sputtering method or a vacuum evaporation method. This configuration is illustrated in FIG. 13 using the drain line 256 as an example.
To explain in detail in (B), the Ti film 256a is
A contact is formed with a semiconductor film forming a source or drain region of an island-shaped semiconductor layer with a thickness of 50 nm. The Al film 256b is overlapped with the Ti film 256a by 3
Formed to a thickness of 100 to 400 nm, and further, a Ti film 256 c
Alternatively, a three-layer structure is formed by forming a titanium nitride (TiN) film with a thickness of 100 to 200 nm. After that, a transparent conductive film is formed over the entire surface, and a pixel electrode 257 is formed by patterning and etching using a photomask.
The pixel electrode 257 is formed on the second interlayer insulating film made of an organic resin material, and the pixel electrode 257 does not pass through the contact hole.
A portion overlapping the drain line 256 of the FT 204 is provided to form an electrical connection.
【０１０４】図１３（Ｃ）では最初に第２の層間絶縁膜
上に透明導電膜を形成し、パターニング処理およびエッ
チング処理をして画素電極２５８を形成した後、ドレイ
ン線２５９を画素電極２５８とコンタクトホールを介さ
ずに接続部を形成した例である。ドレイン線２５９は、
図１３（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５
０nmの厚さで形成し、島状半導体層のソースまたはドレ
イン領域を形成する半導体膜とコンタクトを形成し、そ
のＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜
４００nmの厚さで形成して設ける。この構成にすると、
画素電極２５８はドレイン配線２５９を形成するＴｉ膜
２５９ａのみと接触することになる。その結果、透明導
電膜材料とＡｌとが直接接し反応するのを確実に防止で
きる。In FIG. 13C, first, a transparent conductive film is formed on the second interlayer insulating film, patterning and etching are performed to form a pixel electrode 258, and then the drain line 259 is connected to the pixel electrode 258. This is an example in which a connection portion is formed without a contact hole. The drain line 259 is
As shown in FIG. 13D, the Ti film 259a is
A contact is formed with a semiconductor film forming a source or drain region of an island-shaped semiconductor layer, and an Al film 259b is formed on the Ti film 259a so as to have a thickness of 300 nm.
It is formed and provided with a thickness of 400 nm. With this configuration,
The pixel electrode 258 contacts only the Ti film 259a forming the drain wiring 259. As a result, it is possible to reliably prevent the transparent conductive film material from directly reacting with Al.
【０１０５】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、図２０（Ａ）、（Ｂ）の
構成においてドレイン配線２５６の端面で、Ａｌ膜２５
６ｂが画素電極２５７と接触して腐蝕反応をすることを
防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料
であり、さらに可視光の透過率や導電率を高めるために
ガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）
などを用いることができる。The material of the transparent conductive film is indium oxide (I
n 2 O 3 ) and indium tin oxide alloy (In 2 O 3 —S
nO 2 ; ITO) or the like can be formed by a sputtering method, a vacuum evaporation method, or the like. The etching of such a material is performed using a hydrochloric acid-based solution. However, in particular, since etching of ITO easily generates residues, an indium oxide-zinc oxide alloy (In 2 O 3 —ZnO) may be used to improve the etching processability. Since the indium oxide zinc oxide alloy has excellent surface smoothness and excellent thermal stability with respect to ITO, the aluminum film 25 is formed on the end face of the drain wiring 256 in the configuration shown in FIGS.
6b can be prevented from contacting the pixel electrode 257 and causing a corrosion reaction. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added to increase the transmittance and conductivity of visible light.
Etc. can be used.
【０１０６】実施例６では反射型の液晶表示装置を作製
できるアクティブマトリクス基板を５枚のフォトマスク
により作製したが、さらに１枚のフォトマスクの追加
（合計６枚）で、透過型の液晶表示装置に対応したアク
ティブマトリクス基板を完成させることができる。本実
施例では、実施例６と同様な工程として説明したが、こ
のような構成は実施例７で示すアクティブマトリクス基
板に適用することができる。In the sixth embodiment, an active matrix substrate on which a reflection type liquid crystal display device can be manufactured is manufactured using five photomasks. An active matrix substrate corresponding to the device can be completed. In the present embodiment, steps similar to those in the sixth embodiment have been described. However, such a configuration can be applied to the active matrix substrate described in the seventh embodiment.
【０１０７】[実施例９]本実施例では実施例６で作製し
たアクティブマトリクス基板から、アクティブマトリク
ス型液晶表示装置を作製する工程を説明する。まず、図
１５（Ａ）に示すように、図８（Ｂ）の状態のアクティ
ブマトリクス基板に柱状スペーサから成るスペーサを形
成する。スペーサは数μｍの粒子を散布して設ける方法
でも良いが、ここでは基板全面に樹脂膜を形成した後こ
れをパターニングして形成する方法を採用した。このよ
うなスペーサの材料に限定はないが、例えば、ＪＳＲ社
製のＮＮ７００を用い、スピナーで塗布した後、露光と
現像処理によって所定のパターンに形成する。さらにク
リーンオーブンなどで１５０〜２００℃で加熱して硬化
させる。このようにして作製されるスペーサは露光と現
像処理の条件によって形状を異ならせることができる
が、好ましくは、スペーサの形状は柱状で頂部が平坦な
形状となるようにすると、対向側の基板を合わせたとき
に液晶表示パネルとしての機械的な強度を確保すること
ができる。形状は円錐状、角錐状など特別の限定はない
が、例えば円錐状としたときに具体的には、高さを１．
２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底
部の半径との比を１対１．５とする。このとき側面のテ
ーパー角は±１５°以下とする。[Embodiment 9] In this embodiment, a process of manufacturing an active matrix type liquid crystal display device from the active matrix substrate manufactured in Embodiment 6 will be described. First, as shown in FIG. 15A, a spacer including a columnar spacer is formed on the active matrix substrate in the state of FIG. 8B. The spacer may be provided by scattering particles of several μm, but here, a method of forming a resin film over the entire surface of the substrate and then patterning the resin film is adopted. Although there is no limitation on the material of such a spacer, for example, NN700 manufactured by JSR Corporation is applied by a spinner and then formed into a predetermined pattern by exposure and development processing. Further, it is cured by heating at 150 to 200 ° C. in a clean oven or the like. The shape of the spacer manufactured in this manner can be varied depending on the conditions of the exposure and development treatments. Preferably, the shape of the spacer is columnar and the top is flat, so that the opposing substrate is When combined, the mechanical strength of the liquid crystal display panel can be secured. The shape is not particularly limited, such as a conical shape or a pyramid shape. For example, when the shape is a conical shape, specifically, the height is 1.
The average radius is 5 to 7 μm, and the ratio of the average radius to the bottom radius is 1: 1.5. At this time, the taper angle of the side surface is set to ± 15 ° or less.
【０１０８】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１５（Ａ）で示すように、画素部に
おいては画素電極１６９のコンタクト部２３１と重ねて
その部分を覆うように柱状スペーサ４０６を形成すると
良い。コンタクト部２３１は平坦性が損なわれこの部分
では液晶がうまく配向しなくなるので、このようにして
コンタクト部２３１にスペーサ用の樹脂を充填する形で
柱状スペーサ４０６を形成することでディスクリネーシ
ョンなどを防止することができる。また、駆動回路のＴ
ＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成してお
く。このスペーサは駆動回路部の全面に渡って形成して
も良いし、図１５で示すようにソース線およびドレイン
線を覆うようにして設けても良い。The arrangement of the spacers may be arbitrarily determined, but preferably, as shown in FIG. 15A, in the pixel portion, the columnar spacer is overlapped with the contact portion 231 of the pixel electrode 169 so as to cover that portion. 406 may be formed. Since the flatness of the contact portion 231 is impaired and the liquid crystal is not well aligned in this portion, the columnar spacer 406 is formed in such a manner that the contact portion 231 is filled with the resin for the spacer, so that disclination or the like is performed. Can be prevented. In addition, the driving circuit T
Spacers 405a to 405e are also formed on the FT. This spacer may be formed over the entire surface of the drive circuit portion, or may be provided so as to cover the source line and the drain line as shown in FIG.
【０１０９】その後、配向膜４０７を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ４０６の端部からラビング方向
に対してラビングされない領域が２μｍ以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上に形成したスペー
サ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護す
る効果を得ることができる。また図では説明しないが、
配向膜４０７を先に形成してから、スペーサ４０６、４
０５ａ〜４０５ｅを形成した構成としても良い。After that, an alignment film 407 is formed. Usually, a polyimide resin is used for the alignment film of the liquid crystal display element. After forming the alignment film, a rubbing treatment was performed so that the liquid crystal molecules were aligned with a certain pretilt angle. The area not rubbed in the rubbing direction from the end of the columnar spacer 406 provided in the pixel portion was set to 2 μm or less. In the rubbing treatment, generation of static electricity often poses a problem, but the effect of protecting the TFT from static electricity can be obtained by the spacers 405a to 405e formed on the TFT of the driving circuit. Although not explained in the figure,
After forming the alignment film 407 first, the spacers 406, 4
05a to 405e may be formed.
【０１１０】対向側の対向基板４０１には、遮光膜４０
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１５（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。The opposing substrate 401 on the opposing side has a light shielding film 40
2. A transparent conductive film 403 and an alignment film 404 are formed.
The light-shielding film 402 includes a Ti film, a Cr film, an Al film,
It is formed with a thickness of 300 nm. Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are attached with a sealant 408. A filler (not shown) is mixed in the sealant 408, and the two substrates are bonded at a uniform interval by the filler and the spacers 406 and 405a to 405e. After that, a liquid crystal material 409 is injected between the two substrates. A known liquid crystal material may be used as the liquid crystal material. For example, in addition to the TN liquid crystal, a thresholdless antiferroelectric mixed liquid crystal exhibiting electro-optical response in which the transmittance continuously changes with respect to an electric field can be used. In this thresholdless antiferroelectric mixed liquid crystal,
Some exhibit a V-shaped electro-optical response characteristic. Thus, the active matrix liquid crystal display device shown in FIG. 15B is completed.
【０１１１】図１６はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例６で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリなどの信号処理回路６０７も付加されていても
良い。そして、これらの駆動回路は接続配線６０３によ
って外部入出力端子６０２と接続されている。画素部６
０４では走査信号駆動回路６０５から延在するゲート配
線群６０８と画像信号駆動回路６０６から延在するソー
ス配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。FIG. 16 is a top view of such an active matrix substrate, and is a top view showing a positional relationship between a pixel portion and a driving circuit portion, a spacer, and a sealant. A scanning signal driving circuit 605 and an image signal driving circuit 606 are provided as driving circuits around the pixel portion 604 on the glass substrate 101 described in Embodiment 6. In addition, other CPU
A signal processing circuit 607 such as a memory and a memory may be added. These drive circuits are connected to an external input / output terminal 602 by a connection wiring 603. Pixel section 6
In 04, pixels are formed by intersecting a gate wiring group 608 extending from the scanning signal driving circuit 605 and a source wiring group 609 extending from the image signal driving circuit 606 in a matrix. Capacity 2
05 is provided.
【０１１２】図１５において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１６で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１６では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１６に示すシール剤６１９は、基板１０１上の
画素部６０４および走査信号駆動回路６０５、画像信号
駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。In FIG. 15, the columnar spacer 406 provided in the pixel portion may be provided for all the pixels, but is provided every several to several tens of pixels arranged in a matrix as shown in FIG. May be. That is, the ratio of the number of spacers to the total number of pixels constituting the pixel portion is 20 to
It can be 100%. Further, the spacers 405a to 405e provided in the drive circuit portion may be provided so as to cover the entire surface or may be provided in accordance with the positions of the source and drain wirings of each TFT. In FIG. 16, the arrangement of the spacers provided in the drive circuit portion is indicated by 610 to 612. Then, the sealant 619 shown in FIG. 16 is outside the pixel portion 604 and the scan signal drive circuit 605, the image signal drive circuit 606, and other signal processing circuits 607 on the substrate 101. Formed inside.
【０１１３】このようなアクティブマトリクス型液晶表
示装置の構成を図１７の斜視図を用いて説明する。図１
７においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート線（ゲート電極と連続
して形成されている場合は図８（Ｂ）の２２４に相当す
る）とソース線１６４が画素部６０４に延在し、画素Ｔ
ＦＴ２０４に接続している。また、フレキシブルプリン
ト配線板（Flexible Printed Circuit：ＦＰＣ）６１３
が外部入力端子６０２に接続していて画像信号などを入
力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によ
って強固に接着されている。そして接続配線６０３でそ
れぞれの駆動回路に接続している。また、対向基板４０
１には図示していない、遮光膜や透明電極が設けられて
いる。The configuration of such an active matrix type liquid crystal display device will be described with reference to the perspective view of FIG. FIG.
7, the active matrix substrate is a glass substrate 1
01, a pixel portion 604, a scanning signal driving circuit 605, an image signal driving circuit 606, and another signal processing circuit 607. The pixel T has a pixel T
An FT 204 and a storage capacitor 205 are provided, and a driving circuit provided around the pixel portion is configured based on a CMOS circuit. From the scanning signal driver circuit 605 and the image signal driver circuit 606, a gate line (equivalent to 224 in FIG. 8B when formed continuously with the gate electrode) and a source line 164 are provided to the pixel portion 604, respectively. Extend, the pixel T
Connected to FT204. Also, a flexible printed circuit (FPC) 613 is used.
Are connected to the external input terminal 602 and are used to input image signals and the like. The FPC 613 is firmly bonded by a reinforcing resin 614. Then, the connection wiring 603 is connected to each drive circuit. Also, the counter substrate 40
1, a light shielding film and a transparent electrode, not shown, are provided.
【０１１４】このような構成の液晶表示装置は、実施例
６〜８で示したアクティブマトリクス基板を用いて形成
することができる。実施例６で示すアクティブマトリク
ス基板を用いれば反射型の液晶表示装置が得られ、実施
例８で示すアクティブマトリクス基板を用いると透過型
の液晶表示装置を得ることができる。The liquid crystal display device having such a configuration can be formed using the active matrix substrates described in Embodiments 6 to 8. A reflective liquid crystal display device can be obtained by using the active matrix substrate described in Embodiment 6, and a transmission liquid crystal display device can be obtained by using the active matrix substrate described in Embodiment 8.
【０１１５】[実施例１０]図１８は実施例６〜８で示し
たアクティブマトリクス基板の回路構成の一例であり、
直視型の表示装置の回路構成を示す図である。このアク
ティブマトリクス基板は、画像信号駆動回路６０６、走
査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有
している。尚、本明細書中において記した駆動回路と
は、画像信号駆動回路６０６、走査信号駆動回路６０５
を含めた総称である。[Embodiment 10] FIG. 18 shows an example of the circuit configuration of the active matrix substrate shown in Embodiments 6 to 8.
FIG. 3 is a diagram illustrating a circuit configuration of a direct-view display device. This active matrix substrate includes an image signal driving circuit 606, scanning signal driving circuits (A) and (B) 605, and a pixel portion 604. Note that the driving circuits described in this specification include an image signal driving circuit 606 and a scanning signal driving circuit 605.
Is a generic term that includes
【０１１６】画像信号駆動回路６０６は、シフトレジス
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。The image signal driving circuit 606 includes a shift register circuit 501a, a level shifter circuit 502a, a buffer circuit 503a, and a sampling circuit 504.
Each of the scanning signal driving circuits (A) and (B) 185 includes a shift register circuit 501b, a level shifter circuit 502b, and a buffer circuit 503b.
【０１１７】シフトレジスタ回路５０１ａ、５０１ｂは
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路のＴＦＴは、図８（Ｂ）
の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル
型ＴＦＴ２０１で形成する。或いは、図１２（Ａ）で示
す第１のｐチャネル型ＴＦＴ２８０と第１のｎチャネル
型ＴＦＴ２８１で形成しても良い。また、レベルシフタ
回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０
３ｂは駆動電圧が１４〜１６Ｖと高くなるので図１２
（Ａ）で示すようなマルチゲートのＴＦＴ構造とするこ
とが望ましい。マルチゲート構造でＴＦＴを形成すると
耐圧が高まり、回路の信頼性を向上させる上で有効であ
る。The driving voltage of the shift register circuits 501a and 501b is 5 to 16 V (typically 10 V), and the TFT of the CMOS circuit forming this circuit is shown in FIG.
Of the first p-channel TFT 200 and the first n-channel TFT 201. Alternatively, a first p-channel TFT 280 and a first n-channel TFT 281 illustrated in FIG. Also, the level shifter circuits 502a and 502b and the buffer circuits 503a and 503a
FIG. 12B shows a driving voltage as high as 14 to 16 V.
It is desirable to have a multi-gate TFT structure as shown in FIG. Forming a TFT with a multi-gate structure increases the breakdown voltage, which is effective in improving the reliability of the circuit.
【０１１８】サンプリング回路５０４はアナログスイッ
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図８（Ｂ）で示す第２のｐチャネル型
ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３で形成
することが望ましい。或いは、オフ電流値を効果的に低
減させるために図１２（Ｂ）で示す第２のｐチャネル型
ＴＦＴ２８２と第２のｎチャネル型ＴＦＴ２８３で形成
しても良い。The sampling circuit 504 is formed of an analog switch and has a drive voltage of 14 to 16 V. However, since the polarity is alternately inverted and the off-current value needs to be reduced, the sampling circuit 504 shown in FIG. It is desirable to form the second p-channel type TFT 202 and the second n-channel type TFT 203 as shown by. Alternatively, a second p-channel TFT 282 and a second n-channel TFT 283 illustrated in FIG.
【０１１９】また、画素部は駆動電圧が１４〜１６Ｖで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図８
（Ｂ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造を基本とする。The driving voltage of the pixel portion is 14 to 16 V, and it is required to further reduce the off-current value as compared with the sampling circuit from the viewpoint of low power consumption.
A multi-gate structure is basically used like the pixel TFT 204 shown in FIG.
【０１２０】尚、本実施例の構成は、実施例６〜８に示
した工程に従ってＴＦＴを作製することによって容易に
実現することができる。本実施例では、画素部と駆動回
路の構成のみを示しているが、実施例６〜８の工程に従
えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコ
ンバータ、γ補正回路、オペアンプ回路、さらにメモリ
回路や演算処理回路などの信号処理回路、あるいは論理
回路を同一基板上に形成することが可能である。このよ
うに、本発明は同一基板上に画素部とその駆動回路とを
含む半導体装置、例えば信号制御回路および画素部を具
備した液晶表示装置を実現することができる。The structure of this embodiment can be easily realized by fabricating a TFT according to the steps shown in Embodiments 6 to 8. In the present embodiment, only the configuration of the pixel portion and the driving circuit is shown. However, according to the steps of Embodiments 6 to 8, the signal dividing circuit, the frequency dividing circuit, the D / A converter, the γ correcting circuit, An operational amplifier circuit, a signal processing circuit such as a memory circuit or an arithmetic processing circuit, or a logic circuit can be formed over the same substrate. As described above, the present invention can realize a semiconductor device including a pixel portion and a driver circuit thereof over the same substrate, for example, a liquid crystal display device including a signal control circuit and a pixel portion.
【０１２１】[実施例１１]本実施例では、上述の実施例
で作製の例を示したアクティブマトリクス基板を用い、
発光装置としてエレクトロルミネッセンス（ＥＬ：Elec
tro Luminescence）材料を用いた自発光型の表示パネル
（以下、ＥＬ表示装置と記す）を作製する例について説
明する。[Embodiment 11] In this embodiment, the active matrix substrate shown in the example of manufacture in the above embodiment is used.
Electroluminescence (EL: Elec) as a light emitting device
An example of manufacturing a self-luminous display panel (hereinafter, referred to as an EL display device) using a tro luminescence material will be described.
【０１２２】本明細書において、発光装置とは、基板上
に形成された発光素子を該基板とカバー材の間に封入し
た表示用パネルおよび該表示用パネルにＩＣを実装した
表示用モジュールを総称したものである。なお、発光素
子は、電場を加えることで発生するルミネッセンス（El
ectro Luminescence）が得られる有機化合物を含む層
（発光層）と陽極層と、陰極層とを有する。また、有機
化合物におけるルミネッセンスには、一重項励起状態か
ら基底状態に戻る際の発光（蛍光）と三重項励起状態か
ら基底状態に戻る際の発光（リン光）があり、これらの
うちどちらか、あるいは両方の発光を含む。In this specification, a light emitting device is a general term for a display panel in which a light emitting element formed on a substrate is sealed between the substrate and a cover material, and a display module in which an IC is mounted on the display panel. It was done. The light-emitting element emits luminescence (El) generated by applying an electric field.
(Emission Luminescence), a layer containing an organic compound (light-emitting layer), an anode layer, and a cathode layer. In addition, luminescence in an organic compound includes light emission (fluorescence) when returning from a singlet excited state to a ground state and light emission (phosphorescence) when returning from a triplet excited state to a ground state. Alternatively, both light emissions are included.
【０１２３】図１９（Ａ）は本発明を用いたＥＬ表示パ
ネルの上面図である。図２０（Ａ）において、１０は基
板、１１は画素部、１２はソース側駆動回路、１３はゲ
ート側駆動回路であり、それぞれの駆動回路は配線１４
〜１６を経てＦＰＣ１７に至り、外部機器へと接続され
る。FIG. 19A is a top view of an EL display panel using the present invention. 20A, reference numeral 10 denotes a substrate, 11 denotes a pixel portion, 12 denotes a source-side drive circuit, 13 denotes a gate-side drive circuit, and each drive circuit includes a wiring 14.
〜16 to the FPC 17 and connected to an external device.
【０１２４】図１９（Ｂ）は図１９（Ａ）のＦ−Ｆ'断
面を表す図であり、このとき少なくとも画素部上、好ま
しくは駆動回路及び画素部上に対向板８０を設ける。対
向板８０はシール材１９でＴＦＴとＥＬ層が形成されて
いるアクティブマトリクス基板と貼り合わされている。
シール剤１９にはフィラー（図示せず）が混入されてい
て、このフィラーによりほぼ均一な間隔を持って２枚の
基板が貼り合わせられている。さらに、シール材１９の
外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封す
る構造とする。封止剤８１は珪素樹脂、エポキシ樹脂、
フェノール樹脂、ブチルゴムなどの材料を用いる。FIG. 19B is a cross-sectional view taken along the line FF ′ of FIG. 19A. At this time, the opposing plate 80 is provided at least over the pixel portion, preferably over the driving circuit and the pixel portion. The opposing plate 80 is bonded to the active matrix substrate on which the TFT and the EL layer are formed with the sealing material 19.
A filler (not shown) is mixed in the sealant 19, and the two substrates are bonded to each other at substantially uniform intervals by the filler. Further, the outside of the seal member 19 and the upper surface and the periphery of the FPC 17 are sealed with a sealant 81. The sealant 81 is made of silicon resin, epoxy resin,
Use materials such as phenolic resin and butyl rubber.
【０１２５】このように、シール剤１９によりアクティ
ブマトリクス基板１０と対向基板８０とが貼り合わされ
ると、その間には空間が形成される。その空間には充填
剤８３が充填される。この充填剤８３は対向板８０を接
着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビ
ニルクロライド）、エポキシ樹脂、珪素樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）などを用いることができる。また、ＥＬ層
は水分をはじめ湿気に弱く劣化しやすいので、この充填
剤８３の内部に酸化バリウムなどの乾燥剤を混入させて
おくと吸湿効果を保持できるので望ましい。また、ＥＬ
層上に窒化珪素膜や酸化窒化珪素膜などで形成するパッ
シベーション膜８２を形成し、充填剤８３に含まれるア
ルカリ元素などによる腐蝕を防ぐ構造としていある。As described above, when the active matrix substrate 10 and the counter substrate 80 are bonded together by the sealant 19, a space is formed therebetween. The space is filled with a filler 83. The filler 83 also has an effect of bonding the opposing plate 80. Filler 83 is made of PVC (polyvinyl chloride), epoxy resin, silicon resin, PVB
(Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In addition, since the EL layer is susceptible to moisture and moisture and easily deteriorates, it is desirable to mix a desiccant such as barium oxide into the filler 83 because a moisture absorbing effect can be maintained. Also, EL
A passivation film 82 formed of a silicon nitride film, a silicon oxynitride film, or the like is formed over the layer to prevent corrosion by an alkali element or the like contained in the filler 83.
【０１２６】対向板８０にはガラス板、アルミニウム
板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Pl
astics）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム（デュポン社の商品名）、ポリエ
ステルフィルム、アクリルフィルムまたはアクリル板な
どを用いることができる。また、数十μｍのアルミニウ
ム箔を基板とＰＶＦフィルムの間、または基板とマイラ
ーフィルムの間に挟んだ構造のシートを用い、耐湿性を
高めることもできる。このようにして、ＥＬ素子は密閉
された状態となり外気から遮断されている。A glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Pl)
astics) plate, PVF (polyvinyl fluoride) film, mylar film (trade name of DuPont), polyester film, acrylic film or acrylic plate. In addition, a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between a substrate and a PVF film or between a substrate and a mylar film can be used to improve moisture resistance. In this way, the EL element is in a sealed state and is isolated from the outside air.
【０１２７】また、図１９（Ｂ）において基板１０、下
地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣ
ＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴ
ＦＴの内特にｎチャネル型ＴＦＴにははホットキャリア
効果によるオン電流の低下や、Ｖthシフトやバイアスス
トレスによる特性低下を防ぐため、本実施形態で示す構
成のＬＤＤ領域が設けられている。In FIG. 19B, a TFT for a driving circuit (here, a C-type TFT combining an n-channel TFT and a p-channel TFT) is formed on the substrate 10 and the base film 21.
2 illustrates a MOS circuit. 22) and TFT for pixel portion
23 (however, here, TF for controlling the current to the EL element)
Only T is shown. ) Is formed. These T
Among the FTs, an n-channel TFT, in particular, is provided with an LDD region having the structure shown in this embodiment in order to prevent a decrease in on-current due to the hot carrier effect and a decrease in characteristics due to Vth shift and bias stress.
【０１２８】例えば、駆動回路用ＴＦＴ２２とし、図８
（ｂ）に示すｐチャネル型ＴＦＴ２００、２０２とｎチ
ャネル型ＴＦＴ２０１、２０３を用いれば良い。また、
画素部用ＴＦＴ２３には図８（Ｂ）に示す画素ＴＦＴ２
０４またはそれと同様な構造を有するｐチャネル型ＴＦ
Ｔを用いれば良い。For example, the driving circuit TFT 22 is formed as shown in FIG.
The p-channel TFTs 200 and 202 and the n-channel TFTs 201 and 203 shown in FIG. Also,
A pixel TFT 2 shown in FIG.
04 or p-channel type TF having a structure similar thereto
T may be used.
【０１２９】図８（Ｂ）または図９（Ｃ）の状態のアク
ティブマトリクス基板からＥＬ表示装置を作製するに
は、ソース線、ドレイン線上に樹脂材料でなる層間絶縁
膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ
２３のドレインと電気的に接続する透明導電膜でなる画
素電極２７を形成する。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）また
は酸化インジウムと酸化亜鉛との化合物を用いることが
できる。そして、画素電極２７を形成したら、絶縁膜２
８を形成し、画素電極２７上に開口部を形成する。In order to manufacture an EL display device from the active matrix substrate in the state shown in FIG. 8B or FIG. 9C, an interlayer insulating film (flattening film) 26 made of a resin material is formed on source and drain lines. Formed, and a TFT for pixel section
A pixel electrode 27 made of a transparent conductive film electrically connected to the drain of the pixel 23 is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (called ITO) or a compound of indium oxide and zinc oxide can be used. When the pixel electrode 27 is formed, the insulating film 2 is formed.
8 is formed, and an opening is formed on the pixel electrode 27.
【０１３０】次に、ＥＬ層２９を形成する。ＥＬ層２９
は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層）を自由に組み合わせて積
層構造または単層構造とすれば良い。どのような構造と
するかは公知の技術を用いれば良い。また、ＥＬ材料に
は低分子系材料と高分子系（ポリマー系）材料がある。
低分子系材料を用いる場合は蒸着法を用いるが、高分子
系材料を用いる場合には、スピンコート法、印刷法また
はインクジェット法等の簡易な方法を用いることが可能
である。Next, an EL layer 29 is formed. EL layer 29
Are known EL materials (a hole injection layer, a hole transport layer, a light emitting layer,
An electron transport layer or an electron injection layer) may be freely combined to form a stacked structure or a single-layer structure. A known technique may be used to determine the structure. EL materials include low molecular weight materials and high molecular weight (polymer) materials.
When a low molecular material is used, an evaporation method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
【０１３１】ＥＬ層はシャドーマスクを用いて蒸着法、
またはインクジェット法、ディスペンサー法などで形成
する。いずれにしても、画素毎に波長の異なる発光が可
能な発光層（赤色発光層、緑色発光層及び青色発光層）
を形成することで、カラー表示が可能となる。その他に
も、色変換層（ＣＣＭ）とカラーフィルターを組み合わ
せた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単
色発光のＥＬ表示装置とすることもできる。The EL layer is formed by evaporation using a shadow mask,
Alternatively, it is formed by an inkjet method, a dispenser method, or the like. In any case, light emitting layers capable of emitting light of different wavelengths for each pixel (red light emitting layer, green light emitting layer, and blue light emitting layer)
Is formed, color display becomes possible. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, and any method may be used. Needless to say, a monochromatic EL display device can be used.
【０１３２】ＥＬ層２９を形成したら、その上に陰極３
０を形成する。陰極３０とＥＬ層２９の界面に存在する
水分や酸素は極力排除しておくことが望ましい。従っ
て、真空中でＥＬ層２９と陰極３０を連続して形成する
か、ＥＬ層２９を不活性雰囲気で形成し、大気解放しな
いで真空中で陰極３０を形成するといった工夫が必要で
ある。本実施例ではマルチチャンバー方式（クラスター
ツール方式）の成膜装置を用いることで上述のような成
膜を可能とする。After the EL layer 29 is formed, the cathode 3
0 is formed. It is desirable to remove moisture and oxygen existing at the interface between the cathode 30 and the EL layer 29 as much as possible. Therefore, it is necessary to devise a method of continuously forming the EL layer 29 and the cathode 30 in a vacuum, or forming the EL layer 29 in an inert atmosphere and forming the cathode 30 in a vacuum without opening to the atmosphere. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.
【０１３３】なお、本実施例では陰極３０として、Ｌｉ
Ｆ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積
層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１
nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に
３００nm厚のアルミニウム膜を形成する。勿論、公知の
陰極材料であるＭｇＡｇ電極を用いても良い。そして陰
極３０は３１で示される領域において配線１６に接続さ
れる。配線１６は陰極３０に所定の電圧を与えるための
電源供給線であり、異方性導電性ペースト材料３２を介
してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに
樹脂層８０が形成され、この部分の接着強度を高めてい
る。In this embodiment, the cathode 30 is made of Li
A laminated structure of an F (lithium fluoride) film and an Al (aluminum) film is used. Specifically, one layer is formed on the EL layer 29 by vapor deposition.
A LiF (lithium fluoride) film having a thickness of nm is formed, and an aluminum film having a thickness of 300 nm is formed thereon. Of course, a MgAg electrode which is a known cathode material may be used. The cathode 30 is connected to the wiring 16 in a region indicated by 31. The wiring 16 is a power supply line for applying a predetermined voltage to the cathode 30, and is connected to the FPC 17 via the anisotropic conductive paste material 32. A resin layer 80 is further formed on the FPC 17 to increase the adhesive strength at this portion.
【０１３４】３１に示された領域において陰極３０と配
線１６とを電気的に接続するために、層間絶縁膜２６及
び絶縁膜２８にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜２６のエッチング時（画素電極
用コンタクトホールの形成時）や絶縁膜２８のエッチン
グ時（ＥＬ層形成前の開口部の形成時）に形成しておけ
ば良い。また、絶縁膜２８をエッチングする際に、層間
絶縁膜２６まで一括でエッチングしても良い。この場
合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。In order to electrically connect the cathode 30 and the wiring 16 in the region indicated by 31, it is necessary to form contact holes in the interlayer insulating film 26 and the insulating film 28. These may be formed at the time of etching the interlayer insulating film 26 (at the time of forming a contact hole for a pixel electrode) or at the time of etching the insulating film 28 (at the time of forming an opening before forming an EL layer). Further, when etching the insulating film 28, the etching may be performed all at once up to the interlayer insulating film 26. In this case, if the interlayer insulating film 26 and the insulating film 28 are the same resin material, the shape of the contact hole can be made good.
【０１３５】また、配線１６はシーリル１９と基板１０
との間を隙間（但し封止剤８１で塞がれている。）を通
ってＦＰＣ１７に電気的に接続される。なお、ここでは
配線１６について説明したが、他の配線１４、１５も同
様にしてシーリング材１８の下を通ってＦＰＣ１７に電
気的に接続される。The wiring 16 is composed of the seal 19 and the substrate 10.
Is electrically connected to the FPC 17 through a gap (but closed with a sealant 81). Although the wiring 16 has been described here, the other wirings 14 and 15 are also electrically connected to the FPC 17 under the sealing material 18 in the same manner.
【０１３６】ここで画素部のさらに詳細な断面構造を図
２０に、上面構造を図２１（Ａ）に、回路図を図２１
（Ｂ）に示す。図２０（Ａ）において、基板２４０１上
に設けられたスイッチング用ＴＦＴ２４０２は実施例６
の図８（Ｂ）の画素ＴＦＴ２０４と同じ構造で形成され
る。ダブルゲート構造とすることで実質的に二つのＴＦ
Ｔが直列された構造となり、オフ電流値を低減すること
ができるという利点がある。なお、本実施例ではダブル
ゲート構造としているがトリプルゲート構造やそれ以上
のゲート本数を持つマルチゲート構造でも良い。Here, a more detailed sectional structure of the pixel portion is shown in FIG. 20, a top surface structure is shown in FIG. 21A, and a circuit diagram is shown in FIG.
It is shown in (B). In FIG. 20A, the switching TFT 2402 provided on the substrate 2401 is the same as that of the sixth embodiment.
8B is formed with the same structure as the pixel TFT 204 of FIG. With a double gate structure, substantially two TFs
There is an advantage that the structure is such that T is connected in series, and the off-current value can be reduced. In this embodiment, a double gate structure is used, but a triple gate structure or a multi-gate structure having more gates may be used.
【０１３７】また、電流制御用ＴＦＴ２４０３は図８
（Ｂ）で示すｎチャネル型ＴＦＴ２０１を用いて形成す
る。このとき、スイッチング用ＴＦＴ２４０２のドレイ
ン線３５は配線３６によって電流制御用ＴＦＴのゲート
電極３７に電気的に接続されている。また、３８で示さ
れる配線は、スイッチング用ＴＦＴ２４０２のゲート電
極３９a、３９bを電気的に接続するゲート線である。The current controlling TFT 2403 is the same as that shown in FIG.
It is formed using an n-channel TFT 201 shown in FIG. At this time, the drain line 35 of the switching TFT 2402 is electrically connected to the gate electrode 37 of the current controlling TFT by the wiring 36. A wiring indicated by 38 is a gate line that electrically connects the gate electrodes 39a and 39b of the switching TFT 2402.
【０１３８】このとき、電流制御用ＴＦＴ２４０３が本
発明の構造であることは非常に重要な意味を持つ。電流
制御用ＴＦＴはＥＬ素子を流れる電流量を制御するため
の素子であるため、多くの電流が流れ、熱による劣化や
ホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴにゲート電極と一部が
重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、
動作の安定性を高めることができる。At this time, it is very important that the current control TFT 2403 has the structure of the present invention. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows and the element has a high risk of deterioration due to heat or hot carriers. Therefore, by providing the current control TFT with an LDD region that partially overlaps the gate electrode, deterioration of the TFT is prevented,
Operation stability can be improved.
【０１３９】また、本実施例では電流制御用ＴＦＴ２４
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。In this embodiment, the current control TFT 24
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.
【０１４０】また、図２１（Ａ）に示すように、電流制
御用ＴＦＴ２４０３のゲート電極３７となる配線は２４
０４で示される領域で、電流制御用ＴＦＴ２４０３のド
レイン線４０と絶縁膜を介して重なる。このとき、２４
０４で示される領域ではコンデンサが形成される。この
コンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲー
トにかかる電圧を保持するためのコンデンサとして機能
する。なお、ドレイン線４０は電流供給線（電源線）２
５０１に接続され、常に一定の電圧が加えられている。Further, as shown in FIG. 21A, the wiring to be the gate electrode 37 of the current controlling TFT 2403 has 24 wirings.
In a region indicated by 04, the region overlaps with the drain line 40 of the current controlling TFT 2403 via an insulating film. At this time, 24
In a region indicated by 04, a capacitor is formed. The capacitor 2404 functions as a capacitor for holding a voltage applied to the gate of the current control TFT 2403. The drain line 40 is a current supply line (power supply line) 2
501, a constant voltage is always applied.
【０１４１】スイッチング用ＴＦＴ２４０２及び電流制
御用ＴＦＴ２４０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
ＥＬ層は非常に薄いため、段差が存在することによって
発光不良を起こす場合がある。従って、ＥＬ層をできる
だけ平坦面に形成しうるように画素電極を形成する前に
平坦化しておくことが望ましい。The first passivation film 4 is formed on the switching TFT 2402 and the current control TFT 2403.
And a planarizing film 42 made of a resin insulating film thereon.
Is formed. It is very important to flatten the step due to the TFT using the flattening film 42. Since an EL layer formed later is extremely thin, poor light emission may be caused by the presence of a step. Therefore, it is desirable that the EL layer be flattened before forming the pixel electrode so that the EL layer can be formed as flat as possible.
【０１４２】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２
４０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。また、絶縁膜（好ましくは樹脂）で形成されたバン
ク４４a、４４bにより形成された溝（画素に相当する）
の中に発光層４４が形成される。なお、ここでは一画素
しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。な
お、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあ
るが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,
W.Kreuder,and H.Spreitzer,“Polymers for Light Emi
tting Diodes”,Euro Display,Proceedings,1999,p.33-
37」や特開平１０−９２５７６号公報に記載されたよう
な材料を用いれば良い。Reference numeral 43 denotes a pixel electrode (cathode of an EL element) made of a highly reflective conductive film.
403 is electrically connected to the drain. Pixel electrode 43
It is preferable to use a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof. Of course, a stacked structure with another conductive film may be employed. A groove (corresponding to a pixel) formed by banks 44a and 44b formed of an insulating film (preferably resin).
The light emitting layer 44 is formed in the inside. Although only one pixel is shown here, R (red), G (green), B (blue)
The light-emitting layers corresponding to the respective colors may be separately formed. As the organic EL material for the light emitting layer, a π-conjugated polymer material is used. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene. There are various types of PPV-based organic EL materials, for example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge,
W. Kreuder, and H. Spreitzer, “Polymers for Light Emi
tting Diodes ”, Euro Display, Proceedings, 1999, p.33-
37 "or a material described in JP-A-10-92576.
【０１４３】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以
上の例は発光層として用いることのできる有機ＥＬ材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わ
せるための層）を形成すれば良い。例えば、本実施例で
はポリマー系材料を発光層として用いる例を示したが、
低分子系有機ＥＬ材料を用いても良い。また、電荷輸送
層や電荷注入層として炭化珪素等の無機材料を用いるこ
とも可能である。これらの有機ＥＬ材料や無機材料は公
知の材料を用いることができる。As specific light emitting layers, cyanopolyphenylene vinylene is used for a light emitting layer emitting red light, polyphenylene vinylene is used for a light emitting layer emitting green light, and polyphenylene vinylene or polyalkylphenylene is used for a light emitting layer emitting blue light. Good. Thickness is 30-150nm
(Preferably 40 to 100 nm). However, the above example is an example of an organic EL material that can be used as a light emitting layer, and there is no need to limit the invention to this.
An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, an example in which a polymer material is used as the light emitting layer has been described.
A low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.
【０１４４】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造のＥＬ層としてい
る。そして、正孔注入層４６の上には透明導電膜でなる
陽極４７が設けられる。本実施例の場合、発光層４５で
生成された光は上面側に向かって（ＴＦＴの上方に向か
って）放射されるため、陽極は透光性でなければならな
い。透明導電膜としては酸化インジウムと酸化スズとの
化合物や酸化インジウムと酸化亜鉛との化合物を用いる
ことができるが、耐熱性の低い発光層や正孔注入層を形
成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。In this embodiment, PEDOT is formed on the light emitting layer 45.
The EL layer has a laminated structure in which a hole injection layer 46 made of (polythiophene) or PAni (polyaniline) is provided. An anode 47 made of a transparent conductive film is provided on the hole injection layer 46. In the case of this embodiment, since the light generated in the light emitting layer 45 is emitted toward the upper surface side (toward the upper side of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used; however, it is possible to form after forming a light-emitting layer or a hole-injecting layer with low heat resistance. A material that can form a film at a temperature as low as possible is preferable.
【０１４５】陽極４７まで形成された時点でＥＬ素子２
４０５が完成する。なお、ここでいうＥＬ素子２４０５
は、画素電極（陰極）４３、発光層４５、正孔注入層４
６及び陽極４７で形成されたコンデンサを指す。図２２
（Ａ）に示すように画素電極４３は画素の面積にほぼ一
致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可
能となる。When the anode 47 is formed, the EL element 2
405 is completed. Note that the EL element 2405 referred to here
Are the pixel electrode (cathode) 43, the light emitting layer 45, the hole injection layer 4
6 and the anode 47. FIG.
As shown in (A), the pixel electrode 43 substantially matches the area of the pixel, so that the entire pixel functions as an EL element. Therefore, the efficiency of light emission is extremely high, and a bright image can be displayed.
【０１４６】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。In the present embodiment, a second passivation film 48 is further provided on the anode 47. Second
As the passivation film 48, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose of this is to shut off the EL element from the outside, and has both the meaning of preventing the organic EL material from being deteriorated due to oxidation and the effect of suppressing outgassing from the organic EL material. Thereby, the reliability of the EL display device is improved.
【０１４７】以上のように本願発明のＥＬ表示パネルは
図２１のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。As described above, the EL display panel of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 21 and includes a switching TFT having a sufficiently low off-state current value and a current controlling portion having a strong resistance to hot carrier injection. And a TFT. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.
【０１４８】図２０（Ｂ）はＥＬ層の構造を反転させた
例を示す。電流制御用ＴＦＴ２６０１は図８（Ｂ）のｐ
チャネル型ＴＦＴ２００を用いて形成される。作製プロ
セスは実施例7を参照すれば良い。本実施例では、画素
電極（陽極）５０として透明導電膜を用いる。具体的に
は酸化インジウムと酸化亜鉛との化合物でなる導電膜を
用いる。勿論、酸化インジウムと酸化スズとの化合物で
なる導電膜を用いても良い。FIG. 20B shows an example in which the structure of the EL layer is inverted. The current control TFT 2601 corresponds to p
It is formed using a channel type TFT 200. Embodiment 7 can be referred to for the manufacturing process. In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 50. Specifically, a conductive film formed using a compound of indium oxide and zinc oxide is used. Needless to say, a conductive film made of a compound of indium oxide and tin oxide may be used.
【０１４９】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子２６０２が形成さ
れる。本実施例の場合、発光層５３で発生した光は、矢
印で示されるようにＴＦＴが形成された基板の方に向か
って放射される。本実施例のような構造とする場合、電
流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成す
ることが好ましい。The banks 51a and 51b made of insulating films are used.
Is formed, a light emitting layer 52 made of polyvinyl carbazole is formed by applying a solution. An electron injection layer 53 made of potassium acetylacetonate (denoted as acacK) and a cathode made of an aluminum alloy are formed thereon. In this case, the cathode 54 also functions as a passivation film. Thus, an EL element 2602 is formed. In the case of this embodiment, the light generated in the light emitting layer 53 is emitted toward the substrate on which the TFT is formed as indicated by the arrow. In the case of the structure as in this embodiment, it is preferable that the current control TFT 2601 be formed of a p-channel TFT.
【０１５０】尚、本実施例の構成は、実施例６〜８のＴ
ＦＴの構成を自由に組み合わせて実施することが可能で
ある。また、実施例１３の電子機器の表示部として本実
施例のＥＬ表示パネルを用いることは有効である。The structure of this embodiment is different from that of Embodiments 6 to 8 in that
FT configurations can be implemented in any combination. In addition, it is effective to use the EL display panel of this embodiment as a display unit of the electronic device of the thirteenth embodiment.
【０１５１】[実施例１２]本実施例では、図２１（Ｂ）
に示した回路図とは異なる構造の画素とした場合の例に
ついて図２２に示す。なお、本実施例において、２７０
１はスイッチング用ＴＦＴ２７０２のソース配線、２７
０３はスイッチング用ＴＦＴ２７０２のゲート配線、２
７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２
７０６、２７０８は電流供給線、２７０７はＥＬ素子と
する。[Embodiment 12] In the present embodiment, FIG.
FIG. 22 shows an example in which a pixel having a structure different from that of the circuit diagram shown in FIG. In this embodiment, 270
1 is a source wiring of the switching TFT 2702, 27
03 is the gate wiring of the switching TFT 2702, 2
704 is a current control TFT, 2705 is a capacitor, 2
Reference numerals 706 and 2708 denote current supply lines, and 2707 denotes an EL element.
【０１５２】図２２（Ａ）は、二つの画素間で電流供給
線２７０６を共通とした場合の例である。即ち、二つの
画素が電流供給線２７０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。FIG. 22A shows an example in which the current supply line 2706 is shared between two pixels. That is, it is characterized in that the two pixels are formed to be line-symmetric with respect to the current supply line 2706. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.
【０１５３】また、図２２（Ｂ）は、電流供給線２７０
８をゲート配線２７０３と平行に設けた場合の例であ
る。なお、図２２（Ｂ）では電流供給線２７０８とゲー
ト配線２７０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線２７０８とゲート配線２７０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。FIG. 22B shows a current supply line 270.
8 is provided in parallel with the gate wiring 2703. Note that in FIG. 22B, the current supply line 2708 and the gate wiring 2703 are provided so as not to overlap with each other; however, if both wirings are formed in different layers,
They can be provided so as to overlap with each other via an insulating film. In this case, since the power supply line 2708 and the gate wiring 2703 can share an occupied area, the pixel portion can have higher definition.
【０１５４】また、図２２（Ｃ）は、図２２（Ｂ）の構
造と同様に電流供給線２７０８をゲート配線２７０３と
平行に設け、さらに、二つの画素を電流供給線２７０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。図２２
（Ａ）、図２２（Ｂ）では電流制御用ＴＦＴ２４０３の
ゲートにかかる電圧を保持するためにコンデンサ２４０
４を設ける構造としているが、コンデンサ２４０４を省
略することも可能である。FIG. 22C shows that a current supply line 2708 is provided in parallel with the gate wiring 2703 and two pixels are connected to the current supply line 2708 similarly to the structure of FIG. 22B.
It is characterized in that it is formed so as to be line-symmetric with respect to.
It is also effective to provide the current supply line 2708 so as to overlap with one of the gate wirings 2703. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition. FIG.
22A and 22B, a capacitor 240 for holding a voltage applied to the gate of the current control TFT 2403 is used.
4, but the capacitor 2404 can be omitted.
【０１５５】電流制御用ＴＦＴ２４０３として図２０
（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用
いているため、ゲート絶縁膜を介してゲート電極（と重
なるように設けられたＬＤＤ領域を有している。この重
なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施例ではこの寄生容量をコン
デンサ２４０４の代わりとして積極的に用いる点に特徴
がある。この寄生容量のキャパシタンスは上記ゲート電
極とＬＤＤ領域とが重なり合った面積で変化するため、
その重なり合った領域に含まれるＬＤＤ領域の長さによ
って決まる。また、図２２（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様にコンデンサ２７０５を省略すること
は可能である。As the current controlling TFT 2403, FIG.
Since the n-channel TFT of the present invention as shown in FIG. 1A is used, an LDD region is provided so as to overlap with a gate electrode via a gate insulating film. Although a parasitic capacitance generally called a gate capacitance is formed, this embodiment is characterized in that this parasitic capacitance is actively used instead of the capacitor 2404. The capacitance of the parasitic capacitance is determined by the gate electrode and the LDD region. And changes in the area that overlaps,
It is determined by the length of the LDD region included in the overlapping region. In the structures of FIGS. 22A, 22B, and 22C, the capacitor 2705 can be omitted in the same manner.
【０１５６】尚、本実施例の構成は、実施例１〜８のＴ
ＦＴの構成を自由に組み合わせて実施することが可能で
ある。また、実施例１３の電子機器の表示部として本実
施例のＥＬ表示パネルを用いることは有効である。The structure of this embodiment is different from that of Embodiments 1 to 8 in that
FT configurations can be implemented in any combination. In addition, it is effective to use the EL display panel of this embodiment as a display unit of the electronic device of the thirteenth embodiment.
【０１５７】[実施例１３]本願発明を実施して形成され
たＣＭＯＳ回路や画素部は様々な電気光学装置（アクテ
ィブマトリクス型液晶ディスプレイ、アクティブマトリ
クス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本願発明を実施できる。[Embodiment 13] A CMOS circuit and a pixel portion formed by carrying out the present invention can be used for various electro-optical devices (active matrix liquid crystal display, active matrix EC display). That is, the invention of the present application can be applied to all electronic devices in which these electro-optical devices are incorporated in a display unit.
【０１５８】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図２３、図２４及び図２５に示す。Examples of such electronic devices include a video camera, a digital camera, a projector (rear or front type), a head mounted display (goggle type display), a car navigation, a car stereo,
Examples include a personal computer and a portable information terminal (a mobile computer, a mobile phone, an electronic book, or the like). Examples of these are shown in FIGS. 23, 24 and 25.
【０１５９】図２３（Ａ）はパーソナルコンピュータで
あり、本体３００１、画像入力部３００２、表示部３０
０３、キーボード３００４等を含む。本発明を画像入力
部３００２、表示部３００３やその他の信号制御回路に
適用することができる。FIG. 23A shows a personal computer, which includes a main body 3001, an image input section 3002, and a display section 30.
03, a keyboard 3004 and the like. The present invention can be applied to the image input unit 3002, the display unit 3003, and other signal control circuits.
【０１６０】図２３（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６等を含む。本発明を表示部３１０２やその他の信号制
御回路に適用することができる。FIG. 23B shows a video camera, which includes a main body 3101, a display section 3102, an audio input section 3103, operation switches 3104, a battery 3105, and an image receiving section 310.
6 and so on. The present invention can be applied to the display portion 3102 and other signal control circuits.
【０１６１】図２３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５等を含む。本発明は表示部３２０５やその
他の信号制御回路に適用できる。FIG. 23C shows a mobile computer (mobile computer) including a main body 3201, a camera section 3202, an image receiving section 3203, operation switches 3204, a display section 3205, and the like. The present invention can be applied to the display portion 3205 and other signal control circuits.
【０１６２】図２３（Ｄ）はゴーグル型ディスプレイで
あり、本体３３０１、表示部３３０２、アーム部３３０
３等を含む。本発明は表示部３３０２やその他の信号制
御回路に適用することができる。FIG. 23D shows a goggle type display, which comprises a main body 3301, a display section 3302, and an arm section 330.
3 and so on. The present invention can be applied to the display portion 3302 and other signal control circuits.
【０１６３】図２３（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体３４０１、表示部３４０２、スピーカ部３４０
３、記録媒体３４０４、操作スイッチ３４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部３４０２やその
他の信号制御回路に適用することができる。FIG. 23E shows a player that uses a recording medium (hereinafter, referred to as a recording medium) on which a program is recorded, and includes a main body 3401, a display portion 3402, and a speaker portion 340.
3, a recording medium 3404, an operation switch 3405, and the like. This player uses a DVD (D
digital Versatile Disc), CD
And the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 3402 and other signal control circuits.
【０１６４】図２３（Ｆ）はデジタルカメラであり、本
体３５０１、表示部３５０２、接眼部３５０３、操作ス
イッチ３５０４、受像部（図示しない）等を含む。本願
発明を表示部３５０２やその他の信号制御回路に適用す
ることができる。FIG. 23F shows a digital camera, which includes a main body 3501, a display section 3502, an eyepiece section 3503, operation switches 3504, an image receiving section (not shown), and the like. The present invention can be applied to the display portion 3502 and other signal control circuits.
【０１６５】図２４（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２等を含
む。本発明は投射装置３６０１の一部を構成する液晶表
示装置３８０８やその他の信号制御回路に適用すること
ができる。FIG. 24A shows a front type projector, which includes a projection device 3601, a screen 3602, and the like. The present invention can be applied to the liquid crystal display device 3808 forming a part of the projection device 3601 and other signal control circuits.
【０１６６】図２４（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。本発明は投射装置３
７０２の一部を構成する液晶表示装置３８０８やその他
の信号制御回路に適用することができる。FIG. 24B shows a rear type projector, which includes a main body 3701, a projection device 3702, and a mirror 370.
3, including a screen 3704 and the like. The present invention provides a projection device 3
The present invention can be applied to a liquid crystal display device 3808 forming a part of the signal control circuit 702 and other signal control circuits.
【０１６７】なお、図２４（Ｃ）は、図２４（Ａ）及び
図２４（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図２４（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。FIG. 24C is a diagram showing an example of the structure of the projection devices 3601 and 3702 in FIGS. 24A and 24B. Projection devices 3601, 37
02 denotes a light source optical system 3801, mirrors 3802, 380
4 to 3806, dichroic mirror 3803, prism 3807, liquid crystal display device 3808, retardation plate 380
9. It is composed of a projection optical system 3810. Projection optical system 38
Reference numeral 10 denotes an optical system including a projection lens. In the present embodiment, an example of a three-plate type is shown, but there is no particular limitation, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the optical path indicated by the arrow in FIG. Good.
【０１６８】また、図２４（Ｄ）は、図２４（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２４（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。FIG. 24D is a diagram showing an example of the structure of the light source optical system 3801 in FIG. 24C. In this embodiment, the light source optical system 3801 includes a reflector 3811, a light source 3812, a lens array 3813,
814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system shown in FIG. 24D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the light source optical system.
【０１６９】ただし、図２４に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。However, in the projector shown in FIG. 24, a case where a transmissive electro-optical device is used is shown, and an example of application to a reflective electro-optical device is not shown.
【０１７０】図２５（Ａ）は携帯電話であり、本体３９
０１、音声出力部３９０２、音声入力部３９０３、表示
部３９０４、操作スイッチ３９０５、アンテナ３９０６
等を含む。本願発明を音声出力部３９０２、音声入力部
３９０３、表示部３９０４やその他の信号制御回路に適
用することができる。FIG. 25A shows a mobile phone, and the main body 39 is provided.
01, audio output unit 3902, audio input unit 3903, display unit 3904, operation switch 3905, antenna 3906
And so on. The present invention can be applied to the audio output unit 3902, the audio input unit 3903, the display unit 3904, and other signal control circuits.
【０１７１】図２５（Ｂ）は携帯書籍（電子書籍）であ
り、本体４００１、表示部４００２、４００３、記憶媒
体４００４、操作スイッチ４００５、アンテナ４００６
等を含む。本発明は表示部４００２、４００３やその他
の信号回路に適用することができる。FIG. 25B shows a portable book (electronic book), which includes a main body 4001, display portions 4002 and 4003, a storage medium 4004, operation switches 4005, and an antenna 4006.
And so on. The present invention can be applied to the display portions 4002 and 4003 and other signal circuits.
【０１７２】図２５（Ｃ）はディスプレイであり、本体
４１０１、支持台４１０２、表示部４１０３等を含む。
本発明は表示部４１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。FIG. 25C shows a display, which includes a main body 4101, a support 4102, a display portion 4103, and the like.
The present invention can be applied to the display portion 4103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).
【０１７３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜１２のどの
ような組み合わせからなる構成を用いても実現すること
ができるAs described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. Further, the electronic apparatus of the present embodiment can be realized by using a configuration composed of any combination of Embodiments 1 to 12.
【０１７４】[0174]
【発明の効果】本発明の構成を採用することにより、以
下に示すような基本的有意性を得ることが出来る。 （ａ）異なる波長を持つレーザ発振器を用いてレーザア
ニールを行うことで、非晶質半導体膜の結晶化または結
晶性の向上を行うことが出来る。 （ｂ）前記結晶質半導体膜を用い、ＴＦＴを作製する
と、前記ＴＦＴの電気的特性を向上させることが出来
る。By adopting the configuration of the present invention, the following basic significance can be obtained. (A) By performing laser annealing using laser oscillators having different wavelengths, crystallization or improvement in crystallinity of an amorphous semiconductor film can be performed. (B) When a TFT is manufactured using the crystalline semiconductor film, electrical characteristics of the TFT can be improved.
【図 1 】 従来の線状ビームを形成する光学系を示す
図。FIG. 1 is a diagram showing a conventional optical system for forming a linear beam.
【図 2 】 線状ビームを２パルス照射する際の線状ビ
ームの重ね合わせのピッチの例を示す図。FIG. 2 is a diagram showing an example of a pitch of superposition of linear beams when irradiating two pulses of the linear beam.
【図 3 】 波長に対する非晶質珪素膜と多結晶珪素膜
の吸収係数を示す図。FIG. 3 is a graph showing absorption coefficients of an amorphous silicon film and a polycrystalline silicon film with respect to wavelength.
【図 4 】 大面積基板に線状ビームを照射する方法の
例を示す図。FIG. 4 is a diagram showing an example of a method of irradiating a large area substrate with a linear beam.
【図 5 】 図１の構成にビームエキスパンダーを導入
した例を示す図。5 is a diagram showing an example in which a beam expander is introduced into the configuration of FIG.
【図 6 】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 6 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図 7 】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 7 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図 8 】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 8 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図 9 】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図 10 】 駆動回路のＴＦＴと画素ＴＦＴの構造を示
す上面図。FIG. 10 is a top view illustrating a structure of a TFT and a pixel TFT of a driving circuit.
【図 11 】 駆動回路のＴＦＴと画素ＴＦＴの構造を示
す断面図。FIG. 11 is a cross-sectional view illustrating a structure of a TFT and a pixel TFT of a driving circuit.
【図 12 】 駆動回路のＴＦＴの構成を示す断面図。FIG. 12 is a cross-sectional view illustrating a structure of a TFT of a driver circuit.
【図 13 】 画素ＴＦＴの構成を示す断面図。FIG. 13 is a cross-sectional view illustrating a configuration of a pixel TFT.
【図 14 】 画素部の画素を示す上面図。FIG. 14 is a top view illustrating pixels in a pixel portion.
【図 15 】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。FIG. 15 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
【図 16 】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。FIG. 16 is a top view illustrating the input / output terminals, wiring, circuit arrangement, spacers, and sealant arrangement of a liquid crystal display device.
【図 17 】 液晶表示装置の構造を示す斜視図。FIG. 17 is a perspective view illustrating a structure of a liquid crystal display device.
【図 18 】 アクティブマトリクス型表示装置の回路構
成を説明するブロック図。FIG. 18 is a block diagram illustrating a circuit configuration of an active matrix display device.
【図 19 】 ＥＬ表示装置の構造を示す上面図及び断面
図。FIGS. 19A and 19B are a top view and a cross-sectional view illustrating a structure of an EL display device. FIGS.
【図 20 】 ＥＬ表示装置の画素部の断面図。FIG. 20 is a cross-sectional view of a pixel portion of an EL display device.
【図 21 】 ＥＬ表示装置の画素部の上面図と回路図。FIG. 21 is a top view and a circuit diagram of a pixel portion of an EL display device.
【図 22 】 ＥＬ表示装置の画素部の回路図の例。FIG. 22 is an example of a circuit diagram of a pixel portion of an EL display device.
【図 23 】 半導体装置の例を示す図。FIG. 23 illustrates an example of a semiconductor device.
【図 24 】 半導体装置の例を示す図。FIG. 24 illustrates an example of a semiconductor device.
【図 25 】 半導体装置の例を示す図。FIG. 25 illustrates an example of a semiconductor device.
【図 ２６ 】 大面積基板に線状ビームを照射する方法
の例を示す図。FIG 26 illustrates an example of a method of irradiating a large-area substrate with a linear beam.
101 レーザ発振器 102aシリンドリカルアレイレンズ 102b シリンドリカルアレイレンズ 103 シリンドリカルアレイレンズ 104 シリンドリカルアレイレンズ 105 シリンドリカルレンズ 107 ミラー 501 シリンドリカルレンズ 502 シリンドリカルレンズ 101 Laser oscillator 102a Cylindrical array lens 102b Cylindrical array lens 103 Cylindrical array lens 104 Cylindrical array lens 105 Cylindrical lens 107 Mirror 501 Cylindrical lens 502 Cylindrical lens
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２７Ｇ 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/786 H01L 29/78 627G 21/336
Claims (7)
の工程と、前記非晶質半導体膜に第１のレーザビームを
照射して第１の結晶質半導体膜を形成する第２の工程
と、前記第１の結晶質半導体膜に第２のレーザビームを
照射して第２の結晶質半導体膜を形成する第３の工程
と、を有することを特徴とする半導体装置の作製方法。1. A first method for forming an amorphous semiconductor film on a substrate.
A second step of irradiating the amorphous semiconductor film with a first laser beam to form a first crystalline semiconductor film, and a second laser beam on the first crystalline semiconductor film. And a third step of forming a second crystalline semiconductor film by irradiating the semiconductor device.
ームと前記第２のレーザビームは波長が異なることを特
徴とする半導体装置の作製方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the first laser beam and the second laser beam have different wavelengths.
の工程と、前記非晶質半導体膜に第１のレーザビームを
照射して第１の結晶質半導体膜を形成する第２の工程
と、前記第１の結晶質半導体膜に第２のレーザビームを
照射して第２の結晶質半導体膜を形成する第３の工程と
を有し、前記第１のレーザビームの波長は１２６〜３７
０ｎｍの範囲であることを特徴とする半導体装置の作製
方法。3. A first method for forming an amorphous semiconductor film on a substrate.
A second step of irradiating the amorphous semiconductor film with a first laser beam to form a first crystalline semiconductor film, and a second laser beam on the first crystalline semiconductor film. And a third step of forming a second crystalline semiconductor film by irradiating the first laser beam with a wavelength of 126 to 37.
A method for manufacturing a semiconductor device, which is in a range of 0 nm.
の工程と、前記非晶質半導体膜に第１のレーザビームを
照射して第１の結晶質半導体膜を形成する第２の工程
と、前記第１の結晶質半導体膜に第２のレーザビームを
照射して第２の結晶質半導体膜を形成する第３の工程と
を有し、前記第２のレーザビームの波長は３７０〜６５
０ｎｍの範囲であることを特徴とする半導体装置の作製
方法。4. A first method for forming an amorphous semiconductor film on a substrate.
A second step of irradiating the amorphous semiconductor film with a first laser beam to form a first crystalline semiconductor film, and a second laser beam on the first crystalline semiconductor film. And a third step of forming a second crystalline semiconductor film by irradiating the second laser beam with a wavelength of 370-65.
A method for manufacturing a semiconductor device, which is in a range of 0 nm.
の工程と、前記非晶質半導体膜に第１のレーザビームを
照射して第１の結晶質半導体膜を形成する第２の工程
と、前記第１の結晶質半導体膜に第２のレーザビームを
照射して第２の結晶質半導体膜を形成する第３の工程と
を有し、前記第１のレーザビームの波長は１２６〜３７
０ｎｍの範囲であり、かつ、前記第２のレーザビームの
波長は３７０〜６５０ｎｍの範囲であることを特徴とす
る半導体装置の作製方法。5. A first method for forming an amorphous semiconductor film on a substrate.
A second step of irradiating the amorphous semiconductor film with a first laser beam to form a first crystalline semiconductor film, and a second laser beam on the first crystalline semiconductor film. And a third step of forming a second crystalline semiconductor film by irradiating the first laser beam with a wavelength of 126 to 37.
A method for manufacturing a semiconductor device, wherein the wavelength is in a range of 0 nm and the wavelength of the second laser beam is in a range of 370 to 650 nm.
て、前記半導体装置は、液晶表示装置、または発光装置
であることを特徴とする半導体装置の作製方法。6. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is a liquid crystal display device or a light emitting device.
て、前記半導体装置は、携帯電話、ビデオカメラ、デジ
タルカメラ、プロジェクター、ゴーグル型ディスプレ
イ、パーソナルコンピュータ、ＤＶＤプレイヤー、電子
書籍、または携帯型情報端末であることを特徴とする半
導体装置の作製方法。7. The semiconductor device according to claim 1, wherein the semiconductor device is a mobile phone, a video camera, a digital camera, a projector, a goggle type display, a personal computer, a DVD player, an electronic book, or a mobile phone. A method for manufacturing a semiconductor device, which is a type information terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079661A JP4986332B2 (en) | 2000-03-21 | 2001-03-21 | Method for manufacturing semiconductor device |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-79159 | 2000-03-21 | ||
| JP2000079159 | 2000-03-21 | ||
| JP2000079159 | 2000-03-21 | ||
| JP2001079661A JP4986332B2 (en) | 2000-03-21 | 2001-03-21 | Method for manufacturing semiconductor device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001338873A true JP2001338873A (en) | 2001-12-07 |
| JP2001338873A5 JP2001338873A5 (en) | 2007-06-14 |
| JP4986332B2 JP4986332B2 (en) | 2012-07-25 |
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| JP (1) | JP4986332B2 (en) |
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| Publication number | Publication date |
|---|---|
| JP4986332B2 (en) | 2012-07-25 |
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