JP2001332727A - Trench gate type semiconductor device - Google Patents
Trench gate type semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板の表面
層を掘り下げたトレンチ内に、絶縁膜を介して埋め込ま
れた制御用のゲート電極を有する、ＭＯＳＦＥＴ（金属
−酸化膜−半導体構造のゲート電極を有する電界効果ト
ランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトラン
ジスタ）、絶縁ゲートサイリスタ、およびそれらの集合
体であるインテリジェントパワーモジュール（ＩＰＭ）
などのトレンチゲート型ＭＯＳ半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET (metal-oxide-semiconductor-structure gate) having a control gate electrode buried through an insulating film in a trench dug in a surface layer of a semiconductor substrate. Field effect transistors with electrodes, IGBTs (insulated gate bipolar transistors), insulated gate thyristors, and intelligent power modules (IPMs) as an aggregate thereof
And the like.
【０００２】[0002]
【従来の技術】電力変換装置の低消費電力化が進む中
で、その装置の中で中心的な役割を果たすパワーデバイ
ス（スイッチングデバイス）の低消費電力化に対する期
待が大きい。近年、チャネル密度を大きくし、オン状態
の電力損失を大きく低減したトレンチゲート型のパワー
デバイスが実用化され、パワーＭＯＳＦＥＴを始めと
し、ＩＧＢＴ、サイリスタ、ダイオードへと適用範囲が
拡がりつつある。2. Description of the Related Art As the power consumption of a power conversion device is reduced, there is a great expectation for a power device (switching device) that plays a central role in the power conversion device. In recent years, a trench gate type power device in which channel density is increased and on-state power loss is greatly reduced has been put to practical use, and its application range has been expanding to power MOSFETs, IGBTs, thyristors, and diodes.
【０００３】トレンチゲート型素子の概略をＭＯＳ半導
体装置の一例であるトレンチゲート型ＭＯＳＦＥＴを例
にして説明する。図４（ａ）は、従来のストライプ状の
トレンチゲートを有するトレンチゲート型ＭＯＳＦＥＴ
の主要部の、保護膜や電極膜等を透視した半導体基板表
面の透視平面図である。同図（ｂ）は図４（ａ）でのＡ
−Ａ線に沿った部分断面図、同図（ｃ）は同様にＢ−Ｂ
線に沿った部分断面図、同図（ｄ）はトレンチ溝終端部
の拡大断面図である。An outline of a trench gate type element will be described by taking a trench gate type MOSFET as an example of a MOS semiconductor device as an example. FIG. 4A shows a conventional trench gate type MOSFET having a striped trench gate.
FIG. 4 is a perspective plan view of a semiconductor substrate surface of a main part of the semiconductor substrate, seen through a protective film, an electrode film and the like. FIG. 4B shows A in FIG.
FIG. 3C is a partial cross-sectional view along the line A, and FIG.
A partial cross-sectional view along the line, and FIG. 4D is an enlarged cross-sectional view of the end portion of the trench groove.
【０００４】図４（ａ）において、５はトレンチ、１７
はフィールド酸化膜１２のエッジであり、１６はゲート
電極４を掘り下げたステップである。図４（ｂ）におい
て、ｎ+ ドレイン層１ａとｎドリフト層１ｂからなる半
導体基板１の、ｎドリフト層１ｂの表面層にｐウェル領
域７が形成され、そのｐウェル領域７の表面層にｎソー
ス領域８が形成されている。ｎソース領域８の表面から
ｐウェル領域７を貫通してｎドリフト層１ｂに達するト
レンチ５が形成され、そのトレンチ５の内部には、ゲー
ト酸化膜３を挟んで多結晶シリコンからなるゲート電極
４が充填されている。ｎソース領域８の表面上には、ｐ
ウェル領域７にも共通に接触するＡｌ−Ｓｉ合金等のソ
ース電極９が、またｎ+ ドレイン層１ａの裏面にはドレ
イン電極１０が設けられている。ゲート電極４を覆う層
間絶縁膜１１は、ソース電極９とゲート電極４とを絶縁
している絶縁膜である。この例のように、層間絶縁膜１
１の上にソース電極９が延長されることが多いが、この
ようにしなければならないわけではない。In FIG. 4A, reference numeral 5 denotes a trench, 17
Denotes an edge of the field oxide film 12, and 16 denotes a step in which the gate electrode 4 is dug down. In FIG. 4B, a p-well region 7 is formed in the surface layer of n drift layer 1b of semiconductor substrate 1 including n + drain layer 1a and n drift layer 1b, and n A source region 8 is formed. A trench 5 is formed from the surface of n source region 8 to penetrate p well region 7 and reach n drift layer 1b. Inside trench 5, gate electrode 4 made of polycrystalline silicon with gate oxide film 3 interposed therebetween is formed. Is filled. On the surface of the n source region 8, p
A source electrode 9 made of an Al-Si alloy or the like that is in common contact with the well region 7 is also provided, and a drain electrode 10 is provided on the back surface of the n + drain layer 1a. The interlayer insulating film 11 that covers the gate electrode 4 is an insulating film that insulates the source electrode 9 from the gate electrode 4. As in this example, the interlayer insulating film 1
In many cases, the source electrode 9 is extended above the element 1, but this is not necessary.
【０００５】図４（ｃ）に示すように、ストライプ状の
トレンチ５の終端部は、ゲート電極４の引出し部にもな
っており、ゲート電極４は、半導体基板１の表面上に延
長され、フィールド酸化膜１２上でゲート金属電極１３
と接続されている。このゲート金属電極１３に適当な電
圧を印加することにより、トレンチ５の内壁に沿ったｐ
ウェル領域７の表面層に反転層（チャネル）を生じ、ド
レイン電極１０とソース電極９間が導通して電流が流れ
る。[0005] As shown in FIG. 4 (c), the end of the striped trench 5 also serves as a lead-out portion of the gate electrode 4, and the gate electrode 4 is extended on the surface of the semiconductor substrate 1. Gate metal electrode 13 on field oxide film 12
Is connected to By applying an appropriate voltage to this gate metal electrode 13, p along the inner wall of trench 5
An inversion layer (channel) is generated in the surface layer of the well region 7, and conduction between the drain electrode 10 and the source electrode 9 causes a current to flow.
【０００６】[0006]
【発明が解決しようとする課題】トレンチゲートを適用
したいずれのデバイスにおいても、従来のプレーナゲー
ト構造に匹敵する信頼性の高いトレンチゲート構造を構
成することが重要な課題である。しかしながらゲート酸
化膜の形成されるトレンチ内壁の平滑さは基板表面に比
べると劣り、またトレンチエッチングの際に発生するシ
リコンのダメージ層の問題、トレンチ内壁の異物の除去
しにくさ等を考慮すると、プレーナゲート構造を超える
良好なゲート酸化膜の信頼性を得ることは困難である。In any device using a trench gate, it is important to construct a highly reliable trench gate structure comparable to a conventional planar gate structure. However, the smoothness of the inner wall of the trench where the gate oxide film is formed is inferior to that of the substrate surface, and in consideration of the problem of a damaged layer of silicon generated at the time of trench etching, the difficulty of removing foreign matter on the inner wall of the trench, and the like, It is difficult to obtain good gate oxide film reliability beyond the planar gate structure.
【０００７】特に基板表面に直線状に形成されるストラ
イプ状トレンチはトレンチの終端部を有するため、この
部分は直線領域と異なり前期の問題が発生しやすく、そ
こに成長するゲート酸化膜は直線領域に形成するそれに
比べ、品質が劣る。図４（ｄ）は、トレンチ溝終端部の
拡大断面図である。この図に見られるように、ゲート電
極４と半導体基板１とはゲート酸化膜３で絶縁されてい
る。トレンチ５は、通常ドライエッチングで形成される
がその際、トレンチ５の終端部では、上角部１４で尖
り、そのためゲート酸化膜３が薄くなったり、電界が集
中したりして、ゲート酸化膜３の耐圧低下を招くことが
あった。例えば、図の場合、上角部１４でゲート酸化膜
３の厚さが約３０％薄くなっている。そして、この終端
上角部１４の尖端は、図４（ａ）のトレンチ５のコーナ
ー部１８で最も鋭くなり、コーナー部１８の曲率半径が
小さくなる程鋭くなることが知られている。In particular, since the stripe-shaped trench formed linearly on the substrate surface has a terminal portion of the trench, this portion is liable to cause the above-mentioned problem unlike the linear region, and the gate oxide film grown there is formed in the linear region. The quality is inferior to that formed in FIG. 4D is an enlarged cross-sectional view of the end portion of the trench groove. As shown in this figure, the gate electrode 4 and the semiconductor substrate 1 are insulated by the gate oxide film 3. The trench 5 is usually formed by dry etching. At this time, at the end of the trench 5, the upper corner portion 14 is sharpened, so that the gate oxide film 3 becomes thinner or the electric field is concentrated, so that the gate oxide film is formed. In some cases, the breakdown voltage of No. 3 was reduced. For example, in the case of the drawing, the thickness of the gate oxide film 3 at the upper corner portion 14 is reduced by about 30%. It is known that the point of the terminal upper corner 14 is sharpest at the corner 18 of the trench 5 in FIG. 4A, and becomes sharper as the radius of curvature of the corner 18 decreases.
【０００８】この問題の対策として、例えばトレンチ５
の終端上角部１４の角を削り、或いは、その部分のゲー
ト酸化膜３を厚くするなどの方法が、特開平７−２４９
７６９号公報に開示されている。しかし、その開示され
た方法では、トレンチ５の終端上角部１４を削り落と
し、もしくはこの部分のゲート酸化膜３を厚くするため
の工程を加えなければならない。また、例えそのような
工程を加えたとしてもトレンチ５のコーナー部１８で最
も鋭くなることに変わりは無い。As a countermeasure against this problem, for example, a trench 5
Japanese Patent Application Laid-Open No. 7-249 discloses a method of shaving the corner of the upper end corner portion 14 of the terminal or increasing the thickness of the gate oxide film 3 in that portion.
No. 769. However, in the disclosed method, a step must be added to cut off the upper end corner 14 of the trench 5 or increase the thickness of the gate oxide film 3 in this portion. Further, even if such a step is added, the sharpness remains at the corner portion 18 of the trench 5.
【０００９】トレンチ型ＭＯＳ半導体装置では、トレン
チの端に起因する結晶欠陥やその部分の絶縁膜の影響を
防止し、ゲート耐圧の向上を図る等の目的で、チップの
端に向かうトレンチの先端を、隣接するトレンチの先端
と結ぶ方法が、例えば、特開平８−２９３６０１号、特
開平１０−２１４９６８号、特開平１０−２５６５４５
号、特開平１１−９７６８９号公報に開示されている。In the trench type MOS semiconductor device, the tip of the trench toward the end of the chip is formed for the purpose of preventing crystal defects caused by the end of the trench and the effect of the insulating film on that portion and improving the gate breakdown voltage. For example, a method of connecting with the tip of an adjacent trench is described in JP-A-8-293601, JP-A-10-214968, and JP-A-10-256545.
And JP-A-11-97689.
【００１０】図５（ａ）はその一例の半導体基板の平面
図である。５１はゲート連結部である。また本発明出願
人から、トレンチゲートの終端部に幅の広い拡大終端部
５２を設けた構造〔図５（ｂ）〕が出願されている（特
願平１１−４１５号）。本発明の目的はこれらと同じ
く、ストライプ状トレンチゲート構造のゲート酸化膜の
耐圧低下を防止し、信頼性の高いゲート酸化膜を有する
トレンチゲート型半導体装置を提供することにある。FIG. 5A is a plan view of an example of a semiconductor substrate. Reference numeral 51 denotes a gate connecting portion. In addition, the applicant of the present invention has applied for a structure in which a wide enlarged terminal portion 52 is provided at the terminal portion of the trench gate (FIG. 5B) (Japanese Patent Application No. 11-415). Another object of the present invention is to provide a trench gate type semiconductor device having a highly reliable gate oxide film by preventing a reduction in the breakdown voltage of a gate oxide film having a stripe-shaped trench gate structure.
【００１１】[0011]
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型ドレイン層と、その第一導電型ドレイ
ン層上に設けられた第二導電型チャネル領域と、第二導
電型チャネル領域の表面層に選択的に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第二導電型チャネル領域を貫通し第一導電型ドレイン
層に達するトレンチと、トレンチ内にゲート絶縁膜を介
して設けられたゲート電極層と、第一導電型ソース領域
と第二導電型チャネル領域との表面に共通に接触して設
けられたソース電極と、第一導電型ドレイン層に接触し
て設けられたドレイン電極とからなるトレンチゲート型
ＭＯＳ半導体装置において、隣接するトレンチの終端を
つなぐトレンチ連結部を設け、そのトレンチ連結部の幅
がストライプ状トレンチの直線部の幅よりも大きく形成
されているものとする。According to the present invention, there is provided a first conductive type drain layer, a second conductive type channel region provided on the first conductive type drain layer, and a second conductive type channel region. A first conductivity type source region selectively formed in the surface layer of the channel region, and a trench reaching the first conductivity type drain layer through the second conductivity type channel region from the surface of the first conductivity type source region, A gate electrode layer provided in the trench via a gate insulating film, a source electrode provided in common contact with the surface of the first conductivity type source region and the second conductivity type channel region, and a first conductivity type In a trench gate type MOS semiconductor device comprising a drain electrode provided in contact with a drain layer, a trench connecting portion connecting the ends of adjacent trenches is provided, and the width of the trench connecting portion is set to a stripe shape. It is assumed to be larger than the width of the linear portion of the bench.
【００１２】そのようにすれば、トレンチの終端がなく
なり、トレンチの終端での結晶欠陥や絶縁膜の薄膜化等
の問題が解決されて電界が緩和される。また、特別のコ
ンタクト領域を設ける必要が無い。特に、そのトレンチ
連結部の幅がストライプ状トレンチの直線部の幅の１．
５倍以上であるものとする。In this case, the end of the trench is eliminated, and problems such as crystal defects at the end of the trench and thinning of the insulating film are solved, and the electric field is reduced. Also, there is no need to provide a special contact region. In particular, the width of the trench connecting portion is 1: 1 of the width of the linear portion of the striped trench.
It shall be 5 times or more.
【００１３】トレンチを充填するための多結晶シリコン
の膜厚は、通常トレンチ幅の０．７倍以上を要する。こ
のときトレンチ連結部の幅が狭いと、充填される多結晶
シリコンに隙間が発生し、レジスト等の除去が困難にな
る。従って、Ｗ2 ／Ｗ1 ≧１．５とするとよい。そし
て、そのトレンチ連結部の幅が、ストライプ状トレンチ
の直線部から次第に大きくなっているものとする。The film thickness of polycrystalline silicon for filling the trench usually requires at least 0.7 times the trench width. At this time, if the width of the trench connection portion is narrow, a gap is generated in the filled polycrystalline silicon, and it becomes difficult to remove the resist and the like. Therefore, it is preferable that W 2 / W 1 ≧ 1.5. Then, it is assumed that the width of the trench connection part is gradually increased from the straight part of the stripe-shaped trench.
【００１４】そのようにすれば、エッチング、デポジシ
ョン等のプロセスの際の流体の流れが円滑になり、異常
点の発生を防止することができる。また、トレンチを丸
みを帯びた角をもつ長方形環状としてもよい。特に、長
方形環状のトレンチが、同心状に形成されているものと
する。そのようにしても、トレンチの終端がなくなり、
トレンチの終端での結晶欠陥や絶縁膜の薄膜化等の問題
が解決されて電界が緩和される。また、特別のコンタク
ト領域を設ける必要が無い。With this arrangement, the flow of the fluid during processes such as etching and deposition becomes smooth, and occurrence of abnormal points can be prevented. Further, the trench may be formed in a rectangular ring shape having rounded corners. In particular, it is assumed that the rectangular annular trench is formed concentrically. Even so, the end of the trench is lost,
Problems such as crystal defects at the end of the trench and thinning of the insulating film are solved, and the electric field is reduced. Also, there is no need to provide a special contact region.
【００１５】ストライプ状トレンチの終端部が緩やかに
湾曲し、その終端がストライプ状トレンチの直線部分に
接続してもよい。その場合も同様である。The end of the stripe-shaped trench may be gently curved, and the end may be connected to a straight portion of the stripe-shaped trench. The same is true in that case.
【００１６】[0016]
【発明の実施の形態】以下、実施例の図を参照しながら
本発明の実施の形態を説明する。 ［実施例１］図１は、本発明第一の実施例のＭＯＳＦＥ
Ｔのチップ端部の保護膜、電極等を透視した透視平面図
である。図に示した主要部以外に、主に周縁領域に耐圧
を分担する部分があるが、本発明の本質に係る部分でな
いので、省略している。Embodiments of the present invention will be described below with reference to the drawings of the embodiments. FIG. 1 shows a MOSFE according to a first embodiment of the present invention.
FIG. 3 is a perspective plan view of a protective film, electrodes, and the like at the end of the chip of T; Apart from the main part shown in the figure, there is a part which mainly shares the breakdown voltage in the peripheral region, but is omitted because it is not a part relating to the essence of the present invention.
【００１７】隣のトレンチ５同士を曲率をつけたトレン
チ連結部５１で繋ぎ、終端が無いようになっている点
は、図５の従来のＭＯＳＦＥＴと同じであるが、トレン
チ連結部５１の幅Ｗ2 が、直線部分の溝幅Ｗ1 より大き
くなっている点が異なっている。すなわちＷ2 ／Ｗ1 ≧
１である。例えばトレンチ直線部分の溝幅をＷ1 が１．
２μm であるとき、トレンチ連結部５１の幅Ｗ2 は２．
０μm である。深さ３μｍ、トレンチ間隔は２．８μ
ｍ、トレンチ連結部５１の外周の曲率半径は２．６μｍ
である。１７はフィールド酸化膜１２の段差、１６はゲ
ート電極４のステップである。フィールド酸化膜１２の
厚さは約４５０ｎｍ、半導体基板上のゲート電極４の厚
さは約８００ｎｍである。The point that adjacent trenches 5 are connected to each other by a trench connecting portion 51 having a curvature and have no termination is the same as the conventional MOSFET of FIG. 2, is different in that larger than the groove width W 1 of the linear portion. That is, W 2 / W 1 ≧
It is one. For example W 1 of the groove width of the trench straight portion 1.
When the width is 2 μm, the width W 2 of the trench connecting portion 51 is 2.
0 μm. 3 μm depth, 2.8 μm trench spacing
m, the radius of curvature of the outer periphery of the trench connecting portion 51 is 2.6 μm
It is. Reference numeral 17 denotes a step of the field oxide film 12, and reference numeral 16 denotes a step of the gate electrode 4. Field oxide film 12 has a thickness of about 450 nm, and gate electrode 4 on the semiconductor substrate has a thickness of about 800 nm.
【００１８】このようにして、従来のようなトレンチ５
の終端上角部での尖端化を抑制し、その部分でのゲート
酸化膜３の薄膜化を防止することができる。仮にトレン
チ５の幅が１．２μm の場合、これを充填するための多
結晶シリコンの膜厚は、通常０．７〜０．８μm 以上必
要である。通常この場合、最低１．８μm 以上のトレン
チ幅にしないと、トレンチの連結部５１に充填される多
結晶シリコンに隙間が発生し、レジスト等の除去が困難
になる。従って、Ｗ2 ／Ｗ1≧１．５とするとよい。Thus, the conventional trench 5 is formed.
Of the gate oxide film 3 at the upper corner of the terminal end can be suppressed, and the gate oxide film 3 can be prevented from being thinned at that point. If the width of the trench 5 is 1.2 .mu.m, the thickness of the polycrystalline silicon for filling the trench is usually required to be 0.7 to 0.8 .mu.m or more. Usually, in this case, unless the trench width is at least 1.8 μm or more, a gap is generated in the polycrystalline silicon filling the connecting portion 51 of the trench, and it becomes difficult to remove the resist and the like. Therefore, it is preferable that W 2 / W 1 ≧ 1.5.
【００１９】そのようにすることによって、トレンチの
連結部５１に充填される多結晶シリコンに隙間がなくな
り、レジスト等が残る問題も発生しなくなる。実際に試
作したトレンチ型ＭＯＳＦＥＴにおいても、ゲート酸化
膜３の厚さを１００ｎｍとしたとき、ゲート酸化膜の耐
圧は、９０Ｖ以上であり、従来の７０Ｖより約３０％向
上した。しかも、トレンチ５を形成するためのエッチン
グマスクを変更するだけで済み、特開平７−２４９７６
９号公報の例のような特別な工程の付加を要しない。By doing so, there is no gap in the polycrystalline silicon filling the connecting portion 51 of the trench, and the problem that the resist or the like remains remains does not occur. Also in the actually manufactured trench MOSFET, when the thickness of the gate oxide film 3 is 100 nm, the breakdown voltage of the gate oxide film is 90 V or more, which is about 30% higher than the conventional 70 V. In addition, only the etching mask for forming the trench 5 needs to be changed.
There is no need to add a special step as in the example of Japanese Patent Application Laid-Open Publication No. 9-99.
【００２０】なお、図１には、ストライプ状トレンチの
一方の端しか示していないが、この図では、ストライプ
トレンチの終端の片側だけ示して例示したのであり、他
方のトレンチ終端についても同様な構造とする。この
時、隣接する同じストライプの両端を連結して、閉じた
トレンチパターンにしても良いし、また、他方側のトレ
ンチ終端は、別の側のストライプ状トレンチの端と連結
して一筆書き状にした構造としても良い。Although FIG. 1 shows only one end of the striped trench, FIG. 1 shows only one end of the striped trench as an example, and the other end of the trench has the same structure. And At this time, both ends of the same stripe adjacent to each other may be connected to form a closed trench pattern, and the other end of the trench may be connected to the end of another side of the stripe-shaped trench to form a single stroke. A good structure may be used.
【００２１】［実施例２］図２は、本発明第二の実施例
のトレンチゲート型ＭＯＳＦＥＴの主要部の平面図であ
る。ストライプ状トレンチ５の終端を隣のトレンチ５と
連結せず、離れたトレンチ５と連結したものであり、や
はり終端が無いようになっている。Embodiment 2 FIG. 2 is a plan view of a main part of a trench gate type MOSFET according to a second embodiment of the present invention. The end of the striped trench 5 is not connected to an adjacent trench 5, but is connected to a distant trench 5, so that there is no end.
【００２２】その結果、トレンチ５の形状は、チップ外
形に相似の、角部が相似の丸みをもつた長方形となって
いる。中心には、ゲートパッド１５があり、またほぼ相
似形で同心状のトレンチパターンを繋ぐゲートランナー
１９が設けられている。トレンチパターンの角部の曲率
半径が小さすぎると、トレンチ内壁の凸部の尖りが大き
くなるため、好ましくないので、緩やかに形成すると良
い。As a result, the shape of the trench 5 is a rectangle similar to the outer shape of the chip and having rounded corners. A gate pad 15 is provided at the center, and a gate runner 19 for connecting concentric trench patterns of substantially similar shape is provided. If the radius of curvature of the corner of the trench pattern is too small, the sharpness of the protrusion on the inner wall of the trench becomes large, which is not preferable.
【００２３】実際に試作したトレンチゲート型ＭＯＳＦ
ＥＴにおいても、ゲート酸化膜の厚さが１００ｎｍのと
き、ゲート酸化膜の耐圧は、８４Ｖ以上であり、従来の
７０Ｖより約２０％向上した。 ［実施例３］図３は、本発明第三の実施例のトレンチゲ
ート型ＭＯＳＦＥＴの主要部の平面図である。Actually manufactured trench gate type MOSF
Also in ET, when the thickness of the gate oxide film is 100 nm, the breakdown voltage of the gate oxide film is 84 V or more, which is about 20% higher than the conventional 70 V. Third Embodiment FIG. 3 is a plan view of a main part of a trench gate type MOSFET according to a third embodiment of the present invention.
【００２４】この例では、トレンチ５の終端を緩やかに
湾曲させ、終端を同じトレンチラインの途中に結んだ拡
大終端部５２を設け、従来のような終端を形成しない方
法である。トレンチ５の終端を形成しないことによっ
て、トレンチの終端上角部の尖端化が抑えられ、ゲート
酸化膜３の耐圧を向上させることができる。In this example, the end of the trench 5 is gently curved, and an enlarged end portion 52 is provided in the middle of the same trench line so that the end is not formed as in the conventional method. By not forming the end of the trench 5, sharpening of the upper end corner of the trench is suppressed, and the withstand voltage of the gate oxide film 3 can be improved.
【００２５】実際に試作したトレンチＭＯＳＦＥＴにお
いても、ゲート酸化膜の厚さが１００ｎｍのとき、ゲー
ト酸化膜の耐圧は、８４Ｖ以上であり、従来の７０Ｖよ
り約２０％向上した。拡大終端部５２の直径は最大、ト
レンチ幅とトレンチ間隔との和に近い値まで可能であ
る。Also in the actually manufactured trench MOSFET, when the thickness of the gate oxide film is 100 nm, the breakdown voltage of the gate oxide film is 84 V or more, which is improved by about 20% from the conventional 70 V. The diameter of the enlarged termination 52 can be up to a value close to the sum of the trench width and the trench spacing.
【００２６】この場合も、トレンチエッチングのための
マスクパターンを変更するだけで良く、特別に工程数を
増やす必要が無い。また、湾曲したトレンチの溝幅は、
直線領域とほぼ同じ溝幅で形成しているが、部分的に溝
幅を広げてウェット処理の際の洗浄性を向上させる構造
を併用してもよい。Also in this case, it is only necessary to change the mask pattern for trench etching, and it is not necessary to increase the number of steps. Also, the groove width of the curved trench is
Although the groove width is substantially the same as that of the linear region, a structure in which the groove width is partially widened to improve the cleaning property in wet processing may be used in combination.
【００２７】この図では、ストライプトレンチの終端の
片側しか示してないが、他方のトレンチ終端についても
同様な構造とする。実施例１〜３はいずれもＭＯＳＦＥ
Ｔの例を示したが、トレンチ内に絶縁膜を介して埋め込
まれた制御用のゲート電極を有するＩＧＢＴ、絶縁ゲー
トサイリスタ、およびそれらの集合体であるインテリジ
ェントパワーモジュール（ＩＰＭ）などのトレンチゲー
ト型半導体装置にも適用できる。Although only one end of the stripe trench is shown in this figure, the other end of the trench has the same structure. Embodiments 1 to 3 are all MOSFE
Although the example of T is shown, a trench gate type such as an IGBT having a control gate electrode embedded in the trench through an insulating film, an insulated gate thyristor, and an intelligent power module (IPM) which is an aggregate thereof is shown. It can be applied to a semiconductor device.
【００２８】[0028]
【発明の効果】以上説明したように本発明によれば、チ
ップ端に向かうストライプ状トレンチの終端を隣接する
トレンチの終端とを結ぶ幅の広いトレンチ連結部を設け
る方法や、ほぼ相似形の角が丸みをもった方形トレンチ
の同心状配置等により、従来問題であったトレンチ終端
部でのトレンチ内壁の粗面化等を防止し、ゲート酸化膜
の部分的な薄膜化の問題等を回避して、ゲート酸化膜の
耐圧を容易に向上させ、長期信頼性を改善することがで
きた。As described above, according to the present invention, there is provided a method of providing a wide trench connecting portion connecting an end of a striped trench toward a chip end with an end of an adjacent trench, and a method of forming a substantially similar corner. The concentric arrangement of rounded rectangular trenches prevents the conventional problem of roughening the inner wall of the trench at the end of the trench and avoids the problem of partial thinning of the gate oxide film. Thus, the withstand voltage of the gate oxide film was easily improved, and the long-term reliability was able to be improved.
【００２９】本発明のトレンチ型ＭＯＳ半導体装置の製
造方法としては、トレンチ形成用のエッチングマスクを
変更するだけで、特に工程を増やすことがなく、極めて
容易に実現できる。The method of manufacturing a trench type MOS semiconductor device according to the present invention can be realized very easily without changing the steps, only by changing the etching mask for forming the trench.
【図１】本発明の第一の実施例を説明するための平面図FIG. 1 is a plan view for explaining a first embodiment of the present invention.
【図２】本発明の第二の実施例を説明するための平面図FIG. 2 is a plan view for explaining a second embodiment of the present invention.
【図３】本発明の第三の実施例を説明するための平面図FIG. 3 is a plan view for explaining a third embodiment of the present invention.
【図４】従来技術を説明するための構造図であり、
（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ
−Ａ線、Ｂ−Ｂ線に沿った断面図、（ｄ）はトレンチ終
端部の拡大断面図FIG. 4 is a structural diagram for explaining a conventional technique;
(A) is a plan view, (b) and (c) are A of (a) respectively.
FIG. 2 is a cross-sectional view taken along lines A and BB, and FIG.
【図５】他の従来技術を説明するための平面図であり、
（ａ）は特開平８−２９３６０１号の一例の平面図、
（ｂ）は特願平１１−４１５号の一例の平面図FIG. 5 is a plan view for explaining another conventional technique,
(A) is a plan view of an example of JP-A-8-293601,
(B) is a plan view of an example of Japanese Patent Application No. 11-415.
１ 半導体基板 １ａ ｎ+ ドレイン層 １ｂ ｎドリフト層 ３ ゲート酸化膜 ４ ゲート電極 ５ トレンチ ７ ｐウェル領域 ８ ｎソース領域 ９ ソース電極 １０ ドレイン電極 １１ 層間絶縁膜 １２ フィールド酸化膜 １３ ゲート金属電極 １４ トレンチ終端の上角部 １５ ゲートパッド １６ ゲート電極のステップ １７ フィールド酸化膜の段差 １８ コーナー部 １９ ゲートランナー ５１ ゲート連結部 ５２ 拡大終端部Reference Signs List 1 semiconductor substrate 1 an + drain layer 1 b n drift layer 3 gate oxide film 4 gate electrode 5 trench 7 p well region 8 n source region 9 source electrode 10 drain electrode 11 interlayer insulating film 12 field oxide film 13 gate metal electrode 14 trench end Upper corner portion 15 gate pad 16 gate electrode step 17 step of field oxide film 18 corner portion 19 gate runner 51 gate connecting portion 52 enlarged terminal portion
Claims (6)
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に選択的に形成された
第一導電型ソース領域と、その第一導電型ソース領域の
表面から第二導電型チャネル領域を貫通し第一導電型ド
レイン層に達するトレンチと、トレンチ内にゲート絶縁
膜を介して設けられたゲート電極層と、第一導電型ソー
ス領域と第二導電型チャネル領域との表面に共通に接触
して設けられたソース電極と、第一導電型ドレイン層に
接触して設けられたドレイン電極とからなるトレンチゲ
ート型ＭＯＳ半導体装置において、隣接するトレンチの
終端をつなぐトレンチ連結部を設け、そのトレンチ連結
部の幅がストライプ状トレンチの直線部の幅よりも大き
いことを特徴とするトレンチゲート型半導体装置。A first conductivity type drain layer; a second conductivity type channel region provided on the first conductivity type drain layer;
A first conductivity type source region selectively formed on the surface layer of the second conductivity type channel region, and a second conductivity type channel region penetrating from the surface of the first conductivity type source region to the first conductivity type drain layer. A reaching trench, a gate electrode layer provided in the trench via a gate insulating film, and a source electrode provided in common contact with the surfaces of the first conductivity type source region and the second conductivity type channel region, In a trench gate type MOS semiconductor device comprising a drain electrode provided in contact with a first conductivity type drain layer, a trench connecting portion connecting the ends of adjacent trenches is provided, and the width of the trench connecting portion is equal to that of the striped trench. A trench gate type semiconductor device, wherein the width is larger than the width of the linear portion.
レンチの直線部の幅の１．５倍以上であることを特徴と
する請求項１に記載のトレンチゲート型半導体装置。2. The trench gate type semiconductor device according to claim 1, wherein the width of the trench connecting portion is at least 1.5 times the width of the linear portion of the striped trench.
トレンチの直線部から次第に大きくなっていることを特
徴とする請求項１または２に記載のトレンチゲート型半
導体装置。3. The trench gate type semiconductor device according to claim 1, wherein the width of the trench connection part is gradually increased from the straight part of the stripe-shaped trench.
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に選択的に形成された
第一導電型ソース領域と、その第一導電型ソース領域の
表面から第二導電型チャネル領域を貫通し第一導電型ド
レイン層に達するトレンチと、トレンチ内にゲート絶縁
膜を介して設けられたゲート電極層と、第一導電型ソー
ス領域と第二導電型チャネル領域との表面に共通に接触
して設けられたソース電極と、第一導電型ドレイン層に
接触して設けられたドレイン電極とからなるトレンチゲ
ート型半導体装置において、トレンチが丸みを帯びた角
をもつ長方形環状であることを特徴とするトレンチゲー
ト型半導体装置。4. A first conductivity type drain layer, a second conductivity type channel region provided on the first conductivity type drain layer,
A first conductivity type source region selectively formed on the surface layer of the second conductivity type channel region, and a second conductivity type channel region penetrating from the surface of the first conductivity type source region to the first conductivity type drain layer. A reaching trench, a gate electrode layer provided in the trench via a gate insulating film, and a source electrode provided in common contact with the surfaces of the first conductivity type source region and the second conductivity type channel region, A trench gate type semiconductor device comprising a drain electrode provided in contact with a first conductivity type drain layer, wherein the trench has a rectangular ring shape with rounded corners.
れていることを特徴とする請求項４記載のトレンチゲー
ト型半導体装置。5. The trench gate type semiconductor device according to claim 4, wherein the rectangular annular trench is formed concentrically.
ドレイン層上に設けられた第二導電型チャネル領域と、
第二導電型チャネル領域の表面層に選択的に形成された
第一導電型ソース領域と、その第一導電型ソース領域の
表面から第二導電型チャネル領域を貫通し第一導電型ド
レイン層に達するトレンチと、トレンチ内にゲート絶縁
膜を介して設けられたゲート電極層と、第一導電型ソー
ス領域と第二導電型チャネル領域との表面に共通に接触
して設けられたソース電極と、第一導電型ドレイン層に
接触して設けられたドレイン電極とからなるトレンチゲ
ート型半導体装置において、ストライプ状トレンチの終
端部が緩やかに湾曲し、その終端がストライプ状トレン
チの直線部分に接続することを特徴とするトレンチゲー
ト型半導体装置。6. A first conductivity type drain layer, a second conductivity type channel region provided on the first conductivity type drain layer,
A first conductivity type source region selectively formed on the surface layer of the second conductivity type channel region, and a second conductivity type channel region penetrating from the surface of the first conductivity type source region to the first conductivity type drain layer. A reaching trench, a gate electrode layer provided in the trench via a gate insulating film, and a source electrode provided in common contact with the surfaces of the first conductivity type source region and the second conductivity type channel region, In the trench gate type semiconductor device including the drain electrode provided in contact with the first conductivity type drain layer, the end of the stripe-shaped trench is gently curved, and the end is connected to a linear portion of the stripe-shaped trench. A trench gate type semiconductor device characterized by the above-mentioned.
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