JP2001332724A - Insulated gate semiconductor device and its manufacturing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent punch through of boron while ensuring a substrate interface excellently, and prevent current deterioration or Vth variation when hot carriers are generated, regarding an insulated gate semiconductor device and its manufacturing method. SOLUTION: Nitrogen peaks 3, 4 are formed in an interface between a gate oxide film 2 and a silicon substrate 1 and in the gate oxide film 2, by repeating alternately a thermal oxidation treatment process and a heat treatment process in gas containing NO or N2O.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置及びその製造方法に関するものであり、特に、デュ
アルゲートを備えた絶縁ゲート型半導体装置におけるし
きい値電圧Ｖ_thの変動を防止するとともに、ドレイン電
流を減少させること無くホットキャリア耐性を向上する
ためのゲート絶縁膜の構成に特徴のある絶縁ゲート型半
導体装置及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device and a method of manufacturing the same, and more particularly, to a method of preventing a threshold voltage _Vth from fluctuating in an insulated gate semiconductor device having a dual gate. The present invention relates to an insulated gate semiconductor device characterized by the configuration of a gate insulating film for improving hot carrier resistance without reducing drain current, and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】従来より、シリコン半導体集積回路装置
等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａ
ｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ）、即ち、絶縁ゲート型ＦＥＴ（ＩＧＦＥＴ）
が用いられているが、超高速ＣＭＯＳ型半導体集積回路
装置においては、高集積化・高速化が要求され、それに
伴って絶縁ゲート型ＦＥＴの微細化と高駆動能力化が要
求されている。2. Description of the Related Art Conventionally, in a Si device such as a silicon semiconductor integrated circuit device, a MISFET (Meta
l-Insulator-Semiconductor
FET), that is, an insulated gate FET (IGFET)
However, ultra-high speed CMOS type semiconductor integrated circuit devices are required to have higher integration and higher speed, and accordingly, miniaturization and higher driving capability of insulated gate FETs are required.

【０００３】この様な要請に応えるためには、低Ｖ_thの
高駆動力トランジスタが必要になり、低Ｖ_thの高駆動力
トランジスタを実現するためには、チャネル領域とゲー
ト電極との仕事関数との関係から、ｎチャネル型ＩＧＦ
ＥＴにはｎ型ゲート電極、ｐチャネル型ＩＧＦＥＴには
ｐ型ゲート電極を用いる所謂デュアルゲートが必要とな
る。[0003] To meet such a demand, a high driving force transistor of low V _th is required, in order to realize a high driving force transistor of low V _th, the work function of a channel region and the gate electrode And n-channel IGF
A so-called dual gate using an n-type gate electrode for the ET and a p-type gate electrode for the p-channel IGFET is required.

【０００４】この様なＣＭＯＳ半導体集積回路を構成す
る低Ｖ_thのｐチャネル型ＩＧＦＥＴについては、Ｂ（ボ
ロン）ドープのｐ型多結晶電極を用いることになるの
で、Ｂのチャネル領域への突き抜けを防止する必要があ
る。In such a low V _th p-channel type IGFET constituting a CMOS semiconductor integrated circuit, a B (boron) -doped p-type polycrystalline electrode is used, so that the penetration of B into the channel region is prevented. Need to be prevented.

【０００５】従来、この様なＢの突き抜けを防止するた
めに、ゲート絶縁膜としてＳｉＯ₂膜とシリコン基板と
の界面にのみ窒素を偏析させた酸窒化膜（ＯＮ膜）が用
いられており、この界面に偏析した窒素ピークによって
Ｂの拡散を防止している。Conventionally, in order to prevent such penetration of B, an oxynitride film (ON film) in which nitrogen is segregated only at the interface between the SiO ₂ film and the silicon substrate is used as a gate insulating film. The diffusion of B is prevented by the nitrogen peak segregated at this interface.

【０００６】[0006]

【発明が解決しようとする課題】しかし、窒素ピークに
よってＢの拡散を防止するためには、導入する窒素量を
ある量以上に増やす必要があるが、そうすると界面準位
密度が増大してドレイン電流が減少してしまうという問
題がある。However, in order to prevent the diffusion of B by the nitrogen peak, it is necessary to increase the amount of nitrogen to be introduced to a certain amount or more. However, the interface state density increases and the drain current increases. Is reduced.

【０００７】また、基板界面における窒素濃度を高くす
ると、ゲート電極のパターニング後に、ゲート電極とソ
ース・ドレイン領域との間の絶縁性を確保するために、
熱酸化を行い所謂スルー酸化膜を形成する際に、窒素ピ
ークが耐酸化膜として作用するので酸化の進行が抑制さ
れるという問題があり、酸化工程におけ熱処理を長めに
する必要がある。Further, when the nitrogen concentration at the substrate interface is increased, after patterning the gate electrode, in order to secure insulation between the gate electrode and the source / drain region,
When the thermal oxidation is performed to form a so-called through oxide film, the nitrogen peak acts as an oxidation resistant film, so that there is a problem that the progress of oxidation is suppressed, and it is necessary to make the heat treatment longer in the oxidation step.

【０００８】一方、ゲート電極とゲート酸化膜との界面
に窒素を偏析させるために、ゲート電極中に窒素をドー
プする方法が試みられているが、そうすると、ゲート電
極のエッチング加工の時に、窒素ピークがエッチングの
障害となるので、さらなる改良を必要としているのが現
状である。On the other hand, in order to segregate nitrogen at the interface between the gate electrode and the gate oxide film, a method of doping nitrogen in the gate electrode has been tried. Is an obstacle to etching, so that further improvement is required at present.

【０００９】したがって、本発明は、基板界面を良好に
確保しつつボロンの突き抜けを防止するとともに、ホッ
トキャリアが発生した場合にも電流劣化或いはＶ_th変動
を防止することを目的とする。Accordingly, an object of the present invention is to prevent boron from penetrating while ensuring a good substrate interface, and also to prevent current deterioration or _Vth fluctuation even when hot carriers are generated.

【００１０】[0010]

【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
なお、図１は、ゲート近傍の概略的断面図であり、図に
おける符号５，６，７は、夫々、ゲート電極、ソース領
域、及び、ドレイン領域である。 図１参照 課題を解決するために、本発明においては、熱酸化処理
工程と、ＮＯ或いはＮ ₂ Ｏを含むガス中での熱処理工程
を交互に繰り返すことによって、ゲート酸化膜２とシリ
コン基板１との界面と、ゲート酸化膜２中の２か所に窒
素ピーク３，４を設ける。Means for Solving the Problems Here, referring to FIG.
Means for solving the problem in the present invention will be described.
FIG. 1 is a schematic cross-sectional view near the gate.
Reference numerals 5, 6, and 7 represent a gate electrode and a source region, respectively.
And a drain region. See FIG. 1. In order to solve the problem, in the present invention, a thermal oxidation treatment is performed.
Process and NO or N _TwoHeat treatment process in gas containing O
Are alternately repeated to form the gate oxide film 2 and the silicon oxide film.
Nitrogen at the interface with the capacitor substrate 1 and at two places in the gate oxide film 2.
Elementary peaks 3 and 4 are provided.

【００１１】この様に、２箇所の窒素ピーク３，４を設
けることによって、ゲート酸化膜２とシリコン基板１と
の界面における窒素ピーク３を低濃度とすることによっ
てシリコン基板１の界面を良好に確保しつつボロンの突
き抜けを防止することができ、且つ、界面準位密度の増
大を抑制しつつホットキャリア耐性を一桁向上すること
ができる。なお、シリコン基板１の界面を良好に保つた
めには、窒素ピーク３の濃度を３×１０²¹ｃｍ^-3以下
に、より好適には５×１０²⁰ｃｍ^-3程度にする必要があ
る。As described above, by providing two nitrogen peaks 3 and 4, the concentration of the nitrogen peak 3 at the interface between the gate oxide film 2 and the silicon substrate 1 is reduced, so that the interface of the silicon substrate 1 can be improved. It is possible to prevent penetration of boron while securing the same, and to improve the hot carrier resistance by one digit while suppressing an increase in the interface state density. In order to keep the interface of the silicon substrate 1 good, the concentration of the nitrogen peak 3 needs to be 3 × 10 ²¹ cm ⁻³ or less, more preferably about 5 × 10 ²⁰ cm ⁻³ .

【００１２】また、ゲート酸化膜２中の窒素ピーク４の
濃度及び位置を制御することによって、ゲート酸化膜２
中に注入してきたホットキャリアの電荷捕獲を抑制する
ことができるので、Ｖ_thの変動を低減することができ、
また、ボロンの突き抜けを抑制する作用もある。なお、
この場合の窒素ピーク４のシリコン基板１の界面からの
距離ｔは、従来のＯＮ膜からなるゲート絶縁膜における
電子の捕獲場所を考慮すると、ｔ＝１〜２ｎｍとするこ
とが好適である。By controlling the concentration and position of the nitrogen peak 4 in the gate oxide film 2,
Since the charge trapping of hot carriers injected into the inside can be suppressed, the fluctuation of V _th can be reduced,
It also has the effect of suppressing the penetration of boron. In addition,
In this case, the distance t of the nitrogen peak 4 from the interface of the silicon substrate 1 is preferably set to t = 1 to 2 nm in consideration of the place where electrons are captured in the gate insulating film made of the conventional ON film.

【００１３】また、ゲート酸化膜２中の窒素ピーク４の
濃度は界面準位密度に影響を与えないので、従来の界面
の窒素ピークの濃度の３倍以上にすることができ、ボロ
ンの突き抜け防止作用が大きくするためには、窒素ピー
ク４の濃度は５×１０²⁰〜２×１０²²ｃｍ^-3とすること
が好適である。Further, since the concentration of the nitrogen peak 4 in the gate oxide film 2 does not affect the interface state density, the concentration of the nitrogen peak at the conventional interface can be made three times or more, and the penetration of boron can be prevented. In order to increase the action, the concentration of the nitrogen peak 4 is preferably set to 5 × 10 ²⁰ to 2 × 10 ²² cm ⁻³ .

【００１４】また、窒素ピーク３，４を形成するために
は、ＮＯ雰囲気或いはＮ₂ Ｏ雰囲気のいずれでも良い
が、ＮＯ雰囲気を用いた場合には窒素濃度を高濃度にす
ることができ、一方、Ｎ₂ Ｏ雰囲気は条件によっては酸
化も伴うことになるが、有毒性がＮＯに比べて低いので
安全性が高くなる。In order to form the nitrogen peaks 3 and 4, either an NO atmosphere or an N ₂ O atmosphere may be used. However, when the NO atmosphere is used, the nitrogen concentration can be increased. The N ₂ O atmosphere may be oxidized depending on conditions, but the safety is enhanced because the toxicity is lower than that of NO.

【００１５】[0015]

【発明の実施の形態】ここで、図２乃至図８を参照して
本発明の実施の形態を説明するが、まず、図２乃至図５
を参照して本発明の実施の形態の製造工程を説明する。
なお、図２、図４、及び、図５はＣＭＯＳの概略的断面
図であり、また、図３がゲート領域の拡大断面図であ
る。 図２（ａ）参照 まず、（１００）面を主面とするｐ型シリコン基板１１
に選択的にｎ型ウエル領域１２を形成したのち、熱酸化
により全面に、厚さが、例えば、１０ｎｍのパッド酸化
膜１３を形成し、次いで、減圧化学気相成長法（ＬＰＣ
ＶＤ法）を用いて、厚さが、例えば、１５０ｎｍのＳｉ
Ｎ膜１４を形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Here, an embodiment of the present invention will be described with reference to FIGS. 2 to 8. First, FIGS.
The manufacturing process according to the embodiment of the present invention will be described with reference to FIG.
2, 4 and 5 are schematic sectional views of a CMOS, and FIG. 3 is an enlarged sectional view of a gate region. Referring to FIG. 2A, first, a p-type silicon substrate 11 having a (100) plane as a main surface
After selectively forming an n-type well region 12, a pad oxide film 13 having a thickness of, for example, 10 nm is formed on the entire surface by thermal oxidation, and then a low pressure chemical vapor deposition (LPC)
VD method), the thickness is, for example, 150 nm
An N film 14 is formed.

【００１６】次いで、全面にレジストを塗布し、露光・
現像することによって、素子分離領域に対応する開口部
を有するレジストパターン（図示を省略）を形成したの
ち、このレジストパターンをマスクとしてドライエッチ
ングを施すことによって、ＳｉＮ膜１４、パッド酸化膜
１３、ｐ型シリコン基板１１、及び、ｎ型ウエル領域１
２を選択的に除去することによって素子分離用トレンチ
１５を形成する。Next, a resist is applied to the entire surface,
After development, a resist pattern (not shown) having an opening corresponding to the element isolation region is formed, and then dry etching is performed using the resist pattern as a mask, thereby forming the SiN film 14, the pad oxide film 13, p Silicon substrate 11 and n-type well region 1
2 is selectively removed to form an isolation trench 15.

【００１７】図２（ｂ）参照 次いで、レジストパターンを除去したのち、ドライＯ₂
雰囲気中で熱酸化を行うことによって素子分離用トレン
チ１５の表面に厚さが、例えば、１０ｎｍのライナー酸
化膜（図示を省略）を形成し、次いで、ＨＤＰ（高密度
プラズマ）−ＣＶＤ法を用いてＨＤＰ−ＣＶＤ−ＳｉＯ
₂ 膜１６を全面に堆積させて、素子分離用トレンチ１５
を埋め込む。Next, after removing the resist pattern, dry O ₂
By performing thermal oxidation in an atmosphere, a liner oxide film (not shown) having a thickness of, for example, 10 nm is formed on the surface of the isolation trench 15, and then an HDP (high-density plasma) -CVD method is used. HDP-CVD-SiO
_{2 A} film 16 is deposited on the entire surface to form a trench 15 for element isolation.
Embed

【００１８】図２（ｃ）参照 次いで、ＣＭＰ（化学機械研磨）法によって研磨を行う
ことによってＳｉＮ膜１４より上に堆積したＨＤＰ−Ｃ
ＶＤ−ＳｉＯ₂ 膜１６を除去して表面を平坦化する。こ
の、ＣＭＰ工程において、硬いＳｉＮ膜１４がストッパ
ーとなるので、ＳｉＮ膜１４が露出した時点で研磨が自
動的に終了する。Referring to FIG. 2C, HDP-C deposited above the SiN film 14 is polished by a CMP (chemical mechanical polishing) method.
The VD-SiO ₂ film 16 is removed to flatten the surface. In this CMP process, the hard SiN film 14 serves as a stopper, so that the polishing automatically ends when the SiN film 14 is exposed.

【００１９】次いで、ＳｉＮ膜１４及びパッド酸化膜１
３を除去したのち、犠牲酸化を行うことによって厚さ
が、例えば、１０〜１５ｎｍの犠牲酸化膜（図示を省
略）を形成し、次いで、犠牲酸化膜を除去することによ
ってｐ型シリコン基板１１及びｎ型ウエル領域１２の素
子形成領域を露出させるとともに、素子分離用トレンチ
１５に埋め込まれた埋込酸化膜１７を形成する。Next, the SiN film 14 and the pad oxide film 1
3 is removed, sacrificial oxidation is performed to form a sacrificial oxide film (not shown) having a thickness of, for example, 10 to 15 nm, and then the p-type silicon substrate 11 and An element forming region of the n-type well region 12 is exposed, and a buried oxide film 17 buried in the element isolation trench 15 is formed.

【００２０】図３（ｄ）参照 図３（ｄ）はｐ型シリコン基板１１のゲート形成領域近
傍の拡大断面図であり、ｎ型ウエル領域１２においても
同様の工程が同時に行われるものである。まず、ウエッ
トＯ₂ 雰囲気中でｐ型シリコン基板１１を熱酸化するこ
とによって厚さが、１００Å以下、例えば、７０ÅのＳ
ｉＯ₂ 膜１８を形成する。Referring to FIG. 3D, FIG. 3D is an enlarged sectional view of the vicinity of the gate formation region of the p-type silicon substrate 11, in which the same steps are performed simultaneously in the n-type well region 12. First, the p-type silicon substrate 11 is thermally oxidized in a wet O ₂ atmosphere to have a thickness of 100 ° or less, for example, 70 ° S.
An iO ₂ film 18 is formed.

【００２１】図３（ｅ）参照 次いで、窒素ガスを用いてウエットＯ₂ 雰囲気をパージ
したのち、１００％以下のＮＯ濃度、例えば、２．５％
の濃度のＮＯを含んだＡｒまたは窒素ガス雰囲気中で、
例えば、９００℃において、２０分間熱処理することに
よってＮをｐ型シリコン基板１１の界面に偏析させて窒
素ピーク１９を形成する。この場合の窒素ピーク１９の
濃度は、ＮＯ濃度、温度、処理時間等に依存するが、５
×１０²⁰〜２×１０²²ｃｍ^-3が好ましく、例えば、１×
１０²¹ｃｍ^-3とする。Next, after purging the wet O ₂ atmosphere using nitrogen gas, the NO concentration of 100% or less, for example, 2.5%
In an Ar or nitrogen gas atmosphere containing NO at a concentration of
For example, N is segregated at the interface of the p-type silicon substrate 11 by performing a heat treatment at 900 ° C. for 20 minutes to form a nitrogen peak 19. In this case, the concentration of the nitrogen peak 19 depends on the NO concentration, the temperature, the processing time, and the like.
× 10 ^{20 to} 2 × 10 ²² cm ^-3 is preferable, for example, 1 ×
It is set to 10 ²¹ cm ^-3 .

【００２２】図３（ｆ）参照 次いで、窒素ガスを用いてＮＯを含んだＡｒまたは窒素
ガス雰囲気をパージしたのち、ドライＯ₂ 雰囲気中で、
例えば、９００℃において熱処理することによって厚さ
が１０〜２０Å、例えば、１５ÅのＳｉＯ₂ 膜２０を形
成する。なお、この１０〜２０Åの厚さ、即ち、ｐ型シ
リコン基板１１の表面からの窒素ピーク１９の位置は、
ホットキャリア注入による電荷捕獲が発生し易い位置と
する。Next, after purging the atmosphere of Ar or nitrogen gas containing NO with nitrogen gas using nitrogen gas, in a dry O ₂ atmosphere,
For example, a heat treatment is performed at 900 ° C. to form the SiO ₂ film 20 having a thickness of 10 to 20 °, for example, 15 °. It should be noted that the thickness of this 10 to 20 °, that is, the position of the nitrogen peak 19 from the surface of the p-type silicon substrate 11 is
The position is such that charge trapping by hot carrier injection is likely to occur.

【００２３】図３（ｇ）参照 次いで、窒素ガスを用いてドライＯ₂ 雰囲気をパージし
たのち、再び、１００％以下のＮＯ濃度、例えば、１．
６％の濃度のＮＯを含んだＡｒまたは窒素ガス雰囲気中
で、例えば、９００℃において、２０分間熱処理するこ
とによってＮをｐ型シリコン基板１１の界面に偏析させ
て窒素ピーク２１を形成する。これによって、シリコン
基板の界面とゲート絶縁膜中との２か所に窒素ピーク１
９，２１を有するゲート絶縁膜２２が得られる。この場
合の窒素ピーク２１の濃度は、界面準位密度があまり増
加しないように３×１０²¹ｃｍ^-3以下、例えば、５×１
０²⁰ｃｍ^-3にすることが望ましい。Next, after purging the dry O ₂ atmosphere using nitrogen gas, the NO concentration of 100% or less, for example, 1.
A nitrogen peak 21 is formed by segregating N at the interface of the p-type silicon substrate 11 by performing a heat treatment at, for example, 900 ° C. for 20 minutes in an Ar or nitrogen gas atmosphere containing 6% NO. As a result, nitrogen peaks 1 were found at two places, at the interface of the silicon substrate and in the gate insulating film.
A gate insulating film 22 having the layers 9 and 21 is obtained. In this case, the concentration of the nitrogen peak 21 is 3 × 10 ²¹ cm ⁻³ or less, for example, 5 × 1 so that the interface state density does not increase so much.
Desirably, it is 0 ²⁰ cm ^-3 .

【００２４】図４（ｈ）参照 次いで、ＬＰＣＶＤ法を用いて全面に厚さが、例えば、
１８０ｎｍの多結晶シリコン膜２３を堆積させ、次い
で、ｐ型シリコン基板１１上に堆積した多結晶シリコン
膜２３にＰをイオン注入して、例えば、１×１０²¹ｃｍ
^-3のｎ型多結晶シリコンとし、一方、ｎ型ウエル領域１
２上に堆積した多結晶シリコン膜２３にＢをイオン注入
して、例えば、１×１０²¹ｃｍ^-3のｐ型多結晶シリコン
とする。この、Ｐ，Ｂの導入工程において窒素ピーク１
９，２１が拡散ストッパーとなるので、Ｐ，Ｂの突き抜
け、特に、突き抜けが起こりやすいＢの突き抜けが効果
的に防止される。Next, referring to FIG. 4H, the entire surface is formed by using the LPCVD method, for example.
A polycrystalline silicon film 23 of 180 nm is deposited, and then P is ion-implanted into the polycrystalline silicon film 23 deposited on the p-type silicon substrate 11, for example, 1 × 10 ²¹ cm.
^-3 n-type polycrystalline silicon, while n-type well region 1
B is ion-implanted into the polycrystalline silicon film 23 deposited on the substrate 2 to form a p-type polycrystalline silicon of, for example, 1 × 10 ²¹ cm ⁻³ . In the process of introducing P and B, the nitrogen peak 1
Since the diffusion stoppers 9 and 21 serve as diffusion stoppers, it is possible to effectively prevent P and B from penetrating, and in particular, B from penetrating easily.

【００２５】図４（ｉ）参照 次いで、レジストを塗布し、露光・現像することによっ
てゲート電極に対応するレジストパターン（図示を省
略）を形成し、このレジストパターンをマスクとしてド
ライエッチングを施すことによって多結晶シリコン膜２
３及びゲート絶縁膜２２を選択的に除去することによっ
て、ｎ型ゲート電極２４、ｐ型ゲート電極２５及びゲー
ト絶縁膜２２からなるゲート構造体を形成する。Next, a resist pattern (not shown) corresponding to the gate electrode is formed by applying a resist, exposing and developing, and performing dry etching using the resist pattern as a mask. Polycrystalline silicon film 2
3 and the gate insulating film 22 are selectively removed to form a gate structure including the n-type gate electrode 24, the p-type gate electrode 25, and the gate insulating film 22.

【００２６】次いで、レジストパターンを除去したの
ち、ゲート電極と以降に形成するソース・ドレイン領域
との絶縁性を保つために全面を軽く酸化して、例えば、
厚さが３０〜５０Åのスルー酸化膜を形成し、次いで、
ゲート構造体をマスクとしてｐ型シリコン基板１１には
Ａｓを、また、ｎ型ウエル領域１２にはＢＦ₂ をイオン
注入することによって夫々ｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域２６及びｐ型ＬＤＤ領
域２７を形成する。Next, after removing the resist pattern, the entire surface is lightly oxidized in order to maintain insulation between the gate electrode and the source / drain regions to be formed later.
Forming a through oxide film with a thickness of 30-50 °,
Using the gate structure as a mask, As is ion-implanted into the p-type silicon substrate 11 and BF ₂ is ion-implanted into the n-type well region 12 to thereby perform n-type LDD (Lightly).
A doped drain (Drain) region 26 and a p-type LDD region 27 are formed.

【００２７】図４（ｊ）参照 次いで、全面にＳｉＯ₂ 膜を堆積させたのち、異方性エ
ッチングを施すことによってゲート構造体の側壁にサイ
ドウォール２８を形成し、次いで、ゲート構造体及びサ
イドウォール２８をマスクとしてｐ型シリコン基板１１
にはＡｓを、また、ｎ型ウエル領域１２にはＢをＬＤＤ
領域の形成工程よりは高エネルギーで且つ高ドーズ量で
イオン注入することによって夫々ｎ⁺ 型ソース・ドレイ
ン領域２９及びｐ⁺ 型ソース・ドレイン領域３０を形成
する。Next, after depositing an SiO ₂ film on the entire surface, anisotropic etching is performed to form sidewalls 28 on the side walls of the gate structure. P-type silicon substrate 11 using wall 28 as a mask
LD and B in the n-type well region 12, respectively.
The n ⁺ -type source / drain regions 29 and the p ⁺ -type source / drain regions 30 are formed by performing ion implantation at a higher energy and a higher dose than in the region forming step.

【００２８】図５（ｋ）参照 次いで、スパッタ法を用いて、全面に、厚さが、例え
ば、１０ｎｍのＣｏ層を堆積させたのち、Ｎ₂ 雰囲気中
で、例えば、５００℃の温度で、３０秒間の急速熱処理
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：
ＲＴＡ）を施すことによって、Ｃｏ層とｎ⁺ 型ソース・
ドレイン領域２９及びｐ⁺ 型ソース・ドレイン領域３０
とを反応させてＣｏＳｉ層を形成する。Next, a Co layer having a thickness of, for example, 10 nm is deposited on the entire surface by sputtering, and then, in a N ₂ atmosphere, for example, at a temperature of 500 ° C. Rapid Thermal Annealing for 30 seconds (Rapid Thermal Annealing:
RTA), the Co layer and the n ⁺ type source
Drain region 29 and p ⁺ type source / drain region 30
To form a CoSi layer.

【００２９】次いで、Ｈ₂ ＳＯ₄ ：Ｈ₂ Ｏ₂ ＝３：１の
混合液で２０分間エッチングを行うことによって未反応
Ｃｏ層を除去したのち、再び、Ｎ₂ 雰囲気中で、例え
ば、８００℃の温度で、３０秒間のＲＴＡ処理を施すこ
とによってＣｏＳｉ層を低抵抗相のＣｏＳｉ₂ 層に変換
してＣｏシリサド電極３１，３２を自己整合的に形成す
る。Next, the unreacted Co layer is removed by etching with a mixed solution of H ₂ SO ₄ : H ₂ O ₂ = 3: 1 for 20 minutes, and then again in an N ₂ atmosphere, for example, at 800 ° C. The CoSi layer is converted to a low-resistance phase CoSi ₂ layer by performing an RTA process for 30 seconds at the temperature described above to form the Co silicide electrodes 31 and 32 in a self-aligned manner.

【００３０】次いで、全面にＴＥＯＳ−ＮＳＧ膜を堆積
させたのち、ＣＭＰ法を施すことによって表面が平坦化
された層間絶縁膜３３を形成する。Next, after depositing a TEOS-NSG film on the entire surface, an interlayer insulating film 33 having a flattened surface is formed by performing a CMP method.

【００３１】図５（ｌ）参照 次いで、通常のフォトリソグラフィー工程によってＣｏ
シリサド電極３１，３２に対するビアホールを形成した
のち、バリアメタルとなる薄いＴｉＮ膜をビアホールの
表面に形成し、次いで、Ｗを堆積させてビアホールを埋
め込んだのち、再び、ＣＭＰ法を施してＷを主たる導電
体としたビア３４を形成することによってＣＭＯＳの基
本構造が完成する。Next, as shown in FIG. 5 (l), Co is formed by a normal photolithography process.
After forming a via hole for the silicide electrodes 31 and 32, a thin TiN film serving as a barrier metal is formed on the surface of the via hole. Then, W is deposited to fill the via hole. The basic structure of the CMOS is completed by forming the via 34 as a conductor.

【００３２】次に、図６乃至図８を参照して、本発明の
実施の形態における窒素ピークの形成条件による窒素濃
度の変化を説明する。 図６参照 図６は、上述の図３（ｂ）のＮＯ処理工程における窒素
ピーク１９の窒素濃度のＮＯ濃度依存性の説明図であ
り、最初に形成したＳｉＯ₂ 膜１８の厚さとして、４５
Å、６５Å、７５Å、８０Å、及び、８３Åの五つの例
を示している。図から明らかなように、窒素ピーク１９
の窒素濃度は、ＮＯ濃度の増加とともに増加し、また、
ＳｉＯ₂ 膜１８が薄いほど高濃度になることが理解され
る。Next, with reference to FIGS. 6 to 8, a description will be given of a change in nitrogen concentration depending on a nitrogen peak forming condition in the embodiment of the present invention. See Figure 6. Figure 6 is a NO concentration dependency of illustration of the nitrogen concentration of the nitrogen peaks 19 in the NO treatment process of FIG. 3 described above (b), the thickness of the SiO ₂ film 18 which is initially formed, 45
Five examples of {, 65, 75, 80, and 83} are shown. As is apparent from the figure, the nitrogen peak 19
Nitrogen concentration increases with increasing NO concentration, and
It is understood that the thinner the SiO ₂ film 18, the higher the concentration.

【００３３】図７参照 図７は、上述の図３（ｃ）のドライ酸化工程における酸
化レートを示す、ＮＯアニール後の酸化レートのＮＯア
ニールにおけるＮＯ濃度依存性の説明図であり、ＳｉＯ
₂ 膜１８の厚さが、４３Å、６５Å、７５Åの三つの例
を示している。図から明らかなように、ＮＯアニール後
の酸化レートは、図３（ｂ）のＮＯ処理工程におけるＮ
Ｏ濃度が増加するに連れて減少すること、及び、ＳｉＯ
₂ 膜１８の膜厚が薄いほど酸化レートが小さいことが理
解される。FIG. 7 is a graph showing the oxidation rate in the above-described dry oxidation step of FIG. 3 (c).
₂ shows three examples in which the thickness of the film 18 is 43 °, 65 °, and 75 °. As is apparent from the figure, the oxidation rate after the NO annealing is the same as the N rate in the NO treatment step of FIG.
Decreasing as the O concentration increases; and
It is understood that the smaller the thickness of the _two films 18, the lower the oxidation rate.

【００３４】これは、図６から明らかなように、ＳｉＯ
₂ 膜１８が薄いほど、また、ＮＯ濃度が高いほど窒素ピ
ーク１９の窒素濃度が高くなり、この窒素ピーク１９が
ドライ酸化工程においてある程度耐酸化膜として作用す
るためと考えられる。This is because, as is apparent from FIG.
_It is considered that the thinner the film 18 and the higher the NO concentration, the higher the nitrogen concentration of the nitrogen peak 19, and this nitrogen peak 19 acts as an oxidation resistant film to some extent in the dry oxidation step.

【００３５】図８参照 図８は、上述の図３（ｃ）のドライ酸化工程に伴う窒素
ピーク１９の窒素濃度の減少を示す、再酸化による窒素
濃度の低下傾向の説明図であり、ＳｉＯ₂ 膜１８の厚さ
が、４３Å、６５Å、７５Åの四つの例を示している。
なお、４３Åの場合には、ＮＯ濃度が０．４％と１．０
％の二つの例を示し、また、６５Åの場合には１．０％
のＮＯ濃度の例を、７５Åの場合には０．４％のＮＯ濃
度の例を示している。図から明らかなように、２０分程
度の再酸化による窒素ピーク１９の窒素濃度は約１／２
に低下する程度であり、極端な窒素濃度の減少は見られ
なかった。FIG. 8 see Figure 8 shows the reduction of the nitrogen concentration of the nitrogen peaks 19 due to the dry oxidation process in the above-described FIG. 3 (c), is an illustration of a downward trend of the nitrogen concentration by re-oxidation, SiO ₂ Four examples in which the thickness of the film 18 is 43 °, 65 °, and 75 ° are shown.
In the case of 43 °, the NO concentration was 0.4% and 1.0%.
%, And 1.0% for 65 °
In the case of 75 °, an example of the NO concentration of 0.4% is shown. As is apparent from the figure, the nitrogen concentration of the nitrogen peak 19 due to reoxidation for about 20 minutes is about 1/2.
, And no extreme decrease in nitrogen concentration was observed.

【００３６】したがって、２か所に窒素ピークを有する
ゲート絶縁膜２２の形成に際しては、所望の窒素濃度が
得られるように、ＮＯ濃度、処理時間、処理温度等を決
定する必要がある。Therefore, when forming the gate insulating film 22 having two nitrogen peaks, it is necessary to determine the NO concentration, the processing time, the processing temperature and the like so as to obtain a desired nitrogen concentration.

【００３７】以上、説明してきたように、本発明の実施
の形態においては、ゲート絶縁膜に２か所の窒素ピーク
を設け、シリコン基板界面における窒素ピーク１９の窒
素濃度を３×１０²¹ｃｍ^-3以下にすることによって、界
面準位密度の増大を抑制しているのでホットキャリア耐
性を１桁以上高めることができ、ドレイン電流を増大す
ることができる。The above, as has been described, in the embodiment of the present invention, the two nitrogen peaks of formed in the gate insulating film, 3 × 10 ²¹ nitrogen concentration of the nitrogen peaks 19 in the silicon substrate interface cm ^{- By} setting it to ³ or less, the increase in interface state density is suppressed, so that the hot carrier resistance can be increased by one digit or more, and the drain current can be increased.

【００３８】また、この窒素ピーク１９の濃度は必要最
小限にすれば良いので、上述の図４（ｊ）のスルー酸化
膜の形成工程において窒素ピーク１９が若干残存してい
ても酸化工程が妨げられることがなく、酸化処理時間を
増加させる必要はなくなる。Further, since the concentration of the nitrogen peak 19 may be minimized, even if a slight amount of the nitrogen peak 19 remains in the step of forming the through oxide film shown in FIG. Therefore, it is not necessary to increase the oxidation treatment time.

【００３９】また、ゲート絶縁膜２２の内部に設けた窒
素ピーク２１は界面準位密度に影響を与えることがない
ので、界面に設けた窒素ピーク１９より３倍以上も窒素
濃度を高めることができるので、Ｂの突き抜けを効果的
に抑制することができ、それによって、界面に設けた窒
素ピーク１９によるＢの突き抜け抑制作用の不足分を補
うことができる。Since the nitrogen peak 21 provided inside the gate insulating film 22 does not affect the interface state density, the nitrogen concentration can be increased three times or more than the nitrogen peak 19 provided at the interface. Therefore, it is possible to effectively suppress the penetration of B, thereby compensating for the lack of the effect of suppressing the penetration of B by the nitrogen peak 19 provided at the interface.

【００４０】また、ゲート絶縁膜２２の内部に設けた窒
素ピーク２１の位置をシリコン基板の表面から１〜２ｎ
ｍ（１０〜２０Å）としているので、ホットキャリ注入
に伴う電荷捕獲を効果的に低減することができ、それに
よってＶ_thシフトを低減することができる。The position of the nitrogen peak 21 provided inside the gate insulating film 22 is set to be 1 to 2n from the surface of the silicon substrate.
m (10 to 20 °), it is possible to effectively reduce charge trapping due to hot carry injection, and thereby reduce V _th shift.

【００４１】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載した構成及び条件に限ら
れるものではなく、各種の変更が可能である。例えば、
上記の実施の形態においては、ＣＭＯＳの製造工程とし
て説明しているが、ＣＭＯＳを構成しないｐチャネル型
ＭＯＳＦＥＴの製造工程にも適用されることは言うまで
もないことである。Although the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications are possible. For example,
Although the above embodiment has been described as a process for manufacturing a CMOS, it goes without saying that the present invention is also applied to a process for manufacturing a p-channel MOSFET that does not constitute a CMOS.

【００４２】また、本発明の主要な点はゲート絶縁膜の
製造工程にあるものであり、その他の工程、例えば、素
子分離領域の形成工程、ソース・ドレイン領域の形成工
程、サリサイド工程、或いは、ビア形成工程等は任意に
他の工程に置き換えても良いものである。The main point of the present invention lies in the manufacturing process of the gate insulating film. Other processes, for example, a process of forming an element isolation region, a process of forming a source / drain region, a salicide process, or The via forming step or the like may be arbitrarily replaced with another step.

【００４３】また、上記の実施の形態においては、窒素
ピークをＮＯ処理によって形成しているが、ＮＯ処理に
限られるものではなく、ＮＯガスの代わりにＮ₂ Ｏガス
を用いてＮ₂ Ｏ処理を行っても良いものである。但し、
Ｎ₂ Ｏ処理の場合には、ＮＯ処理より窒素濃度を高める
ことは困難であるが、ＮＯガスより安全性が高いので、
窒素ピーク形成工程に伴う作業の危険性が低くなる。In the above embodiment, the nitrogen peak is formed by the NO treatment. However, the nitrogen peak is not limited to the NO treatment, and the N ₂ O treatment is performed by using the N ₂ O gas instead of the NO gas. It is good to go. However,
In the case of N ₂ O treatment, it is difficult to increase the nitrogen concentration than in the NO treatment, but since the safety is higher than that of NO gas,
The risk of operations involved in the nitrogen peak forming step is reduced.

【００４４】また、上記の実施の形態においては、Ｓｉ
Ｏ₂ 膜１８をウエット酸化で、また、ＳｉＯ₂ 膜２０を
ドライ酸化で形成しているが、これらに限定されるもの
ではなく、両方をウエット酸化で形成しても良いし、或
いは、両方をドライ酸化で形成しても良いものである。Further, in the above embodiment, Si
The O ₂ film 18 is formed by wet oxidation, and the SiO ₂ film 20 is formed by dry oxidation. However, the present invention is not limited thereto. Both may be formed by wet oxidation, or both may be formed. It may be formed by dry oxidation.

【００４５】また、上記の実施の形態においては、Ｓｉ
Ｏ₂ 膜２０をドライ酸化によって形成しているが、この
場合のドライＯ₂ 雰囲気には極力Ｈ₂ ガスが含まれない
ようにすることが望ましい。Further, in the above embodiment, Si
Although the O ₂ film 20 is formed by dry oxidation, it is desirable that the dry O ₂ atmosphere in this case contains as little H ₂ gas as possible.

【００４６】さらに、上記の実施の形態におけるドライ
酸化工程を、Ｎ₂ Ｏ雰囲気を用いた酸化工程に置き換え
ても良いものである。即ち、Ｎ₂ Ｏ雰囲気中における熱
処理は、条件によってはＮをシリコン基板の界面に偏析
させる作用があるが、条件を変えることによって酸化反
応を優先的に行うことが可能である。Further, the dry oxidation step in the above embodiment may be replaced with an oxidation step using an N ₂ O atmosphere. That is, the heat treatment in the N ₂ O atmosphere has an effect of segregating N at the interface of the silicon substrate depending on the condition, but the oxidation reaction can be preferentially performed by changing the condition.

【００４７】また、上記の実施の形態においては、酸化
工程或いはＮＯ処理工程と雰囲気を代える度にＮ₂ ガス
を用いてパージを行っているが、Ｎ₂ ガスに限られるも
のではなく、Ａｒ等の他の不活性ガスを用いても良いも
のである。Further, in the above embodiment, the purge is performed using the N ₂ gas every time the atmosphere is changed from the oxidation step or the NO processing step. However, the purge is not limited to the N ₂ gas, but may be performed by Ar or the like. Other inert gases may be used.

【００４８】（付記１） ゲート酸化膜とシリコン基板
との界面と、前記ゲート酸化膜中との２か所に窒素ピー
クを設けたことを特徴とする絶縁ゲート型半導体装置。 （付記２） 上記ゲート酸化膜とシリコン基板との界面
の窒素ピークの濃度を３×１０²¹ｃｍ^-3以下にするとと
もに、上記ゲート酸化膜中の窒素ピークの濃度を５×１
０²⁰〜２×１０²²ｃｍ^-3にすることを特徴とする付記１
記載の絶縁ゲート型半導体装置。 （付記３） 上記ゲート酸化膜とシリコン基板との界面
の窒素ピークの中心位置が、前記シリコン基板表面から
１〜２ｎｍであることを特徴とする付記１または２に記
載の絶縁ゲート型半導体装置。 （付記４） 上記ゲート酸化膜上に設けるゲート電極の
少なくとも一部が、ボロンを含んだｐ型多結晶シリコン
ゲート電極であることを特徴とする付記１乃至３のいず
れか１に記載の絶縁ゲート型半導体装置。 （付記５） 熱酸化処理と、ＮＯ或いはＮ₂ Ｏを含むガ
ス中での熱処理を交互に繰り返すことによって、ゲート
酸化膜とシリコン基板との界面と、前記ゲート酸化膜中
との２か所に窒素ピークを形成することを特徴とする絶
縁ゲート型半導体装置の製造方法。 （付記６） 上記ＮＯ或いはＮ₂ Ｏを含むガス中での熱
処理によってゲート酸化膜とシリコン基板との界面に第
１の窒素ピークを設けたのち、乾燥酸素或いはＮ₂ Ｏを
含む雰囲気中で酸化処理を行うことを特徴とする付記５
記載の絶縁ゲート型半導体装置の製造方法。 （付記７） 上記熱酸化処理と、ＮＯ或いはＮ₂ Ｏを含
むガス中での熱処理を交互に繰り返す際に、雰囲気を変
える時に、一旦不活性ガス雰囲気に置換することを特徴
とする付記５または６に記載の絶縁ゲート型半導体装置
の製造方法。(Supplementary Note 1) An insulated gate semiconductor device characterized in that two nitrogen peaks are provided at the interface between the gate oxide film and the silicon substrate and in the gate oxide film. (Supplementary Note 2) The concentration of the nitrogen peak at the interface between the gate oxide film and the silicon substrate is set to 3 × 10 ²¹ cm ⁻³ or less, and the concentration of the nitrogen peak in the gate oxide film is set to 5 × 1.
Supplementary note 1 characterized by being set to 0 ^{20 to} 2 × 10 ²² cm ^−3.
An insulated gate semiconductor device as described in the above. (Supplementary Note 3) The insulated gate semiconductor device according to Supplementary Note 1 or 2, wherein the center position of the nitrogen peak at the interface between the gate oxide film and the silicon substrate is 1 to 2 nm from the silicon substrate surface. (Supplementary Note 4) The insulated gate according to any one of Supplementary Notes 1 to 3, wherein at least a part of the gate electrode provided on the gate oxide film is a p-type polysilicon gate electrode containing boron. Type semiconductor device. (Supplementary Note 5) By alternately repeating the thermal oxidation treatment and the heat treatment in a gas containing NO or N ₂ O, two points, that is, the interface between the gate oxide film and the silicon substrate and the inside of the gate oxide film, are obtained. A method for manufacturing an insulated gate semiconductor device, comprising forming a nitrogen peak. (Supplementary Note 6) After the first nitrogen peak is provided at the interface between the gate oxide film and the silicon substrate by the heat treatment in the gas containing NO or N ₂ O, the oxidation is performed in an atmosphere containing dry oxygen or N ₂ O. Supplementary note 5 characterized by performing processing
A manufacturing method of the insulated gate semiconductor device according to the above. (Supplementary Note 7) In the repetition of the thermal oxidation treatment and the heat treatment in a gas containing NO or N ₂ O, when the atmosphere is changed, the atmosphere is temporarily replaced with an inert gas atmosphere. 7. The method for manufacturing an insulated gate semiconductor device according to item 6.

【００４９】[0049]

【発明の効果】本発明によれば、ゲート絶縁膜に２か所
の窒素ピークを設けているので、２か所の窒素ピークで
併せてＢの突き抜けを防止することができ、それによっ
て、基板界面に設ける窒素ピークの窒素濃度を必要最小
限にすることができるので界面準位密度を低減すること
ができ、ドレイン電流を低減することなくホットキャリ
ア耐性を向上することができる。According to the present invention, since two nitrogen peaks are provided in the gate insulating film, the penetration of B can be prevented together at the two nitrogen peaks, whereby the substrate Since the nitrogen concentration of the nitrogen peak provided at the interface can be minimized, the interface state density can be reduced, and the hot carrier resistance can be improved without reducing the drain current.

【００５０】また、ゲート絶縁膜中に設ける窒素ピーク
の位置を考慮することによって電荷捕獲に伴うＶ_thシフ
トを抑制することができるので、上記の効果と併せて、
デュアルゲートによる低Ｖ_thの高駆動力トランジスタか
らなる絶縁ゲート型半導体装置の特性向上及び信頼性向
上に寄与する所が大きい。Further, by considering the position of the nitrogen peak provided in the gate insulating film, it is possible to suppress the V _th shift caused by charge trapping.
This greatly contributes to the improvement of the characteristics and the reliability of the insulated gate semiconductor device including the low- _Vth high driving transistor formed by the dual gate.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.

【図２】本発明の実施の形態の途中までの製造工程の説
明図である。FIG. 2 is an explanatory diagram of a manufacturing process partway through an embodiment of the present invention.

【図３】本発明の実施の形態の図２以降の途中までの製
造工程の説明図である。FIG. 3 is an explanatory diagram of a manufacturing process of the embodiment of the present invention up to the middle of FIG. 2 and thereafter.

【図４】本発明の実施の形態の図３以降の途中までの製
造工程の説明図である。FIG. 4 is an explanatory view of a manufacturing process of the embodiment of the present invention up to the middle after FIG. 3;

【図５】本発明の実施の形態の図４以降の製造工程の説
明図である。FIG. 5 is an explanatory diagram of a manufacturing process of the embodiment of the present invention after FIG. 4;

【図６】窒素ピークの窒素濃度のＮＯ濃度依存性の説明
図である。FIG. 6 is an explanatory diagram of the dependence of the nitrogen concentration of a nitrogen peak on the NO concentration.

【図７】ＮＯアニール後の酸化レートのＮＯアニールに
おけるＮＯ濃度依存性の説明図である。FIG. 7 is an explanatory diagram of the dependence of the oxidation rate after NO annealing on the NO concentration in NO annealing.

【図８】再酸化による窒素濃度の低下傾向の説明図であ
る。FIG. 8 is an explanatory diagram of a tendency of a decrease in nitrogen concentration due to reoxidation.

【符号の説明】[Explanation of symbols]

１ シリコン基板 ２ ゲート酸化膜 ３ 窒素ピーク ４ 窒素ピーク ５ ゲート電極 ６ ソース領域 ７ ドレイン領域 １１ ｐ型シリコン基板 １２ ｎ型ウエル領域 １３ パッド酸化膜 １４ ＳｉＮ膜 １５ 素子分離用トレンチ １６ ＨＤＰ−ＣＶＤ−ＳｉＯ₂ 膜 １７ 埋込酸化膜 １８ ＳｉＯ₂ 膜 １９ 窒素ピーク ２０ ＳｉＯ₂ 膜 ２１ 窒素ピーク ２２ ゲート絶縁膜 ２３ 多結晶シリコン膜 ２４ ｎ型ゲート電極 ２５ ｐ型ゲート電極 ２６ ｎ型ＬＤＤ領域 ２７ ｐ型ＬＤＤ領域 ２８ サイドウォール ２９ ｎ⁺ 型ソース・ドレイン領域 ３０ ｐ⁺ 型ソース・ドレイン領域 ３１ Ｃｏシリサイド電極 ３２ Ｃｏシリサイド電極 ３３ 層間絶縁膜 ３４ ビアReference Signs List 1 silicon substrate 2 gate oxide film 3 nitrogen peak 4 nitrogen peak 5 gate electrode 6 source region 7 drain region 11 p-type silicon substrate 12 n-type well region 13 pad oxide film 14 SiN film 15 element isolation trench 16 HDP-CVD-SiO ₂ film 17 buried oxide film 18 SiO ₂ film 19 nitrogen peak 20 SiO ₂ film 21 nitrogen peak 22 gate insulating film 23 polycrystalline silicon film 24 n-type gate electrode 25 p-type gate electrode 26 n-type LDD region 27 p-type LDD region 28 Side wall 29 n ⁺ type source / drain region 30 p ⁺ type source / drain region 31 Co silicide electrode 32 Co silicide electrode 33 Interlayer insulating film 34 Via

フロントページの続き (72)発明者 田村 泰之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高崎 金剛 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F040 DA06 DA17 DB03 DC01 DC10 EC01 EC07 EC13 ED06 EE05 EF02 EH02 EK05 EL02 FA03 FA05 FB02 FC02 FC10 FC11 FC19 FC21 5F048 AA00 AA05 AA07 AC03 BA01 BB06 BB07 BB11 BC06 BE04 BF06 BF07 BG14 DA25 Continued on the front page (72) Inventor Yasuyuki Tamura 4-1-1, Kamidadanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Kongo 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture F-term in Fujitsu Limited (reference)

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 ゲート酸化膜とシリコン基板との界面
と、前記ゲート酸化膜中との２か所に窒素ピークを設け
たことを特徴とする絶縁ゲート型半導体装置。1. An insulated gate semiconductor device having two nitrogen peaks at an interface between a gate oxide film and a silicon substrate and in the gate oxide film. 【請求項２】 上記ゲート酸化膜とシリコン基板との界
面の窒素ピークの濃度を３×１０²¹ｃｍ^-3以下にすると
ともに、上記ゲート酸化膜中の窒素ピークの濃度を５×
１０²⁰〜２×１０²²ｃｍ^-3にすることを特徴とする請求
項１記載の絶縁ゲート型半導体装置。2. The concentration of nitrogen peak at the interface between the gate oxide film and the silicon substrate is set to 3 × 10 ²¹ cm ⁻³ or less, and the concentration of nitrogen peak in the gate oxide film is set to 5 × 10 ²¹ cm ^−3.
2. The insulated gate semiconductor device according to claim 1, wherein the ^thickness is set to 10 ^{20 to} 2 × 10 ²² cm ⁻³ . 【請求項３】 熱酸化処理と、ＮＯ或いはＮ₂ Ｏを含む
ガス中での熱処理を交互に繰り返すことによって、ゲー
ト酸化膜とシリコン基板との界面と、前記ゲート酸化膜
中との２か所に窒素ピークを形成することを特徴とする
絶縁ゲート型半導体装置の製造方法。3. A thermal oxidation treatment and a heat treatment in a gas containing NO or N ₂ O are alternately repeated, so that two points at an interface between the gate oxide film and the silicon substrate and in the gate oxide film are formed. A method of manufacturing an insulated gate semiconductor device, comprising forming a nitrogen peak in a semiconductor device. 【請求項４】 上記ＮＯ或いはＮ₂ Ｏを含むガス中での
熱処理によってゲート酸化膜とシリコン基板との界面に
第１の窒素ピークを設けたのち、乾燥酸素或いはＮ₂ Ｏ
を含む雰囲気中で酸化処理を行うことを特徴とする請求
項３記載の絶縁ゲート型半導体装置の製造方法。4. After a first nitrogen peak is provided at the interface between the gate oxide film and the silicon substrate by the heat treatment in the gas containing NO or N ₂ O, dry oxygen or N ₂ O is formed.
4. The method for manufacturing an insulated gate semiconductor device according to claim 3, wherein the oxidation treatment is performed in an atmosphere containing: 【請求項５】 上記熱酸化処理と、ＮＯ或いはＮ₂ Ｏを
含むガス中での熱処理を交互に繰り返す際に、雰囲気を
変える時に、一旦不活性ガス雰囲気に置換することを特
徴とする請求項３または４に記載の絶縁ゲート型半導体
装置の製造方法。5. The method according to claim 1, wherein when the thermal oxidation treatment and the heat treatment in a gas containing NO or N ₂ O are alternately repeated, when the atmosphere is changed, the atmosphere is temporarily replaced with an inert gas atmosphere. 5. The method for manufacturing an insulated gate semiconductor device according to 3 or 4.