JP2001326347A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、ＬＤＤ構造の中耐圧・高
耐圧ＭＯＳトランジスタのオフリークの発生を抑止する
技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a technique for suppressing the occurrence of off-leakage in a medium-voltage / high-voltage MOS transistor having an LDD structure.
【０００２】[0002]
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。2. Description of the Related Art A conventional semiconductor device will be described below with reference to the drawings.
【０００３】従来、ＦＬＴ（蛍光表示管）ドライバを内
蔵したマイクロコンピュータや液晶表示板を駆動するた
めのＬＣＤドライバ等の分野において、中耐圧・高耐圧
ＭＯＳトランジスタが用いられている。Conventionally, medium-voltage / high-voltage MOS transistors have been used in fields such as microcomputers incorporating a FLT (fluorescent display tube) driver and LCD drivers for driving a liquid crystal display panel.
【０００４】本来、トランジスタの高耐圧化と微細化と
は、物理的に両立しない要請であり、この種の半導体装
置の開発には数々の技術的な問題が伴う。その一つが、
ＭＯＳトランジスタを微細化するために、ＬＤＤ構造を
採用した場合に発生した高耐圧ＭＯＳトランジスタのオ
フリーク電流の問題である。[0004] Originally, it is a requirement that the high breakdown voltage and miniaturization of the transistor are physically incompatible, and there are various technical problems in the development of this type of semiconductor device. One of them is
This is a problem of off-leakage current of the high-breakdown-voltage MOS transistor generated when the LDD structure is employed to miniaturize the MOS transistor.
【０００５】これは、ゲート電極に隣接するように低濃
度のソース・ドレイン領域を形成した後に、ゲート電極
の側壁部に側壁絶縁膜を形成し、当該側壁絶縁膜に隣接
するように高濃度のソース・ドレイン領域を形成するも
ので、図１０に示すように高耐圧化を図るために高濃度
のソース・ドレイン領域がオフセット配置された構造で
は、上記側壁絶縁膜を形成する際のエッチングダメージ
により基板（低濃度のソース・ドレイン領域）表層にダ
メージ層５０が形成されてしまっていた。[0005] In this method, after forming a low concentration source / drain region adjacent to a gate electrode, a side wall insulating film is formed on a side wall portion of the gate electrode, and a high concentration high concentration is formed adjacent to the side wall insulating film. In the structure in which the source / drain regions are formed and the source / drain regions of high concentration are offsetly arranged in order to increase the breakdown voltage as shown in FIG. The damage layer 50 has been formed on the surface of the substrate (low concentration source / drain regions).
【０００６】即ち、図１０において、例えばＮ型半導体
基板４１上に素子分離膜４２が形成され、当該素子分離
膜４２以外の領域にゲート酸化膜４３が形成されてい
る。また、当該ゲート酸化膜４３上にゲート電極４４が
形成され、当該ゲート電極４４に隣接するように低濃度
のソース・ドレイン領域４５，４６（ＬＰ層）が形成さ
れている。そして、前記ゲート電極４４の側壁部を被覆
するように側壁絶縁膜４７が形成され、前記ゲート電極
４４及び側壁絶縁膜４７からある距離離間されたオフセ
ット位置に高濃度のソース・ドレイン領域４８，４９
（Ｐ＋層）が形成されている。このとき、前記側壁絶縁
膜４７を形成する際のエッチングダメージによるダメー
ジ層５０が、前記低濃度のソース・ドレイン領域４５，
４６表層に形成されてしまう。That is, in FIG. 10, an element isolation film 42 is formed on, for example, an N-type semiconductor substrate 41, and a gate oxide film 43 is formed in a region other than the element isolation film 42. A gate electrode 44 is formed on the gate oxide film 43, and low-concentration source / drain regions 45 and 46 (LP layers) are formed adjacent to the gate electrode 44. Then, a side wall insulating film 47 is formed so as to cover the side wall of the gate electrode 44, and the high concentration source / drain regions 48, 49 are located at offset positions separated from the gate electrode 44 and the side wall insulating film 47 by a certain distance.
(P + layer) is formed. At this time, the damage layer 50 due to etching damage when forming the side wall insulating film 47 is formed by the low concentration source / drain regions 45,
46 formed on the surface layer.
【０００７】この場合、高耐圧ＭＯＳトランジスタが存
在しなければ、多少ダメージ層５０があったとしても、
その部分には高濃度のソース・ドレイン領域が形成さ
れ、かつ高電圧も印加されないので空乏層が、このダメ
ージ層５０まで広がらず、高濃度のソース・ドレイン領
域４８，４９（Ｐ＋層）−Ｎ型の半導体基板４１間の接
合リークは増加しない。In this case, if there is no high breakdown voltage MOS transistor, even if there is some damage layer 50,
Since a high-concentration source / drain region is formed in that portion and a high voltage is not applied, the depletion layer does not spread to the damage layer 50 and the high-concentration source / drain regions 48 and 49 (P + layer) -N The junction leak between the semiconductor substrates 41 of the mold does not increase.
【０００８】しかしながら、高耐圧ＭＯＳトランジスタ
では、低濃度のソース・ドレイン領域４５，４６（ＬＰ
層）表面のダメージ層５０がリーク電流に大きく影響し
ていた。これは、ドレインに高電圧が印加されると、ド
レイン領域４６が空乏化し、その空乏層がダメージ層５
０まで広がることで、結晶欠陥に起因する発生再結合電
流によりリーク電流を生じるためと考えられる。However, in the high breakdown voltage MOS transistor, the source / drain regions 45, 46 (LP
Layer) The damaged layer 50 on the surface greatly affected the leak current. This is because when a high voltage is applied to the drain, the drain region 46 is depleted, and the depletion layer becomes the damaged layer 5.
It is considered that the leakage current is caused by the recombination current generated due to the crystal defect by spreading to zero.
【０００９】そこで、本出願人はこの問題を解決するた
めに、特開平９−４５７９０号公報に開示したような発
明をした。In order to solve this problem, the present applicant has made an invention as disclosed in Japanese Patent Application Laid-Open No. 9-45790.
【００１０】これは、図１１において、例えばＮ型の半
導体基板５１上に素子分離膜５２が形成され、当該素子
分離膜５２以外の領域にゲート酸化膜５３が形成されて
いる。また、当該ゲート酸化膜５３上にゲート電極５４
が形成され、当該ゲート電極５４に隣接するように低濃
度のソース・ドレイン領域５５，５６（ＬＰ層）が形成
されている。そして、前記ゲート電極５４を被覆するよ
うに絶縁膜５７が形成され、当該絶縁膜５７上に形成し
たレジスト膜５８をマスクにして、この絶縁膜５７にコ
ンタクト孔５９を形成する。In FIG. 11, an element isolation film 52 is formed on, for example, an N-type semiconductor substrate 51, and a gate oxide film 53 is formed in a region other than the element isolation film 52. Further, a gate electrode 54 is formed on the gate oxide film 53.
Are formed, and low-concentration source / drain regions 55 and 56 (LP layers) are formed adjacent to the gate electrode 54. Then, an insulating film 57 is formed so as to cover the gate electrode 54, and a contact hole 59 is formed in the insulating film 57 using the resist film 58 formed on the insulating film 57 as a mask.
【００１１】次に、図１２において、前記コンタクト孔
５９を介して基板表層にＰ型不純物をイオン注入して高
濃度のソース・ドレイン領域６０，６１を形成してい
る。Next, in FIG. 12, P-type impurities are ion-implanted into the surface layer of the substrate through the contact holes 59 to form high-concentration source / drain regions 60 and 61.
【００１２】ここで、前記絶縁膜５７は通常プロセスに
おいて、ゲート電極５４を被覆するように形成され、当
該絶縁膜５７をエッチバックすることで、ゲート電極５
４の側壁部に形成されて側壁絶縁膜を構成するものであ
るが、本構成では、図１１に示すように前記絶縁膜５７
上に形成したレジスト膜５７をマスクに当該絶縁膜５７
のエッチバックすることで、ゲート電極５４から離れた
領域にコンタクト孔５９を形成している。The insulating film 57 is formed so as to cover the gate electrode 54 in a normal process, and the insulating film 57 is etched back to form the gate electrode 5.
4 is formed on the side wall portion of the insulating film 57, and in this configuration, as shown in FIG.
The insulating film 57 is formed using the resist film 57 formed thereon as a mask.
The contact hole 59 is formed in a region away from the gate electrode 54 by performing the etch back.
【００１３】これは、通常プロセス通りにゲート電極の
極近傍に側壁絶縁膜を形成した場合に起こる、当該側壁
絶縁膜の形成時のエッチングダメージによるトランジス
タのオフリークの発生を抑止するためである。This is to suppress the occurrence of off-leakage of the transistor due to etching damage during the formation of the sidewall insulating film, which occurs when the sidewall insulating film is formed very close to the gate electrode as in a normal process.
【００１４】この技術は、図１１に示すようにオーバー
エッチングによりダメージ層６２が形成されたとして
も、このダメージ層６２には低濃度のソース・ドレイン
領域５５，５６が存在しないため（図１２参照）、その
影響を抑止できるというものである。According to this technique, even if the damaged layer 62 is formed by over-etching as shown in FIG. 11, the damaged layer 62 does not have low-concentration source / drain regions 55 and 56 (see FIG. 12). ), The effect of which can be suppressed.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、上記構
成では、図１２に示すようにゲート電極５４上に絶縁膜
５７が残膜しているため、段差が厳しくなり、後工程で
の層間絶縁膜の平坦化処理等での作業性が悪くなってし
まう。However, in the above structure, the insulating film 57 remains on the gate electrode 54 as shown in FIG. 12, so that the step becomes severe, and the interlayer insulating film is not formed in a later step. Workability in the flattening process or the like is deteriorated.
【００１６】従って、本発明ではゲート電極全体を被覆
する絶縁膜を残すことによる段差の増大を伴うことな
く、トランジスタのオフリークの発生を抑止し、更には
低オン抵抗化を可能にする半導体装置を提供することを
目的とする。Therefore, according to the present invention, there is provided a semiconductor device which suppresses off-leakage of a transistor and further reduces on-resistance without increasing a step due to leaving an insulating film covering the entire gate electrode. The purpose is to provide.
【００１７】[0017]
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置（中耐圧・高耐圧ＭＯＳトランジス
タ）は、第１導電型半導体層上のゲート酸化膜上に形成
されたゲート電極と、このゲート電極に隣接するように
形成された低濃度の第２導電型ソース・ドレイン領域
と、この低濃度の第２導電型ソース・ドレイン領域内
で、前記ゲート電極と離間された位置に形成された高濃
度の第２導電型ソース・ドレイン領域と、前記低濃度の
第２導電型ソース・ドレイン領域の表面に形成された中
濃度の第２導電型層とを有し、この低濃度の第２導電型
ソース・ドレイン領域の表面に中濃度の第２導電型層を
具備させたことで、側壁絶縁膜形成時のエッチングダメ
ージによるオフリークを抑止することができる。In view of the above-mentioned problems, a semiconductor device (medium-voltage / high-voltage MOS transistor) of the present invention has a gate electrode formed on a gate oxide film on a first conductive type semiconductor layer. A low-concentration second-conductivity-type source / drain region formed adjacent to the gate electrode; and a low-concentration second-conductivity-type source / drain region formed at a position separated from the gate electrode in the low-concentration source / drain region. A high concentration second conductivity type source / drain region, and a medium concentration second conductivity type layer formed on the surface of the low concentration second conductivity type source / drain region. By providing the second conductivity type layer at a medium concentration on the surface of the source / drain region of the second conductivity type, it is possible to suppress off leak due to etching damage at the time of forming the sidewall insulating film.
【００１８】また、本発明の半導体装置の製造方法は、
第１導電型半導体層内に第２導電型不純物をイオン注入
し拡散させることで低濃度の第２導電型ソース・ドレイ
ン領域を形成した後に、前記半導体層上にゲート酸化膜
を形成する。続いて、前記ゲート酸化膜上にゲート電極
を形成した後に、前記ゲート電極に隣接するように第２
導電型不純物をイオン注入して中濃度の第２導電型層を
形成する。次に、前記ゲート電極の側壁部を被覆するよ
うに側壁絶縁膜を形成し、前記低濃度の第２導電型ソー
ス・ドレイン領域内で、前記ゲート電極と離間された位
置に第２導電型不純物をイオン注入して高濃度の第２導
電型ソース・ドレイン領域を形成する工程とを具備した
ことを特徴とする。Further, a method of manufacturing a semiconductor device according to the present invention
After forming a low-concentration second conductivity type source / drain region by ion-implanting and diffusing a second conductivity type impurity into the first conductivity type semiconductor layer, a gate oxide film is formed on the semiconductor layer. Subsequently, after forming a gate electrode on the gate oxide film, a second electrode is formed adjacent to the gate electrode.
A conductive type impurity is ion-implanted to form a medium-concentration second conductive type layer. Next, a side wall insulating film is formed so as to cover a side wall portion of the gate electrode, and a second conductive type impurity is formed at a position separated from the gate electrode in the low concentration source / drain region of the second conductive type. Forming high concentration second conductivity type source / drain regions by ion implantation.
【００１９】更に、本発明の半導体装置の製造方法は、
第１導電型半導体層内に第２導電型不純物をイオン注入
し拡散させることで低濃度の第２導電型ソース・ドレイ
ン領域を形成した後に、前記半導体層上にゲート酸化膜
を形成する。続いて、前記ゲート酸化膜上にゲート電極
を形成した後に、前記ゲート電極の側壁部を被覆するよ
うに側壁絶縁膜を形成する。次に、前記ゲート電極に隣
接するように第２導電型不純物をイオン注入して中濃度
の第２導電型層を形成した後に、前記低濃度の第２導電
型ソース・ドレイン領域内で、前記ゲート電極と離間さ
れた位置に第２導電型不純物をイオン注入して高濃度の
第２導電型ソース・ドレイン領域を形成する工程とを具
備したことを特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention
After forming a low-concentration source / drain region of the second conductivity type by ion-implanting and diffusing a second conductivity type impurity into the first conductivity type semiconductor layer, a gate oxide film is formed on the semiconductor layer. Subsequently, after forming a gate electrode on the gate oxide film, a sidewall insulating film is formed so as to cover a sidewall of the gate electrode. Next, a second conductivity type impurity is ion-implanted so as to be adjacent to the gate electrode to form a medium concentration second conductivity type layer, and then, in the low concentration second conductivity type source / drain region, Forming a high-concentration second-conductivity-type source / drain region by ion-implanting a second-conductivity-type impurity at a position separated from the gate electrode.
【００２０】[0020]
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor device according to the present invention and a method for manufacturing the same will be described below with reference to the drawings.
【００２１】図１乃至図６は、本発明の中耐圧・高耐圧
ＭＯＳトランジスタの製造方法を各工程順に示した断面
図であり、一例としてＰチャネル型の中耐圧・高耐圧Ｍ
ＯＳトランジスタ構造について図示してある。尚、Ｎチ
ャネル型の中耐圧・高耐圧ＭＯＳトランジスタ構造につ
いての説明は省略するが、導電型が異なるだけで、同様
な構造となっているのは周知の通りである。FIGS. 1 to 6 are sectional views showing a method for manufacturing a medium-voltage / high-voltage MOS transistor of the present invention in the order of steps.
An OS transistor structure is illustrated. Although the description of the structure of the N-channel type medium-voltage / high-voltage MOS transistor is omitted, it is well known that the structure is the same except for the conductivity type.
【００２２】先ず、図１において、例えばＰ型半導体基
板１の所望領域上にＬＯＣＯＳ法によりおよそ７３０ｎ
ｍ程度の膜厚の素子分離膜２を形成する。First, in FIG. 1, for example, about 730 nm is formed on a desired region of a P-type semiconductor substrate 1 by a LOCOS method.
An element isolation film 2 having a thickness of about m is formed.
【００２３】次に、図２において、前記基板１の所定領
域にＰ型不純物をイオン注入し、拡散させることでＬＰ
層３を形成する。尚、本工程では、Ｐ型不純物として、
例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、
８．０×１０12／ｃｍ2の注入条件で行い、このボロン
イオンをおよそ１１００℃、２時間で熱拡散させてい
る。そして、前記素子分離膜２以外の領域におよそ４４
ｎｍ程度の膜厚のゲート酸化膜４を形成する。Next, referring to FIG. 2, a P-type impurity is ion-implanted into a predetermined region of the
The layer 3 is formed. In this step, as a P-type impurity,
For example, boron ions are accelerated at an acceleration voltage of about 80 KeV.
The implantation is performed under the conditions of 8.0 × 10 12 / cm 2 , and the boron ions are thermally diffused at about 1100 ° C. for 2 hours. Then, approximately 44
A gate oxide film 4 having a thickness of about nm is formed.
【００２４】続いて、図３において、前記ゲート酸化膜
４上にゲート電極５をおよそ２５０ｎｍ程度の膜厚で形
成する。尚、本実施形態のゲート電極５は、ＰＯＣｌ3
を熱拡散源にしてリンドープし導電化を図ったポリシリ
コン膜から構成されている。更に言えば、このポリシリ
コン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等
が積層されて成るポリサイド電極としても良い。Subsequently, in FIG. 3, a gate electrode 5 is formed on the gate oxide film 4 to a thickness of about 250 nm. The gate electrode 5 of this embodiment is made of POCl 3
Is used as a heat diffusion source, and is made of a polysilicon film which is doped with phosphorus to make it conductive. Furthermore, a polycide electrode formed by laminating a tungsten silicide (WSix) film or the like on this polysilicon film may be used.
【００２５】更に、図４において、前記ゲート電極５に
隣接するようにＰ型不純物をイオン注入してＳＬＰ層６
を形成する。尚、本工程では、Ｐ型不純物として、例え
ばボロンイオンをおよそ４０ＫｅＶの加速電圧で、３．
０×１０13／ｃｍ2の注入条件でイオン注入している。
このＳＬＰ層６は、後述する側壁絶縁膜形成時のエッチ
ング工程によりＬＰ層にダメージ層Ｄが入り、これが原
因でトランジスタのオフリークが発生するといった従来
の問題を解決するためのものである。即ち、上記トラン
ジスタのオフリークが発生する原因として、第１に、Ｌ
Ｐ層の表面濃度が低いことにより、側壁絶縁膜形成時の
エッチングダメージを受け易いということ、第２に、空
乏層がダメージ層Ｄまで広がってしまうことが考えられ
る。Further, in FIG. 4, a P-type impurity is ion-implanted so as to be adjacent to the gate electrode 5 and the SLP layer 6 is formed.
To form In this step, for example, boron ions are used as P-type impurities at an acceleration voltage of about 40 KeV.
The ions are implanted under the conditions of 0 × 10 13 / cm 2 .
The SLP layer 6 is for solving the conventional problem that the damage layer D enters the LP layer by an etching process at the time of forming a sidewall insulating film, which will be described later, and this causes off-leakage of the transistor. That is, as a cause of the off-leakage of the transistor, first, L
It is considered that the low surface concentration of the P layer easily causes etching damage during the formation of the sidewall insulating film, and secondly, the depletion layer extends to the damaged layer D.
【００２６】そこで、本発明では、ゲート電極５形成後
にＬＰ層３（低濃度のソース・ドレイン領域）と後述す
るＰ＋層９（高濃度のソース・ドレイン領域）の中間の
濃度を持つ中濃度のＳＬＰ層６（Ｐ型不純物層）をＬＰ
層３表面に形成して、当該ＳＬＰ層６でダメージ層Ｄを
取り囲むことで（図５参照）、上記問題の発生に対応さ
せている（図５参照）。Therefore, in the present invention, after the gate electrode 5 is formed, a medium-concentration medium having an intermediate concentration between the LP layer 3 (low-concentration source / drain region) and a P + layer 9 (high-concentration source / drain region) described later. SLP layer 6 (P-type impurity layer) is LP
By forming it on the surface of the layer 3 and surrounding the damaged layer D with the SLP layer 6 (see FIG. 5), the above problem is dealt with (see FIG. 5).
【００２７】更に言えば、当該ＳＬＰ層６の深さは、ダ
メージ層Ｄの深さに合わせて調整されるものであるが、
０．２μｍ弱程度あれば十分であり、比較的浅く形成さ
れている。More specifically, the depth of the SLP layer 6 is adjusted according to the depth of the damage layer D.
It is sufficient if the thickness is about 0.2 μm or less, and it is formed relatively shallow.
【００２８】このように当該ＳＬＰ層６は、比較的浅い
位置に形成されているため、表面濃度が上がることで、
オン抵抗を下げる効果も生じる。As described above, since the SLP layer 6 is formed at a relatively shallow position, the surface concentration increases,
There is also an effect of reducing the on-resistance.
【００２９】次に、図５において、前記ゲート電極５を
被覆するように絶縁膜を形成した後に、当該絶縁膜をエ
ッチバックすることで、当該ゲート電極５の側壁部に側
壁絶縁膜７を形成する。Next, in FIG. 5, after forming an insulating film so as to cover the gate electrode 5, the insulating film is etched back to form a side wall insulating film 7 on the side wall of the gate electrode 5. I do.
【００３０】続いて、図６において、前記基板１上に前
記ＬＰ層３並びに前記ＳＬＰ層６のある領域（高濃度の
ソース・ドレイン形成領域）上に開口部を有するレジス
ト膜８をマスクにＰ型不純物をイオン注入してＰ＋層９
（高濃度のソース・ドレイン領域）を形成する。尚、本
工程では、例えばニフッ化ボロンイオンをおよそ６０Ｋ
ｅＶの加速電圧で、４．０×１０15／ｃｍ2の注入量で
注入している。Subsequently, referring to FIG. 6, a resist film 8 having an opening on a region (high-concentration source / drain formation region) where the LP layer 3 and the SLP layer 6 exist on the substrate 1 is used as a mask. P + layer 9 by ion implantation of type impurities
(High-concentration source / drain regions). In this step, for example, boron difluoride ion is added to about 60K.
The injection is performed at an acceleration voltage of eV and an injection amount of 4.0 × 10 15 / cm 2 .
【００３１】以下、図示した説明は省略するが、基板全
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。Hereinafter, although illustration is omitted, an interlayer insulating film is formed on the entire surface of the substrate, a source electrode and a drain electrode are formed through the interlayer insulating film, and then a passivation film (not shown) is formed. Complete the device.
【００３２】以上説明したように本発明の半導体装置
は、いわゆるＬＤＤ構造のソース・ドレイン領域を有す
る中耐圧・高耐圧のＭＯＳトランジスタにおいて、側壁
絶縁膜形成時のエッチングダメージ部分（ＬＰ層３の表
面部分）に中濃度のＳＬＰ層６を形成することで、トラ
ンジスタのオフリークの発生を抑止している。As described above, according to the semiconductor device of the present invention, in a medium-voltage / high-voltage MOS transistor having a source / drain region having a so-called LDD structure, an etching damage portion (surface of the LP layer 3) at the time of forming a sidewall insulating film. By forming the medium concentration SLP layer 6 in (part), the occurrence of off-leak of the transistor is suppressed.
【００３３】そして、このＳＬＰ層６の形成によりＬＰ
層３の表面部分の濃度が濃くなるため、低オン抵抗化が
図れるという利点がある。The formation of the SLP layer 6 allows the LP to be formed.
Since the concentration of the surface portion of the layer 3 is high, there is an advantage that low on-resistance can be achieved.
【００３４】また、上記一実施形態ではゲート電極５を
形成した後、側壁絶縁膜７を形成する前に、予めＳＬＰ
層６を形成する製造プロセスであったが、本発明はこれ
に限らず、例えば側壁絶縁膜の形成後に、ＳＬＰ層を形
成する製造プロセスを採用しても良い。以下、本発明の
他の実施形態について図７乃至図９を参照しながら説明
する。尚、一実施形態と同等の構成については重複した
説明を避けるため、同符号を付して説明を省略する。In the above embodiment, after the gate electrode 5 is formed and before the sidewall insulating film 7 is formed, the SLP is formed in advance.
Although the manufacturing process is for forming the layer 6, the present invention is not limited to this. For example, a manufacturing process for forming the SLP layer after forming the sidewall insulating film may be employed. Hereinafter, another embodiment of the present invention will be described with reference to FIGS. The same components as those of the first embodiment are denoted by the same reference numerals and the description thereof will be omitted to avoid redundant description.
【００３５】ここで、他の実施形態は、上述した一実施
形態で説明したゲート電極５のパターニング形成後に
（図３参照）、図７に示すように前記ゲート電極５を被
覆するように絶縁膜を形成し、当該絶縁膜をエッチバッ
クすることで、当該ゲート電極５の側壁部に側壁絶縁膜
２１を形成する。このときのエッチングダメージによ
り、ＬＰ層３の表層にダメージ層Ｄが形成されてしま
う。Here, in another embodiment, after patterning formation of the gate electrode 5 described in one embodiment described above (see FIG. 3), an insulating film is formed so as to cover the gate electrode 5 as shown in FIG. Is formed, and the insulating film is etched back to form a side wall insulating film 21 on the side wall of the gate electrode 5. Due to the etching damage at this time, a damage layer D is formed on the surface of the LP layer 3.
【００３６】続いて、図８において、前記側壁絶縁膜２
１に隣接するようにＰ型不純物をイオン注入してＳＬＰ
層３２を形成する。尚、本工程では、Ｐ型不純物とし
て、例えばボロンイオンをおよそ４０ＫｅＶの加速電圧
で、３．０×１０13／ｃｍ2の注入条件でイオン注入し
ている。このＳＬＰ層３２は、前記側壁絶縁膜２１の形
成工程におけるエッチングでＬＰ層３の表面に入ったダ
メージ層Ｄの全体を取り囲むように形成されている。Subsequently, in FIG. 8, the side wall insulating film 2 is formed.
Ion implantation of a P-type impurity so as to be adjacent to
A layer 32 is formed. In this step, as a P-type impurity, for example, boron ions are implanted at an acceleration voltage of about 40 KeV and under an implantation condition of 3.0 × 10 13 / cm 2 . The SLP layer 32 is formed so as to surround the entire damaged layer D that has entered the surface of the LP layer 3 by etching in the step of forming the sidewall insulating film 21.
【００３７】これにより、一実施形態と同様に上記トラ
ンジスタのオフリークが発生する原因として考えられ
る、低いＬＰ層の表面濃度を高めることにより、側壁絶
縁膜形成時のエッチングダメージの影響を低減すること
ができる。また、ダメージ層への空乏層の広がりを抑え
ることができる。As a result, it is possible to reduce the influence of the etching damage at the time of forming the sidewall insulating film by increasing the surface concentration of the low LP layer, which is considered to be a cause of the off-leakage of the transistor, as in the embodiment. it can. Further, the spread of the depletion layer to the damage layer can be suppressed.
【００３８】更に、図９において、前記基板１上に前記
ＬＰ層３並びに前記ＳＬＰ層３２のある領域（高濃度の
ソース・ドレイン形成領域）上に開口部を有するレジス
ト膜２３をマスクにＰ型不純物をイオン注入してＰ＋層
２４（高濃度のソース・ドレイン領域）を形成する。
尚、本工程では、例えばニフッ化ボロンイオンをおよそ
６０ＫｅＶの加速電圧で、４．０×１０15／ｃｍ2の注
入量で注入している。Further, in FIG. 9, a P-type resist film 23 having an opening on a region where the LP layer 3 and the SLP layer 32 are present on the substrate 1 (high-concentration source / drain formation region) is used as a mask. Impurity ions are implanted to form a P + layer 24 (high concentration source / drain regions).
In this step, for example, boron difluoride ions are implanted at an acceleration voltage of about 60 KeV and at an implantation amount of 4.0 × 10 15 / cm 2 .
【００３９】以下、図示した説明は省略するが、基板全
面に層間絶縁膜を形成し、当該層間絶縁膜を介してソー
ス電極、ドレイン電極を形成した後に、不図示のパッシ
ベーション膜を形成して半導体装置を完成させる。Hereinafter, although illustration is omitted, an interlayer insulating film is formed on the entire surface of the substrate, a source electrode and a drain electrode are formed through the interlayer insulating film, and then a passivation film (not shown) is formed. Complete the device.
【００４０】[0040]
【発明の効果】本発明によれば、ＬＤＤ構造を有する半
導体装置において、低濃度のソース・ドレイン領域表面
に中濃度の不純物層を形成することで、その側壁絶縁膜
形成時のエッチングダメージによるトランジスタのオフ
リークの発生を抑止できる。According to the present invention, in a semiconductor device having an LDD structure, by forming a medium-concentration impurity layer on the surface of a low-concentration source / drain region, a transistor due to etching damage at the time of forming a sidewall insulating film. Off-leak can be suppressed.
【００４１】また、上記中濃度の不純物層の形成により
低濃度のソース・ドレイン領域表面部分の濃度が濃くな
るため、低オン抵抗化が可能になる。In addition, the formation of the above-mentioned medium-concentration impurity layer increases the concentration of the low-concentration source / drain region surface, so that the on-resistance can be reduced.
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 2 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 5 is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to one embodiment of the present invention;
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 6 is a sectional view illustrating the method for manufacturing the semiconductor device according to one embodiment of the present invention;
【図７】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。FIG. 7 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to another embodiment of the present invention.
【図８】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。FIG. 8 is a sectional view illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
【図９】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。FIG. 9 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
【図１０】従来の半導体装置を示す断面図である。FIG. 10 is a sectional view showing a conventional semiconductor device.
【図１１】従来の半導体装置を示す断面図である。FIG. 11 is a sectional view showing a conventional semiconductor device.
【図１２】従来の半導体装置を示す断面図である。FIG. 12 is a cross-sectional view showing a conventional semiconductor device.
Claims (4)
に形成されたゲート電極と、 前記ゲート電極に隣接するように形成された低濃度の第
２導電型ソース・ドレイン領域と、 前記低濃度の第２導電型ソース・ドレイン領域内で、前
記ゲート電極と離間された位置に形成された高濃度の第
２導電型ソース・ドレイン領域と、 前記低濃度の第２導電型ソース・ドレイン領域の表面に
形成された中濃度の第２導電型層とを具備したことを特
徴とする半導体装置。1. A gate electrode formed on a gate oxide film on a first conductivity type semiconductor layer; a low concentration second conductivity type source / drain region formed adjacent to the gate electrode; A high-concentration second-conductivity-type source / drain region formed in the low-concentration second-conductivity-type source / drain region at a position separated from the gate electrode; A semiconductor device comprising: a medium-concentration second conductivity type layer formed on a surface of a region.
に側壁絶縁膜が形成され、前記中濃度の第２導電型層が
当該側壁絶縁膜に隣接するように、かつ前記低濃度の第
２導電型ソース・ドレイン領域の表面近傍の比較的浅い
領域に形成されていることを特徴とする請求項１に記載
の半導体装置。2. A side wall insulating film is formed so as to cover a side wall portion of the gate electrode, and the low concentration second conductive type layer is adjacent to the side wall insulating film and the low concentration second conductivity type layer is adjacent to the side wall insulating film. 2. The semiconductor device according to claim 1, wherein the semiconductor device is formed in a relatively shallow region near the surface of the conductivity type source / drain region.
物をイオン注入し拡散させることで低濃度の第２導電型
ソース・ドレイン領域を形成する工程と、 前記半導体層上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート電極に隣接するように第２導電型不純物をイ
オン注入して中濃度の第２導電型層を形成する工程と、 前記ゲート電極の側壁部を被覆するように側壁絶縁膜を
形成する工程と、 前記低濃度の第２導電型ソース・ドレイン領域内で、前
記ゲート電極と離間された位置に第２導電型不純物をイ
オン注入して高濃度の第２導電型ソース・ドレイン領域
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法。3. A step of forming a low concentration second conductivity type source / drain region by ion-implanting and diffusing a second conductivity type impurity into a first conductivity type semiconductor layer; and forming a gate oxide on the semiconductor layer. Forming a film; forming a gate electrode on the gate oxide film; and ion-implanting a second conductivity type impurity adjacent to the gate electrode to form a medium concentration second conductivity type layer. Forming a sidewall insulating film so as to cover a sidewall portion of the gate electrode; and forming a second conductive layer at a position separated from the gate electrode in the low-concentration second conductivity type source / drain region. Forming a high-concentration second conductivity type source / drain region by ion-implanting a type impurity.
物をイオン注入し拡散させることで低濃度の第２導電型
ソース・ドレイン領域を形成する工程と、 前記半導体層上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート電極の側壁部を被覆するように側壁絶縁膜を
形成する工程と、 前記ゲート電極に隣接するように第２導電型不純物をイ
オン注入して中濃度の第２導電型層を形成する工程と、 前記低濃度の第２導電型ソース・ドレイン領域内で、前
記ゲート電極と離間された位置に第２導電型不純物をイ
オン注入して高濃度の第２導電型ソース・ドレイン領域
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法。4. A step of forming a low-concentration second conductivity type source / drain region by ion-implanting and diffusing a second conductivity type impurity into the first conductivity type semiconductor layer, and forming a gate oxide on the semiconductor layer. Forming a film; forming a gate electrode on the gate oxide film; forming a sidewall insulating film so as to cover a sidewall portion of the gate electrode; and forming a gate insulating film adjacent to the gate electrode. Ion-implanting a two-conductivity-type impurity to form a second-concentration second-conductivity-type layer; and forming a second-conductivity-type layer in the low-concentration second-conductivity-type source / drain region at a position separated from the gate electrode. Forming a high-concentration second conductivity type source / drain region by ion-implanting a type impurity.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140318A (en) * | 2004-11-12 | 2006-06-01 | Kawasaki Microelectronics Kk | Semiconductor integrated circuit and method of manufacturing the same |
| US7595261B2 (en) | 2005-07-06 | 2009-09-29 | Fujitsu Microelectronics Limited | Method and system for manufacturing semiconductor device having less variation in electrical characteristics |
-
2000
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