JP2001318124A - Logical module - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プログラム可能な
複数の論理素子に検証対象の論理を展開し、大規模集積
回路の論理の検証を行うハードウェアエミュレーション
用の論理モジュールに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a logic module for hardware emulation that expands a logic to be verified on a plurality of programmable logic elements and verifies the logic of a large-scale integrated circuit.
【０００２】[0002]
【従来の技術】近年、サーバやネットワーク等の情報処
理装置に適用する大規模集積回路（ＬＳＩ）の大規模
化、多ピン化、小形化が進んでいる。2. Description of the Related Art In recent years, large-scale integrated circuits (LSIs) applied to information processing apparatuses such as servers and networks have been increased in size, increased in pins, and reduced in size.
【０００３】このようなＬＳＩ等の論理素子を設計する
際に、ＬＳＩの論理検証精度を向上させるために、従来
のソフトウェアエミュレーション技術に加え、プログラ
ム可能な論理素子であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いた
ハードウェアエミュレーションをＬＳＩの論理検証に適
用する方式が用いられている。しかしながら、近年のＬ
ＳＩの内部回路のゲート規模の増大に伴い、論理検証に
は多数のＦＰＧＡを必要とするようになった。このよう
なハードウェアエミュレーション装置の一例として、特
開平６−３４１４号公報に記載されている技術があげら
れる。In designing such a logic element such as an LSI, in order to improve the logic verification accuracy of the LSI, in addition to the conventional software emulation technology, an FPGA (Field Pro) which is a programmable logic element is used.
A method is used in which hardware emulation using a grammable gate array is applied to logic verification of an LSI. However, recent L
As the gate size of the internal circuit of the SI increases, a large number of FPGAs are required for logic verification. As an example of such a hardware emulation device, there is a technology described in JP-A-6-3414.
【０００４】しかし、複数のＦＰＧＡを組み合わせるた
めには、複数のＦＰＧＡを搭載した論理検証専用のボー
ドを一枚用意するか、あるいは複数のボードに論理分割
し、これらをバックプレーンボードを介して接続すると
いうようなハードウェアエミュレーション装置を構築
し、論理検証対象のシステムボードに接続する必要があ
った。この場合、論理検証対象のシステムボードは、論
理検証用に再設計する必要があった。However, in order to combine a plurality of FPGAs, one board dedicated to logic verification equipped with a plurality of FPGAs is prepared, or the boards are logically divided into a plurality of boards and these boards are connected via a backplane board. It was necessary to construct a hardware emulation device that did so and connect it to the system board to be verified. In this case, the system board to be subjected to logic verification needs to be redesigned for logic verification.
【０００５】出願人は、この問題を解決する手段を考案
し日本、米国へ特許出願を行った(日本：特願平10-1618
13号，米国：09/328800)。この出願で、基板の片面また
は両面にＦＰＧＡと回路間の接続をプログラム可能なス
イッチング素子をそれぞれ少なくとも一つずつ搭載し、
さらに外部と電気的に接続するコネクタを前記基板の周
辺部の少なくとも一辺に搭載し、スイッチング素子を介
してＦＰＧＡとコネクタを接続させた論理モジュールを
提案している。The applicant has devised means for solving this problem and filed patent applications in Japan and the United States (Japan: Japanese Patent Application No. 10-1618).
No. 13, USA: 09/328800). In this application, at least one switching element that can program the connection between the FPGA and the circuit is mounted on one or both sides of the board,
Further, a logic module has been proposed in which a connector for electrically connecting to the outside is mounted on at least one side of a peripheral portion of the substrate, and the FPGA and the connector are connected via a switching element.
【０００６】検証対象のシステムボードは、論理モジュ
ールと接続するためのインタフェースコネクタと、開発
対象のＬＳＩを搭載する端子ランドを備え、インタフェ
ースコネクタのピンと端子ランドを一対一で接続する。The system board to be verified has an interface connector for connecting to a logic module and a terminal land on which an LSI to be developed is mounted, and the pins of the interface connector and the terminal lands are connected one-to-one.
【０００７】論理モジュールのインタフェースコネクタ
と検証対象のシステムボード上のインタフェースコネク
タを接続してシステムボードに搭載することで、開発対
象であるＬＳＩが実際に搭載されることになるシステム
ボードを用いて論理検証を行うことが可能となる。ま
た、論理検証後は、論理モジュールをシステムボードか
ら取り外し、システムボード上に開発対象のＬＳＩを搭
載することが可能である。[0007] By connecting the interface connector of the logic module and the interface connector on the system board to be verified and mounting it on the system board, the logic is developed using the system board on which the LSI to be developed is actually mounted. Verification can be performed. After the logic verification, the logic module can be removed from the system board, and the LSI to be developed can be mounted on the system board.
【０００８】さらに、論理規模の拡大が必要な場合は、
論理モジュールの外部接続用のインタフェースコネクタ
を介して前記論理モジュールを多段接続することが可能
である。Further, when the logical scale needs to be increased,
The logic modules can be connected in multiple stages via interface connectors for external connection of the logic modules.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、前記の
出願中の特許においても、論理モジュールは基板の片面
のインタフェースコネクタでしかシステムボード(検証
用マザーボード)と接続できない。However, even in the above-mentioned patent, the logic module can be connected to the system board (verification motherboard) only by the interface connector on one side of the board.
【００１０】また、一方でしか接続できないので、シス
テムボードのインタフェースコネクタからプログラム可
能な論理素子とスイッチング素子へのＩ／Ｏ配線本数は
固定である。Also, since only one connection is possible, the number of I / O wires from the interface connector of the system board to the programmable logic elements and switching elements is fixed.
【００１１】つまり、システムボードのインタフェース
コネクタからプログラム可能な論理素子へのＩ／Ｏ配線
が多く、スイッチング素子への配線が少ないときは、シ
ステムボード上のユーザＩ／Ｏのピン配置に制約が生じ
ることになる。この場合、システムボードを設計する際
に論理モジュールの配線構造を考慮してピン配置を決定
する必要がある。逆にシステムボードのインタフェース
コネクタからスイッチング素子へのＩ／Ｏ配線本数が多
く、プログラム可能な論理素子への配線が少ないとき
は、スイッチング素子経由で論理素子に接続される信号
が多くなり、スイッチング素子内部の配線遅延が大きい
ため、高速な信号の伝送の検証には向かない。That is, when there are many I / O wirings from the interface connector of the system board to the programmable logic element and few wirings to the switching element, there is a restriction on the pin arrangement of the user I / O on the system board. Will be. In this case, when designing the system board, it is necessary to determine the pin arrangement in consideration of the wiring structure of the logic module. Conversely, when the number of I / O wires from the interface connector of the system board to the switching element is large and the wiring to the programmable logic element is small, the number of signals connected to the logic element via the switching element increases, and the switching element becomes large. Since the internal wiring delay is large, it is not suitable for verifying high-speed signal transmission.
【００１２】また、論理モジュールを多段構成したと
き、システムボードや他の論理モジュールと接続する論
理モジュールの信号ピン数が固定であり、信号ピン数が
不足する場合もある。When a logic module is configured in multiple stages, the number of signal pins of a logic module connected to a system board or another logic module is fixed, and the number of signal pins may be insufficient.
【００１３】本発明の目的は、システムボードとの接続
を表面／裏面の双方で可能とする論理モジュールを提供
することを目的とする。An object of the present invention is to provide a logic module which enables connection to a system board on both front and back surfaces.
【００１４】本発明の目的は、システムボードのインタ
フェースコネクタからのプログラム可能な論理素子とス
イッチング素子へのＩ／Ｏ配線本数を可変にできる論理
モジュールを提供することを目的とする。システムボー
ド上での信号ピンの自由な配置、あるいは高速動作とい
った要求仕様に対応した論理検証を行うことを可能とす
る。An object of the present invention is to provide a logic module capable of changing the number of I / O wires to programmable logic elements and switching elements from an interface connector of a system board. It is possible to perform logic verification corresponding to required specifications such as free arrangement of signal pins on a system board or high-speed operation.
【００１５】本発明の他の目的は、システムボードや他
の論理モジュールとの接続において、信号ピン数の要求
に応じた接続が可能な論理モジュールを提供することで
ある。Another object of the present invention is to provide a logic module which can be connected to a system board or another logic module according to the number of signal pins required.
【００１６】[0016]
【課題を解決するための手段】本発明では、論理モジュ
ールは基板の片面あるいは両面に、論理検証用の論理デ
ータがプログラムされる論理素子と、スイッチング素子
を少なくとも一つずつ搭載し、さらに外部と電気的に接
続するインタフェースコネクタを前記基板の両面に少な
くとも一つずつ搭載し、基板の両面のインタフェースコ
ネクタは同じ形状で、論理モジュールを表裏反転させた
とき同じ配置となるようにし、基板の両面のどちらのイ
ンタフェースコネクタでもシステムボードあるいは他の
論理モジュール等と接続可能とする。According to the present invention, the logic module has at least one logic element on which logic data for logic verification is programmed and one or more switching elements mounted on one or both sides of the board. At least one interface connector for electrical connection is mounted on each side of the board, and the interface connectors on both sides of the board are of the same shape and have the same arrangement when the logic module is turned upside down. Either interface connector can be connected to a system board or another logic module.
【００１７】また、論理モジュールの基板の第二の面の
インタフェースコネクタからの論理素子とスイッチング
素子へのＩ／Ｏ配線本数は、論理素子への配線本数を多
くし、第一の面のインタフェースコネクタからは、スイ
ッチング素子への配線本数を多くする。The number of I / O wires from the interface connector on the second surface of the logic module substrate to the logic device and the switching device is increased by increasing the number of wires to the logic device. After that, the number of wirings to the switching element is increased.
【００１８】また、論理モジュールを表裏反転させたと
き、基板の第一の面と第二の面のインタフェースコネク
タの電源ピン、ＧＮＤピン、Ｉ／Ｏピンが同じピン配置
となるようにする。When the logic module is turned upside down, the power supply pins, the GND pins, and the I / O pins of the interface connector on the first surface and the second surface of the board have the same pin arrangement.
【００１９】また、本発明では制御信号ピンは、論理モ
ジュールを表裏反転させたとき、同じ配置となる基板の
第一の面と第二の面のインタフェースコネクタの同じピ
ン配置となるように配置し、論理モジュールに搭載され
ている一つあるいは複数の論理素子やスイッチング素子
の各制御ピンと接続する。Further, according to the present invention, the control signal pins are arranged so as to have the same pin arrangement of the interface connectors on the first surface and the second surface of the board, which have the same arrangement when the logic module is turned upside down. , And each control pin of one or more logic elements and switching elements mounted on the logic module.
【００２０】また、論理検証対象のシステムボードは、
論理モジュールと接続するためのインタフェースコネク
タと、開発対象のＬＳＩを搭載するための端子ランドと
を備え、インタフェースコネクタの各ピンと各端子ラン
ドを一対一で接続する。The system board to be verified is
An interface connector for connecting to the logic module and a terminal land for mounting an LSI to be developed are provided, and each pin of the interface connector and each terminal land are connected one to one.
【００２１】また、論理モジュールの基板の片方の面の
インタフェースコネクタでの信号ピン数が多くなるよう
な構造とし、前記基板の第一の面と第二の面のインタフ
ェースコネクタでの使用可能な信号ピン数に差をつけ
る。論理モジュールを単独あるいは多段構成で使用する
とき、前記論理モジュールの配線本数の多い面のインタ
フェースコネクタと、システムボードあるいは他の論理
モジュールのうち信号ピンを多く必要とする方のインタ
フェースコネクタと接続するようにしてもよい。The logic module has a structure in which the number of signal pins at the interface connector on one side of the board of the logic module is increased, and the signal usable at the interface connectors on the first and second sides of the board is increased. Make a difference in the number of pins. When the logic module is used alone or in a multi-stage configuration, connect the interface connector of the logic module having a large number of wirings to the interface connector of the system board or another logic module which requires more signal pins. It may be.
【００２２】論理モジュールのインタフェースコネクタ
とシステムボードのインタフェースコネクタを接続して
論理検証を行う時には、ユーザが開発対象のＬＳＩに近
いタイミングでの高速な信号伝送する必要がある信号が
多数必要なときは、基板の第二の面のインタフェースコ
ネクタでシステムボードと接続する。高速な信号伝送よ
りもシステムボード設計時に自由にピン配置したい信号
ピンが多いときは、基板の第一のインタフェースコネク
タでシステムボードと接続する。論理検証が終了する
と、論理モジュールを取り外し、開発対象のＬＳＩを搭
載することが可能である。When logic verification is performed by connecting the interface connector of the logic module and the interface connector of the system board, when a user needs a large number of signals that need to be transmitted at a high speed near the LSI to be developed, Connect to the system board with an interface connector on the second side of the board. When there are more signal pins to be freely arranged when designing the system board than at high-speed signal transmission, the first interface connector on the board connects to the system board. When the logic verification is completed, it is possible to remove the logic module and mount the LSI to be developed.
【００２３】[0023]
【発明の実施の形態】以下、図面を用いて本発明の実施
例を詳細に説明する。図１から図３は、本発明の論理モ
ジュールの一実施例を示す。図１は、論理モジュール１
を基板２の第二の面から見た図であり、図２は基板２の
第一の面から見た図である。図３は、論理モジュール１
を側面から見た図である。Embodiments of the present invention will be described below in detail with reference to the drawings. 1 to 3 show one embodiment of the logic module of the present invention. FIG. 1 shows a logical module 1
Is a view from the second surface of the substrate 2, and FIG. 2 is a view from the first surface of the substrate 2. FIG. 3 shows the logical module 1
It is the figure which looked at from the side.
【００２４】図１において、基板２の第二の面に、複数
の例えばＦＰＧＡ等のプログラム可能な論理ＬＳＩ４が
搭載されている。また、外部と電気的に接続するための
インタフェースコネクタ３が基板２の周辺部に搭載され
ている。In FIG. 1, a plurality of programmable logic LSIs 4 such as an FPGA are mounted on the second surface of the substrate 2. Further, an interface connector 3 for electrically connecting to the outside is mounted on a peripheral portion of the board 2.
【００２５】図２において、基板２の第一の面に、複数
のスイッチングＬＳＩ６が搭載されている。また、外部
と電気的に接続するためのインタフェースコネクタ５が
基板２の周辺部に搭載されている。また、前記スイッチ
ングＬＳＩ６は論理ＬＳＩ４で代替することも可能であ
る。In FIG. 2, a plurality of switching LSIs 6 are mounted on the first surface of the substrate 2. Further, an interface connector 5 for electrically connecting to the outside is mounted on a peripheral portion of the board 2. Further, the switching LSI 6 can be replaced with a logic LSI 4.
【００２６】図３において、基板２の第一の面と第二の
面のインタフェースコネクタ３、５がプラグタイプある
いはレセプタクルタイプの同じ形状のコネクタであり、
論理モジュール１を表裏反転させたとき同じ配置となる
ように搭載されており、第一の面と第二の面のいずれの
インタフェースコネクタ３、５でもシステムボードと接
続可能である。インターフェースコネクタの配置を上下
の面で同じにすることで検証用マザーボードに接続した
ときに検証用マザーボードを覆う部分が同じになるの
で、検証用マザーボードの他の部分の高さの成約はどち
らの面を接続したときも変わらない。In FIG. 3, the interface connectors 3 and 5 on the first surface and the second surface of the substrate 2 are plug type or receptacle type connectors of the same shape,
The logic module 1 is mounted so as to have the same arrangement when the logic module 1 is turned upside down, and can be connected to the system board by any of the interface connectors 3 and 5 on the first surface and the second surface. By making the interface connector arrangement the same on the upper and lower surfaces, when connecting to the verification motherboard, the part covering the verification motherboard will be the same, so the height contract of the other parts of the verification motherboard will be It does not change when connected.
【００２７】本実施例では、基板２の第一の面と第二の
面の各辺に一個ずつ計八個のインタフェースコネクタが
搭載されているが、要求されるピン数に応じてインタフ
ェースコネクタの数やコネクタのピン数を変えてもよ
い。In the present embodiment, a total of eight interface connectors are mounted on each side of the first surface and the second surface of the board 2, but the number of the interface connectors depends on the required number of pins. The number and the number of pins of the connector may be changed.
【００２８】また、本実施例では基板２の各辺に一個ず
つ搭載されているが、図４と図５に示すように基板の周
辺部に二個あるはそれ以上を並列に搭載してもよい。図
４は基板２の第二の面から見た図であり、図５は側面か
ら見た図である。本実施例では、論理モジュール１のイ
ンタフェースコネクタが搭載されていない二辺間に風を
通すための空間を確保することができ、冷却が容易にな
る。In this embodiment, one board is mounted on each side of the board 2. However, as shown in FIGS. 4 and 5, two or more boards may be mounted on the periphery of the board in parallel. Good. FIG. 4 is a view from the second surface of the substrate 2, and FIG. 5 is a view from the side. In the present embodiment, a space for passing air can be secured between two sides of the logic module 1 where the interface connector is not mounted, and cooling is facilitated.
【００２９】図６から図１２を用いて本発明の論理モジ
ュール１の内部構造を説明する。The internal structure of the logic module 1 of the present invention will be described with reference to FIGS.
【００３０】図６は、本発明の論理モジュール１のＩ／
Ｏの配線の一実施例である。論理モジュール１は、例え
ばＦＰＧＡのようなプログラム可能な論理素子１０１ａ
〜１０１ｄ、スイッチング素子１０２ａ〜１０２ｄ、イ
ンタフェースコネクタ１０３ａ〜１０３ｄ、１０４ａ〜
１０４ｄ、各素子間の論理信号用配線１０５〜１１０で
構成されている。FIG. 6 shows the I / O of the logic module 1 of the present invention.
This is an example of O wiring. The logic module 1 includes a programmable logic element 101a such as an FPGA, for example.
To 101d, switching elements 102a to 102d, interface connectors 103a to 103d, 104a to
104d, and logic signal wirings 105 to 110 between the elements.
【００３１】論理素子１０１ａ〜１０１ｄには、論理素
子の個数分に分割された検証対象の論理回路のプログラ
ムデータがプログラムされる。複数の論理素子１０１ａ
〜１０１ｄに分割された論理は、論理素子１０１ａ〜１
０１ｄ間を直接接続する論理信号用配線１０５と、スイ
ッチング素子１０２ａ〜１０２ｄを経由して接続する論
理信号用配線１０６で接続される。The logic elements 101a to 101d are programmed with the program data of the logic circuit to be verified divided into the number of logic elements. Multiple logic elements 101a
The logic divided into the logic elements 101a to 101d
01d are directly connected to the logic signal wiring 105 and the logic signal wiring 106 connected via the switching elements 102a to 102d.
【００３２】インタフェースコネクタ１０３ａ〜１０３
ｄは、基板２の第一の面に搭載され、論理信号用配線１
０８で論理素子１０１ａ〜１０１ｄと接続され、論理信
号用配線１０７でスイッチング素子１０２ａ〜１０２ｄ
と接続される。Interface connectors 103a-103
d is mounted on the first surface of the substrate 2 and the logic signal wiring 1
08 is connected to the logic elements 101a to 101d, and the logic signal wiring 107 is connected to the switching elements 102a to 102d.
Connected to
【００３３】システムボードのインタフェースコネクタ
でのピン配置に制約がある場合、システムボードのイン
タフェースコネクタから論理信号用配線１０７を用いて
スイッチング素子１０２ａ〜１０２ｄを経由し、論理信
号用配線１０６を用いて論理素子１０１ａ〜１０１ｄに
接続することができる。また、論理信号用配線１０８を
用いて直接論理素子１０１ａ〜１０１ｄに接続すること
も可能である。When there is a restriction on the pin arrangement in the interface connector of the system board, the logic connector 107 uses the logic signal wiring 107 and the switching elements 102a to 102d. It can be connected to the elements 101a to 101d. Further, it is also possible to directly connect to the logic elements 101a to 101d by using the logic signal wiring 108.
【００３４】本実施例では、インタフェースコネクタ１
０３ａ〜１０３ｄは論理信号用配線１０７の方が論理信
号配線１０８よりも配線本数が多くなっており、システ
ムボード上のピン配置の自由度を確保している。In this embodiment, the interface connector 1
In 03a to 103d, the number of wirings of the logic signal wiring 107 is larger than that of the logic signal wiring 108, and the degree of freedom of pin arrangement on the system board is secured.
【００３５】インタフェースコネクタ１０４ａ〜１０４
ｄは、基板２の第二の面に搭載され、論理信号用配線１
０９で論理素子１０１ａ〜１０１ｄと接続され、論理信
号用配線１１０でスイッチング素子１０２ａ〜１０２ｄ
と接続される。信号用配線１０９を論理信号用配線１１
０よりも配線本数を多くしている。Interface connectors 104a to 104
d is mounted on the second surface of the substrate 2 and the logic signal wiring 1
09 are connected to the logic elements 101a to 101d, and the logic signal wiring 110 is connected to the switching elements 102a to 102d.
Connected to The signal wiring 109 is replaced with the logic signal wiring 11
The number of wires is larger than zero.
【００３６】システムボードのインタフェースコネクタ
でのピン配置の制約がなく、論理素子１０１ａ〜１０１
ｄへの信号伝送を高速に行いたい信号が多い場合は、シ
ステムボードのインタフェースコネクタから論理信号用
配線１０９を用いて論理素子１０１ａ〜１０１ｄに接続
することができる。また、論理信号用配線１１０を用い
てスイッチング素子１０２ａ〜１０２ｄを経由し、論理
信号用配線１０６を用いて論理素子１０１ａ〜１０１ｄ
に接続することもできる。There is no restriction on the pin arrangement in the interface connector of the system board, and the logic elements 101a to 101
When there are many signals to be transmitted at a high speed to d, the signals can be connected to the logic elements 101a to 101d from the interface connector of the system board by using the logic signal wiring 109. In addition, the logic elements 101a to 101d are connected by using the logic signal wiring 106 via the switching elements 102a to 102d using the logic signal wiring 110.
Can also be connected.
【００３７】本実施例では、インタフェースコネクタ１
０４ａ〜１０４ｄは論理信号用配線１０９の方が論理信
号配線１１０よりも配線本数が多くなっており、スイッ
チング素子１０２ａ〜１０２ｄ内部の遅延による信号伝
送の遅延がない論理素子１０１ａ〜１０１ｄ直結の論理
信号用配線１０９を多く確保している。In this embodiment, the interface connector 1
In the logic signals 04a to 104d, the logic signal wiring 109 has a larger number of wirings than the logic signal wiring 110, and there is no signal transmission delay due to the delay inside the switching elements 102a to 102d. A large number of wirings 109 are secured.
【００３８】論理素子１０１ａ〜１０１ｄ間は論理信号
用配線１０５で、論理素子１０１とスイッチング素子１
０２間は論理信号用配線１０６で接続される。論理素子
１０１ａ〜１０１ｄ間の接続を、スイッチング素子１０
２ａ〜１０２ｄを経して接続する方法と、論理素子１０
１ａ〜１０１ｄ間を直接接続する方法を組み合わせるこ
とにより、論理素子１０１ａ〜１０１ｄのピン配置に自
由度をもたせつつスイッチング素子１０２ａ〜１０２ｄ
のピン数を少なくする効果を得ている。A logic signal wiring 105 connects between the logic elements 101a to 101d, and the logic element 101 and the switching element 1
02 are connected by a logic signal wiring 106. The connection between the logic elements 101a to 101d is connected to the switching element 10
2a to 102d and a logic element 10
By combining a method of directly connecting between the logic elements 1a to 101d, the switching elements 102a to 102d can be provided while allowing a degree of freedom in the pin arrangement of the logic elements 101a to 101d.
This has the effect of reducing the number of pins.
【００３９】インタフェースコネクタ１０３ａ〜１０３
ｄ、１０４ａ〜１０４ｄにメモリモジュールや信号観測
用のボードを接続するときは、インタフェースコネクタ
１０３ａ〜１０３ｄで接続している場合は論理信号用配
線１０７と論理信号用配線１０８を使用することが可能
である。インタフェースコネクタ１０４ａ〜１０４ｄで
メモリモジュールや信号観測用のボードと接続している
場合は、論理信号用配線１０９と論理信号用配線１１０
を使用することが可能である。メモリモジュールを接続
するときは、論理素子１０１ａ〜１０１ｄからの高速な
信号伝送が可能な論理信号用配線１０８、１０９を使用
することが有効である。Interface connectors 103a-103
When a memory module or a board for signal observation is connected to d, 104a to 104d, the logic signal wiring 107 and the logic signal wiring 108 can be used when connected by the interface connectors 103a to 103d. is there. When connected to a memory module or a signal observation board via the interface connectors 104a to 104d, the logic signal wiring 109 and the logic signal wiring 110 are connected.
It is possible to use When a memory module is connected, it is effective to use logic signal wirings 108 and 109 that can transmit signals at high speed from the logic elements 101a to 101d.
【００４０】信号観測用ボードを接続するときは、スイ
ッチング素子１０２ａ〜１０２ｄ経由の論理信号用配線
１０７、１１０を使用することにより、スイッチング素
子１０２ａ〜１０２ｄに接続している任意の信号を観測
することが可能となる。When the signal observation board is connected, any signal connected to the switching elements 102a to 102d can be observed by using the logic signal wirings 107 and 110 via the switching elements 102a to 102d. Becomes possible.
【００４１】図７は、論理モジュール１のＩ／Ｏの配線
の他の実施例を示す図である。本実施例は、図６の実施
例において、論理信号用配線１０７と論理信号用配線１
０９の配線本数を同じ（ｎ本）にし、さらに論理信号用
配線１０８と論理信号用配線１１０の配線本数を同じ
（ｍ本）にした場合の実施例である。FIG. 7 is a diagram showing another embodiment of the wiring of the I / O of the logic module 1. This embodiment is different from the embodiment of FIG. 6 in that the logic signal wiring 107 and the logic signal wiring 1 are used.
In this embodiment, the number of wirings 09 is the same (n), and the number of wirings of the logic signal wiring 108 and the logic signal wiring 110 is the same (m).
【００４２】本実施例により、論理モジュール１を表裏
反転させたとき、あるいはシステムボードと接続してい
るのとは反対面のインタフェースコネクタで他の論理モ
ジュールと接続して多段構成により論理規模の拡大を行
ったとき、信号遅延を合わせ易いという利点がある。論
理検証用ボードとの接続時にも論理検証用ボードのバス
の信号配線数がｍ本以内の場合には、どちらの面で論理
検証用マザーボードと接続してもバス配線の信号遅延を
合わせやすい。According to this embodiment, when the logic module 1 is turned upside down, or when the logic module 1 is connected to another logic module by an interface connector on the opposite side to that connected to the system board, the logic scale is expanded by a multistage configuration. Has the advantage that the signal delay can be easily adjusted. If the number of signal wirings on the bus of the logic verification board is less than m even when connected to the logic verification board, the signal delay of the bus wiring can be easily adjusted regardless of which surface is connected to the logic verification motherboard.
【００４３】図８は、論理モジュール１のＩ／Ｏの配線
の他の実施例を示す図である。本実施例は、図６の実施
例において、基板２の第一の面のインタフェースコネク
タ１０３ａ〜１０３ｄからの配線が論理信号用配線１０
７のみであり、基板２の第二の面のインタフェースコネ
クタ１０４ａ〜１０４ｄからの配線が論理信号用配線１
０９のみである場合の実施例である。FIG. 8 is a diagram showing another embodiment of the wiring of the I / O of the logic module 1. This embodiment is different from the embodiment of FIG. 6 in that the wiring from the interface connectors 103a to 103d on the first surface of the board 2 is
7 and the wiring from the interface connectors 104a to 104d on the second surface of the substrate 2 is the logical signal wiring 1
This is an example in a case where the number is only 09.
【００４４】本実施例により、基板２の第一の面のイン
タフェースコネクタ１０３ａ〜１０３ｄからの配線は全
てスイッチング素子１０２ａ〜１０２ｄに接続され、基
板２の第二の面のインタフェースコネクタ１０４ａ〜１
０４ｄからの配線は全て論理素子１０１ａ〜１０１ｄに
接続されることになり、システムボード上で自由にピン
配置したい信号が多い、あるいは高速伝送させたい信号
が多い場合有効になる。According to this embodiment, all the wirings from the interface connectors 103a to 103d on the first surface of the board 2 are connected to the switching elements 102a to 102d, and the interface connectors 104a to 104d on the second surface of the board 2 are connected.
All wirings from 04d are connected to the logic elements 101a to 101d, which is effective when there are many signals to be freely pin-arranged on the system board or when there are many signals to be transmitted at high speed.
【００４５】図９は、論理モジュール１のＩ／Ｏの配線
の他の実施例を示す図である。本実施例は、図６の実施
例において、基板２の第一の面のインタフェースコネク
タ１０３ａ〜１０３ｄからの配線が論理信号用配線１０
７のみであり、基板２の第二の面のインタフェースコネ
クタ１０４ａ〜１０４ｄからの配線が論理信号用配線１
０９と論理信号用配線１１０である場合の実施例であ
る。FIG. 9 is a diagram showing another embodiment of the wiring of the I / O of the logic module 1. This embodiment is different from the embodiment of FIG. 6 in that the wiring from the interface connectors 103a to 103d on the first surface of the board 2 is
7 and the wiring from the interface connectors 104a to 104d on the second surface of the substrate 2 is the logical signal wiring 1
This is an embodiment in the case where the wiring is a wiring 09 for the logic signal.
【００４６】本実施例により、基板２の第一の面のイン
タフェースコネクタ１０３ａ〜１０３ｄでシステムボー
ドと接続して、基板２の第二の面のインタフェースコネ
クタ１０４ａ〜１０４ｄで信号観測用のボードと接続し
たとき、論理素子１０１ａ〜１０１ｄからスイッチング
素子１０２ａ〜１０２ｄ経由の論理信号用配線１１０を
備えることにより、スイッチング素子１０２ａ〜１０２
ｄに接続されている任意の信号を観測することが容易で
ある。According to this embodiment, the interface connectors 103a to 103d on the first side of the board 2 are connected to the system board, and the interface connectors 104a to 104d on the second side of the board 2 are connected to the board for signal observation. Then, by providing the logic signal wiring 110 via the switching elements 102a to 102d from the logic elements 101a to 101d, the switching elements 102a to 102d are provided.
It is easy to observe any signal connected to d.
【００４７】図１０は、論理モジュール１のＩ／Ｏの配
線の他の実施例を示す図である。本実施例は、図８の実
施例において、論理素子１０１ａ〜１０１ｄからの論理
信号用配線１１２の接続先が基板２の第二の面の複数の
インタフェースコネクタ１０４ａ〜１０４ｄである場合
の実施例である。論理モジュールのモジュール配線が複
雑にはなるが、インターフェースコネクタから論理素子
１０１への信号伝送を高速行え、かつ接続自由度も高く
することができる。FIG. 10 is a diagram showing another embodiment of the I / O wiring of the logic module 1. This embodiment is an embodiment in a case where the connection destination of the logic signal wiring 112 from the logic elements 101a to 101d is a plurality of interface connectors 104a to 104d on the second surface of the substrate 2 in the embodiment of FIG. is there. Although the module wiring of the logic module is complicated, the signal transmission from the interface connector to the logic element 101 can be performed at a high speed, and the degree of freedom in connection can be increased.
【００４８】図１１は、論理モジュール１のＩ／Ｏの配
線の他の実施例を示す図である。本実施例は、図６の実
施例において、スイッチング素子１０２ａ〜１０２ｄ間
を接続する論理信号用配線１１１を備えた例である。本
実施例により、スイッチング素子１０２ａ〜１０２ｄに
接続されている論理素子１０１ａ〜１０１ｄの任意の信
号をスイッチング素子１０２ａ〜１０２ｄを経由して任
意のインタフェースコネクタ１０３ａ〜１０３ｄ、１０
４ａ〜１０４ｄに接続することが可能になる。これによ
り、論理信号用配線１０６のリソースが少なくて済むと
いう利点がある。また、一般に論理素子１０１ａ〜１０
１ｄをプログラムする時間はスイッチング素子１０２ａ
〜１０２ｄをプログラムする時間よりも非常に長いた
め、観測したい信号を変更したとき、短時間でプログラ
ムすることができるスイッチング素子１０２ａ〜１０２
ｄを経由することにより時間を節約することが可能にな
る。FIG. 11 is a diagram showing another embodiment of the I / O wiring of the logic module 1. In FIG. This embodiment is an example in which a logic signal wiring 111 for connecting the switching elements 102a to 102d is provided in the embodiment of FIG. According to this embodiment, any signal of the logic elements 101a to 101d connected to the switching elements 102a to 102d can be transmitted to any of the interface connectors 103a to 103d and 10d via the switching elements 102a to 102d.
4a to 104d. Thus, there is an advantage that the resources of the logic signal wiring 106 can be reduced. Generally, the logic elements 101a to 101a
1d is programmed by the switching element 102a.
The switching elements 102a to 102d can be programmed in a short time when a signal to be observed is changed because the time is much longer than the time for programming the signals 102 to 102d.
By passing through d, time can be saved.
【００４９】図１２は、論理モジュール１のＩ／Ｏの配
線の他の実施例を示す図である。本実施例は、図６の実
施例において、論理モジュールの基板の第二の面のイン
タフェースコネクタが１０４ｅと１０４ｆのみであり、
各インタフェースコネクタからそれぞれ二つの論理素子
とスイッチング素子へ接続されている実施例である。基
板の第二の面のインタフェースコネクタでの使用可能な
信号ピン数が、基板の第一の面の信号ピン数（２ｎ Ｉ
／Ｏ）の半分のピン数（ｎ Ｉ／Ｏ）である。FIG. 12 is a diagram showing another embodiment of the I / O wiring of the logic module 1. In FIG. This embodiment is different from the embodiment of FIG. 6 in that the interface connectors on the second surface of the logic module substrate are only 104e and 104f,
In this embodiment, each interface connector is connected to two logic elements and a switching element. The number of available signal pins at the interface connector on the second side of the board is equal to the number of signal pins on the first side of the board (2nI
/ O), which is half the number of pins (n I / O).
【００５０】図１３、１４は、論理モジュール１のイン
タフェースコネクタのピン番号の一例である。図１３は
基板２の第二の面から見た図であり、図１４は第一の面
から見た図である。FIGS. 13 and 14 show examples of the pin numbers of the interface connector of the logic module 1. FIG. FIG. 13 is a view as seen from the second surface of the substrate 2, and FIG. 14 is a view as seen from the first surface.
【００５１】論理モジュール１の基板２の第一の面と第
二の面の対向する位置のインタフェースコネクタ、例え
ば１１ａと１２ｃの対向するピンは同じピン番号であ
る。Interface connectors at opposing positions of the first surface and the second surface of the substrate 2 of the logic module 1, for example, opposing pins of 11a and 12c have the same pin number.
【００５２】図１５は、図１３と図１４のピン番号の例
を用いた論理モジュール１のピン配置の一実施例であ
る。図のピン配置例に示すように、電源ピン２３、ＧＮ
Ｄピン２１、Ｉ／Ｏピン２２と制御信号ピン２０ａ〜２
０ｄは、論理モジュールが表裏反転したとき同じ配置に
なるようにピンを配置する。FIG. 15 shows an embodiment of the pin arrangement of the logic module 1 using the example of the pin numbers shown in FIGS. As shown in the pin arrangement example of FIG.
D pin 21, I / O pin 22, and control signal pins 20a-2
0d arranges the pins so that the same arrangement is obtained when the logic module is turned upside down.
【００５３】また、図７の論理信号用配線１０７や論理
信号用配線１０９のように、インタフェースコネクタの
接続先が同じピン同士は、図１５のピン配置例のＩ／Ｏ
ピン２２に示すように論理モジュールが表裏反転したと
きも同じ接続先となるようにする。Also, like the logic signal wiring 107 and the logic signal wiring 109 in FIG. 7, pins having the same connection destination of the interface connector are not connected to the I / O in the pin arrangement example in FIG.
The connection destination is the same when the logic module is turned upside down as shown by the pin 22.
【００５４】図１６は、論理モジュール１が図６の実施
例のような構成のときの制御部の配線の一実施例を示し
ている。FIG. 16 shows an embodiment of the wiring of the control unit when the logic module 1 has a configuration like the embodiment of FIG.
【００５５】論理モジュール１の論理データの書込み制
御信号用配線は、論理素子１０１ａ〜１０１ｄの制御信
号用配線１２０〜１２２、１２３ａ〜１２３ｃ、１２４
とスイッチング素子１０２ａ〜１０２ｄの制御信号用配
線１３０〜１３２、１３３ａ〜１３３ｃで構成される。The logic data write control signal wiring of the logic module 1 includes control signal wirings 120 to 122, 123a to 123c, and 124 of the logic elements 101a to 101d.
And control signal wirings 130 to 132 and 133a to 133c of the switching elements 102a to 102d.
【００５６】制御信号ピンは、論理モジュール１を表裏
反転させたとき同じ配置となるインタフェースコネクタ
１０３ａと１０４ｄ、あるいは１０３ｄと１０４ａに配
置されている。The control signal pins are arranged on the interface connectors 103a and 104d or 103d and 104a which have the same arrangement when the logic module 1 is turned upside down.
【００５７】クロック信号のように全てのデバイスのク
ロックピンに共通に接続される制御信号は、制御信号用
配線１２０と１３０のように基板２の第一の面と第二の
面のインタフェースコネクタ１０３ａと１０４ｄ、ある
いは１０３ｄと１０４ａから全ての論理素子１０１ａ〜
１０１ｄあるいは全てのスイッチング素子１０２ａ〜１
０２ｄの各制御ピンに共通に接続されている。A control signal commonly connected to the clock pins of all devices, such as a clock signal, includes an interface connector 103a on the first surface and the second surface of the substrate 2, such as control signal wirings 120 and 130. And 104d or from 103d and 104a to all the logic elements 101a to 101d.
101d or all switching elements 102a-1
02d is commonly connected to each control pin.
【００５８】その他の制御信号配線１２４は、基板２の
第一の面と第二の面のインタフェースコネクタ１０３ａ
と１０４ｄから特定の論理素子１０１ｄの制御ピンに接
続されている。The other control signal wirings 124 are connected to the interface connectors 103a on the first and second surfaces of the substrate 2.
And 104d are connected to control pins of a specific logic element 101d.
【００５９】論理素子１０１ａ〜１０１ｄとスイッチン
グ素子１０２ａ〜１０２ｄにプログラムされる論理デー
タの入力信号は、制御信号用配線１２１と１３１のよう
に基板２の第一の面と第二の面のインタフェースコネク
タ１０３ａと１０４ｄ、あるいは１０３ｄと１０４ａか
らデージーチェーン接続の最初のデバイス１０１ａと１
０２ａに接続される。Input signals of logic data to be programmed in the logic elements 101a to 101d and the switching elements 102a to 102d are supplied to interface connectors on the first and second surfaces of the substrate 2 like the control signal wirings 121 and 131. 103a and 104d or 103d and 104a from the first device 101a and 1
02a.
【００６０】さらに、論理データは制御信号用配線１２
３ａ〜１２３ｃと１３３ａ〜１３３ｃを経由して、論理
素子１０１ｂ〜１０１ｄとスイッチング素子１０２ｂ〜
１０２ｄへ伝送される。論理データの出力信号は、制御
信号用配線１２２と１３２のようにデージーチェーン接
続の最後のデバイス１０１ｄと１０２ｄから出力され、
基板２の第一の面と第二の面のインタフェースコネクタ
１０３ａと１０４ｄ、あるいは１０３ｄと１０４ａに接
続される。Further, the logic data is transferred to the control signal wiring 12.
3a to 123c and 133a to 133c, the logic elements 101b to 101d and the switching elements 102b to
Transmitted to 102d. Output signals of logical data are output from the last devices 101d and 102d in the daisy chain connection like the control signal wirings 122 and 132,
It is connected to the interface connectors 103a and 104d or 103d and 104a on the first and second surfaces of the substrate 2.
【００６１】図１７は、本発明の論理モジュール１をシ
ステムボード５０に搭載した例を示す。図１８は、本発
明の論理モジュールをシステムボード５０に二段構成で
搭載した例を示す。FIG. 17 shows an example in which the logic module 1 of the present invention is mounted on a system board 50. FIG. 18 shows an example in which the logic module of the present invention is mounted on the system board 50 in a two-stage configuration.
【００６２】図１７のシステムボード５０上の論理モジ
ュール１を搭載するインタフェースコネクタ５１は、論
理モジュール１のインタフェースコネクタ３、５に適合
する形状のコネクタである。本実施例では、論理モジュ
ール１のインタフェースコネクタ３、５は、基板２の第
一の面と第二の面ともレセプタクルタイプであり、シス
テムボード５０上のインタフェースコネクタ５１はプラ
グタイプのコネクタである。The interface connector 51 for mounting the logic module 1 on the system board 50 shown in FIG. 17 is a connector having a shape suitable for the interface connectors 3 and 5 of the logic module 1. In the present embodiment, the interface connectors 3 and 5 of the logic module 1 are both receptacle-type on the first surface and the second surface of the board 2, and the interface connector 51 on the system board 50 is a plug-type connector.
【００６３】論理モジュール１は、基板２の第一の面の
インタフェースコネクタ５でシステムボード５０と接続
することができ、また基板２の第二の面のインタフェー
スコネクタ３でも接続することが可能である。The logic module 1 can be connected to the system board 50 by the interface connector 5 on the first side of the board 2, and can also be connected to the interface connector 3 on the second side of the board 2. .
【００６４】システムボード５０と接続している面とは
反対の面のインタフェースコネクタ３には、論理データ
をプログラムするためのボード、メモリモジュールを搭
載したボードや信号観測用のボード等を搭載してもよ
い。また、システムボード５０上での論理モジュール１
の論理素子１０１ａ〜１０１ｄに接続するＩ／Ｏ配線を
増やしたいときは、論理モジュール１のシステムボード
５０と接続している面とは反対の面のインタフェースコ
ネクタ３とシステムボード５０上のインタフェースコネ
クタ５２をＦＰＣケーブル５３等により接続してもよ
い。A board for programming logical data, a board on which a memory module is mounted, a board for signal observation, and the like are mounted on the interface connector 3 on the side opposite to the side connected to the system board 50. Is also good. Also, the logical module 1 on the system board 50
When it is desired to increase the number of I / O wirings connected to the logic elements 101a to 101d, the interface connector 3 on the surface of the logic module 1 opposite to the surface connected to the system board 50 and the interface connector 52 on the system board 50 May be connected by an FPC cable 53 or the like.
【００６５】そして、論理検証後は、論理モジュール１
を取り外し、開発対象のＬＳＩを搭載して評価すること
が可能である。After the logic verification, the logic module 1
Can be removed and the LSI to be developed can be mounted and evaluated.
【００６６】図１８は、論理モジュール１ａの上にコネ
クタ変換ボード６０を挟んで別の論理モジュール１ｂを
搭載している。これにより論理規模を拡大することが可
能である。FIG. 18 shows another logic module 1b mounted on a logic module 1a with a connector conversion board 60 interposed therebetween. This makes it possible to expand the logical scale.
【００６７】次に上下のインターフェースコネクタの配
置が異なる論理モジュールと、信号位置変換用モジュー
ルとから構成される他の実施例を図１９、２０を用いて
説明する。図１９は、基板２の第一の面と第二の面で異
なる形状のコネクタを、論理モジュールを表裏反転させ
たときに同じ配置とならないように搭載した一実施例で
ある。Next, another embodiment composed of a logic module having different arrangements of upper and lower interface connectors and a signal position conversion module will be described with reference to FIGS. FIG. 19 shows an embodiment in which connectors having different shapes on the first surface and the second surface of the substrate 2 are mounted so that they do not have the same arrangement when the logic module is turned upside down.
【００６８】図１９の（ａ）は基板２の第二の面から見
た図であり、（ｂ）が基板２の第一の面から見た図であ
る。図１９の（ｃ）は論理モジュール１の側面から見た
図である。FIG. 19A is a view from the second surface of the substrate 2, and FIG. 19B is a view from the first surface of the substrate 2. FIG. 19C is a diagram of the logic module 1 as viewed from the side.
【００６９】本実施例では、図１９の（ａ）において、
基板２の第二の面に、複数のプログラム可能な論理ＬＳ
Ｉ４が搭載されている。また、外部と電気的に接続する
ためのインタフェースコネクタ９が二辺に二個並列に搭
載されている。In the present embodiment, in FIG.
On the second side of the substrate 2, a plurality of programmable logic LS
I4 is mounted. Also, two interface connectors 9 for electrically connecting to the outside are mounted on two sides in parallel.
【００７０】図１９の（ｂ）において、基板２の第一の
面に、複数のスイッチングＬＳＩ６が搭載されている。
また、外部と電気的に接続するインタフェースコネクタ
１０が基板２の周辺部に搭載されている。In FIG. 19B, a plurality of switching LSIs 6 are mounted on the first surface of the substrate 2.
Further, an interface connector 10 that is electrically connected to the outside is mounted on a peripheral portion of the board 2.
【００７１】図１９において、基板２の第一の面のイン
タフェースコネクタ１０はレセプタクルタイプのコネク
タであり、基板２の第二の面のインタフェースコネクタ
９はプラグタイプのコネクタである。In FIG. 19, the interface connector 10 on the first surface of the substrate 2 is a receptacle type connector, and the interface connector 9 on the second surface of the substrate 2 is a plug type connector.
【００７２】本実施例では、基板２の第一の面と第二の
面に各四個ずつ搭載されているが、要求されるピン数に
応じてインタフェースコネクタの数を変えることも可能
である。In this embodiment, four are mounted on each of the first surface and the second surface of the board 2, but it is also possible to change the number of interface connectors according to the required number of pins. .
【００７３】また、基板２の第一の面と第二の面の各面
のインタフェースコネクタは同じコネクタであるが、要
求されるピン数に応じてピン数が異なるコネクタを混在
させることも可能である。The interface connectors on the first surface and the second surface of the board 2 are the same, but connectors having different numbers of pins may be mixed depending on the required number of pins. is there.
【００７４】また、基板２の第一の面と第二の面のイン
タフェースコネクタの形状を本実施例とは逆にし、第一
の面がプラグタイプとし、第二の面をレセプタクルタイ
プとしても構わない。さらに、基板２の第一の面と第二
の面のインタフェースコネクタの形状を、プラグタイプ
あるいはレセプタクルタイプの同じ形状のコネクタとす
ることも可能である。Also, the shape of the interface connector on the first and second surfaces of the substrate 2 may be reversed from that of this embodiment, the first surface may be a plug type, and the second surface may be a receptacle type. Absent. Further, the shape of the interface connector on the first surface and the second surface of the substrate 2 can be a plug-type or receptacle-type connector having the same shape.
【００７５】また、基板２の第一の面と第二の面のイン
タフェースコネクタの形状を異なるものとし、論理モジ
ュールを表裏反転させたときインタフェースコネクタが
同じ配置となるようにすることも可能である。It is also possible to make the shape of the interface connectors on the first surface and the second surface of the substrate 2 different, and to arrange the interface connectors in the same arrangement when the logic module is turned upside down. .
【００７６】図１９の実施例の論理モジュールを表裏反
転させて使用するとき、図２０に示ようなコネクタ変換
ボード３０が必要となる。図２０は、図１９の実施例の
論理モジュールを表裏反転させるときに使用する変換ボ
ードの一実施例である。When the logic module of the embodiment of FIG. 19 is used upside down, a connector conversion board 30 as shown in FIG. 20 is required. FIG. 20 shows an embodiment of a conversion board used when the logic module of the embodiment of FIG. 19 is reversed.
【００７７】図２０の（ａ）は、基板３１の第二の面か
ら見た図であり、（ｂ）は、基板３１の第一の面から見
た図である。変換ボード３０は、論理モジュールを搭載
するシステムボードとは基板３１の第一の面で接続し、
論理モジュールとは基板３１の第二の面で接続するもの
とする。FIG. 20A is a view as seen from the second surface of the substrate 31, and FIG. 20B is a view as seen from the first surface of the substrate 31. The conversion board 30 is connected to the system board on which the logic module is mounted on the first surface of the board 31,
The logic module is connected to the second surface of the substrate 31.
【００７８】図２０の（ｃ）は、変換ボード３０の側面
から見た図である。FIG. 20C is a view of the conversion board 30 as viewed from the side.
【００７９】本実施例では、図１９の基板２の第一の面
のインタフェースコネクタ１０で、システムボードと接
続する方向を標準とし、標準方向から論理モジュールを
表裏反転させたときに変換ボード３０を使用するものと
する。In this embodiment, the interface connector 10 on the first surface of the board 2 in FIG. 19 uses the standard direction of connection to the system board, and when the logic module is turned upside down from the standard direction, the conversion board 30 is connected. Shall be used.
【００８０】図２０の（ａ）において、基板３１の第二
の面の二辺に二個並列にレセプタクルタイプのインタフ
ェースコネクタ３２が、図１９の基板２の第二の面のイ
ンタフェースコネクタ９と接続できるように搭載されて
いる。また、図２０の（ｂ）において、図１９の基板２
の第一の面と同じ形状のインタフェースコネクタが、基
板３１の周辺部に図１９の第一の面と同じ配置で搭載さ
れている。In FIG. 20A, two receptacle-type interface connectors 32 are connected in parallel on two sides of the second surface of the substrate 31 to the interface connector 9 on the second surface of the substrate 2 in FIG. It is installed so that you can. In FIG. 20B, the substrate 2 shown in FIG.
An interface connector having the same shape as that of the first surface is mounted on the periphery of the substrate 31 in the same arrangement as the first surface of FIG.
【００８１】変換ボード３０の基板３１の第一の面のイ
ンタフェースコネクタ３３と第二の面のインタフェース
コネクタ３２間の接続は、基板３１の第一の面のインタ
フェースコネクタ３３の電源ピン、ＧＮＤピン、Ｉ／Ｏ
信号ピン、制御信号ピンが、図１９の基板２の第一の面
のインタフェースコネクタ１０と同じピン配置となるよ
うに行う。The connection between the interface connector 33 on the first surface of the board 31 of the conversion board 30 and the interface connector 32 on the second surface is performed by the power supply pin, the GND pin, I / O
The signal pins and the control signal pins have the same pin arrangement as the interface connector 10 on the first surface of the substrate 2 in FIG.
【００８２】本実施例とは逆に、図１９の基板２の第二
の面のインタフェースコネクタ９でシステムボードと接
続する方向を標準とすることも可能である。Contrary to the present embodiment, the direction of connection to the system board by the interface connector 9 on the second surface of the substrate 2 in FIG. 19 can be standardized.
【００８３】この場合、変換ボード３０の基板３１の第
一の面には、図１９の基板２の第二の面と同じ形状のイ
ンタフェースコネクタを、図１９の基板２の第二の面と
同じ配置で搭載する。また、基板３１の第二の面には、
基板３１の周辺部にプラグタイプのインタフェースコネ
クタを、図１９の基板２の第一の面のインタフェースコ
ネクタ１０と接続できるように搭載する。In this case, an interface connector having the same shape as the second surface of the substrate 2 in FIG. 19 is provided on the first surface of the substrate 31 of the conversion board 30 in the same manner as the second surface of the substrate 2 in FIG. Mounted in the arrangement. Also, on the second surface of the substrate 31,
A plug-type interface connector is mounted on the periphery of the board 31 so as to be connectable to the interface connector 10 on the first surface of the board 2 in FIG.
【００８４】なお、論理モジュールの第二(または第一)
の面のインターフェースコネクタの位置を除けば、図６
から１６に示したいずれの構成も本実施例で適用できる
ことは言うまでもない。The second (or first) of the logic module
6 except for the position of the interface connector on the side of FIG.
Needless to say, any of the configurations shown in FIGS.
【００８５】以上説明した実施例(特に図１〜5、図19に
示した実施例)では複数の論理LSI、スイッチングLSIを
搭載する例で示したが、それぞれの実施例において論理
モジュールに論理LSI、スイッチングLSIをそれぞれ１個
ずつ搭載する構成としてもよい。In the embodiments described above (especially the embodiments shown in FIGS. 1 to 5 and FIG. 19), an example is shown in which a plurality of logic LSIs and switching LSIs are mounted. , One switching LSI may be mounted.
【００８６】[0086]
【発明の効果】本発明によれば論理モジュールの第一の
面と第二の面とのどちらでも論理検証用ボードへ接続可
能な論理モジュールが提供できる。According to the present invention, it is possible to provide a logic module that can be connected to the logic verification board on either the first side or the second side of the logic module.
【００８７】また、論理モジュールの基板の第一の面と
第二の面のインタフェースコネクタを使い分けることに
より、システムボード上の信号ピンの自由な配置、ある
いは高速な信号伝送といった要求仕様に対応した論理検
証が可能になる。Further, by properly using the interface connectors on the first and second surfaces of the logic module board, the logic pins can be freely arranged on the system board or the logic can meet the required specifications such as high-speed signal transmission. Verification becomes possible.
【００８８】また、システムボードあるいは他の論理モ
ジュール等との接続において、信号ピン数の要求に応じ
た接続が可能になる。Further, in connection with a system board or another logic module or the like, connection according to a request for the number of signal pins becomes possible.
【図１】本発明の論理モジュールの一実施例の表面(第
二の面)を示す図。FIG. 1 is a diagram showing a surface (second surface) of an embodiment of a logic module according to the present invention.
【図２】本発明の論理モジュールの一実施例の裏面(第
一の面)を示す図。FIG. 2 is a diagram showing a back surface (first surface) of one embodiment of the logic module of the present invention.
【図３】本発明の論理モジュールの一実施例の側面図。FIG. 3 is a side view of one embodiment of the logic module of the present invention.
【図４】本発明の論理モジュールの他の実施例の表面
(第二の面)を示す図。FIG. 4 shows the surface of another embodiment of the logic module of the present invention.
The figure which shows (2nd surface).
【図５】本発明の論理モジュールの他の実施例の側面
図。FIG. 5 is a side view of another embodiment of the logic module of the present invention.
【図６】本発明の論理モジュールの配線接続の第一の例
を示す図。FIG. 6 is a diagram showing a first example of wiring connection of a logic module according to the present invention.
【図７】本発明の論理モジュールの配線接続の第二の例
を示す図。FIG. 7 is a diagram showing a second example of wiring connection of the logic module according to the present invention.
【図８】本発明の論理モジュールの配線接続の第三の例
を示す図。FIG. 8 is a diagram showing a third example of wiring connection of the logic module of the present invention.
【図９】本発明の論理モジュールの配線接続の第四の例
を示す図。FIG. 9 is a diagram showing a fourth example of wiring connection of the logic module according to the present invention.
【図１０】本発明の論理モジュールの配線接続の第五の
例を示す図。FIG. 10 is a diagram showing a fifth example of the wiring connection of the logic module of the present invention.
【図１１】本発明の論理モジュールの配線接続の第六の
例を示す図。FIG. 11 is a diagram showing a sixth example of wiring connection of the logic module of the present invention.
【図１２】本発明の論理モジュールの配線接続の第七の
例を示す図。FIG. 12 is a diagram showing a seventh example of wiring connection of the logic module of the present invention.
【図１３】本発明の論理モジュールのコネクタのピン番
号の一例を示す図。FIG. 13 is a diagram showing an example of a pin number of a connector of the logic module of the present invention.
【図１４】本発明の論理モジュールのコネクタのピン番
号の一例を示す図。FIG. 14 is a diagram showing an example of a pin number of a connector of the logic module of the present invention.
【図１５】本発明の論理モジュールのコネクタのピン配
置の一例を示す図。FIG. 15 is a diagram showing an example of a pin arrangement of a connector of the logic module of the present invention.
【図１６】本発明の論理モジュールの制御部配線の一例
を示す概念図。FIG. 16 is a conceptual diagram showing an example of control unit wiring of a logic module according to the present invention.
【図１７】システムボードに論理モジュールを搭載した
図。FIG. 17 is a diagram in which a logic module is mounted on a system board.
【図１８】システムボードに論理モジュール二段構成で
搭載した図。FIG. 18 is a diagram in which a logic module is mounted on a system board in a two-stage configuration.
【図１９】本発明の論理モジュールの他の実施例を示す
図。FIG. 19 is a diagram showing another embodiment of the logic module of the present invention.
【図２０】図に示す論理モジュールに使われる変換ボー
ドの構造を示す図。FIG. 20 is a diagram showing a structure of a conversion board used for the logic module shown in FIG.
１…論理モジュール、１ａ…一段目の論理モジュール、
１ｂ…二段目の論理モジュール、２…モジュール基板、
３…表面のスタック型レセプタクルコネクタ、３ａ…一
段目の論理モジュールの表面のスタック型レセプタクル
コネクタ、３ｂ…二段目の論理モジュールの表面のスタ
ック型レセプタクルコネクタ、４…表面の論理ＬＳＩ、
５…裏面のスタック型レセプタクルコネクタ、５ａ…一
段目の論理モジュールの裏面のスタック型レセプタクル
コネクタ、５ｂ…二段目の論理モジュールの裏面のスタ
ック型レセプタクルコネクタ、６…裏面のスイッチング
ＬＳＩ、７…表面の二連インタフェースコネクタ、８…
裏面の二連インタフェースコネクタ、９…表面の二連ス
タック型プラグコネクタ、１０…裏面のスタック型レセ
プタクルコネクタ、１１ａ〜１１ｄ…表面のインタフェ
ースコネクタ、１２ａ〜１２ｄ…裏面のインタフェース
コネクタ、２０ａ〜２０ｄ…制御信号名、２１…ＧＮ
Ｄ、２２…Ｉ／Ｏ信号名、２３…電源、３０…変換ボー
ド、３１…変換ボード基板、３２…変換ボードの表面の
インタフェースコネクタ、３３…変換ボードの裏面のイ
ンタフェースコネクタ、５０…システムボード、５１…
システムボード上のインタフェースコネクタ、５２…シ
ステムボード上のＦＰＣと接続するインタフェースコネ
クタ、５３…ＦＰＣケーブル、６０…コネクタ変換ボー
ド、１０１ａ〜１０１ｄ…プログラム可能な論理素子、
１０２ａ〜１０２ｄ…スイッチング素子、１０３ａ〜１
０３ｄ…裏面のインタフェースコネクタ、１０４ａ〜１
０４ｆ…表面のインタフェースコネクタ、１０５〜１１
４…論理信号用配線、１２０〜１２２,１２３ａ〜１２
３ｃ,１２４,１３０〜１３２,１３３ａ〜１３３ｃ…制
御信号用配線。1 ... Logic module, 1a ... First-stage logic module,
1b: second stage logic module, 2: module board,
3 Stacked receptacle connector on the surface, 3a Stacked receptacle connector on the surface of the first logic module, 3b Stacked receptacle connector on the surface of the second logic module, 4 LSI on the surface
5: Stack type receptacle connector on the back side 5a: Stack type receptacle connector on the back side of the first logic module, 5b: Stack type receptacle connector on the back side of the second logic module, 6: Switching LSI on the back face, 7: Front side Dual interface connectors, 8 ...
Back side dual interface connector, 9 front side double stack type plug connector, 10 back side stack type receptacle connector, 11a to 11d front side interface connector, 12a to 12d back side interface connector, 20a to 20d control Signal name, 21 ... GN
D, 22: I / O signal name, 23: power supply, 30: conversion board, 31: conversion board board, 32: interface connector on the front side of the conversion board, 33: interface connector on the back side of the conversion board, 50: system board, 51 ...
Interface connector on system board, 52: Interface connector for connecting to FPC on system board, 53: FPC cable, 60: Connector conversion board, 101a to 101d: Programmable logic element
102a to 102d: switching elements, 103a to 1
03d: Interface connector on the back side, 104a-1
04f: Interface connector on the surface, 105-11
4. Logic signal wiring, 120 to 122, 123a to 12
3c, 124, 130 to 132, 133a to 133c ... wiring for control signals.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 多田 修 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 (72)発明者 江島 信昭 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 Ｆターム(参考） 2G032 AA01 AB19 AB20 AC09 AJ02 AJ04 AL00 AL05 5B048 AA01 DD15 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Osamu Tada 810 Shimo-Imaizumi, Ebina-shi, Kanagawa Pref. PC Division, Hitachi, Ltd. (72) Inventor Nobuaki Ejima 810 Shimo-Imaizumi, Ebina-shi, Kanagawa Hitachi, Ltd. F term in PC division (reference) 2G032 AA01 AB19 AB20 AC09 AJ02 AJ04 AL00 AL05 5B048 AA01 DD15
Claims (18)
能な論理素子と、 前記基板に実装され前記論理素子間の接続を切り替える
スイッチング素子と、前記基板の第一の面及び第二の面
に実装され、外部と電気的に接続するインタフェースコ
ネクタと前記基板に印刷され前記論理素子、スイッチン
グ素子及び前記インターフェースコネクタ間を電気的に
接続する基板配線とを備え、 前記基板の第一の面のインターフェースコネクタと第二
の面のインターフェースコネクタは、同一形状のものを
当該論理モジュールを表裏反転させたときに同じ配置に
なるように搭載したことを特徴とする論理モジュール。1. A board, a programmable logic element mounted on the board, a switching element mounted on the board for switching connection between the logic elements, and a first face and a second face of the board. Mounted on the board, comprising an interface connector electrically connected to the outside and a board wiring printed on the board and electrically connecting the logic element, the switching element and the interface connector, the first surface of the board A logic module, wherein the interface connector and the interface connector on the second surface are mounted so that they have the same shape and have the same arrangement when the logic module is turned upside down.
ラム可能な論理素子及びスイッチング素子と、 前記基板の第一、第二の面に搭載され外部と電気的に接
続するインタフェースコネクタと、 前記プログラム可能な論理素子とスイッチング素子とを
接続する第一の配線と、 前記プログラム可能な論理素子間を接続する第二の配線
と、 前記基板の第一の面のインタフェースコネクタと前記ス
イッチング素子間を接続する第三の配線と、 前記基板の第一の面のインタフェースコネクタと前記プ
ログラム可能な論理素子間を接続する第四の配線と、 前記基板の第二の面のインタフェースコネクタと前記ス
イッチング素子間を接続する第五の配線と、 前記基板の第二の面のインタフェースコネクタと前記プ
ログラム可能な論理素子間を接続する第六の配線とを備
え、 前記第三の配線本数を前記第四の配線本数より多く、前
記第六の配線本数を前記第五の配線本数より多く備えた
ことを特徴とする論理モジュール。2. A board, a plurality of programmable logic elements and switching elements mounted on the board, an interface connector mounted on first and second surfaces of the board and electrically connected to the outside, A first wiring connecting the programmable logic element and the switching element; a second wiring connecting the programmable logic element; and an interface connector on the first surface of the substrate and the switching element. A fourth wire connecting between the interface connector on the first surface of the board and the programmable logic element; an interface connector on the second surface of the board and the switching element Fifth wiring for connection between the programmable logic element and the interface connector on the second surface of the substrate And a sixth wiring, wherein the third wiring number is larger than the fourth wiring number, and the sixth wiring number is larger than the fifth wiring number.
を同じ本数とし、前記第四の配線本数と前記第五の配線
本数を同じ配線本数とした請求項２の論理モジュール。3. The logic module according to claim 2, wherein said third number of wirings and said sixth number of wirings are the same, and said fourth number of wirings and said fifth number of wirings are the same.
スコネクタの配線本数の合計と前記基板の第二の面の全
てのインタフェースコネクタの配線本数の合計が等しい
請求項３の論理モジュール。4. The logic module according to claim 3, wherein the total number of wirings of all interface connectors on the first surface of the substrate is equal to the total number of wirings of all interface connectors on the second surface of the substrate.
グ素子と、外部と電気的に接続するインタフェースコネ
クタと、前記プログラム可能な論理素子と、前記スイッ
チング素子と前記インタフェースコネクタを搭載する基
板と、前記プログラム可能な論理素子と前記スイッチン
グ素子とを接続する第一の配線と、前記プログラム可能
な論理素子間を接続する第二の配線と、前記基板の第一
の面のインタフェースコネクタと前記スイッチング素子
間を接続する第三の配線と、前記基板の第二の面のイン
タフェースコネクタと前記プログラム可能な論理素子間
を接続する第六の配線とを備えたことを特徴とする論理
モジュール。5. A programmable logic element, a switching element, an interface connector electrically connected to the outside, the programmable logic element, a board on which the switching element and the interface connector are mounted, and the program A first wiring connecting the possible logic element and the switching element, a second wiring connecting the programmable logic element, and an interface connector on the first surface of the substrate and the switching element. A logic module comprising: a third wiring for connection; and a sixth wiring for connecting between the interface connector on the second surface of the substrate and the programmable logic element.
グ素子と、外部と電気的に接続するインタフェースコネ
クタと、前記プログラム可能な論理素子と前記スイッチ
ング素子と前記インタフェースコネクタを搭載する基板
と、前記プログラム可能な論理素子と前記スイッチング
素子とを接続する第一の配線と、前記プログラム可能な
論理素子間を接続する第二の配線と、前記基板の第一の
面のインタフェースコネクタと前記スイッチング素子間
を接続する第三の配線と、前記基板の第二の面のインタ
フェースコネクタと前記スイッチング素子間を接続する
第五の配線と、前記基板の第二の面のインタフェースコ
ネクタと前記プログラム可能な論理素子間を接続する第
六の配線とを備えたことを特徴とする論理モジュール。6. A programmable logic element, a switching element, an interface connector electrically connected to the outside, a board on which the programmable logic element, the switching element and the interface connector are mounted, and the programmable logic element. A first wiring connecting the logic element and the switching element, a second wiring connecting the programmable logic element, and connecting the interface connector on the first surface of the substrate and the switching element. A third wiring, a fifth wiring connecting between the interface connector on the second surface of the substrate and the switching element, and a connection between the interface connector on the second surface of the substrate and the programmable logic element. A logic module comprising: a sixth wiring to be connected.
前記プログラム可能な論理素子からの前記第六の配線の
接続先が前記基板の第二の面の複数のインタフェースコ
ネクタであることを特徴とする論理モジュール。7. The logic module according to claim 5, wherein:
A logic module, wherein the connection destination of the sixth wiring from the programmable logic element is a plurality of interface connectors on a second surface of the substrate.
前記スイッチング素子間を接続する第七の配線を備えた
論理モジュール。8. The logic module according to claim 2, wherein
A logic module comprising a seventh wiring connecting the switching elements.
グ素子と、外部と電気的に接続するインタフェースコネ
クタと、前記プログラム可能な論理素子と前記スイッチ
ング素子と前記インタフェースコネクタを搭載する基板
とで構成される論理モジュールにおいて、前記基板の片
方の面のインタフェースコネクタでの信号ピン数が多く
なる配線構造とし、前記基板の第一の面と第二の面のイ
ンタフェースコネクタでの使用可能な信号ピン数に差を
つけたことを特徴とする論理モジュール。9. A programmable logic element, a switching element, an interface connector electrically connected to the outside, and a board on which the programmable logic element, the switching element and the interface connector are mounted. In the logic module, the wiring structure is such that the number of signal pins at the interface connector on one side of the board is large, and the number of signal pins available at the interface connectors on the first and second sides of the board is different. A logic module characterized by the following.
ースコネクタを備えた論理モジュールにおいて、前記イ
ンターフェースコネクタのピン配置を、当該論理モジュ
ールを表裏反転させたときに電源ピン、ＧＮＤピン、Ｉ
／Ｏピンが同じ配置となるようにしたことを特徴とする
論理モジュール。10. A logic module having an interface connector on a first surface and a second surface of a substrate, wherein a pin arrangement of the interface connector is changed to a power supply pin, a GND pin, when the logic module is turned upside down. I
A logic module wherein / O pins are arranged in the same manner.
ェースコネクタを備えた論理モジュールにおいて、前記
第一の面と第二の面のインターフェースコネクタの双方
が、接続先のシステムボードのインターフェースコネク
タのピン配置と適合するように前記第一の面と第二の面
のインターフェースコネクタへのピン配置を施したこと
を特徴とする論理モジュール。11. A logic module having an interface connector on a first surface and a second surface of a board, wherein both of the interface connectors on the first and second surfaces are connected to an interface of a system board to be connected. A logic module, wherein a pin arrangement is applied to the interface connector on the first side and the second side so as to match a pin arrangement of the connector.
グ素子と、基板の第一の面及び第二の面に外部と接続す
るインターフェースコネクタを搭載した論理モジュール
において、該第一の面及び第二の面のインターフェース
コネクタは、 複数のプログラム可能な論理素子あるいはスイッチング
素子の各制御ピンに共通に接続される第一の制御信号を
伝送する第一の端子と、 前記プログラム可能な論理素子あるいは前記スイッチン
グ素子の制御ピンに個別で接続される第二の制御信号を
伝送する第二の端子と、 前記複数のプログラム可能な論理素子あるいは複数のス
イッチング素子をシリアルに連続して接続したときの第
一番目のデバイスの入力信号である第三の制御信号を伝
送する第三の端子と、 前記複数のプログラム可能な論理素子あるいは複数のス
イッチング素子を連続してシリアルに接続したときの最
後のデバイスからの出力信号である第四の制御信号を伝
送する第四の端子を備えたことを特徴とする論理モジュ
ール。12. A logic module having a programmable logic element, a switching element, and an interface connector for connecting to the outside on a first surface and a second surface of a substrate, wherein the first surface and the second surface are provided. An interface connector for transmitting a first control signal commonly connected to each control pin of the plurality of programmable logic elements or switching elements; and a first terminal of the programmable logic element or the switching elements. A second terminal for transmitting a second control signal individually connected to a control pin; and a first device when the plurality of programmable logic elements or the plurality of switching elements are serially connected in series. A third terminal for transmitting a third control signal that is an input signal of the plurality of programmable logic elements; Or a fourth terminal for transmitting a fourth control signal which is an output signal from the last device when a plurality of switching elements are serially connected in series.
前記第一乃至第四の端子が同じ位置になるようにピン配
置したことを特徴とする請求項１２の論理モジュール。13. The logic module according to claim 12, wherein the pins are arranged so that the first to fourth terminals are at the same position when the logic module is turned upside down.
プログラム可能な論理素子やスイッチング素子を搭載可
能な論理モジュール用基板において、 電源ピン、ＧＮＤピン、制御ピンのピン配置に互換性が
あり、前記論理素子やスイッチング素子を接続可能なイ
ンターフェースコネクタと、 前記論理素子やスイッチング素子の同じピン番号のＮＣ
ピン間、あるいはＮＣピンと前記基板の第一の面あるい
は第二の面のインタフェースコネクタ間を接続する配線
パターンを備えたことを特徴とする論理モジュール用基
板。14. In a logic module substrate on which a plurality of types of programmable logic elements and switching elements having different logic scales and I / O numbers can be mounted, the pin arrangement of power supply pins, GND pins, and control pins is compatible. An interface connector to which the logic element and the switching element can be connected;
A logic module substrate comprising a wiring pattern for connecting between pins or between NC pins and an interface connector on a first surface or a second surface of the substrate.
理検証に用いる論理モジュールであって、 基板と、基板に搭載されるプログラム可能な論理素子及
びスイッチング素子と、前記基板の第一の面及び第二の
面に搭載され、前記検証用マザーボードのコネクタと接
続するインターフェースコネクタとを備え、前記第二の
面のインターフェースコネクタは前記スイッチング素子
よりも前記論理素子と多い配線本数接続し、前記第一の
面のインターフェースコネクタは前記論理素子よりも前
記スイッチング素子と多い配線本数接続することを特徴
とする論理モジュール。15. A logic module connected to a logic verification motherboard and used for logic verification, comprising: a substrate; a programmable logic element and a switching element mounted on the substrate; An interface connector mounted on a second surface and connected to a connector of the verification motherboard; the interface connector of the second surface is connected to a larger number of wirings with the logic element than the switching element; A logic module, wherein the interface connector on the surface is connected to a larger number of wirings with the switching element than with the logic element.
タも前記第二の面のインターフェースコネクタも前記論
理検証用マザーボード上のコネクタと接続可能である請
求項１５の論理モジュール。16. The logic module according to claim 15, wherein both the interface connector on the first surface and the interface connector on the second surface are connectable to a connector on the logic verification motherboard.
ン数と前記第二の面のインターフェースの総ピン数とが
異なることを特徴とする請求項１５の論理モジュール。17. The logic module according to claim 15, wherein a total number of pins of said first side interface is different from a total number of pins of said second side interface.
理検証に用いられる論理モジュールであって、第一の基
板と、該第一の基板に搭載されるプログラム可能な論理
素子及びスイッチング素子と、前記第一の基板の第一の
面に搭載され前記検証用マザーボードのコネクタと接続
する第一のインターフェースコネクタと、前記第一の基
板の第二の面に搭載される第二のインターフェースコネ
クタとを備え、前記第一のインターフェースコネクタと
前記スイッチング素子及び前記論理素子との配線本数
が、前記第二のインターフェースコネクタと前記スイッ
チング素子及び前記論理素子との配線本数と異なる本数
にした論理モジュールと、 第二の基板と、該第二の基板に搭載され前記第二のイン
ターフェースコネクタと接続する第三のインターフェー
スコネクタと、前記第二の基板の他の面に搭載され前記
第一のコネクタと同一形状の第四のインターフェースコ
ネクタとからなる変換ボードを備えた論理検証具。18. A logic module connected to a logic verification motherboard and used for logic verification, comprising: a first substrate; a programmable logic element and a switching element mounted on the first substrate; A first interface connector mounted on the first surface of the first substrate and connected to the connector of the verification motherboard; anda second interface connector mounted on the second surface of the first substrate. A logic module in which the number of wirings between the first interface connector and the switching element and the logic element is different from the number of wirings between the second interface connector and the switching element and the logic element; And a third interface mounted on the second substrate and connected to the second interface connector. A logic verifier comprising a conversion board including a face connector and a fourth interface connector mounted on another surface of the second substrate and having the same shape as the first connector.
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2000
- 2000-05-09 JP JP2000142246A patent/JP2001318124A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101090297B1 (en) | 2009-06-12 | 2011-12-07 | (주)브이알인사이트 | Multiply stacked FPGA board for a semiconductor design verification |
| KR101090303B1 (en) | 2009-06-12 | 2011-12-07 | (주)브이알인사이트 | Bank structure of FPGA board for a semiconductor design verification |
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