JP2001308269A - Semiconductor device and method of manufacturing it - Google Patents
Semiconductor device and method of manufacturing itInfo
- Publication number
- JP2001308269A JP2001308269A JP2000116859A JP2000116859A JP2001308269A JP 2001308269 A JP2001308269 A JP 2001308269A JP 2000116859 A JP2000116859 A JP 2000116859A JP 2000116859 A JP2000116859 A JP 2000116859A JP 2001308269 A JP2001308269 A JP 2001308269A
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower electrode
- dielectric film
- semiconductor device
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。更に詳しくは、本発明は、高精度
で電圧依存性の少ない容量素子を含む半導体装置及びそ
の製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same. More specifically, the present invention relates to a semiconductor device including a capacitor element with high accuracy and low voltage dependency, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、ＡＤ及びＤＡコンバーターのよう
なアナログ又はアナログデジタルＬＳＩに内蔵するフィ
ルター回路や積分回路の精度を向上するために、高精度
で電圧依存性の少ない容量素子の実現が望まれている。
ここで、電圧依存性とは下記式で与えられる。2. Description of the Related Art In recent years, in order to improve the accuracy of a filter circuit and an integration circuit built in an analog or analog-digital LSI such as an AD and DA converter, it is desired to realize a high-precision capacitive element with little voltage dependence. ing.
Here, the voltage dependency is given by the following equation.
【０００３】 電圧依存性γ＝(C(V)-C(0))/(C(0))×V×106(ppm/V) 上記式中、Ｃ（Ｖ）、Ｃ（０）は印加電圧Ｖ、０のとき
の容量素子の容量値を意味している。Voltage dependency γ = (C (V) −C (0)) / (C (0)) × V × 10 6 (ppm / V) In the above equation, C (V) and C (0) are It means the capacitance value of the capacitive element when the applied voltage V is 0.
【０００４】高精度なＡＤ及びＤＡコンバーターでは、
低い電圧依存性が要求されており、例えば、１４ビット
のＡＤコンバーターでは、電圧依存性を１００ｐｐｍ／
Ｖ以下とすることが望まれている。In a high-precision AD and DA converter,
Low voltage dependency is required. For example, in a 14-bit AD converter, the voltage dependency is 100 ppm /
V or less is desired.
【０００５】電圧依存性は寄生容量の影響を小さくする
ことで低くすることができるが、寄生容量の影響を小さ
くする試みとして、容量素子を、半導体基板上ではな
く、フィールド酸化膜又は層間絶縁膜上に設ける方法が
知られている。例えば、特開平８−１１６２３８号公報
では、層間絶縁膜上に形成された２層のポリシリコン層
の積層体を含む容量素子が記載されている。更に、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を使用する方法も知られている。[0005] The voltage dependency can be reduced by reducing the influence of the parasitic capacitance. However, as an attempt to reduce the influence of the parasitic capacitance, the capacitance element is not formed on the semiconductor substrate but on the field oxide film or the interlayer insulating film. A method of providing the above is known. For example, Japanese Patent Application Laid-Open No. Hei 8-116238 describes a capacitive element including a laminate of two polysilicon layers formed on an interlayer insulating film. Furthermore, SO
A method using an I (Silicon On Insulator) substrate is also known.
【０００６】図２に層間絶縁膜上に容量素子を形成した
場合の半導体装置の概略断面図を示す。図２の容量素子
は、まず、第１層間絶縁膜１０上にポリシリコン又は金
属を堆積及びパターニングすることで下部電極２０を形
成する。次に、全面に酸化膜３０及び窒化膜４０を順次
形成する。次いで、窒化膜４０上にポリシリコン又は金
属を堆積及びパターニングすることで上部電極６０を形
成する。全面に第２層間絶縁膜５０を形成した後、上部
電極６０及び下部電極２０へ電圧を印加するプラグを形
成するために、ビアホール７０を第２層間絶縁膜５０に
開口する。なお、上部電極用のビアホール７０は、酸化
膜３０及び窒化膜４０が損傷することを避け、下部電極
に重ならないように形成する必要があるため、深さ方向
に向かって、下部電極により形成される段差を横切るこ
ととなる。図２中、８０は金属からなる配線層を意味す
る。FIG. 2 is a schematic cross-sectional view of a semiconductor device when a capacitor is formed on an interlayer insulating film. In the capacitor shown in FIG. 2, first, a lower electrode 20 is formed by depositing and patterning polysilicon or metal on the first interlayer insulating film 10. Next, an oxide film 30 and a nitride film 40 are sequentially formed on the entire surface. Next, an upper electrode 60 is formed by depositing and patterning polysilicon or metal on the nitride film 40. After forming the second interlayer insulating film 50 on the entire surface, a via hole 70 is opened in the second interlayer insulating film 50 to form a plug for applying a voltage to the upper electrode 60 and the lower electrode 20. The via hole 70 for the upper electrode is formed by the lower electrode in the depth direction because it is necessary to form the via hole 70 so as not to damage the oxide film 30 and the nitride film 40 and not to overlap the lower electrode. Across the step. In FIG. 2, reference numeral 80 denotes a wiring layer made of metal.
【０００７】[0007]
【発明が解決しようとする課題】図２から分るように、
上部電極６０は、下部電極２０により形成される段差に
も形成されている。そのため、上部電極６０と第１層間
絶縁膜１０下の配線又は半導体基板（図示せず）との間
に寄生容量が存在することとなる。この寄生容量は電圧
依存性を増加させるように働く。また、下部電極にポリ
シリコンを用いた場合、下部電極に印加される電圧の条
件によって、空乏層が下部電極に形成され、この空乏層
は電圧依存性を増加させるように働く。As can be seen from FIG.
The upper electrode 60 is also formed on a step formed by the lower electrode 20. Therefore, a parasitic capacitance exists between the upper electrode 60 and a wiring or a semiconductor substrate (not shown) under the first interlayer insulating film 10. This parasitic capacitance works to increase the voltage dependency. When polysilicon is used for the lower electrode, a depletion layer is formed in the lower electrode depending on the condition of the voltage applied to the lower electrode, and this depletion layer works to increase the voltage dependency.
【０００８】そのため、従来の容量素子を用いてコンバ
ーターのフィルタ回路を構成した場合、容量値が電圧に
よって大きく変化するため、信号に歪みが発生すること
となる。そのため、高精度のＡＤ及びＤＡコンバーター
のようなアナログ又はアナログデジタルＬＳＩには使用
することが困難であった。[0008] Therefore, when a filter circuit of a converter is formed by using a conventional capacitance element, a distortion occurs in a signal because a capacitance value largely changes depending on a voltage. Therefore, it has been difficult to use it for analog or analog-digital LSI such as high-precision AD and DA converters.
【０００９】[0009]
【課題を解決するための手段】本発明の発明者等は、容
量値の電圧依存性が極めて小さく、寄生容量の影響が極
めて少ない容量素子を含む半導体装置を提供するために
鋭意検討した結果、本発明を完成した。The inventors of the present invention have conducted intensive studies to provide a semiconductor device including a capacitive element in which the voltage dependence of the capacitance value is extremely small and the influence of the parasitic capacitance is extremely small. The present invention has been completed.
【００１０】かくして本発明によれば、基体上に、下部
電極、誘電体膜及び上部電極からなる容量素子を備えた
半導体装置の製造方法であって、基体上に形成された下
部電極を覆うように基体上に誘電体膜を形成する工程
と、誘電体膜よりＣＭＰ法での研磨レートが大きい絶縁
体膜を下部電極により形成される段差以上の厚さで誘電
体膜上に形成する工程と、誘電体膜を研磨ストッパーと
して絶縁体膜をＣＭＰ法により下部電極上の誘電体膜が
露出するまで除去して、下部電極上の誘電体膜と絶縁体
膜の上面をほぼ同じ高さとすることで平坦化する工程
と、誘電体膜、絶縁体膜又は両膜上に上部電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法が提供される。Thus, according to the present invention, there is provided a method of manufacturing a semiconductor device having a capacitor comprising a lower electrode, a dielectric film and an upper electrode on a substrate, wherein the method covers the lower electrode formed on the substrate. Forming a dielectric film on the substrate, and forming an insulating film having a polishing rate higher by the CMP method than the dielectric film on the dielectric film with a thickness equal to or greater than a step formed by the lower electrode. The insulating film is removed by CMP method using the dielectric film as a polishing stopper until the dielectric film on the lower electrode is exposed, so that the upper surface of the dielectric film on the lower electrode and the upper surface of the insulating film are approximately the same height. And a step of forming an upper electrode on the dielectric film, the insulator film, or both films.
【００１１】更に本発明によれば、基体上に、下部電
極、誘電体膜及び上部電極からなる容量素子を備えた半
導体装置であって、基体上に形成された下部電極と、下
部電極を覆うように基体上に形成された誘電体膜と、下
部電極の周囲の誘電体膜上に形成された絶縁体膜と、誘
電体膜、絶縁体膜又は両膜上に形成された上部電極とを
有し、下部電極上の誘電体膜と絶縁体膜の上面がほぼ同
じ高さを有することを特徴とする半導体装置が提供され
る。Further, according to the present invention, there is provided a semiconductor device provided with a capacitive element comprising a lower electrode, a dielectric film and an upper electrode on a base, wherein the lower electrode is formed on the base and the lower electrode is covered. A dielectric film formed on the substrate, an insulator film formed on the dielectric film around the lower electrode, and a dielectric film, an insulator film, or an upper electrode formed on both films. A semiconductor device, wherein the upper surface of the dielectric film and the upper surface of the insulator film on the lower electrode have substantially the same height.
【００１２】[0012]
【発明の実施の形態】以下、図１（ａ）〜（ｉ）を参照
しつつ、本発明の半導体装置及びその製造方法を説明す
る。しかしながら、本発明は図１（ａ）〜（ｉ）に限定
されるものではない。なお、図１（ａ）〜（ｉ）は半導
体装置の製造工程の概略断面図を示すものである。ま
た、本発明は容量素子の製造方法に関する発明であるた
め、図１（ａ）〜（ｉ）では、半導体素子の構成及びそ
の製造方法は省略している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to the present invention and a method for manufacturing the same will be described below with reference to FIGS. However, the present invention is not limited to FIGS. 1A to 1I are schematic cross-sectional views of a semiconductor device manufacturing process. 1A to 1I, the configuration of the semiconductor element and the method of manufacturing the semiconductor element are omitted.
【００１３】まず、例えば、シリコン基板のような半導
体基板上に形成されたトランジスタのような半導体素子
を覆うようにＣＶＤ法で絶縁膜を堆積させた後、ＣＭＰ
法で平坦化することで第１層間絶縁膜１を得る。この実
施の形態での基体は、半導体基板上に第１層間絶縁膜が
形成されたものを意味している。First, for example, an insulating film is deposited by a CVD method so as to cover a semiconductor element such as a transistor formed on a semiconductor substrate such as a silicon substrate.
The first interlayer insulating film 1 is obtained by flattening by a method. The base in this embodiment means a semiconductor substrate on which a first interlayer insulating film is formed.
【００１４】次に、下部電極材料層２ａを第１層間絶縁
膜１上に形成する（図１（ａ）参照）。ここで、下部電
極材料層は、アルミニウム、銅やそれらの合金のような
金属層、タングステン、チタン等の高融点金属とシリコ
ンとのシリサイド層、ポリシリコン層等が挙げられる。
なお、下部電極は、トランジスタ素子のような半導体素
子の配線層を兼ねていてもよい。兼ねることにより製造
工程の増加を防ぐことができる。Next, a lower electrode material layer 2a is formed on the first interlayer insulating film 1 (see FIG. 1A). Here, examples of the lower electrode material layer include a metal layer such as aluminum, copper and alloys thereof, a silicide layer of silicon with a high melting point metal such as tungsten and titanium, and a polysilicon layer.
Note that the lower electrode may also serve as a wiring layer of a semiconductor element such as a transistor element. Also, the increase in the number of manufacturing steps can be prevented.
【００１５】次に、フォトリソグラフィ工程及びエッチ
ング工程を経ることにより、所定形状の容量素子用の下
部電極２を得ることができる（図１（ｂ）参照）。ここ
で、下部電極２の厚さは、１０００〜５０００Åである
ことが好ましい。また、下部電極２の平面形状は特に限
定されず、形成を所望する半導体装置の構造にあわせて
適宜設定することができる。Next, a lower electrode 2 for a capacitor having a predetermined shape can be obtained through a photolithography step and an etching step (see FIG. 1B). Here, the thickness of the lower electrode 2 is preferably 1000 to 5000 °. Further, the planar shape of the lower electrode 2 is not particularly limited, and can be appropriately set according to the structure of the semiconductor device desired to be formed.
【００１６】次に、容量素子の容量絶縁膜として機能す
る誘電体膜を、例えばＣＶＤ法で形成する（図１（ｃ）
参照）。この誘電体膜は、シリコン窒化膜単独や、シリ
コン酸化膜や高誘電率材料（ＳｉＯＮ、Ｔａ2Ｏ5等）膜
とシリコン窒化膜の積層体が一般的に使用される。な
お、図１（ｃ）では、誘電体膜として、シリコン酸化膜
３とシリコン窒化膜４の積層体を使用している。ここ
で、シリコン窒化膜及びシリコン酸化膜は容量絶縁膜と
なり、シリコン窒化膜はＣＭＰ法での研磨ストッパーに
もなる。これら膜の厚さは、シリコン窒化膜のＣＭＰ法
での研磨レート、下部電極により形成される段差を考慮
して設定することが好ましい。具体的には、容量素子の
容量値を９×１０-8Ｆ／ｃｍ2と設定する場合、誘電体
膜となるシリコン酸化膜は、３０〜４０Åの厚さを有す
ることが好ましい。更に、ＣＭＰ法における研磨ストッ
パーとなるシリコン窒化膜は、下部電極膜厚により形成
される段差及び後工程における絶縁体膜の膜厚によりそ
の膜厚が決定されるが、本発明の具体例としては１００
〜５００Åの厚さを有することが好ましい。なお、シリ
コン窒化膜は、後のＣＭＰ法での研磨の後に除去するこ
とで、シリコン酸化膜や高誘電率材料膜のみを容量絶縁
膜として使用してもよい。Next, a dielectric film functioning as a capacitive insulating film of the capacitive element is formed by, for example, a CVD method (FIG. 1C).
reference). As the dielectric film, a silicon nitride film alone or a laminate of a silicon oxide film, a high dielectric constant material (SiON, Ta 2 O 5, etc.) film and a silicon nitride film is generally used. In FIG. 1C, a laminate of the silicon oxide film 3 and the silicon nitride film 4 is used as the dielectric film. Here, the silicon nitride film and the silicon oxide film serve as capacitance insulating films, and the silicon nitride film also serves as a polishing stopper in the CMP method. The thickness of these films is preferably set in consideration of the polishing rate of the silicon nitride film by the CMP method and the step formed by the lower electrode. Specifically, when the capacitance value of the capacitor is set to 9 × 10 −8 F / cm 2 , the silicon oxide film serving as the dielectric film preferably has a thickness of 30 to 40 °. Further, the thickness of the silicon nitride film serving as a polishing stopper in the CMP method is determined by the step formed by the thickness of the lower electrode and the thickness of the insulator film in a later step. As a specific example of the present invention, 100
It preferably has a thickness of ~ 500 °. The silicon nitride film may be removed after polishing by a CMP method, so that only the silicon oxide film or the high dielectric constant material film may be used as the capacitor insulating film.
【００１７】次に、誘電体膜上に絶縁体膜９を例えばＣ
ＶＤ法で形成する（図１（ｄ）参照）。絶縁体膜には、
誘電体膜よりＣＭＰ法での研磨レートが大きい材料から
なる膜を使用する。具体的には、シリコン酸化膜等が挙
げられる。絶縁体膜の厚さは、下部電極により形成され
る段差以上の厚さであることが好ましい。この工程によ
り、例えば下部電極間の凹部が絶縁体膜で埋め込まれる
こととなる。具体的な絶縁体膜の厚さは、１５００〜７
５００Åであることが好ましい。Next, an insulator film 9 is formed on the dielectric
It is formed by the VD method (see FIG. 1D). For the insulator film,
A film made of a material having a higher polishing rate by the CMP method than the dielectric film is used. Specifically, a silicon oxide film or the like is used. It is preferable that the thickness of the insulator film is equal to or larger than the step formed by the lower electrode. By this step, for example, the concave portion between the lower electrodes is filled with the insulator film. The specific thickness of the insulator film is 1500 to 7
Preferably it is 500 °.
【００１８】次に、シリコン窒化膜４を研磨ストッパー
として絶縁体膜９をＣＭＰ法により下部電極２上のシリ
コン窒化膜４が露出するまで除去する（図１（ｅ）参
照）。この工程により、下部電極上のシリコン窒化膜と
絶縁体膜の上面をほぼ同じ高さとすることで平坦化する
ことができる。Next, using the silicon nitride film 4 as a polishing stopper, the insulator film 9 is removed by CMP until the silicon nitride film 4 on the lower electrode 2 is exposed (see FIG. 1E). By this step, the upper surface of the silicon nitride film and the upper surface of the insulator film on the lower electrode can be made substantially the same height to be flattened.
【００１９】次に、上部電極材料層６ａをシリコン窒化
膜４、絶縁体膜９又は両膜上に形成する（図１（ｆ）参
照）。ここで、上部電極材料層は、アルミニウム、銅や
それらの合金のような金属層、タングステン、チタン等
の高融点金属とシリコンとのシリサイド層、ポリシリコ
ン層等が挙げられる。Next, an upper electrode material layer 6a is formed on the silicon nitride film 4, the insulator film 9, or both films (see FIG. 1 (f)). Here, examples of the upper electrode material layer include a metal layer such as aluminum, copper and alloys thereof, a silicide layer of silicon with a high melting point metal such as tungsten and titanium, and a polysilicon layer.
【００２０】次に、フォトリソグラフィ工程及びエッチ
ング工程を経ることにより、所定形状の容量素子用の上
部電極６を得ることができる（図１（ｇ）参照）。ここ
で、上部電極の厚さは、１０００〜７０００Åであるこ
とが好ましい。また、上部電極の平面形状は特に限定さ
れず、形成を所望する半導体装置の構造にあわせて適宜
設定することができる。なお、上部電極は、トランジス
タ素子のような半導体素子の配線層を兼ねていてもよ
い。兼ねることにより製造工程の増加を防ぐことができ
る。Next, through a photolithography step and an etching step, an upper electrode 6 for a capacitor having a predetermined shape can be obtained (see FIG. 1 (g)). Here, the thickness of the upper electrode is preferably 1000 to 7000 °. The planar shape of the upper electrode is not particularly limited, and can be set as appropriate in accordance with the structure of the semiconductor device to be formed. Note that the upper electrode may also serve as a wiring layer of a semiconductor element such as a transistor element. Also, the increase in the number of manufacturing steps can be prevented.
【００２１】以上の工程を経ることで、本発明の半導体
装置を形成することができる。Through the above steps, the semiconductor device of the present invention can be formed.
【００２２】更に、上記半導体装置を以下の工程に付し
てもよい。Further, the semiconductor device may be subjected to the following steps.
【００２３】まず、例えばＣＶＤ法により、全面に第２
層間絶縁膜５を堆積した後、ＣＭＰ法にて第２層間絶縁
膜を平坦化する（図１（ｈ）参照）。更に、第２層間絶
縁膜５に、下部電極２及び上部電極６に電圧を印加する
ためのプラグを形成するビアホール７を開口する（図１
（ｉ）参照）。この後、例えば、金属からなる配線層８
を、公知の方法により形成することで、図１（ｊ）に示
す如き半導体装置を得ることができる。First, a second layer is formed on the entire surface by, eg, CVD.
After depositing the interlayer insulating film 5, the second interlayer insulating film is planarized by the CMP method (see FIG. 1H). Further, a via hole 7 for forming a plug for applying a voltage to the lower electrode 2 and the upper electrode 6 is opened in the second interlayer insulating film 5 (FIG. 1).
(See (i)). Thereafter, for example, the wiring layer 8 made of metal is used.
Is formed by a known method to obtain a semiconductor device as shown in FIG.
【００２４】[0024]
【発明の効果】本発明によれば、容量値の電圧依存性が
極めて小さく、寄生容量の影響が極めて少ない容量素子
を含む半導体装置を提供することができる。この容量素
子を使用すれば、チップの縮小化、低コスト化、システ
ムオンチップ化に有効である。According to the present invention, it is possible to provide a semiconductor device including a capacitance element in which the voltage value of the capacitance value is extremely small and the influence of the parasitic capacitance is extremely small. The use of this capacitive element is effective in reducing the size of the chip, reducing the cost, and making the system on a chip.
【００２５】また、本発明の半導体装置を使用すれば、
ＡＤ及びＤＡコンバーターのようなアナログ又はアナロ
グデジタルＬＳＩに内蔵するフィルター回路や積分回路
の精度を向上させることができる。Further, if the semiconductor device of the present invention is used,
The accuracy of a filter circuit or an integrating circuit built in an analog or analog-digital LSI such as an AD and DA converter can be improved.
【図１】本発明の半導体装置の概略工程断面図である。FIG. 1 is a schematic process sectional view of a semiconductor device of the present invention.
【図２】従来の半導体装置の概略断面図である。FIG. 2 is a schematic sectional view of a conventional semiconductor device.
１、１０ 第１層間絶縁膜 ２、２０ 下部電極 ２ａ 下部電極材料層 ３ シリコン酸化膜 ４ シリコン窒化膜 ５、５０ 第２層間絶縁膜 ６、６０ 上部電極 ６ａ 上部電極材料層 ７、７０ ビアホール ８、８０ 配線層 ９ 絶縁体膜 ３０ 酸化膜 ４０ 窒化膜 1, 10 First interlayer insulating film 2, 20 Lower electrode 2a Lower electrode material layer 3 Silicon oxide film 4 Silicon nitride film 5, 50 Second interlayer insulating film 6, 60 Upper electrode 6a Upper electrode material layer 7, 70 Via hole 8, Reference Signs List 80 wiring layer 9 insulator film 30 oxide film 40 nitride film
Claims (4)
電極からなる容量素子を備えた半導体装置の製造方法で
あって、基体上に形成された下部電極を覆うように基体
上に誘電体膜を形成する工程と、誘電体膜よりＣＭＰ法
での研磨レートが大きい絶縁体膜を下部電極により形成
される段差以上の厚さで誘電体膜上に形成する工程と、
誘電体膜を研磨ストッパーとして絶縁体膜をＣＭＰ法に
より下部電極上の誘電体膜が露出するまで除去して、下
部電極上の誘電体膜と絶縁体膜の上面をほぼ同じ高さと
することで平坦化する工程と、誘電体膜、絶縁体膜又は
両膜上に上部電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a capacitor comprising a lower electrode, a dielectric film, and an upper electrode on a substrate, wherein the dielectric is formed on the substrate so as to cover the lower electrode formed on the substrate. A step of forming a body film, and a step of forming an insulator film having a higher polishing rate by the CMP method than the dielectric film on the dielectric film with a thickness equal to or greater than a step formed by the lower electrode,
Using the dielectric film as a polishing stopper, the insulator film is removed by CMP until the dielectric film on the lower electrode is exposed, and the upper surface of the dielectric film on the lower electrode and the upper surface of the insulator film are made substantially the same height. A method for manufacturing a semiconductor device, comprising: a step of planarizing; and a step of forming an upper electrode on a dielectric film, an insulator film, or both films.
れた半導体素子の配線層を兼ねる請求項１に記載の製造
方法。2. The manufacturing method according to claim 1, wherein the lower electrode and the upper electrode also serve as a wiring layer of a semiconductor element formed on the base.
体膜がシリコン酸化膜である請求項１又は２に記載の製
造方法。3. The manufacturing method according to claim 1, wherein the dielectric film is a silicon nitride film, and the insulator film is a silicon oxide film.
電極からなる容量素子を備えた半導体装置であって、基
体上に形成された下部電極と、下部電極を覆うように基
体上に形成された誘電体膜と、下部電極の周囲の誘電体
膜上に形成された絶縁体膜と、誘電体膜、絶縁体膜又は
両膜上に形成された上部電極とを有し、下部電極上の誘
電体膜と絶縁体膜の上面がほぼ同じ高さを有することを
特徴とする半導体装置。4. A semiconductor device provided with a capacitive element comprising a lower electrode, a dielectric film, and an upper electrode on a substrate, wherein the lower electrode formed on the substrate and the lower electrode are covered on the substrate so as to cover the lower electrode. A dielectric film formed, an insulator film formed on the dielectric film around the lower electrode, and a dielectric film, an insulator film, or an upper electrode formed on both films; A semiconductor device, wherein upper surfaces of an upper dielectric film and an insulator film have substantially the same height.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116859A JP2001308269A (en) | 2000-04-18 | 2000-04-18 | Semiconductor device and method of manufacturing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116859A JP2001308269A (en) | 2000-04-18 | 2000-04-18 | Semiconductor device and method of manufacturing it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308269A true JP2001308269A (en) | 2001-11-02 |
Family
ID=18628265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000116859A Pending JP2001308269A (en) | 2000-04-18 | 2000-04-18 | Semiconductor device and method of manufacturing it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308269A (en) |
-
2000
- 2000-04-18 JP JP2000116859A patent/JP2001308269A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6344964B1 (en) | Capacitor having sidewall spacer protecting the dielectric layer | |
| JP3586638B2 (en) | Semiconductor capacitance device | |
| US20050266652A1 (en) | High density mimcap with a unit repeatable structure | |
| JPH08227825A (en) | Manufacture of capacitor | |
| US5985731A (en) | Method for forming a semiconductor device having a capacitor structure | |
| TW499720B (en) | Process of manufacturing semiconductor device | |
| JP3321101B2 (en) | Metal-metal capacitance integration process | |
| US20090059466A1 (en) | Metal-insulator-metal capacitor and method for manufacturing the same | |
| JP3820003B2 (en) | Thin film capacitor manufacturing method | |
| US6674113B2 (en) | Trench capacitor and method for manufacturing the same | |
| WO2003061010A2 (en) | Integrated ground shield | |
| JP2795250B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6140178A (en) | Method to manufacture a capacitor with crown-shape using edge contact exposure | |
| JP2001308269A (en) | Semiconductor device and method of manufacturing it | |
| TW448559B (en) | Semiconductor capacitor and its manufacturing method | |
| JP3149930B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3623377B2 (en) | Manufacturing method of semiconductor device | |
| US6086951A (en) | Method for forming metallic capacitor | |
| US20030215986A1 (en) | Gate structure for a transistor and method for fabricating a transistor with the gate structure | |
| JP2002064146A (en) | Soi semiconductor device and its manufacturing method | |
| JPH08306784A (en) | Semiconductor device and its fabrication | |
| US20210354980A1 (en) | Bypass structure | |
| JPH05190767A (en) | Semiconductor device | |
| JPH03106064A (en) | Capacitance device for fet transistor semiconductor memory | |
| JPH06291276A (en) | Semiconductor memory and its manufacture |