JP2001297035A - 情報処理装置 - Google Patents

情報処理装置

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JP2001297035A
JP2001297035A JP2000109707A JP2000109707A JP2001297035A JP 2001297035 A JP2001297035 A JP 2001297035A JP 2000109707 A JP2000109707 A JP 2000109707A JP 2000109707 A JP2000109707 A JP 2000109707A JP 2001297035 A JP2001297035 A JP 2001297035A
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伸夫 八木
Euwe Chikovski Jens
ウベ チコフスキ イエンス
Hiroshi Kakita
宏 柿田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 少ない論理量でパスのビジー率を低減し、か
つ、キャッシュミスを増大させないことを可能とした複
数のプロセッサと複数階層のキャッシュメモリとを有す
る情報処理装置。 【解決手段】 レベル２キャッシュの各ラインについて
そのラインのデータを持つプロセッサ番号の一覧からな
るデータ所有者表４５を備え、ストア命令が指すアドレ
スのデータがレベル２キャッシュに存在している場合、
データ所有者表を参照し当該アドレスのデータが存在し
ているプロセッサにのみ選択的に無効化リクエストを発
行し、存在していないプロセッサには無効化リクエスト
を発行しない機能を備える。また、ＳＣが独立に動作で
きる複数の系に分割された場合、各系が無効化リクエス
トを発行する際、各系から発行された無効化リクエスト
を、キューに入れ、送付先プロセッサ番号が重複してい
ないリクエストを同時に発行する機能を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に係
り、複数のプロセッサと、キャッシュの一致保証を行っ
ている複数階層のキャッシュメモリとを有する情報処理
装置に関する。
【０００２】
【従来の技術】近年、情報処理装置は、その高性能化の
ため多数のプロセッサを備えて構成されるようになって
きている。それに伴い、複数のプロセッサを持つ情報処
理装置は、各プロセッサが持つレベル１キャッシュ、記
憶制御装置（ＳＣ）内に設けられ各プロセッサから共有
されるレベル２キャッシュ等を備え、より複雑な階層構
造を持つキャッシュメモリを備えて構成されるようにな
ってきている。
【０００３】しかし、複数のプロセッサを持つ情報処理
装置は、ある１つのプロセッサがあるアドレスの内容を
更新したとき、他のプロセッサ内に更新されていない古
い対応アドレスのキャッシュを存在させないように、存
在する場合には無効化、あるいは、更新を行う必要が生
じ、このようなデータの一致を保証するために、主に以
下に説明するような手段が講じられてきた。
【０００４】従来、キャッシュ相互間のデータの一致保
証は、各プロセッサがストア命令を発行する際に、その
プロセッサのキャッシュへのストア情報を、そのプロセ
ッサから、あるいは、ＳＣから他の各プロセッサに発行
することにより、各プロセッサの更新されていないその
アドレスのキャッシュを無効化し、あるいは、更新する
という方式により行われている。この方式は、ストア命
令が発行される度に全てのプロセッサにストア情報を発
行する必要があるため、プロセッサ数の増加に伴って、
プロセッサに発行されるストア情報によるパスの利用率
が高くなってしまうという問題点を有している。
【０００５】前述したような問題点を解決するため、各
プロセッサの持つレベル１キャッシュのディレクトリ情
報のコピーをＳＣ内に持つ方式も用いられている。この
方式は、ＳＣが全てのプロセッサのキャッシュのアドレ
ス情報を持つディレクトリを備えているため、ストア命
令が発行されたとき、そのアドレスのデータを持つレベ
ル１キャッシュにのみ無効化リクエストを発行すること
が可能であり、バスを有効利用することができるという
利点を有している。しかし、この方式は、全てのプロセ
ッサに対応するディレクトリをＳＣに持たせなければな
らないため、プロセッサ数の増加に従いその論理量が非
常に大きくなるという問題点を有している。
【０００６】また、ストア命令を発行する前に、他の全
てのプロセッサの対応するアドレスのキャッシュを無効
化し、キャッシュを排他的に使用する方式も知られてい
る。この方式は、ＳＣ内のレベル２キャッシュのディレ
クトリに、各ラインのデータを持つプロセッサ番号をラ
インごとに記録し、ストア命令を発行する前に、排他的
フェッチ命令を発行し、ＳＣ内のディレクトリに記録さ
れているプロセッサに無効化リクエストを発行し、その
アドレスのデータが他のプロセッサのキャッシュに存在
していない状態で更新するというものである。この方式
は、ストアの度に無効化リクエストを発行せずに済むた
めバスの利用率を低くすることができるが、ＳＣが各プ
ロセッサの持つキャッシュ情報を持つ必要があるため、
よりプロセッサに近い上位階層のキャッシュが遠い階層
のキャッシュに完全に含有される必要があるという制約
がある。この方式は、前述のような制約により、遠い階
層のキャッシュが消されると全ての近い階層のキャッシ
ュも消されなければならないため、キャッシュの無効化
が多くなり、必要なデータがキャッシュに存在しないキ
ャッシュミスが多くなるという問題点を有している。
【０００７】
【発明が解決しようとする課題】前述したように、従来
技術による複数のプロセッサを持ち階層記憶構造を持っ
たメモリを備えた情報処理装置は、キャッシュの一致保
証を行うという点で種々の問題点を有している。
【０００８】本発明の目的は、少ない論理量でパスのビ
ジー率を低減し、かつ、キャッシュミスを増大させない
ことを可能とした複数のプロセッサと複数階層のキャッ
シュメモリとを有する情報処理装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明によれば前記目的
は、ストアスルー型のレベル１キャッシュを有する複数
のプロセッサと、これらのプロセッサが接続され、その
内部に前記複数のプロセッサのそれぞれから共有される
ストアイン型のレベル２キャッシュを有する記憶制御装
置と、該記憶制御装置に接続された主記憶装置とを備
え、前記レベル１キャッシュ、レベル２キャッシュ、主
記憶装置が階層構造の記憶装置として構成されている情
報処理装置において、前記記憶制御装置が、前記レベル
２キャッシュの各ラインについて、そのラインのデータ
を持つプロセッサ番号の一覧からなるデータ所有者表
と、前記プロセッサからストア命令が発行されたとき、
そのストア命令を発行したプロセッサ以外のプロセッサ
内の該当アドレスのレベル１キャッシュを無効化するた
めのリクエストを、前記データ所有者表の内容に基づい
て発行する無効化リクエスト発行手段とを備えることに
より達成される。
【００１０】また、前記目的は、記憶制御装置が独立に
動作できる複数の系に分割されている場合に、各系が無
効化リクエストを発行する際、各系から発行された無効
化リクエストを、キューに入れ、送付先プロセッサ番号
が重複していない無効化リクエストを統合して同時に発
行する機能を備えることにより達成される。
【００１１】
【発明の実施の形態】以下、本発明による情報処理装置
の一実施形態を図面により詳細に説明する。
【００１２】図１は本発明の一実施形態による情報処理
装置の構成を示すブロック図、図２はレベル１．５キャ
ッシュの制御機構の構成を示すブロック図、図３は記憶
制御装置の構成を示すブロック図、図４はＳＣにおいて
メモリリクエストがリクエストプライオリティを通過
し、無効化ベクトルを生成するまでの過程を説明する
図、図５は所有者表内のレベル２キャッシュの各ライン
に対応した所有者データの構成を説明する図、図６は各
リクエストに対する無効化リクエスト発行について説明
する図である。図１〜図４において、１０ａ〜１０ｎは
クラスタ、１１は記憶制御装置（ＳＣ）、１２は主記憶
装置、１３ａ〜１３ｍはプロセッサ（ＩＰ）、１４ａ〜
１４ｍはレベル１キャッシュ、１５ａ〜１５ｎはレベル
１．５キャッシュ、１６はＩ／Ｏプロセッサ、１７はレ
ベル２キャッシュ、２０はクラスタ内リクエストプライ
オリティユニット、２２はレベル１．５キャッシュディ
レクトリ、２３、４２はヒット論理、２４はブロック転
送制御機能、２５は置換論理、２７は無効化リクエスト
チェック回路、３０ａ〜３０ｎはリクエストキュー、３
１はＩ／Ｏリクエストキュー、３２はリクエストプライ
オリティ、３７は無効化リクエスト発行機能、４１はレ
ベル２キャッシュディレクトリ、４３はライン転送制御
論理、４４はディレクトリ置換論理、４５は所有者表＆
所有者表更新論理、４６は無効化ベクトル論理である。
【００１３】本発明の実施形態による情報処理装置は、
図１に示すように、レベル１キャッシュ１４ａ〜１４ｍ
を持つ複数のＩＰ１３ａ〜１３ｍを有する複数のクラス
タ１０ａ〜１０ｎがＳＣ１１に接続されて構成されてい
る。ＳＣ１１内には、各クラスタから共有されるレベル
２キャッシュ１７が設けられ、また、クラスタ１０ａ〜
１０ｎのそれぞれには、クラスタ内プロセッサに共有さ
れるレベル１．５キャッシュ１５ａ−１５ｎが設けられ
ている。さらに、ＳＣ１１には、Ｉ／Ｏプロセッサ１６
や主記憶装置１２が接続されている。
【００１４】前述したように構成される情報処理装置に
おいて、あるクラスタ内のあるＩＰがフェッチ命令を発
行し、その命令のアドレスのデータがレベル１キャッシ
ュに存在する（レベル１キャッシュヒット）場合、レベ
ル１キャッシュからデータがフェッチされ、存在しない
（レベル１キャッシュミス）場合、レベル１．５キャッ
シュにフェッチ命令が発行される。レベル１、レベル
１．５キャッシュ共にキャッシュミスの場合、フェッチ
命令はレベル２キャッシュまで届く。また、ＩＰからの
ストア命令のメモリアクセスは、全てレベル２キャッシ
ュメモリまで届き、レベル１、レベル１．５キャッシュ
でキャッシュヒットした場合、データが更新される。す
なわち、本発明の実施形態において、レベル１キャッシ
ュ、レベル１．５キャッシュはストアスルー型のもので
あり、レベル２キャッシュはストアイン型のものであ
る。
【００１５】ＩＰが発行したメモリリクエストは、まず
レベル１キャッシュ１４ａ〜１４ｍにアクセスするが、
レベル１キャッシュミスの場合やメモリリクエストがス
トアの場合、クラスタ内のレベル１．５キャッシュ１５
ａにアクセスする。このとき、レベル１．５キャッシュ
１５ａからレベル１キャッシュ１４ａ〜１４ｍへはデー
タユニット（ここでの実施形態では１２８Ｂ）単位、レ
ベル２キャッシュ１７からレベル１．５キャッシュ１５
ａ〜１５ｎへはデータブロック（ここでの実施形態では
２５６Ｂ）単位、主記憶装置１２からレベル２キャッシ
ュ１７へはライン（ここでの実施形態では５１２Ｂ）単
位でデータ転送が行われるものとする。従って、レベル
１キャッシュはデータユニット単位、レベル１．５キャ
ッシュはブロック単位、レベル２キャッシュはライン単
位でデータが登録される。
【００１６】各クラスタ１０ａ〜１０ｎ内のレベル１．
５キャッシュ制御機構は、図２に示すように、クラスタ
内リクエストプライオリティユニット２０、レベル１．
５キャッシュディレクトリ２２、ヒット論理２３、ブロ
ック転送制御機能２４、置換論理２５、無効化リクエス
トチェック回路２７により構成されている。
【００１７】前述において、クラスタ内リクエストプラ
イオリティユニット２０には、レベル１キャッシュから
のコマンド及びアドレスを持つメモリリクエスト２１ａ
〜２１ｎと無効化リクエスト２１ｚとが伝えられる。無
効化リクエスト２１ｚは、各プロセッサ、キャッシュ間
のデータの一致保証を取るためにＳＣ１１から発行さ
れ、無効化リクエストを発行するメモリリクエスト、例
えば、ストア命令を発行したプロセッサ番号あるいはＩ
／Ｏプロセッサ番号、無効化すべきアドレスからなる。
クラスタ内リクエストプライオリティユニット２０は、
これらメモリリクエスト、無効化リクエストを予め定め
られた優先順位により順番に処理する。クラスタ内リク
エストプライオリティユニット２０により選択されたメ
モリリクエストは、レベル１．５キャッシュのディレク
トリ２２を検索し、ヒット論理２３により、そのメモリ
リクエストがアクセスするデータがレベル１．５キャッ
シュの中に存在するか否かを判定する。
【００１８】処理すべきメモリリクエストがフェッチ命
令であるとし、そのフェッチ命令の指すアドレスのデー
タがレベル１．５キャッシュに存在しない場合、ブロッ
ク転送制御機能２４は、レベル２キャッシュにそのアド
レスのブロックのデータ転送リクエストを発行する。レ
ベル２キャッシュからブロックデータが転送されると、
置換論理２５は、レベル１．５ディレクトリ２２を更新
し、レベル１．５キャッシュにブロックデータを登録す
る。
【００１９】ＳＣから届いた無効化リクエストは、無効
化リクエストチェック回路２７によってその無効化リク
エストを発行する要因となったメモリリクエストを発行
したプロセッサ番号あるいはＩ／Ｏプロセッサ番号（リ
クエスト発信元）がチェックされる。このチェックの結
果、他のクラスタやＩ／Ｏプロセッサがリクエスト発信
元であった場合、クラスタ内のキャッシュに存在するそ
のアドレスのデータは全て最新のデータではないので無
効化する必要があり、無効化リクエストチェック回路２
７は、全てのレベル１キャッシュに無効化リクエスト信
号２８ａ−２８ｎを通して発行する。さらに、レベル
１．５キャッシュへの無効化リクエストは、図示しない
クラスタ内の無効化リクエストキュー２６に格納され
る。
【００２０】無効化リクエスト発信元がクラスタ内プロ
セッサである場合、レベル１キャッシュ、レベル１．５
キャッシュともにストアスルーであるため、リクエスト
発信元プロセッサのレベル１キャッシュとレベル１．５
キャッシュとはすでに最新のデータに更新されているた
め、そのデータの無効化処理を行う必要はない。そのた
め、無効化リクエストは、無効化リクエスト信号２８ａ
〜２８ｍは、発信元以外のプロセッサのレベル１キャッ
シュのみに送られる。また、無効化リクエストチェック
回路２７は、全てのレベル１、レベル１．５キャッシュ
において無効化リクエストによるデータの無効化の完了
を確認した後、ＳＣ内のリクエスト発行機能に通知す
る。
【００２１】ＳＣ１１は、すでに説明したようにレベル
２キャッシュを備えるものであるが、本発明の実施形態
に使用するＳＣ１１は、図３に示すように、アドレスの
範囲により複数のＳＣ系Ａ３３ａ〜Ｒ３３ｒに分割さ
れ、それぞれにレベル２キャッシュ３４ａ〜３４ｒを備
えて構成されている。これに伴って、主記憶装置１２
も、これらの各系に対応して主記憶装置Ａ３６ａ〜Ｒ３
６ｒに分割され、それぞれに主記憶制御装置（ＭＣ）Ａ
３５ａ〜Ｒ３５ｒが設けられている。
【００２２】各クラスタから発行されるメモリリクエス
トは、リクエストキュー３０ａ〜３０ｎに格納される。
また、Ｉ／Ｏプロセッサ１６からのメモリリクエスト
は、Ｉ／Ｏリクエストキュー３１に格納される。リクエ
ストプライオリティ３２は、全てのリクエストキュー３
０ａ〜３０ｎ、３１からリクエストを選択し、決められ
たアドレスビットにより、これらのリクエストを１つの
ＳＣ系に割り振る。それぞれのＳＣ系Ａ３３ａ〜Ｒ３３
ｒに設けられているレベル２キャッシュ３４ａ−３４ｒ
は、各ＳＣ系に対応する主記憶装置３６ａ〜３６ｒのＭ
ＣＡ３５ａ〜Ｒ３５ｒに接続される。無効化リクエスト
発行機能３７は、全てのＳＣ系からの無効化リクエスト
を統合し、無効化リクエスト発行バス３８ａ〜３８ｎを
用いて、各クラスタに無効化リクエストを発行する。な
お、無効化リクエストの発行機能３７の詳細と無効化リ
クエスト発行機能３７からのフィードバック機構３９に
ついては図７により後述する。
【００２３】次に、図４を参照して、ＳＣ１１において
メモリリクエストがリクエストプライオリティを通過
し、無効化ベクトルを生成するまでの過程を説明する。
図４にはＳＣ１１内の１つのＳＣ系のみを示しており、
１つのＳＣ系は、レベル２キャッシュディレクトリ４
１、ヒット論理４２、ライン転送制御論理４３、ディレ
クトリ置換論理４４、所有者表＆所有者表更新論理４
５、無効化ベクトル論理４６により構成されている。
【００２４】図４において、リクエストプライオリティ
３２を通過したメモリリクエスト４０は、まず、レベル
２キャッシュのディレクトリ４１を検索し、ヒット論理
４２により、そのデータがレベル２キャッシュ上に存在
するか否かを判定する。そのデータがレベル２キャッシ
ュ上に存在する場合（レベル２キャッシュヒット）、レ
ベル２キャッシュのディレクトリに対応する所有者表４
５にアクセスし、そのデータの存在するレベル２キャッ
シュのラインに対応する所有者データを参照する。この
所有者データには、このメモリリクエストデータを含む
データユニットを所持するクラスタが示されている。無
効化ベクトル論理４６は、この所有者データとリクエス
トの種類とにより無効化ベクトルを生成し、これを後述
する無効化リクエスト発行機能に送る。この無効化ベク
トルは、ＳＣ１１に接続されるクラスタと同数のビット
からなり、無効化する必要のあるデータユニットを所有
しているクラスタに対応するビットがセットされてい
る。
【００２５】リクエストに対応するデータがレベル２キ
ャッシュ上にない場合（レベル２キャッシュミス）、ラ
イン転送制御論理４３は、このデータが含まれるライン
を主記憶からレベル２キャッシュに転送／登録する。こ
のとき、ディレクトリ置換論理４４は、レベル２キャッ
シュのディレクトリ４１を更新し、レベル２キャッシュ
ディレクトリ４１が更新されたため、所有者表のそのラ
インに対応する所有者データをリクエストの種類に応じ
て再作成して初期化する。所有者データが初期化された
ことにより、無効化ベクトル論理４６は、リクエストの
種類から、無効化リクエストの発行が必要と判断した場
合、全クラスタに対応するビットをセットした無効化ベ
クトルを生成して、無効化リクエスト発行機能に送る。
【００２６】所有者表４５は、レベル２キャッシュの各
ラインに対応して１つの所有者データを持ち、所有者デ
ータは、図５に示すように構成される。すでに説明した
ように、レベル２キャッシュのラインは５１２Ｂ、レベ
ル１．５キャッシュのブロックは２５６Ｂ、レベル１キ
ャッシュのデータユニットは１２８Ｂであるとしている
ので、１つのラインは２つのブロックからなり、１つの
ブロックは２つのデータユニットからなる。また、１つ
のラインは４つのデータユニットからなる。
【００２７】所有者データは、クラスタの数と同数のデ
ータレコードからなり、各データレコードはクラスタに
対応する。データレコードは、レベル１キャッシュのデ
ータユニット毎に対応するビットを持ち、このデータレ
コードに対応するクラスタがデータユニットを持つ場
合、そのデータユニットに対応するビットがセットされ
る。このビットがセットされているデータユニットを持
つレベル１、レベル１．５キャッシュに無効化リクエス
トが発行されるが、レベル１．５キャッシュではブロッ
ク単位でデータが無効化される。所有者表４５内の更新
論理は、レベル２キャッシュミスによる所有者データの
初期化、フェッチによる新規所有者の増加、無効化リク
エスト発行による所有者の減少が発生したときに所有者
表４５の更新を行う。
【００２８】次に、図６を参照し各リクエストに対する
無効化リクエスト発行について説明する。
【００２９】まず、プロセッサがフェッチ命令を発行し
た場合について説明する。プロセッサがフェッチ命令を
発行し、レベル１．５、レベル２キャッシュが共にキャ
ッシュミスであったとき、主記憶からレベル２キャッシ
ュへそのデータを含むラインが転送／登録され、レベル
２キャッシュからレベル１．５キャッシュへそのデータ
を含むブロックが転送／登録され、さらに、レベル１．
５キャッシュからレベル１キャッシュにそのデータユニ
ットが転送／登録される。このとき、そのラインに対応
する所有者データが新規に生成されるが、フェッチ命令
発行以前に、どのプロセッサがどのデータユニットを保
持しているか不明であるためそのデータユニットに対応
するビットが全てセットされる。レベル２キャッシュヒ
ットのとき、レベル２キャッシュからレベル１．５キャ
ッシュへそのデータを含むブロックが転送／登録され、
さらに、レベル１．５キャッシュからレベル１キャッシ
ュにそのデータユニットが転送／登録される。このと
き、所有者表のこのラインに対応する所有者データのフ
ェッチ命令を発行したプロセッサを含むクラスタに対応
するデータレコードのそのデータブロックに対応するビ
ットの全てがセットされる。
【００３０】次に、プロセッサがストア命令を発行した
場合について説明する。プロセッサがストア命令を発行
し、レベル２キャッシュミスのとき、主記憶からレベル
２キャッシュにそのラインが転送／登録され、レベル２
キャッシュ上のそのラインにデータがストアされる。フ
ェッチのときと同様に、所有者データを新規に生成する
が、ストア命令発行以前に、どのプロセッサがどのデー
タユニットを持っているか不明であるため、そのデータ
を他の全てのクラスタが持っているとして、無効化リク
エストが全クラスタに対して発行される。このため、所
有者表の所有者データは、ストアを発行したクラスタ内
の全てのデータユニットに対応するビットがセットされ
る。ストアを発行したクラスタ以外のクラスタは、その
データユニットに対応するビットがクリアされ、それ以
外のデータユニットに対応するビットがセットされる。
レベル２キャッシュヒットのとき、レベル２キャッシュ
にそのデータユニットがストアされる。このとき、その
データユニットを持つクラスタに無効化リクエストが発
行されるため、ストアを発行したクラスタ以外のクラス
タのそのデータユニットに対応するビットがクリアされ
る。
【００３１】次に、プロセッサがロック命令を発行した
場合について説明する。プロセッサは、データに排他処
理を行う場合、“Fetch & Set Lock”命令と、“Store
& Release Lock”命令とを発行する。すなわち、プロセ
ッサは、前者の命令でデータをフェッチしてロックをか
ける。ロックをかけられたデータは、他のプロセッサか
らアクセスすることができないため、排他的に処理をす
ることができる。その後、プロセッサは、後者の命令に
より、処理したデータをレベル２キャッシュにストアし
てロックを解除する。
【００３２】プロセッサが“Fetch & Set Lock”を発行
したとき、そのデータを所有するクラスタに無効化リク
エストが発行されるため、全てのクラスタのそのデータ
を含むデータユニットに対応するビットはクリアされ
る。この命令によるデータ転送は、リクエストを発行し
たプロセッサに直接必要なデータ長だけの転送として行
われ、レベル１キャッシュ、レベル１．５キャッシュに
は転送されない。このため、レベル２キャッシュヒット
のとき、リクエストを発行したクラスタのキャッシュへ
のデータ転送は行われず、従って、そのクラスタの所有
者データは変更されない。また、キャッシュミスのと
き、所有者データが新規に生成されるため、前述で無効
化リクエストの発行によってクリアされたビット以外の
ビットの全てがセットされる。
【００３３】プロセッサが“Store & Release Lock”命
令を発行したとき、そのデータの排他的処理が行われて
いたため、キャッシュヒットのとき、“Fetch & Set Lo
ck”命令の発行時点から所有者データの変更はない。キ
ャッシュミスのとき、所有者データが新規に生成される
ため、“Fetch & Set Lock”命令の発行時にクリアした
ビット以外の全てのビットがセットされる。
【００３４】次に、Ｉ／Ｏプロセッサがフェッチ命令及
びストア命令を発行した場合について説明する。Ｉ／Ｏ
プロセッサがフェッチ命令を発行し、レベル２キャッシ
ュミスののとき、データは、レベル２キャッシュに転送
されずに直接主記憶からＩ／Ｏに転送されるため、所有
者データの更新は行われない。また、キャッシュヒット
のときも、Ｉ／Ｏ内部にはキャッシュメモリがないため
所有者データにはＩ／Ｏに対応するビットがないため所
有者表の更新は行なわれない。同様に、通常のＩ／Ｏス
トア命令は、レベル２キャッシュミスのとき、直接主記
憶にストアされるため、所有者データを変更する必要が
ない。
【００３５】次に、Ｉ／Ｏプロセッサがパーシャルスト
ア命令を発行した場合について説明する。主記憶装置
は、１バイトの更新をサポートしようとすると複雑なハ
ードウェアが必要になる。これを避けるため、ライン以
下のデータ長のストアを、一度、レベル２キャッシュの
ラインにストアを行なった後、そのラインを主記憶装置
に書き戻すことにより実現するパーシャルＩ／Ｏストア
という方法が使用される。Ｉ／Ｏプロセッサがこのパー
シャルストア命令を発行し、キャッシュミスのとき、主
記憶装置からそのラインがレベル２キャッシュに転送／
登録され、そのラインにストアされる。そのデータユニ
ットを持つ全てのクラスタに無効化リクエストを発行す
るため、全てのクラスタのそのデータユニットに対応す
るビットがクリアされる。このとき、所有者データを新
規に生成するため、その他のビットはすべてセットされ
る。キャッシュヒットのとき、そのデータユニットを所
持しているクラスタに対して無効化リクエストを発行
し、結果として所有者データのそのデータユニットに対
応するビットは全てクリアされる。
【００３６】図７は無効化リクエスト発行機能の構成を
示すブロック図、図８はリクエストキューの構成を説明
する図であり、以下、無効化リクエスト発行機能につい
て説明する。無効化リクエスト発行機能３７は、各ＳＣ
系からのプロセッサやＩ／Ｏプロセッサから発行された
メモリリクエストと、図４により説明した無効化ベクト
ル論理で生成された無効化ベクトルとを用いて無効化リ
クエストを発行する機能である。
【００３７】図７において、各ＳＣ系から発行されるリ
クエストと無効化ベクトルとは、リクエストキュー７１
に入力される。なお、リクエストキュー７１の構成と動
作については図８により後述する。コンフリクト検知＆
フロー制御論理７２のコンフリクト検知論理は、各ＳＣ
系の無効化ベクトル７０ａ〜７０ｒを比較し、同一のク
ラスタに対応するビットが重複していない複数の無効化
ベクトルを選択する。統合ユニット７４は、この複数の
無効化ベクトルとリクエストとにより、各クラスタに無
効化リクエストを発行する。このとき、無効化リクエス
トには、無効化リクエストを発行する要因となるメモリ
リクエストを発行したプロセッサやＩ／Ｏプロセッサの
番号が含まれる。
【００３８】一方、コンフリクト検知＆フロー制御論理
７２のフロー制御論理は、発行した無効化リクエストの
数とクラスタからの無効化完了信号７３とにより、クラ
スタ内の図示しない無効化リクエストキュー２６がオー
バーフローする前にリクエストプライオリティ３２に信
号３９を送り、無効化リクエストを発行するリクエスト
（全てのストア命令及び“Fetch & Set Lock”）を切り
出さないようにする。また、フロー制御論理は、無効化
リクエスト発行機能３７内のリクエストキュー７１につ
いても、前述と同様に、リクエストプライオリティ３２
から無効化リクエストを発行するリクエストを切り出さ
ないようにする。
【００３９】リクエストキュー７１は、図８に示すよう
に、各ＳＣ系対応に設けられている。そして、無効化リ
クエストは、無効化ベクトルが生成された順、すなわ
ち、リクエストプライオリティ３２がリクエストを選択
した順に発行する必要があるため、リクエストキュー７
１は、ヘッド８２とテール８１との１つずつのポインタ
で管理される。各ＳＣ系から発行された無効化ベクトル
等は、キューの中のテールポインタ８１が指す行の各Ｓ
Ｃ系に対応する列に格納され、１つのＳＣ系からでも無
効化ベクトルが発行されてキューに格納されると、テー
ル８１は１つ上がり、次の無効化ベクトルは次の行に格
納される。コンフリクト検知論理は、ヘッドポインタの
指す行にある無効化ベクトルの重複を調べ、その行の全
ての無効化ベクトルが切り出されたとき、ヘッド８２を
１つ上げて次の行を調べる。ヘッド８２とテール８１と
が同じ行を指す場合、すなわち、キューが空の場合、コ
ンフリクト検知論理は各ＳＣ系から入力される無効化ベ
クトルを直接調べる。
【００４０】ＳＣ系の数と各クラスタの無効化リクエス
トを発行するリクエストの頻度とによっては、各クラス
タへの無効化リクエスト発行頻度より無効化ベクトル生
成頻度が大きくなる場合があり得る。この場合、統合ユ
ニット７４におけるスループットがシステム全体のスル
ープットを制限してしまうことになる。この解決策とし
て、本発明の実施形態は、１つのコンフリクト検知で生
成した無効化ベクトルから、複数の統合ユニット７４を
用いて一度により多くの無効化リクエストを発行するよ
うにすることもでき、また、順序問題を守ったまま、リ
クエストキュー７１の先頭だけでなく、次の無効化ベク
トルもコンフリクト検知の対象とし、より効率的に無効
化リクエストを発行するようにすることもできる。
【００４１】図９はクラスタがフェッチ命令を発行した
ときのＳＣでの処理動作を説明するフローチャートであ
り、以下、これについて説明する。
【００４２】（１）クラスタがフェッチ命令を発行した
とき、対応するデータがレベル２キャッシュにあるか否
かを検索する（ステップ１００、１０２）。
【００４３】（２）ステップ１０２の検索でレベル２キ
ャッシュミスの場合、主記憶装置からレベル２キャッシ
ュに該当するデータを含むラインを転送／登録して、レ
ベル２キャッシュのディレクトリを更新し、レベル２キ
ャッシュからレベル１．５キャッシュにブロックを転送
／登録する（ステップ１０３）。
【００４４】（３）ステップ１０３の処理で、レベル２
キャッシュのラインが置換されたため、所有者表のデー
タを新規に生成する。これにより所有者データが置換さ
れたため、そのラインのデータを持つプロセッサが不明
であるため、全てのプロセッサとクラスタとがそのライ
ンのデータを持つとして、そのラインに含まれる全ての
データユニットのビットを、全てのクラスタに対してセ
ットし、キャッシュミスの場合の処理を終了する（ステ
ップ１０４、１０５）。
【００４５】（４）ステップ１０２の検索でレベル２キ
ャッシュヒットの場合、レベル２キャッシュからレベル
１．５キャッシュへ対応するデータを含むブロックを転
送／登録し、クラスタからのフェッチにより所有者表の
所有者データのそのクラスタのそのブロック内の全ての
データユニットに対応するビットをセットする（ステッ
プ１０６）。
【００４６】（５）ステップ１０６の処理後、所有者デ
ータが従来の所有者データから変更されているか否か、
すなわち、所有者データの更新が必要か否かを判定し、
変更がない場合、ここでの処理を終了し、更新が必要な
場合、所有者表の更新を行ってクラスタのフェッチに関
する処理を終了する（ステップ１０７、１０８）。
【００４７】図１０はプロセッサがストア命令を発行し
たときのＳＣでの処理動作を説明するフローチャートで
あり、以下、これについて説明する。
【００４８】（１）プロセッサがストア命令を発行した
とき、図９により説明したクラスタからのフェッチと同
様に、対応するデータがレベル２キャッシュにあるか否
かを検索する（ステップ１１０、１０２）。
【００４９】（２）ステップ１０２の検索でレベル２キ
ャッシュミスの場合、主記憶装置からレベル２キャッシ
ュに該当するデータを含むラインを転送／登録しそのラ
インにストアする（ステップ１１３）。
【００５０】（３）そのデータユニットの所有者が不明
であるため、全てのクラスタに無効化リクエストを発行
する。この無効化リクエストにより、そのデータユニッ
トは他のクラスタには存在しないことになる（ステップ
１１４）。
【００５１】（４）所有者表の所有者データに、ストア
を発行したクラスタ内の全てのデータユニットに対応す
るビットをセットし、ストアを発行したクラスタ以外の
クラスタは、そのデータユニットに対応するビットをク
リアし、それ以外のデータユニットに対応するビットを
セットして新規所有者データを生成してキャッシュミス
の時のデータ処理を終了する（ステップ１１５、１０
５）。
【００５２】（５）ステップ１０２の検索でレベル２キ
ャッシュヒットの場合、レベル２キャッシュのそのライ
ンに命令内のデータをストアし、所有者表からレベル２
キャッシュの対応ラインの無効化データを参照する（ス
テップ１１７、１１８）。
【００５３】（６）次に、ステップ１１８で参照された
無効化データを用い、そのデータユニットを保持する全
てのクラスタに無効化リクエストを発行する。そして、
無効化リクエストの発行による所有者表の新規生成を行
うため、新しい所有者表の無効化データを図６に示した
ように生成する（ステップ１１９、１２０）。
【００５４】（７）それまでの無効化データと新しい無
効化データとを比較し、所有者データの更新が必要か否
かを判定し、変更の必要のない場合、ここでの処理を終
了し、変更の必要がある場合、新しい無効化データによ
り所有者表を更新して、プロセッサストアのときのキャ
ッシュヒットの時の処理を終了する（ステップ１２１、
１２２、１０５）。
【００５５】図１１はプロセッサが“Fetch & Set Loc
k”命令を発行したときのＳＣでの処理動作を説明する
フローチャートであり、以下、これについて説明する。
【００５６】（１）プロセッサが“Fetch & Set Lock”
命令を発行すると、このリクエストは、フェッチしたデ
ータを他のプロセッサがロックをしていないか否かのロ
ックチェックを行い、ロックがかかっている場合、ロッ
クが解除されるまで待つ（ステップ１３１）。
【００５７】（２）ステップ１３１で他のプロセッサが
ロックをしていないことを確認した後、そのデータにロ
ックをセットし、図９、図１０の場合と同様に、対応す
るデータがレベル２キャッシュにあるか否かを検索する
（ステップ１３２、１０２）。
【００５８】（３）ステップ１０２の検索でレベル２キ
ャッシュミスの場合、主記憶装置からレベル２キャッシ
ュに該当するデータを含むラインを転送／登録し、レベ
ル１キャッシュ、レベル１．５キャッシュを変更するこ
となく、プロセッサにそのデータを転送する（ステップ
１３３）。
【００５９】（４）その後、図１０により説明したプロ
セッサのストア命令の場合と同様に、全てのクラスタに
無効化リクエストを発行し、新規所有者データを生成し
てキャッシュミスの時の処理を終了する（ステップ１１
４、１１５、１０５）。
【００６０】（５）ステップ１０２の検索でレベル２キ
ャッシュヒットの場合、データをプロセッサに転送する
（ステップ１３７）。
【００６１】（６）その後、図１０により説明したと同
様に、無効化リクエストを発行し、所有者表を更新し
て、プロセッサが“Fetch & Set Lock”命令を出した時
の処理を終了する（ステップ１１８〜１２２、１０
５）。
【００６２】図１２はプロセッサが“Store & Release
Lock”命令を発行したときのＳＣでの処理動作を説明す
るフローチャートであり、以下、これについて説明す
る。なお、この“Store & Release Lock”命令は、“Fe
tch & Set Lock”命令と対となって発行される。そし
て、“Fetch & Set Lock”命令と“Store & Release Lo
ck”命令との間では排他処理が行われ、前者の命令で無
効化リクエスト発行と所有者表の更新とを行うため、こ
れらの処理は後者の命令では必要がない。但し、前者と
後者との間にデータがレベル２キャッシュから追い出さ
れて、所有者表が置換されている場合、所有者表の更新
を行う必要がある。
【００６３】（１）プロセッサが“Store & Release Lo
ck”命令を発行すると、まず、データのロックを解除
し、図９、図１０の場合と同様に、対応するデータがレ
ベル２キャッシュにあるか否かを検索する（ステップ１
４０、１４１、１０２）。
【００６４】（２）ステップ１０２の検索でレベル２キ
ャッシュミスの場合、主記憶装置からレベル２キャッシ
ュへライン転送を行ってデータをストアし、さらに、通
常のストアと同様に、所有者表の新しいキャッシュライ
ンのデータレコードをセットして所有者表の更新を行っ
て、この処理を終了する（ステップ１１３、１１５、１
０５）。
【００６５】（３）ステップ１０２の検索でレベル２キ
ャッシュヒットの場合、そのデータをれべる２キャッシ
ュにストアして、プロセッサが“Store & Release Loc
k”命令を発行した場合の処理を終了する（ステップ１
１７、１０５）。
【００６６】図１３はＩ／Ｏプロセッサがフェッチ命令
を発行したときのＳＣでの処理動作を説明するフローチ
ャートであり、以下、これについて説明する。
【００６７】（１）Ｉ／Ｏプロセッサがフェッチ命令を
発行すると、レベル２キャッシュにそのアドレスのデー
タが存在するか否かを検索し、レベル２キャッシュミス
の場合、対応するラインのデータを主記憶装置から直接
Ｉ／Ｏプロセッサに転送して処理を終了する（ステップ
１５０、１０２、１５３、１０５）。
【００６８】（２）ステップ１０２の検索でレベル２キ
ャッシュヒットの場合、レベル２キャッシュからＩ／Ｏ
プロセッサにデータを転送し、Ｉ／Ｏプロセッサからの
フェッチ処理を終了する（ステップ１５４、１０５）。
【００６９】図１４はＩ／Ｏプロセッサがストア命令を
発行したときのＳＣでの処理動作を説明するフローチャ
ートであり、以下、これについて説明する。
【００７０】（１）Ｉ／Ｏプロセッサがストア命令を発
行すると、レベル２キャッシュにそのアドレスのデータ
があるか否かを検索する（ステップ１６０、１０２）。
【００７１】（２）ステップ１０２の検索で、レベル２
キャッシュミスの場合、全てのクラスタに無効化リクエ
ストを発行し、次に、このリクエストがパーシャルスト
アか否かを判別する。パーシャルストアではない通常の
ストア命令の場合、Ｉ／Ｏプロセッサから主記憶装置に
直接データのストアを行って処理を終了する（ステップ
１６５、１６６、１０５）。
【００７２】（３）ステップ１６５でリクエストがパー
シャルストアであった場合、主記憶装置からレベル２キ
ャッシュにそのデータのアドレスを含むラインを転送／
登録し、レベル２キャッシュにストアを行い、全てのク
ラスタの対応データを含むデータユニットに対応する無
効化データのビットをセットして新規所有者データを生
成して処理を終了する（ステップ１１５、１６７、１０
５）。
【００７３】（４）ステップ１０２の検索で、レベル２
キャッシュヒットの場合、そのデータに対応する所有者
データを参照し、そのデータを持つクラスタに無効化リ
クエストを発行する（ステップ１１７、１１８）。
【００７４】（５）次に、無効化リクエストの発行によ
る所有者表の更新を行うための新しい無効化データを図
６により説明したように生成し、これまでの無効化デー
タと新しい無効化データとを比較して所有者データの更
新が必要か否か判定し、更新が必要でない場合そのまま
処理を終了する（ステップ１６８、１２１、１０５）。
【００７５】（６）ステップ１２１でのこれまでの無効
化データと新しい無効化データとを比較で、所有者デー
タの更新が必要な場合、新しい無効化データで所有者表
を更新して、Ｉ／Ｏプロセッサからのストア命令発行時
の処理を終了する（ステップ１２２、１０５）。
【００７６】前述した本発明の実施形態は、ストアスル
ー型のレベル１キャッシュを有する複数のプロセッサ及
びこれらの複数のプロセッサから共有されるストアスル
ー型のレベル１．５キャッシュにより構成されるクラス
タの複数と、これらの複数のクラスタが接続され、その
内部に前記複数のプロセッサのそれぞれから共有される
ストアイン型のレベル２キャッシュを有する記憶制御装
置とを有し、レベル１キャッシュ、レベル１．５キャッ
シュ、レベル２キャッシュ、主記憶装置が階層構造の記
憶装置として構成されている情報処理装置に本発明を適
用したものとして説明したが、本発明は、ストアスルー
型のレベル１キャッシュを有する複数のプロセッサと、
これらのプロセッサが接続され、その内部に前記複数の
プロセッサのそれぞれから共有されるストアイン型のレ
ベル２キャッシュを有する記憶制御装置とを有し、レベ
ル１キャッシュ、レベル２キャッシュ、主記憶装置が階
層構造の記憶装置として構成されている情報処理装置に
対しても適用することができる。
【００７７】
【発明の効果】以上説明したように本発明によれば、複
数のプロセッサと階層構造のキャッシュメモリとを備え
た情報処理装置のキャッシュメモリの一致制御を、少な
い論理量で、バスのビジー率を低減し、キャッシュミス
を増大させないように行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による情報処理装置の構成
を示すブロック図である。
【図２】レベル１．５キャッシュの制御機構の構成を示
すブロック図である。
【図３】記憶制御装置の構成を示すブロック図である。
【図４】ＳＣにおいてメモリリクエストがリクエストプ
ライオリティを通過し、無効化ベクトルを生成するまで
の過程を説明する図である。
【図５】所有者表内のレベル２キャッシュの各ラインに
対応した所有者データの構成を説明する図である。
【図６】各リクエストに対する無効化リクエスト発行に
ついて説明する図である。
【図７】無効化リクエスト発行機能の構成を示すブロッ
ク図である。
【図８】リクエストキューの構成を説明する図である。
【図９】クラスタがフェッチ命令を発行したときのＳＣ
での処理動作を説明するフローチャートである。
【図１０】プロセッサがストア命令を発行したときのＳ
Ｃでの処理動作を説明するフローチャートである。
【図１１】プロセッサが“Fetch & Set Lock”命令を発
行したときのＳＣでの処理動作を説明するフローチャー
トである。
【図１２】プロセッサが“Store & Release Lock”命令
を発行したときのＳＣでの処理動作を説明するフローチ
ャートである。
【図１３】Ｉ／Ｏプロセッサがフェッチ命令を発行した
ときのＳＣでの処理動作を説明するフローチャートであ
る。
【図１４】Ｉ／Ｏプロセッサがストア命令を発行したと
きのＳＣでの処理動作を説明するフローチャートであ
る。
【符号の説明】
１０ａ〜１０ｎ クラスタ １１ 記憶制御装置（ＳＣ） １２ 主記憶装置 １３ａ〜１３ｍ プロセッサ（ＩＰ） １４ａ〜１４ｍ レベル１キャッシュ １５ａ〜１５ｎ レベル１．５キャッシュ １６ Ｉ／Ｏプロセッサ １７ レベル２キャッシュ ２０ クラスタ内リクエストプライオリティユニット ２２ レベル１．５キャッシュディレクトリ ２３、４２ ヒット論理 ２４ ブロック転送制御機能 ２５ 置換論理 ２７ 無効化リクエストチェック回路 ３０ａ〜３０ｎ リクエストキュー ３１ Ｉ／Ｏリクエストキュー ３２ リクエストプライオリティ ３７ 無効化リクエスト発行機能 ４１ レベル２キャッシュディレクトリ ４３ ライン転送制御論理 ４４ ディレクトリ置換論理 ４５ 所有者表＆所有者表更新論理 ４６ 無効化ベクトル論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柿田 宏 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5B005 JJ11 KK13 MM05 NN31 PP02 PP21 UU32

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ストアスルー型のレベル１キャッシュを
    有する複数のプロセッサと、これらのプロセッサが接続
    され、その内部に前記複数のプロセッサのそれぞれから
    共有されるストアイン型のレベル２キャッシュを有する
    記憶制御装置と、該記憶制御装置に接続された主記憶装
    置とを備え、前記レベル１キャッシュ、レベル２キャッ
    シュ、主記憶装置が階層構造の記憶装置として構成され
    ている情報処理装置において、前記記憶制御装置は、前
    記レベル２キャッシュの各ラインについて、そのライン
    のデータを持つプロセッサ番号の一覧からなるデータ所
    有者表と、前記プロセッサからストア命令が発行された
    とき、そのストア命令を発行したプロセッサ以外のプロ
    セッサ内の該当アドレスのレベル１キャッシュを無効化
    するためのリクエストを、前記データ所有者表の内容に
    基づいて発行する無効化リクエスト発行手段とを備える
    ことを特徴とする情報処理装置。
  2. 【請求項２】 前記無効化リクエスト発行手段は、前記
    ストア命令が指すアドレスのデータがレベル２キャッシ
    ュに存在している場合、該当アドレスのデータが存在し
    ているプロセッサに対して選択的に無効化リクエストを
    発行することを特徴とする請求項１記載の情報処理装
    置。
  3. 【請求項３】 ストアスルー型のレベル１キャッシュを
    有する複数のプロセッサ及びこれらの複数のプロセッサ
    から共有されるストアスルー型のレベル１．５キャッシ
    ュにより構成されるクラスタの複数と、これらの複数の
    クラスタが接続され、その内部に前記複数のプロセッサ
    のそれぞれから共有されるストアイン型のレベル２キャ
    ッシュを有する記憶制御装置と、該記憶制御装置に接続
    された主記憶装置とを備え、前記レベル１キャッシュ、
    レベル１．５キャッシュ、レベル２キャッシュ、主記憶
    装置が階層構造の記憶装置として構成されている情報処
    理装置において、前記記憶制御装置は、前記レベル２キ
    ャッシュの各ラインについて、そのラインのデータを持
    つクラスタ番号の一覧からなるデータ所有者表と、前記
    クラスタからストア命令が発行されたとき、そのストア
    命令を発行したクラスタ以外のクラスタ内の該当アドレ
    スのレベル１．５キャッシュ、レベル１キャッシュを無
    効化するためのリクエストを、前記データ所有者表の内
    容に基づいて発行する無効化リクエスト発行手段を備え
    ることを特徴とする情報処理装置。
  4. 【請求項４】 前記無効化リクエスト発行手段は、前記
    ストア命令が指すアドレスのデータがレベル２キャッシ
    ュに存在している場合、該当アドレスのデータが存在し
    ているクラスタに対して選択的に無効化リクエストを発
    行することを特徴とする請求項３記載の情報処理装置。
  5. 【請求項５】 前記無効化リクエストは、該無効化リク
    エストの要因となったストア命令を発行したプロセッサ
    番号を伝える情報を持ち、クラスタ内のプロセッサは、
    自プロセッサからのストア命令による無効化リクエスト
    に対してはレベル１キャッシュの無効化を行わないこと
    を特徴とする請求項３または４記載の情報処理装置。
  6. 【請求項６】 前記記憶制御装置は、ラインアドレス毎
    に独立に動作する複数の系にインタリーブされているレ
    ベル２キャッシュを制御する複数の記憶制御系により構
    成され、前記複数の記憶制御系が無効化リクエストを同
    時に発行する際、各系から発行された無効化リクエスト
    を一旦キューに保持し、無効化リクエストの送付先プロ
    セッサ番号が重複していない複数の無効化リクエストを
    統合して発行する手段を備えることを特徴とする請求項
    ３、４または５記載の情報処理装置。
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