JP2001296919A - Failure diagnostic device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a failure diagnostic device capable of improving the segmenting precision of a defective site even when circuit scale is enlarged. SOLUTION: A timing error detecting means 4 detects the timing error of a control signal outputted from a functional control means 2 to an object 3 to be controlled, and outputs it to a control diagnosing means 1. The control diagnostic means 1 operates failure diagnosis based on the timing error from the timing error detecting means 4 and the error information of a ready/busy signal or a data pattern signal from the object or the control circuit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、マイクロプロセッ
サを搭載したデジタル回路の故障診断を行う故障診断装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure diagnosis device for diagnosing failure of a digital circuit having a microprocessor.

【０００２】[0002]

【従来の技術】各種制御対象を制御する制御装置には、
マイクロプロセッサを搭載したデジタル回路が用いられ
ている。通常、このようなデジタル回路は故障診断機能
を有している。そして、回路の故障診断には、以下のよ
うな監視にて故障部位を切り分けしている。2. Description of the Related Art Control devices for controlling various control objects include:
A digital circuit equipped with a microprocessor is used. Usually, such a digital circuit has a failure diagnosis function. In the fault diagnosis of the circuit, the fault site is separated by the following monitoring.

【０００３】（１）周辺回路の制御対象をアクセスする
場合にマイクロプロセッサが検出するタイムアウトによ
る監視。これは、制御対象を制御する場合に、制御対象
からアクセスサイクルの終了（バスオペレーション終了
通知：ＡＣＫ信号）を受け取ることにより監視するもの
であり、ＡＣＫ信号が所定の時間経過してもない場合に
は、マイクロプロセッサはタイムアウトと判断し制御対
象に異常有りと判断する。(1) Monitoring by timeout detected by a microprocessor when accessing an object to be controlled by a peripheral circuit. This is to monitor the control object by receiving the end of the access cycle (bus operation end notification: ACK signal) from the control object when the ACK signal has not passed for a predetermined time. The microprocessor determines that a timeout has occurred and determines that the control target has an abnormality.

【０００４】（２）データサイクルのパリティエラー、
アドレスサイクルのパリティエラー。これは、バス信号
のパリティチェックによる監視である。(2) Parity error in data cycle,
Address cycle parity error. This is monitoring by parity check of the bus signal.

【０００５】（３）制御対象へのリードアクセス時に検
出されるデータパターンの異常。これは、制御対象から
のデータパターンによるデータ異常の監視である。(3) Abnormality of data pattern detected at the time of read access to the control target. This is monitoring of a data abnormality based on a data pattern from a control target.

【０００６】[0006]

【発明が解決しょうとする課題】ところが、回路規模が
大きくなると、以上の監視だけでは故障部位の切り分け
が困難である。例えば、回路規模が大きくなるとマイク
ロプロセッサだけで周辺回路を直接制御できないため、
特定の制御対象を直接制御するためのコントローラを搭
載することになる。この場合、コントローラはマイクロ
プロセッサより制御される場合が多い。However, when the circuit scale becomes large, it is difficult to isolate a faulty part only by the above monitoring. For example, when the circuit scale becomes large, the peripheral circuits cannot be directly controlled only by the microprocessor.
A controller for directly controlling a specific control target is mounted. In this case, the controller is often controlled by a microprocessor.

【０００７】マイクロプロセッサ、コントローラ、制御
対象の構成になると、マイクロプロセッサで検出するタ
イムアウト（有効なデータが時間内に得られないこと）
であっても、制御対象が故障なのか、コントローラーが
故障なのか、さらには制御対象が故障なのかの切り分け
ができない。When a microprocessor, a controller, and a control target are configured, a timeout detected by the microprocessor (valid data cannot be obtained in time)
However, it is impossible to determine whether the control target is faulty, the controller is faulty, or the control target is faulty.

【０００８】また、バス信号のパリティチェックやデー
タ異常でも、制御対象、コントローラ、他の経路上の素
子等、どこに故障があるのかを切り分けすることは難し
い。つまり、従来の監視による故障（エラー）検出で
は、回路規模の大きい回路の入力、出力およびバスだけ
を監視するだけでは、内部部品の故障部位まで特定する
ことができない。Further, it is difficult to determine where a failure occurs, such as an object to be controlled, a controller, or an element on another path, even when a parity check of a bus signal or data abnormality occurs. In other words, in the conventional fault (error) detection by monitoring, it is not possible to identify a faulty part of an internal component only by monitoring the input, output, and bus of a circuit having a large circuit size.

【０００９】本発明の目的は、回路規模が大きくなって
も故障部位の切り分け精度を向上させることができる故
障診断装置を提供することである。It is an object of the present invention to provide a failure diagnosis device which can improve the accuracy of isolating a failed part even if the circuit scale becomes large.

【００１０】[0010]

【課題を解決するための手段】請求項１の発明に係わる
故障診断装置は、制御対象や制御回路からレディ／ビジ
ー信号やデータパターン信号のエラー情報を入力し、そ
のエラー情報に基づいてデジタル回路の故障診断を行う
故障診断装置において、特定の機能を実現する制御対象
に対して制御信号を出力する機能別制御手段と、前記機
能別制御手段から前記制御対象に出力される前記制御信
号のタイミングエラーを検出するタイミングエラー検出
手段と、前記機能別制御手段に対し前記制御対象への制
御信号を出力すると共に前記タイミングエラー検出手段
からのタイミングエラーおよび前記エラー情報に基づい
て故障診断を行う制御診断手段とを備えたことを特徴と
する。According to a first aspect of the present invention, there is provided a fault diagnosis apparatus which inputs error information of a ready / busy signal or a data pattern signal from a control object or a control circuit, and performs a digital circuit operation based on the error information. In the failure diagnosis device for performing a failure diagnosis, a function-specific control unit that outputs a control signal to a control object that realizes a specific function, and a timing of the control signal that is output from the function-specific control unit to the control object Timing error detection means for detecting an error, and control diagnosis for outputting a control signal to the control target to the function-specific control means and performing a failure diagnosis based on the timing error from the timing error detection means and the error information Means.

【００１１】請求項１の発明に係わる故障診断装置にお
いては、タイミングエラー検出手段は、機能別制御手段
から制御対象に出力される制御信号のタイミングエラー
を検出し制御診断手段に出力する。制御診断手段は、タ
イミングエラー検出手段からのタイミングエラーおよび
制御対象や制御回路からのレディ／ビジー信号やデータ
パターン信号のエラー情報に基づいて故障診断を行う。In the failure diagnosis apparatus according to the first aspect of the invention, the timing error detection means detects a timing error of a control signal output from the function-specific control means to the control target and outputs the timing error to the control diagnosis means. The control diagnosis unit performs a failure diagnosis based on the timing error from the timing error detection unit and error information of the ready / busy signal and the data pattern signal from the control target and the control circuit.

【００１２】請求項２の発明に係わる故障診断装置は、
請求項１の発明において、前記タイミングエラー検出手
段は、前記制御信号のタイミングエラー判定に用いる論
理パターンを前記制御信号から取り込むタイミングを検
出するトリガーポイント検出手段と、前記トリガーポイ
ント検出手段で検出したトリガポイントにおける前記制
御信号の論理パターンと予め定めた正常論理パターンと
が一致する場合は正常を示す論理値を出力し不一致の場
合は異常を示す論理値を出力する論理パターン評価手段
とを備えたことを特徴とする。According to a second aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
2. The invention according to claim 1, wherein the timing error detecting means detects a timing at which a logical pattern used for determining a timing error of the control signal is captured from the control signal, and a trigger detected by the trigger point detecting means. Logic pattern evaluation means for outputting a logical value indicating normal when the logical pattern of the control signal at the point matches a predetermined normal logical pattern, and outputting a logical value indicating abnormal when the logical pattern does not match. It is characterized by.

【００１３】請求項２の発明に係わる故障診断装置にお
いては、請求項１の発明の作用に加え、論理パターン評
価手段は、トリガーポイント検出手段で検出したトリガ
ポイントにおける制御信号の論理パターンと予め定めた
正常論理パターンとを比較し、一致する場合は正常を示
す論理値を出力し、不一致の場合は異常を示す論理値を
出力する。[0013] In the failure diagnosis apparatus according to the second aspect of the present invention, in addition to the operation of the first aspect, the logic pattern evaluation means determines the logic pattern of the control signal at the trigger point detected by the trigger point detection means in advance. The logic value is compared with the normal logic pattern, and if they match, a logical value indicating normality is output, and if they do not match, a logical value indicating an abnormality is output.

【００１４】請求項３の発明に係わる故障診断装置は、
請求項１の発明において、前記タイミングエラー検出手
段は、前記制御信号の論理値から定まるタイミング時間
長を検出するタイミング時間長検出手段と、前記タイミ
ング時間長検出手段で検出したタイミング時間長と正常
タイミング時間長に基づいて正常または異常を検出する
タイミング時間長評価手段とを備えたことを特徴とす
る。According to a third aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
2. The timing error detecting means according to claim 1, wherein the timing error detecting means detects a timing time length determined from a logical value of the control signal, and the timing time length detected by the timing time length detecting means and a normal timing. Timing time length evaluation means for detecting normality or abnormality based on the time length.

【００１５】請求項３の発明に係わる故障診断装置にお
いては、請求項１の発明の作用に加え、タイミング時間
長評価手段は、タイミング時間長検出手段で検出したタ
イミング時間長と正常タイミング時間長とを比較し、そ
の比較結果に基づいて正常または異常を検出する。According to a third aspect of the present invention, in addition to the function of the first aspect of the present invention, the timing time length evaluating means includes a timing time length detected by the timing time length detecting means and a normal timing time length. Are compared, and normal or abnormal is detected based on the comparison result.

【００１６】請求項４の発明に係わる故障診断装置は、
請求項１の発明において、前記制御診断手段は、前記タ
イミングエラーと前記エラー情報とを組み合わせて故障
部位を特定する診断マトリクスを有し、この診断マトリ
クスに基づいて故障部位を判定することを特徴とする。According to a fourth aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
The invention according to claim 1, wherein the control diagnosis means has a diagnosis matrix for specifying a failed part by combining the timing error and the error information, and determines the failed part based on the diagnostic matrix. I do.

【００１７】請求項４の発明に係わる故障診断装置にお
いては、請求項１の発明の作用に加え、制御診断手段
は、タイミングエラーとエラー情報とを組み合わせて作
成された診断マトリクスに基づいて故障部位を判定す
る。According to a fourth aspect of the present invention, in addition to the function of the first aspect of the present invention, the control diagnosing means includes a fault locating section based on a diagnostic matrix created by combining a timing error and error information. Is determined.

【００１８】請求項５の発明に係わる故障診断装置は、
制御対象や制御回路からレディ／ビジー信号やデータパ
ターン信号のエラー情報を入力し、そのエラー情報に基
づいてデジタル回路の故障診断を行う故障診断装置にお
いて、前記制御対象への制御信号を出力すると共に前記
エラー情報を入力する制御手段と、前記制御手段からの
制御信号に基づいて特定の機能を実現する制御対象に対
して制御信号を出力する機能別制御手段と、前記機能別
制御手段から出力される制御信号のタイミングエラーお
よび前記制御手段から出力される制御信号のタイミング
エラーを検出するタイミングエラー検出手段と、前記タ
イミングエラー検出手段からのタイミングエラーおよび
前記制御手段からの前記エラー情報に基づいて故障診断
を行う診断手段とを備えたことを特徴とする。According to a fifth aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
In a failure diagnosis device that inputs error information of a ready / busy signal or a data pattern signal from a control target or a control circuit and performs a failure diagnosis of a digital circuit based on the error information, a control signal to the control target is output. A control unit that inputs the error information, a function-specific control unit that outputs a control signal to a control target that implements a specific function based on a control signal from the control unit, and a control unit that outputs a control signal. A timing error of a control signal output from the control means and a timing error of the control signal output from the control means; and a failure based on the timing error from the timing error detection means and the error information from the control means. Diagnostic means for performing a diagnosis.

【００１９】請求項５の発明に係わる故障診断装置にお
いては、タイミングエラー検出手段は、機能別制御手段
から出力される制御信号のタイミングエラーおよび制御
手段から出力される制御信号のタイミングエラーを検出
する。診断手段は、タイミングエラー検出手段からのタ
イミングエラーおよび制御手段からのエラー情報に基づ
いて故障診断を行う。In the failure diagnosis apparatus according to the present invention, the timing error detecting means detects a timing error of the control signal output from the function-specific control means and a timing error of the control signal output from the control means. . The diagnosing means performs a failure diagnosis based on the timing error from the timing error detecting means and the error information from the control means.

【００２０】請求項６の発明に係わる故障診断装置は、
請求項５の発明において、前記タイミングエラー検出手
段および前記診断手段は、前記機能別制御手段および前
記制御手段とは別基板に形成され、故障診断時に前記機
能別制御手段および前記制御手段の基板に装着されるこ
とを特徴とする。According to a sixth aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
6. The invention of claim 5, wherein the timing error detecting means and the diagnosing means are formed on a separate board from the function-specific control means and the control means, and are provided on the function-specific control means and the control means at the time of failure diagnosis. It is characterized by being worn.

【００２１】請求項６の発明に係わる故障診断装置にお
いては、請求項５の発明の作用に加え、機能別制御手段
および制御手段とは別基板に形成されたタイミングエラ
ー検出手段および診断手段は、故障診断時に機能別制御
手段および制御手段の基板に装着される。According to a sixth aspect of the present invention, in addition to the function of the fifth aspect of the present invention, the function-specific control means and the timing error detecting means and the diagnostic means formed on a separate substrate from the control means are provided. It is mounted on the function-specific control means and the board of the control means at the time of failure diagnosis.

【００２２】請求項７の発明に係わる故障診断装置は、
請求項１または請求項５の発明において、前記タイミン
グエラー検出手段は、前記制御対象に設けられたことを
特徴とする。According to a seventh aspect of the present invention, there is provided a failure diagnosis apparatus comprising:
The invention according to claim 1 or 5, wherein the timing error detecting means is provided in the control target.

【００２３】請求項７の発明に係わる故障診断装置にお
いては、請求項１または請求項５の発明の作用に加え、
機能別制御手段および制御手段の基板を小さくできる。In the failure diagnosis apparatus according to the seventh aspect of the present invention, in addition to the functions of the first or fifth aspect,
The function-specific control means and the substrate of the control means can be made smaller.

【００２４】請求項８の発明に係わる故障診断装置は、
請求項１または請求項５の発明において、前記機能別制
御手段は、出力ピンを介して外部へ出力した制御信号を
自己の入力ピンへ折り返す外部配線を備え、出力した制
御信号と折り返した制御信号とを比較し、一致している
場合には前記出力ピン上の信号ラインは正常と判定し、
不一致の場合は前記出力ピン上の信号ラインは異常と判
定することを特徴とする。[0024] The fault diagnosis apparatus according to the invention of claim 8 is:
6. The control device according to claim 1, wherein the function-dependent control means includes an external wiring for returning a control signal output to the outside via an output pin to its own input pin, and outputting the control signal and the returned control signal. And if they match, it is determined that the signal line on the output pin is normal,
If they do not match, the signal line on the output pin is determined to be abnormal.

【００２５】請求項８の発明に係わる故障診断装置にお
いては、請求項１または請求項５の発明の作用に加え、
機能別制御手段は自己が出力した制御信号と折り返した
制御信号とを比較し、機能別制御手段の出力経路上の異
常を検出する。[0025] In the failure diagnosis apparatus according to the eighth aspect of the present invention, in addition to the operation of the first or fifth aspect,
The function-specific control means compares the control signal output by itself with the returned control signal, and detects an abnormality on the output path of the function-specific control means.

【００２６】[0026]

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は本発明の第１の実施の形態に係わる故障診
断装置の構成図である。図１は、本発明の第１の実施の
形態に係わる故障診断装置の構成図である。Embodiments of the present invention will be described below. FIG. 1 is a configuration diagram of a failure diagnosis device according to a first embodiment of the present invention. FIG. 1 is a configuration diagram of a failure diagnosis device according to a first embodiment of the present invention.

【００２７】制御診断手段１は、機能別制御手段２を介
して制御対象３を制御すると共に故障診断を行う。すな
わち、機能別制御手段２および制御対象３との間でデー
タバス信号Ｄおよびアドレスバス信号Ａによりデータの
送受信を行う。このデータの送受信には、例えばデータ
パターン信号のエラー情報も含まれる。また制御信号ｃ
１、ｃ２〜ｃｎを機能別制御手段２に出力し、機能別制
御手段２を介して制御対象３の制御を行う。制御信号ｃ
１、ｃ２〜ｃｎは、例えば、ライト／リード信号、アド
レスラッチ信号、チップセレクト信号等、周辺回路の制
御対象を制御するための信号等である。The control diagnosis means 1 controls the control target 3 via the function-specific control means 2 and performs a failure diagnosis. That is, data is transmitted and received between the function-based control means 2 and the control target 3 by the data bus signal D and the address bus signal A. The transmission and reception of the data includes, for example, error information of the data pattern signal. Control signal c
1, c2 to cn are output to the function-specific control means 2, and the control target 3 is controlled via the function-specific control means 2. Control signal c
1, c2 to cn are, for example, signals for controlling a control target of a peripheral circuit, such as a write / read signal, an address latch signal, a chip select signal, and the like.

【００２８】機能別制御手段２は、制御診断手段１の制
御信号ｃ１、ｃ２〜ｃｎに基づいて、ある特定の機能を
実現する制御対象３を制御信号ｄ１、ｄ２〜ｄｍにより
制御する。この際に、制御対象３のレディ／ビジー信号
ｂを入力し、ＡＣＫ信号ａとして制御診断手段１に返す
ことになる。ＡＣＫ信号ａ（アクノリッジ信号ａ）は、
通常、バスオペレーション終了の通知信号である。Based on the control signals c1, c2 to cn of the control diagnosing means 1, the function-specific control means 2 controls the control target 3 which realizes a specific function by the control signals d1, d2 to dm. At this time, the ready / busy signal b of the control target 3 is input and returned to the control diagnosis means 1 as an ACK signal a. The ACK signal a (acknowledge signal a) is
Usually, it is a notification signal of bus operation end.

【００２９】タイミングエラー検出手段４は、機能別制
御手段２の制御信号 ｄ１、ｄ２〜ｄｍおよび制御対象
３のレディ／ビジー信号ｂを入力し、制御に関する信号
のタイミングエラーを検出し、制御診断手段１へエラー
検出結果Ｒを出力する。制御診断手段１においては、エ
ラ−検出結果Ｒとその他のエラー情報に基づき故障診断
を行うことになる。ここで、制御対象３にレディ／ビジ
ー信号ｂに相当する信号がない場合には、制御診断手段
１による固定ウエイトのタイミングが使われる。The timing error detection means 4 receives the control signals d1, d2 to dm of the function-specific control means 2 and the ready / busy signal b of the control target 3, detects a timing error of a signal related to control, and executes control diagnosis means. Then, the error detection result R is output to 1. The control diagnosis means 1 performs a failure diagnosis based on the error detection result R and other error information. Here, when there is no signal corresponding to the ready / busy signal b in the control target 3, the timing of the fixed wait by the control diagnosis means 1 is used.

【００３０】これら、制御診断手段１、機能別制御手段
２、タイミングエラー検出手段４は、プリント基板上に
形成される。制御診断手段１は、例えばＣＰＵおよび周
辺回路用のコントローラを装備したマイクロプロセッサ
と、プログラムを格納したメモリとからなり、プリント
基板に形成された回路全体を制御診断する。メモリには
診断タスクが予め記憶されている。つまり、制御診断手
段１は制御対象３も含めてプリント基板上の回路の故障
診断を行うことになる。The control diagnosis means 1, the function-specific control means 2, and the timing error detection means 4 are formed on a printed circuit board. The control diagnosis unit 1 includes, for example, a microprocessor equipped with a CPU and a controller for peripheral circuits, and a memory storing a program, and performs control diagnosis of the entire circuit formed on the printed circuit board. The diagnostic task is stored in the memory in advance. That is, the control diagnosis unit 1 performs a failure diagnosis of the circuit on the printed circuit board including the control target 3.

【００３１】機能別制御手段２は、制御診断手段１のマ
イクロプロセッサの制御信号では直接制御できないメモ
リ、Ｉ／Ｏコントローラ等の制御対象３を制御するため
に、制御信号を生成する制御回路である。この制御回路
は、物理的な電子部品で構成した回路ばかりでなく、Ｐ
ＬＤ、FPGA（プログラマブルロジック）等のハードウエ
ア記述言語で動作するＩＣ、専用の制御用ＩＣ、ＬＳ
Ｉ、マイコンソフトで動く機能も含まれる。The function-based control means 2 is a control circuit for generating a control signal for controlling a control target 3 such as a memory or an I / O controller which cannot be directly controlled by the control signal of the microprocessor of the control diagnosis means 1. . This control circuit is not only a circuit composed of physical electronic components, but also a P
ICs operating in hardware description languages such as LDs and FPGAs (programmable logic), dedicated control ICs, LS
I. Functions that run on microcomputer software are also included.

【００３２】図２は、タイミングエラー検出手段４の動
作を示すフローチャートである。タイミングエラー検出
手段４の検出するタイミングエラーは、制御対象３を正
常に動作させ、また、制御診断手段１が制御対象３を正
常にアクセスするために必要な制御信号のタイミングの
エラーである。タイミングエラー検出手段４は以下のよ
うに動作する。FIG. 2 is a flowchart showing the operation of the timing error detecting means 4. The timing error detected by the timing error detection means 4 is an error in the timing of a control signal necessary for the control target 3 to operate normally and for the control diagnosis means 1 to access the control target 3 normally. The timing error detecting means 4 operates as follows.

【００３３】（１）ステップＳ１ まず、制御信号ｄ１、ｄ２〜ｄｍおよび制御対象３のレ
ディ／ビジー信号ｂを入力する。(1) Step S1 First, the control signals d1, d2 to dm and the ready / busy signal b of the control target 3 are input.

【００３４】（２）ステップＳ２ 制御対象３へのアクセスが開始されるか監視する。開始
の識別は、例えば、制御信号ｄ１、ｄ２〜ｄｍの中のア
クセス開始を示す信号がアクティブなる時点等である。
具体的には、チップセレクト信号、アドレスデコード信
号、デバイスセレクト信号などがある。(2) Step S2 It is monitored whether access to the control target 3 is started. The start is identified, for example, at the time when a signal indicating access start among the control signals d1, d2 to dm becomes active.
Specifically, there are a chip select signal, an address decode signal, a device select signal, and the like.

【００３５】（３）ステップＳ３ 次に、エラーステータスレジスタを初期化する。初期値
は正常（エラー無し）を示すビット構成とする。(3) Step S3 Next, the error status register is initialized. The initial value has a bit configuration indicating normal (no error).

【００３６】エラーステータスレジスタとは、例えば、
レジスタ値の各ビットを、制御に関する信号（ｄ１、ｄ
２〜ｄｍ、ｂ）に１対１に対応させ、異常制御信号は対
応ビットを１にセット、正常ビットは０とするビット構
成がある。また、異常信号に加え、異常内容（エラー内
容）も１対１に各レジスタビットに対応させてもよい。The error status register is, for example,
Each bit of the register value is converted into a signal (d1, d
2 to dm, b), the abnormal control signal has a bit configuration in which the corresponding bit is set to 1 and the normal bit is 0. Further, in addition to the abnormal signal, abnormal contents (error contents) may be made to correspond to each register bit on a one-to-one basis.

【００３７】（４）ステップＳ４ 制御対象３へのアクティブ検出後の制御に関する信号ｄ
１、ｄ２〜ｄｍ、ｂの入力値を入力する。(4) Step S4 A signal d relating to the control after detecting the active state of the control target 3
1. Input values of d2 to dm and b are input.

【００３８】（５）ステップＳ５ 各制御信号の状態値（論理値）のタイミングエラーを検
出するトリガーポイントであるか否かを判定する。トリ
ガポイントでないときはステップＳ４に戻りトリガポイ
ントになるまで制御信号の入力を続ける。(5) Step S5 It is determined whether or not it is a trigger point for detecting a timing error of a state value (logical value) of each control signal. If it is not the trigger point, the process returns to step S4 and the input of the control signal is continued until the trigger point is reached.

【００３９】（６）ステップＳ６ トリガーポイントになると、正常タイミングと比較す
る。図３はトリガポイントでの正常タイミングとの比較
のタイミング図を示す。(6) Step S6 When the trigger point is reached, the timing is compared with the normal timing. FIG. 3 shows a timing chart for comparison with the normal timing at the trigger point.

【００４０】図３では、デュアルポートメモリのライト
アクセス時の制御信号タイミングの例を示している。チ
ップセレクト信号ＣＳ、ライト信号ＷＥ、アウトプット
イネーブル信号ＯＥはローアクティブ信号とし、正常時
には図３（ａ）に示すようにＮ波形のタイミングとな
る。一方、図３（ｂ）には異常時の一例としてＡＢ波形
を示している。FIG. 3 shows an example of control signal timing at the time of write access of the dual port memory. The chip select signal CS, the write signal WE, and the output enable signal OE are low active signals, and normally have N waveform timings as shown in FIG. On the other hand, FIG. 3B shows an AB waveform as an example at the time of abnormality.

【００４１】また、図３には、レディ／ビジー信号ＲＹ
／ＢＹも図示している。このレディ／ビジー信号ＲＹ／
ＢＹはレディ時は論理値“Ｈ”、ビジー時は論理値
“Ｌ”とする。FIG. 3 shows a ready / busy signal RY.
/ BY is also shown. This ready / busy signal RY /
BY has a logical value "H" when ready and a logical value "L" when busy.

【００４２】ここで、図３に示すトリガポイントｔｒを
各制御信号の状態値（論理値）のパターンエラー検出ポ
イントとしている。トリガーポイントｔｒにおいて、パ
ターンＴＤ１が正常時であり、パターンＴＤ２が異常時
である。Here, the trigger point tr shown in FIG. 3 is a pattern error detection point of the state value (logical value) of each control signal. At the trigger point tr, the pattern TD1 is normal and the pattern TD2 is abnormal.

【００４３】トリガポイントｔｒは、予め定めたポイン
ト｛例えばチップセレクト信号ＣＳ波形の立ち下がりか
ら４クロック経過時等（クロック：プリント板回路上の
動作クロック、各制御信号を同期式で生成するために使
われるタイミング信号等）｝、また、制御信号あるいは
複数の制御信号の間における互いに従属する関係から定
めたポイント（例えば、チップセレクト信号ＣＳが
“Ｌ”である場合に、レディ／ビジー信号“Ｌ”からの
立ち上がりから１クロック経過時等）である。The trigger point tr is determined at a predetermined point {for example, when four clocks have elapsed since the falling edge of the chip select signal CS waveform (clock: operating clock on the printed circuit board, in order to generate each control signal synchronously). Used, a control signal or a point determined from a subordinate relationship between a plurality of control signals (for example, when the chip select signal CS is “L”, the ready / busy signal “L” From the rise from “1”, etc.).

【００４４】トリガポイントｔｒになると、正常論理パ
ターン（Ｎ波形）とトリガポイントｔｒ時の論理パター
ンを比較する。At the trigger point tr, the normal logical pattern (N waveform) is compared with the logical pattern at the trigger point tr.

【００４５】（７）ステップ７ そして、タイミングエラーか否かを判定する。例えば、
トリガポイントｔｒにおいて、図３（ｂ）に示すような
ＡＢ波形である場合には、論理パターンはパターンＴＤ
２となり、アウトプットイネーブル信号ＯＥが異常であ
り、アウトプットイネーブル信号ＯＥのタイミングエラ
ーと判定する。(7) Step 7 It is determined whether or not a timing error has occurred. For example,
At the trigger point tr, if the waveform is an AB waveform as shown in FIG.
2, the output enable signal OE is abnormal, and it is determined that the timing error of the output enable signal OE has occurred.

【００４６】（８）ステップＳ８ 論理パターンにエラーがある場合、エラーステータスレ
ジスタをセットする。(8) Step S8 If there is an error in the logical pattern, an error status register is set.

【００４７】（９）ステップＳ９ このエラーステータスレジスタ値Ｒは制御診断手段１へ
出力（通知）される。この通知の形態としては、例え
ば、アドレスバス信号Ａの一部とデータバス信号Ｂの全
部、または一部をタイミングエラー検出手段４と配線し
た形態とし、制御診断手段１からのポーリングでレジス
タ値Ｒをリードする。また、エラー発生を外部割込み信
号等で制御診断手段１に通知する形態を併用してもよ
い。(9) Step S9 This error status register value R is output (notified) to the control diagnosis means 1. As a form of this notification, for example, a part of the address bus signal A and a part or all of the data bus signal B are wired to the timing error detecting means 4, and the register value R is polled by the control diagnostic means 1. Lead. Further, a mode in which the occurrence of an error is notified to the control diagnosis means 1 by an external interrupt signal or the like may be used together.

【００４８】以上の説明では、タイミングエラー検出手
段４は、トリガーポイントにおける各制御信号の状態値
（論理値）のパターンエラーにより制御信号のタイミン
グエラーを検出するようにしたが、制御信号が２値状態
Ｌ（ロー）、Ｈ（ハイ）の区間（タイミング時間長）、
複数の制御信号の間における互いに従属するタイミング
時間長により、制御信号のタイミングエラーを検出する
ことも可能である。図４は、この場合のタイミングエラ
ー検出手段４の動作を示すフローチャートである。な
お、ステップＳ１からステップＳ４までは、図２に示し
たフローチャートと動作が同一である。In the above description, the timing error detecting means 4 detects the timing error of the control signal based on the pattern error of the state value (logical value) of each control signal at the trigger point. State L (low), H (high) section (timing time length),
It is also possible to detect a timing error of a control signal based on a timing time length dependent on each other between a plurality of control signals. FIG. 4 is a flowchart showing the operation of the timing error detecting means 4 in this case. The operation from step S1 to step S4 is the same as that of the flowchart shown in FIG.

【００４９】（１）ステップＳ１ まず、制御信号ｄ１、ｄ２〜ｄｍおよび制御対象３のレ
ディ／ビジー信号ｂを入力する。(1) Step S1 First, the control signals d1, d2 to dm and the ready / busy signal b of the control target 3 are input.

【００５０】（２）ステップＳ２ 制御対象３へのアクセスが開始されるか監視する。開始
の識別は、例えば、制御信号ｄ１、ｄ２〜ｄｍの中のア
クセス開始を示す信号がアクティブなる時点等である。
具体的には、チップセレクト信号、アドレスデコード信
号、デバイスセレクト信号などがある。(2) Step S2 It is monitored whether access to the control target 3 is started. The start is identified, for example, at the time when a signal indicating access start among the control signals d1, d2 to dm becomes active.
Specifically, there are a chip select signal, an address decode signal, a device select signal, and the like.

【００５１】（３）ステップＳ３ 次に、エラーステータスレジスタを初期化する。初期値
は正常（エラー無し）を示すビット構成とする。(3) Step S3 Next, the error status register is initialized. The initial value has a bit configuration indicating normal (no error).

【００５２】エラーステータスレジスタとは、例えば、
レジスタ値の各ビットを、制御に関する信号（ｄ１、ｄ
２〜ｄｍ、ｂ）に１対１に対応させ、異常制御信号は対
応ビットを１にセット、正常ビットは０とするビット構
成がある。また、異常信号に加え、異常内容（エラー内
容）も１対１に各レジスタビットに対応させてもよい。The error status register is, for example,
Each bit of the register value is converted into a signal (d1, d
2 to dm, b), the abnormal control signal has a bit configuration in which the corresponding bit is set to 1 and the normal bit is 0. Further, in addition to the abnormal signal, abnormal contents (error contents) may be made to correspond to each register bit on a one-to-one basis.

【００５３】（４）ステップＳ４ 制御対象３へのアクティブ検出後の制御に関する信号ｄ
１、ｄ２〜ｄｍ、ｂの入力値を入力する。(4) Step S4 A signal d relating to control after detection of the activity on the control target 3
1. Input values of d2 to dm and b are input.

【００５４】（５）ステップＳ５ 各制御信号の状態値をカウントアップする。つまり、タ
イミング時間長を求める。タイミング時間長としては、
例えば、図３（ａ）のＮ波形では、チップセレクト信号
ＣＳ波形の立ち下がりからライトＷＥ信号がアクティブ
になるまでの時間ｔ１、ライト信号ＷＥのローアクティ
ブ期間ｔ２、レディ／ビジー（ＲＹ／ＢＹ）信号の
“Ｌ”から立ち上がり後ライト信号ＷＥがディセーブル
になるまでの時間ｔ３である。(5) Step S5 The state value of each control signal is counted up. That is, the timing time length is obtained. As the timing time length,
For example, in the N waveform of FIG. 3A, a time t1 from the fall of the chip select signal CS waveform until the write WE signal becomes active, a low active period t2 of the write signal WE, ready / busy (RY / BY) This is a time t3 from when the signal rises from "L" to when the write signal WE is disabled.

【００５５】また、タイミング時間長を求めるには、制
御信号の状態値（論理値）をカウントアップする。例え
ば、図３（ｂ）において、時間ｔ１１は、クロック同期
でチップセレクト信号ＣＳとライト信号ＷＥの状態値
（Ｌ、Ｈ）を入力し、チップセレクト信号ＣＳ波形の立
ち下がり（Ｈ→Ｌ）後、ライト信号ＷＥがアクティブに
なるまでのクロック回数をカウントした値（カウント回
数）で代用している。To determine the timing time length, the state value (logical value) of the control signal is counted up. For example, in FIG. 3B, at time t11, the state values (L, H) of the chip select signal CS and the write signal WE are input in synchronization with the clock, and after the falling of the waveform of the chip select signal CS (H → L). , The value (count number) obtained by counting the number of clocks until the write signal WE becomes active.

【００５６】（６）ステップＳ６ そして、各制御信号の状態値のカウントアップが終了し
たか否かを判定する。これは、上述したように、信号波
形の立ち上がりや立ち下がりで検出する。(6) Step S6 It is determined whether or not the counting up of the state value of each control signal has been completed. This is detected at the rise or fall of the signal waveform as described above.

【００５７】（７）ステップＳ７ 次に、正常タイミングと比較する。タイミング時間長の
タイミングエラー検出の場合も、論理パターンのタイミ
ングエラー検出の場合と同様に正常タイミング時間長と
比較して行う。(7) Step S7 Next, a comparison is made with the normal timing. The detection of the timing error of the timing time length is also performed by comparing with the normal timing time length, similarly to the case of detecting the timing error of the logical pattern.

【００５８】（８）ステップＳ８ そして、タイミングエラーか否かを判定する。図３の具
体例において、例えば、正常時のタイミング時間長が下
式のようにあるとし、検出したＡＢ波形の時間ｔ１１、
時間ｔ２１、時間ｔ３１が、ｔ１１＝５０ｎＳ、ｔ２１
＝２５ｎＳ、ｔ３１＝１０ｎＳであれば、下式を満足し
ていないため、これらをエラーとして検出する。(8) Step S8 Then, it is determined whether or not a timing error has occurred. In the specific example of FIG. 3, for example, it is assumed that the normal timing time length is as shown in the following expression, and the detected AB waveform time t11,
Time t21 and time t31 are t11 = 50 nS, t21
= 25 nS and t31 = 10 nS, the following equation is not satisfied, and these are detected as errors.

【００５９】 ０ｎＳ≦時間ｔ１＜３０ｎＳ （ｎＳ：ナノ秒） ３０ｎＳ≦時間ｔ２＜１μＳ （μＳ：マイクロ秒） ２５ｎＳ≦時間ｔ３0 nS ≦ time t1 <30 nS (nS: nanosecond) 30 nS ≦ time t2 <1 μS (μS: microsecond) 25 nS ≦ time t3

【００６０】（９）ステップＳ９、ステップＳ１０ 論理パターン又はタイミング時間長にエラーがある場
合、エラーステータスレジスタをセットする。そして、
エラーステータスレジスタ値Ｒを制御診断手段１に通知
する。(9) Step S9, Step S10 If there is an error in the logical pattern or the timing time length, the error status register is set. And
An error status register value R is notified to the control diagnosis means 1.

【００６１】図５は、タイミングエラー検出手段４の回
路構成図である。タイミングエラー検出手段４に入力さ
れる信号は、制御対象３の制御に関連するすべての信号
が対象となるが、図５では、説明を簡単にするため、３
個の制御信号ｄ１、ｄ２、ｄ３が入力される場合を示し
ている。FIG. 5 is a circuit diagram of the timing error detecting means 4. The signals input to the timing error detecting means 4 are all signals related to the control of the control target 3, but in FIG.
The case where the control signals d1, d2 and d3 are input is shown.

【００６２】制御信号ｄ１、ｄ２、ｄ３はタイミングエ
ラー検出手段４のバッファ５に入力される。そのうちの
制御信号ｄ１を出力イネーブル信号としている。出力イ
ネーブル信号は制御対象３へのアクセス開始の識別をす
るための信号であり、制御信号ｄ１、ｄ２、ｄ３の中で
代表的に制御信号ｄ１を選択したものであり、他の制御
信号ｄ２、ｄ３を選択することも可能である。バッファ
５は出力イネーブル信号である制御信号ｄ１がアクティ
ブである間を出力イネーブル期間とする。The control signals d 1, d 2 and d 3 are input to the buffer 5 of the timing error detecting means 4. The control signal d1 is an output enable signal. The output enable signal is a signal for identifying the start of access to the control target 3, and is a signal which is representative of the control signal d1, selected from the control signals d1, d2, and d3. It is also possible to select d3. The buffer 5 sets an output enable period during which the control signal d1, which is an output enable signal, is active.

【００６３】出力イネーブル信号である制御信号ｄ１
は、カウントイネーブル信号としてクロック信号ＣＬＫ
と共にトリガーポイント検出手段６に入力される。トリ
ガーポイント検出手段６は、クロック信号ＣＬＫに同期
してカウントアップし、所定のカウント値に達するとト
リガポイントに達したと判断し論理値ｃａ０をラッチ手
段７ａに出力する。Control signal d1 which is an output enable signal
Is a clock signal CLK as a count enable signal.
Is input to the trigger point detecting means 6. The trigger point detecting means 6 counts up in synchronization with the clock signal CLK, and when it reaches a predetermined count value, judges that the trigger point has been reached, and outputs a logical value ca0 to the latch means 7a.

【００６４】一方、バッファ５の出力ｄ１１、ｄ２１、
ｄ３１は論理パターン評価手段８およびタイミング時間
長検出手段９に入力される。論理パターン評価手段８は
入力した制御信号ｄ１１、ｄ２１、ｄ３１の論理値パタ
ーンと予め定められた正常論理パターンとを比較し、論
理パターンのエラー有無を判断し、そのエラー判定結果
ｃａ１、ｃａ２、ｃａ３をラッチ手段７ａに出力する。On the other hand, the outputs d11, d21,
d31 is input to the logic pattern evaluation means 8 and the timing time length detection means 9. The logic pattern evaluation means 8 compares the logic value pattern of the input control signals d11, d21, d31 with a predetermined normal logic pattern to determine the presence or absence of an error in the logic pattern, and the error determination results ca1, ca2, ca3. To the latch means 7a.

【００６５】ラッチ手段７ａは、トリガーポイント検出
手段６の出力値ｃａ０をクロック信号とし、そのクロッ
ク信号のエッジをトリガーとしてエラー判定結果ｃａ
１、ｃａ２、ｃａ３をラッチする。The latch means 7a uses the output value ca0 of the trigger point detection means 6 as a clock signal, and uses the edge of the clock signal as a trigger to determine the error determination result ca.
Latch 1, ca2 and ca3.

【００６６】タイミング時間長検出手段９は、バッファ
５の出力信号ｄ１、ｄ２、ｄ３を入力し、タイミング時
間長の検出イネーブル信号ｋ１、ｋ２を出力する。この
検出イネーブル信号はタイミング時間長を示す信号であ
りその詳細は後述する。The timing time length detecting means 9 receives the output signals d1, d2, d3 of the buffer 5 and outputs timing time length detection enable signals k1, k2. This detection enable signal is a signal indicating the timing time length, and its details will be described later.

【００６７】検出イネーブル信号ｋ１は第１のタイミン
グ時間長評価手段１０ａに、検出イネーブル信号ｋ２は
第２のタイミング時間長評価手段１０ｂにそれぞれ出力
される。The detection enable signal k1 is output to the first timing time evaluation means 10a, and the detection enable signal k2 is output to the second timing time evaluation means 10b.

【００６８】第１のタイミング時間長評価手段１０ａで
は、検出イネーブル信号ｋ１をカウントイネーブル信号
とし、クロック信号ＣＬＫに同期し、カウントイネーブ
ル信号ｋ１がディセーブルになるまでカウントアップ
し、カウント値を正常カウント値と大小比較して、タイ
ミング時間長エラーの有無を論理値ｍ１でラッチ手段７
ｂに出力する。ラッチ手段７ｂでは、検出イネーブル信
号ｋ１をクロック入力とし、クロック入力のエッジをト
リガーとして論理値ｍ１をラッチする。The first timing time length evaluating means 10a uses the detection enable signal k1 as a count enable signal, counts up in synchronization with the clock signal CLK until the count enable signal k1 is disabled, and counts the count value normally. The value is compared with the value to determine whether or not there is a timing time length error using a logical value m1.
b. The latch means 7b receives the detection enable signal k1 as a clock input, and latches the logical value m1 with the edge of the clock input as a trigger.

【００６９】同様に、第２のタイミング時間長評価手段
１０ａでは、検出イネーブル信号ｋ２をカウントイネー
ブル信号とし、クロック信号ＣＬＫに同期し、カウント
イネーブル信号ｋ２がディセーブルになるまでカウント
アップし、カウント値を正常カウント値と大小比較し
て、タイミング時間長エラーの有無を論理値ｍ２でラッ
チ手段７ｃに出力する。ラッチ手段７ｃでは、検出イネ
ーブル信号ｋ２をクロック入力とし、クロック入力のエ
ッジをトリガーとして論理値ｍ２をラッチする。Similarly, the second timing time length evaluating means 10a uses the detection enable signal k2 as a count enable signal, synchronizes with the clock signal CLK, counts up until the count enable signal k2 is disabled, and counts the count value. Is compared with the normal count value, and the presence or absence of a timing time length error is output to the latch means 7c as a logical value m2. The latch unit 7c receives the detection enable signal k2 as a clock input, and latches the logical value m2 by using the edge of the clock input as a trigger.

【００７０】ラッチ手段７ａ、７ｂ、７ｃのラッチデー
タｎ１、ｎ２、ｎ３、Ｏ１、Ｏ２は出力ポート１１に出
力され、出力ポート１１はアドレスデコーダ１２からの
出力イネーブル信号ｓにより、その入力データｎ１、ｎ
２、ｎ３、Ｏ１、Ｏ２を出力信号Ｒとして出力する。ア
ドレスデコーダ１２は、アドレスバス信号Ａをデコード
し、出力ポート１１へのアクセスである場合に出力イネ
ーブル信号ｓを出力するのである。The latch data n1, n2, n3, O1, and O2 of the latch means 7a, 7b, and 7c are output to the output port 11, and the output port 11 receives the input data n1 and n1 by the output enable signal s from the address decoder 12. n
2, n3, O1, and O2 are output as output signals R. The address decoder 12 decodes the address bus signal A and outputs an output enable signal s when the access is to the output port 11.

【００７１】図６は、トリガーポイント検出手段６の回
路構成図である。トリガーポイント検出手段６のバイナ
リカウンタ１３は、制御信号ｄ１をカウントイネーブル
信号とし、クロック信号ＣＬＫに同期してカウントアッ
プし、そのカウント値をバイナリデータＤＰ１としてコ
ンパレータ１４に出力する。一方、トリガーポイント記
憶手段１５には予めトリガーポイントデータＤＱ１が記
憶されており、コンパレータ１４では、バイナリデータ
ＤＰ１とトリガーポイントデータＤＱ１とを入力し、バ
イナリデータＤＰ１とトリガーポイントデータＤＱ１と
が一致しているか否かを判定し、一致している場合には
論理値“Ｌ”の出力信号ｃａ０を出力し、不一致であれ
ば論理値“Ｈ”をの力信号ｃａ０を出力する。FIG. 6 is a circuit diagram of the trigger point detecting means 6. The binary counter 13 of the trigger point detecting means 6 uses the control signal d1 as a count enable signal, counts up in synchronization with the clock signal CLK, and outputs the count value to the comparator 14 as binary data DP1. On the other hand, trigger point data DQ1 is stored in the trigger point storage means 15 in advance, and binary data DP1 and trigger point data DQ1 are input to the comparator 14 so that the binary data DP1 matches the trigger point data DQ1. It is determined whether or not there is a match. If they match, an output signal ca0 having a logical value “L” is output. If they do not match, a force signal ca0 having a logical value “H” is output.

【００７２】トリガポイント記憶手段１５では、例え
ば、コンパレータ１４へのＱ入力を状態“Ｈ”にプルア
ップ、または状態“Ｌ”にプルダウンすることでトリガ
ポイントＤＱ１を示す。また、トリガーポイント記憶手
段１５はフリップフロップ等で構成したレジスタとして
もよい。レジスタ構成にする利点は、デコーダ等を備え
たリード／ライトポートを追加することで、制御診断手
段１からレジスタのリード、ライトを行うことが可能に
なることである。The trigger point storage means 15 indicates the trigger point DQ1 by pulling up the Q input to the comparator 14 to the state “H” or pulling it down to the state “L”, for example. Further, the trigger point storage means 15 may be a register constituted by a flip-flop or the like. An advantage of the register configuration is that the addition of a read / write port including a decoder and the like makes it possible for the control diagnostic means 1 to read and write registers.

【００７３】このトリガーポイント検出手段６では、制
御信号ｄ１の時間長をクロックＣＬＫに同期してカウン
トアップしたカウンタ値で代用している。このクロック
ＣＬＫはプリント基板の回路上の動作クロックまたは各
制御信号を同期して生成するために使われるタイミング
信号を用いる。In the trigger point detecting means 6, the time length of the control signal d1 is substituted by a counter value counted up in synchronization with the clock CLK. As the clock CLK, an operation clock on a circuit of a printed circuit board or a timing signal used to synchronously generate each control signal is used.

【００７４】図７は論理パターン評価手段８の回路構成
図である。論理パターン評価手段８のコンパレータ１６
ａは、バッファ５の出力ｄ１１を入力し、正常論理パタ
ーン記憶手段１７に記憶された正常論理Ｑ１と同一であ
るか否かを判定し、同一である場合に論理値“Ｌ”の出
力信号ｃａ１を出力する。同様に、コンパレータ１６ｂ
はバッファ５の出力ｄ２１を入力し、正常論理パターン
記憶手段１７に記憶された正常論理Ｑ２と同一であるか
否かを判定し、同一である場合に論理値“Ｌ”の出力信
号ｃａ２を出力し、コンパレータ１６ｃはバッファ５の
出力ｄ３１を入力し、正常論理パターン記憶手段１７に
記憶された正常論理Ｑ３と同一であるか否かを判定し、
同一である場合に論理値“Ｌ”の出力信号ｃａ３を出力
する。FIG. 7 is a circuit diagram of the logic pattern evaluation means 8. Comparator 16 of logic pattern evaluation means 8
a receives the output d11 of the buffer 5 and determines whether or not it is the same as the normal logic Q1 stored in the normal logic pattern storage means 17, and if it is the same, the output signal ca1 of the logical value "L". Is output. Similarly, the comparator 16b
Receives the output d21 of the buffer 5, determines whether or not it is the same as the normal logic Q2 stored in the normal logic pattern storage means 17, and outputs an output signal ca2 having a logical value "L" if the same. Then, the comparator 16c receives the output d31 of the buffer 5 and determines whether or not the output is the same as the normal logic Q3 stored in the normal logic pattern storage means 17,
If they are the same, an output signal ca3 having a logical value "L" is output.

【００７５】正常論理パターン記憶手段１７に記憶され
た正常論理パターンは、例えば図３（ａ）に示したパタ
ーンＴＤ１である。なお、図３（ａ）の場合には、バッ
ファ５の出力は４個の信号となる。The normal logical pattern stored in the normal logical pattern storage means 17 is, for example, the pattern TD1 shown in FIG. In the case of FIG. 3A, the output of the buffer 5 is four signals.

【００７６】いま、バッファ５の出力値がパターンＴＤ
２であるとすると、アウトプットイネーブル信号ＯＥが
正常論理と異なる。図３における信号ＣＳ、ＷＥ、Ｏ
Ｅ、ＲＹ／ＢＹが、信号ｄ１、ｄ２、ｄ３、ｄ４ に対
応するとすると、（ｃａ１、ｃａ２、ｃａ３、ｃａ４）
＝（Ｌ，Ｌ，Ｈ、Ｌ）となり、異常信号ＯＥの評価結果
に対応する信号ｃａ３は論理値“Ｈ”となる。Now, the output value of the buffer 5 is the pattern TD
If it is 2, the output enable signal OE is different from the normal logic. Signals CS, WE, O in FIG.
Assuming that E and RY / BY correspond to the signals d1, d2, d3, and d4, (ca1, ca2, ca3, ca4)
= (L, L, H, L), and the signal ca3 corresponding to the evaluation result of the abnormal signal OE has the logical value “H”.

【００７７】また、正常論理パターン記憶手段１７はト
リガポイント記憶手段１５と同様にプルアップ、プルダ
ウンまたはレジスタ等で構成できる。The normal logic pattern storage means 17 can be constituted by a pull-up, a pull-down, a register or the like, like the trigger point storage means 15.

【００７８】次に、タイミング時間長検出手段９を説明
する。タイミング時間長検出手段９は、バッファ５の出
力信号ｄ１１、ｄ２１、ｄ３１を入力し、タイミング時
間長の検出イネーブル信号ｋ１、ｋ２を生成する。タイ
ミング時間長の検出イネーブル信号とは、評価対象とな
るタイミング時間長と評価対象でない時間長とを区別し
た信号である。Next, the timing time length detecting means 9 will be described. The timing time length detecting means 9 receives the output signals d11, d21 and d31 of the buffer 5 and generates timing time length detection enable signals k1 and k2. The timing time length detection enable signal is a signal that distinguishes a timing time length to be evaluated from a time length not to be evaluated.

【００７９】例えば、図３（ａ）では、時間長ｔ１、ｔ
２、ｔ３を対象にしている。いま、時間長ｔ１に対する
検出イネーブル信号は、時間長ｔ１区間は論理値
“Ｌ”、時間長ｔ１以外の時間区間では、論理値“Ｈ”
とするローアクティブ信号である。同様に、時間長ｔ
２、ｔ３に対しても個別に検出イネーブル信号を生成す
る。For example, in FIG. 3A, the time lengths t1, t1
2, t3. Now, the detection enable signal for the time length t1 has a logical value “L” in the time length t1 section and a logical value “H” in the time section other than the time length t1.
Is a low active signal. Similarly, the time length t
A detection enable signal is also generated individually for 2 and t3.

【００８０】図５では、評価対象とするタイミング時間
長はｋ１、ｋ２の二つとした場合を示している。一つ
は、従属関係にある二つの制御信号関で定まるタイミン
グ時間長（図３（ａ）の時間ｔ１、ｔ３に相当）、もう
一つは、一つの信号の同じ論理値状態の継続時間長（図
（ａ）の時間ｔ２に相当）である。前者の検出イネーブ
ル信号が信号ｋ１であり、後者の検出イネーブル信号が
信号ｋ２である。FIG. 5 shows a case where the timing time lengths to be evaluated are two, k1 and k2. One is a timing time length (corresponding to the times t1 and t3 in FIG. 3A) determined by two dependent control signals, and the other is a duration time of the same logical value state of one signal. (Corresponding to time t2 in FIG. 7A). The former detection enable signal is a signal k1, and the latter detection enable signal is a signal k2.

【００８１】図８は、タイミング時間長検出手段９での
検出イネーブル信号の生成の説明図である。図８（ａ）
では、タイミング時間長はｔ５区間とした一例である。
いま、入力信号ｄ１１、ｄ２１を、図８（ａ）に示す波
形であるとすると、ローアクティブイネーブル信号ｋ１
は図８（ａ）に示すようになる。この真理値表ＬＴを図
８（ａ）に図示している。この真理値表の論理式は、ｋ
１＝ｄ１１＋ｄ２１となる。FIG. 8 is an explanatory diagram of the generation of the detection enable signal by the timing time length detecting means 9. FIG. 8 (a)
In this example, the timing time length is an example of a section t5.
Now, assuming that the input signals d11 and d21 have the waveforms shown in FIG. 8A, the low active enable signal k1
Is as shown in FIG. This truth table LT is shown in FIG. The logical expression of this truth table is k
1 = d11 + d21.

【００８２】図８（ｂ）では、タイミング時間長はｔ６
区間とした一例である。いま、入力信号ｄ２１を図８
（ｂ）に示す波形であるとすると、ローアクティブイネ
ーブル信号ｋ２は図８（ｂ）に示すようになる。この場
合、イネーブル信号をローアクティブとしているため、
信号ｄ２１、信号ｋ２は図８（ｂ）の波形となる。In FIG. 8B, the timing time length is t6
This is an example of a section. Now, the input signal d21 is changed to FIG.
Assuming the waveform shown in FIG. 8B, the low active enable signal k2 becomes as shown in FIG. In this case, since the enable signal is low active,
The signal d21 and the signal k2 have waveforms shown in FIG.

【００８３】図９は、第１のタイミング時間長評価手段
１０ａの回路構成図である。第１のタイミング時間長評
価手段１０ａのバイナリカウンタ１８は、イネーブル信
号ｋ１をカウントイネーブル信号とし、クロック信号Ｃ
ＬＫに同期してカウントアップし、カウント値をバイナ
リデータＤＰ２としてコンパレータ１９に出力する。FIG. 9 is a circuit diagram of the first timing time length evaluating means 10a. The binary counter 18 of the first timing time length evaluating means 10a uses the enable signal k1 as a count enable signal,
It counts up in synchronization with LK, and outputs the count value to the comparator 19 as binary data DP2.

【００８４】コンパレータ１９は、バイナリカウンタ１
８からのバイナリデータＤＰ２と正常タイミング時間長
記憶手段２０からの正常タイミング時間長データＤＱ２
とを入力し、バイナリデータＤＰ２と正常タイミング時
間長データＤＱ２との大小比較を行う。そして、同値で
ある場合には、Ｐ＝Ｑの出力信号ｌ２を論理値“Ｌ”で
出力する。The comparator 19 has a binary counter 1
8 and the normal timing time length data DQ2 from the normal timing time length storage means 20
And compares the magnitude of the binary data DP2 with the normal timing time length data DQ2. If the values are the same, an output signal 12 of P = Q is output as a logical value "L".

【００８５】同値でない場合はＰ＝Ｑの出力信号ｌ２を
論理値“Ｈ”とし、バイナリデータＤＰ２が正常タイミ
ング時間長データＤＱ２より大きい場合には、Ｐ＞Ｑの
出力信号ｌ１を論理値“Ｌ”で出力し、大きくない場合
には、Ｐ＞Ｑの出力信号ｌ１を論理値“Ｈ”とする。ま
た、バイナリデータＤＰ２が正常タイミング時間長デー
タＤＱ２より小さい場合には、Ｐ＜Ｑの出力信号ｌ３を
論理値“Ｌ”とし、小さくない場合には、Ｐ＜Ｑの出力
信号ｌ３を論理値“Ｈ”とする。これらの信号は評価手
段２１に出力される。If not equal, the output signal l2 of P = Q is set to the logical value "H". If the binary data DP2 is larger than the normal timing time length data DQ2, the output signal l1 of P> Q is set to the logical value "L". If not, the output signal 11 of P> Q is set to the logical value "H". When the binary data DP2 is smaller than the normal timing time length data DQ2, the output signal 13 of P <Q is set to the logical value "L". When the binary data DP2 is not smaller, the output signal 13 of P <Q is set to the logical value. H ”. These signals are output to the evaluation means 21.

【００８６】評価手段２１では、コンパレータ１９の出
力信号ｌ１、ｌ２、ｌ３に基づいて、タイミング時間長
にエラーがあるか否かを評価する。いま、クロックＣＬ
Ｋの周期が２０ｎＳであるとし、正常タイミング時間長
が１００ｎＳ以上（クロックカウント数＝５クロック、
バイナリ値０１０１）であり、測定タイミング時間長が
４０ｎＳ（クロックカウント数＝２クロック、バイナリ
値００１０）であるとする。The evaluation means 21 evaluates whether there is an error in the timing time length based on the output signals l1, l2, l3 of the comparator 19. Now, clock CL
Suppose that the period of K is 20 ns and the normal timing time length is 100 ns or more (clock count = 5 clocks,
It is assumed that the measurement timing time length is 40 ns (clock count number = 2 clocks, binary value 0010).

【００８７】検出イネーブル信号ｋ１がローアクティブ
からディアサートする立ち上がりエッジ時点において、
コンパレータ１９へのバイナリデータＤＰ２は“００１
０”、正常時バイナリデータＤＱ２は“０１０１”であ
る。正常時より測定時が小さいので、この両者の大小比
較結果ｌ１、ｌ２、ｌ３は、（ｌ１、ｌ２、ｌ３）＝
（０、０、１）となる。この場合の判定式ＪＤは、以下
の内容となる。At the rising edge when the detection enable signal k1 deasserts from low active,
The binary data DP2 to the comparator 19 is “001”.
0 ", and the normal binary data DQ2 is" 0101. "Since the measurement time is smaller than the normal time, the magnitude comparison results l1, l2, l3 of these two are (l1, l2, l3) =
(0, 0, 1). The judgment formula JD in this case has the following contents.

【００８８】 （ｌ１、ｌ２、ｌ３）＝（０、１，０）は正常 （ｌ１、ｌ２、ｌ３）＝（１、０、０）は正常 （ｌ１、ｌ２、ｌ３）＝（０，０，１）は異常 この判定式ＪＤに基づき、正常時のタイミング時間長と
測定時のタイミング時間長とを比較し、異常であれば論
理値“Ｈ”、正常であれば、論理値“Ｌ”の出力信号ｍ
１を出力する。この一例では、出力信号ｍ１の論理値
“Ｈ”を出力することになる。(L1, l2, l3) = (0, 1, 0) is normal (l1, l2, l3) = (1, 0, 0) is normal (l1, l2, l3) = (0, 0, 1) is abnormal. Based on the judgment formula JD, the timing time length in the normal state is compared with the timing time length in the measurement, and if abnormal, the logical value “H” is obtained. Output signal m
Outputs 1. In this example, the logic value "H" of the output signal m1 is output.

【００８９】第２のタイミング時間長評価手段１０ｂも
第１のタイミング時間長評価手段１０ａと同様の動作を
行う。異なる部分は判定式ＬＤの内容だけであり、構成
ロジックは同様である。The second timing time length evaluating means 10b performs the same operation as the first timing time length evaluating means 10a. The only difference is the content of the decision formula LD, and the configuration logic is the same.

【００９０】次に、図５におけるラッチ手段７ａ、７
ｂ、７ｃ以降の後段回路について説明する。これらのラ
ッチ手段７ａ、７ｂ、７ｃは、エラーステータスレジス
タを構成している。Next, the latch means 7a, 7 in FIG.
The subsequent circuits after b and 7c will be described. These latch means 7a, 7b, 7c constitute an error status register.

【００９１】ラッチ手段７ａおよびラッチ手段７ｂ、７
ｃの出力データｎ１、ｎ２、ｎ３、Ｏ１、Ｏ２は、エラ
ーの有無を論理値で示すデータである。図５では、エラ
ーステータスレジスタは５ビット値となる。外部からの
エラーステータスレジスタのリードは、アドレスデコー
ダ１２と出力ポート１１へのアクセスで可能である。出
力ポート１１はバッファでありアドレスデコード値ｓが
出力ポートアドレスに一致した場合に出力イネーブルと
なる。The latch means 7a and the latch means 7b, 7
The output data n1, n2, n3, O1, O2 of c is data indicating the presence or absence of an error by a logical value. In FIG. 5, the error status register has a 5-bit value. The reading of the error status register from the outside can be performed by accessing the address decoder 12 and the output port 11. The output port 11 is a buffer and is enabled when the address decode value s matches the output port address.

【００９２】以上述べた図５の回路、図６の回路、図７
の回路、図９の回路構成は、ＰＬＤ、FPGA（プログラマ
ブルロジック）等のデバイス、マイコンソフトで動作す
る機能のロジックで構成してもよいことは言うまでもな
い。The circuit shown in FIG. 5, the circuit shown in FIG.
It is needless to say that the circuit of FIG. 9 and the circuit configuration of FIG. 9 may be configured by devices such as a PLD and an FPGA (programmable logic) and logic having a function operated by microcomputer software.

【００９３】次に、制御診断手段１では、制御診断手段
１で検出したレディ／ビジー信号やデータパターン信号
等のエラー情報とタイミンググエラー検出手段１１のエ
ラー判定結果Ｒを組み合わせて診断を行う。図１０は制
御診断手段１の診断マトリクスＤＹ１の説明図である。
この診断マトリクスＤＹ１は、タイミングエラーとエラ
ー情報とを組み合わせて故障部位を特定するものであ
る。Next, the control diagnosis means 1 makes a diagnosis by combining the error information such as the ready / busy signal and the data pattern signal detected by the control diagnosis means 1 with the error judgment result R of the timing error detection means 11. FIG. 10 is an explanatory diagram of the diagnostic matrix DY1 of the control diagnostic means 1.
The diagnosis matrix DY1 specifies a failure part by combining a timing error and error information.

【００９４】図１０において、横行にエラー現象をと
り、縦列に故障部位をとる。また、○印はエラー無し、
×印はエラー有りである。この診断マトリクスＤＹ１に
従い、エラー検出の有無の組み合わせから故障部位を判
定する。故障モードによっては、故障モード別に診断マ
トリクスＤＹ１を作成する。In FIG. 10, error phenomena are taken in rows and failures are taken in columns. Also, ○ mark shows no error,
An x mark indicates that there is an error. In accordance with the diagnosis matrix DY1, a failure site is determined from a combination of presence or absence of error detection. Depending on the failure mode, the diagnosis matrix DY1 is created for each failure mode.

【００９５】診断マトリクスＤＹ１において、タイムア
ウトはＡＣＫ信号ａが制御診断手段１に返って来ないこ
とから検出でき、データパターン異常は制御診断手段１
におけるパリティチェックやデータバス全ビット０また
は全ビット１またはこれら値の連続等で検出できる。タ
イムアウトやデータパターン異常以外の異常について
も、それらのエラー現象項目を追加できることは言うま
でもない。In the diagnostic matrix DY1, a time-out can be detected because the ACK signal a does not return to the control diagnosing means 1;
, And all bits 0 or all 1 of the data bus or a continuation of these values. It goes without saying that, for abnormalities other than timeouts and data pattern abnormalities, such error phenomenon items can be added.

【００９６】次に、この診断マトリクスＤＹ１の意味に
ついて故障部位別に説明する。制御対象３が故障の場
合、タイミングエラー検出手段４は正常であると仮定で
きるので、タイミングエラーは無しとなる。制御対象３
の故障がビジー信号のアサートされっぱなしとなる現象
の場合、機能別制御手段２はＡＣＫ信号を制御診断手段
１に返さないため、制御診断手段１はタイムアウトとな
る。タイムアウトになると、データ受信がないため、デ
ータ異常有無は判定対象にならない。また、制御対象３
の故障が送信データのタイミング異常、データ化け等で
ある場合、タイムアウトは出ないが、データ異常が検出
される。以上より、マトリクスＤＹ１の制御対象３の行
が図１０に示すように作成できる。Next, the meaning of the diagnostic matrix DY1 will be described for each failed part. If the control target 3 is out of order, the timing error detection means 4 can be assumed to be normal, and there is no timing error. Control target 3
Is a phenomenon in which the busy signal remains asserted, the function-specific control means 2 does not return an ACK signal to the control diagnosis means 1, so the control diagnosis means 1 times out. When the time-out occurs, there is no data reception, and thus the presence / absence of data abnormality is not determined. Control target 3
If the failure is due to abnormal timing of transmission data, garbled data, etc., no timeout occurs, but a data abnormality is detected. As described above, the row of the control target 3 of the matrix DY1 can be created as shown in FIG.

【００９７】機能別制御手段２が故障の場合、タイミン
グエラー検出手段４でエラーが検出される。このエラー
の内容により、制御対象３が誤動作し、制御診断手段１
がタイムアウトを検出するか、データ異常を検出するか
の２ケースが考えられる。また、タイミングエラー検出
手段４の故障時、例えば、タイミングエラーを誤判定し
た場合、実際はエラーが無いのであるから、制御対象３
は正常に応答する。よって、制御診断手段１でタイムア
ウト、データ異常が検出されることはない。以上を診断
マトリクスＤＹ１にまとめると、図１０に示すような診
断マトリクスが作成できる。この診断マトリクスの照合
をプログラムタスクとして、制御診断手段１にて診断さ
せることで、故障部位が検出できる。When the function-specific control means 2 is out of order, the timing error detection means 4 detects an error. Depending on the content of this error, the control target 3 malfunctions and the control diagnosis means 1
There are two cases of detecting a timeout or detecting a data abnormality. Further, when the timing error detecting means 4 fails, for example, when a timing error is erroneously determined, there is actually no error.
Responds normally. Therefore, the control diagnosis means 1 does not detect a timeout or data abnormality. When the above is summarized in the diagnostic matrix DY1, a diagnostic matrix as shown in FIG. 10 can be created. A failure portion can be detected by causing the control diagnosis unit 1 to diagnose the collation of the diagnosis matrix as a program task.

【００９８】以上述べたように、第１の実施の形態によ
れば、制御された結果であるバス信号ではなく、各能動
部品を動作させる制御信号の論理整合およびタイミング
を監視してタイミングエラーを検出し、タイミングエラ
ーとエラー情報とを組み合わせるので、回路規模が大き
くなっても故障部位の切り分け精度を向上させることが
できる。As described above, according to the first embodiment, the timing error is monitored by monitoring the logical matching and the timing of the control signal for operating each active component, not the bus signal as the result of the control. Since the detection is performed and the timing error and the error information are combined, even if the circuit scale becomes large, the accuracy of isolating a failed portion can be improved.

【００９９】次に、本発明の第２の実施の形態を説明す
る。図１１は本発明の第２の実施の形態に係わる故障診
断装置の構成図である。この第２の実施の形態は、図１
に示した第１の実施の形態に対し、制御診断手段１を制
御手段２２と診断手段２３とに分割し、タイミングエラ
ー検出手段４と診断手段２３とを同一基板に設け外部故
障診断回路２４を形成したものである。また、タイミン
グエラー検出手段４は、機能別制御手段２から出力され
る制御信号ｄ１、ｄ２〜ｄｍやレディ／ビジー信号ｂの
みならず制御手段２２から出力されるｃ１、ｃ２〜ｃｎ
やＡＣＫ信号もタイミングエラー検出の対象としてい
る。以下、第１の実施の形態と重複する部分の説明は省
略する。Next, a second embodiment of the present invention will be described. FIG. 11 is a configuration diagram of a failure diagnosis device according to the second embodiment of the present invention. This second embodiment is shown in FIG.
In contrast to the first embodiment, the control and diagnosis means 1 is divided into a control means 22 and a diagnosis means 23, the timing error detection means 4 and the diagnosis means 23 are provided on the same substrate, and an external failure diagnosis circuit 24 is provided. It is formed. Further, the timing error detecting means 4 includes not only the control signals d1, d2 to dm and the ready / busy signal b output from the function-specific control means 2, but also c1, c2 to cn output from the control means 22.
And ACK signals are also targeted for timing error detection. Hereinafter, description of the same parts as in the first embodiment will be omitted.

【０１００】図１１において、制御手段２２は、機能別
制御手段２を介して制御対象３を制御する。つまり、機
能別制御手段２および制御対象３との間でデータバス信
号Ｄおよびアドレスバス信号Ａによりデータの送受信を
行う。このデータの送受信には、例えばデータパターン
信号のエラー情報も含まれる。また制御信号ｃ１、ｃ２
〜ｃｎを機能別制御手段２に出力し、機能別制御手段２
を介して制御対象３の制御を行う。制御信号ｃ１、ｃ２
〜ｃｎは、例えば、ライト／リード信号、アドレスラッ
チ信号、チップセレクト信号等、周辺回路の制御対象を
制御するための信号等である。In FIG. 11, the control means 22 controls the control target 3 via the function-specific control means 2. That is, data is transmitted and received between the function-based control means 2 and the control target 3 by the data bus signal D and the address bus signal A. The transmission and reception of the data includes, for example, error information of the data pattern signal. Also, control signals c1, c2
To cn to the function-specific control means 2, and the function-specific control means 2
The control of the control target 3 is performed via the. Control signals c1, c2
To cn are, for example, signals for controlling an object to be controlled by a peripheral circuit, such as a write / read signal, an address latch signal, a chip select signal, and the like.

【０１０１】機能別制御手段２は、制御診断手段１の制
御信号ｃ１、ｃ２〜ｃｎに基づいて、ある特定の機能を
実現する制御対象３を制御信号ｄ１、ｄ２〜ｄｍにより
制御する。この際に、制御対象３のレディ／ビジー信号
ｂを入力し、ＡＣＫ信号ａとして制御診断手段１に返す
ことになる。The function-specific control means 2 controls the control target 3 which realizes a specific function by the control signals d1, d2 to dm based on the control signals c1, c2 to cn of the control diagnosis means 1. At this time, the ready / busy signal b of the control target 3 is input and returned to the control diagnosis means 1 as an ACK signal a.

【０１０２】タイミングエラー検出手段４は、機能別制
御手段２から出力される制御信号ｄ１、ｄ２〜ｄｍやレ
ディ／ビジー信号ｂ、および制御手段２２から出力され
るｃ１、ｃ２〜ｃｎやＡＣＫ信号を入力し、これら制御
に関する信号のタイミングエラーを検出し、診断手段２
３へエラー検出結果Ｒを出力する。診断手段２３におい
ては、エラ−検出結果Ｒと制御手段２２からのエラー情
報Ｉに基づき故障診断を行い、診断結果Ｏを出力するこ
とになる。The timing error detecting means 4 converts the control signals d1, d2 to dm and the ready / busy signal b output from the function-specific control means 2 and the c1, c2 to cn and ACK signals output from the control means 22. Input and detects timing errors of signals related to these controls,
Then, an error detection result R is output to No.3. The diagnosis means 23 performs a failure diagnosis based on the error detection result R and the error information I from the control means 22, and outputs a diagnosis result O.

【０１０３】これら、制御手段２２、機能別制御手段
２、タイミングエラー検出手段４、診断手段２３は、プ
リント基板上に形成される。この場合、タイミングエラ
ー検出手段４と診断手段２３とは同一基板に設けられ、
外部故障診断回路２４を形成する。すなわち、タイミン
グエラー検出手段４および診断手段２３を形成する外部
故障診断回路２４は、機能別制御手段２および制御手段
２３とは別基板に形成することを可能としており、その
場合には、後述するように、故障診断時に機能別制御手
段２および制御手段２２が形成された基板に装着される
ことになる。The control means 22, the function-specific control means 2, the timing error detection means 4, and the diagnosis means 23 are formed on a printed circuit board. In this case, the timing error detection means 4 and the diagnosis means 23 are provided on the same substrate,
An external failure diagnosis circuit 24 is formed. That is, the external failure diagnostic circuit 24 forming the timing error detecting means 4 and the diagnosing means 23 can be formed on a separate substrate from the function-specific control means 2 and the control means 23. As described above, the function-specific control means 2 and the control means 22 are mounted on the substrate on which the function-based control means 2 and the control means 22 are formed at the time of failure diagnosis.

【０１０４】第２の実施の形態におけるタイミングエラ
ー検出手段４は、制御手段２２の制御信号および制御に
関連する応信信号のタイミングエラーも検出する。つま
り、制御手段２２も故障診断対象としている。制御手段
２２から出力される制御信号ｃ１、ｃ２〜ｃｎやＡＣＫ
信号ａのタイミングエラーの検出動作は、第１の実施の
形態における制御信号ｄ１、ｄ２〜ｄｍやレディ／ビジ
ー信号ｂのエラー検出の場合と同様である。The timing error detecting means 4 in the second embodiment also detects the timing error of the control signal of the control means 22 and the response signal related to the control. That is, the control unit 22 is also targeted for failure diagnosis. Control signals c1, c2 to cn and ACK output from the control means 22
The operation of detecting the timing error of the signal a is the same as that of the error detection of the control signals d1, d2 to dm and the ready / busy signal b in the first embodiment.

【０１０５】なお、制御信号ｃ１、ｃ２〜ｃｎやＡＣＫ
信号ａの正常タイミングは制御手段２２の制御タイミン
グによることは言うまでもない。すなわち、制御手段２
２から出力される制御信号ｃ１、ｃ２〜ｃｎがマイクロ
プロセッサの制御信号であるとすると、マイクロプロセ
ッサの制御信号タイミング仕様が正常モデルとなる。The control signals c1, c2 to cn and ACK
It goes without saying that the normal timing of the signal a depends on the control timing of the control means 22. That is, the control means 2
Assuming that the control signals c1, c2 to cn output from 2 are the control signals of the microprocessor, the control signal timing specification of the microprocessor becomes the normal model.

【０１０６】図１２は、第２の実施の形態における診断
手段２３の診断マトリクスＤＹ２の説明図である。この
診断マトリクスＤＹ２は、図１０に示した診断マトリク
スＤＹ１に対して、故障部位として制御手段２２が追加
され、またエラー現象として制御手段２２のタイミング
エラーが追加されている。FIG. 12 is an explanatory diagram of the diagnostic matrix DY2 of the diagnostic means 23 according to the second embodiment. This diagnostic matrix DY2 is different from the diagnostic matrix DY1 shown in FIG. 10 in that a control unit 22 is added as a failure part and a timing error of the control unit 22 is added as an error phenomenon.

【０１０７】制御手段２２の故障モードにより、診断マ
トリクスも変わってくるが、図１２では、制御手段２２
が軽故障で、制御対象３へのアクセスに関係するタイミ
ングにのみ異常が生じていると仮定したケースである。
この場合、タイミングエラー検出手段４は制御手段２２
による制御対象３へのアクセス時にタイミングエラーを
検出する。Although the diagnostic matrix changes depending on the failure mode of the control means 22, in FIG.
Is a case in which it is assumed that a light failure occurs and an abnormality occurs only at a timing related to access to the control target 3.
In this case, the timing error detecting means 4 is
A timing error is detected when the control target 3 is accessed by the CPU.

【０１０８】制御手段２２の制御信号ｃ１、ｃ２〜ｃｎ
にエラーがある場合、これを基にして、制御対象３への
制御信号を生成する機能別制御手段２の制御信号ｄ１、
ｄ２〜ｄｍにもエラーが生じる。よって、タイミングエ
ラー検出手段４はプリント板制御手段と機能別制御手段
の２つがタイミングエラーと判定される。The control signals c1, c2 to cn of the control means 22
If there is an error, the control signal d1 of the function-specific control means 2 for generating a control signal to the control target 3 on the basis of this error,
An error also occurs in d2 to dm. Therefore, the timing error detecting means 4 determines that the printed board control means and the function-specific control means are timing errors.

【０１０９】機能別制御手段２および制御対象３に故障
がある場合でも、プリント板制御手段１の制御信号ｃ
１、ｃ２〜ｃｎは正常なので、制御信号ｃ１、ｃ２〜ｃ
ｎにタイミングエラーは無い。Even when there is a failure in the function-specific control means 2 and the control target 3, the control signal c of the printed board control means 1
1, c2 to cn are normal, so the control signals c1, c2 to c
n has no timing error.

【０１１０】第２の実施の形態では、制御手段２２の制
御信号のタイミングエラーを監視するので、タイミング
エラー検出手段４の故障の検出精度が向上する。第１の
実施の形態では、図１０に示すように、１パターンでし
かタイミングエラー検出手段４の故障判定ができない
が、図１２に示す第２の実施の形態の場合では、３パタ
ーンで検出できるため検出精度が高い。この３パターン
の根拠は以下の通りである。In the second embodiment, since the timing error of the control signal of the control means 22 is monitored, the accuracy of the timing error detection means 4 for detecting a failure is improved. In the first embodiment, as shown in FIG. 10, the failure of the timing error detection means 4 can be determined only by one pattern, but in the case of the second embodiment shown in FIG. 12, it can be detected by three patterns. Therefore, the detection accuracy is high. The grounds for these three patterns are as follows.

【０１１１】図１２において、故障部位がタイミングエ
ラー検出手段４の行におけるパターンで、（×、×、
○、○）の場合には、制御手段２２および機能別制御手
段２がタイミングエラーで、制御対象３との正常アクセ
ス（タイムアウト無し、データパターン異常なし）がで
きることは考えにくい。よって、本パターンはタイミン
グエラー検出手段４の故障とする。In FIG. 12, the fault location is a pattern in the row of the timing error detection means 4 and is (×, ×,
In the case of (○,）), it is unlikely that the control means 22 and the function-specific control means 2 can perform normal access (no timeout, no data pattern abnormality) with the control target 3 due to a timing error. Therefore, this pattern is a failure of the timing error detecting means 4.

【０１１２】一方、（×、○、○、○）の場合には、制
御手段２２の制御タイミングが異常であるのに、機能別
制御手段２の制御タイミングが正常になることは考えに
くい。よって、本パターンはタイミングエラー検出手段
４の故障とする。On the other hand, in the case of (×, 、, 、, ○), although the control timing of the control means 22 is abnormal, it is unlikely that the control timing of the function-specific control means 2 becomes normal. Therefore, this pattern is a failure of the timing error detecting means 4.

【０１１３】また、（○、×、○、○）の場合には、機
能別制御手段２の制御タイミングが異常であるのに、制
御対象３との正常アクセス（タイムアウト無し、データ
パターン異常なし）できることは考えにくい。よって、
本パターンはタイミングエラー検出手段４の故障とす
る。In the case of (○, ×, ○, ○), although the control timing of the function-specific control means 2 is abnormal, normal access to the control target 3 (no timeout, no data pattern abnormality) It's hard to imagine what you can do. Therefore,
This pattern is a failure of the timing error detecting means 4.

【０１１４】以上述べたように、第２の実施の形態によ
れば、第１の実施の形態に対し、制御手段２２の制御関
連データのタイミングエラーも検出し、さらに、診断手
段２３を制御手段２２と切り離しているため、制御手段
２２の診断が可能になる。また、故障診断回路２４を形
成するタイミングエラー検出手段４の故障を検出する精
度が向上する。As described above, according to the second embodiment, as compared with the first embodiment, the timing error of the control-related data of the control means 22 is also detected, and the diagnosis means 23 is controlled by the control means. Since it is separated from the control unit 22, the control unit 22 can be diagnosed. Further, the accuracy of detecting a failure of the timing error detection means 4 forming the failure diagnosis circuit 24 is improved.

【０１１５】ここで、故障診断回路２４は、機能別制御
手段２および制御手段２２の形成された基板（診断プリ
ント板）と同一基板に設けることに代えて、別基板また
はＩＣ（プログラマブルロジック等）上に構築する。そ
して、診断プリント板とコネクタ接続、またはＩＣソケ
ット等で脱着可能な構成とする。これにより、故障診断
回路２４が脱着式となるため、診断プリント板が経年使
用（動作）しているものであっても、故障診断回路２４
は定期点検等の診断時に装着し、診断を行わせることが
できる。Here, the failure diagnosis circuit 24 is not provided on the same board as the board (diagnosis printed board) on which the function-specific control means 2 and the control means 22 are formed, but is provided on another board or an IC (such as a programmable logic). Build on top. Then, the diagnostic printed board is connected to a connector or detachable by an IC socket or the like. As a result, the failure diagnosis circuit 24 becomes detachable, so that even if the diagnostic printed board has been used (operated) for a long time, the failure diagnosis circuit 24
Can be attached at the time of diagnosis such as periodic inspection, and the diagnosis can be performed.

【０１１６】よって、故障診断回路２４は経年使用によ
る劣化の影響をうけていないものが使用できることにな
る。これにより、プリント板の回路の一部として実装す
る場合よりも、より正確で信頼性の高い診断が可能にな
る。Therefore, the failure diagnosis circuit 24 can be used without being affected by deterioration due to aging. This allows for more accurate and reliable diagnosis than when implemented as part of a printed circuit board circuit.

【０１１７】また、機能別制御手段２を省略することも
可能である。これにより、マイクロプロセッサから機能
別制御手段２を介さないで、直接的に制御対象３を制御
する構成となる。この場合には、制御手段２２と制御対
象３とを直結する回路に対して診断が可能になる。It is also possible to omit the function-specific control means 2. Thus, the control target 3 is directly controlled without the intervention of the function-specific control means 2 from the microprocessor. In this case, a diagnosis can be made for a circuit directly connecting the control means 22 and the control target 3.

【０１１８】次に、本発明の第３の実施の形態を説明す
る。図１３は本発明の第３の実施の形態に係わる故障診
断装置の構成図である。この第３の実施の形態は、図１
に示した第１の実施の形態に対し、タイミングエラー検
出手段４を制御対象３に設けたものである。Next, a third embodiment of the present invention will be described. FIG. 13 is a configuration diagram of a failure diagnosis device according to the third embodiment of the present invention. This third embodiment is shown in FIG.
In this embodiment, a timing error detecting means 4 is provided in a control target 3 in the first embodiment shown in FIG.

【０１１９】制御診断手段１は、データバス信号Ｄの送
受やアドレスバス信号Ａの送信および制御信号ｃ１、ｃ
２〜ｃｎにより、プリント板の回路動作の制御を行うと
共に、プリント板の診断を行う。The control diagnostic means 1 transmits and receives the data bus signal D, transmits the address bus signal A, and controls the control signals c1, c
2 to cn, control of the circuit operation of the printed board and diagnosis of the printed board are performed.

【０１２０】機能別制御手段２は、制御診断手段１の制
御信号ｃ１、ｃ２〜ｃｎを入力し、デ−タバスＤの送受
やアドレスバス信号Ａを入力し、ある特定の機能を実現
する制御対象３を制御信号ｄ１、ｄ２〜ｄｍにより制御
し、制御対象３のレディ／ビジー信号ｂを入力し、ＡＣ
Ｋ信号ａを制御診断手段１に返す。The function-based control means 2 receives the control signals c1, c2 to cn of the control diagnosis means 1, inputs and receives the data bus D and receives the address bus signal A, and controls the control object to realize a specific function. 3 is controlled by control signals d1, d2 to dm, and a ready / busy signal b of the control target 3 is
The K signal a is returned to the control diagnosis means 1.

【０１２１】タイミングエラー検出手段４は制御対象３
内に設けられ、機能別制御手段２の制御信号ｄ１、ｄ２
〜ｄｍおよび自身のレディ／ビジー信号ｂを内部で折り
返しで入力し、制御に関する信号のタイミングエラーを
検出し、制御診断手段１へエラー検出結果Ｒを出力す
る。制御診断手段１は、エラ−検出結果Ｒとその他のエ
ラー情報（制御対象や制御回路からレディ／ビジー信号
やデータパターン信号のエラー情報）に基づき故障診断
を行う。The timing error detecting means 4 controls the control object 3
And control signals d1 and d2 of the function-specific control means 2
. Dm and its own ready / busy signal b are internally inputted in a loop-back manner, a timing error of a signal relating to control is detected, and an error detection result R is output to the control diagnosis means 1. The control diagnosis unit 1 performs a failure diagnosis based on the error detection result R and other error information (error information of a ready / busy signal or a data pattern signal from a control target or a control circuit).

【０１２２】制御対象３については、その形態として、
１個のデバイスである場合と、複数個の電子部品から構
成された回路（ユニット）である場合とがある。制御対
象３がユニットである場合は、タイミングエラー検出手
段４はユニット組み込み回路またはＩＣ（プログラマブ
ルロジック等）などで形成される。また、１個のデバイ
ス、例えばメモリ素子、Ｉ／Ｏコントローラ用専用ＬＳ
Ｉ等でである場合には、デバイス内の半導体チップ上に
タイミングエラー検出手段４が組込まれてる形態とな
る。Regarding the control target 3, as its form,
There are cases where the device is one device and cases where the device is a circuit (unit) composed of a plurality of electronic components. When the control target 3 is a unit, the timing error detection means 4 is formed by a unit built-in circuit or an IC (such as a programmable logic). One device, for example, a memory device, a dedicated LS for an I / O controller
In the case of I or the like, the timing error detecting means 4 is incorporated on the semiconductor chip in the device.

【０１２３】この第３の実施の形態によれば、プリント
基板上にタイミングエラー検出手段を４を実装しなくて
もよく、故障診断回路２４の規模を小さくすることがで
きる。According to the third embodiment, the timing error detecting means 4 does not need to be mounted on the printed circuit board, and the scale of the failure diagnosis circuit 24 can be reduced.

【０１２４】次に、本発明の第４の実施の形態を説明す
る。図１４は本発明の第４の実施の形態に係わる故障診
断回路の機能別制御手段２の構成図である。この第４の
実施の形態での機能別制御手段２は、出力ピンＰ１を介
して外部へ出力した制御信号ｇを自己の入力ピンＰ２へ
折り返す外部配線を備え、出力した制御信号ｇと折り返
した制御信号ｈとを比較し、一致している場合には出力
ピンＰ１上の信号ラインは正常と判定し、不一致の場合
は出力ピンＰ１上の信号ラインは異常と判定するように
したものである。Next, a fourth embodiment of the present invention will be described. FIG. 14 is a block diagram of the function-specific control means 2 of the failure diagnosis circuit according to the fourth embodiment of the present invention. The function-specific control means 2 in the fourth embodiment includes an external wiring for turning back the control signal g output to the outside via the output pin P1 to its own input pin P2. The control signal h is compared, and if they match, the signal line on the output pin P1 is determined to be normal, and if they do not match, the signal line on the output pin P1 is determined to be abnormal. .

【０１２５】図１４において、制御信号ｇは制御信号生
成手段２５で生成されバッファ２６ａから出力ピンＰ１
に出力される。出力ピンＰ１の信号ライン２６には外部
端子２７が接続されており、その接続端子の手前で出力
した制御信号ｇをフィードバックして入力ピンＰ２へ入
力するようにしている。In FIG. 14, the control signal g is generated by the control signal generating means 25 and is output from the buffer 26a to the output pin P1.
Is output to An external terminal 27 is connected to the signal line 26 of the output pin P1, and the control signal g output in front of the connection terminal is fed back and input to the input pin P2.

【０１２６】入力ピンＰ２に折り返された制御信号はバ
ッファ２６ｂを介して折り返し制御信号ｈとしてＸＯＲ
回路２８に入力される。ＸＯＲ回路２８には制御信号生
成手段２５で生成された制御信号ｇも入力されており、
ＸＯＲ回路２８にて、両信号ｈ、ｇのＸＯＲ演算が行わ
れる。ＸＯＲ回路２８の出力信号ｊはラッチ出力ポート
２９に入力される。The control signal returned to the input pin P2 is XORed as a return control signal h via the buffer 26b.
Input to the circuit 28. The control signal g generated by the control signal generation means 25 is also input to the XOR circuit 28,
The XOR circuit 28 performs an XOR operation on the two signals h and g. The output signal j of the XOR circuit 28 is input to the latch output port 29.

【０１２７】ラッチ出力ポート２９では、ＸＯＲ回路２
８の出力信号ｊをラッチし、ＸＯＲ回路２８の出力信号
ｊの２値判定より、出力ピンＰ１の信号ラインの異常有
無を判定する。そして、異常有りの場合には、制御診断
手段１または制御手段２２へ外部割込み出力ｅを行う。In the latch output port 29, the XOR circuit 2
8 is latched, and whether or not the signal line of the output pin P1 is abnormal is determined from the binary determination of the output signal j of the XOR circuit 28. If there is an abnormality, an external interrupt output e is sent to the control diagnosis means 1 or the control means 22.

【０１２８】ラッチ出力ポート２９での出力ピンＰ１の
信号ラインの異常有無の判定は、以下のようにして行わ
れる。出力した制御信号ｇおよび折り返し制御信号ｈが
同じ論理値であればＸＯＲ回路２８の出力信号ｊは
“１”、異なれば“０”となる。出力ピンＰ１から外部
配線、外部素子２７の経路上に異常がなければ、両信号
ｇ、ｈは同値であり、正常と判定する。また、ピンＰ１
の半田ブリッジや外部素子２７の不良（ショート、オー
プン故障等）により、折り返し制御信号ｈが出力した制
御信号ｇと同値にならない場合が存在する。この第４の
実施の形態では、このような出力ピンＰ１上の信号ライ
ンの異常を検出する。異常有無の判定は下記のようにな
る。The determination of the presence or absence of an abnormality in the signal line of the output pin P1 at the latch output port 29 is performed as follows. If the output control signal g and the return control signal h have the same logical value, the output signal j of the XOR circuit 28 becomes "1", and if different, it becomes "0". If there is no abnormality on the path from the output pin P1 to the external wiring and the external element 27, the signals g and h have the same value and are determined to be normal. Also, the pin P1
There is a case where the return control signal h does not become the same value as the output control signal g due to the defect of the solder bridge or the external element 27 (short circuit, open failure, etc.). In the fourth embodiment, such an abnormality of the signal line on the output pin P1 is detected. The determination of the presence or absence of an abnormality is as follows.

【０１２９】 ＸＯＲ出力＝１の場合 ： 出力ピンの信号ラインは正
常 ＸＯＲ出力＝０の場合 ： 出力ピンの信号ラインは異
常In the case of XOR output = 1: the signal line of the output pin is normal. In the case of XOR output = 0: the signal line of the output pin is abnormal.

【０１３０】ＸＯＲ回路２８の出力信号ｊはラッチ出力
ポート２９でラッチされる。制御診断手段１または制御
手段２２から、例えば、データバス信号Ｄ、アドレスバ
スＡ）を用し、データポーリング等でＸＯＲ回路２８の
出力信号ｊのラッチ信号を取り出す。The output signal j of the XOR circuit 28 is latched at the latch output port 29. For example, using the data bus signal D and the address bus A), the latch signal of the output signal j of the XOR circuit 28 is extracted from the control diagnosis means 1 or the control means 22 by data polling or the like.

【０１３１】また、ラッチ出力ポート２９内のコンパレ
ータにより、ＸＯＲ回路２８の出力信号ｊが零であれば
制御診断手段１または制御手段２２に外部割込み等の通
知ｅを行う。If the output signal j of the XOR circuit 28 is zero by the comparator in the latch output port 29, the control diagnostic means 1 or the control means 22 is notified e of an external interrupt or the like.

【０１３２】この第４の実施の形態では、出力ピンＰ１
について述べているが、異常検出対象ピンが複数個の場
合にも適用できる。その場合には、１ピン当たりに、図
１４の内部回路を追加して設ける。また、機能別制御手
段２がプログラマブルロジュク等のハードウエア記述言
語でロジック構成したＩＣの場合には、内部回路のロジ
ックを組めば良い。In the fourth embodiment, the output pin P1
However, the present invention can be applied to a case where there are a plurality of abnormality detection target pins. In that case, the internal circuit of FIG. 14 is additionally provided for each pin. If the function-specific control means 2 is an IC configured as a logic in a hardware description language such as a programmable logic, the logic of the internal circuit may be assembled.

【０１３３】以上述べたように第４の実施の形態によれ
ば、機能別制御手段２の出力経路上の異常信号が検出で
きるので、機能別制御手段２が故障部位と判定された場
合に、経路上の異常（経路上の素子不良等）であるか、
機能別制御手段２自身の故障であるかを切り分けること
ができる。As described above, according to the fourth embodiment, since an abnormal signal on the output path of the function-specific control means 2 can be detected, when the function-specific control means 2 is determined to be a faulty part, Whether there is an abnormality on the route (such as a defective device on the route)
It is possible to determine whether the malfunction is caused by the function-specific control means 2 itself.

【０１３４】[0134]

【発明の効果】以上述べたように、本発明によれば、制
御信号のタイミングエラーを検出し、その結果を利用し
て故障部位を診断するため、回路規模が大きくなり多く
のコントローラが搭載されていても、コントローラの故
障が検出できる。また、通常のエラー情報と併用するこ
とで、故障部位の切り分けも可能になる。As described above, according to the present invention, since a timing error of a control signal is detected and a failure site is diagnosed by using the result, the circuit scale becomes large and many controllers are mounted. Even if it is, the failure of the controller can be detected. Further, by using the error information together with the normal error information, it becomes possible to separate the faulty part.

【図面の詳細な説明】[Detailed description of drawings]

【図１】本発明の第１の実施の形態に係わる故障診断装
置の構成図。FIG. 1 is a configuration diagram of a failure diagnosis device according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態におけるタイミング
エラー検出手段の動作（その１）を示すフローチャー
ト。FIG. 2 is a flowchart illustrating an operation (part 1) of a timing error detection unit according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態におけるトリガポイ
ントでの正常タイミングとの比較のタイミング図。FIG. 3 is a timing chart for comparison with a normal timing at a trigger point according to the first embodiment of the present invention.

【図４】本発明の第１の実施の形態におけるタイミング
エラー検出手段の動作（その２）を示すフローチャー
ト。FIG. 4 is a flowchart showing an operation (part 2) of the timing error detecting means according to the first embodiment of the present invention.

【図５】本発明の第１の実施の形態におけるタイミング
エラー検出手段の回路構成図。FIG. 5 is a circuit configuration diagram of a timing error detection unit according to the first embodiment of the present invention.

【図６】本発明の第１の実施の形態におけるトリガーポ
イント検出手段の回路構成図。FIG. 6 is a circuit configuration diagram of a trigger point detection unit according to the first embodiment of the present invention.

【図７】本発明の第１の実施の形態における論理パター
ン評価手段の回路構成図。FIG. 7 is a circuit configuration diagram of a logical pattern evaluation unit according to the first embodiment of the present invention.

【図８】本発明の第１の実施の形態におけるタイミング
時間長検出手段での検出イネーブル信号の生成の説明
図。FIG. 8 is an explanatory diagram of generation of a detection enable signal by a timing time length detection unit according to the first embodiment of the present invention.

【図９】本発明の第１の実施の形態における第１のタイ
ミング時間長評価手段の回路構成図。FIG. 9 is a circuit configuration diagram of a first timing time length evaluation unit according to the first embodiment of the present invention.

【図１０】本発明の第１の実施の形態における制御診断
手段の診断マトリクスＤＹ１の説明図。FIG. 10 is an explanatory diagram of a diagnostic matrix DY1 of the control diagnostic means according to the first embodiment of the present invention.

【図１１】本発明の第２の実施の形態に係わる故障診断
装置の構成図。FIG. 11 is a configuration diagram of a failure diagnosis device according to a second embodiment of the present invention.

【図１２】本発明の第２の実施の形態における診断手段
２３の診断マトリクスＤＹ２の説明図。FIG. 12 is an explanatory diagram of a diagnostic matrix DY2 of the diagnostic means 23 according to the second embodiment of the present invention.

【図１３】本発明の第３の実施の形態に係わる故障診断
装置の構成図。FIG. 13 is a configuration diagram of a failure diagnosis device according to a third embodiment of the present invention.

【図１４】本発明の第４の実施の形態に係わる故障診断
回路の機能別制御手段の構成図。FIG. 14 is a configuration diagram of a control unit for each function of a failure diagnosis circuit according to a fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…制御診断手段、２…機能別制御手段、３…制御対
象、４…タイミングエラー検出手段、５…バッファ、６
…トリガーポイント検出手段、７…ラッチ手段、８…論
理パターン評価手段、９…タイミング時間長検出手段、
１０…タイミング時間長評価手段、１１…出力ポート、
１２…アドレスデコーダ、１３…バイナリカウンタ、１
４…コンパレータ、１５…トリガーポイント記憶手段、
１６…コンパレータ、１７…正常論理パターン記憶手
段、１８…バイナリカウンタ、１９…コンパレータ、２
０…正常タイミング時間長記憶手段、２１…評価手段、
２２…制御手段、２３…診断手段、２４…故障診断回
路、２５…制御信号生成手段、２６…バッファ、２７…
外部端子、２８…ＸＯＲ回路、２９…ラッチ出力ポートDESCRIPTION OF SYMBOLS 1 ... Control diagnosis means, 2 ... Functional control means, 3 ... Control target, 4 ... Timing error detection means, 5 ... Buffer, 6
... Trigger point detecting means, 7 ... Latch means, 8 ... Logic pattern evaluation means, 9 ... Timing time length detecting means,
10 ... timing time length evaluation means, 11 ... output port,
12 ... address decoder, 13 ... binary counter, 1
4 ... Comparator, 15 ... Trigger point storage means,
16 comparator, 17 normal logical pattern storage means, 18 binary counter, 19 comparator, 2
0: normal timing time length storage means, 21: evaluation means,
Reference numeral 22: control means, 23: diagnosis means, 24: failure diagnosis circuit, 25: control signal generation means, 26: buffer, 27 ...
External terminal, 28: XOR circuit, 29: Latch output port

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長崎 寛美 東京都府中市東芝町１番地 株式会社東芝 府中工場内 Ｆターム(参考） 5B048 AA14 CC02 CC17 EE02 5H223 EE17 EE19 FF08  ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hiromi Nagasaki 1 Toshiba-cho, Fuchu-shi, Tokyo F-term in the Fuchu Plant of Toshiba Corporation 5B048 AA14 CC02 CC17 EE02 5H223 EE17 EE19 FF08

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 制御対象や制御回路からレディ／ビジー
信号やデータパターン信号のエラー情報を入力し、その
エラー情報に基づいてデジタル回路の故障診断を行う故
障診断装置において、特定の機能を実現する制御対象に
対して制御信号を出力する機能別制御手段と、前記機能
別制御手段から前記制御対象に出力される前記制御信号
のタイミングエラーを検出するタイミングエラー検出手
段と、前記機能別制御手段に対し前記制御対象への制御
信号を出力すると共に前記タイミングエラー検出手段か
らのタイミングエラーおよび前記エラー情報に基づいて
故障診断を行う制御診断手段とを備えたことを特徴とす
る故障診断装置。1. A specific function is realized in a failure diagnosis device that inputs error information of a ready / busy signal or a data pattern signal from a control target or a control circuit and diagnoses a digital circuit based on the error information. A function-specific control unit that outputs a control signal to a control target, a timing error detection unit that detects a timing error of the control signal output from the function control unit to the control target, and a function-specific control unit. On the other hand, a failure diagnosis device comprising: a control diagnosis unit that outputs a control signal to the control target and performs a failure diagnosis based on the timing error from the timing error detection unit and the error information. 【請求項２】 前記タイミングエラー検出手段は、前記
制御信号のタイミングエラー判定に用いる論理パターン
を前記制御信号から取り込むタイミングを検出するトリ
ガーポイント検出手段と、前記トリガーポイント検出手
段で検出したトリガポイントにおける前記制御信号の論
理パターンと予め定めた正常論理パターンとが一致する
場合は正常を示す論理値を出力し不一致の場合は異常を
示す論理値を出力する論理パターン評価手段とを備えた
ことを特徴とする請求項１に記載の故障診断装置。2. The trigger error detecting means according to claim 1, wherein said timing error detecting means detects a timing at which a logical pattern used for determining a timing error of said control signal is fetched from said control signal. Logic pattern evaluation means for outputting a logical value indicating normal when the logical pattern of the control signal matches a predetermined normal logical pattern, and outputting a logical value indicating abnormal when the logical pattern does not match. The failure diagnosis device according to claim 1, wherein 【請求項３】 前記タイミングエラー検出手段は、前記
制御信号の論理値から定まるタイミング時間長を検出す
るタイミング時間長検出手段と、前記タイミング時間長
検出手段で検出したタイミング時間長と正常タイミング
時間長に基づいて正常または異常を検出するタイミング
時間長評価手段とを備えたことを特徴とする請求項１に
記載の故障診断装置。3. The timing error detecting means detects a timing time length determined from a logical value of the control signal, and a timing time length detected by the timing time length detecting means and a normal timing time length. 2. The failure diagnosis apparatus according to claim 1, further comprising timing time length evaluation means for detecting normality or abnormality based on the condition. 【請求項４】 前記制御診断手段は、前記タイミングエ
ラーと前記エラー情報とを組み合わせて故障部位を特定
する診断マトリクスを有し、この診断マトリクスに基づ
いて故障部位を判定することを特徴とする請求項１に記
載の故障診断装置。4. The control diagnostic means according to claim 1, further comprising a diagnostic matrix for specifying a failed part by combining the timing error and the error information, and determining the failed part based on the diagnostic matrix. Item 2. The failure diagnosis device according to Item 1. 【請求項５】 制御対象や制御回路からレディ／ビジー
信号やデータパターン信号のエラー情報を入力し、その
エラー情報に基づいてデジタル回路の故障診断を行う故
障診断装置において、前記制御対象への制御信号を出力
すると共に前記エラー情報を入力する制御手段と、前記
制御手段からの制御信号に基づいて特定の機能を実現す
る制御対象に対して制御信号を出力する機能別制御手段
と、前記機能別制御手段から出力される制御信号のタイ
ミングエラーおよび前記制御手段から出力される制御信
号のタイミングエラーを検出するタイミングエラー検出
手段と、前記タイミングエラー検出手段からのタイミン
グエラーおよび前記制御手段からの前記エラー情報に基
づいて故障診断を行う診断手段とを備えたことを特徴と
する故障診断装置。5. A failure diagnosis apparatus for inputting error information of a ready / busy signal or a data pattern signal from a control object or a control circuit and performing a failure diagnosis of a digital circuit based on the error information. A control unit that outputs a signal and inputs the error information; a function-specific control unit that outputs a control signal to a control target that implements a specific function based on a control signal from the control unit; Timing error detecting means for detecting a timing error of a control signal output from a control means and a timing error of a control signal output from the control means; a timing error from the timing error detecting means and the error from the control means; A failure diagnosis device for performing failure diagnosis based on the information. 【請求項６】 前記タイミングエラー検出手段および前
記診断手段は、前記機能別制御手段および前記制御手段
とは別基板に形成され、故障診断時に前記機能別制御手
段および前記制御手段の基板に装着されることを特徴と
する請求項５に記載の故障診断装置。6. The timing error detection means and the diagnosis means are formed on a separate board from the function-specific control means and the control means, and are mounted on a board of the function-specific control means and the control means at the time of failure diagnosis. The fault diagnosis device according to claim 5, wherein 【請求項７】 前記タイミングエラー検出手段は、前記
制御対象に設けられたことを特徴とする請求項１または
請求項５に記載の故障診断装置。7. The failure diagnosis device according to claim 1, wherein the timing error detection unit is provided in the control target. 【請求項８】 前記機能別制御手段は、出力ピンを介し
て外部へ出力した制御信号を自己の入力ピンへ折り返す
外部配線を備え、出力した制御信号と折り返した制御信
号とを比較し、一致している場合には前記出力ピン上の
信号ラインは正常と判定し、不一致の場合は前記出力ピ
ン上の信号ラインは異常と判定することを特徴とする請
求項１または請求項５に記載の故障診断装置。8. The function-specific control means includes an external wiring for returning a control signal output to the outside via an output pin to its own input pin, and compares the output control signal with the returned control signal. The signal line on the output pin is determined to be normal if they match, and the signal line on the output pin is determined to be abnormal if they do not match. Failure diagnosis device.