JP2001291766A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
し、特に多層配線の電極構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and, more particularly, to an electrode structure of a multilayer wiring.
【０００２】[0002]
【従来の技術】多層配線構造を有する半導体集積回路装
置では、素子構成された半導体基板上に下層配線層を形
成し、その上に層間絶縁膜を形成し、該層間絶縁膜に下
層配線層と上層配線層との接続を行うための接続孔を形
成した後、この接続孔内にプラグ用金属膜を埋め込むよ
うに成膜し、該金属膜をエッチバックにより接続孔内に
のみ残存させてプラグを形成する。その後、上層配線層
を形成し、プラグを介して接続された上下配線層で構成
される多層配線構造を得る。従来の多層配線構造の形成
方法を、図１４および図１５に基づいて以下に説明す
る。まず、素子構成された半導体基板１（以下、基板１
と称す）上の全面に、バリアメタルとなるＴｉＮ膜２ａ
を約１００ｎｍの膜厚で成膜し、その上にＡｌＣｕ膜２
ｂを約４００ｎｍの膜厚で、さらにその上に反射防止膜
となるＴｉＮ膜２ｃを約３０ｎｍの膜厚で成膜する。続
いてレジストマスクを用いて、ＴｉＮ膜２ｃ、ＡｌＣｕ
膜２ｂおよびＴｉＮ膜２ａを順次ドライエッチングし
て、ＴｉＮ膜２ｃ／ＡｌＣｕ膜２ｂ／ＴｉＮ膜２ａで構
成される積層構造の下層配線層２を形成する。次に、例
えば、高密度プラズマＣＶＤ酸化膜から成る層間絶縁膜
３を、下層配線層２を覆って全面に約１．２μｍの膜厚
で成膜した後、ＣＭＰ法により研磨して、下層配線層２
上の層間絶縁膜３の膜厚が約７５０ｎｍになるように平
坦化処理を施す。その後、層間絶縁膜３に下層配線層２
に達する接続孔４を、ホール径約０．２８μｍで形成す
る（図１４（ａ））。2. Description of the Related Art In a semiconductor integrated circuit device having a multilayer wiring structure, a lower wiring layer is formed on a semiconductor substrate in which elements are formed, an interlayer insulating film is formed thereon, and the lower wiring layer is formed on the interlayer insulating film. After forming a connection hole for making a connection with the upper wiring layer, a film is formed so as to embed a plug metal film in the connection hole, and the metal film is left only in the connection hole by etch-back so that a plug is formed. To form Thereafter, an upper wiring layer is formed, and a multilayer wiring structure including upper and lower wiring layers connected via plugs is obtained. A conventional method for forming a multilayer wiring structure will be described below with reference to FIGS. First, a semiconductor substrate 1 (hereinafter referred to as a substrate
A TiN film 2a to be a barrier metal
Is formed to a thickness of about 100 nm, and an AlCu film 2 is formed thereon.
b is formed to a thickness of about 400 nm, and a TiN film 2c serving as an antireflection film is formed thereon to a thickness of about 30 nm. Subsequently, using a resist mask, the TiN film 2c, AlCu
The film 2b and the TiN film 2a are sequentially dry-etched to form the lower wiring layer 2 having a laminated structure composed of the TiN film 2c / AlCu film 2b / TiN film 2a. Next, an interlayer insulating film 3 made of, for example, a high-density plasma CVD oxide film is formed to a thickness of about 1.2 μm on the entire surface so as to cover the lower wiring layer 2 and then polished by a CMP method to form a lower wiring. Layer 2
A flattening process is performed so that the thickness of the upper interlayer insulating film 3 becomes about 750 nm. Then, the lower wiring layer 2 is formed on the interlayer insulating film 3.
Is formed with a hole diameter of about 0.28 μm (FIG. 14A).
【０００３】次に、接続孔４を埋め込むように層間絶縁
膜３上の全面に、バリアメタルとなるＴｉＮ膜５を、例
えば、スパッタリング法により約１００ｎｍの膜厚で成
膜し、その上の全面にプラグ用金属膜としてのタングス
テン膜６ａを、例えば熱ＣＶＤにより約４００ｎｍの膜
厚で成膜する（図１４（ｂ））。次に、タングステン膜
６ａを全面エッチバックして、接続孔４内のみに残存さ
せてプラグ６を形成する。尚、この場合、層間絶縁膜３
上にＴｉＮ膜５を上層配線層のバリアメタルとして残存
させる例を示す。この時、ＴｉＮ膜５上にタングステン
膜６ａの残渣が生じないように、ある程度オーバーエッ
チングを実施する。これにより、プラグ６は、接続孔４
の開口面（この場合、ＴｉＮ膜５上面位置）よりも後退
し、１００〜２００ｎｍ程度のリセス７を生じて接続孔
４内に充填される（図１４（ｃ））。Next, a TiN film 5 serving as a barrier metal is formed to a thickness of about 100 nm by, for example, a sputtering method on the entire surface of the interlayer insulating film 3 so as to fill the connection hole 4. Next, a tungsten film 6a as a plug metal film is formed to a thickness of about 400 nm by, for example, thermal CVD (FIG. 14B). Next, a plug 6 is formed by etching back the entire surface of the tungsten film 6a and leaving it only in the connection hole 4. In this case, the interlayer insulating film 3
An example in which a TiN film 5 is left as a barrier metal of an upper wiring layer thereon is shown. At this time, over-etching is performed to some extent so that the residue of the tungsten film 6a does not occur on the TiN film 5. Thereby, the plug 6 is connected to the connection hole 4.
(In this case, the upper surface of the TiN film 5), and a recess 7 of about 100 to 200 nm is generated to fill the connection hole 4 (FIG. 14C).
【０００４】次に、全面にＡｌＣｕ膜８ａを、例えば１
４０℃程度にて約４００ｎｍの膜厚で成膜した後、４５
０℃程度でリフロー処理を行ってリセス７内部の埋め込
み性を向上させる。続いてＡｌＣｕ膜８ａ上の全面に反
射防止膜となるＴｉＮ膜８ｂを約３０ｎｍの膜厚で成膜
する。次に、全面にホトレジスト膜９を形成して、ホト
リソグラフィ技術を用いてパターニングし（図１５
（ａ））、このレジストパターン９をマスクとして下地
のＴｉＮ膜８ｂ、ＡｌＣｕ膜８ａおよびＴｉＮ膜５を順
次ドライエッチングして、ＴｉＮ膜８ｂ／ＡｌＣｕ膜８
ａ／ＴｉＮ膜５で構成される積層構造の上層配線層８を
形成する（図１５（ｂ））。Then, an AlCu film 8a is formed on the entire surface,
After forming a film with a thickness of about 400 nm at about 40 ° C.,
A reflow process is performed at about 0 ° C. to improve the filling property inside the recess 7. Subsequently, a TiN film 8b serving as an anti-reflection film is formed on the entire surface of the AlCu film 8a to a thickness of about 30 nm. Next, a photoresist film 9 is formed on the entire surface and is patterned using a photolithography technique (FIG. 15).
(A)) Using the resist pattern 9 as a mask, the underlying TiN film 8b, AlCu film 8a and TiN film 5 are sequentially dry-etched to obtain a TiN film 8b / AlCu film 8
An upper wiring layer 8 having a laminated structure composed of a / TiN film 5 is formed (FIG. 15B).
【０００５】[0005]
【発明が解決しようとする課題】従来の多層配線構造は
以上のように形成されているため、接続孔４に埋め込み
形成されるプラグ６は、開口面よりも後退してリセス７
を生じるものであり、このため、上層配線層８のＡｌＣ
ｕ膜８ａが、プラグ形成領域でその膜厚が厚いものとな
っていた。即ち、図１５（ａ）に示すように、ＡｌＣｕ
膜８ａのプラグ形成領域での膜厚ｔ２が、それ以外の領
域での膜厚ｔ１よりも厚いものとなる。これにより、上
層配線層８のパターニング時に、マスク合わせずれなど
により図１５（ｂ）に示すようなボーダレス構造となっ
た場合、以下のような問題点が生じるものであった。上
層配線層８のパターニングのためのドライエッチングの
終盤において、ＡｌＣｕ膜８ａがプラグ６上にのみ残存
し、他の領域では既にエッチング除去されているオーバ
ーエッチングの段階で、残存しているＡｌＣｕ膜８ａに
対してメインエッチング中よりも側壁保護効果が極端に
低下する。これは、メインエッチング中では、ホトレジ
スト膜９の分解物の供給、ＡｌＣｕ膜８ａとエッチング
ガスＣｌ2との反応生成物の供給、さらにそれらが重合
した生成物の供給などがあるが、オーバーエッチング中
には、殆どがホトレジスト膜９の分解物の供給に限られ
るからである。ところが、オーバーエッチング中では、
エッチャントは殆ど消費されずに過剰状態であるため、
側壁保護膜は容易に破れて、図に示すように、ＡｌＣｕ
膜８ａとプラグ６との界面でサイドエッチ１０が発生し
易くなる。このようなサイドエッチ１０が発生すると、
プラグ６と上層配線層８との接触抵抗が高くなる、ま
た、局所的な電流密度の上昇に伴う発熱によりヒロック
が発生することもあり、半導体装置の特性および信頼性
を著しく低下させるものであった。Since the conventional multilayer wiring structure is formed as described above, the plug 6 buried in the connection hole 4 retreats from the opening surface and is recessed.
Therefore, the AlC of the upper wiring layer 8
The thickness of the u film 8a is large in the plug formation region. That is, as shown in FIG.
The film thickness t2 of the film 8a in the plug formation region is larger than the film thickness t1 in the other regions. As a result, when the upper wiring layer 8 is patterned into a borderless structure as shown in FIG. 15B due to misalignment of the mask or the like, the following problems occur. At the end of the dry etching for patterning the upper wiring layer 8, the AlCu film 8a remains only on the plug 6, and the remaining AlCu film 8a remains at the over-etching stage which has already been removed by etching in other regions. In contrast, the side wall protection effect is extremely lower than during the main etching. This is because during the main etch, the supply of the degradation products of the photoresist film 9, the supply of the reaction products of AlCu film 8a and the etching gas Cl 2, there are such further supply of products to which they are polymerized, in overetching This is because most is limited to the supply of the decomposition product of the photoresist film 9. However, during over-etching,
Since the etchant is almost consumed and in excess,
The sidewall protective film is easily broken, and as shown in the figure, AlCu
The side etch 10 easily occurs at the interface between the film 8a and the plug 6. When such a side etch 10 occurs,
The contact resistance between the plug 6 and the upper wiring layer 8 is increased, and hillocks may be generated due to heat generated by a local increase in current density, which significantly reduces the characteristics and reliability of the semiconductor device. Was.
【０００６】この発明は、上記のような問題点を解消す
るために成されたものであって、プラグを介して上下配
線層を接続する多層配線構造において、上層配線層のパ
ターニング時のエッチングの際に、ボーダレス部の上層
配線層とプラグとの界面にサイドエッチが発生するのを
防止して、上層配線層とプラグとの間の接触抵抗を低減
し、信頼性の高い半導体装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In a multilayer wiring structure in which upper and lower wiring layers are connected via plugs, an etching for patterning an upper wiring layer is performed. To prevent a side etch from occurring at the interface between the upper wiring layer and the plug at the borderless portion, reduce the contact resistance between the upper wiring layer and the plug, and obtain a highly reliable semiconductor device With the goal.
【０００７】[0007]
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板上に、絶縁層を介して
積層され、該絶縁層に設けられた接続孔内に充填された
プラグにより互いに接続された上下配線層を有する装置
構成であって、上記プラグを、上記上層配線層とは異種
の導電材料で構成して、その上部をドーム状あるいは先
細り状の突出部として上記絶縁層表面から突出させたも
のである。Means for Solving the Problems Claim 1 according to the present invention.
The semiconductor device according to the present invention has a device configuration having upper and lower wiring layers stacked on a semiconductor substrate via an insulating layer and connected to each other by plugs filled in connection holes provided in the insulating layer, The plug is made of a conductive material different from that of the upper wiring layer, and an upper portion thereof is projected from the surface of the insulating layer as a dome-shaped or tapered projection.
【０００８】またこの発明に係る請求項２記載の半導体
装置は、半導体基板上に、絶縁層を介して積層され、該
絶縁層に設けられた接続孔内に充填されたプラグにより
互いに接続された上下配線層を有する装置構成であっ
て、上記絶縁層の膜厚を上記接続孔周囲部分のみ厚くし
て該接続孔開口面を上記絶縁層表面より高く形成したも
のである。According to a second aspect of the present invention, the semiconductor device is stacked on a semiconductor substrate with an insulating layer interposed therebetween, and is connected to each other by a plug filled in a connection hole provided in the insulating layer. A device configuration having upper and lower wiring layers, wherein the thickness of the insulating layer is increased only in the peripheral portion of the connection hole, and the opening surface of the connection hole is formed higher than the surface of the insulating layer.
【０００９】またこの発明に係る請求項３記載の半導体
装置は、請求項１または２において、絶縁層上に形成さ
れた上層配線層の膜厚が、プラグ形成領域で薄くなるも
のである。According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the thickness of the upper wiring layer formed on the insulating layer is reduced in the plug formation region.
【００１０】またこの発明に係る請求項４記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記絶縁層に
上記下層配線層に到達する接続孔を開口する第２の工程
と、該接続孔を埋め込んで上記絶縁層上の全面にプラグ
用金属膜を形成する第３の工程と、該プラグ用金属膜
を、上記接続孔サイズより若干大きいレジストマスクで
上記接続孔形成領域を覆って所定の厚さまで選択的にエ
ッチング除去し、その後全面エッチバックすることによ
り、上記接続孔内にプラグを、その上部をドーム状ある
いは先細り状の突出部として上記絶縁層表面から突出さ
せて形成する第４の工程と、上記絶縁層上に、上記プラ
グと異なる導電材料から成る上層配線層を該プラグと接
触するように形成する第５の工程とを含むものである。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device, a first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate is provided, and the lower wiring is formed on the insulating layer. A second step of opening a connection hole reaching the layer, a third step of filling the connection hole and forming a plug metal film on the entire surface of the insulating layer, The connection hole forming region is covered with a resist mask slightly larger than the hole size, and is selectively etched and removed to a predetermined thickness. Thereafter, the entire surface is etched back, whereby a plug is formed in the connection hole, and the upper portion thereof is dome-shaped or tapered. A fourth step of protruding from the surface of the insulating layer to form a protruding portion having a shape, and forming an upper wiring layer made of a conductive material different from the plug on the insulating layer so as to be in contact with the plug. It is intended to include a fifth step.
【００１１】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項４における第４の工程におい
て、レジストマスクを用いた選択的エッチングの際、異
方性エッチングを用い、該レジストマスクが自然消滅す
るようにしたものである。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, in the fourth step, the selective etching using a resist mask employs anisotropic etching. The mask is designed to disappear naturally.
【００１２】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項４における第４の工程におい
て、レジストマスクを用いた選択的エッチングの際、等
方性エッチングを用い、該エッチング後に上記レジスト
マスクを除去するものである。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, in the fourth step, isotropic etching is used in the selective etching using a resist mask. The resist mask is removed later.
【００１３】またこの発明に係る請求項７記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記下層配線
層に接続する接続孔の形成予定領域を覆うように上記絶
縁層上に該接続孔サイズより若干大きいレジストマスク
を形成して、上記絶縁層を所定の厚さまで等方性エッチ
ングにより選択的にエッチング除去する第２の工程と、
上記絶縁層の上記接続孔形成予定領域を開口して、該開
口部周囲部分のみ上記絶縁層が厚くなるように上記接続
孔を形成する第３の工程と、上記接続孔内にプラグを埋
め込み形成する第４の工程と、上記絶縁層上に上記プラ
グと異なる導電材料から成る上層配線層を該プラグと接
触するように形成する第５の工程とを含むものである。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate; and connecting to the lower wiring layer. Forming a resist mask slightly larger than the connection hole size on the insulating layer so as to cover a region where the connection hole is to be formed, and selectively removing the insulating layer by isotropic etching to a predetermined thickness; Process and
A third step of opening the region where the connection hole is to be formed in the insulating layer and forming the connection hole so that the thickness of the insulating layer is increased only around the opening; and forming a plug in the connection hole. And a fifth step of forming an upper wiring layer made of a conductive material different from the plug on the insulating layer so as to be in contact with the plug.
【００１４】またこの発明に係る請求項８記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記絶縁層に
上記下層配線層に到達する接続孔を開口する第２の工程
と、上記接続孔サイズより若干大きいレジストを該接続
孔を埋め込んで上記絶縁層上に形成し、該レジストマス
クを用いた等方性エッチングにより、上記絶縁層を上記
接続孔周囲部分のみ厚くなるように選択的に所定の厚さ
までエッチング除去する第３の工程と、上記接続孔内に
プラグを埋め込み形成する第４の工程と、上記絶縁層上
に上記プラグと異なる導電材料から成る上層配線層を該
プラグと接触するように形成する第５の工程とを含むも
のである。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate; and forming the lower wiring on the insulating layer. A second step of opening a connection hole reaching the layer, a resist slightly larger than the connection hole size is formed on the insulating layer by filling the connection hole, and isotropic etching using the resist mask, A third step of selectively removing the insulating layer by etching to a predetermined thickness so as to increase the thickness only at a portion around the connection hole, a fourth step of burying a plug in the connection hole, Forming an upper wiring layer made of a conductive material different from that of the plug so as to be in contact with the plug.
【００１５】またこの発明に係る請求項９記載の半導体
装置の製造方法は、請求項７または８において、絶縁層
を選択的に等方性エッチングする際、エッチング後の該
絶縁層表面の高さが、後工程で形成するプラグ表面の高
さよりも低くなるようにエッチング厚さを設定するもの
である。According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh or eighth aspect, when the insulating layer is selectively isotropically etched, the height of the surface of the insulating layer after the etching is increased. However, the etching thickness is set so as to be lower than the height of the plug surface formed in a later step.
【００１６】[0016]
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１は、この発明
の実施の形態１による半導体装置の構造を示す断面図で
ある。図において、１１は半導体基板（以下、基板１１
と称す）、１２は基板１１上に形成された下層配線層
で、バリアメタルとなるＴｉＮ膜１２ａ、ＡｌＣｕ膜１
２ｂおよび反射防止膜となるＴｉＮ膜１２ｃから成る積
層構造で構成される。また、１３は下層配線層を覆って
形成された絶縁層としての層間絶縁膜、１４は層間絶縁
膜１３に設けられた接続孔、１５は接続孔１４内に、バ
リアメタルとなるＴｉＮ膜１６を介して充填形成された
タングステン膜から成るプラグ、１７はプラグ１５と接
触するように層間絶縁膜１３上に形成された上層配線層
で、ＴｉＮ膜１６、ＡｌＣｕ膜１７ａおよび反射防止膜
となるＴｉＮ膜１７ｂから成る積層構造で構成される。
尚、便宜上、半導体装置の配線構造部分のみを図示し、
ここでは上層配線層１７が、マスク合わせずれなどによ
りボーダレス構造となった場合を示したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. In the figure, reference numeral 11 denotes a semiconductor substrate (hereinafter referred to as a
Reference numeral 12 denotes a lower wiring layer formed on the substrate 11, and a TiN film 12 a serving as a barrier metal and an AlCu film 1.
2b and a laminated structure composed of a TiN film 12c serving as an antireflection film. Reference numeral 13 denotes an interlayer insulating film as an insulating layer formed to cover the lower wiring layer, reference numeral 14 denotes a connection hole provided in the interlayer insulating film 13, reference numeral 15 denotes a connection hole 14 in which a TiN film 16 serving as a barrier metal is formed. A plug made of a tungsten film filled and interposed therebetween. Reference numeral 17 denotes an upper wiring layer formed on the interlayer insulating film 13 so as to be in contact with the plug 15, and includes a TiN film 16, an AlCu film 17a, and a TiN film serving as an anti-reflection film. 17b.
For convenience, only the wiring structure of the semiconductor device is shown in FIG.
Here, a case where the upper wiring layer 17 has a borderless structure due to misalignment of a mask or the like is shown.
【００１７】図に示すように、接続孔１４内にプラグ１
５が充填形成されて上下配線層１２、１７を接続するも
のであるが、このように接続孔１４内にＴｉＮ膜１６を
介して充填されるプラグ１５は、その上部がドーム状に
盛り上がった突出部１５ａとして開口面（この場合、Ｔ
ｉＮ膜１６の上面位置）よりも突出して形成される。こ
のため、プラグ１５と接触する上層配線層１７のＡｌＣ
ｕ膜１７ａは、その膜厚がプラグ１５形成領域で薄いも
のとなっている。As shown in FIG.
The plug 15 is filled and formed to connect the upper and lower wiring layers 12 and 17. The plug 15 filled in the connection hole 14 via the TiN film 16 in this manner has a protruding dome-shaped upper part. The opening surface (in this case, T
(the upper surface position of the iN film 16). For this reason, the AlC of the upper wiring layer 17 in contact with the plug 15
The thickness of the u film 17a is small in the region where the plug 15 is formed.
【００１８】このように構成される半導体装置の製造方
法を図２および図３に基づいて以下に示す。まず、素子
構成された基板１１上の全面に、バリアメタルとなるＴ
ｉＮ膜１２ａを約１００ｎｍの膜厚で成膜し、その上に
ＡｌＣｕ膜１２ｂを約４００ｎｍの膜厚で、さらにその
上に反射防止膜となるＴｉＮ膜１２ｃを約３０ｎｍの膜
厚で成膜する。続いてレジストマスクを用いて、ＴｉＮ
膜１２ｃ、ＡｌＣｕ膜１２ｂおよびＴｉＮ膜１２ａを順
次ドライエッチングして、ＴｉＮ膜１２ｃ／ＡｌＣｕ膜
１２ｂ／ＴｉＮ膜１２ａで構成される積層構造の下層配
線層１２を形成する。次に、例えば、高密度プラズマＣ
ＶＤ酸化膜から成る層間絶縁膜１３を、下層配線層１２
を覆って全面に約１．２μｍの膜厚で成膜した後、ＣＭ
Ｐ法により研磨して、下層配線層１２上の層間絶縁膜１
３の膜厚が約７５０ｎｍになるように平坦化処理を施
す。その後、層間絶縁膜１３に下層配線層１２に達する
接続孔１４を、ホール径約０．２８μｍで形成する。次
に、接続孔１４を埋め込むように層間絶縁膜１３上の全
面に、バリアメタルとなるＴｉＮ膜１６を、例えば、ス
パッタリング法により約１００ｎｍの膜厚で成膜し、そ
の上の全面にプラグ用金属膜としてのタングステン膜１
５ｂを、例えば熱ＣＶＤ法により約４００ｎｍの膜厚で
成膜する。その後、全面にホトレジスト膜１８を形成
し、ホトリソグラフィ技術を用いてパターニングして、
接続孔１４のサイズより若干大きいレジストパターン１
８を接続孔１４形成領域を覆うように形成する（図２
（ａ））。A method of manufacturing the semiconductor device having the above structure will be described below with reference to FIGS. First, the T as a barrier metal is formed on the entire surface of the substrate 11 on which the elements are formed.
An iN film 12a is formed with a thickness of about 100 nm, an AlCu film 12b is formed thereon with a thickness of about 400 nm, and a TiN film 12c serving as an antireflection film is formed thereon with a thickness of about 30 nm. . Subsequently, using a resist mask, TiN
The film 12c, the AlCu film 12b, and the TiN film 12a are sequentially dry-etched to form the lower wiring layer 12 having a multilayer structure including the TiN film 12c / AlCu film 12b / TiN film 12a. Next, for example, high density plasma C
An interlayer insulating film 13 made of a VD oxide film is
After forming a film with a thickness of about 1.2 μm on the entire surface
The interlayer insulating film 1 on the lower wiring layer 12 is polished by the P method.
The flattening process is performed so that the film thickness of No. 3 becomes about 750 nm. Thereafter, a connection hole 14 reaching the lower wiring layer 12 is formed in the interlayer insulating film 13 with a hole diameter of about 0.28 μm. Next, a TiN film 16 serving as a barrier metal is formed to a thickness of about 100 nm by, for example, a sputtering method on the entire surface of the interlayer insulating film 13 so as to fill the connection hole 14, and a plug Tungsten film 1 as a metal film
5b is formed to a thickness of about 400 nm by, for example, a thermal CVD method. Thereafter, a photoresist film 18 is formed on the entire surface, and is patterned using a photolithography technique.
Resist pattern 1 slightly larger than the size of connection hole 14
8 are formed so as to cover the connection hole 14 formation region (FIG. 2).
(A)).
【００１９】次に、レジストパターン１８をマスクとし
て、下地のタングステン膜１５ｂを、例えば、約２５０
ｎｍの厚さＴ1で異方性エッチングによりエッチング除
去し、タングステン膜１５ｂを接続孔１４形成領域で突
出させる。またこのエッチングの際、レジストパターン
１８を自然消滅させる。これは、前工程のホトレジスト
膜１８形成時に、自然消滅するに適した膜厚に形成する
ことで可能になる。例えば、タングステン膜１５ｂの対
ホトレジスト選択比が０．６である異方性エッチング条
件を用いた場合、レジストパターン１８形成時の膜厚は
２５０／０．６（μｍ）程度とする。またレジストパタ
ーン１８は平坦部よりも角部の方がエッチングレートが
速いため、タングステン膜１５ｂはドーム状に盛り上が
った形状で突出する（図２（ｂ））。Next, using the resist pattern 18 as a mask, the underlying tungsten film 15b
Etching is removed by anisotropic etching at a thickness T 1 of nm, and the tungsten film 15 b is made to protrude in the connection hole 14 formation region. At the time of this etching, the resist pattern 18 naturally disappears. This can be achieved by forming the photoresist film 18 to a thickness suitable for natural disappearance at the time of forming the photoresist film 18 in the previous step. For example, when using an anisotropic etching condition in which the selectivity of the tungsten film 15b to the photoresist is 0.6, the film thickness when the resist pattern 18 is formed is about 250 / 0.6 (μm). Further, since the etching rate of the resist pattern 18 is higher at the corners than at the flat parts, the tungsten film 15b protrudes in a dome-shaped protruding shape (FIG. 2B).
【００２０】次に、タングステン膜１５ｂを等方性エッ
チングにより全面エッチバックして、接続孔１４内に残
存させてプラグ１５を形成する。尚、この場合、層間絶
縁膜１３上のＴｉＮ膜１６を上層配線層１７のバリアメ
タルとして残存させる例を示す。この時、ＴｉＮ膜１６
上にタングステン膜１５ｂの残渣が生じないように、あ
る程度オーバーエッチングを実施する。このように接続
孔１４形成領域で突出したタングステン膜１５ｂを全面
エッチバックすることにより、プラグ１５は、その上部
が接続孔１４の開口面（この場合、ＴｉＮ膜１６上面位
置）からドーム状に盛り上がって突出し、約１２０ｎｍ
の厚さの突出部１５ａを有して形成される。この時、突
出部１５ａの厚さは、前工程でタングステン膜１５ｂを
レジストマスク１８を用いてエッチングして突出させた
厚さＴ1からオーバーエッチング量を差し引いたものと
なる（図３（ａ））。Next, the entire surface of the tungsten film 15b is etched back by isotropic etching, and the tungsten film 15b is left in the connection hole 14 to form a plug 15. In this case, an example in which the TiN film 16 on the interlayer insulating film 13 is left as a barrier metal of the upper wiring layer 17 is shown. At this time, the TiN film 16
Over-etching is performed to some extent so that a residue of the tungsten film 15b is not formed thereon. By etching back the entire surface of the tungsten film 15b protruding in the region where the connection hole 14 is formed, the upper portion of the plug 15 rises in a dome shape from the opening surface of the connection hole 14 (in this case, the upper surface of the TiN film 16). About 120nm
It has a projection 15a having a thickness of In this case, the thickness of the protruding portion 15a is formed of a tungsten film 15b in the previous step from the thickness T 1 which projects by etching using a resist mask 18 and minus the amount of over-etching (FIGS. 3 (a) ).
【００２１】次に、全面にＡｌＣｕ膜１７ａを、例えば
１４０℃程度にて約４００ｎｍの膜厚でスパッタリング
法により成膜した後、リフロー処理を４５０℃程度で約
２分間行う。続いてＡｌＣｕ膜１７ａ上の全面に反射防
止膜となるＴｉＮ膜１７ｂを約３０ｎｍの膜厚で成膜す
る。次に、全面にホトレジスト膜１９を形成して、ホト
リソグラフィ技術を用いてパターニングし（図３
（ｂ））、このレジストパターン１９をマスクとして下
地のＴｉＮ膜１７ｂ、ＡｌＣｕ膜１７ａおよびＴｉＮ膜
１６を順次ドライエッチングして、ＴｉＮ膜１７ｂ／Ａ
ｌＣｕ膜１７ａ／ＴｉＮ膜１６で構成される積層構造の
上層配線層１７を形成する（図１参照）。この後、所定
の処理を施して半導体装置を完成する。Next, an AlCu film 17a is formed on the entire surface by, for example, a sputtering method at about 140 ° C. to a thickness of about 400 nm, and then a reflow process is performed at about 450 ° C. for about 2 minutes. Subsequently, a TiN film 17b serving as an antireflection film is formed on the entire surface of the AlCu film 17a to a thickness of about 30 nm. Next, a photoresist film 19 is formed on the entire surface and is patterned using a photolithography technique (FIG. 3).
(B)) Using the resist pattern 19 as a mask, the underlying TiN film 17b, AlCu film 17a and TiN film 16 are sequentially dry-etched to obtain a TiN film 17b / A
An upper wiring layer 17 having a laminated structure composed of the lCu film 17a / TiN film 16 is formed (see FIG. 1). Thereafter, predetermined processing is performed to complete the semiconductor device.
【００２２】以上のように形成される半導体装置では、
接続孔１４に充填形成するプラグ１５を接続孔１４の開
口面よりもドーム状に突出させて形成する。このため、
プラグ１５と接触して形成される上層配線層１７のＡｌ
Ｃｕ膜１７ａは、その膜厚がプラグ１５形成領域でその
他の領域に比べて薄く形成される。即ち、ＡｌＣｕ膜１
７ａのプラグ形成領域での膜厚ｔ２が、それ以外の領域
での膜厚ｔ１よりも薄いものとなる（図３（ｂ）参
照）。これにより、上層配線層１７のパターニング時
に、マスク合わせずれなどにより図１に示すようなボー
ダレス構造となった場合でも、良好なエッチングによる
パターニングが行える。これについて以下に詳細に説明
する。In the semiconductor device formed as described above,
The plug 15 to be filled in the connection hole 14 is formed so as to protrude in a dome shape from the opening surface of the connection hole 14. For this reason,
Al of upper wiring layer 17 formed in contact with plug 15
The Cu film 17a is formed to be thinner in the plug 15 formation region than in other regions. That is, the AlCu film 1
The film thickness t2 in the plug formation region 7a is smaller than the film thickness t1 in the other regions (see FIG. 3B). Thus, even when the upper wiring layer 17 is patterned, even if the borderless structure as shown in FIG. This will be described in detail below.
【００２３】上層配線層１７のパターニングのためのド
ライエッチングにおいて、プラグ突出部１５ａが露出し
始めても、プラグ１５形成領域以外では、全面にＡｌＣ
ｕ膜１７ａが残存している。このようにプラグ形成領域
でのＡｌＣｕ膜１７ａのエッチングは、その他の領域で
はオーバーエッチングに至る前のメインエッチング中で
の処理となる。このため、ＡｌＣｕ膜１７ａとプラグ１
５との界面に対して、ホトレジスト膜１９の分解物の供
給、ＡｌＣｕ膜１７ａとエッチングガスＣｌ2との反応
生成物の供給、さらにそれらが重合した生成物の供給な
どによりそれらが側壁保護膜として付着する。さらに、
メインエッチング中ではエッチャントは、プラグ突出部
１５ａ以外のＡｌＣｕ膜１７ａおよびその下のＴｉＮ膜
１６とのエッチング反応に消費されるため、エッチャン
ト過剰状態になることはなく、側壁保護膜に対するアタ
ッキングは抑制される。このようにプラグ１５に突出部
１５ａを形成して、その部分で上層配線層１７のＡｌＣ
ｕ膜１７ａの膜厚が薄くなるようにしたため、上層配線
層１７のパターニングの際のドライエッチング時に、プ
ラグ１５との界面に形成される側壁保護膜による保護効
果が向上し、サイドエッチの発生を防止することができ
る。In the dry etching for patterning the upper wiring layer 17, even if the plug protruding portion 15a starts to be exposed, AlC
The u film 17a remains. As described above, the etching of the AlCu film 17a in the plug formation region is a process during the main etching before over-etching is performed in other regions. Therefore, the AlCu film 17a and the plug 1
To the interface between the 5, supply of the degradation products of the photoresist film 19, as they sidewall protective film due supply of feed, further product they are polymerized reaction products of AlCu film 17a and the etching gas Cl 2 Adhere to. further,
During the main etching, the etchant is consumed in the etching reaction with the AlCu film 17a other than the plug protrusion 15a and the TiN film 16 therebelow, so that the etchant does not become excessive and the attack on the sidewall protection film is suppressed. You. In this manner, the protrusion 15a is formed on the plug 15, and the AlC of the upper wiring layer 17 is formed at that portion.
Since the thickness of the u film 17a is reduced, the protection effect of the sidewall protection film formed at the interface with the plug 15 is improved during dry etching during patterning of the upper wiring layer 17, thereby reducing the occurrence of side etching. Can be prevented.
【００２４】以上のように、上層配線層１７のパターニ
ング時に、ボーダレス構造における上層配線層１７とプ
ラグ１５との界面でのサイドエッチの発生を防止するこ
とができるため、プラグ１５と上層配線層１７との接触
抵抗を安定して低減することができ、また、局所的な電
流密度の上昇による発熱によりヒロックが発生すること
もなく、半導体装置の特性および信頼性を向上できる。
また、プラグ１５と上層配線層１７との接触を、プラグ
突出部１５ａでの接触とするため、接触面積の増大によ
る接触抵抗の低減効果、さらにボーダレス構造における
アライメント精度の緩和効果も有し、信頼性を一層向上
できる。As described above, at the time of patterning the upper wiring layer 17, the occurrence of side etching at the interface between the upper wiring layer 17 and the plug 15 in the borderless structure can be prevented. The contact resistance between the semiconductor device and the semiconductor device can be stably reduced, and hillocks do not occur due to heat generation due to a local increase in current density, so that the characteristics and reliability of the semiconductor device can be improved.
In addition, since the contact between the plug 15 and the upper wiring layer 17 is made at the plug protrusion 15a, the effect of reducing the contact resistance by increasing the contact area and the effect of reducing the alignment accuracy in the borderless structure are obtained. Properties can be further improved.
【００２５】また、この実施の形態では、プラグ１５形
成時に、タングステン膜１５ｂを接続孔サイズより若干
大きいレジストマスク１８で接続孔１４形成領域を覆っ
て、該レジストマスク１８が自然消滅するように所定の
厚さＴ1で異方性エッチングを行った後、全面エッチバ
ックしたため、突出部１５ａの形状がドーム状に盛り上
がったものになる。通常、突出部のある下地の上に成膜
する際、カバレジが悪くなり易いものであるが、プラグ
突出部１５ａをドーム状に形成したため、上層配線層１
７のＡｌＣｕ膜１７ａの形成が、リフロー処理により突
出部１５ａ領域を良好なカバレジで覆うことができ、信
頼性が一層向上する。また、レジストマスク１０を自然
消滅するようにしたため、工程数が削減できると共に、
異方性エッチングにより容易に突出部１５ａをドーム状
に形成することができる。さらに、通常、酸素雰囲気で
のアッシングにより行うレジスト除去工程を省略できる
ため、タングステン膜１５ｂが酸素に晒されることな
く、表面酸化により形成される変質層に起因した上層配
線層との接触抵抗不良などの悪影響が防止できて信頼性
が向上する。In this embodiment, when forming the plug 15, the tungsten film 15b is covered with a resist mask 18 slightly larger than the size of the connection hole so as to cover the region where the connection hole 14 is formed, so that the resist mask 18 naturally disappears. after thickness anisotropic etching by T 1 of, for the entire surface is etched back, the shape of the protrusion 15a is one raised in a dome shape. Usually, when a film is formed on a base having a protruding portion, the coverage tends to be poor. However, since the plug protruding portion 15a is formed in a dome shape, the upper wiring layer 1 is formed.
The formation of the AlCu film 17a of No. 7 can cover the region of the protruding portion 15a with good coverage by the reflow treatment, and the reliability is further improved. In addition, since the resist mask 10 is naturally eliminated, the number of steps can be reduced, and
The protruding portion 15a can be easily formed in a dome shape by anisotropic etching. Further, since the resist removal step usually performed by ashing in an oxygen atmosphere can be omitted, the tungsten film 15b is not exposed to oxygen, and the contact resistance with the upper wiring layer caused by the altered layer formed by the surface oxidation can be reduced. Adverse effects can be prevented and reliability is improved.
【００２６】なお、接続孔１４開口面から突出させるプ
ラグ突出部１５ａの厚さは、突出させない従来のもので
形成されるリセス７の深さと同程度あるいは若干厚く形
成するのが望ましい。また、この実施の形態では、プラ
グ１５形成時の異方性エッチングの際に用いるレジスト
マスク１８は、自然消滅させるものとしたが、残存させ
て、アッシングにより除去することも可能である。The thickness of the plug protruding portion 15a protruding from the opening surface of the connection hole 14 is desirably formed to be approximately the same as or slightly larger than the depth of the recess 7 formed by a conventional one that does not protrude. Further, in this embodiment, the resist mask 18 used in the anisotropic etching at the time of forming the plug 15 is made to disappear spontaneously. However, the resist mask 18 can be left and removed by ashing.
【００２７】実施の形態２．次に、この発明の実施の形
態２を図について説明する。図４は、この発明の実施の
形態２による半導体装置の構造を示す断面図である。
尚、ここでも便宜上半導体装置の配線構造部分のみを図
示し、上層配線層１７が、マスク合わせずれなどにより
ボーダレス構造となった場合を示す。上記実施の形態１
では、接続孔１４内に充填形成されるプラグ１５が、ド
ーム状に盛り上がった突出部１５ａを有するものではあ
ったが、この実施の形態２では、図に示すように、先細
り状の突出部２０ａを有したプラグ２０を形成する。Embodiment 2 FIG. Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.
Here, for convenience, only the wiring structure of the semiconductor device is shown, and a case where the upper wiring layer 17 has a borderless structure due to misalignment of a mask or the like is shown. Embodiment 1
In this embodiment, the plug 15 filled in the connection hole 14 has the dome-shaped protruding portion 15a. However, in the second embodiment, as shown in FIG. Is formed.
【００２８】このように構成される半導体装置の製造方
法を図５および図６に基づいて以下に示す。まず、実施
の形態１と同様に、素子構成された基板１１上の全面
に、ＴｉＮ膜１２ｃ／ＡｌＣｕ膜１２ｂ／ＴｉＮ膜１２
ａで構成される積層構造の下層配線層１２を形成し、層
間絶縁膜１３を成膜した後、ＣＭＰ法により平坦化処理
を施す。その後、層間絶縁膜１３に接続孔１４を形成
し、接続孔１４を埋め込むように全面にＴｉＮ膜１６を
成膜し、その上の全面にプラグ用金属膜としてのタング
ステン膜２０ｂを成膜する。その後、全面にホトレジス
ト膜２１を形成し、ホトリソグラフィ技術を用いてパタ
ーニングして、接続孔１４のサイズより若干大きいレジ
ストパターン２１を接続孔１４形成領域を覆うように形
成する。ここで形成されるレジストパターン２１は、実
施の形態１で用いた、後工程でのエッチング時に自然消
滅するレジストパターン１８と比較して、幅および厚さ
が大きいものとする（図５（ａ））。A method of manufacturing the semiconductor device having the above structure will be described below with reference to FIGS. First, as in the first embodiment, the TiN film 12c / AlCu film 12b / TiN film 12
After forming the lower wiring layer 12 of the laminated structure composed of a and forming the interlayer insulating film 13, a planarization process is performed by the CMP method. Thereafter, a connection hole 14 is formed in the interlayer insulating film 13, a TiN film 16 is formed on the entire surface so as to fill the connection hole 14, and a tungsten film 20b as a plug metal film is formed on the entire surface. Thereafter, a photoresist film 21 is formed on the entire surface, and is patterned using photolithography to form a resist pattern 21 slightly larger than the size of the connection hole 14 so as to cover the connection hole 14 formation region. The width and thickness of the resist pattern 21 formed here are larger than those of the resist pattern 18 used in Embodiment 1 and which disappears naturally during etching in a later step (FIG. 5A). ).
【００２９】次に、レジストパターン２１をマスクとし
て、下地のタングステン膜２０ｂを、例えば、約２５０
ｎｍの厚さＴ2で等方性エッチングによりエッチング除
去し（図５（ｂ））、その後、レジストパターン２１を
除去してタングステン膜２０ｂを接続孔１４形成領域で
先細り状に突出させる。次に、上記実施の形態１と同様
に、タングステン膜２０ｂを等方性エッチングにより全
面エッチバックして、接続孔１４内に残存させてプラグ
２０を形成すると、プラグ２０は、その上部が接続孔１
４の開口面（この場合、ＴｉＮ膜１６上面位置）から先
細り状に突出し、約１２０ｎｍの厚さの突出部２０ａを
有して形成される（図６（ａ））。この後、上記実施の
形態１と同様に、全面にＡｌＣｕ膜１７ａを成膜した
後、リフロー処理を施して、その上にＴｉＮ膜１７ｂを
成膜し、レジストパターン１９を形成し（図６
（ｂ））、このレジストパターン１９をマスクとしたド
ライエッチングにより上層配線層１７を形成する（図４
参照）。この後、所定の処理を施して半導体装置を完成
する。Next, using the resist pattern 21 as a mask, the underlying tungsten film 20b is, for example,
Etching is removed by isotropic etching with a thickness T 2 of nm (FIG. 5B), and thereafter, the resist pattern 21 is removed, and the tungsten film 20 b is tapered out in the connection hole 14 formation region. Next, in the same manner as in the first embodiment, the entire surface of the tungsten film 20b is etched back by isotropic etching, and the plug 20 is formed while remaining in the connection hole 14. 1
4 (in this case, the upper surface of the TiN film 16), and is formed to have a protrusion 20a having a thickness of about 120 nm (FIG. 6A). After that, as in the first embodiment, an AlCu film 17a is formed on the entire surface, a reflow process is performed, a TiN film 17b is formed thereon, and a resist pattern 19 is formed (FIG. 6).
(B)), the upper wiring layer 17 is formed by dry etching using the resist pattern 19 as a mask (FIG. 4).
reference). Thereafter, predetermined processing is performed to complete the semiconductor device.
【００３０】以上のように形成される半導体装置では、
接続孔１４に充填形成するプラグ２０を接続孔１４の開
口面よりも先細り状に突出させて形成する。このため、
上記実施の形態１と同様に、プラグ２０と接触して形成
されるＡｌＣｕ膜１７ａは、プラグ２０形成領域での膜
厚（ｔ２）が、その他の領域での膜厚（ｔ１）に比べて
薄くなる（図６（ｂ）参照）。これにより、上層配線層
１７のパターニング時に、マスク合わせずれなどにより
図４に示すようなボーダレス構造となった場合でも、上
層配線層１７とプラグ２０との界面でのサイドエッチの
発生を防止することができ、プラグ２０と上層配線層１
７との接触抵抗が安定して低減することができ、また、
局所的な電流密度の上昇による発熱によりヒロックが発
生することもなく、半導体装置の特性および信頼性を向
上できる。また、プラグ２０と上層配線層１７との接触
を、プラグ突出部２０ａでの接触とするため、接触面積
の増大による接触抵抗の低減効果およびボーダレス構造
におけるアライメント精度の緩和効果も有し、信頼性を
一層向上できる。In the semiconductor device formed as described above,
The plug 20 to be filled and formed in the connection hole 14 is formed so as to project in a tapered shape from the opening surface of the connection hole 14. For this reason,
As in the first embodiment, the thickness (t2) of the AlCu film 17a formed in contact with the plug 20 in the region where the plug 20 is formed is smaller than the thickness (t1) in the other regions. (See FIG. 6B). Thereby, even when the upper wiring layer 17 is patterned to have a borderless structure as shown in FIG. 4 due to misalignment of the mask or the like, it is possible to prevent the occurrence of side etching at the interface between the upper wiring layer 17 and the plug 20. And the plug 20 and the upper wiring layer 1
7 can be stably reduced, and
Hillocks are not generated by heat generation due to a local increase in current density, and characteristics and reliability of the semiconductor device can be improved. In addition, since the contact between the plug 20 and the upper wiring layer 17 is made at the plug protruding portion 20a, the effect of reducing the contact resistance by increasing the contact area and the effect of reducing the alignment accuracy in the borderless structure are obtained. Can be further improved.
【００３１】また、この実施の形態では、プラグ２０形
成時に、タングステン膜２０ｂを接続孔サイズより若干
大きいレジストマスク２１で接続孔１４形成領域を覆っ
て等方性エッチングを施したため、図５（ｂ）に示すよ
うに、レジストマスク２１の横方向から下層へ回り込ん
でタングステン膜２０ｂがエッチングされてその部分で
先細り状に突出し、その後全面エッチバックして、突出
部２０ａの形状が先細り状となる。このため、上層配線
層１７のＡｌＣｕ膜１７ａ形成が、リフロー処理により
突出部２０ａ領域を良好なカバレジで覆うことができ、
信頼性が一層向上する。Further, in this embodiment, when the plug 20 is formed, the tungsten film 20b is isotropically etched by covering the connection hole 14 formation region with the resist mask 21 slightly larger than the connection hole size. As shown in FIG. 7 (b), the tungsten film 20b is etched from the lateral direction of the resist mask 21 to the lower layer, and is projected in a tapered shape at that portion. Thereafter, the entire surface is etched back, and the shape of the projected portion 20a becomes tapered. . Therefore, the formation of the AlCu film 17a of the upper wiring layer 17 can cover the region of the protruding portion 20a with good coverage by the reflow process,
Reliability is further improved.
【００３２】実施の形態３．次に、この発明の実施の形
態３を図について説明する。図７は、この発明の実施の
形態３による半導体装置の構造を示す断面図である。
尚、ここでも便宜上半導体装置の配線構造部分のみを図
示し、上層配線層１７が、マスク合わせずれなどにより
ボーダレス構造となった場合を示す。図に示すように、
絶縁層としての層間絶縁膜２２に設けられた接続孔１４
内にプラグ２３が充填形成されて上下配線層１２、１７
を接続するものであるが、層間絶縁膜２２の膜厚を接続
孔周囲部分２２ａのみ厚くして接続孔１４の開口面を接
続孔周囲部分２２ａ以外の層間絶縁膜２２表面より高く
形成する。Embodiment 3 FIG. Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a sectional view showing the structure of the semiconductor device according to the third embodiment of the present invention.
Here, for convenience, only the wiring structure of the semiconductor device is shown, and a case where the upper wiring layer 17 has a borderless structure due to misalignment of a mask or the like is shown. As shown in the figure,
Connection hole 14 provided in interlayer insulating film 22 as an insulating layer
A plug 23 is filled and formed in the upper and lower wiring layers 12 and 17.
In this case, the thickness of the interlayer insulating film 22 is increased only in the peripheral portion 22a of the connection hole, and the opening surface of the connection hole 14 is formed higher than the surface of the interlayer insulating film 22 other than the peripheral portion 22a of the connection hole.
【００３３】このように構成される半導体装置の製造方
法を図８〜図１１に基づいて以下に示す。まず、実施の
形態１と同様に、素子構成された基板１１上の全面に、
ＴｉＮ膜１２ｃ／ＡｌＣｕ膜１２ｂ／ＴｉＮ膜１２ａで
構成される積層構造の下層配線層１２を形成し、層間絶
縁膜２２を成膜した後、ＣＭＰ法により平坦化処理を施
す。その後、全面にホトレジスト膜２４を形成し、ホト
リソグラフィ技術を用いてパターニングして、後工程で
形成する接続孔１４のサイズより若干大きいレジストパ
ターン２４を接続孔１４形成予定領域を覆うように形成
する（図８（ａ））。次に、レジストパターン２４をマ
スクとして、下地の層間絶縁膜２２を、例えば、約２５
０ｎｍの厚さＴ3で等方性エッチングによりエッチング
除去する。これによりレジストマスク２４の横方向から
下層へ回り込んで層間絶縁膜膜２２がエッチングされ
て、接続孔１４形成予定領域を含んでその周囲部分２２
ａが突出した形状となる（図８（ｂ））。A method of manufacturing the semiconductor device having the above structure will be described below with reference to FIGS. First, as in the first embodiment, the entire surface of the substrate
After forming the lower wiring layer 12 having a laminated structure composed of the TiN film 12c / AlCu film 12b / TiN film 12a and forming the interlayer insulating film 22, a flattening process is performed by the CMP method. Thereafter, a photoresist film 24 is formed on the entire surface, and is patterned by using a photolithography technique, so that a resist pattern 24 slightly larger than the size of the connection hole 14 to be formed in a later step is formed so as to cover a region where the connection hole 14 is to be formed. (FIG. 8 (a)). Next, using the resist pattern 24 as a mask, the underlying interlayer insulating film 22 is, for example,
Etching is removed by isotropic etching at a thickness T 3 of 0 nm. As a result, the interlayer insulating film 22 is etched from the lateral direction of the resist mask 24 to the lower layer, and the peripheral portion 22 including the region where the connection hole 14 is to be formed is etched.
a has a protruding shape (FIG. 8B).
【００３４】その後、レジストパターン２４を除去し、
再度、層間絶縁膜２２上に接続孔１４形成のためのレジ
ストパターン２５を形成し（図９（ａ））、このレジス
トパターン２５をマスクとして下地の層間絶縁膜２２を
ドライエッチングによりエッチング除去し、下層配線層
１２に到達する接続孔１４を開口する。これにより、開
口部周囲部分の層間絶縁膜２２ａのみが厚く、開口面が
その他の層間絶縁膜２２表面より高く形成された接続孔
１４が開口される（図９（ｂ））。次に、レジストパタ
ーン２５を除去し、上記実施の形態１と同様に接続孔１
４を埋め込むように全面にＴｉＮ膜１６を成膜し、その
上の全面にプラグ用金属膜としてのタングステン膜２３
ａを成膜する（図１０（ａ））。After that, the resist pattern 24 is removed,
Again, a resist pattern 25 for forming the connection hole 14 is formed on the interlayer insulating film 22 (FIG. 9A), and the underlying interlayer insulating film 22 is removed by dry etching using the resist pattern 25 as a mask. A connection hole 14 reaching the lower wiring layer 12 is opened. As a result, only the interlayer insulating film 22a around the opening is thick, and the connection hole 14 whose opening surface is formed higher than the surface of the other interlayer insulating film 22 is opened (FIG. 9B). Next, the resist pattern 25 is removed, and the connection hole 1 is formed in the same manner as in the first embodiment.
4, a TiN film 16 is formed on the entire surface, and a tungsten film 23 as a plug metal film is formed on the entire surface thereof.
a is formed (FIG. 10A).
【００３５】次に、タングステン膜２３ａを等方性エッ
チングにより全面エッチバックして、接続孔１４内に残
存させてプラグ２３を形成する。尚、この場合も、層間
絶縁膜２２上のＴｉＮ膜１６を上層配線層１７のバリア
メタルとして残存させる例を示す。この時、ＴｉＮ膜１
６上にタングステン膜２３ａの残渣が生じないように、
ある程度オーバーエッチングを実施する。これにより、
プラグ２３は、接続孔１４の開口面（この場合、ＴｉＮ
膜１６上面位置）よりも後退し、約１２０ｎｍ程度のリ
セス２６を生じて接続孔１４内に充填される（図１０
（ｂ））。この後、上記実施の形態１と同様に、全面に
ＡｌＣｕ膜１７ａを成膜した後、リフロー処理を施し
て、その上にＴｉＮ膜１７ｂを成膜し、レジストパター
ン１９を形成し（図１１）、このレジストパターン１９
をマスクとしたドライエッチングにより上層配線層１７
を形成する（図７参照）。この後、所定の処理を施して
半導体装置を完成する。Next, the entire surface of the tungsten film 23a is etched back by isotropic etching, and the tungsten film 23a is left in the connection hole 14 to form a plug 23. Also in this case, an example is shown in which the TiN film 16 on the interlayer insulating film 22 is left as a barrier metal of the upper wiring layer 17. At this time, the TiN film 1
6 so that no residue of the tungsten film 23a is formed on
Perform some over-etching. This allows
The plug 23 is connected to the opening surface of the connection hole 14 (in this case, TiN
The recess 26 recedes from the upper surface of the film 16 and forms a recess 26 of about 120 nm to fill the connection hole 14 (FIG. 10).
(B)). Thereafter, as in the first embodiment, an AlCu film 17a is formed on the entire surface, a reflow process is performed, a TiN film 17b is formed thereon, and a resist pattern 19 is formed (FIG. 11). , This resist pattern 19
Wiring layer 17 by dry etching using
Is formed (see FIG. 7). Thereafter, predetermined processing is performed to complete the semiconductor device.
【００３６】以上のように形成される半導体装置では、
接続孔１４形成に先立って、接続孔１４のサイズより若
干大きいレジストマスク２４を用いた層間絶縁膜２２の
等方性エッチングにより、接続孔１４形成予定領域を含
んでその周囲部分２２ａを突出させ、その後接続孔１４
を開口することにより、接続孔１４の開口面を接続孔周
囲部分２２ａ以外の層間絶縁膜２２表面より高く形成す
る。このため、接続孔１４内に充填形成されるプラグ２
３は、開口面から後退してリセス２６を有するものであ
るが、プラグ２３と接触して形成されるＡｌＣｕ膜１７
ａは、プラグ２３形成領域での膜厚（ｔ２）が、その他
の領域での膜厚（ｔ１）に比べて、この場合、約１３０
ｎｍ（＝２５０ｎｍ−１２０ｎｍ）薄くなる。ここで、
レジストマスク２４を用いた層間絶縁膜２２の等方性エ
ッチングによるエッチング厚さＴ3は、後工程で形成さ
れるプラグ２３のリセス２６の深さよりも大きく設定す
る。即ち、プラグ２３表面の高さが、接続孔周囲部分２
２ａ以外の層間絶縁膜２２表面（この場合、ＴｉＮ膜１
７ｂ表面）より高くなるように設定する。この高さの差
は、リセス２６の深さと同程度あるいは若干大きいのが
望ましいものであるが、これによりプラグ２３形成領域
でのＡｌＣｕ膜１７ａの膜厚（ｔ２）が、その他の領域
での膜厚（ｔ１）に比べて薄くできる（図１１参照）。In the semiconductor device formed as described above,
Prior to the formation of the connection hole 14, the peripheral portion 22 a including the region where the connection hole 14 is to be formed is projected by isotropic etching of the interlayer insulating film 22 using a resist mask 24 slightly larger than the size of the connection hole 14, Then the connection hole 14
Is formed, the opening surface of the connection hole 14 is formed higher than the surface of the interlayer insulating film 22 other than the connection hole peripheral portion 22a. For this reason, the plug 2 filled and formed in the connection hole 14 is formed.
Reference numeral 3 denotes a recess having a recess 26 which is recessed from the opening surface.
In this case, the film thickness (t2) in the region where the plug 23 is formed is about 130 times smaller than the film thickness (t1) in the other region.
nm (= 250 nm-120 nm). here,
Resist etching thickness T 3 by isotropic etching of the interlayer using a mask 24 insulating film 22 is set larger than the depth of the recess 26 of the plug 23 to be formed in a later step. In other words, the height of the surface of the plug 23 is
2a except the surface of the interlayer insulating film 22 (in this case, the TiN film 1
7b surface). This difference in height is desirably about the same as or slightly greater than the depth of the recess 26. This allows the thickness (t2) of the AlCu film 17a in the region where the plug 23 is formed to be reduced in the other regions. It can be made thinner than the thickness (t1) (see FIG. 11).
【００３７】これにより、上層配線層１７のパターニン
グ時に、マスク合わせずれなどにより図７に示すような
ボーダレス構造となった場合でも、上記実施の形態１と
同様に、上層配線層１７とプラグ２３との界面でのサイ
ドエッチの発生を防止することができ、プラグ２３と上
層配線層１７との接触抵抗が安定して低減することがで
き、また、局所的な電流密度の上昇による発熱によりヒ
ロックが発生することもなく、半導体装置の特性および
信頼性を向上できる。As a result, even when the upper wiring layer 17 is patterned into a borderless structure as shown in FIG. 7 due to misalignment of the mask during patterning, the upper wiring layer 17 and the plug 23 are Can be prevented from occurring at the interface of the semiconductor device, the contact resistance between the plug 23 and the upper wiring layer 17 can be stably reduced, and hillocks can be generated due to heat generation due to a local increase in current density. The characteristics and reliability of the semiconductor device can be improved without occurrence.
【００３８】なお、レジストマスク２４を用いた層間絶
縁膜２２の等方性エッチングによるエッチング厚さＴ3
が、後工程で形成されるプラグ２３のリセス２６の深さ
よりも小さいものであれば、プラグ２３形成領域でのＡ
ｌＣｕ膜１７ａの膜厚（ｔ２）は、その他の領域での膜
厚（ｔ１）に比べて若干厚いものとなるが、その差は、
従来のものに比して上記エッチング厚さＴ3だけ低減さ
れたものである。このため、従来のものに比して、上層
配線層１７のパターニングの際のドライエッチング時
に、プラグ２３との界面に形成される側壁保護膜による
保護効果が向上し、サイドエッチの発生を抑制する効果
がある。The etching thickness T 3 of the interlayer insulating film 22 isotropically etched using the resist mask 24.
Is smaller than the depth of the recess 26 of the plug 23 formed in a later step, A
The thickness (t2) of the lCu film 17a is slightly thicker than the thickness (t1) in other regions, but the difference is as follows.
Those which are reduced by the etching thickness T 3 in comparison with the prior art. For this reason, the protection effect of the sidewall protective film formed at the interface with the plug 23 is improved at the time of dry etching at the time of patterning the upper wiring layer 17 as compared with the conventional one, and the occurrence of side etching is suppressed. effective.
【００３９】実施の形態４．次に、この発明の実施の形
態４を図について説明する。この実施の形態では、上記
実施の形態３における図７で示した半導体装置につい
て、製造方法の別例を図１２および図１３に基づいて以
下に示す。まず、実施の形態１と同様に、素子構成され
た基板１１上の全面に、ＴｉＮ膜１２ｃ／ＡｌＣｕ膜１
２ｂ／ＴｉＮ膜１２ａで構成される積層構造の下層配線
層１２を形成し、層間絶縁膜２２を成膜した後、ＣＭＰ
法により平坦化処理を施す。その後、層間絶縁膜２２上
に接続孔形成用のレジストパターン２７を形成し（図１
２（ａ））、このレジストパターン２７をマスクとして
下地の層間絶縁膜２２をドライエッチングによりエッチ
ング除去して下層配線層１２に到達する接続孔１４を開
口する（図１２（ｂ））。Embodiment 4 Next, a fourth embodiment of the present invention will be described with reference to the drawings. In this embodiment, another example of the manufacturing method of the semiconductor device shown in FIG. 7 of the third embodiment will be described below with reference to FIGS. First, as in the first embodiment, the TiN film 12c / AlCu film 1
After forming the lower wiring layer 12 having a laminated structure composed of the 2b / TiN film 12a and forming the interlayer insulating film 22, CMP is performed.
A flattening process is performed by a method. Thereafter, a resist pattern 27 for forming a connection hole is formed on the interlayer insulating film 22 (FIG. 1).
2 (a)), using the resist pattern 27 as a mask, the underlying interlayer insulating film 22 is removed by dry etching to open a connection hole 14 reaching the lower wiring layer 12 (FIG. 12 (b)).
【００４０】次に、接続孔１４を埋め込むように、層間
絶縁膜２２上の全面にホトレジスト膜２８を形成し、ホ
トリソグラフィ技術を用いてパターニングして、接続孔
１４のサイズより若干大きいレジストパターン２８を接
続孔１４形成領域を覆うように形成する（図１３
（ａ））。次に、レジストパターン２８をマスクとし
て、下地の層間絶縁膜２２を、例えば、約２５０ｎｍの
厚さＴ4で等方性エッチングによりエッチング除去す
る。これによりレジストマスク２８の横方向から下層へ
回り込んで層間絶縁膜膜２２がエッチングされて、接続
孔周囲部分２２ａが突出した形状となる（図１３
（ｂ））。Next, a photoresist film 28 is formed on the entire surface of the interlayer insulating film 22 so as to fill the connection holes 14, and is patterned by photolithography to form a resist pattern 28 slightly larger than the size of the connection holes 14. Are formed so as to cover the connection hole 14 formation region (FIG. 13).
(A)). Next, using the resist pattern 28 as a mask, the underlying interlayer insulating film 22 is removed by, for example, isotropic etching with a thickness T 4 of about 250 nm. As a result, the interlayer insulating film 22 is etched from the lateral direction of the resist mask 28 to the lower layer so that the peripheral portion 22a of the connection hole is projected (FIG. 13).
(B)).
【００４１】この後、上記実施の形態３と同様に、レジ
ストパターン２８を除去し、ＴｉＮ膜１６およびタング
ステン膜２３ａを順次成膜し（図１０（ａ）参照）、全
面エッチバックにより、接続孔１４内にプラグ２３を充
填形成する（図１０（ｂ）参照）。この後、全面にＡｌ
Ｃｕ膜１７ａを成膜してリフロー処理を施し、その上に
ＴｉＮ膜１７ｂを成膜して、レジストパターン１９を形
成し（図１１参照）、このレジストパターン１９をマス
クとしたドライエッチングにより上層配線層１７を形成
する（図７参照）。この後、所定の処理を施して半導体
装置を完成する。Thereafter, similarly to the third embodiment, the resist pattern 28 is removed, and a TiN film 16 and a tungsten film 23a are sequentially formed (see FIG. 10A). A plug 23 is filled and formed in 14 (see FIG. 10B). After this, Al
A Cu film 17a is formed, a reflow process is performed, a TiN film 17b is formed thereon, a resist pattern 19 is formed (see FIG. 11), and an upper wiring is formed by dry etching using the resist pattern 19 as a mask. The layer 17 is formed (see FIG. 7). Thereafter, predetermined processing is performed to complete the semiconductor device.
【００４２】この実施の形態では、接続孔１４を開口し
てから、接続孔１４のサイズより若干大きいレジストパ
ターン２８を接続孔１４形成領域を覆うように形成し
て、層間絶縁膜２２の等方性エッチングを行う。これに
より、上記実施の形態３と同様に、接続孔１４の開口面
を接続孔周囲部分２２ａ以外の層間絶縁膜２２表面より
高く形成でき、上記実施の形態３と同様の効果が得られ
る。また、この場合、層間絶縁膜２２の等方性エッチン
グに用いるレジストマスク２８は接続孔１４を埋め込ん
で形成するため、除去する際に、接続孔１４内のものも
除去する必要があるが（図１３参照）、接続孔１４開口
時には、レジストパターン２７下地の層間絶縁膜２２に
段差がないため、段差起因のハレーションに伴うレジス
トパターン異常が発生し難く信頼性良く接続孔１４が形
成できる（図１２参照）。In this embodiment, after opening the connection hole 14, a resist pattern 28 slightly larger than the size of the connection hole 14 is formed so as to cover the region where the connection hole 14 is formed, and the isotropic formation of the interlayer insulating film 22 is performed. Etching is performed. Thus, similarly to the third embodiment, the opening surface of the connection hole 14 can be formed higher than the surface of the interlayer insulating film 22 other than the connection hole peripheral portion 22a, and the same effect as the third embodiment can be obtained. Further, in this case, since the resist mask 28 used for isotropic etching of the interlayer insulating film 22 is formed by burying the connection hole 14, it is necessary to remove the inside of the connection hole 14 when removing the resist mask 28 (FIG. 13), since there is no step in the interlayer insulating film 22 underlying the resist pattern 27 when the connection hole 14 is opened, the resist pattern abnormality due to halation due to the step hardly occurs, and the connection hole 14 can be formed with high reliability (FIG. 12). reference).
【００４３】[0043]
【発明の効果】以上のようにこの発明に係る請求項１記
載の半導体装置は、半導体基板上に、絶縁層を介して積
層され、該絶縁層に設けられた接続孔内に充填されたプ
ラグにより互いに接続された上下配線層を有する装置構
成であって、上記プラグを、上記上層配線層とは異種の
導電材料で構成して、その上部をドーム状あるいは先細
り状の突出部として上記絶縁層表面から突出させたた
め、上層配線層を良好なカバレジで形成できると共に、
上層配線層のパターニング時に、ボーダレス構造におけ
る上層配線層とプラグとの界面でのサイドエッチの発生
が防止できて、プラグと上層配線層との接触抵抗を安定
して低減でき、ヒロックの発生も防止でき、半導体装置
の特性および信頼性が向上する。また、プラグと上層配
線層との接触面積の増大による接触抵抗の低減効果およ
びボーダレス構造におけるアライメント精度の緩和効果
もあり、信頼性が一層向上する。As described above, according to the semiconductor device of the first aspect of the present invention, a plug is stacked on a semiconductor substrate via an insulating layer, and is filled in a connection hole provided in the insulating layer. Wherein the plug is made of a conductive material different from that of the upper wiring layer, and the upper portion of the insulating layer is formed as a dome-shaped or tapered projection. Because it protrudes from the surface, the upper wiring layer can be formed with good coverage,
During the patterning of the upper wiring layer, the occurrence of side etching at the interface between the upper wiring layer and the plug in the borderless structure can be prevented, the contact resistance between the plug and the upper wiring layer can be reduced stably, and the occurrence of hillocks is also prevented. As a result, the characteristics and reliability of the semiconductor device are improved. Further, there is an effect of reducing the contact resistance by increasing the contact area between the plug and the upper wiring layer, and an effect of relaxing the alignment accuracy in the borderless structure, so that the reliability is further improved.
【００４４】またこの発明に係る請求項２記載の半導体
装置は、半導体基板上に、絶縁層を介して積層され、該
絶縁層に設けられた接続孔内に充填されたプラグにより
互いに接続された上下配線層を有する装置構成であっ
て、上記絶縁層の膜厚を上記接続孔周囲部分のみ厚くし
て該接続孔開口面を上記絶縁層表面より高く形成したた
め、上層配線層のパターニング時に、ボーダレス構造に
おける上層配線層とプラグとの界面でのサイドエッチの
発生が防止でき、プラグと上層配線層との接触抵抗を安
定して低減でき、ヒロックの発生も防止できて、半導体
装置の特性および信頼性が向上する。According to a second aspect of the present invention, the semiconductor device is stacked on the semiconductor substrate via an insulating layer, and is connected to each other by a plug filled in a connection hole provided in the insulating layer. In the device configuration having upper and lower wiring layers, the thickness of the insulating layer is increased only in the peripheral portion of the connection hole so that the opening surface of the connection hole is formed higher than the surface of the insulating layer. The generation of side etch at the interface between the upper wiring layer and the plug in the structure can be prevented, the contact resistance between the plug and the upper wiring layer can be reduced stably, and the occurrence of hillocks can also be prevented. The performance is improved.
【００４５】またこの発明に係る請求項３記載の半導体
装置は、請求項１または２において、絶縁層上に形成さ
れた上層配線層の膜厚が、プラグ形成領域で薄くなるた
め、上層配線層のパターニング時における、ボーダレス
構造の上層配線層とプラグとの界面でのサイドエッチ発
生防止効果が確実に得られ、半導体装置の特性および信
頼性が向上する。According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the thickness of the upper wiring layer formed on the insulating layer is reduced in the plug formation region. In patterning, the effect of preventing the occurrence of side etching at the interface between the upper wiring layer and the plug of the borderless structure is reliably obtained, and the characteristics and reliability of the semiconductor device are improved.
【００４６】またこの発明に係る請求項４記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記絶縁層に
上記下層配線層に到達する接続孔を開口する第２の工程
と、該接続孔を埋め込んで上記絶縁層上の全面にプラグ
用金属膜を形成する第３の工程と、該プラグ用金属膜
を、上記接続孔サイズより若干大きいレジストマスクで
上記接続孔形成領域を覆って所定の厚さまで選択的にエ
ッチング除去し、その後全面エッチバックすることによ
り、上記接続孔内にプラグを、その上部をドーム状ある
いは先細り状の突出部として上記絶縁層表面から突出さ
せて形成する第４の工程と、上記絶縁層上に、上記プラ
グと異なる導電材料から成る上層配線層を該プラグと接
触するように形成する第５の工程とを含むため、上層配
線層を良好なカバレジで形成できると共に、上層配線層
のパターニング時に、ボーダレス構造における上層配線
層とプラグとの界面でのサイドエッチの発生が防止で
き、プラグと上層配線層との接触抵抗を安定して低減で
き、ヒロックの発生も防止できて、半導体装置の特性お
よび信頼性が向上する。また、プラグと上層配線層との
接触面積の増大による接触抵抗の低減効果およびボーダ
レス構造におけるアライメント精度の緩和効果もあり、
信頼性が一層向上する。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate; and forming the lower wiring on the insulating layer. A second step of opening a connection hole reaching the layer, a third step of filling the connection hole and forming a plug metal film on the entire surface of the insulating layer, The connection hole forming region is covered with a resist mask slightly larger than the hole size, and is selectively etched and removed to a predetermined thickness. Thereafter, the entire surface is etched back, whereby a plug is formed in the connection hole, and the upper portion thereof is dome-shaped or tapered. A fourth step of protruding from the surface of the insulating layer to form a protruding portion having a shape, and forming an upper wiring layer made of a conductive material different from the plug on the insulating layer so as to be in contact with the plug. Since the fifth step is included, the upper wiring layer can be formed with good coverage, and at the time of patterning the upper wiring layer, side etching can be prevented from occurring at the interface between the upper wiring layer and the plug in the borderless structure. The contact resistance between the semiconductor device and the upper wiring layer can be stably reduced, hillocks can be prevented from occurring, and the characteristics and reliability of the semiconductor device can be improved. It also has the effect of reducing the contact resistance by increasing the contact area between the plug and the upper wiring layer, and the effect of reducing the alignment accuracy in the borderless structure.
Reliability is further improved.
【００４７】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項４における第４の工程におい
て、レジストマスクを用いた選択的エッチングの際、異
方性エッチングを用い、該レジストマスクが自然消滅す
るようにしたため、プラグ突出部をドーム状に容易に形
成できると共に、工程数も削減できる。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect, the selective etching using a resist mask uses anisotropic etching in the fourth step. Since the mask naturally disappears, the plug protrusion can be easily formed in a dome shape, and the number of steps can be reduced.
【００４８】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項４における第４の工程におい
て、レジストマスクを用いた選択的エッチングの際、等
方性エッチングを用い、該エッチング後に上記レジスト
マスクを除去するため、プラグ突出部を先細り状に容易
に形成できる。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, in the fourth step, isotropic etching is used in the selective etching using a resist mask. Since the resist mask is removed later, the plug protrusion can be easily formed in a tapered shape.
【００４９】またこの発明に係る請求項７記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記下層配線
層に接続する接続孔の形成予定領域を覆うように上記絶
縁層上に該接続孔サイズより若干大きいレジストマスク
を形成して、上記絶縁層を所定の厚さまで等方性エッチ
ングにより選択的にエッチング除去する第２の工程と、
上記絶縁層の上記接続孔形成予定領域を開口して、該開
口部周囲部分のみ上記絶縁層が厚くなるように上記接続
孔を形成する第３の工程と、上記接続孔内にプラグを埋
め込み形成する第４の工程と、上記絶縁層上に上記プラ
グと異なる導電材料から成る上層配線層を該プラグと接
触するように形成する第５の工程とを含むため、上層配
線層のパターニング時に、ボーダレス構造における上層
配線層とプラグとの界面でのサイドエッチの発生が防止
でき、プラグと上層配線層との接触抵抗を安定して低減
でき、ヒロックの発生も防止できて、半導体装置の特性
および信頼性が向上する。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device, a first step of forming an insulating layer covering the lower wiring layer formed on the semiconductor substrate, and connecting to the lower wiring layer Forming a resist mask slightly larger than the connection hole size on the insulating layer so as to cover a region where the connection hole is to be formed, and selectively removing the insulating layer by isotropic etching to a predetermined thickness; Process and
A third step of opening the region where the connection hole is to be formed in the insulating layer and forming the connection hole so that the thickness of the insulating layer is increased only around the opening; and forming a plug in the connection hole. And a fifth step of forming an upper wiring layer made of a conductive material different from that of the plug on the insulating layer so as to be in contact with the plug. The generation of side etch at the interface between the upper wiring layer and the plug in the structure can be prevented, the contact resistance between the plug and the upper wiring layer can be reduced stably, and the occurrence of hillocks can also be prevented. The performance is improved.
【００５０】またこの発明に係る請求項８記載の半導体
装置の製造方法は、半導体基板上に形成された下層配線
層を覆う絶縁層を形成する第１の工程と、上記絶縁層に
上記下層配線層に到達する接続孔を開口する第２の工程
と、上記接続孔サイズより若干大きいレジストを該接続
孔を埋め込んで上記絶縁層上に形成し、該レジストマス
クを用いた等方性エッチングにより、上記絶縁層を上記
接続孔周囲部分のみ厚くなるように選択的に所定の厚さ
までエッチング除去する第３の工程と、上記接続孔内に
プラグを埋め込み形成する第４の工程と、上記絶縁層上
に上記プラグと異なる導電材料から成る上層配線層を該
プラグと接触するように形成する第５の工程とを含むた
め、上層配線層のパターニング時に、ボーダレス構造に
おける上層配線層とプラグとの界面でのサイドエッチの
発生が防止でき、プラグと上層配線層との接触抵抗を安
定して低減でき、ヒロックの発生も防止できて、半導体
装置の特性および信頼性が向上する。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate; and forming the lower wiring on the insulating layer. A second step of opening a connection hole reaching the layer, a resist slightly larger than the connection hole size is formed on the insulating layer by filling the connection hole, and isotropic etching using the resist mask, A third step of selectively removing the insulating layer by etching to a predetermined thickness so as to increase the thickness only at a portion around the connection hole, a fourth step of burying a plug in the connection hole, Forming an upper wiring layer made of a conductive material different from that of the plug so as to be in contact with the plug, so that when the upper wiring layer is patterned, the upper wiring layer in the borderless structure is formed. Occurrence of side etching at the interface between the plug can be prevented, can stably reduce the contact resistance between the plug and the upper wiring layer, also prevents the occurrence of hillocks, characteristics and reliability of the semiconductor device is improved.
【００５１】またこの発明に係る請求項９記載の半導体
装置の製造方法は、請求項７または８において、絶縁層
を選択的に等方性エッチングする際、エッチング後の該
絶縁層表面の高さが、後工程で形成するプラグ表面の高
さよりも低くなるようにエッチング厚さを設定するた
め、上層配線層のパターニング時に、ボーダレス構造に
おける上層配線層とプラグとの界面でのサイドエッチの
発生が確実に防止でき、半導体装置の特性および信頼性
が向上する。According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh or eighth aspect, when the insulating layer is selectively isotropically etched, the height of the surface of the insulating layer after the etching is selected. However, since the etching thickness is set so as to be lower than the height of the plug surface formed in a later step, side etching occurs at the interface between the upper wiring layer and the plug in the borderless structure during patterning of the upper wiring layer. As a result, the characteristics and reliability of the semiconductor device are improved.
【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。FIG. 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention;
【図２】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図である。FIG. 2 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
【図３】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図である。FIG. 3 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
【図４】 この発明の実施の形態２による半導体装置の
構造を示す断面図である。FIG. 4 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention;
【図５】 この発明の実施の形態２による半導体装置の
製造工程を示す断面図である。FIG. 5 is a sectional view illustrating a manufacturing step of a semiconductor device according to a second embodiment of the present invention;
【図６】 この発明の実施の形態２による半導体装置の
製造工程を示す断面図である。FIG. 6 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;
【図７】 この発明の実施の形態３による半導体装置の
構造を示す断面図である。FIG. 7 is a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention;
【図８】 この発明の実施の形態３による半導体装置の
製造工程を示す断面図である。FIG. 8 is a sectional view illustrating a manufacturing step of a semiconductor device according to a third embodiment of the present invention;
【図９】 この発明の実施の形態３による半導体装置の
製造工程を示す断面図である。FIG. 9 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention;
【図１０】 この発明の実施の形態３による半導体装置
の製造工程を示す断面図である。FIG. 10 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention;
【図１１】 この発明の実施の形態３による半導体装置
の製造工程を示す断面図である。FIG. 11 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention;
【図１２】 この発明の実施の形態４による半導体装置
の製造工程を示す断面図である。FIG. 12 is a sectional view illustrating a manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
【図１３】 この発明の実施の形態４による半導体装置
の製造工程を示す断面図である。FIG. 13 is a sectional view illustrating a manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
【図１４】 従来の半導体装置の製造工程を示す断面図
である。FIG. 14 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
【図１５】 従来の半導体装置の製造工程を示す断面図
である。FIG. 15 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device.
１１ 半導体基板、１２ 下層配線層、１３ 絶縁層と
しての層間絶縁膜、１４ 接続孔、１５ プラグ、１５
ａ 突出部、１５ｂ プラグ用金属膜としてのタングス
テン膜、１７ 上層配線層、１７ａ 上層配線層を構成
するＡｌＣｕ膜、１８ レジストパターン、２０ プラ
グ、２０ａ 突出部、２０ｂ プラグ用金属膜としての
タングステン膜、２１ レジストパターン、２２ 絶縁
層としての層間絶縁膜、２２ａ 接続孔周囲部分、２３
プラグ、２３ａ プラグ用金属膜としてのタングステ
ン膜、２４，２８ レジストパターン。Reference Signs List 11 semiconductor substrate, 12 lower wiring layer, 13 interlayer insulating film as insulating layer, 14 connection hole, 15 plug, 15
a protruding portion, 15b tungsten film as a plug metal film, 17 upper wiring layer, 17a AlCu film constituting upper wiring layer, 18 resist pattern, 20 plug, 20a protruding portion, 20b tungsten film as plug metal film, Reference Signs List 21 resist pattern, 22 interlayer insulating film as insulating layer, 22a connection hole peripheral portion, 23
Plug, 23a Tungsten film as metal film for plug, 24, 28 Resist pattern.
Claims (9)
れ、該絶縁層に設けられた接続孔内に充填されたプラグ
により互いに接続された上下配線層を有する半導体装置
において、上記プラグを、上記上層配線層とは異種の導
電材料で構成して、その上部をドーム状あるいは先細り
状の突出部として上記絶縁層表面から突出させたことを
特徴とする半導体装置。1. A semiconductor device having an upper and lower wiring layers stacked on a semiconductor substrate via an insulating layer and connected to each other by plugs filled in connection holes provided in the insulating layer, A semiconductor device comprising a conductive material different from the upper wiring layer, the upper portion of which is projected from the surface of the insulating layer as a dome-shaped or tapered projection.
れ、該絶縁層に設けられた接続孔内に充填されたプラグ
により互いに接続された上下配線層を有する半導体装置
において、上記絶縁層の膜厚を上記接続孔周囲部分のみ
厚くして該接続孔開口面を上記絶縁層表面より高く形成
したことを特徴とする半導体装置。2. A semiconductor device comprising an upper and lower wiring layers stacked on a semiconductor substrate via an insulating layer and connected to each other by plugs filled in connection holes provided in the insulating layer. A semiconductor device, wherein the thickness of the contact hole is increased only in the peripheral portion of the connection hole, and the opening surface of the connection hole is formed higher than the surface of the insulating layer.
が、プラグ形成領域で薄くなることを特徴とする請求項
１または２記載の半導体装置。3. The semiconductor device according to claim 1, wherein the thickness of the upper wiring layer formed on the insulating layer is reduced in the plug formation region.
覆う絶縁層を形成する第１の工程と、上記絶縁層に上記
下層配線層に到達する接続孔を開口する第２の工程と、
該接続孔を埋め込んで上記絶縁層上の全面にプラグ用金
属膜を形成する第３の工程と、該プラグ用金属膜を、上
記接続孔サイズより若干大きいレジストマスクで上記接
続孔形成領域を覆って所定の厚さまで選択的にエッチン
グ除去し、その後全面エッチバックすることにより、上
記接続孔内にプラグを、その上部をドーム状あるいは先
細り状の突出部として上記絶縁層表面から突出させて形
成する第４の工程と、上記絶縁層上に、上記プラグと異
なる導電材料から成る上層配線層を該プラグと接触する
ように形成する第５の工程とを含むことを特徴とする半
導体装置の製造方法。4. A first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate, and a second step of opening a connection hole reaching the lower wiring layer in the insulating layer.
A third step of burying the connection hole and forming a plug metal film on the entire surface of the insulating layer; and covering the plug metal film with a resist mask slightly larger than the connection hole size. By selectively etching and removing the plug to a predetermined thickness and then etching back the entire surface, a plug is formed in the connection hole by projecting from the surface of the insulating layer as a dome-shaped or tapered projection at the top. A method of manufacturing a semiconductor device, comprising: a fourth step; and a fifth step of forming an upper wiring layer made of a conductive material different from the plug on the insulating layer so as to be in contact with the plug. .
用いた選択的エッチングの際、異方性エッチングを用
い、該レジストマスクが自然消滅するようにしたことを
特徴とする請求項４記載の半導体装置の製造方法。5. The semiconductor according to claim 4, wherein, in the fourth step, anisotropic etching is used in the selective etching using the resist mask, so that the resist mask disappears spontaneously. Device manufacturing method.
用いた選択的エッチングの際、等方性エッチングを用
い、該エッチング後に上記レジストマスクを除去するこ
とを特徴とする請求項４記載の半導体装置の製造方法。6. The semiconductor device according to claim 4, wherein, in the fourth step, isotropic etching is used in the selective etching using the resist mask, and the resist mask is removed after the etching. Manufacturing method.
覆う絶縁層を形成する第１の工程と、上記下層配線層に
接続する接続孔の形成予定領域を覆うように上記絶縁層
上に該接続孔サイズより若干大きいレジストマスクを形
成して、上記絶縁層を所定の厚さまで等方性エッチング
により選択的にエッチング除去する第２の工程と、上記
絶縁層の上記接続孔形成予定領域を開口して、該開口部
周囲部分のみ上記絶縁層が厚くなるように上記接続孔を
形成する第３の工程と、上記接続孔内にプラグを埋め込
み形成する第４の工程と、上記絶縁層上に上記プラグと
異なる導電材料から成る上層配線層を該プラグと接触す
るように形成する第５の工程とを含むことを特徴とする
半導体装置の製造方法。7. A first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate, and forming the insulating layer on the insulating layer so as to cover a region where a connection hole to be connected to the lower wiring layer is to be formed. A second step of forming a resist mask slightly larger than the connection hole size, and selectively removing the insulating layer by isotropic etching to a predetermined thickness, and forming the connection hole formation region of the insulating layer. A third step of forming the connection hole such that the insulation layer is thickened only in a portion surrounding the opening, a fourth step of burying a plug in the connection hole, Forming a upper wiring layer made of a conductive material different from that of the plug so as to be in contact with the plug.
覆う絶縁層を形成する第１の工程と、上記絶縁層に上記
下層配線層に到達する接続孔を開口する第２の工程と、
上記接続孔サイズより若干大きいレジストを該接続孔を
埋め込んで上記絶縁層上に形成し、該レジストマスクを
用いた等方性エッチングにより、上記絶縁層を上記接続
孔周囲部分のみ厚くなるように選択的に所定の厚さまで
エッチング除去する第３の工程と、上記接続孔内にプラ
グを埋め込み形成する第４の工程と、上記絶縁層上に上
記プラグと異なる導電材料から成る上層配線層を該プラ
グと接触するように形成する第５の工程とを含むことを
特徴とする半導体装置の製造方法。8. A first step of forming an insulating layer covering a lower wiring layer formed on a semiconductor substrate, and a second step of opening a connection hole reaching the lower wiring layer in the insulating layer.
A resist slightly larger than the connection hole size is formed on the insulating layer by filling the connection hole, and the insulating layer is selected by isotropic etching using the resist mask so that only the portion around the connection hole is thickened. A third step of selectively etching and removing the plug to a predetermined thickness, a fourth step of burying a plug in the connection hole, and forming an upper wiring layer made of a conductive material different from the plug on the insulating layer. And a fifth step of forming the semiconductor device so as to be in contact with the semiconductor device.
際、エッチング後の該絶縁層表面の高さが、後工程で形
成するプラグ表面の高さよりも低くなるようにエッチン
グ厚さを設定することを特徴とする請求項７または８記
載の半導体装置の製造方法。9. When the insulating layer is selectively isotropically etched, the etching thickness is set so that the height of the surface of the insulating layer after the etching is lower than the height of the surface of a plug formed in a later step. 9. The method for manufacturing a semiconductor device according to claim 7, wherein:
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-
2000
- 2000-04-05 JP JP2000103014A patent/JP2001291766A/en active Pending
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