JP2001289906A - Response output signal reading method of ic to be tested and ic testing device using this reading method - Google Patents
Response output signal reading method of ic to be tested and ic testing device using this reading methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は例えば半導体集積
回路素子（ＩＣ）を試験するＩＣ試験装置に関し、特に
被試験ＩＣが出力する応答出力信号を取り込むタイミン
グを早め、テスト速度を向上することを目的とするもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC tester for testing, for example, a semiconductor integrated circuit device (IC), and more particularly to an apparatus for testing a response output signal output from an IC under test to improve the test speed. It is assumed that.
【０００２】[0002]
【従来の技術】図５にＩＣ試験装置の概略の構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２，タイミング発生器１１３，波形フォーマッタ１１
４，論理比較器１１５，ドライバ１１６，コンパレータ
１１７，不良解析メモリ１１８，論理振幅基準電圧原１
２１，比較基準電圧源１２２，デバイス電源１２３等に
より構成される。図５では１つのチャンネルを示してい
るが、現実は図５の構成が被試験ＩＣ１１９の端子の数
以上設けられる。2. Description of the Related Art FIG. 5 shows a schematic configuration of an IC test apparatus. In the figure, TES indicates the entire IC test apparatus. The IC test apparatus TES includes a main controller 111 and a pattern generator 11
2, timing generator 113, waveform formatter 11
4, logic comparator 115, driver 116, comparator 117, failure analysis memory 118, logic amplitude reference voltage source 1
21, a comparison reference voltage source 122, a device power supply 123, and the like. Although FIG. 5 shows one channel, in reality, the configuration shown in FIG.
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号Ｔ
Ｐに変換し、この試験パターン信号ＴＰを論理振幅基準
電圧源１２１で設定した振幅値ＶＩＨ，ＶＩＬを持った
波形に電圧増幅するドライバ１１６とケーブルによって
構成される信号伝送線路１２０を通じて被試験ＩＣ１１
９に印加し記憶させる。The main controller 111 is generally constituted by a computer system. The main controller 111 mainly controls a pattern generator 112 and a timing generator 113 according to a test program created by a user, and generates test pattern data from the pattern generator 112. This test pattern data is converted into a test pattern signal T having an actual waveform by a waveform formatter 114.
P, and converts the test pattern signal TP to a waveform having the amplitude values VIH and VIL set by the logical amplitude reference voltage source 121. The driver 116 amplifies the waveform and a signal transmission line 120 constituted by a cable.
9 and stored.
【０００４】被試験ＩＣ１１９から読み出して応答出力
信号は信号伝送線路１２０を通じてコンパレータ１１７
に供給され、コンパレータ１１７で比較電圧源１２２か
ら与えられる比較電圧ＶＯＨ，ＶＯＬと比較し、所定の
論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持ってい
るか否かを判定し、所定の論理レベルを持っていると判
定した信号は論理比較器１１５でパターン発生器１１２
から出力される期待値と比較し、期待値と不一致が発生
した場合は、その読み出したアドレスのメモリセルに不
良があるものと判定し、不良発生ごとに不良解析メモリ
１１８に不良アドレスを記憶し、試験終了時点で例えば
不良セルの救済が可能か否かを判定する。A response output signal read from the IC under test 119 is transmitted through a signal transmission line 120 to a comparator 117.
The comparator 117 compares the voltage with the comparison voltages VOH and VOL provided from the comparison voltage source 122 to determine whether or not it has a predetermined logic level (H logic voltage, L logic voltage). A signal determined to have a logic level is output from a logic comparator 115 to a pattern generator 112.
Is compared with the expected value output from the memory, and if a mismatch with the expected value occurs, it is determined that the memory cell of the read address has a defect, and the defect address is stored in the defect analysis memory 118 every time a defect occurs. At the end of the test, for example, it is determined whether or not a defective cell can be rescued.
【０００５】[0005]
【発明が解決しようとする課題】図６にコンパレータ１
１７における信号の取込み動作の状況を示す。図６の例
は１テスト周期ＴTES おきに被試験ＩＣ１１９から応答
出力信号ＲOUT を読み出した状況を示す。図６Ｂに示す
応答出力信号ＲOUT は被試験ＩＣ１１９が出力した応答
信号、図６Ｃは応答出力信号ＲOUT が信号伝送線路１２
０を伝搬してコンパレータ１１７に受信される受信信号
ＲTXを示す。コンパレータ１１７では受信信号ＲTXのレ
ベルを比較電圧ＶＯＬより以下か、ＶＯＨより以上かを
比較判定し正規のＬ論理電圧と正規のＨ論理電圧を持っ
ているか否かを判定すると共に、ストローブパルスＳＴ
Ｂによって、受信信号ＲTXの論理値を論理比較器１１５
に読み込む動作を実行する。FIG. 6 shows a comparator 1
17 shows the state of the signal capturing operation at 17. The example of FIG. 6 shows a situation where the response output signal R OUT is read from the IC under test 119 every other test cycle T TES . Response output signal R OUT is the response signal under test IC119 is output shown in FIG. 6B, FIG. 6C response output signal R OUT is the signal transmission line 12
The reception signal R TX propagated through 0 and received by the comparator 117 is shown. Or the level of the comparison voltage VOL of the comparator 117 in the received signal R TX below, along with determining whether it has then compared to L logic voltage and normal H logical voltage of the normal or the above VOH, the strobe pulses ST
B, the logical value of the received signal R TX is compared with the logical comparator 115.
Execute the operation to read into.
【０００６】ストローブパルスＳＴＢをコンパレータ１
１７に印加するタイミングは受信信号ＲTXのレベルが充
分安定したタイミングに選定される。つまり、受信信号
ＲTXは図７に示すように、被試験ＩＣ１１９の出力端子
から信号伝送線路１２０を通じてコンパレータ１１７に
入力される。信号伝送線路１２０にはその全長Ｌに比例
した遅延時間を持つ伝搬遅延時間Ｔpdを有する。また、
この伝搬遅延時間Ｔpdの２倍の周期で反射波がコンパレ
ータ１１７の入力端子に繰り返し到来するため、被試験
ＩＣ１１９の出力インピーダンスＪOUT と試験装置の入
力インピーダンスＪinとがミスマッチ（ＲOUT＞Ｒin）
の場合、コンパレータ１１７の入力端子における受信信
号ＲTXの立上りの波形が大きくなまり信号の検出に遅れ
を生じさせる。The strobe pulse STB is supplied to the comparator 1
The timing to be applied to 17 is selected such that the level of the reception signal RTX is sufficiently stable. That is, the received signal R TX is input from the output terminal of the IC under test 119 to the comparator 117 through the signal transmission line 120 as shown in FIG. The signal transmission line 120 has a propagation delay time T pd having a delay time proportional to the total length L. Also,
Since the reflected wave repeatedly arrives at the input terminal of the comparator 117 with a period twice as long as the propagation delay time T pd , the output impedance J OUT of the IC under test 119 and the input impedance J in of the test apparatus are mismatched (R OUT > R). in )
Cases, cause a delay in the detection of the received signal R TX rising waveform is large rounding signal at the input terminal of the comparator 117.
【０００７】その様子を図８に詳細に示す。図８Ｂは被
試験ＩＣ１１７が出力した応答出力信号ＲOUT を示す。
この応答出力信号ＲOUT が信号伝送線路１２０を通じて
ＩＣ試験装置のコンパレータ１１７の入力端子に到来す
ると、図８Ｃに示すような波形となる。つまり、被試験
ＩＣ１１９が出力した応答出力信号ＲOUT の立上りのタ
イミングから信号伝送線路１２０の伝搬遅延時間Ｔpdだ
け遅れて第１波が到来し、その第１波の反射により平坦
部分が発生し、信号伝送線路１２０を往復して第２波が
到来する。これを繰り返すことにより信号伝送線路１２
０のコンパレータ１１７側の終端Ｊに発生する受信信号
ＲTXは階段波状に立ち上がる。階段波状のレベルは第１
波が最も強く、第２波、第３波の順に順次レベルが低下
する。立下り側でも第１波、第２波、第３波の順に順次
階段波状に立下る。FIG. 8 shows this state in detail. FIG. 8B shows the response output signal R OUT output by the IC under test 117.
When the response output signal R OUT reaches the input terminal of the comparator 117 of the IC test device via the signal transmission line 120, a waveform as shown in FIG. 8C is obtained. That is, the first wave arrives with a delay of the propagation delay time T pd of the signal transmission line 120 from the rising timing of the response output signal R OUT output from the IC under test 119, and a flat portion is generated by the reflection of the first wave. , The second wave arrives back and forth in the signal transmission line 120. By repeating this, the signal transmission line 12
The received signal RTX generated at the terminal J on the side of the comparator 117 of 0 rises in a staircase waveform. The staircase wavy level is 1st
The wave is the strongest, and the level sequentially decreases in the order of the second wave and the third wave. Also on the falling side, the first wave, the second wave, and the third wave sequentially fall in a staircase shape.
【０００８】このように立上り及び立下りが変化するも
のであるから、受信信号ＲTXがコンパレータ１１７に与
えているＨ論理を判定する比較電圧ＶＯＨを横切るまで
に時間が掛かることになる。また、立下り側も同様に基
準電圧ＶＯＬを横切るまでに時間が掛かることになる。
この結果、被試験ＩＣ１１９の応答出力信号ＲOUT がコ
ンパレータ１１７の入力端子に到来し、そのレベルが充
分安定するまでの時間ＴS（各テスト周期ＴTES の初期位
相からの時間）は図６Ｃに示すように比較的長くなる。
このためにストローブパルスＳＴＢの印加タイミングＴ
O もＴｓ＜ＴO に採らなくてはならないから、最終的に
ストローブパルスＳＴＢの設定タイミングＴO に制限さ
れて、テスト周期ＴTES を短くできない不都合がある。[0008] As described above, the rise and fall change.
Therefore, the received signal RTXGives to the comparator 117
Until it crosses the comparison voltage VOH that determines the H logic
It takes time. Also, the falling side is the same.
It takes time to cross the reference voltage VOL.
As a result, the response output signal ROUTBut
Arrives at the input terminal of the comparator 117, and its level is full.
Minutes of time to stabilize TS(Each test cycle TTES Initial rank of
Time from phase) is relatively long as shown in FIG. 6C.
Therefore, the application timing T of the strobe pulse STB
OAlso Ts <TOIn the end,
Setting timing T of strobe pulse STBORestricted to
And the test period TTESThere is a disadvantage that cannot be shortened.
【０００９】つまり、ＩＣ試験装置の最高動作速度は被
試験ＩＣ１１９の応答出力信号ＲOU T の論理値を論理比
較器１１５に取り込むまでの時間ＴO に制限され、この
制限値以上に高速化することができない不都合がある。
この発明の目的は被試験ＩＣ１１９が出力する応答出力
信号の論理値をテスト周期の初期位相から大きく遅れる
ことなく読み取ることができる被試験ＩＣの応答出力信
号読取方法及びこの読取方法を利用したＩＣ試験装置を
提案するものである。[0009] That is, the maximum operating speed of the IC testing device is limited to the time T O until taking the logical value of the response output signal R OU T of the test IC119 to the logic comparator 115, to speed above this limit value There are inconveniences that cannot be done.
An object of the present invention is to provide a response output signal reading method for an IC under test capable of reading a logical value of a response output signal output from an IC under test 119 without significantly delaying from an initial phase of a test cycle, and an IC test using the reading method. A device is proposed.
【００１０】[0010]
【課題を解決するための手段】この発明では被試験ＩＣ
が出力する応答出力信号をコンパレータで正常なＨ論理
及びＬ論理を具備しているか否かを判定し、その判定の
結果、良と判定した論理値を期待値と比較し、期待値と
の不一致を検出して被試験ＩＣの不良箇所を特定するＩ
Ｃ試験装置において、コンパレータの入力端子に各テス
ト周期ごとに発生する期待値信号を注入し、期待値信号
と応答出力信号の加算値を応答出力信号の論理値として
読み取ることを特徴とする被試験ＩＣの応答出力信号読
取方法を提案するものである。According to the present invention, an IC under test is provided.
The comparator determines whether or not the response output signal output by the comparator has the normal H logic and L logic, and, as a result of the determination, compares the logical value determined as good with the expected value, and disagrees with the expected value. I to identify the defective part of the IC under test by detecting
In the C test apparatus, an expected value signal generated in each test cycle is injected into an input terminal of a comparator, and an added value of the expected value signal and the response output signal is read as a logical value of the response output signal. The present invention proposes a method of reading a response output signal of an IC.
【００１１】この発明による被試験ＩＣの応答出力信号
読取方法によれば期待値はＩＣ試験装置内で発生するた
め、コンパレータの入力端子には、波形歪みを伴うこと
なく入力することができる。期待値信号だけが入力され
てもコンパレータはＬ論理であるのか、Ｈ論理であるの
かを判定することができないように期待値信号のレベル
を選定しておくことにより、応答出力信号の立上りのタ
イミングにおいて当初わずかなレベルの信号（例えば図
８に示した階段波の第１ステップ）が到来しても、この
わずかなレベルの応答出力信号が期待値信号に加えられ
ることにより、コンパレータはＨ論理を判定することが
できる。これによりストロープパルスを各テスト周期ご
とに応答出力信号ＲOUT の立上りのタイミングから大き
く遅れることなく印加することができ、これに伴ってテ
スト周期を短縮することができるため、テスト速度を高
速化することができる利点が得られる。According to the response output signal reading method of the IC under test according to the present invention, since the expected value is generated in the IC test apparatus, it can be inputted to the input terminal of the comparator without waveform distortion. By selecting the level of the expected value signal so that the comparator cannot determine whether the logic is the L logic or the H logic even when only the expected value signal is input, the rising timing of the response output signal is selected. Even when a signal of a slight level (for example, the first step of the staircase wave shown in FIG. 8) arrives at this time, the response output signal of the slight level is added to the expected value signal, so that the comparator changes the H logic. Can be determined. As a result, a strobe pulse can be applied without a large delay from the rising timing of the response output signal R OUT in each test cycle, and the test cycle can be shortened accordingly, thereby increasing the test speed. The advantage that can be obtained is obtained.
【００１２】この発明のＩＣ試験装置によれば、コンパ
レータの入力端子に到来する被試験ＩＣが出力した応答
出力信号のレベルがわずかでも立上がればコンパレータ
は直ちにＨ論理判定することができる。また、立下りの
タイミングでも期待値信号はテスト周期の終了のタイミ
ングで時間遅れなく立下るので、この期待値信号の立下
りのタイミング以後に被試験ＩＣから送られて来る応答
出力信号がわずかでも低下すればコンパレータは直ちに
Ｌ論理を判定することができる。According to the IC test apparatus of the present invention, if the level of the response output signal output from the IC under test arriving at the input terminal of the comparator rises even slightly, the comparator can immediately make the H logic determination. Since the expected value signal falls at the end of the test cycle without time delay even at the falling timing, even if the response output signal sent from the IC under test after the falling timing of the expected value signal is small, When the voltage drops, the comparator can immediately determine the L logic.
【００１３】よって、立上り及び立下りの何れの変化も
素早く検出することができる利点が得られ、これにより
ストロープパルスの印加タイミングをテスト周期の初期
位相側に近づけることができ、これによりテスト周期を
短く設定することができ、ＩＣ試験装置の高速化を実現
することができる利点が得られる。Therefore, there is an advantage that both the rise and the fall can be quickly detected, whereby the application timing of the strobe pulse can be made closer to the initial phase side of the test cycle. Can be set short, and an advantage that the speed of the IC test apparatus can be realized is obtained.
【００１４】[0014]
【発明の実施の形態】図１にこの発明を適用したＩＣ試
験装置の一実施例を示す。図５と対応する部分には同一
符号を付して示す。この発明では信号伝送線路１２０の
コンパレータ１１６側の終端Ｊにパターン発生器１１２
から期待値信号ＰＡを印加する構成を付加した点を特徴
とするものである。図１に示す実施例ではパターン発生
器１１２から出力される期待値信号ＰＡを必要に応じ
て、例えばアンドゲートによって構成されるゲート回路
Ｇ１で取り出し、このゲート回路Ｇ１で取り出した期待
値信号ＰＡを論理和回路Ｇ２を通じてドライバ１１６の
入力端子に印加し、ドライバ１１６を通じて終端Ｊに期
待値信号ＰＡを供給する構成とした場合を示す。FIG. 1 shows an embodiment of an IC test apparatus to which the present invention is applied. Parts corresponding to those in FIG. 5 are denoted by the same reference numerals. In the present invention, the pattern generator 112 is connected to the end J of the signal transmission line 120 on the comparator 116 side.
Is characterized in that a configuration for applying an expected value signal PA from the above is added. In the embodiment shown in FIG. 1, the expected value signal PA output from the pattern generator 112 is extracted as necessary by a gate circuit G1 constituted by, for example, an AND gate, and the expected value signal PA extracted by the gate circuit G1 is extracted. A case where the expected value signal PA is supplied to the terminal J through the driver 116 through an OR circuit G2 and applied to the input terminal of the driver 116 is shown.
【００１５】ゲート回路Ｇ１は通常は閉じた状態に制御
されているが、被試験ＩＣ１１９が応答出力信号ＲOUT
を出力するタイミングで開に制御し、期待値信号ＰＡを
ドライバ１１６を通じて終端Ｊに印加する。このとき、
ドライバ１１６から出力される期待値信号ＰＡの振幅を
決める制限電圧ＶＩＨ，ＶＩＬを、コンパレータ１１７
に設定する比較電圧ＶＯＨ，ＶＯＬに対して図２に示す
ように制限電圧ＶＩＨとＶＩＬを比較電圧ＶＯＨとＶＯ
Ｌの間の範囲内に設定する。Although the gate circuit G1 is normally controlled to be closed, the IC under test 119 outputs the response output signal R OUT
Is controlled to be open at the timing of outputting, and the expected value signal PA is applied to the terminal end J through the driver 116. At this time,
Limiting voltages VIH and VIL that determine the amplitude of expected value signal PA output from driver 116 are supplied to comparator 117.
The limit voltages VIH and VIL are compared with the comparison voltages VOH and VOL as shown in FIG.
Set within the range between L.
【００１６】ドライバ１１６から出力される期待値信号
ＰＡの振幅を図２に示す関係に設定することにより、期
待値信号ＰＡが単独でコンパレータ１１７に入力されて
も、コンパレータ１１７の出力は応動しない。これに対
して被試験ＩＣ１１９が応答出力信号ＲOUT を出力する
タイミングに同期させて期待値信号ＰＡを終端Ｊに印加
すると、終端Ｊの電位は図３Ｆに示すように期待値信号
ＰＡと受信信号ＲTXの加算値で変化する。従って、受信
信号Ｒ TXの例えば一波目が到来すると、この一波目の階
段波が期待値ＰＡに重畳するからコンパレータ１１７に
設定した比較電圧ＶＯＨを越える。これによりコンパレ
ータ１１７はＨ論理の比較結果（図３Ｇ）を出力する。
この結果、受信信号ＲTXの例えば一波目のステップで受
信信号ＲTXの到来を検出することができ、ストローブパ
ルスＳＴＢのタイミングをテスト周期ＴTES の初期位相
側に近づけて設定することができる。Expected value signal output from driver 116
By setting the amplitude of PA to the relationship shown in FIG.
The waiting value signal PA is input to the comparator 117 by itself.
Also, the output of the comparator 117 does not respond. Against this
The IC under test 119 outputs the response output signal ROUTOutput
Apply expected value signal PA to terminal J in synchronization with timing
Then, the potential of the terminal J becomes the expected value signal as shown in FIG. 3F.
PA and received signal RTXIt changes with the added value of. Therefore, receive
Signal R TXFor example, when the first wave arrives, the floor of this first wave
Because the step wave is superimposed on the expected value PA, the comparator 117
Exceeds the set comparison voltage VOH. With this
The data 117 outputs the comparison result of H logic (FIG. 3G).
As a result, the reception signal RTXFor example, at the first wave step
Communication signal RTXCan be detected and the strobe
The test cycle TTESInitial phase of
Can be set closer to the side.
【００１７】図３に示す例では被試験ＩＣ１１９が正常
に動作し、ストローブパルスＳＴＢで読み込むコンパレ
ータ１１７の出力は各テスト周期ごとに設定した期待値
と同じ論理値である場合を示す。従って、論理判定結果
は図３Ｉに示すように良を表すＯＫとなる。一方、図４
は被試験ＩＣ１１９が誤動作した場合を示す。つまり、
期待値が図４Ｂに示すようにＨ，Ｌ，Ｈであるにも係わ
らず、被試験ＩＣ１１９の応答出力信号ＲOUT は各テス
ト周期で図４Ｃに示すようにＬ，Ｈ，Ｌを出力した場合
を示す。In the example shown in FIG. 3, the IC under test 119 operates normally and the output of the comparator 117 read by the strobe pulse STB has the same logical value as the expected value set for each test cycle. Therefore, the logical determination result is OK indicating good as shown in FIG. 3I. On the other hand, FIG.
Indicates a case where the IC under test 119 malfunctioned. That is,
In the case where the response output signal R OUT of the IC under test 119 outputs L, H, L in each test cycle as shown in FIG. 4C, although the expected value is H, L, H as shown in FIG. 4B. Is shown.
【００１８】この場合には、第１テスト周期と第３テス
ト周期で期待値信号ＰＡが発生するが、このテスト周期
では被試験ＩＣ１１９は誤動作により応答出力信号Ｒ
OUT を出力しないから、期待値信号ＰＡだけではコンパ
レータ１１７に設定した比較電圧ＶＯＨに達しない。従
って、コンパレータ１１７の出力は図４Ｇに示すように
変化せずＬ論理の状態を維持する。このＬ論理をストロ
ーブパルスＳＴＢで論理比較器１１５に読み込むから、
論理比較器１１５は期待値Ｈとの不一致を検出する。よ
って論理判定結果は図４Ｉに示すように不良を表すＮＧ
となる。In this case, the expected value signal PA is generated in the first test cycle and the third test cycle. In this test cycle, the IC under test 119 malfunctions and the response output signal R
Since OUT is not output, only the expected value signal PA does not reach the comparison voltage VOH set in the comparator 117. Therefore, the output of the comparator 117 does not change as shown in FIG. 4G and maintains the state of L logic. Since this L logic is read into the logic comparator 115 by the strobe pulse STB,
Logical comparator 115 detects a mismatch with expected value H. Therefore, the result of the logical decision is NG indicating failure as shown in FIG. 4I.
Becomes
【００１９】これに対し第２テスト周期では期待値がＬ
であるにも係わらず、被試験ＩＣ１１９が誤動作により
Ｈ論理の応答出力信号ＲOUT を出力した場合を示す。こ
の場合には受信信号ＲTXの例えば２波目のステップで比
較電圧ＶＯＨに達したとすると、その時点でコンパレー
タ１１７の出力が図４Ｇに示すようにＨ論理に反転す
る。よって、このＨ論理をストローブパルスＳＴＢで論
理比較器１１５に読み込むから論理比較器１１５の判定
結果は不良を表すＮＧとなる。On the other hand, in the second test cycle, the expected value is L
Despite this, the case where the IC under test 119 outputs a response output signal R OUT of H logic due to a malfunction is shown. When reaching the comparison voltage VOH, for example two waves first step of the received signal R TX In this case, the output of the comparator 117 is inverted to a logical H as shown in FIG. 4G at that time. Therefore, since the H logic is read into the logic comparator 115 by the strobe pulse STB, the determination result of the logic comparator 115 becomes NG indicating failure.
【００２０】以上の説明から明らかなように、期待値信
号ＰＡをコンパレータ１１７の入力側に印加してもコン
パレータ１１７及び論理比較器１１５が正常に判定動作
することが理解できよう。As is apparent from the above description, it can be understood that the comparator 117 and the logical comparator 115 perform a normal judgment operation even when the expected value signal PA is applied to the input side of the comparator 117.
【００２１】[0021]
【発明の効果】以上説明しように、この発明によれば被
試験ＩＣ１１９が出力した応答出力信号ＲOUT が、コン
パレータ１１７に到来するまでに波形がなまって立上り
が緩慢になっても、コンパレータ１１７の入力側に期待
値信号ＰＡを印加することにより、擬似的に受信信号Ｒ
TXの立上りを急峻な波形に波形整形することができる。
この結果、コンパレータ１１７における受信信号ＲTXの
到来を検出する時間の遅れを短くすることができる利点
が得られる。As described above, according to the present invention, even if the response output signal R OUT output from the IC under test 119 has a slow waveform and rises slowly until it reaches the comparator 117, the response of the comparator 117 can be reduced. By applying the expected value signal PA to the input side, the reception signal R
The rising edge of TX can be shaped into a steep waveform.
As a result, there is an advantage that the delay of the time for detecting the arrival of the reception signal R TX in the comparator 117 can be shortened.
【００２２】この結果、ストローブパルスＳＴＢの印加
タイミングを各テスト周期ＴTES の初期位相側に近づけ
て設定することができ、これによりテスト周期ＴTES を
短くできるため、試験速度を高速化することができる大
きな利点が得られる。As a result, the application timing of the strobe pulse STB can be set closer to the initial phase side of each test cycle T TES , whereby the test cycle T TES can be shortened, so that the test speed can be increased. The great advantage that can be obtained is obtained.
【図１】この発明の一実施例を説明するためのブロック
図。FIG. 1 is a block diagram for explaining an embodiment of the present invention.
【図２】この発明の要部の動作を説明するための波形
図。FIG. 2 is a waveform chart for explaining the operation of the main part of the present invention.
【図３】この発明の動作を説明するためのタイミングチ
ャート。FIG. 3 is a timing chart for explaining the operation of the present invention.
【図４】この発明の他の動作状態を説明するためのタイ
ミングチャート。FIG. 4 is a timing chart for explaining another operation state of the present invention.
【図５】ＩＣ試験装置の概要を説明するためのブロック
図。FIG. 5 is a block diagram for explaining an outline of an IC test apparatus.
【図６】図５に示したＩＣ試験装置のコンパレータの部
分の動作を説明するためのタイミングチャート。FIG. 6 is a timing chart for explaining the operation of the comparator section of the IC test apparatus shown in FIG. 5;
【図７】ＩＣ試験装置と被試験ＩＣとの間の接続状態を
説明するための接続図。FIG. 7 is a connection diagram for explaining a connection state between the IC test apparatus and the IC under test.
【図８】被試験ＩＣが出力した応答出力信号と、この応
答出力信号がＩＣ試験装置に到来するまでに受ける波形
歪みを説明するための波形図。FIG. 8 is a waveform diagram for explaining a response output signal output from the IC under test and waveform distortion received until the response output signal reaches the IC test apparatus.
ＴＥＳ ＩＣ試験装置 １１２ パターン発生器 １１４ 波形フォーマッタ １１５ 論理比較器 １１６ ドライバ １１７ コンパレータ １１９ 被試験ＩＣ １２０ 信号伝送線路 ＰＡ 期待値信号 ＴTES テスト周期 ＲOUT 応答出力信号 ＶＯＬ，ＶＯＨ 比較電圧 ＳＴＢ ストローブパルスTES IC test equipment 112 Pattern generator 114 Waveform formatter 115 Logical comparator 116 Driver 117 Comparator 119 IC under test 120 Signal transmission line PA Expected value signal T TES test cycle R OUT response output signal VOL, VOH Comparison voltage STB Strobe pulse
Claims (5)
路を通じてＩＣ試験装置のコンパレータに取込み、応答
出力信号の論理値と期待値とを論理比較して被試験ＩＣ
の良否を判定するＩＣ試験装置において、 上記コンパレータの入力側に上記被試験ＩＣが出力する
応答出力信号に対応する期待値を具備した期待値信号を
印加し、上記応答出力信号と期待値信号との加算値を応
答出力信号として読み込むことを特徴とする被試験ＩＣ
の応答出力信号読取方法。1. A response output signal of an IC under test is taken into a comparator of an IC tester through a signal transmission line, and a logical value and an expected value of the response output signal are logically compared with each other.
An IC test apparatus for judging pass / fail of the comparator, wherein an expected value signal having an expected value corresponding to a response output signal output from the IC under test is applied to an input side of the comparator, and the response output signal and the expected value signal are Characterized in that an addition value of the above is read as a response output signal.
Response output signal reading method.
路を通じてＩＣ試験装置のコンパレータに取込み、応答
出力信号の論理値と期待値とを論理比較して被試験ＩＣ
の良否を判定するＩＣ試験装置において、 上記コンパレータの入力側にパターン発生器が出力する
期待値信号を選択的に印加する構成を付加したことを特
徴とするＩＣ試験装置。2. A response output signal of an IC under test is taken into a comparator of an IC tester through a signal transmission line, and a logical value and an expected value of the response output signal are logically compared with each other.
An IC test apparatus for judging the quality of an IC test, wherein a configuration for selectively applying an expected value signal output from a pattern generator to an input side of the comparator is added.
上記コンパレータは上記応答出力信号のＨ論理とＬ論理
が所定の比較電圧以上か以下により正規のＨ論理である
かＬ論理であるかを判定すると共に、上記期待値信号は
上記比較電圧で規定される電圧の範囲内の振幅を具備
し、上記期待値信号に上記応答出力信号が加算されて上
記比較電圧を横切り、上記コンパレータの出力が正規の
Ｈ論理と正規のＬ論理を表す状態に反転する構成とした
ことを特徴とするＩＣ試験装置。3. The IC test apparatus according to claim 2, wherein
The comparator determines whether the H logic and the L logic of the response output signal are the normal H logic or the L logic according to the predetermined comparison voltage or more, and the expected value signal is defined by the comparison voltage. The response output signal is added to the expected value signal to cross the comparison voltage, and the output of the comparator is inverted to a state representing a normal H logic and a normal L logic. An IC test apparatus having a configuration.
何れかにおいて、上記被試験ＩＣに試験パターン信号Ｔ
Ｐを与えるドライバを通じて上記コンパレータの入力側
に上記期待値信号を印加する構成としたことを特徴とす
るＩＣ試験装置。4. An IC test apparatus according to claim 2, wherein a test pattern signal T is supplied to said IC under test.
An IC test apparatus, wherein the expected value signal is applied to the input side of the comparator through a driver that provides P.
上記ドライバの入力端子とパターン発生器の期待値信号
出力端子との間にゲート回路を設け、このゲート回路を
開閉制御して上記コンパレータに期待値信号を選択的に
供給する構成としたことを特徴とするＩＣ試験装置。5. The IC test apparatus according to claim 4, wherein
A gate circuit is provided between the input terminal of the driver and an expected value signal output terminal of the pattern generator, and the gate circuit is opened and closed to selectively supply an expected value signal to the comparator. IC test equipment.
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