JP2001285078A - Device and method for accessing interleaver memory of cdma system - Google Patents

Device and method for accessing interleaver memory of cdma system

Info

Publication number
JP2001285078A
JP2001285078A JP2001067876A JP2001067876A JP2001285078A JP 2001285078 A JP2001285078 A JP 2001285078A JP 2001067876 A JP2001067876 A JP 2001067876A JP 2001067876 A JP2001067876 A JP 2001067876A JP 2001285078 A JP2001285078 A JP 2001285078A
Authority
JP
Japan
Prior art keywords
interleaver memory
shift register
cdma system
index
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001067876A
Other languages
Japanese (ja)
Other versions
JP3571304B2 (en
Inventor
Dae Sik Kim
大 植 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Electronics Inc
Original Assignee
LG Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Electronics Inc filed Critical LG Electronics Inc
Publication of JP2001285078A publication Critical patent/JP2001285078A/en
Application granted granted Critical
Publication of JP3571304B2 publication Critical patent/JP3571304B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/0007—Code type
    • H04J13/004—Orthogonal
    • H04J13/0048—Walsh
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation
    • H04J13/12—Generation of orthogonal codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/16—Code allocation
    • H04J13/18—Allocation of orthogonal codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide CDMA system interleaver memory accessing device and method, by which power reduction and data access acceleration is achieved by improving addressing and access operations to an interleaver memory. SOLUTION: This CDMA system interleaver memory accessing device is provided with an interleaver memory for storing a code symbol to be transmitted, a shift register part which simultaneously receives 18-bit code symbols from the interleaver memory and outputs six code symbols one at a time, an index decoding part for decoding the six code symbols outputted from the shift register part to generate a Walsh index, and an address generator and control logic, which control access operation to the interleaver memory and input-output operations to/from the shift register part and the index recording parts.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＣＤＭＡシステム
に係るもので、詳しくは、ＣＤＭＡシステムのインター
リーバーメモリアクセス装置及びその方法に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CDMA system, and more particularly, to an apparatus and method for accessing an interleaver memory of a CDMA system.

【０００２】[0002]

【従来の技術】従来のＣＤＭＡシステムにおいては、図
１に示したように、ソースデータにデータ伝送率を表す
フレームクォリティー指示子（Ｆｒａｍｅ ｑｕａｌｉ
ｔｙｉｎｄｉｃａｔｏｒ）を付加するフレームクォリテ
ィーインジケータ（１０）と、前記フレームクォリティ
ーインジケータ（１０）の出力に８ビットのエンコーダ
トレールビットを付加するトレールビット（ｔｒａｉｌ
ｂｉｔ）付加部（２０）と、前記トレーラルビット付
加部（２０）からデータビットを入力して、各データビ
ット当たり３個のコードシンボル（シリアルデータ）を
発生するコンバルーショナルエンコーダ（Ｃｏｎｖｏｌ
ｕｔｉｏｎａｌ ｅｎｃｏｄｅｒ）（３０）と、フルレ
ート（Ｆｕｌｌ Ｒａｔｅ）と同様なデータサイズを形
成するために、コンバルーショナルエンコーダ（３０）
に対し、シンボルを反復出力するコードシンボル反復器
（４０）と、アドレス発生器（６０）から出力されるロ
ー及びコラムアドレスによって、前記コードシンボル反
復器（４０）から出力されたコードシンボルを格納する
インターリーバーメモリ（Ｉｎｔｅｒｌｅａｖｅｒ ｍ
ｅｍｏｒｙ）（５０）と、前記インターリーバーメモリ
（５０）から出力されたコードシンボルを入力して、６
コードシンボル当たりワルシインデックス（Ｗａｌｓｈ
ｉｎｄｅｘ）を生成して、６４個のワルシコードを出
力する直交変調器（ＯｒｔｈｏｇｏｎａｌＭｏｄｕｌａ
ｔｏｒ）（７０）と、前記直交変調器（７０）から出力
された６４個のワルシチップを拡散変調して、高周波無
線信号を伝送する無線周波数処理部（８０）と、を備え
て構成されていた。2. Description of the Related Art In a conventional CDMA system, as shown in FIG. 1, a source data has a frame quality indicator (Frame Qualifier) indicating a data transmission rate.
a frame quality indicator (10) for adding an encoder trail bit to the output of the frame quality indicator (10); and a trail bit (trail) for adding an 8-bit encoder trail bit to the output of the frame quality indicator (10).
bit) adding section (20) and a convolutional encoder (Convol) which receives data bits from the trailing bit adding section (20) and generates three code symbols (serial data) for each data bit.
and a convolutional encoder (30) to form a data size similar to that of a universal encoder (30) and a full rate (Full Rate).
The code symbol output from the code symbol repeater (40) is stored according to the row and column addresses output from the address generator (60) and the code symbol repeater (40) repeatedly outputting the symbols. Interleaver memory
memory) (50) and the code symbol output from the interleaver memory (50),
Walsh index per code symbol (Walsh
index) to generate 64 Walsh codes (OrthogonalModula)
tor) (70) and a radio frequency processing unit (80) that spreads and modulates the 64 Walsh chips output from the quadrature modulator (70) and transmits a high-frequency radio signal. .

【０００３】以下、このように構成された従来のＣＤＭ
Ａシステムの動作に対し、図面を参照して説明するが、
説明の便宜上、データ伝送率は、４８００ｂｐｓに仮定
する。A conventional CDM constructed as described above will be described below.
The operation of the A system will be described with reference to the drawings.
For convenience of explanation, it is assumed that the data rate is 4800 bps.

【０００４】先ず、アナログ音声信号のソースデータ
が、ＣＤＭＡシステムに入力されると、該ソースデータ
は、ＰＣＭ変調された後、ボコーダ（図示されず）を経
てフレームクォリティーインジケータ（１０）に入力さ
れる。その後、前記フレームクォリティーインジケータ
を付加した後、４．４ｋｂｐｓのデータビットを出力
し、トレールビット付加部（２０）は、前記４．４ｋｂ
ｐｓのデータビットに８ビットのエンコーダトレールビ
ットを付加して４．８ｋｂｐｓのデータビットを出力す
る。First, when source data of an analog audio signal is input to a CDMA system, the source data is input to a frame quality indicator (10) via a vocoder (not shown) after being subjected to PCM modulation. . Then, after adding the frame quality indicator, a 4.4 kbps data bit is output, and the trail bit adding unit (20) outputs the 4.4 kbps data bit.
An 8-bit encoder trail bit is added to the ps data bit to output a 4.8 kbps data bit.

【０００５】コンバルーショナエンコーダ（３０）は、
トレールビット付加部（２０）から出力された各データ
ビット毎に３個のコードシンボルをそれぞれ発生して、
１４．４ｋｓｐｓのコードシンボルを出力し、コードシ
ンボル反復器（４０）は、フルレート（９６００ｂｐ
ｓ）と同様なデータサイズを形成するために、コンバル
ーショナルエンコーダ（３０）から入力されたコードシ
ンボルを１回反復出力して、２８．８Ｋｓｐｓのコード
シンボルを発生する。[0005] The convolutional encoder (30)
Three code symbols are generated for each data bit output from the trail bit addition unit (20), and
A code symbol of 14.4 ksps is output, and the code symbol repeater (40) outputs the full rate (9600 bp).
In order to form a data size similar to s), the code symbol input from the convolutional encoder (30) is repeatedly output once to generate a code symbol of 28.8 Ksps.

【０００６】且つ、コードシンボル反復器（４０）は、
データ伝送率が２４００ｂｐｓである場合は、３回のコ
ードシンボル反復を行い、データ伝送率が１２００ｂｐ
ｓである場合は、７回のコードシンボル反復を行う。従
って、コードシンボル反復器（４０）から出力されるコ
ードシンボルの伝送率は、フルレートと同様なデータサ
イズを有する。[0006] The code symbol repeater (40)
When the data rate is 2400 bps, three code symbol repetitions are performed, and the data rate is 1200 bp.
If s, 7 code symbol repetitions are performed. Therefore, the transmission rate of the code symbol output from the code symbol repeater (40) has the same data size as the full rate.

【０００７】又、前記インターリーバーメモリ（５０）
は、図６に示したように、３２個のローと１８個のコラ
ムとから構成され、前記アドレス発生器（６０）から出
力されたロー及びコラムアドレスによって、前記コード
シンボル反復器（４０）からのコードシンボルをライト
及びリードする。The interleaver memory (50)
Is composed of 32 rows and 18 columns as shown in FIG. 6, and is provided from the code symbol repeater (40) according to the row and column addresses output from the address generator (60). Is written and read.

【０００８】更に、直交変調器（７０）は、インターリ
ーバーメモリ（５０）から入力されたコードシンボルを
６個ずつディコーディングして、一つのワルシインデッ
クスを生成し、該生成されたワルシインデックスを利用
して、６４個のワルシコード中の何れか一つを選択、出
力する。よって、無線周波数処理部（８０）は、前記直
交変調器（７０）から出力された４．８Ｋｂｐｓのワル
シチップを拡散変調した後、高周波無線信号を変換して
伝送する。Further, the quadrature modulator (70) decodes the code symbols input from the interleaver memory (50) six by six to generate one Walsh index, and uses the generated Walsh index. Then, any one of the 64 Walsh codes is selected and output. Therefore, the radio frequency processing unit (80) performs spread modulation on the 4.8 Kbps Walsh chip output from the quadrature modulator (70), and then converts and transmits a high frequency radio signal.

【０００９】以下、前記インターリーバーメモリ（５
０）のアクセス動作をより詳しく説明する。Hereinafter, the interleaver memory (5)
The access operation 0) will be described in more detail.

【００１０】一般に、ＣＤＭＡシステムは、多様なデー
タ伝送率を支援しているため、コードシンボル反復器
（４０）は、データ処理を容易化するために、フルレー
ト（９６００ｂｐｓ）を除いたデータ伝送率、即ち、ハ
ーフレート（Ｈａｌｆ Ｒａｔｅ）（４８００ｂｐ
ｓ）、クォータレート（Ｑｕａｒｔｅｒ Ｒａｔｅ）
（２４００ｂｐｓ）及びエイトレート（Ｅｉｇｈｔ Ｒ
ａｔｅ）（１２００ｂｐｓ）に対してコードシンボル
（シリアルデータ）反復を行う。In general, since the CDMA system supports various data rates, the code symbol repeater (40) requires a data rate excluding a full rate (9600 bps) to facilitate data processing. That is, the half rate (Half Rate) (4800 bp)
s), Quarter Rate
(2400 bps) and eight rate (Eight R)
ate) (1200 bps) to perform code symbol (serial data) repetition.

【００１１】且つ、通常、ＣＤＭＡシステムにおいて
は、無線インタフェースを利用してデータ伝送を行う
が、このとき、各種のノイズ発生により不意のデータ損
失が発生する恐れがあるため、コードシンボルの変調及
び伝送を行う以前に、ブラストエラーを防止するための
データインターリービングを行っている。Normally, in a CDMA system, data transmission is performed by using a radio interface. At this time, unexpected data loss may occur due to generation of various noises. Before performing the above, data interleaving for preventing a blast error is performed.

【００１２】又、従来のＣＤＭＡシステムでのデータイ
ンターリービングは、インターリーバーメモリ（５０）
及びアドレス発生器（６０）により具現される。Data interleaving in a conventional CDMA system is performed by using an interleaver memory (50).
And an address generator (60).

【００１３】即ち、前記インターリーバーメモリ（５
０）は、コードシンボル反復器（４０）からそれぞれ出
力されたコードシンボルを、アドレス発生器（６０）か
ら出力されたロー及びコラムアドレスによって、図６に
示したように、ノマルインターリーバーメモリマップの
位置に順次ライトする。その結果、インターリーバーメ
モリ（５０）には、１〜５７６までのコードシンボル
（１フレームデータ）がライトされる。このような過程
を、各データ伝送率別のインターリーバーメモリマップ
の一例に示すと、図７のようである。That is, the interleaver memory (5)
0) uses the row and column addresses output from the address generator (60) to convert the code symbols output from the code symbol repeater (40) into the normal interleaver memory map as shown in FIG. Write sequentially to the position. As a result, code symbols 1 to 576 (one frame data) are written to the interleaver memory (50). FIG. 7 shows such a process as an example of an interleaver memory map for each data rate.

【００１４】一旦、データライト動作が終了されると、
インターリーバーメモリ（５０）のリード動作は、ＣＤ
ＭＡ移動通信規定による順序、即ち、図６に示したよう
なノマルインターリーバーメモリマップで、次のような
ローアドレス順に行われる。Once the data write operation is completed,
The read operation of the interleaver memory (50)
It is performed in the order according to the MA mobile communication regulations, that is, in the following row address order in the normal interleaver memory map as shown in FIG.

【００１５】Ｆｕｌｌ Ｒａｔｅ：１ ２ ３ ４ ５
６ ７ ８ ９ １０．．．．２５ ２６ ２７ ２
８ ２９ ３０ ３１ ３２ Ｈａｌｆ Ｒａｔｅ：１ ３ ２ ４ ５ ７ ６ ８
９ １１．．．．２５ ２７ ２６ ２８ ２９ ３
１ ３０ ３２ Ｑｕａｒｔｅｒ Ｒａｔｅ：１ ５ ２ ６ ３ ７
４ ８ ．．．．２５２９ ２６ ３０ ２７ ３１
２８ ３２ Ｅｉｇｈｔ Ｒａｔｅ：１ ９ ２ １０ ３ １１
４ １２．．．．２１２９ ２２ ３０ ２３ ３１
２４ ３２ 例えば、フルレートのコードシンボルが、図８の形態に
インターリーバーメモリ（５０）に格納されたと仮定す
ると、アドレス発生器（６０）は、一つのローアドレス
を出力した状態で、コラムを（１〜１２）まで変化させ
て、インターリーバーメモリ（５０）から１２個のコー
ドシンボルを順次リードさせる。且つ、その他の各デー
タ伝送率のコードシンボルも前記フルレートと同様なロ
ーアドレス及びコラムアドレス順にリードされる。Full Rate: 1 2 3 4 5
67 8 9 10. . . . 25 26 27 2
8 29 30 31 32 Half Rate: 13 24 45 77 68
9 11. . . . 25 27 26 28 293
130 32 Quarter Rate: 15 2 6 3 7
48. . . . 2529 26 30 27 31
28 32 Right Rate: 19 2 10 3 11
4 12. . . . 2129 22 30 23 31
For example, assuming that a full-rate code symbol is stored in the interleaver memory (50) in the form shown in FIG. 8, the address generator (60) outputs one row address and sets the column to (1). 12), and 12 code symbols are sequentially read from the interleaver memory (50). In addition, other code symbols of each data transmission rate are read in the same row address and column address order as the full rate.

【００１６】このように、従来のＣＤＭＡシステムで
は、インターリーバーメモリのアクセス（リード及びラ
イト）動作は、コードシンボル単位に繰り返される。As described above, in the conventional CDMA system, the access (read and write) operation of the interleaver memory is repeated for each code symbol.

【００１７】[0017]

【発明が解決しようとする課題】然るに、このような従
来のＣＤＭＡシステムにおいては、次のような不都合な
点があった。However, such a conventional CDMA system has the following disadvantages.

【００１８】先ず、シリアルデータの１フレームのコー
ドシンボルを、全てリード／ライトするためには、アド
レス（ロー及びコラム）発生及びインターリーバーメモ
リのアクセス動作を頻繁に行うべきであるため、迅速な
データ処理及び低電力化を具現することができないとい
う不都合な点があった。First, in order to read / write all code symbols of one frame of serial data, address (row and column) generation and access operation of the interleaver memory must be performed frequently, so that quick data There is an inconvenience that processing and low power cannot be realized.

【００１９】且つ、従来のＣＤＭＡシステムにおいて、
直交変調器（７０）は、直列データの６個のコードシン
ボルを入力して一つのワルシインデックスを生成する
が、このとき、前記直交変調器（７０）は、一つのワル
シインデックスを生成するために、インターリーバーメ
モリ（５０）から６個のコードシンボルを待機しなけれ
ばならないので、データ処理時間が増加するという不都
合な点があった。In a conventional CDMA system,
The quadrature modulator (70) receives six code symbols of serial data and generates one Walsh index. At this time, the quadrature modulator (70) generates one Walsh index. Since it is necessary to wait for six code symbols from the interleaver memory (50), the data processing time increases.

【００２０】このように、従来のＣＤＭＡシステムは、
移動通信システムでのデータ処理の迅速化及び電力消耗
の最小化要請に応えられないという不都合な点があっ
た。As described above, the conventional CDMA system includes:
There has been an inconvenience that it is not possible to meet the demand for speeding up data processing and minimizing power consumption in a mobile communication system.

【００２１】そこで、本発明は、このような従来の問題
点を鑑みてなされたもので、本発明の目的は、インター
リーバーメモリのアドレシング及びアクセス動作を改善
して、低電力化を図り、データのアクセス速度を向上し
得るＣＤＭＡシステムのインターリーバーメモリアクセ
ス装置及びその方法を提供することにある。Therefore, the present invention has been made in view of such conventional problems, and an object of the present invention is to improve addressing and access operations of an interleaver memory, reduce power consumption, and reduce data consumption. It is an object of the present invention to provide an interleaver memory access apparatus and method for a CDMA system that can improve the access speed of a CDMA system.

【００２２】且つ、本発明の他の目的は、６個のコード
シンボルを並列に入力して一つのワルシインデックスを
生成することで、データの処理速度を向上し得るＣＤＭ
Ａシステムのインターリーバーメモリアクセス装置及び
その方法を提供することにある。Another object of the present invention is to generate a Walsh index by inputting six code symbols in parallel, thereby improving the data processing speed of the CDM.
It is an object of the present invention to provide an interleaver memory access device and a method for the A system.

【００２３】[0023]

【課題を解決するための手段】このような目的を達成す
るため、本発明に係るＣＤＭＡシステムのインターリー
バーメモリアクセス装置においては、伝送すべきコード
シンボルを格納するインターリーバーメモリと、前記イ
ンターリーバーメモリから１８ビットのコードシンボル
を同時に受信して、６コードシンボルずつ出力するシフ
トレジスタ部と、前記シフトレジスタから出力された６
個のコードシンボルをディコーディングしてワルシイン
デックスを生成するインデックスディコーディング部
と、前記インターリーバーメモリのアクセス動作と、シ
フトレジスタ部及びインデックスディコーディング部の
入出力動作とを制御するアドレス発生器及び制御ロジッ
クと、前記インデックスディコーディング部から出力さ
れたワルシインデックスに基づいて、６４個のワルシコ
ードを出力する直交変調器と、を備えて構成されること
を特徴とする。In order to achieve the above object, an interleaver memory access apparatus for a CDMA system according to the present invention comprises: an interleaver memory for storing code symbols to be transmitted; And a shift register unit for simultaneously receiving 18-bit code symbols and outputting 6 code symbols at a time, and 6 bits output from the shift register.
An index decoding unit for decoding a number of code symbols to generate a Walsh index, an address generator for controlling an access operation of the interleaver memory, and an input / output operation of a shift register unit and an index decoding unit Logic, and a quadrature modulator that outputs 64 Walsh codes based on the Walsh index output from the index decoding unit.

【００２４】本発明に係るＣＤＭＡシステムのインター
リーバーメモリアクセス方法においては、伝送すべきコ
ードシンボルをインターリーバーメモリに格納する過程
と、ローアドレス信号を利用して、インターリーバーメ
モリに格納された１−Ｒｏｗコードシンボルをシフトレ
ジスタにリードする過程と、コードシンボルの伝送率に
従い、シフトレジスタに格納された第１コードシンボル
を繰り返してアクセスする過程と、前記シフトレジスタ
から出力された６個のコードシンボルをディコーディン
グして一つのワルシインデックスを生成する過程と、を
順次行うことを特徴とする。In the method for accessing an interleaver memory of a CDMA system according to the present invention, a process of storing a code symbol to be transmitted in an interleaver memory, and a method of storing a code symbol stored in the interleaver memory using a row address signal. Reading a Row code symbol into the shift register, repeatedly accessing the first code symbol stored in the shift register according to the transmission rate of the code symbol, and rewriting the six code symbols output from the shift register. And decoding a single Walsh index.

【００２５】本発明は、伝送すべきコードシンボルを格
納するインターリーバーメモリと、前記インターリーバ
ーメモリから１８ビットのコードシンボルを同時に受信
して、６コードシンボルずつ出力するシフトレジスタ部
と、前記シフトレジスタ部から出力された６個のコード
シンボルをディコーディングして、ワルシインデックス
を生成するインデックスディコーディング部と、前記イ
ンターリーバーメモリのアクセス動作と、シフトレジス
タ部及びインデックスディコーディング部の入出力動作
とを制御するアドレス発生器及び制御ロジックと、を備
えて構成されることを特徴とする、ＣＤＭＡシステムの
インターリーバーメモリアクセス装置であり、これによ
り上記目的が達成される。According to the present invention, there is provided an interleaver memory for storing code symbols to be transmitted, a shift register unit for simultaneously receiving 18-bit code symbols from the interleaver memory and outputting six code symbols at a time, An index decoding unit that decodes six code symbols output from the unit to generate a Walsh index, an access operation of the interleaver memory, and an input / output operation of a shift register unit and an index decoding unit. An interleaver memory access device for a CDMA system, characterized by comprising an address generator and control logic for controlling, thereby achieving the above object.

【００２６】本発明の一つの局面は、前記インデックス
ディコーディングから出力されたワルシインデックスに
基づいて、６４個のワルシコードを出力する直交変調器
を更に備えて構成されることを特徴とする、上記のＣＤ
ＭＡシステムのインターリーバーメモリアクセス装置で
ある。One aspect of the present invention is characterized in that it further comprises a quadrature modulator that outputs 64 Walsh codes based on the Walsh index output from the index decoding. CD
It is an interleaver memory access device of the MA system.

【００２７】本発明の一つの局面は、前記インターリー
バーメモリは、前記アドレス発生器及び制御ロジックか
ら出力されたローアドレスによって、１−Ｒｏｗコード
シンボルを同時に出力することを特徴とする、上記のＣ
ＤＭＡシステムのインターリーバーメモリアクセス装置
である。One aspect of the present invention is characterized in that the interleaver memory simultaneously outputs 1-Row code symbols according to a row address output from the address generator and control logic.
It is an interleaver memory access device for a DMA system.

【００２８】本発明の一つの局面は、前記シフトレジス
タ部は、一つのシフトレジスタがリード動作を行うと
き、残りの一つは、ライト動作を行い得るように直列連
結された二つのシフトレジスタから構成されることを特
徴とする、上記のＣＤＭＡシステムのインターリーバー
メモリアクセス装置である。According to one aspect of the present invention, the shift register unit is configured such that when one shift register performs a read operation, the other shift register includes two shift registers connected in series so as to perform a write operation. An interleaver memory access device for the CDMA system described above, characterized in that:

【００２９】本発明の一つの局面は、前記各シフトレジ
スタは、三つの格納領域に区分されていることを特徴と
する、上記のＣＤＭＡシステムのインターリーバーメモ
リアクセス装置である。[0029] One aspect of the present invention is the interleaver memory access device for a CDMA system described above, wherein each of the shift registers is divided into three storage areas.

【００３０】本発明の一つの局面は、前記シフトレジス
タは、アドレス発生器及び制御ロジックから出力された
データ選択信号によって各格納領域に格納された６コー
ドシンボルを同時に出力することを特徴とする、上記の
ＣＤＭＡシステムのインターリーバーメモリアクセス装
置である。One aspect of the present invention is characterized in that the shift register simultaneously outputs six code symbols stored in each storage area according to a data selection signal output from an address generator and control logic. An interleaver memory access device of the above CDMA system.

【００３１】本発明の一つの局面は、前記インデックス
ディコーディング部は、シフトレジスタ部から６個ずつ
のコードシンボルを順次入力して、それぞれ一つのワル
シインデックスを生成する第１〜第３インデックスディ
コーダから構成されることを特徴とする、上記のＣＤＭ
Ａシステムのインターリーバーメモリアクセス装置であ
る。In one aspect of the present invention, the index decoding unit sequentially receives six code symbols from a shift register unit and generates one Walsh index for each of the first to third index decoders. The above-mentioned CDM, characterized by comprising:
It is an interleaver memory access device of the A system.

【００３２】本発明の一つの局面は、前記第１〜第３イ
ンデックスディコーダは、アドレス発生器及び制御ロジ
ックから出力されたイネーブル信号により順次活性化さ
れることを特徴とする、上記のＣＤＭＡシステムのイン
ターリーバーメモリアクセス装置である。According to one aspect of the present invention, the first to third index decoders are sequentially activated by an enable signal output from an address generator and control logic. Interleaver memory access device.

【００３３】本発明の一つの局面は、前記アドレス発生
器及び制御ロジックは、伝送すべきコードシンボルがフ
ルレートでない場合は、前記シフトレジスタを反復して
アクセスすることを特徴とする、上記のＣＤＭＡシステ
ムのインターリーバーメモリアクセス装置である。According to one aspect of the present invention, the address generator and the control logic repeatedly access the shift register when a code symbol to be transmitted is not at a full rate. Interleaver memory access device.

【００３４】本発明の一つの局面は、前記アドレス発生
器及び制御ロジックは、ハーフレート（Ｈａｌｆ ｒａ
ｔｅ）である場合は、シフトレジスタを１回反復してア
クセスし、クォータレート（Ｑｕａｒｔｅｒ ｒａｔ
ｅ）である場合は、３回反復してアクセスし、エイトレ
ート（Ｅｉｇｈｔ ｒａｔｅ）である場合は、７回反復
してアクセスすることを特徴とする、上記のＣＤＭＡシ
ステムのインターリーバーメモリアクセス装置である。In one aspect of the present invention, the address generator and the control logic include a half rate (Halfra).
te), the shift register is repeatedly accessed once and the quarter rate (Quarter rate) is accessed.
e), the access is repeated three times, and the access is repeated seven times if the rate is Eight rate. The interleaver memory access device of the CDMA system described above, is there.

【００３５】さらに本発明は、伝送すべきコードシンボ
ルをインターリーバーメモリに格納する過程と、ローア
ドレス信号を利用して、インターリーバーメモリに格納
された１−Ｒｏｗコードシンボルをシフトレジスタにリ
ードする過程と、コードシンボルの伝送率に従い、シフ
トレジスタに格納された第１コードシンボルを繰り返し
てアクセスする過程と、前記シフトレジスタから出力さ
れた６個のコードシンボルをディコーディングして一つ
のワルシインデックスを生成する過程と、を順次行うこ
とを特徴とする、ＣＤＭＡシステムのインターリーバー
メモリアクセス方法であり、これにより上記目的が達成
される。Further, according to the present invention, a step of storing a code symbol to be transmitted in an interleaver memory and a step of reading a 1-Row code symbol stored in the interleaver memory using a row address signal into a shift register. And repeatedly accessing the first code symbol stored in the shift register according to the transmission rate of the code symbol, and generating one Walsh index by decoding the six code symbols output from the shift register. And an interleaver memory access method for a CDMA system, wherein the above-described object is achieved.

【００３６】本発明の一つの局面は、前記インターリー
バーメモリは、ロー及びコラムアドレスによりシンボル
コードをライトし、ローアドレスによりシンボルコード
をリードすることを特徴とする、上記のＣＤＭＡシステ
ムのインターリーバーメモリアクセス方法である。In one aspect of the present invention, the interleaver memory writes a symbol code according to a row and column address and reads a symbol code according to a row address. Access method.

【００３７】本発明の一つの局面は、前記シフトレジス
タ部は、一つのシフトレジスタがリード動作を行うと
き、残りの一つは、ライト動作を行い得るように直列連
結された二つのシフトレジスタから構成されることを特
徴とする、上記のＣＤＭＡシステムのインターリーバー
メモリアクセス方法である。According to one aspect of the present invention, the shift register unit is configured such that when one shift register performs a read operation, the other shift register includes two shift registers connected in series so as to perform a write operation. An interleaver memory access method for the CDMA system as described above, characterized in that:

【００３８】本発明の一つの局面は、前記各シフトレジ
スタは、三つの格納領域に区分され、各格納領域には６
個のコードシンボルが格納されることを特徴とする、上
記のＣＤＭＡシステムのインターリーバーメモリアクセ
ス方法である。In one aspect of the present invention, each of the shift registers is divided into three storage areas, and each storage area has 6 storage areas.
A method for accessing an interleaver memory in a CDMA system as described above, characterized in that a plurality of code symbols are stored.

【００３９】本発明の一つの局面は、前記コードシンボ
ルの伝送率が、フルレートであると、シフトレジスタを
反復してアクセスしないことを特徴とする、上記のＣＤ
ＭＡシステムのインターリーバーメモリアクセス方法で
ある。One aspect of the present invention is characterized in that the shift register is not repeatedly accessed when the transmission rate of the code symbol is a full rate.
This is an interleaver memory access method for the MA system.

【００４０】本発明の一つの局面は、前記コードシンボ
ルの伝送率が、ハーフレートである場合は、シフトレジ
スタを１回反復してアクセスし、クォータレートである
場合は、３回反復してアクセスし、エイトレートである
場合は、７回反復してアクセスすることを特徴とする、
上記のＣＤＭＡシステムのインターリーバーメモリアク
セス方法である。One aspect of the present invention is that, when the transmission rate of the code symbol is a half rate, the shift register is accessed once repeatedly, and when the transmission rate of the code symbol is a quarter rate, the access is repeated three times. In the case of the eight rate, the access is repeated seven times.
This is a method for accessing the interleaver memory of the CDMA system.

【００４１】[0041]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４２】本発明に係るＣＤＭＡシステムのインター
リーバーメモリアクセス装置においては、図１に示した
ように、インターリーバーメモリ（１００）と、前記イ
ンターリーバーメモリ（１００）から１８ビットのコー
ドシンボルを同時に受信して、６コードシンボルずつ出
力するシフトレジスタ部（１０１）と、前記シフトレジ
スタ（１０１）から出力された６個のコードシンボルを
ディコーディングしてワルシインデックスを生成するイ
ンデックスディコーディング部（１０２）と、前記イン
デックスディコーディング部（１０２）から出力された
ワルシインデックスに基づいて、６４個のワルシコード
を出力する直交変調器（１０３）と、前記インターリー
バーメモリ（１００）のアクセス動作と、シフトレジス
タ部（１０１）及びインデックスディコーディング部
（１０２）の入出力動作とを制御するアドレス発生器及
び制御ロジック（１０４）と、を備えて構成されてい
る。In the interleaver memory access device of the CDMA system according to the present invention, as shown in FIG. 1, an interleaver memory (100) and an 18-bit code symbol are simultaneously received from the interleaver memory (100). A shift register unit (101) for outputting six code symbols at a time; and an index decoding unit (102) for decoding the six code symbols output from the shift register (101) to generate a Walsh index. A quadrature modulator (103) that outputs 64 Walsh codes based on the Walsh index output from the index decoding unit (102), an access operation of the interleaver memory (100), and a shift register unit ( 101) Index decoding unit (102) address generator and control logic for controlling the input and output operations of the (104), is configured to include a.

【００４３】そして、前記インターリーバーメモリ（１
００）は、従来と同様なサイズ（５７６ビット）のメモ
リバンクに構成され、前記シフトレジスタ部（１０１）
は、一つのシフトレジスタがリード動作を行うとき、残
りの一つはライト動作を行い得るように２個のシフトレ
ジスタが直列に連結されている。Then, the interleaver memory (1)
00) is formed in a memory bank of the same size (576 bits) as the conventional one, and the shift register unit (101)
The two shift registers are connected in series so that one shift register can perform a read operation and the other one can perform a write operation.

【００４４】且つ、前記各シフトレジスタは、三つの格
納領域に区分され、アドレス発生器及び制御ロジック
（１０４）から出力されたデータ選択信号（ＤＳ）によ
って６個のコードシンボルを順次出力する。Each shift register is divided into three storage areas, and sequentially outputs six code symbols according to a data selection signal (DS) output from the address generator and the control logic (104).

【００４５】又、前記インデックスディコーディング部
（１０２）は、前記シフトレジスタ部（１０１）の各レ
ジスタから６個のコードシンボルを順次入力して、一つ
のワルシインデックスを生成する第１〜第３インデック
スディコーダ（５０〜５２）から構成される。The index decoding unit (102) sequentially receives six code symbols from each register of the shift register unit (101) to generate one Walsh index. It is composed of decoders (50-52).

【００４６】このとき、前記第１〜第３インデックスデ
ィコーダ（５０〜５２）は、アドレス発生器及び制御ロ
ジック（１０４）から出力されたイネーブル信号（Ｅ
Ｎ）により活性化される。At this time, the first to third index decoders (50 to 52) provide the enable signal (E) output from the address generator and the control logic (104).
N).

【００４７】更に、前記直交変調器（１０３）は、従来
のように、ワルシインデックス及びワルシコードを全て
生成することなく、インデックスディコーディング部
（１０２）から出力されたワルシインデックスに基づい
て、ワルシコードのみを生成して出力する。Further, the quadrature modulator (103) does not generate the Walsh index and the Walsh code as in the prior art, but uses only the Walsh code based on the Walsh index output from the index decoding unit (102). Generate and output.

【００４８】以下、このように構成された本発明に係る
ＣＤＭＡシステムのインターリーバーメモリアクセス装
置の動作に対し、図面を参照して説明する。Hereinafter, the operation of the interleaver memory access device of the CDMA system according to the present invention will be described with reference to the drawings.

【００４９】先ず、図２に示したように、インターリー
バーメモリ（１００）のアクセス動作時に、次のような
リード動作が行われる。First, as shown in FIG. 2, during the access operation of the interleaver memory (100), the following read operation is performed.

【００５０】即ち、本発明では、ＣＤＭＡ移動通信規定
による順序に従ってインターリーバーメモリのリード動
作を行うとき、コラムアドレスを使用せず、ローアドレ
スのみを利用する。従って、アドレス発生器及び制御ロ
ジック（１０４）によりローアドレスが入力される度に
インターリーバーメモリ（１００）にライトされた１−
Ｒｏｗデータ、即ち、図６の１８個のコードシンボルが
同時にリードされる。That is, in the present invention, when the read operation of the interleaver memory is performed according to the order according to the CDMA mobile communication regulations, only the row address is used without using the column address. Therefore, every time a row address is input by the address generator and control logic (104), 1- written in the interleaver memory (100).
Row data, that is, the 18 code symbols in FIG. 6 are read simultaneously.

【００５１】例えば、フルレートのコードシンボルが、
図８に示したようにインターリーバーメモリ（１００）
に格納されていると仮定すると、インターリーバーメモ
リ（１００）は、アドレス発生器及び制御ロジック（１
０４）から順次入力するローアドレス（１，．．．．１
６）に基づいて、１−Ｒｏｗのコードシンボルを一緒に
出力する。即ち、ローアドレスは、シンボルコードの伝
送信号と同様な役割をする。For example, if the full-rate code symbol is
As shown in FIG. 8, the interleaver memory (100)
, The interleaver memory (100) has an address generator and control logic (1).
04) sequentially input row addresses (1,... 1).
Based on 6), 1-Row code symbols are output together. That is, the row address plays the same role as the transmission signal of the symbol code.

【００５２】且つ、ハーフレートのコードシンボルが、
図３に示したように、インターリーバーメモリ（１０
０）に格納されていると仮定すると、前記インターリー
バーメモリ（１００）は、アドレス発生器及び制御ロジ
ック（１０４）から入力したローアドレス（１ ３ ５
７ ９ １１ １３ １５）に基づいて１−Ｒｏｗの
コードシンボルを一緒に出力する。Further, the half-rate code symbol is
As shown in FIG. 3, the interleaver memory (10
0), the interleaver memory (100) stores the row address (1 35) input from the address generator and control logic (104).
Based on 7 9 11 13 15), 1-Row code symbols are output together.

【００５３】このとき、前記インターリーバーメモリ
（１００）の偶数番目のローに格納されたコードシンボ
ルは、データ処理の容易性を図るために、従来のシンボ
ル反復部で反復格納されたコードシンボルであって、以
前ローのコードシンボルと同様である。At this time, the code symbols stored in the even-numbered rows of the interleaver memory (100) are code symbols repeatedly stored in a conventional symbol repetition unit in order to facilitate data processing. This is the same as the code symbol of the previous row.

【００５４】従って、本発明は、図４に示したように、
インターリーバーメモリ（１００）の偶数番目のローに
格納されたコードシンボルをインターリーバーメモリ
（１００）からリードせず、データ選択信号（ＤＳ）を
出力して、既にシフトレジスタ（１０１）に伝送された
ローのコードシンボルを反復アクセスすることで、偶数
番目のローに格納されたコードシンボルのアクセス動作
に代わる。Accordingly, the present invention, as shown in FIG.
The code symbols stored in the even-numbered rows of the interleaver memory (100) are not read from the interleaver memory (100), but output the data selection signal (DS) and have already been transmitted to the shift register (101). By repeatedly accessing the code symbol of the row, the operation of accessing the code symbol stored in the even-numbered row is replaced.

【００５５】且つ、前記インデックスディコーディング
部（１０２）の第１〜第３ディコーダ（５０〜５２）
は、アドレス発生器及び制御ロジック（１０４）から出
力されたイネーブル信号（ＥＮ）により順次活性化され
て、シフトレジスタ部（１０１）から入力され６個のコ
ードシンボルをディコーディングして、一つのワルシイ
ンデックスをそれぞれ生成する。従って、直交変換器
（１０３）は、第１〜第３インデックスディコーダ（５
０〜５２）から出力されたワルシインデックスによって
６４個のワルシコードを生成して出力する。The first to third decoders (50 to 52) of the index decoding unit (102)
Are sequentially activated by an enable signal (EN) output from an address generator and a control logic (104), and decode six code symbols input from a shift register unit (101) to form one Walsh. Generate each index. Therefore, the orthogonal transformer (103) includes the first to third index decoders (5).
0 to 52), 64 Walsh codes are generated and output based on the Walsh index.

【００５６】以上、本発明の実施形態について説明して
きたが、本発明は、特許請求の範囲に記載された事項の
範囲内で種々の変更が可能である。Although the embodiments of the present invention have been described above, the present invention can be variously modified within the scope of the matters described in the claims.

【００５７】[0057]

【発明の効果】以上説明したように、本発明に係るＣＤ
ＭＡシステムのインターリーバーメモリアクセス装置及
びその方法においては、ローアドレスのみを利用してイ
ンターリーバーメモリのリード動作を行うため、メモリ
アクセス時のアドレシング動作を簡素化して、データア
クセス速度、及び全体ＣＤＭＡシステムの性能を向上し
得るという効果がある。As described above, the CD according to the present invention is
In the interleaver memory access device and method of the MA system, since the read operation of the interleaver memory is performed using only the row address, the addressing operation at the time of memory access is simplified, and the data access speed and the overall CDMA system There is an effect that the performance of this can be improved.

【００５８】且つ、インターリーバーメモリに格納され
た反復データをリードせず、シフトレジスタに既に格納
されたローのコードシンボルを反復アクセスして生成す
るため、インターリーバーメモリのアクセス回数が低減
され、メモリアクセス時の電力消耗を減らし得るという
効果がある。Further, since the repetitive data stored in the interleaver memory is not read, and the row code symbols already stored in the shift register are repeatedly accessed and generated, the number of accesses to the interleaver memory is reduced, and This has the effect of reducing power consumption during access.

【００５９】又、本発明では、従来の直交変調器内に備
えられていたワルシインデックス生成機能を別途のイン
デックスディコーディング部として具現し、更に、１ク
ロックのインネーブル信号を利用して、シフトレジスタ
から６個のコードシンボルが同時に出力するため、イン
デックスディコーディング部では、従来のように、６個
のコードシンボルが入力されるまで待機することなな
く、ワルシインデックスを迅速に生成することができ
る。従って、直交変調器の動作速度を改善し得るという
効果がある。Also, in the present invention, the Walsh index generation function provided in the conventional quadrature modulator is implemented as a separate index decoding unit, and furthermore, the shift register is generated by using an enable signal of one clock. Since six code symbols are output simultaneously, the index decoding unit can quickly generate a Walsh index without waiting for the input of six code symbols as in the related art. Therefore, there is an effect that the operation speed of the quadrature modulator can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るＣＤＭＡシステムのインターリー
バーメモリアクセス装置のブロック図である。FIG. 1 is a block diagram of an interleaver memory access device of a CDMA system according to the present invention.

【図２】図１のインターリーバーメモリのアドレシング
及び該当データ出力値を示した図面である。FIG. 2 is a diagram illustrating addressing and corresponding data output values of the interleaver memory of FIG. 1;

【図３】図１のハーフレートのコードシンボルが格納さ
れたインターリーバーメモリマップの一例を示した図面
である。FIG. 3 is a diagram illustrating an example of an interleaver memory map in which half-rate code symbols of FIG. 1 are stored.

【図４】図３のインターリーバーメモリのアドレシング
及び該当データ出力値を示した図面である。FIG. 4 is a diagram illustrating addressing and corresponding data output values of the interleaver memory of FIG. 3;

【図５】一般のＣＤＭＡシステムの概略構成を示したブ
ロック図である。FIG. 5 is a block diagram showing a schematic configuration of a general CDMA system.

【図６】図５のノマルインターリーバーメモリマップを
示した図面である。FIG. 6 is a diagram illustrating a normal interleaver memory map of FIG. 5;

【図７】各データ伝送率に対するインターリーバーメモ
リマップの一例を示した図面である。FIG. 7 is a diagram illustrating an example of an interleaver memory map for each data rate.

【図８】フルレートのコードシンボルが格納されたイン
ターリーバーメモリマップの一例を示した図面である。FIG. 8 is a diagram illustrating an example of an interleaver memory map in which full-rate code symbols are stored.

【図９】図８のインターリーバーメモリのアドレシング
及び該当データ出力値を示した図面である。FIG. 9 is a diagram illustrating addressing and corresponding data output values of the interleaver memory of FIG. 8;

【符号の説明】[Explanation of symbols]

１００ インターリーバーメモリ １０１ シフトレジスタ部 １０２ インデックスディコーディング部 １０３ 直交変調器 １０４ アドレス発生器及び制御ロジック REFERENCE SIGNS LIST 100 interleaver memory 101 shift register unit 102 index decoding unit 103 quadrature modulator 104 address generator and control logic

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】 伝送すべきコードシンボルを格納するイ
ンターリーバーメモリと、 前記インターリーバーメモリから１８ビットのコードシ
ンボルを同時に受信して、６コードシンボルずつ出力す
るシフトレジスタ部と、 前記シフトレジスタ部から出力された６個のコードシン
ボルをディコーディングして、ワルシインデックスを生
成するインデックスディコーディング部と、 前記インターリーバーメモリのアクセス動作と、シフト
レジスタ部及びインデックスディコーディング部の入出
力動作とを制御するアドレス発生器及び制御ロジック
と、を備えて構成されることを特徴とする、ＣＤＭＡシ
ステムのインターリーバーメモリアクセス装置。An interleaver memory for storing code symbols to be transmitted; a shift register unit for simultaneously receiving 18-bit code symbols from the interleaver memory and outputting six code symbols at a time; An index decoding unit for decoding the output six code symbols to generate a Walsh index, controlling an access operation of the interleaver memory, and an input / output operation of the shift register unit and the index decoding unit. An interleaver memory access device for a CDMA system, comprising: an address generator and control logic. 【請求項２】 前記インデックスディコーディングから
出力されたワルシインデックスに基づいて、６４個のワ
ルシコードを出力する直交変調器を更に備えて構成され
ることを特徴とする、請求項１に記載のＣＤＭＡシステ
ムのインターリーバーメモリアクセス装置。2. The CDMA system according to claim 1, further comprising a quadrature modulator that outputs 64 Walsh codes based on the Walsh index output from the index decoding. Interleaver memory access device. 【請求項３】 前記インターリーバーメモリは、前記ア
ドレス発生器及び制御ロジックから出力されたローアド
レスによって、１−Ｒｏｗコードシンボルを同時に出力
することを特徴とする、請求項１に記載のＣＤＭＡシス
テムのインターリーバーメモリアクセス装置。3. The CDMA system according to claim 1, wherein the interleaver memory simultaneously outputs 1-Row code symbols according to a row address output from the address generator and control logic. Interleaver memory access device. 【請求項４】 前記シフトレジスタ部は、一つのシフト
レジスタがリード動作を行うとき、残りの一つは、ライ
ト動作を行い得るように直列連結された二つのシフトレ
ジスタから構成されることを特徴とする、請求項１に記
載のＣＤＭＡシステムのインターリーバーメモリアクセ
ス装置。4. The shift register unit includes two shift registers connected in series so that when one shift register performs a read operation, the other shift register performs a write operation. The interleaver memory access device of a CDMA system according to claim 1, wherein 【請求項５】 前記各シフトレジスタは、三つの格納領
域に区分されていることを特徴とする、請求項１又は４
に記載のＣＤＭＡシステムのインターリーバーメモリア
クセス装置。5. The shift register according to claim 1, wherein each of the shift registers is divided into three storage areas.
An interleaver memory access device for a CDMA system according to claim 1. 【請求項６】 前記シフトレジスタは、アドレス発生器
及び制御ロジックから出力されたデータ選択信号によっ
て各格納領域に格納された６コードシンボルを同時に出
力することを特徴とする、請求項１、４、５中の何れか
一項に記載のＣＤＭＡシステムのインターリーバーメモ
リアクセス装置。6. The shift register according to claim 1, wherein the shift register simultaneously outputs six code symbols stored in each storage area according to a data selection signal output from an address generator and control logic. 6. An interleaver memory access device for a CDMA system according to claim 5. 【請求項７】 前記インデックスディコーディング部
は、シフトレジスタ部から６個ずつのコードシンボルを
順次入力して、それぞれ一つのワルシインデックスを生
成する第１〜第３インデックスディコーダから構成され
ることを特徴とする、請求項１に記載のＣＤＭＡシステ
ムのインターリーバーメモリアクセス装置。7. The index decoding unit according to claim 1, wherein the index decoding unit comprises first to third index decoders for sequentially inputting six code symbols from a shift register unit and generating one Walsh index each. The interleaver memory access device of a CDMA system according to claim 1, characterized in that: 【請求項８】 前記第１〜第３インデックスディコーダ
は、アドレス発生器及び制御ロジックから出力されたイ
ネーブル信号により順次活性化されることを特徴とす
る、請求項１又は７に記載のＣＤＭＡシステムのインタ
ーリーバーメモリアクセス装置。8. The CDMA system according to claim 1, wherein the first to third index decoders are sequentially activated by an enable signal output from an address generator and control logic. Interleaver memory access device. 【請求項９】 前記アドレス発生器及び制御ロジック
は、伝送すべきコードシンボルがフルレートでない場合
は、前記シフトレジスタを反復してアクセスすることを
特徴とする、請求項１に記載のＣＤＭＡシステムのイン
ターリーバーメモリアクセス装置。9. The CDMA system of claim 1, wherein the address generator and the control logic repeatedly access the shift register when a code symbol to be transmitted is not at full rate. Reaver memory access device. 【請求項１０】 前記アドレス発生器及び制御ロジック
は、ハーフレートである場合は、シフトレジスタを１回
反復してアクセスし、クォータレートである場合は、３
回反復してアクセスし、エイトレートである場合は、７
回反復してアクセスすることを特徴とする、請求項１又
は９に記載のＣＤＭＡシステムのインターリーバーメモ
リアクセス装置。10. The address generator and the control logic may repeatedly access the shift register once at a half rate, or at 3 times at a quarter rate.
Access repeatedly and if the rate is eight, 7
10. The interleaver memory access device of a CDMA system according to claim 1, wherein the access is performed repeatedly. 【請求項１１】 伝送すべきコードシンボルをインター
リーバーメモリに格納する過程と、 ローアドレス信号を利用して、インターリーバーメモリ
に格納された１−Ｒｏｗコードシンボルをシフトレジス
タにリードする過程と、 コードシンボルの伝送率に従い、シフトレジスタに格納
された第１コードシンボルを繰り返してアクセスする過
程と、 前記シフトレジスタから出力された６個のコードシンボ
ルをディコーディングして一つのワルシインデックスを
生成する過程と、を順次行うことを特徴とする、ＣＤＭ
Ａシステムのインターリーバーメモリアクセス方法。11. A method of storing a code symbol to be transmitted in an interleaver memory, reading a 1-Row code symbol stored in the interleaver memory into a shift register using a row address signal, A step of repeatedly accessing a first code symbol stored in a shift register according to a symbol transmission rate; a step of decoding six code symbols output from the shift register to generate one Walsh index. , CDM sequentially.
An interleaver memory access method for the A system. 【請求項１２】 前記インターリーバーメモリは、ロー
及びコラムアドレスによりシンボルコードをライトし、
ローアドレスによりシンボルコードをリードすることを
特徴とする、請求項１１に記載のＣＤＭＡシステムのイ
ンターリーバーメモリアクセス方法。12. The interleaver memory writes a symbol code according to a row and column address,
The method of claim 11, wherein the symbol code is read by a row address. 【請求項１３】 前記シフトレジスタ部は、一つのシフ
トレジスタがリード動作を行うとき、残りの一つは、ラ
イト動作を行い得るように直列連結された二つのシフト
レジスタから構成されることを特徴とする、請求項１１
に記載のＣＤＭＡシステムのインターリーバーメモリア
クセス方法。13. The shift register unit according to claim 1, wherein when one shift register performs a read operation, another shift register includes two shift registers connected in series such that a write operation can be performed. Claim 11
3. The interleaver memory access method for a CDMA system according to item 1. 【請求項１４】 前記各シフトレジスタは、三つの格納
領域に区分され、各格納領域には６個のコードシンボル
が格納されることを特徴とする、請求項１１又は１３に
記載のＣＤＭＡシステムのインターリーバーメモリアク
セス方法。14. The CDMA system according to claim 11, wherein each of the shift registers is divided into three storage areas, and each storage area stores six code symbols. Interleaver memory access method. 【請求項１５】 前記コードシンボルの伝送率が、フル
レートであると、シフトレジスタを反復してアクセスし
ないことを特徴とする、請求項１１に記載のＣＤＭＡシ
ステムのインターリーバーメモリアクセス方法。15. The method of claim 11, wherein the shift register is not repeatedly accessed when the code symbol transmission rate is a full rate. 【請求項１６】 前記コードシンボルの伝送率が、ハー
フレートである場合は、シフトレジスタを１回反復して
アクセスし、クォータレートである場合は、３回反復し
てアクセスし、エイトレートである場合は、７回反復し
てアクセスすることを特徴とする、請求項１１に記載の
ＣＤＭＡシステムのインターリーバーメモリアクセス方
法。16. When the transmission rate of the code symbol is a half rate, the shift register is repeatedly accessed once, and when the transmission rate is a quarter rate, the shift register is repeatedly accessed three times to be an eight rate. The method of claim 11, wherein the access is performed repeatedly seven times.
JP2001067876A 2000-03-11 2001-03-09 Interleaver memory access apparatus and method for CDMA system Expired - Fee Related JP3571304B2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2000-12257 2000-03-11
KR1020000012257A KR100359814B1 (en) 2000-03-11 2000-03-11 Interleaver memory control apparatus and method

Publications (2)

Publication Number Publication Date
JP2001285078A true JP2001285078A (en) 2001-10-12
JP3571304B2 JP3571304B2 (en) 2004-09-29

Family

ID=19654273

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001067876A Expired - Fee Related JP3571304B2 (en) 2000-03-11 2001-03-09 Interleaver memory access apparatus and method for CDMA system

Country Status (3)

Country Link
US (1) US6965557B2 (en)
JP (1) JP3571304B2 (en)
KR (1) KR100359814B1 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447175B1 (en) * 2001-12-03 2004-09-04 엘지전자 주식회사 turbo decoding method and Apparatus for the same
KR100431082B1 (en) * 2001-12-28 2004-05-12 한국전자통신연구원 Method for operating an interleaver memory
US8699505B2 (en) * 2002-05-31 2014-04-15 Qualcomm Incorporated Dynamic channelization code allocation
US8196000B2 (en) 2003-04-02 2012-06-05 Qualcomm Incorporated Methods and apparatus for interleaving in a block-coherent communication system
US7933250B2 (en) * 2003-06-23 2011-04-26 Qualcomm Incorporated Code channel management in a wireless communications system
US8072942B2 (en) * 2003-11-26 2011-12-06 Qualcomm Incorporated Code channel management in a wireless communications system
KR100651567B1 (en) * 2004-03-18 2006-11-29 삼성전자주식회사 Apparatus and Method for deinterleaving using Inner Memory and Outer Memory
US8050355B2 (en) * 2008-06-11 2011-11-01 Korea Electronics Technology Institute Transmitter and receiver using pseudo-orthogonal code
US8379671B2 (en) * 2009-01-30 2013-02-19 Freescale Semiconductor, Inc. Techniques for extracting a control channel from a received signal in a wireless communication system
US8390485B2 (en) * 2011-03-21 2013-03-05 Viasat, Inc. Subset transform interleaver

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515396A (en) * 1994-02-25 1996-05-07 Motorola, Inc. Method and apparatus for selecting a spreading code in a spectrum spread communication system
FI942190A (en) * 1994-05-11 1995-11-12 Nokia Telecommunications Oy Method and arrangement for high speed data transmission in a TDMA radio communication system
US5963548A (en) 1997-01-21 1999-10-05 Nokia Mobile Phones Limited Apparatus and method for configuring a data channel for symmetric/asymmetric data transmission
US6421333B1 (en) * 1997-06-21 2002-07-16 Nortel Networks Limited Channel coding and interleaving for transmission on a multicarrier system
JP3288262B2 (en) 1997-06-23 2002-06-04 沖電気工業株式会社 Data interleave circuit
US6396822B1 (en) * 1997-07-15 2002-05-28 Hughes Electronics Corporation Method and apparatus for encoding data for transmission in a communication system
US6466564B1 (en) * 1998-09-14 2002-10-15 Terayon Communications Systems, Inc. Two dimensional interleave process for CDMA transmissions of one dimensional timeslot data
US6304581B1 (en) * 1999-02-16 2001-10-16 Motorola, Inc. Interleaving method and apparatus for orthogonal transmit diversity and multi-carriers CDMA communication systems

Also Published As

Publication number Publication date
US6965557B2 (en) 2005-11-15
KR100359814B1 (en) 2002-11-07
JP3571304B2 (en) 2004-09-29
KR20010088176A (en) 2001-09-26
US20010021169A1 (en) 2001-09-13

Similar Documents

Publication Publication Date Title
EP0569716A2 (en) De-interleave circuit for regenerating digital data
JP2001285078A (en) Device and method for accessing interleaver memory of cdma system
US10574271B2 (en) Data storage system and associated method for saving storage space and eliminating data errors
US20220294554A1 (en) Devices and methods for encoding and decoding to implement a maximum transition avoidance coding with minimum overhead
JPH1198462A (en) Data reproduction device
JP2011010311A (en) Method, apparatus and medium for reducing memory requirement of de-interleave device by chunk distribution
US20020184456A1 (en) Interleaver memory access apparatus and method of mobile communication system
KR930000994B1 (en) Address generating method and circuit for buffering and reading of cd-rom data
US20080109626A1 (en) Method of accessing data in a deinterleaving device
EP1093232A1 (en) Processor and processing method
KR970060223A (en) Semiconductor memory device and control method thereof
US20220100409A1 (en) Memory and method for testing memory
US20070226387A1 (en) Word reordering upon bus size resizing to reduce hamming distance
JPS59104800A (en) Parity check system of picture memory
US20040128467A1 (en) Data access method applicable to various platforms
JP2849804B2 (en) Memory access interface circuit and memory access method
KR100331782B1 (en) Semiconductor memory device capable of multi-write operation
KR100447177B1 (en) Method and Apparatus for Interleaving
KR100433515B1 (en) Input/output module dedicated static ram initialization apparatus and its method, in which an initialization operation is performed by only writing data to be initialized in addresses
KR100487366B1 (en) Block interleaving method, and apparatus for the same
KR20050078691A (en) Memory controller and memory module using a serial interface
JPH03242745A (en) Information processor
JPH08340260A (en) Code error correction circuit
SU491952A1 (en) Device for exchanging information between RAM and processor
JPS5911598A (en) Storage device possible for parallel operation

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040623

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070702

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090702

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100702

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110702

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110702

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120702

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120702

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120702

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130702

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees