JP2001284574A - Semiconductor device having insulation gate - Google Patents
Semiconductor device having insulation gateInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、サイリスタ構造を
持つ絶縁ゲ−ト付き半導体装置に関する。The present invention relates to a semiconductor device having an insulated gate having a thyristor structure.
【０００２】[0002]
【従来の技術】高耐圧、大電流の電力素子とこれを駆動
する駆動回路や保護回路とを一体的に集積化した電力用
ＩＣは、装置の小形化、低コスト化を図ることが可能で
今後その需要が拡大すると予想される。このような電力
用ＩＣに使われる電力素子のゲ−ト駆動は、小電力で駆
動可能な絶縁ゲ−ト電極（ＭＯＳゲ−ト）を用いた電圧
制御が望ましい。図１８に一般的に知られている従来の
横型の絶縁ゲ−ト付きサイリスタの構造を示す。この絶
縁ゲ−ト付きサイリスタは、高抵抗のｎ型ベ−ス層１の
一方の表面に選択的にｐ型ベ−ス層２が形成され、この
ｐ型ベ−ス層２内に第１ｎ型エミッタ層３と第２ｎ型エ
ミッタ層４とが形成されている。ｎ型ベ−ス層１と第１
ｎ型エミッタ層３とに挟まれるｐ型ベ−ス層２の表面に
は絶縁膜を介して第１ゲ−ト電極５が、第１ｎ型エミッ
タ層３と第２ｎ型エミッタ層４とに挟まれるｐ型ベ−ス
層２の表面には絶縁膜を介して第２ゲ−ト電極６が設け
られている。さらに高抵抗のｎ型ベ−ス層１の表面のｐ
型ベ−ス層２と対向する位置に選択的に、ｎ型ベ−ス層
１よりも不純物濃度の高いｎ型バッファ層７が形成さ
れ、このｎ型バッファ層７内にｐ型エミッタ層８が形成
されている。2. Description of the Related Art A power IC in which a high-voltage, large-current power element and a driving circuit and a protection circuit for driving the power element are integrated integrally can reduce the size and cost of the device. The demand is expected to increase in the future. For gate driving of a power element used in such a power IC, voltage control using an insulated gate electrode (MOS gate) that can be driven with low power is desirable. FIG. 18 shows a structure of a conventional thyristor with a horizontal insulating gate generally known. In this thyristor with an insulating gate, a p-type base layer 2 is selectively formed on one surface of a high-resistance n-type base layer 1, and a first n-type base layer 2 is formed in the p-type base layer 2. The emitter layer 3 and the second n-type emitter layer 4 are formed. n-type base layer 1 and first
A first gate electrode 5 is interposed between the first n-type emitter layer 3 and the second n-type emitter layer 4 via an insulating film on the surface of the p-type base layer 2 interposed between the n-type emitter layer 3. A second gate electrode 6 is provided on the surface of the p-type base layer 2 via an insulating film. Further, the p of the surface of the high-resistance n-type base layer 1
An n-type buffer layer 7 having an impurity concentration higher than that of the n-type base layer 1 is selectively formed at a position opposed to the n-type base layer 2, and a p-type emitter layer 8 is formed in the n-type buffer layer 7. Are formed.
【０００３】そして第２ｎ型エミッタ層４とｐ型ベ−ス
層２の表面には、双方にオ−ミックコンタクトするカソ
−ド電極９が、ｐ型エミッタ層８の表面にはオ−ミック
コンタクトするアノ−ド電極１０が設けられている。ま
た場合によってはｎ型ベ−ス層１の下方に高抵抗のｐ型
ベ−ス層１１が設けられる場合もある。このように構成
された絶縁ゲ−ト付きサイリスタの動作は以下のように
なる。まず、絶縁ゲ−ト付きサイリスタの第１ゲ−ト電
極５及び第２ゲ−ト電極６に、ｐ型ベ−ス層２に対して
正の電圧を印加すると、第１ゲ−ト電極５及び第２ゲ−
ト電極６の下のｐ型ベ−ス層２の表面にｎ型チャネルが
形成され、ｎ型チャネルを通して、第１ｎ型エミッタ層
３からｎ型ベ−ス層１に電子が注入される。この注入さ
れた電子は、ｎ型バッファ層７を通りｐ型エミッタ層８
に抜ける。この時、ｐ型エミッタ層８から正孔がｎ型バ
ッファ層７、ｎ型ベ−ス層１に注入され、この正孔はｐ
型ベ−ス層２を通りカソ−ド電極９に流れる。この正孔
電流がｐ型ベ−ス層２を通る時、第１ｎ型エミッタ層３
と第２ｎ型エミッタ層４の下のｐ型ベ−ス層２の横方向
抵抗に電位差を発生させ、この電位差が第１ｎ型エミッ
タ層３とｐ型ベ−ス層２からなるｐｎ接合を順バイアス
して、順バイアス値がこのｐｎ接合のビルトイン電圧を
越えると、第１エミッタ層３から直接電子が注入して、
この絶縁ゲ−ト付きサイリスタはサイリスタ動作をして
オン電圧の低いオン状態となる。On the surfaces of the second n-type emitter layer 4 and the p-type base layer 2, a cathode electrode 9 for making an ohmic contact with both is provided, and on the surface of the p-type emitter layer 8, an ohmic contact is provided. An anode electrode 10 is provided. In some cases, a high-resistance p-type base layer 11 may be provided below the n-type base layer 1. The operation of the thyristor with the insulating gate configured as described above is as follows. First, when a positive voltage is applied to the p-type base layer 2 to the first gate electrode 5 and the second gate electrode 6 of the thyristor with an insulating gate, the first gate electrode 5 And the second gay
An n-type channel is formed on the surface of the p-type base layer 2 below the gate electrode 6, and electrons are injected from the first n-type emitter layer 3 into the n-type base layer 1 through the n-type channel. The injected electrons pass through the n-type buffer layer 7 and the p-type emitter layer 8
Exit. At this time, holes are injected from the p-type emitter layer 8 into the n-type buffer layer 7 and the n-type base layer 1, and the holes are
It flows to the cathode electrode 9 through the mold base layer 2. When this hole current passes through the p-type base layer 2, the first n-type emitter layer 3
And a potential difference is generated in the lateral resistance of the p-type base layer 2 under the second n-type emitter layer 4, and this potential difference causes the pn junction formed by the first n-type emitter layer 3 and the p-type base layer 2 to go forward. When the bias is applied and the forward bias value exceeds the built-in voltage of the pn junction, electrons are directly injected from the first emitter layer 3 and
The thyristor with the insulating gate performs a thyristor operation to be in an ON state with a low ON voltage.
【０００４】従って、サイリスタ動作を容易にするため
には第１ｎ型エミッタ層３と第２ｎ型エミッタ層４の下
のｐ型ベ−ス層２の横方向抵抗を大きく設定することが
望ましい。また、第２ゲート電極６の下のｎ型チャネル
の抵抗はそのまま素子全体のオン抵抗の一部となるの
で、このチャネル抵抗をできるだけ小さくすることが望
ましい。第１ｎ型エミッタ層３とｐ型ベース層から成る
ｐｎ接合が順バイアスされやすいように、第１ｎ型エミ
ッタ層３の電位をなるべく低く保つためにも、このチャ
ネル抵抗は小さいことが要求される。次にこのオン状態
から第１ゲ−ト電極５および第２ゲ−ト電極６に加えた
電圧をｐ型ベ−ス層２に対して零または負にすると、第
１ゲ−ト電極５および第２ゲ−ト電極６の下のｐ型ベ−
ス層２の表面に形成されたｎ型チャネルが消失する。す
ると第１ｎ型エミッタ層３はカソ−ド電極９から解放さ
れた状態となり、第１ｎ型エミッタ層３からの電子の注
入は停止しサイリスタ動作が停止する。この後ｎ型ベ−
ス層１に蓄積した正孔はｐ型ベ−ス層２を通してカソ−
ド電極９に排除されて絶縁ゲ−ト付きサイリスタはタ−
ンオフする。しかし、タ−ンオフ時のｐ型ベ−ス層２を
流れる正孔電流は第２ｎ型エミッタ層４とｐ型ベ−ス層
２からなるｐｎ接合を順バイアスし、大電流をタ−ンオ
フすると第２ｎ型エミッタ層４から電子の注入が起こり
再びサイリスタ動作をしてタ−ンオフが出来なくなる。Therefore, in order to facilitate the thyristor operation, it is desirable to set the lateral resistance of the p-type base layer 2 under the first n-type emitter layer 3 and the second n-type emitter layer 4 large. Further, since the resistance of the n-type channel under the second gate electrode 6 directly becomes a part of the on-resistance of the entire device, it is desirable to reduce the channel resistance as much as possible. This channel resistance is required to be small in order to keep the potential of the first n-type emitter layer 3 as low as possible so that the pn junction composed of the first n-type emitter layer 3 and the p-type base layer is easily biased forward. Next, when the voltage applied to the first gate electrode 5 and the second gate electrode 6 from this ON state is made zero or negative with respect to the p-type base layer 2, the first gate electrode 5 and the P-type base under the second gate electrode 6
The n-type channel formed on the surface of the semiconductor layer 2 disappears. Then, the first n-type emitter layer 3 is released from the cathode electrode 9, the injection of electrons from the first n-type emitter layer 3 stops, and the thyristor operation stops. After this, the n-type base
The holes accumulated in the base layer 1 pass through the p-type base layer 2 to form a cathode.
The thyristor with the insulating gate removed by the gate electrode 9
Turn off. However, when the hole current flowing through the p-type base layer 2 at the time of turn-off causes a forward bias of the pn junction formed by the second n-type emitter layer 4 and the p-type base layer 2, the large current is turned off. Electrons are injected from the second n-type emitter layer 4 to perform thyristor operation again, so that turn-off cannot be performed.
【０００５】従って、この絶縁ゲート付きサイリスタで
大電流をタ−ンオフするためには、第２ｎ型エミッタ層
４の下のｐ型べ−ス層２の横方向抵抗を小さく設定する
ことが望ましい。Therefore, in order to turn off a large current with this thyristor with an insulated gate, it is desirable to set the lateral resistance of the p-type base layer 2 under the second n-type emitter layer 4 small.
【０００６】[0006]
【発明が解決しようとする課題】この様に、従来の絶縁
ゲート付きサイリスタでは、オン特性向上を図ると、オ
フ特性が低下し、オフ特性の向上を図ると、オン特性が
低下するという問題があり、大電流化が困難であった。
また、オン特性向上のためには第２ゲートのチャネル抵
抗を小さくすることが必要であり、そのためにチャネル
幅を大きくすることは素子面積の増大につながるという
問題があった。本発明はこのような事情を考慮してなさ
れたもので、オン特性を損なうことなく、大電流化が出
来る絶縁ゲート付きサイリスタを提供することを目的と
する。As described above, the conventional thyristor with an insulated gate has a problem that when the on-characteristic is improved, the off-characteristic is reduced, and when the off-characteristic is improved, the on-characteristic is reduced. And it was difficult to increase the current.
Further, in order to improve the ON characteristics, it is necessary to reduce the channel resistance of the second gate. Therefore, there is a problem that increasing the channel width leads to an increase in the element area. The present invention has been made in view of such circumstances, and it is an object of the present invention to provide a thyristor with an insulated gate capable of increasing a current without impairing ON characteristics.
【０００７】[0007]
【課題を解決するための手段】本発明に係わる絶縁ゲー
ト付きサイリスタは、第１導電型ベ−ス層と、前記第１
導電型ベ−ス層の一方の面に形成された第２導電型ベ−
ス層と、前記第１導電型ベ−ス層の、前記第２導電型ベ
−ス層と同じ面または反対の面に形成された第２導電型
エミッタ層と、前記第２導電型ベ−ス層内に形成された
第１導電型エミッタ層と、前記第１導電型ベ−ス層と前
記第１導電型エミッタ層とに挟まれた前記第２導電型ベ
−ス層の表面に絶縁膜を介して設けられた第１ゲ−ト電
極と、前記第２導電型エミッタ層の表面に設けられた第
１の電極と、前記第１導電型エミッタ層の表面に設けら
れたエミッタ電極とを持つ絶縁ゲート付き半導体装置に
おいて、前記第２導電型ベース層に一端が接続された半
導体整流素子と、前記半導体整流素子の他端に接続され
た第２の電極と、前記エミッタ電極と前記第２の電極と
の間に接続されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦ
ＥＴは、半導体層の表面に形成され、前記エミッタ電極
及び前記第２の電極にそれぞれ接続された第１導電型の
ドレイン領域とソース領域とを持ち、前記ソース領域と
前記ドレイン領域の間に、電流の流れる向きに概ね平行
な方向に長い複数のストライプ状のトレンチが形成さ
れ、前記トレンチの側面及び底面にはゲート絶縁膜が形
成され、前記トレンチの内部に前記ゲート絶縁膜を介し
て埋め込まれた第２のゲート電極を持つ横型ＭＯＳＦＥ
Ｔであることを特徴とする。A thyristor with an insulated gate according to the present invention comprises a base layer of a first conductivity type,
A second conductive type base formed on one surface of the conductive type base layer;
A base layer, a second conductivity type emitter layer formed on the same or opposite surface of the first conductivity type base layer as the second conductivity type base layer, and a second conductivity type base layer. A first conductive type emitter layer formed in the first conductive type base layer and a surface of the second conductive type base layer sandwiched between the first conductive type base layer and the first conductive type emitter layer; A first gate electrode provided via a film, a first electrode provided on the surface of the second conductivity type emitter layer, and an emitter electrode provided on the surface of the first conductivity type emitter layer. A semiconductor rectifier having one end connected to the second conductivity type base layer, a second electrode connected to the other end of the semiconductor rectifier, the emitter electrode, and the second electrode. And a MOSFET connected between the two electrodes.
ET is formed on the surface of the semiconductor layer, has a first conductivity type drain region and a source region respectively connected to the emitter electrode and the second electrode, and between the source region and the drain region. A plurality of stripe-shaped trenches that are long in a direction substantially parallel to the direction in which current flows are formed, a gate insulating film is formed on side and bottom surfaces of the trenches, and embedded in the trenches via the gate insulating film. Lateral MOSFET having a second gate electrode
T.
【０００８】本発明に係わる絶縁ゲート付きサイリスタ
は、第２に、１導電型ベ−ス層と、前記第１導電型ベ−
ス層の一方の面に形成された第２導電型ベ−ス層と、前
記第１導電型ベ−ス層の、前記第２導電型ベ−ス層と同
じ面または反対の面に形成された第２導電型エミッタ層
と、前記第２導電型ベ−ス層内に形成された第１導電型
エミッタ層と、前記第１導電型ベ−ス層と前記第１導電
型エミッタ層とに挟まれた前記第２導電型ベ−ス層の表
面に絶縁膜を介して設けられた第１ゲ−ト電極と、前記
第２導電型エミッタ層の表面に設けられた第１の電極
と、前記第１導電型エミッタ層の表面に設けられたエミ
ッタ電極とを持つ絶縁ゲート付き半導体装置において、
前記エミッタ電極に一端が接続された半導体整流素子
と、前記半導体整流素子の他端に接続された第２の電極
と、前記第２導電型ベ−ス層と前記第２の電極との間に
接続されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥＴ
は、半導体層の表面に形成され、前記第２導電型ベース
層及び前記第２の電極にそれぞれ接続された第１導電型
のドレイン領域とソース領域とを持ち、前記ソース領域
と前記ドレイン領域の間に、電流の流れる向きに概ね平
行な方向に長い複数のストライプ状のトレンチが形成さ
れ、前記トレンチの側面及び底面にはゲート絶縁膜が形
成され、前記トレンチの内部に前記ゲート絶縁膜を介し
て埋め込まれた第２のゲート電極を持つ横型ＭＯＳＦＥ
Ｔであることを特徴とする。A thyristor with an insulated gate according to the present invention comprises a base layer of one conductivity type and a base layer of the first conductivity type.
A second conductive type base layer formed on one surface of the base layer, and a first conductive type base layer formed on the same surface as or opposite to the second conductive type base layer. A second conductive type emitter layer, a first conductive type emitter layer formed in the second conductive type base layer, and the first conductive type base layer and the first conductive type emitter layer. A first gate electrode provided on the surface of the second conductive type base layer interposed therebetween with an insulating film interposed therebetween, a first electrode provided on the surface of the second conductive type emitter layer; A semiconductor device with an insulated gate having an emitter electrode provided on a surface of the first conductivity type emitter layer;
A semiconductor rectifier having one end connected to the emitter electrode, a second electrode connected to the other end of the semiconductor rectifier, and a portion between the second conductive type base layer and the second electrode. And a MOSFET connected thereto, wherein the MOSFET
Has a first conductivity type drain region and a source region formed on the surface of a semiconductor layer and connected to the second conductivity type base layer and the second electrode, respectively. In between, a plurality of stripe-shaped trenches that are long in a direction substantially parallel to the direction of current flow are formed, a gate insulating film is formed on the side and bottom surfaces of the trench, and the gate insulating film is interposed inside the trench. Lateral MOSFET having a second gate electrode embedded therein
T.
【０００９】第１の発明においては、第２の電極（カソ
−ド電極）と第２導電型ベ−ス層との間に半導体整流素
子（ダイオード）が接続されていることから、ターンオ
ン時、電流が流れ始める初期の段階では、正孔電流は第
２導電型ベ−ス層から半導体整流素子へ流入する。半導
体整流素子の両端にかかる電圧が第２導電型ベ−ス層と
第２の電極の間に生じるので、第２導電型ベ−ス層と第
１導電型エミッタ層の間のｐｎ接合が順バイアスされ、
第１導電型エミッタ層から電子の注入を引き起こす。し
たがって、小電流でサイリスタ動作に移行する。また、
ＭＯＳＦＥＴのゲート（第２ゲート）をトレンチゲート
にすることで、素子面積の増加を伴わずにチャネル幅を
大きくし、即ちチャネル抵抗が低減されており、いっそ
うサイリスタ動作に移行しやすくなっているとともに、
素子全体のオン抵抗が改善されている。また、タ−ンオ
フ時は、蓄積した正孔は第２導電型ベ−ス層から半導体
整流素子へ排出される。半導体整流素子の電流−電圧特
性は非線形であり半導体整流素子を流れる電流が大きく
なっても電圧の増加は小さいので、タ−ンオフ時に第２
導電型ベ−ス層の電位は十分低く保たれ、確実にターン
オフできる。すなわちこの構造では、実質的に、第２導
電型ベ−ス層の等価抵抗をオン時は高く、オフ時は低く
できる。したがって、オン特性を損なうことなく大電流
化ができる。In the first invention, a semiconductor rectifier (diode) is connected between the second electrode (cathode electrode) and the base layer of the second conductivity type. At the initial stage when the current starts to flow, the hole current flows from the second conductivity type base layer into the semiconductor rectifier. Since a voltage applied to both ends of the semiconductor rectifier is generated between the second conductive type base layer and the second electrode, the pn junction between the second conductive type base layer and the first conductive type emitter layer is formed in order. Biased,
Electrons are injected from the first conductivity type emitter layer. Therefore, the operation shifts to the thyristor operation with a small current. Also,
By making the gate (second gate) of the MOSFET a trench gate, the channel width is increased without increasing the element area, that is, the channel resistance is reduced, and it is easier to shift to a thyristor operation. ,
The on-resistance of the entire device is improved. During turn-off, the accumulated holes are discharged from the second conductivity type base layer to the semiconductor rectifier. Since the current-voltage characteristic of the semiconductor rectifier is non-linear and the increase in voltage is small even when the current flowing through the semiconductor rectifier increases, the second
The potential of the conductive type base layer is kept sufficiently low, and it can be turned off reliably. That is, in this structure, the equivalent resistance of the base layer of the second conductivity type can be substantially increased when turned on and reduced when turned off. Therefore, a large current can be obtained without impairing the ON characteristics.
【００１０】第２の発明においては、第２導電型ベ−ス
層に接続して設けられたＭＯＳＦＥＴをオフにした状態
で第１ゲート電極をオンにしてターンオンさせる。正孔
電流は第１導電型エミッタ層に直接流入し、第１導電型
エミッタ層から電子の注入を引き起こす。したがって、
小電流でサイリスタ動作に移行する。この絶縁ゲ−ト付
き半導体装置をターンオフさせるにはＭＯＳＦＥＴをオ
ンさせて第１ゲート電極をオフにする。すると蓄積して
いた正孔は第２導電型ベ−ス層と第２の電極（カソード
電極）を短絡したＭＯＳＦＥＴによって排出され、第１
導電型エミッタ層からの電子の注入は停止してターンオ
フする。正孔を排出する際の電圧降下によって第２導電
型ベ−ス層の電位が上がっても、第２導電型ベ−ス層と
第１導電型エミッタ層の間のｐｎ接合と半導体整流素子
（ダイオード）の両方が順バイアスされないと第１導電
型エミッタ層はラッチアップしないので、半導体整流素
子を設けたことによってターンオフ能力が改善されてい
る。ＭＯＳＦＥＴのゲート（第２ゲート）をトレンチゲ
ートにすることでチャネル抵抗が低減され、更に第１導
電型エミッタ層がラッチアップしにくくなり、ターンオ
フ能力が向上している。ターンオフの際、第１ゲート電
極はあらかじめオフして第１導電型エミッタ層と第１導
電型ベース層をつなぐｎチャネルを切っておくこともで
きる。In the second invention, the first gate electrode is turned on by turning on the first gate electrode while the MOSFET provided in connection with the base layer of the second conductivity type is turned off. The hole current flows directly into the first conductivity type emitter layer, causing injection of electrons from the first conductivity type emitter layer. Therefore,
Shift to thyristor operation with small current. To turn off the semiconductor device with an insulating gate, the MOSFET is turned on and the first gate electrode is turned off. Then, the accumulated holes are discharged by the MOSFET in which the base layer of the second conductivity type and the second electrode (cathode electrode) are short-circuited, and
The injection of electrons from the conductive type emitter layer stops and turns off. Even if the potential of the second conductive type base layer increases due to a voltage drop when holes are discharged, the pn junction between the second conductive type base layer and the first conductive type emitter layer and the semiconductor rectifier ( If both of the diodes are not forward-biased, the emitter layer of the first conductivity type does not latch up, so that the provision of the semiconductor rectifier improves the turn-off capability. By making the gate (second gate) of the MOSFET a trench gate, the channel resistance is reduced, the first conductivity type emitter layer is less likely to latch up, and the turn-off capability is improved. At the time of turning off, the first gate electrode may be turned off in advance to cut off the n-channel connecting the first conductive type emitter layer and the first conductive type base layer.
【００１１】[0011]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。図１は、本発明の第一の実施例に
係る絶縁ゲ−ト付き半導体装置を模式的に示す図であ
る。従来の図１８と対応する構成要素には図１８と同一
符号を付してある。この実施例では、絶縁膜１２によっ
て支持基板１３から誘電体分離されたｎ型ベース層１に
絶縁ゲ−ト付きサイリスタが形成されている。ｎ型ベー
ス層１の厚さが薄い場合には、この層は必ずしも高抵抗
である必要はない。図１に示すように、絶縁膜１２によ
って支持基板１３から誘電体分離されたｎ型ベ−ス層１
の一方の表面に選択的にｐ型ベ−ス層２が形成され、こ
のｐ型ベ−ス層２内にｎ型エミッタ層３が形成されてい
る。ｎ型ベ−ス層１とｎ型エミッタ層３に挟まれるｐ型
ベ−ス層２の表面には絶縁膜を介して第１ゲ−ト電極５
が設けられている。また、ｎ型ベ−ス層１のｐ型ベ−ス
層と対向する位置に選択的にｎ型ベ−ス層１よりも不純
物濃度の高いｎ型バッファ層７が形成され、このｎ型バ
ッファ層７内にｐ型エミッタ層８が形成されている。ｐ
型エミッタ層８の表面にはオ−ミックコンタクトするア
ノ−ド電極１０が設けられている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a view schematically showing a semiconductor device with an insulating gate according to a first embodiment of the present invention. Components corresponding to those in FIG. 18 are given the same reference numerals as in FIG. In this embodiment, a thyristor with an insulating gate is formed on an n-type base layer 1 which is dielectrically separated from a supporting substrate 13 by an insulating film 12. When the thickness of the n-type base layer 1 is small, this layer does not necessarily have to have a high resistance. As shown in FIG. 1, an n-type base layer 1 dielectrically separated from a supporting substrate 13 by an insulating film 12.
A p-type base layer 2 is selectively formed on one of the surfaces, and an n-type emitter layer 3 is formed in the p-type base layer 2. A first gate electrode 5 is provided on the surface of the p-type base layer 2 sandwiched between the n-type base layer 1 and the n-type emitter layer 3 via an insulating film.
Is provided. An n-type buffer layer 7 having an impurity concentration higher than that of the n-type base layer 1 is selectively formed at a position of the n-type base layer 1 facing the p-type base layer. A p-type emitter layer 8 is formed in the layer 7. p
An anode electrode 10 for ohmic contact is provided on the surface of the mold emitter layer 8.
【００１２】ｐ型ベ−ス層２にはベース電極１４がオー
ミック接続し、ｎ型エミッタ層３にはエミッタ電極１５
がオーミック接続している。また、分離領域１６によっ
てｎ型ベース層１と誘電体分離されたｎ型半導体領域１
７に半導体整流素子としてダイオード１９が形成され、
分離領域１６によってダイオード１９と誘電体分離され
たｎ型半導体領域１８にＭＯＳＦＥＴ２０が形成されて
いる。ただし、ダイオード１９とＭＯＳＦＥＴ２０は必
ずしも互いに誘電体分離されていなくてもよい。ダイオ
ード１９のｐ型領域２１には電極２３が設けられ、電極
２３はベース電極１４に接続している。またｎ型領域２
２にはカソード電極２４が形成されている。ＭＯＳＦＥ
Ｔ２０のｎ型ソース領域２５にはソース電極２８が設け
られ、ソース電極２８はカソード電極２４に接続してい
る。また、ｎ型ドレイン領域２６にはドレイン電極２９
が設けられ、ドレイン電極２９はエミッタ電極１５に接
続している。ｎ型ソース領域２５とｎ型ドレイン領域２
６にまたがる部分にトレンチ（溝）６０が形成され、ト
レンチ６０の内部にはゲート絶縁膜６１を介して、ゲー
ト電極３０ａが埋め込み形成されている。ゲート電極３
０ａは第２ゲート電極３０の一部で、一体形成されたも
のである。第２ゲート電極３０は第１ゲート電極５と共
通にしておいてもよい。A base electrode 14 is ohmic-connected to the p-type base layer 2, and an emitter electrode 15 is connected to the n-type emitter layer 3.
Has ohmic connection. Further, the n-type semiconductor region 1 which is dielectrically separated from the n-type base layer 1 by the isolation region 16
7, a diode 19 is formed as a semiconductor rectifier,
The MOSFET 20 is formed in the n-type semiconductor region 18 which is dielectrically separated from the diode 19 by the separation region 16. However, the diode 19 and the MOSFET 20 do not necessarily have to be dielectrically separated from each other. An electrode 23 is provided in the p-type region 21 of the diode 19, and the electrode 23 is connected to the base electrode 14. N-type region 2
2, a cathode electrode 24 is formed. MOSFE
A source electrode 28 is provided in the n-type source region 25 of T20, and the source electrode 28 is connected to the cathode electrode 24. The n-type drain region 26 has a drain electrode 29
Is provided, and the drain electrode 29 is connected to the emitter electrode 15. n-type source region 25 and n-type drain region 2
6, a trench (groove) 60 is formed, and a gate electrode 30a is buried inside the trench 60 via a gate insulating film 61. Gate electrode 3
Reference numeral 0a denotes a part of the second gate electrode 30, which is integrally formed. The second gate electrode 30 may be shared with the first gate electrode 5.
【００１３】トレンチゲートを設けることで、ＭＯＳＦ
ＥＴ２０は面積を増大することなく従来よりもチャネル
幅を大きくすることができ、従ってチャネル抵抗が低減
されている。この絶縁ゲ−ト付き半導体装置のタ−ンオ
ンは次のようになる。第１ゲ−ト電極５及び第２ゲ−ト
電極３０に、カソード電極２４に対して正の電圧を印加
すると、それぞれのゲ−ト電極の下にｎ型チャネルが形
成され、このｎ型チャネルを通して、電子が流れる。ｎ
型エミッタ層３からｎ型ベ−ス層１に注入された電子
は、ｎ型バッファ層７を通りｐ型エミッタ層８に抜け
る。この時、ｐ型エミッタ層８から正孔がｎ型バッファ
層７、ｎ型ベ−ス層１に注入される。この正孔電流はｐ
型ベ−ス層２に流れて、ベース電極１４からカソード側
へ排出される。そして、この実施例では、ｐ型ベ−ス層
２を流れる正孔電流およびダイオードを流れる電流によ
る電圧降下のためにｎ型エミッタ層３の下のｐ型ベ−ス
層２の電位が上がり、ｎ型エミッタ層３とｐ型ベ−ス層
２の間のｐｎ接合が順バイアスされてｎ型エミッタ層３
からの電子の注入を引き起こし、サイリスタ動作をさせ
る。ＭＯＳＦＥＴ２０のチャネル抵抗が低減されている
ことにより、ｎ型エミッタ層３の電位上昇は従来よりも
小さいため、いっそうサイリスタ動作が起きやすくなっ
ているとともに、素子全体のオン抵抗が低減されてい
る。従って、この実施例の絶縁ゲ−ト付きサイリスタは
小さい正孔電流でサイリスタ動作をさせることができ、
オン電圧の低いオン状態が得られる。By providing a trench gate, MOSF
The ET 20 can have a larger channel width than before without increasing the area, and thus the channel resistance is reduced. The turn-on of this semiconductor device with an insulating gate is as follows. When a positive voltage is applied to the first gate electrode 5 and the second gate electrode 30 with respect to the cathode electrode 24, an n-type channel is formed below each of the gate electrodes. Through, electrons flow. n
Electrons injected from the n-type emitter layer 3 into the n-type base layer 1 pass through the n-type buffer layer 7 to the p-type emitter layer 8. At this time, holes are injected from the p-type emitter layer 8 into the n-type buffer layer 7 and the n-type base layer 1. This hole current is p
It flows into the mold base layer 2 and is discharged from the base electrode 14 to the cathode side. In this embodiment, the potential of the p-type base layer 2 below the n-type emitter layer 3 rises due to the voltage drop due to the hole current flowing through the p-type base layer 2 and the current flowing through the diode, The pn junction between the n-type emitter layer 3 and the p-type base layer 2 is forward-biased and the n-type emitter layer 3
Causes thyristor operation. Since the increase in the potential of the n-type emitter layer 3 is smaller than in the prior art due to the reduced channel resistance of the MOSFET 20, the thyristor operation is more likely to occur and the on-resistance of the entire device is reduced. Therefore, the thyristor with the insulating gate of this embodiment can perform a thyristor operation with a small hole current.
An ON state with a low ON voltage is obtained.
【００１４】次に、タ−ンオフについて説明する。第２
ゲ−ト電極３０をオフにしてｎ型チャンネルを切ると、
カソードからｎ型エミッタ層３への電流が止まる。オン
状態で蓄積していた正孔はベース電極１４からカソード
側へ排出される。この時、ｎ型エミッタ層３とカソード
電極２４との電位差に等しい電圧がＭＯＳＦＥＴのソー
ス・ドレイン間に印加されるので、もしもｐ型ベ−ス層
２の電位上昇が大きいとＭＯＳＦＥＴ２０がブレークダ
ウンしてターンオフが失敗する。しかし、ダイオード１
９は小さな電圧で大電流を流せるので、ｐ型ベ−ス層２
の電位上昇は小さく、この絶縁ゲ−ト付きサイリスタは
大電流のタ−ンオフが可能となる。この実施例のＭＯＳ
ＦＥＴ２０について、更に詳しく説明する。図２〜図４
は、ＭＯＳＦＥＴ２０の主要部分を示す図である。図２
は平面図、図３、図４はそれぞれ図２のＡ−Ａ’断面、
Ｂ−Ｂ’断面を示す断面図である。支持基板１３上に絶
縁膜１２を介して設けられたｎ型半導体層１８の表面
に、ｐ型ベース層２７とｎ型ドレイン層２６が互いに接
するように形成され、ｐ型ベース層２７の表面にｎ型ソ
ース層２５とｐ＋型コンタクト層５７が形成されてい
る。また、ｎ型ソース層２５とｐ＋型コンタクト層５７
の両方にコンタクトするソース電極２８と、ｎ型ドレイ
ン層２６にコンタクトするドレイン電極２９が上部に形
成されている。なお、ｐ型ベース層２７はｎ型ドレイン
層２６をも含むように形成しても良い。Next, turn-off will be described. Second
When the gate electrode 30 is turned off and the n-type channel is cut off,
The current from the cathode to the n-type emitter layer 3 stops. The holes accumulated in the ON state are discharged from the base electrode 14 to the cathode side. At this time, since a voltage equal to the potential difference between the n-type emitter layer 3 and the cathode electrode 24 is applied between the source and the drain of the MOSFET, if the potential rise of the p-type base layer 2 is large, the MOSFET 20 breaks down. Turn-off fails. However, diode 1
9 is a p-type base layer 2 because a large current can flow with a small voltage.
Is small, and this thyristor with an insulating gate can turn off a large current. MOS of this embodiment
The FET 20 will be described in more detail. 2 to 4
3 is a diagram showing a main part of the MOSFET 20. FIG. FIG.
3 is a plan view, FIGS. 3 and 4 are AA ′ cross sections of FIG. 2, respectively.
It is sectional drawing which shows BB 'cross section. A p-type base layer 27 and an n-type drain layer 26 are formed on the surface of an n-type semiconductor layer 18 provided on the support substrate 13 via the insulating film 12 so as to be in contact with each other. An n-type source layer 25 and ap + -type contact layer 57 are formed. Further, the n-type source layer 25 and the p + -type contact layer 57
A source electrode 28 that contacts both of them and a drain electrode 29 that contacts the n-type drain layer 26 are formed on the upper part. Note that the p-type base layer 27 may be formed to include the n-type drain layer 26 as well.
【００１５】また、図２に示すようにソース層２５・ド
レイン層２６間には、電流の流れる方向に概ね平行な方
向に長いトレンチ６０が一定間隔で複数形成されてい
る。トレンチ６０の幅、間隔、長さ、深さは、例えばそ
れぞれ0.4μｍ、0.4μｍ、1.2μｍ、1μｍである。トレ
ンチ６０の側面、底面、およびトレンチ・トレンチ間領
域の上面にはゲート酸化膜６１が形成され、トレンチ６
０の内部には、例えば多結晶シリコンからなるゲート電
極３０ａが埋め込み形成されている。複数のトレンチ６
０の内部に埋め込まれたゲート電極３０ａは、第２ゲ−
ト電極３０の一部であり一体に形成されている。このＭ
ＯＳＦＥＴ２０では、ゲートをオンにするとトレンチ・
トレンチ間の上面のみでなく、トレンチ側面にもｎチャ
ネルが生じる。そのため従来の構造のＭＯＳＦＥＴより
もチャネル幅が長くなり、チャネル抵抗を低減する効果
がある。なお、ｎ型ソース層２５とｎ型ドレイン層２６
は深く形成する方が、チャネル抵抗低減の効果がより大
きくなる。この実施例の絶縁ゲ−ト付き半導体装置は、
例えば次のように製造される。まず２枚のシリコンウェ
ーハの一方または両方を酸化し、これらを接着すること
により絶縁膜１２が埋め込まれた基板を得る。次にその
基板の活性層側を所定の厚さになるように研磨する。活
性層側のシリコンウェーハとしては、単位面積当たりの
最終的な不純物量が１×１０12ｃｍ-2程度になるよう
に、最終的な活性層厚に応じた不純物濃度を持つｎ型基
板を用いることが望ましい。または、それより高抵抗の
ｎ型基板やｐ型基板を用いて接着基板を作り、後にイオ
ン注入などで適当な量のｎ型不純物をドーピングしても
良い。次にＲＩＥによって所定の位置に素子分離用のト
レンチを掘り、絶縁膜を埋め込むことにより分離領域１
６を形成する。これはＣＶＤやスパッタリングによって
シリコン酸化膜を埋め込んでも良いが、トレンチを掘っ
た後にその側壁を酸化して更に残っている穴にポリシリ
コン等を埋め込むのでも良い。この後、拡散層とトレン
チゲートおよび電極を形成する。あるいは、素子分離領
域１６を形成する前にトレンチ６０およびゲート電極と
拡散層を作り、その後でトレンチを掘って素子分離領域
を形成し、最後に電極・配線を作ることも可能である。As shown in FIG. 2, between the source layer 25 and the drain layer 26, a plurality of trenches 60 which are long in a direction substantially parallel to the direction of current flow are formed at regular intervals. The width, interval, length, and depth of the trench 60 are, for example, 0.4 μm, 0.4 μm, 1.2 μm, and 1 μm, respectively. A gate oxide film 61 is formed on the side and bottom surfaces of the trench 60 and on the upper surface of the trench-trench region.
A gate electrode 30a made of, for example, polycrystalline silicon is buried inside 0. Multiple trenches 6
0 is embedded in the second gate 30a.
The electrode 30 is a part of and integrally formed. This M
In OSFET 20, when the gate is turned on, the trench
An n-channel is generated not only on the upper surface between the trenches but also on the side surfaces of the trench. Therefore, the channel width is longer than that of the MOSFET having the conventional structure, and there is an effect of reducing the channel resistance. The n-type source layer 25 and the n-type drain layer 26
The deeper the layer, the greater the effect of reducing channel resistance. The semiconductor device with an insulating gate of this embodiment is:
For example, it is manufactured as follows. First, one or both of the two silicon wafers are oxidized and bonded to obtain a substrate in which the insulating film 12 is embedded. Next, the active layer side of the substrate is polished to a predetermined thickness. As the silicon wafer on the active layer side, an n-type substrate having an impurity concentration corresponding to the final active layer thickness is used so that the final impurity amount per unit area is about 1 × 10 12 cm −2. It is desirable. Alternatively, an adhesive substrate may be formed using an n-type substrate or a p-type substrate having a higher resistance, and then an appropriate amount of n-type impurities may be doped by ion implantation or the like. Next, a trench for element isolation is dug at a predetermined position by RIE, and an insulating film is buried in the trench.
6 is formed. In this case, a silicon oxide film may be buried by CVD or sputtering. Alternatively, after digging a trench, its sidewall may be oxidized and polysilicon or the like may be buried in the remaining hole. Thereafter, a diffusion layer, a trench gate, and an electrode are formed. Alternatively, it is also possible to form the trench 60, the gate electrode and the diffusion layer before forming the element isolation region 16, and then dig the trench to form the element isolation region, and finally form the electrode and wiring.
【００１６】トレンチゲートは以下のような手順で作ら
れる。シリコンＲＩＥによりトレンチ６０を掘り、トレ
ンチ側面の平坦化の処理をした後、ゲート酸化を行う。
ＬＰＣＶＤにより第２ゲート電極３０となる多結晶シリ
コンをトレンチ幅程度の厚さに堆積し、リン拡散などに
よりこの多結晶シリコンを低抵抗化する。ＰＥＰを行っ
て第２ゲート電極３０に対応する形のレジストをマスク
として、ＲＩＥで不要な部分の多結晶シリコンをエッチ
バックする。ゲート酸化とゲート電極の形成は、第１ゲ
ートと共通のプロセスで行うことが可能である。従っ
て、通常のゲート工程に、トレンチＲＩＥとトレンチ側
面の平坦化を追加することによって、トレンチゲートが
同時に形成できる。図５〜図８は、本発明の第二の実施
例に関する絶縁ゲ−ト付き半導体装置を示しており、２
層の金属電極を用いて構成した場合の具体的な電極配置
の一例である。図５は電極配置を示す平面図、図６およ
び図７はそれぞれ図５のＣ−Ｃ´，Ｄ−Ｄ´に対応する
断面図である。また、図８は図５の部分Ｈを拡大した図
であり、対応する断面は図３を左右逆にした構造になっ
ている。図６、図７はその断面構造を示すものである
が、基本的な部分は前述の第１の実施例と同じ構造であ
り、対応する構成要素には同一の符号を付してある。す
なわち、絶縁膜１２によって支持基板１３から誘電体分
離されたｎ型ベ−ス層１の一方の表面に選択的にｐ型ベ
−ス層２、５３、５４、５５が形成され、このｐ型ベ−
ス層２内にｎ型エミッタ層３が形成されている。ｎ型ベ
−ス層１とｎ型エミッタ層３に挟まれるｐ型ベ−ス層２
の表面には絶縁膜を介して第１ゲ−ト電極５が設けられ
ている。A trench gate is formed by the following procedure. After digging the trench 60 by silicon RIE and flattening the side surface of the trench, gate oxidation is performed.
Polycrystalline silicon to be the second gate electrode 30 is deposited to a thickness of about the trench width by LPCVD, and the resistance of the polycrystalline silicon is reduced by phosphorus diffusion or the like. Unnecessary portions of polycrystalline silicon are etched back by RIE using PEP as a mask with a resist corresponding to the second gate electrode 30 as a mask. The gate oxidation and the formation of the gate electrode can be performed by the same process as the first gate. Therefore, the trench gate can be formed simultaneously by adding the trench RIE and the planarization of the trench side surface to the normal gate process. 5 to 8 show a semiconductor device with an insulating gate according to a second embodiment of the present invention.
It is an example of the specific electrode arrangement | positioning at the time of comprising using the metal electrode of a layer. FIG. 5 is a plan view showing the electrode arrangement, and FIGS. 6 and 7 are sectional views corresponding to CC 'and DD' in FIG. 5, respectively. FIG. 8 is an enlarged view of a portion H in FIG. 5, and the corresponding cross section has a structure in which FIG. FIGS. 6 and 7 show the cross-sectional structure. The basic part is the same as that of the first embodiment, and the corresponding components are denoted by the same reference numerals. That is, p-type base layers 2, 53, 54 and 55 are selectively formed on one surface of n-type base layer 1 which is dielectrically separated from support substrate 13 by insulating film 12, and this p-type base layer is formed. Bee
An n-type emitter layer 3 is formed in the semiconductor layer 2. P-type base layer 2 sandwiched between n-type base layer 1 and n-type emitter layer 3
Is provided with a first gate electrode 5 with an insulating film interposed therebetween.
【００１７】また、ｎ型ベ−ス層１のｐ型ベ−ス層と対
向する位置に選択的にｎ型ベ−ス層１よりも不純物濃度
の高いｎ型バッファ層７が形成され、このｎ型バッファ
層７内にｐ型エミッタ層８が形成されている。ｐ型エミ
ッタ層８の表面にはアノ−ド電極１０が設けられてい
る。ｐ型ベ−ス層の一部であるｐ＋層５５にはベース電
極１４がオーミック接続し、ｎ型エミッタ層３にはエミ
ッタ電極１５がオーミック接続している。また、分離領
域１６によってｎ型ベース層１と誘電体分離されたｎ型
半導体領域１７にダイオード１９が形成され、分離領域
１６によってダイオード１９と誘電体分離されたｎ型半
導体領域１８にＭＯＳＦＥＴ２０が形成されている。分
離領域１６の側壁は、酸化膜５８からなっている。ダイ
オード１９のｐ型領域５６には電極２３が設けられ、電
極２３はベース電極１４に接続している。またｎ型領域
２２にはカソード電極２４が形成されている。ＭＯＳＦ
ＥＴ２０のｎ型ソース領域２５にはソース電極２８が設
けられ、ソース電極２８はカソード電極２４に接続して
いる。また、ｎ型ドレイン領域２６にはドレイン電極２
９が設けられ、ドレイン電極２９はエミッタ電極１５に
接続している。ｎ型ソース領域２５とｎ型ドレイン領域
２６にまたがる部分にトレンチ６０が形成されている。
実際のトレンチ６０は、図６、図７に示した断面Ｃ−Ｃ
´，Ｄ−Ｄ´にはあらわれていないため、図中において
トレンチ６０は破線で示してある。An n-type buffer layer 7 having a higher impurity concentration than the n-type base layer 1 is selectively formed at a position of the n-type base layer 1 facing the p-type base layer. A p-type emitter layer 8 is formed in an n-type buffer layer 7. An anode electrode 10 is provided on the surface of the p-type emitter layer 8. The base electrode 14 is ohmic-connected to the p + layer 55 which is a part of the p-type base layer, and the emitter electrode 15 is ohmic-connected to the n-type emitter layer 3. A diode 19 is formed in the n-type semiconductor region 17 which is dielectrically separated from the n-type base layer 1 by the isolation region 16, and a MOSFET 20 is formed in the n-type semiconductor region 18 which is dielectrically separated from the diode 19 by the isolation region 16. Have been. The side wall of the isolation region 16 is made of an oxide film 58. The electrode 23 is provided in the p-type region 56 of the diode 19, and the electrode 23 is connected to the base electrode 14. Further, a cathode electrode 24 is formed in the n-type region 22. MOSF
A source electrode 28 is provided in the n-type source region 25 of the ET 20, and the source electrode 28 is connected to the cathode electrode 24. Further, the drain electrode 2 is provided in the n-type drain region 26.
9 is provided, and the drain electrode 29 is connected to the emitter electrode 15. A trench 60 is formed in a portion that spans the n-type source region 25 and the n-type drain region 26.
The actual trench 60 has a cross-section C-C shown in FIGS.
, DD ′, the trench 60 is shown by a broken line in the figure.
【００１８】また、図５に示した平面図においては、平
面構造の理解を容易にするためにゲート電極３０は一直
線状に記載してあるが、ゲート電極３０の下には、前述
の第１の実施例同様ソース、ドレイン間の電流の流れる
向きに概ね平行な方向に長い複数のストライプ状のトレ
ンチ６０が形成されている。すなわち、トレンチ６０の
平面から見た形状は、図５の部分Ｈの領域を拡大した図
８に示す通りである。電極２４、２８、２９を細かくパ
ターニングするために１層目の電極１０、１４、１５、
２３、２４、２８、２９は薄い金属で作られ、２層目の
金属で電極５０、５１、５２が形成されている。電極５
１はスルーホール４３、４４によってエミッタ電極１５
とドレイン電極２９を接続している。また、電極５２、
５０がそれぞれスルーホール４６、４５によってソース
電極２８、アノード電極１０に接続することにより、配
線抵抗を下げている。２層目の電極は細かいパターニン
グを必要としないので、厚い金属で作る事が出来る。こ
のように２層の電極を使うと、単層の金属で電極を形成
するときに比べて、ベース電極１４および電極２３、カ
ソード電極２４のコンタクト面積を大きく取ることがで
きるので、正孔排出に対する抵抗が小さく、したがって
ターンオフ能力がより大きくなっている。Further, in the plan view shown in FIG. 5, the gate electrode 30 is described in a straight line for easy understanding of the planar structure. A plurality of striped trenches 60 long in a direction substantially parallel to the direction of current flow between the source and the drain are formed as in the embodiment. That is, the shape of the trench 60 as viewed from the plane is as shown in FIG. 8 in which the area of the portion H in FIG. 5 is enlarged. In order to finely pattern the electrodes 24, 28, and 29, the first-layer electrodes 10, 14, 15,
23, 24, 28 and 29 are made of a thin metal, and the electrodes 50, 51 and 52 are formed of a second layer of metal. Electrode 5
1 is an emitter electrode 15 formed by through holes 43 and 44.
And the drain electrode 29 are connected. Also, the electrode 52,
50 is connected to the source electrode 28 and the anode electrode 10 by through holes 46 and 45, respectively, to reduce the wiring resistance. Since the second layer electrode does not require fine patterning, it can be made of a thick metal. When the two-layer electrode is used, the contact area of the base electrode 14, the electrode 23, and the cathode electrode 24 can be increased as compared with the case where the electrode is formed of a single-layer metal. The resistance is lower and thus the turn-off capability is greater.
【００１９】また、２層の金属電極構造を採用した場
合、１層目の金属を薄くすることができるので電極の微
細加工が可能であり、ＭＯＳＦＥＴ２０のトレンチゲー
トを縦横に多数配置してチャネル幅を稼ぐ事ができる。
これにより、オン抵抗を小さくする上でも有利である。
図９〜図１２は、本発明の第三の実施例に関する絶縁ゲ
−ト付き半導体装置を示しており、前述のような構造を
採用するものである。図９は電極配置を示す平面図、図
１０および図１１はそれぞれ図９のＥ−Ｅ´，Ｆ−Ｆ´
に対応する断面図である。また、図１２は図９の部分Ｊ
を拡大した図であり、図１２のＡ−Ａ´、Ｂ−Ｂ´に対
応する断面はそれぞれ図３、図４とほぼ同じ構造になっ
ている。基本的な部分は前述の第２の実施例と同じ構造
であり、対応する構成要素には同一の符号を付し、詳細
な説明は省略する。この実施例では、第２ゲ−ト電極３
０をジグザグの形状にして、その下にトレンチゲートを
縦横に多数配置することによって素子全体でのチャネル
幅を長くしている。また、第２ゲート電極３０が長くな
ると、それ自体の抵抗と容量によってチャネルの生成・
消滅に場所によって時間差が生じるため、スイッチング
時の電流の均一性が保てなくなる。これを防ぐために、
第２ゲート電極３０に沿って例えば多結晶シリコンで形
成した電極３１を設け、随所でブリッジ３２を介して第
２ゲート電極３０と接続している。電極３１はゲート回
路に接続していて、ゲート回路からの信号を第２ゲート
電極３０全体にほぼ同時に伝える役目をする。電極３１
の上に金属電極３３を設けておくことによりその効果を
高める事ができる。電極３１と電極３３の部分はシリサ
イドやポリサイドで形成しても良い。なお、一定の面積
の中にトレンチゲートをできるだけ数多く配置すること
が重要なのであり、図９のＬで示した部分には必ずしも
トレンチを設けなくても良い。When a two-layer metal electrode structure is employed, the metal of the first layer can be made thinner, so that the electrode can be finely processed. You can earn.
This is advantageous in reducing the on-resistance.
9 to 12 show a semiconductor device with an insulating gate according to a third embodiment of the present invention, which employs the above-described structure. FIG. 9 is a plan view showing the electrode arrangement, and FIGS. 10 and 11 are EE 'and FF' of FIG. 9, respectively.
It is sectional drawing corresponding to FIG. FIG. 12 shows a portion J in FIG.
Are enlarged, and the cross sections corresponding to AA ′ and BB ′ in FIG. 12 have substantially the same structure as FIGS. 3 and 4, respectively. The basic part has the same structure as that of the above-described second embodiment. Corresponding components have the same reference characters allotted, and detailed description thereof will not be repeated. In this embodiment, the second gate electrode 3
The channel width of the entire device is increased by arranging a large number of trench gates vertically and horizontally below 0 in a zigzag shape. Further, when the second gate electrode 30 becomes longer, a channel is generated and generated by its own resistance and capacitance.
Since there is a time difference in the extinction depending on the place, uniformity of the current at the time of switching cannot be maintained. To prevent this,
An electrode 31 made of, for example, polycrystalline silicon is provided along the second gate electrode 30, and is connected to the second gate electrode 30 via a bridge 32 anywhere. The electrode 31 is connected to the gate circuit and serves to transmit a signal from the gate circuit to the entire second gate electrode 30 almost simultaneously. Electrode 31
The effect can be enhanced by providing the metal electrode 33 on the substrate. The electrodes 31 and 33 may be formed of silicide or polycide. Note that it is important to arrange as many trench gates as possible within a certain area, and it is not always necessary to provide a trench in the portion indicated by L in FIG.
【００２０】また、この実施例においては、ＭＯＳＦＥ
Ｔ２０のｐ型ベース領域２７の電位を安定させるため
に、ｐ＋型コンタクト領域５７をソース電極２８の下に
数箇所に分けて形成している。なおｐ型ベース領域２７
は、通常のＣＭＯＳにおけるｐウェルのように、ｎ型ソ
ース領域２５とｎ型ドレイン領域の両方を取り囲むよう
に形成しても良い。以上の実施例ではトレンチゲートは
ｎ型半導体領域１８の厚さよりも浅く形成されている
が、絶縁膜１２に達する深さにしても良い。そのような
実施例のＭＯＳＦＥＴ部分の断面図を図１３に示す。こ
の場合、分離領域１６とトレンチゲートを同じものにす
ることができ、同時形成が可能になる。図１４は、第四
の実施例の主要部分を示す断面図である。この実施例は
ダイオードを省いて、従来の絶縁ゲート付きサイリスタ
と同様にＭＯＳＦＥＴ部分とサイリスタ部分が分離され
ていない構造とした素子である。この素子の動作は図１
８の従来の絶縁ゲート付きサイリスタと同様である。し
かし、第１ｎ型エミッタ層３と第２ｎ型エミッタ層４と
の間にトレンチゲートを設けることにより、この部分の
チャネル抵抗が低減されている。このチャネル抵抗はそ
のまま素子全体のオン抵抗の一部となっているので、結
果的に素子のオン抵抗が低減されている。先の実施例と
同様にトレンチゲートを縦横に多数配置するようにすれ
ば更に効果的である。また、ｐ型ベ−ス層２のトレンチ
６０とトレンチ６０に挟まれた部分では、ゲートによる
電界の影響で正孔が流れにくくなっていること、及び、
多数のトレンチ６０の存在によって第２ゲート電極３０
の下方ではｐ型ベ−ス層２の断面積が小さくなっている
ことにより、この部分を流れる正孔による電圧降下は従
来の絶縁ゲート付きサイリスタよりも大きく、したがっ
てオンしやすい構造になっている。In this embodiment, the MOSFE
In order to stabilize the potential of the p-type base region 27 at T20, the p + -type contact region 57 is formed in several places below the source electrode 28. The p-type base region 27
May be formed so as to surround both the n-type source region 25 and the n-type drain region like a p-well in a normal CMOS. In the above embodiment, the trench gate is formed shallower than the thickness of the n-type semiconductor region 18, but may be formed to a depth reaching the insulating film 12. FIG. 13 is a cross-sectional view of a MOSFET portion of such an embodiment. In this case, the isolation region 16 and the trench gate can be made the same, and simultaneous formation becomes possible. FIG. 14 is a sectional view showing a main part of the fourth embodiment. This embodiment is an element having a structure in which a MOSFET portion and a thyristor portion are not separated like a conventional thyristor with an insulated gate, without a diode. The operation of this device is shown in FIG.
8 is similar to the conventional thyristor with insulated gate. However, by providing a trench gate between the first n-type emitter layer 3 and the second n-type emitter layer 4, the channel resistance in this portion is reduced. Since this channel resistance is part of the on-resistance of the entire device as it is, the on-resistance of the device is consequently reduced. It is more effective to arrange a large number of trench gates vertically and horizontally, as in the previous embodiment. Further, in the portion of the p-type base layer 2 sandwiched between the trenches 60, it is difficult for holes to flow due to the influence of the electric field by the gate; and
Due to the presence of the multiple trenches 60, the second gate electrode 30
Below, the cross-sectional area of the p-type base layer 2 is small, so that the voltage drop due to the holes flowing through this portion is larger than that of the conventional thyristor with an insulated gate, so that the structure is easily turned on. .
【００２１】なお、基板は誘電体分離された基板（ＳＯ
Ｉ基板）でなくても良い。また、第１ゲート電極５と第
２ゲート電極３０とは共通の電極にしておいてもよい。
以上の実施例では全て横型の絶縁ゲ−ト付きサイリスタ
について説明したが、縦型の絶縁ゲ−ト付きサイリスタ
でも実施できる。図１５はそのような形態の第五の実施
例に係る絶縁ゲ−ト付き半導体装置の主要部分断面図で
ある。この実施例は第一の実施例のサイリスタ部分を縦
型にしたものである。ｎ型バッファ層７、ｐ型エミッタ
層８、およびアノ−ド電極１０がｎ型エミッタ層３と反
対側の面に形成されている。図１６は図１５の実施例を
一部変形したものであり、第六の実施例に係る絶縁ゲ−
ト付き半導体装置の主要部分を示す断面図である。図１
５の実施例のダイオードを省いて、ＭＯＳＦＥＴ部分と
サイリスタ部分が分離されていない構造とした素子であ
る。誘電体分離していない基板を使って図１４の実施例
を縦型にしたものと言うこともできる。図１７は、第七
の実施例に係る絶縁ゲ−ト付き半導体装置を示す断面図
の主要部分を示す断面図である。この実施例では、ダイ
オード１９のｐ型領域２１に設けられた電極２３はエミ
ッタ電極１５に接続し、ＭＯＳＦＥＴ２０のドレイン電
極２９はベース電極１４に接続している。The substrate is a dielectrically separated substrate (SO
(I substrate). Further, the first gate electrode 5 and the second gate electrode 30 may be a common electrode.
In all of the above embodiments, the description has been given of the horizontal type thyristor with the insulating gate. However, the present invention can be applied to the vertical type thyristor with the insulating gate. FIG. 15 is a main part sectional view of a semiconductor device with an insulating gate according to a fifth embodiment having such a configuration. In this embodiment, the thyristor portion of the first embodiment is made vertical. An n-type buffer layer 7, a p-type emitter layer 8, and an anode electrode 10 are formed on a surface opposite to the n-type emitter layer 3. FIG. 16 is a partial modification of the embodiment of FIG. 15, and shows an insulating gate according to the sixth embodiment.
FIG. 3 is a cross-sectional view illustrating a main part of the semiconductor device with a gate. FIG.
This is an element having a structure in which the MOSFET part and the thyristor part are not separated from each other by omitting the diode of the fifth embodiment. It can also be said that the embodiment of FIG. 14 is a vertical type using a substrate without dielectric separation. FIG. 17 is a sectional view showing a main part of a sectional view showing a semiconductor device with an insulating gate according to the seventh embodiment. In this embodiment, the electrode 23 provided in the p-type region 21 of the diode 19 is connected to the emitter electrode 15, and the drain electrode 29 of the MOSFET 20 is connected to the base electrode 14.
【００２２】この実施例の絶縁ゲ−ト付きサイリスタの
タ−ンオンは、第１ゲ−ト電極５に、カソ−ド電極２４
に対して正の電圧を印加することによって行う。ｎ型エ
ミッタ層３とｎ型ベ−ス層１がｎ型チャネルによってつ
ながるので、カソード電極２４とアノード電極１０の間
に直列接続された２つのダイオードが順バイアスされた
形になってターンオンする。ベース電極１４とカソード
電極２４をつなぐＭＯＳＦＥＴ２０が阻止状態になって
いるので、ｎ型ベ−ス層１からｐ型ベ−ス層２に流れて
きた正孔はｎ型エミッタ層３に直接流入して、ｎ型エミ
ッタ層３からの電子の注入を引き起こし、サイリスタ動
作をさせる。従って、この実施例の絶縁ゲ−ト付きサイ
リスタも、小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。次に、
この実施例のタ−ンオフについて説明する。第１ゲート
電極５をオフにしてｎ型エミッタ層３とｎ型ベ−ス層１
をつないでいたｎ型チャネルを消滅させ、第２ゲート電
極３０をオンにして同通状態になったＭＯＳＦＥＴ２０
によりｐ型ベ−ス層２とカソードを短絡することによっ
てターンオフさせる。なお、第１ゲート電極５はサイリ
スタ動作が始まった後にあらかじめオフしておいてもよ
いが、第２ゲート電極３０をオンさせた後にオフするな
らば、電流集中を防いでターンオフ能力を高めることが
できる。また、サイリスタ動作が始まった後に一度第１
ゲート電極５をオフし、ターンオフの前に再びオンし
て、第２ゲート電極３０をオンにしてから第１ゲート電
極５をオフしてもよい。The turn-on of the thyristor with the insulated gate of this embodiment is performed by connecting the cathode electrode 24 to the first gate electrode 5.
By applying a positive voltage. Since the n-type emitter layer 3 and the n-type base layer 1 are connected by the n-type channel, two diodes connected in series between the cathode electrode 24 and the anode electrode 10 are turned on in a forward-biased form. Since the MOSFET 20 connecting the base electrode 14 and the cathode electrode 24 is in a blocking state, holes flowing from the n-type base layer 1 to the p-type base layer 2 directly flow into the n-type emitter layer 3. As a result, injection of electrons from the n-type emitter layer 3 is caused to cause a thyristor operation. Therefore, the thyristor with the insulating gate of this embodiment can also perform a thyristor operation with a small hole current, and an ON state with a low ON voltage can be obtained. next,
The turn-off of this embodiment will be described. With the first gate electrode 5 turned off, the n-type emitter layer 3 and the n-type base layer 1 are turned off.
The n-type channel connected to the MOSFET 20 is extinguished, the second gate electrode 30 is turned on, and the MOSFET 20 is turned on.
As a result, the p-type base layer 2 and the cathode are turned off by short-circuiting. The first gate electrode 5 may be turned off in advance after the thyristor operation starts. However, if the first gate electrode 5 is turned off after the second gate electrode 30 is turned on, it is possible to prevent current concentration and increase the turn-off capability. it can. Also, once the thyristor operation starts,
The gate electrode 5 may be turned off, turned on again before turning off, the second gate electrode 30 may be turned on, and then the first gate electrode 5 may be turned off.
【００２３】この実施例では、ダイオード１９を無くし
てエミッタ電極１５をカソード電極とする変形も可能で
ある。ダイオード１９が無い構造とすれば、その分オン
抵抗を小さくすることができる。一方、図１７の構造で
はターンオフ能力が強化されている。素子をオフする際
に、ｐ型ベ−ス層２とＭＯＳＦＥＴ２０を流れる電流に
よる電圧降下のためにｎ型エミッタ層３がラッチアップ
するとターンオフが失敗する。図１７の実施例の場合に
はｎ型エミッタ層３とカソード電極２４の間にダイオー
ド１９が設けられているために、ダイオード１９が無い
場合よりも更に大きな電圧降下がないとｎ型エミッタ層
３はラッチアップしないので、大電流のタ−ンオフが可
能となっている。以上の実施例には全てｎ型バッファ層
７が設けられているが、ｎ型バッファ層７が無い構造と
することも可能である。また、第２ゲート電極３０だけ
でなく第１ゲート電極５もトレンチゲートにしても良
い。なお、トレンチゲート側面に生じるチャネルの移動
度を高くするために、トレンチ６０の側面が（１００）
面となるように結晶方位を選ぶことが望ましい。また、
以上の変形は全て独立のものであるので、これらを組み
合わせて用いることも可能である。In this embodiment, a modification is possible in which the diode 19 is eliminated and the emitter electrode 15 is used as the cathode electrode. With the structure without the diode 19, the on-resistance can be reduced accordingly. On the other hand, in the structure of FIG. 17, the turn-off capability is enhanced. When the element is turned off, if the n-type emitter layer 3 is latched up due to a voltage drop due to the current flowing through the p-type base layer 2 and the MOSFET 20, the turn-off fails. In the case of the embodiment of FIG. 17, the diode 19 is provided between the n-type emitter layer 3 and the cathode electrode 24. Does not latch up, so that a large current can be turned off. In all of the above embodiments, the n-type buffer layer 7 is provided, but a structure without the n-type buffer layer 7 is also possible. Further, not only the second gate electrode 30 but also the first gate electrode 5 may be a trench gate. In order to increase the mobility of the channel generated on the side surface of the trench gate, the side surface of the trench 60 is (100)
It is desirable to select the crystal orientation so as to form a plane. Also,
Since all of the above modifications are independent, they can be used in combination.
【００２４】[0024]
【発明の効果】以上述べたように本発明によれば、タ−
ンオン時は小さい正孔電流でサイリスタ動作をさせるこ
とができ、オン電圧の低いオン状態が得られる。また、
大電流のタ−ンオフが可能である。As described above, according to the present invention, the tar
In the on state, the thyristor operation can be performed with a small hole current, and an on state with a low on voltage can be obtained. Also,
A large current can be turned off.
【図１】本発明の第一の実施例に係る絶縁ゲ−ト付き半
導体装置を示す断面図。FIG. 1 is a sectional view showing a semiconductor device with an insulating gate according to a first embodiment of the present invention.
【図２】本発明の第一の実施例に係る絶縁ゲ−ト付き半
導体装置の一部分であるＭＯＳＦＥＴの平面図。FIG. 2 is a plan view of a MOSFET which is a part of the semiconductor device with an insulating gate according to the first embodiment of the present invention.
【図３】図２のＭＯＳＦＥＴにおけるＡＡ’線に沿った
断面図。FIG. 3 is a cross-sectional view of the MOSFET of FIG. 2 taken along line AA ′.
【図４】図２のＭＯＳＦＥＴにおけるＢＢ’線に沿った
断面図。FIG. 4 is a cross-sectional view of the MOSFET of FIG. 2 taken along line BB ′.
【図５】本発明の第二の実施例に係る絶縁ゲ−ト付き半
導体装置を示す平面図。FIG. 5 is a plan view showing a semiconductor device with an insulating gate according to a second embodiment of the present invention.
【図６】図５の絶縁ゲ−ト付き半導体装置におけるＣ
Ｃ’線に沿った断面図。FIG. 6 shows C in the semiconductor device with an insulating gate of FIG. 5;
Sectional drawing along the C 'line.
【図７】図５の絶縁ゲ−ト付き半導体装置におけるＤ
Ｄ’線に沿った断面図。FIG. 7 is a graph showing D in the semiconductor device with an insulating gate of FIG. 5;
Sectional drawing along the D 'line.
【図８】図５の絶縁ゲ−ト付き半導体装置における領域
Ｈを拡大した平面図。8 is an enlarged plan view of a region H in the semiconductor device with an insulating gate of FIG. 5;
【図９】本発明の第三の実施例に係わる絶縁ゲ−ト付き
半導体装置を示す平面図。FIG. 9 is a plan view showing a semiconductor device with an insulating gate according to a third embodiment of the present invention.
【図１０】図９の絶縁ゲ−ト付き半導体装置におけるＥ
Ｅ’線に沿った断面図。10 is a diagram showing E in the semiconductor device with an insulating gate of FIG. 9;
Sectional drawing along the E 'line.
【図１１】図９の絶縁ゲ−ト付き半導体装置におけるＦ
Ｆ’線に沿った断面図。FIG. 11 is a cross sectional view of F in the semiconductor device with an insulating gate of FIG. 9;
Sectional drawing along F 'line.
【図１２】図９の絶縁ゲ−ト付き半導体装置における領
域Ｊを拡大した平面図。FIG. 12 is an enlarged plan view of a region J in the semiconductor device with an insulating gate of FIG. 9;
【図１３】本発明の絶縁ゲ−ト付き半導体装置の一部分
であるＭＯＳＦＥＴの断面図。FIG. 13 is a cross-sectional view of a MOSFET which is a part of the semiconductor device with an insulating gate according to the present invention.
【図１４】本発明の第四の実施例に係る絶縁ゲ−ト付き
半導体装置を示す断面図。FIG. 14 is a cross-sectional view showing a semiconductor device with an insulating gate according to a fourth embodiment of the present invention.
【図１５】本発明の第五の実施例に係る絶縁ゲ−ト付き
半導体装置を示す断面図。FIG. 15 is a sectional view showing a semiconductor device with an insulating gate according to a fifth embodiment of the present invention.
【図１６】本発明の第六の実施例に係る絶縁ゲ−ト付き
半導体装置を示す断面図。FIG. 16 is a sectional view showing a semiconductor device with an insulating gate according to a sixth embodiment of the present invention.
【図１７】本発明の第七の実施例に係る絶縁ゲ−ト付き
半導体装置を示す断面図。FIG. 17 is a sectional view showing a semiconductor device with an insulating gate according to a seventh embodiment of the present invention.
【図１８】従来の絶縁ゲ−ト付きサイリスタの断面図。FIG. 18 is a cross-sectional view of a conventional thyristor with an insulating gate.
１ ｎ型ベ−ス層 ２ ｐ型ベ−ス層 ３ ｎ型エミッタ層 ５ 第１ゲ−ト電極 ７ ｎ型バッファ層 ８ ｐ型エミッタ層 １０ アノ−ド電極 １２ 絶縁膜 １３ 支持基板 １４ ベース電極 １５ エミッタ電極 １６ 分離領域 １７ ｎ型半導体領域 １８ ｎ型半導体領域 １９ ダイオード ２０ ＭＯＳＦＥＴ ２１ ｐ型領域 ２２ ｎ型領域 ２３ 電極 ２４ カソード電極 ２５ ｎ型ソース領域 ２６ ｎ型ドレイン領域 ２８ ソース電極 ２９ ドレイン電極 ３０ａ ゲート電極 ６１ ゲート絶縁膜 REFERENCE SIGNS LIST 1 n-type base layer 2 p-type base layer 3 n-type emitter layer 5 first gate electrode 7 n-type buffer layer 8 p-type emitter layer 10 anode electrode 12 insulating film 13 support substrate 14 base electrode Reference Signs List 15 emitter electrode 16 isolation region 17 n-type semiconductor region 18 n-type semiconductor region 19 diode 20 MOSFET 21 p-type region 22 n-type region 23 electrode 24 cathode electrode 25 n-type source region 26 n-type drain region 28 source electrode 29 drain electrode 30a Gate electrode 61 Gate insulating film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５６ Ｈ０１Ｌ 29/74 ６０１Ａ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/78 656 H01L 29/74 601A
Claims (5)
型ベ−ス層の一方の面に形成された第２導電型ベ−ス層
と、前記第１導電型ベ−ス層の、前記第２導電型ベ−ス
層と同じ面または反対の面に形成された第２導電型エミ
ッタ層と、前記第２導電型ベ−ス層内に形成された第１
導電型エミッタ層と、前記第１導電型ベ−ス層と前記第
１導電型エミッタ層とに挟まれた前記第２導電型ベ−ス
層の表面に絶縁膜を介して設けられた第１ゲ−ト電極
と、前記第２導電型エミッタ層の表面に設けられた第１
の電極と、前記第１導電型エミッタ層の表面に設けられ
たエミッタ電極とを持つ絶縁ゲート付き半導体装置にお
いて、前記第２導電型ベース層に一端が接続された半導
体整流素子と、前記半導体整流素子の他端に接続された
第２の電極と、前記エミッタ電極と前記第２の電極との
間に接続されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥ
Ｔは、半導体層の表面に形成され、前記エミッタ電極及
び前記第２の電極にそれぞれ接続された第１導電型のド
レイン領域とソース領域とを持ち、前記ソース領域と前
記ドレイン領域の間に、電流の流れる向きに概ね平行な
方向に長い複数のストライプ状のトレンチが形成され、
前記トレンチの側面及び底面にはゲート絶縁膜が形成さ
れ、前記トレンチの内部に前記ゲート絶縁膜を介して埋
め込まれた第２のゲート電極を持つ横型ＭＯＳＦＥＴで
あることを特徴とする絶縁ゲート付き半導体装置。A first conductive type base layer; a second conductive type base layer formed on one surface of the first conductive type base layer; and a first conductive type base layer. A second conductive type emitter layer formed on the same surface as or opposite to the second conductive type base layer, and a first conductive layer formed in the second conductive type base layer.
A first conductive type emitter layer, and a first conductive type base layer interposed between the first conductive type base layer and the first conductive type emitter layer. A gate electrode; and a first electrode provided on a surface of the second conductivity type emitter layer.
A semiconductor rectifying element having one end connected to the second conductive type base layer; and a semiconductor rectifying element having one end connected to the second conductive type base layer. A second electrode connected to the other end of the element, and a MOSFET connected between the emitter electrode and the second electrode;
T is formed on the surface of the semiconductor layer and has a first conductivity type drain region and a source region connected to the emitter electrode and the second electrode, respectively, and between the source region and the drain region, A plurality of striped trenches long in a direction substantially parallel to the direction in which the current flows are formed,
A semiconductor having an insulated gate, wherein a gate insulating film is formed on side and bottom surfaces of the trench, and the lateral MOSFET has a second gate electrode embedded in the trench via the gate insulating film. apparatus.
型ベ−ス層の一方の面に形成された第２導電型ベ−ス層
と、前記第１導電型ベ−ス層の、前記第２導電型ベ−ス
層と同じ面または反対の面に形成された第２導電型エミ
ッタ層と、前記第２導電型ベ−ス層内に形成された第１
導電型エミッタ層と、前記第１導電型ベ−ス層と前記第
１導電型エミッタ層とに挟まれた前記第２導電型ベ−ス
層の表面に絶縁膜を介して設けられた第１ゲ−ト電極
と、前記第２導電型エミッタ層の表面に設けられた第１
の電極と、前記第１導電型エミッタ層の表面に設けられ
たエミッタ電極とを持つ絶縁ゲート付き半導体装置にお
いて、前記エミッタ電極に一端が接続された半導体整流
素子と、前記半導体整流素子の他端に接続された第２の
電極と、前記第２導電型ベ−ス層と前記第２の電極との
間に接続されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥ
Ｔは、半導体層の表面に形成され、前記第２導電型ベー
ス層及び前記第２の電極にそれぞれ接続された第１導電
型のドレイン領域とソース領域とを持ち、前記ソース領
域と前記ドレイン領域の間に、電流の流れる向きに概ね
平行な方向に長い複数のストライプ状のトレンチが形成
され、前記トレンチの側面及び底面にはゲート絶縁膜が
形成され、前記トレンチの内部に前記ゲート絶縁膜を介
して埋め込まれた第２のゲート電極を持つ横型ＭＯＳＦ
ＥＴであることを特徴とする絶縁ゲート付き半導体装
置。2. A base layer of a first conductivity type, a base layer of a second conductivity type formed on one surface of the base layer of the first conductivity type, and a base layer of the first conductivity type. A second conductive type emitter layer formed on the same surface as or opposite to the second conductive type base layer, and a first conductive layer formed in the second conductive type base layer.
A first conductive type emitter layer, and a first conductive type base layer interposed between the first conductive type base layer and the first conductive type emitter layer. A gate electrode; and a first electrode provided on a surface of the second conductivity type emitter layer.
A semiconductor rectifier element having one end connected to the emitter electrode, and a semiconductor rectifier element having one end connected to the emitter electrode and the other end of the semiconductor rectifier element. A second electrode connected to the second conductive type base layer, and a MOSFET connected between the second conductive type base layer and the second electrode.
T is formed on the surface of the semiconductor layer and has a first conductivity type drain region and a source region connected to the second conductivity type base layer and the second electrode, respectively, and the source region and the drain region A plurality of stripe-shaped trenches that are long in a direction substantially parallel to the direction in which current flows are formed, a gate insulating film is formed on side and bottom surfaces of the trench, and the gate insulating film is formed inside the trench. Lateral MOSF with a second gate electrode embedded through
A semiconductor device with an insulated gate, being ET.
求項１または２に記載の絶縁ゲート付き半導体装置。3. The semiconductor device with an insulated gate according to claim 1, wherein said semiconductor rectifier is a diode.
前記第１導電型ベース層と同一の半導体基板上に形成さ
れ、且つ前記第１導電型ベース層とは誘電体分離されて
いる請求項１または２または３に記載の絶縁ゲート付き
半導体装置。4. The semiconductor device according to claim 1, wherein said semiconductor rectifying element and said MOSFET are formed on the same semiconductor substrate as said first conductivity type base layer, and are dielectrically separated from said first conductivity type base layer. 4. The semiconductor device with an insulated gate according to 2 or 3.
−ス層の一方の面に形成された第２導電型ベ−ス層と、
前記第１導電型ベ−ス層の第２導電型ベ−ス層と同じ面
または反対側の面に形成された第２導電型エミッタ層
と、前記第２導電型ベ−ス層内に形成された第１導電型
の第１および第２エミッタ層と、前記第１導電型ベ−ス
層と前記第１導電型の第１エミッタ層に挟まれた前記第
２導電型ベ−ス層の表面に絶縁膜を介して設けた第１ゲ
−ト電極と、前記第２導電型エミッタ層の表面に設けら
れた第１の電極と、前記第１導電型の第２エミッタ層お
よび前記第２導電型ベ−ス層の両方に接続する第２の電
極とを持つ絶縁ゲ−ト付き半導体装置において、前記第
１導電型の第１エミッタ層と前記第１導電型の第２エミ
ッタ層の間に、電流の流れる向きに概ね平行な方向に長
い複数のストライプ状のトレンチが形成され、前記トレ
ンチの側面および底面にはゲート絶縁膜が形成され、前
記トレンチの内部に前記ゲート絶縁膜を介して埋め込ま
れた第２のゲート電極を持つことを特徴とする絶縁ゲ−
ト付き半導体装置。5. A base layer of a first conductivity type, and a base layer of a second conductivity type formed on one surface of the base layer of the first conductivity type.
A second conductivity type emitter layer formed on the same or opposite surface of the first conductivity type base layer as the second conductivity type base layer, and formed in the second conductivity type base layer; The first and second emitter layers of the first conductivity type, the first conductivity type base layer, and the second conductivity type base layer sandwiched between the first conductivity type first emitter layers. A first gate electrode provided on the surface with an insulating film interposed therebetween; a first electrode provided on the surface of the second conductive type emitter layer; a first conductive type second emitter layer and the second conductive type emitter layer; In a semiconductor device with an insulating gate having a second electrode connected to both of the conductive type base layers, between the first conductive type first emitter layer and the first conductive type second emitter layer. A plurality of stripe-shaped trenches that are long in a direction substantially parallel to the direction in which a current flows are formed; The gate insulating film is formed, an insulating gate, characterized in that having a second gate electrode embedded through the gate insulating film inside the trench -
Semiconductor device with
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019528A (en) * | 2004-07-01 | 2006-01-19 | Fuji Electric Holdings Co Ltd | Semiconductor apparatus |
| JP2009038257A (en) * | 2007-08-02 | 2009-02-19 | Texas Instr Japan Ltd | Semiconductor device and its driving method |
| WO2011058852A1 (en) * | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN109616518A (en) * | 2018-12-13 | 2019-04-12 | 中国科学院微电子研究所 | A kind of mos gate control thyristor |
-
2000
- 2000-03-30 JP JP2000094572A patent/JP2001284574A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019528A (en) * | 2004-07-01 | 2006-01-19 | Fuji Electric Holdings Co Ltd | Semiconductor apparatus |
| US7276778B2 (en) | 2004-07-01 | 2007-10-02 | Fuji Electric Holdings Co., Ltd. | Semiconductor system functioning as thyristor in on-state, and as bipolar transistor in transient state or with overcurrent |
| JP2009038257A (en) * | 2007-08-02 | 2009-02-19 | Texas Instr Japan Ltd | Semiconductor device and its driving method |
| JP4605194B2 (en) * | 2007-08-02 | 2011-01-05 | 日本テキサス・インスツルメンツ株式会社 | Semiconductor device and driving method thereof |
| WO2011058852A1 (en) * | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8334719B2 (en) | 2009-11-13 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having function of thyristor |
| US8947153B2 (en) | 2009-11-13 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit comprising thin-film transistors |
| CN109616518A (en) * | 2018-12-13 | 2019-04-12 | 中国科学院微电子研究所 | A kind of mos gate control thyristor |
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