JP2001284307A - 半導体の表面処理方法 - Google Patents

半導体の表面処理方法

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JP2001284307A JP2000090884A JP2000090884A JP2001284307A JP 2001284307 A JP2001284307 A JP 2001284307A JP 2000090884 A JP2000090884 A JP 2000090884A JP 2000090884 A JP2000090884 A JP 2000090884A JP 2001284307 A JP2001284307 A JP 2001284307A
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Abstract

(57)【要約】 【課題】 半導体装置のコンタクトホール内に存在する
自然酸化膜をマイクロ波励起された反応ガスで除去する
方法においてスループットを増大する。 【解決手段】 323K以下に保たれかつ縦方向に配列
された複数枚の半導体シリコンウェーハ10を回転させ
つつ、反応ガスを、反応室20に沿って縦方向に延在し
かつ内部圧力が反応室20内圧力より高いチャンバー
5、22を介して反応室20内に実質的に水平方向にて
導入し、その後半導体ウェーハ10を373K以上に加
熱30する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体の表面処理方
法に関するものであり、さらに詳しく述べるならばシリ
コンウェーハに半導体装置を製造する工程において、ポ
リSi、ドープドポリSi、金属、TiSi2、WS
2、TiNなどの電極材料を埋め込むコンタクトホー
ル内で露出されているシリコンなどに形成されている自
然酸化膜、あるいはレジストとシリコンが反応して生成
するスカムなどを除去するドライエッチング方法に関す
るものである。
【0002】
【従来の技術】コンタクトホール内の自然酸化膜の除去
は、古くは化学ドライエッチ、IPA(イソプロピルア
ルコール)洗浄などにより行われていたが、コンタクト
ホールの微細化やアスペクト比の増大に伴ってこれらの
方法では対応できなくなった。
【0003】特開平5―275392号公報によると、
半導体シリコンウェーハ(以下「ウェーハ」と称する)
の枚葉式自然酸化膜除去装置が示されており、これによ
ると、ウェーハをサセプタを介して173K(−100
℃)程度まで冷却しつつ、プラズマ励起されたNF3
2 の混合ガスをダウンストリーム式で反応室内に流し
込むことにより自然酸化膜をエッチングしている。ま
た、ウェーハに(NH42SiF6などが形成されると
エッチングが停止するので、不活性プラズマ化したAr
を照射することによりエッチングを再開させている。
【0004】また、NF3 とNH3 を使用したSiO2
自然酸化膜エッチング方法も発表されている(1999 DRY
PROCESS SYMPOSSIUM, In-situ observation of Si Nat
iveOxide Removal Employing Hot NH3/NF3 Exposure. O
gawa et al, pp 273- 278)。この論文ではウェーハ上
の(NH42SiF6 を100℃を超える温度で解離さ
せることにより自然酸化膜が除去される;ガスの反応生
成物はNH4F・HFあるいはNH4Fと考えられるとの説明があ
る。原料ガスの反応生成物を以下の説明ではエッチング
ガスと称する。
【0005】
【発明が解決しようとする課題】従来の枚葉式自然酸化
膜除去方法では、冷却、プラズマエッチ及び反応生成物
の除去からなる反応時間はウェーハ1枚当り4分程度で
あり、これにウェーハの出入れを行うオーバーヘッド時
間が加わると合計で7分程度である。したがって、生産
ラインでは各回のオーバーヘッド時間が加算されるため
に、自然酸化膜除去が全体の生産ラインのネックになっ
ていた。自然酸化膜除去を減圧CVD法のように縦型バ
ッチ法にて行うと、このような問題は解決できるが、従
来解決策の考察はなされていなかった。さらに、従来の
枚葉式自然酸化膜除去法ではエッチングレートを上げて
処理時間を短縮しなければならないため、ウェーハをサ
セプタを介して293K以下に冷却することが不可欠で
あった。このために冷却機構が複雑化していた。
【0006】
【課題を解決するための手段】本発明は上記した問題を
解決し、1度に50枚以上、特に100枚以上のウェー
ハを1〜2時間以内で再現性良く処理可能にすることを
目的とする。本発明に係る第1の方法は、コンタクトホ
ール内に自然酸化膜、スカムなどが存在する半導体シリ
コンウェーハを配置した反応室に、マイクロ波により励
起された水素、アンモニア、及び窒素から選択された少
なくとも1種の第1のガスと、炭素及び酸素を含まず、
フッ素を含有する化合物からなる第2の反応生成物で半
導体表面を処理する方法において、323K以下に保た
れかつ縦方向に配列された複数枚のている半導体シリコ
ンウェーハを回転させつつ、反応生成物を、反応室に沿
って縦方向に延在しかつ内部圧力が反応室内圧力より高
いチャンバーを介して反応室内に実質的に水平方向に導
入し、その後前記半導体シリコンウェーハを373K以
上に加熱することを特徴とし、その実施態様は、(イ)
反応室に沿って縦方向に延在し、(ロ)下記第2のチャ
ンバーに開口した複数の第1の噴出口を縦方向に配列し
てなる第1のチャンバーに第1のガスを導入し、かつ
(ハ)反応室に沿って縦方向に延在し、(ニ)反応室に
開口する複数の第2の噴出口を縦方向に配列し、(ホ)
内部圧力が第1のチャンバー内圧力と反応室内圧力の中
間である第2のチャンバーに第2のガスを導入する方法
である。また、本発明第2の方法は、323K以下に保
たれかつ縦方向に配列された複数枚の半導体シリコンウ
ェーハを回転させつつ、(イ)反応室に沿って縦方向に
延在し、(ロ)反応室に開口した複数の第1の噴出口を
縦方向に配列してなり、(ハ)内部圧力が反応室内圧力
より高い第1のチャンバーに第1のガスを導入し、かつ
(ニ)反応室に沿って縦方向に延在し、(ホ)反応室に
開口する複数の第2の噴出口を縦方向に配列し、(へ)
第1のチャンバーと近接し、(ト)内部圧力が反応室内
圧力より高い第2のチャンバーに第2のガスを導入し、
その後前記半導体シリコンウェーハを373K以上に加
熱することを特徴とする。以下本発明を詳しく説明す
る。
【0007】本発明法では、例えば50枚〜150枚縦
置きに配列されたウェーハを処理する。従来の枚葉処理
では、エッチング速度を高めるためにウェーハを例えば
173K(―100℃)へ冷却するが、バッチ処理の場
合は323K以下であればスループット上の問題を起こ
らないので、特に、冷却は必要ではない。マイクロ波回
路のインピーダンス不整合により323K以上に昇温が
起こり、冷却が必要になる場合は、従来法のようにサセ
プタを介して冷却することは困難であるために、本発明
においては液体窒素の気化ガスなどを用いるガス冷却に
より、好ましくは303から318Kの温度にウェーハ
を冷却する。この方法で実現可能なウェーハ最低温度は
253Kであるので、本発明は253〜323Kの温度
範囲で表面処理を行うが、通常は室温から323Kの温
度範囲で表面処理を行う。ガス冷却の代りに、第1及び
第2のチャンバーの何れか一方又は両方を構成する壁体
内に水などの冷却媒体を流して第1及び/又は第2のガ
スを323K以下に間接冷却することもできる。
【0008】本発明においてエッチングに使用される
(第1,第2)チャンバーは、内部のガスにつき相互に
圧力差をもたせ、反応室内ガスに対しても圧力差をもた
せることができ、さらにガスを流入させ、一旦溜め、そ
の後噴出させることができる管、函体などである。この
ように圧力差を付与するとチャンバー内でのラディカ
ル、分子、原子などの分布が均一になる。第1及び第2
のチャンバー内でガス圧差が例えば400Pa(3tor
r)〜1.3KPa(10torr)であると、ほぼ同一濃
度のガスが複数のウェーハに向かって噴出される。これ
らのチャンバーは共通の透孔を介して相互に連通してい
るか、あるいは独立の透孔を介して減圧下の反応室内と
連通しているが、これら透孔の直径を小さく設定するこ
とにより圧力差をもたせることができる。なお、反応室
内ガス圧は133Pa(1torr)〜400Pa(3tor
r)が一般的である。また、第1及び第2チャンバーを
縦方向に、好ましくはウェーハ配列高さとほぼ同じ長さ
で、延在させることにより、縦置きされた各々のウェー
ハに最短距離で均一にエッチングガスを給送することが
可能になる。このためには各チャンバーの縦方向に複数
の透孔を形成して、ガスが実質的に水平方向に導入さ
れ、最短距離でウェーハ面に到達するようにすることが
好ましい。これらチャンバーの噴出口はウェーハの配列
高さに対応するように上下に配列されている。
【0009】第1のガスと第2のガスの混合方式として
は次のものが可能である。 (イ)チャンバーに至る配管の途中で、第1及び第2の
ガスを混合するか、あるいは第1のガスを第2のチャン
バーに流入させ、ここで生成したエッチングガスを反応
室空間に噴出させる(第1発明の方法)。この方式では
第1チャンバーの圧力を第2チャンバーの圧力よりも高
くし、第2のチャンバーの圧力は反応室内の圧力よりも
高くする。この方式では第2のチャンバーをウェーハの
近傍、好ましくは2cm以下の間隔でに配置する必要が
ある。 (ロ)第1の噴出口から噴出する第1のガスと第2の噴
出口から噴出する第2のガスを反応容器内空間で混合接
触する(第2発明の方法)。この方式ではエッチングガ
ス生成以降ウェーハのコンタクトホールとの接触時間を
短くできるという利点があるが、エッチングガスの上下
分流の割合が多くなる。
【0010】自然酸化膜の膜厚は8〜12インチウェー
ハでは一般に20オングストローム以下であり、膜厚の
ばらつきは2〜10オングストローム程度である。例え
ば膜厚が0から5オングストロームの自然酸化膜がコン
タクトホール内で形成されている場合は5オングストロ
ームのエッチングを行うことを目標とする。自然酸化膜
が厚い場合は第1のガスにアルゴンを混合し、マイクロ
波励起されたアルゴンを媒介として反応速度を高める。
【0011】続いて、エッチングガスを排気後ウェーハ
を373K以上に加熱することにより上記した(N
42SiF6などの錯体を解離させ、この結果錯体が
除去される他Si表面にHydrogen termination (Si-H結
合)が形成される。以下、第1発明方法の実施態様を示
す図1、図2及び第2発明方法の実施態様を示す図3を
参照して説明を行う。
【0012】図面を見易くするために、実際に処理する
枚数より少ない枚数のウェーハを図示した図1及び図2
において、5は圧力が0.8KPa(5torr)〜1.3
KPa(10torr)程度の第1のチャンバー、10はウ
ェーハ,20は圧力が0.13Pa(10-3torr)〜
1.3KPa(10torr)程度の反応室、22は圧力が
400Pa(3torr)〜600Pa(5torr)程度の第
2のチャンバーである。複数の12インチウェーハ10
を例えば10〜50mm間隔で縦置きした反応室20
は,上部が閉じられたアルミニウム管体8の底を底板1
2で塞いだ構造である。ウェーハ10は回転軸9aに固
着された治具9により縦置き配置されており、エッチン
グガスとの反応を均一にするために回転軸9aにより回
転せしめられる。第1のガス例えばH2,N2は流入口1
から圧力が665Pa(5torr)〜2.6kPa(20
torr)程度に設定される第1のチャンバー5内に例えば
1L/minの流量で流入する。ここで6及び7は第1
のチャンバーを構成する仕切り板及び函体外部であり、
パーティクルの発生を抑えるためにアルミニウム材から
なる。その上部に設けられたサファイア窓4を通り抜け
る2.45GHzのマイクロ波により第1のガスは励起
される。なお3はマイクロ波導管である。一方第2、出
力400Wのガスは流入口2から、例えば100〜30
0cc/minの流量で、非導電性でありかつ耐食性も
もつ酸化アルミニウム板16とアルミニウム板6により
仕切り壁が形成される第2のチャンバー22に流入す
る。第1のガスは第1のチャンバー5の仕切り板6に、
上下方向に複数個形成された直径が0.5〜1.0mm
程度の透孔(第1の噴出口)6aより第2のチャンバー
22に流入し、同様に上下方向に複数個形成された透孔
(第2の噴出口)22aより反応室20内に流入する。
透孔22aとウェーハ10までの距離は10〜20mm
であり、透孔22aの個数はウェーハ枚数と同数以下で
あり、ウェーハ枚数の1/3以上が好ましい。この導入
期ではエッチングガスの流れは僅かには上下に流れる
が、実質的に水平方向になっているために、各ウェーハ
10に反応性が高い発生初期のエッチングガスが給送さ
れる。自然酸化膜除去速度は、透孔22aとウェーハ1
0までの距離が10〜20mmの場合ウェーハ間隔
(d)により影響され、d=15〜30mmのときは
0.5nm(5オングストローム)〜1nm(10オン
グストローム)/分である。シリコン/自然酸化膜エッ
チング選択比は1/6程度であるので、エッチングのば
らつきが大きくともコンタクトを大きくする必要はな
い。反応後のエッチングガスは、反応室20の外側に張
り出している函体11に一旦集められ、次にポンプに連
通した排気管13とバルブ14を経て排気される。なお
15は圧力計である。
【0013】自然酸化膜除去に先立って、ガス流入口1
及び/又は2あるいは特別に設けたガス流入口からから
液体窒素の気化ガスなどの冷却ガスを流してウェーハ1
0を室温以下に冷却することができる。また、自然酸化
膜とエッチングガスとの反応後反応室内に配置されたラ
ンプ30によりウェーハ10を373K程度に加熱する
と、錯体の解離を促進しパーティクルを防止することが
できる。あるいは、ウェーハ10を別の装置に移して加
熱を行うこともできる。
【0014】図3は、図1、2と同じ部材には同じ参照
符号を付し、第2の方法の実施態様を示しており、管体
として構成した第2のチャンバー22を反応室10内に
て第1のチャンバー5の近傍、好ましくは5〜10mm
の間隔で配置している。図中、25はマイクロ波発生器
である。第1のガス及び第2のガスは水平透方向に流れ
る途中で混合されエッチングガスを生成し、これはウェ
ーハ10間スペースを介して排気管13に吸引される途
中でウェーハ10と反応する。
【0015】図4及び図5にチャンバーの壁体内に形成
された冷却媒体流路32により283K〜288程度の
冷却水を流して反応生成物やガスを冷却する方法を図解
する。冷却媒体流路30は第1のチャンバー5の仕切板
6内に噴出口6aを囲んで逆U字状に形成されている。
冷却水により間接的に冷却されたマイクロ波励起ガス
は、励起状態を失わずに、NF3などと第2のチャンバ
ー22で反応する。したがって、反応生成物も弱室温の
温度でウェーハ10と接触する。
【0016】
【発明の効果】以上説明したように本発明によると自然
酸化膜の除去をバッチ処理で実施できるために、半導体
装置製造のスループットに貢献するところが大である。
【図面の簡単な説明】
【図1】 本発明の第1方法を実施する装置の一例を示
す縦断面図である。
【図2】 図1のA−A線に沿った断面図である。
【図3】 本発明の第2方を実施する装置の一例を示す
縦断面図である。
【図4】 ガスを間接冷却する方法を説明するために図
1の第1チャンバーを部分的に拡大した斜視図である。
【図5】 図4のV−V矢印での断面図である。
【符号の説明】
5―第1のチャンバー 10―ウェーハ 20―反応室 22―第2のチャンバー

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 コンタクトホール内に自然酸化膜、スカ
    ムなどが存在する半導体シリコンウェーハを配置した反
    応室内にて、マイクロ波により励起された水素、アンモ
    ニア、及び窒素から選択された少なくとも1種の第1の
    ガスと、炭素及び酸素を含まず、フッ素を含有する化合
    物からなる第2のガスとの反応生成物で半導体表面を処
    理する方法において、 323K以下に保たれかつ縦方向に配列された複数枚の
    半導体シリコンウェーハを回転させつつ、前記反応生成
    物を、反応室に沿って縦方向に延在しかつ内部圧力が反
    応室内圧力より高いチャンバーを介して反応室内に実質
    的に水平方向にて導入し、その後前記半導体シリコンウ
    ェーハを373K以上に加熱することを特徴とする半導
    体の表面処理方法。
  2. 【請求項2】 (イ)反応室に沿って縦方向に延在し、
    (ロ)下記第2のチャンバーに開口した複数の第1の噴
    出口を縦方向に配列してなる第1のチャンバーに前記第
    1のガスを導入し、かつ(ハ)前記反応室に沿って縦方
    向に延在し、(ニ)反応室に開口する複数の第2の噴出
    口を縦方向に配列し、(ホ)内部圧力が第1のチャンバ
    ー内圧力と反応室内圧力の中間である第2のチャンバー
    に第2のガスを導入することを特徴とする請求項1記載
    の半導体の表面処理方法。
  3. 【請求項3】 コンタクトホール内に自然酸化膜、スカ
    ムなどが存在する半導体シリコンウェーハを配置した反
    応室にて、マイクロ波により励起された水素、アンモニ
    ア、及び窒素から選択された少なくとも1種の第1のガ
    スと、炭素及び酸素を含まず、フッ素を含有する化合物
    からなる第2のガスとの反応生成物で半導体表面を処理
    する方法において、 323K以下に保たれかつ縦方向に配列された複数枚の
    323K以下に保たれている前記半導体シリコンウェー
    ハを回転させつつ、(イ)反応室に沿って縦方向に延在
    し、(ロ)反応室に開口した複数の第1の噴出口を縦方
    向に配列してなり、(ハ)内部圧力が反応室内圧力より
    高い第1のチャンバーに前記第1のガスを導入し、かつ
    (ニ)反応室に沿って縦方向に延在し、(ホ)反応室に
    開口する複数の第2の噴出口を縦方向に配列し、(へ)
    前記第1のチャンバーに近接し(ト)内部圧力が反応室
    内圧力より高い第2のチャンバーに第2のガスを導入
    し、その後前記半導体シリコンウェーハを323K以上
    に加熱することを特徴とする半導体の表面処理方法。
  4. 【請求項4】 前記加熱を反応室内に配置されたランプ
    により行う請求項1から3までの何れか1項記載の半導
    体の表面処理方法。
  5. 【請求項5】 第1及び第2のチャンバーの何れか一方
    又は両方を構成する壁体内に冷却媒体を流して第1及び
    /又は第2のガスを323K以下に間接冷却することを
    特徴とする請求項1から4までの何れか1項記載の半導
    体の表面処理方法。
  6. 【請求項6】 前記反応室に反応生成物を導入するに先
    立って、冷却ガスを反応室に導入することを特徴とする
    請求項1から5までの何れか1項記載の半導体の表面処
    理方法。
JP2000090884A 2000-03-29 2000-03-29 半導体の表面処理方法 Pending JP2001284307A (ja)

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US10/240,261 US6867147B2 (en) 2000-03-29 2001-03-28 Method of surface treatment of semiconductor
KR1020027012943A KR100781742B1 (ko) 2000-03-29 2001-03-28 반도체의 표면처리방법
AU44580/01A AU4458001A (en) 2000-03-29 2001-03-28 Method of surface treatment of semiconductor
TW090107526A TW541612B (en) 2000-03-29 2001-04-04 Method for surface treatment of semiconductor

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004102650A1 (ja) * 2003-05-19 2004-11-25 Tokyo Electron Limited プラズマ処理装置
JP2005203404A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング装置
JP2005203407A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
JP2005203409A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
JP2005203408A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
JP2005203405A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング装置
JP2007194668A (ja) * 2007-04-12 2007-08-02 Hitachi Kokusai Electric Inc 基板処理装置
US7815739B2 (en) 2005-02-18 2010-10-19 Tokyo Electron Limited Vertical batch processing apparatus
US8261692B2 (en) 2002-04-05 2012-09-11 Hitachi Kokusai Electric Inc. Substrate processing apparatus and reaction container
US8361274B2 (en) 2004-01-13 2013-01-29 Samsung Electronics Co., Ltd Etching apparatus and etching method

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法
US7028356B2 (en) * 2002-11-26 2006-04-18 Ge Medical Systems Global Technology Company, Llc Multiconfiguration braking system
WO2007020926A1 (ja) * 2005-08-15 2007-02-22 F.T.L. Co., Ltd. 半導体の表面処理法
US20100184297A1 (en) * 2007-06-22 2010-07-22 Mikio Takagi Method for protecting semiconductor wafer and process for producing semiconductor device
US20090017637A1 (en) * 2007-07-10 2009-01-15 Yi-Chiau Huang Method and apparatus for batch processing in a vertical reactor
US20090197424A1 (en) * 2008-01-31 2009-08-06 Hitachi Kokusai Electric Inc. Substrate processing apparatus and method for manufacturing semiconductor device
JP5284182B2 (ja) * 2008-07-23 2013-09-11 株式会社日立国際電気 基板処理装置および半導体装置の製造方法
CN103184434B (zh) * 2011-12-31 2016-08-10 北京北方微电子基地设备工艺研究中心有限责任公司 托盘装置、托盘及半导体处理设备
TWI604528B (zh) * 2012-10-02 2017-11-01 應用材料股份有限公司 使用電漿預處理與高溫蝕刻劑沉積的方向性二氧化矽蝕刻
US11703229B2 (en) * 2018-12-05 2023-07-18 Yi-Ming Hung Temperature adjustment apparatus for high temperature oven

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04296021A (ja) * 1991-03-26 1992-10-20 Mitsubishi Electric Corp 半導体基板の表面処理方法
DE4132559A1 (de) * 1991-09-30 1993-04-08 Siemens Ag Verfahren zur in-situ-reinigung von abscheidekammern durch plasmaaetzen
JP2896005B2 (ja) * 1992-02-06 1999-05-31 シャープ株式会社 ウェハー洗浄方法
JPH06120188A (ja) * 1992-10-09 1994-04-28 Kawasaki Steel Corp 熱酸化方法
KR100260120B1 (ko) * 1993-09-30 2000-07-01 마쓰바 구니유키 열처리 장치
JPH07169693A (ja) * 1993-12-16 1995-07-04 Mitsubishi Electric Corp 横型減圧cvd装置及びそのクリーニング方法
US5775889A (en) * 1994-05-17 1998-07-07 Tokyo Electron Limited Heat treatment process for preventing slips in semiconductor wafers
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
US6204194B1 (en) * 1998-01-16 2001-03-20 F.T.L. Co., Ltd. Method and apparatus for producing a semiconductor device

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8261692B2 (en) 2002-04-05 2012-09-11 Hitachi Kokusai Electric Inc. Substrate processing apparatus and reaction container
WO2004102650A1 (ja) * 2003-05-19 2004-11-25 Tokyo Electron Limited プラズマ処理装置
EP1638139A4 (en) * 2003-05-19 2008-09-17 Tokyo Electron Ltd PLASMA PROCESSING DEVICE
EP1638139A1 (en) * 2003-05-19 2006-03-22 Tokyo Electron Limited Plasma processing device
JP2005203408A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
JP2005203405A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング装置
JP2005203409A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
JP2005203407A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング方法
US7497963B2 (en) 2004-01-13 2009-03-03 Samsung Electronics Co., Ltd. Etching method
JP4495472B2 (ja) * 2004-01-13 2010-07-07 三星電子株式会社 エッチング方法
JP4495470B2 (ja) * 2004-01-13 2010-07-07 三星電子株式会社 エッチング方法
JP4495471B2 (ja) * 2004-01-13 2010-07-07 三星電子株式会社 エッチング方法
JP2005203404A (ja) * 2004-01-13 2005-07-28 Samsung Electronics Co Ltd エッチング装置
US8361274B2 (en) 2004-01-13 2013-01-29 Samsung Electronics Co., Ltd Etching apparatus and etching method
US7815739B2 (en) 2005-02-18 2010-10-19 Tokyo Electron Limited Vertical batch processing apparatus
JP2007194668A (ja) * 2007-04-12 2007-08-02 Hitachi Kokusai Electric Inc 基板処理装置
JP4746581B2 (ja) * 2007-04-12 2011-08-10 株式会社日立国際電気 基板処理装置

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Publication number Publication date
TW541612B (en) 2003-07-11
KR100781742B1 (ko) 2007-12-04
US20030148621A1 (en) 2003-08-07
US6867147B2 (en) 2005-03-15
WO2001073832A1 (fr) 2001-10-04
AU4458001A (en) 2001-10-08
KR20020093868A (ko) 2002-12-16

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