JP2001284291A - Chip division method for semiconductor wafer - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、基板上に半導体層
が形成されてなる半導体ウエハーを多数の半導体チップ
に分割する方法に関するものである。The present invention relates to a method for dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a number of semiconductor chips.
【０００２】[0002]
【従来の技術】半導体ウエハーを分割する方法として
は、ウエハーにダイシングにより溝を形成したり又はス
クライブによりスクライブラインを形成したりした後、
ブレーキングにより前記溝又はスクライブラインを起点
とすると共にそれらに沿ってウエハーを割る方法が一般
的である。ダイシングとは、ダイサー（ダイシングソ
ー）の回転刃とウエハーとを相対移動させてウエハーに
ダイシング溝を形成する方法である。スクライブとは、
スクライバーの先鋭刃とウエハーとを相対移動させてウ
エハーにスクライブラインを形成する方法である。ブレ
ーキングとは、押圧刃や押圧ローラでウエハーを押圧し
て三点曲げを行うことによりウエハーを割る方法であ
る。2. Description of the Related Art As a method of dividing a semiconductor wafer, a groove is formed on the wafer by dicing or a scribe line is formed by scribing.
Generally, a method of breaking the wafer along the groove or the scribe line by breaking along the groove or the scribe line is used. Dicing is a method of forming a dicing groove in a wafer by relatively moving a rotary blade of a dicer (dicing saw) and a wafer. What is scribe?
This is a method of forming a scribe line on a wafer by relatively moving a sharpened blade of a scriber and a wafer. Breaking is a method of breaking a wafer by pressing the wafer with a pressing blade or a pressing roller to perform three-point bending.
【０００３】高硬度材料（例えばサファイア、ＧａＮ
等）よりなる基板を用いた半導体ウエハーにおいては、
浅いダイシング溝又はスクライブラインを形成しただけ
では、ブレーキングによりウエハーを割ることが困難な
ため、深くダイシングしたり、基板を大幅に薄肉化して
からスクライブしたりする等の工夫を加えた後に、ブレ
ーキングする必要があった。例えば、サファイア基板の
表面上に窒化ガリウム系化合物半導体が積層されたウエ
ハーをチップ状に分割する一方法を、図７を参照して説
明する。[0003] High hardness materials (for example, sapphire, GaN
Semiconductor wafer using a substrate consisting of
Since it is difficult to break the wafer by breaking only by forming a shallow dicing groove or scribe line, the brakes are added after devising deep dicing or scribing after significantly thinning the substrate. Had to be done. For example, a method of dividing a wafer in which a gallium nitride-based compound semiconductor is stacked on the surface of a sapphire substrate into chips will be described with reference to FIG.
【０００４】 半導体ウエハー５１の半導体層５３形
成側の表面であって切り代Ｓの中央部に溝５５をダイシ
ングにより形成する。 サファイア基板５２の半導体層非形成側の表面を研
磨することにより、該基板５２を一様に薄肉化する。 この薄肉化で現れた半導体層非形成側の表面であっ
て前記溝５５に対応する位置にスクライブライン５６を
スクライブにより形成する。 スクライブライン５６を起点にしてブレーキング
し、多数の半導体チップ６０に分割する。A groove 55 is formed by dicing on the surface of the semiconductor wafer 51 on the side where the semiconductor layer 53 is formed and at the center of the cutting margin S. By polishing the surface of the sapphire substrate 52 on the side on which the semiconductor layer is not formed, the substrate 52 is uniformly thinned. A scribe line 56 is formed by scribing at a position corresponding to the groove 55 on the surface on the side where the semiconductor layer has not been formed due to the thinning. Breaking is performed from the scribe line 56 as a starting point, and the semiconductor chip 60 is divided into a large number of semiconductor chips 60.
【０００５】ここで、溝５５の幅Ｗの両側にマージン幅
Ｍをとって切り代Ｓとし、該切り代Ｓをチップ有効幅Ｃ
に加えた値を分割ピッチＰとして設定する。そして、現
在の窒化ガリウム系化合物半導体発光素子は、概ねチッ
プ有効幅Ｃを３００〜４００μｍとして製造されてお
り、図７のチップ有効幅Ｃを例えば３２０μｍとする。[0005] Here, the margin width M is set on both sides of the width W of the groove 55 to form a cut margin S, and the cut margin S is defined as a chip effective width C.
Is set as the division pitch P. The current gallium nitride-based compound semiconductor light emitting device is generally manufactured with a chip effective width C of 300 to 400 μm, and the chip effective width C in FIG.
【０００６】従来は、切り代Ｓを小さくするほど一枚の
半導体ウエハー５１から分割して取れる半導体チップ６
０の総取れ数が多くなるとの観点から、切り代Ｓを４０
μｍ（分割線の両側の値：片側は２０μｍずつ）程度と
小さく設定していた。そして、半導体層３のチッピング
による不良発生を防ぐために、マージン幅Ｍ（片側の
値）を１０μｍ程度とっており、結局、溝５５の幅Ｗを
２０μｍ程度に小さくしていた。すなわち、刃幅２０μ
ｍ程度のダイシング刃（回転刃）を使用して、溝５５を
形成していた。Conventionally, as the cutting margin S is reduced, the semiconductor chips 6 that can be separated from one semiconductor wafer 51 are taken.
From the viewpoint that the total number of zeros can be increased, the cutting margin S is set to 40
μm (value on both sides of the dividing line: 20 μm on one side). Then, in order to prevent the occurrence of defects due to chipping of the semiconductor layer 3, the margin width M (one side value) is set to about 10 μm, and the width W of the groove 55 is reduced to about 20 μm. That is, blade width 20μ
The groove 55 was formed using a dicing blade (rotary blade) of about m.
【０００７】[0007]
【発明が解決しようとする課題】ところが、上記チップ
分割方法には、次のような問題があった。 （１）サファイアよりなる基板５２及び窒化ガリウム系
化合物よりなる半導体層５３は非常に硬質であるため、
刃幅２０μｍ以上のダイシング刃を使用して深さ２０μ
ｍ以上の深い溝５５を形成しようとすると、半導体層５
３のチッピングが激しく発生する。従って、通常は深さ
１０〜２０μｍ程度の溝５５しか形成できないが、その
程度の深さであっても、半導体層５３のチッピングはか
なりの頻度で発生しており、歩留まりが悪かった。この
ため、チッピング等による不良品を除いた半導体チップ
６０の「良品の取れ数」は、必ずしもベストな数字とは
いえなかった。However, the above-described chip dividing method has the following problems. (1) Since the substrate 52 made of sapphire and the semiconductor layer 53 made of a gallium nitride-based compound are very hard,
20μ depth using a dicing blade with a blade width of 20μm or more
m, the depth of the semiconductor layer 5 is increased.
Chipping of No. 3 occurs violently. Therefore, usually only the groove 55 having a depth of about 10 to 20 μm can be formed, but even at such a depth, chipping of the semiconductor layer 53 occurs at a considerable frequency, and the yield is poor. Therefore, the “number of non-defective products” of the semiconductor chip 60 excluding defective products due to chipping or the like was not always the best number.
【０００８】（２）刃幅の小さいダイシング刃は寿命が
短く、コストがかかる。(2) A dicing blade having a small blade width has a short life and is costly.
【０００９】（３）深さ１０〜２０μｍ程度の溝５５し
か形成できないことから、ブレーキングに大きい押圧力
を必要とし、また、次の（４）の問題が起きやすくな
る。(3) Since only the groove 55 having a depth of about 10 to 20 μm can be formed, a large pressing force is required for braking, and the following problem (4) is likely to occur.
【００１０】（４）ブレーキング時に、スクライブライ
ン５６を起点にして発生する亀裂５９は、基板５２の略
厚さ方向に進展して、溝５５の溝底のどこかで終わるこ
とを想定している。しかし、溝５５の幅Ｗが２０μｍ程
度と小さいため、図７の右側に示すように、亀裂５９が
厚さ方向に対して斜めに進展した場合、溝５５を外れて
半導体層５３にまで及ぶことがあり、これも歩留まりを
悪くする一因となっていた。(4) It is assumed that a crack 59 generated from the scribe line 56 at the time of braking is propagated in a substantially thickness direction of the substrate 52 and ends somewhere on the groove bottom of the groove 55. I have. However, since the width W of the groove 55 is as small as about 20 μm, as shown on the right side of FIG. 7, when the crack 59 extends obliquely with respect to the thickness direction, the crack 59 may fall off the groove 55 and reach the semiconductor layer 53. This also contributed to the poor yield.
【００１１】本発明の目的は、上記課題を解決し、分割
における歩留まりを向上させて、良品の取れ数を増加さ
せることができる半導体ウエハーのチップ分割方法を提
供することにある。An object of the present invention is to solve the above-mentioned problems, and to provide a semiconductor wafer chip dividing method capable of improving the yield in division and increasing the number of non-defective products.
【００１２】[0012]
【課題を解決するための手段】（１）第一の本発明は、
基板上に半導体層が形成されてなる半導体ウエハーを多
数の半導体チップに分割する方法において、前記半導体
ウエハーの半導体層形成側の表面であって切り代の中央
部に相対的に幅の狭い且つ深さの浅いプレ溝をダイシン
グにより形成する工程と、該表面であって切り代に相対
的に幅の広い且つ深さの深い幅広溝を前記プレ溝をえぐ
り取るようにしてダイシングにより形成する工程とを含
むことを特徴とする。相対的に…とは、勿論、プレ溝と
幅広溝との相対関係である。Means for Solving the Problems (1) The first present invention provides:
In a method of dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a large number of semiconductor chips, the semiconductor wafer is formed on a surface on the semiconductor layer formation side of the semiconductor wafer and has a relatively small width and a relatively large depth at a central portion of a cutting margin. A step of forming a shallow pre-groove by dicing; and a step of forming by dicing a wide groove having a relatively large width and a large depth on the surface so as to cut off the pre-groove. It is characterized by including. “Relatively” is, of course, the relative relationship between the pre-groove and the wide groove.
【００１３】（２）基板上に半導体層が形成されてなる
半導体ウエハーを多数の半導体チップに分割する方法に
おいて、前記半導体ウエハーの半導体層形成側の表面に
相対的に幅の広い幅広溝をダイシングにより形成する工
程と、該幅広溝の溝底に相対的に幅の狭い追加溝をダイ
シングにより形成する工程とを含むことを特徴とする。
相対的に…とは、勿論、幅広溝と追加溝との相対関係で
ある。(2) In a method of dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a large number of semiconductor chips, dicing a relatively wide groove on a surface of the semiconductor wafer on a semiconductor layer forming side. And forming a relatively narrow additional groove at the bottom of the wide groove by dicing.
“Relatively” is, of course, the relative relationship between the wide groove and the additional groove.
【００１４】ここで、「ダイシング」は、例えばダイヤ
モンド砥粒の付着した回転刃等にて行う通常の方法でよ
い。Here, the "dicing" may be performed by an ordinary method using, for example, a rotary blade to which diamond abrasive grains are attached.
【００１５】上記各手段（１）（２）は、基板の構成材
料により限定されるものではないが、基板がモース硬度
８以上の高硬度材料よりなるものである場合に特に有効
である。例えば、基板がサファイア又はＧａＮよりな
り、半導体層が窒化ガリウム系化合物半導体よりなる半
導体ウエハーの分割に特に有効である。The above means (1) and (2) are not particularly limited by the constituent material of the substrate, but are particularly effective when the substrate is made of a high hardness material having a Mohs hardness of 8 or more. For example, it is particularly effective for dividing a semiconductor wafer whose substrate is made of sapphire or GaN and whose semiconductor layer is made of a gallium nitride-based compound semiconductor.
【００１６】各手段（１）（２）において、幅広溝の幅
の両側にマージン幅を加えて切り代として設定し、該切
り代をチップ有効幅に加えて分割ピッチとして設定する
ことが好ましい。幅広溝、マージン幅及び切り代は特に
限定されないが、幅広溝の幅を３０〜６５μｍ、マージ
ン幅を５〜１５μｍとし、もって切り代を６０〜７５μ
ｍとすることが好ましく、特に基板がモース硬度８以上
の高硬度材料よりなる場合に好ましい。幅広溝の幅が小
さいと、ブレーキング時に発生する亀裂が基板の厚さ
方向に対して斜めに進展した場合に、亀裂が幅広溝を逸
れて半導体層に及ぶ確率が高くなる。また、幅広溝の
溝底にスクライブラインを形成する場合には、カッター
が幅広溝の幅広溝内に入りにくくなり、スクライブライ
ンが正常に形成されなくなる。また、幅広溝の深さを
大きくするとチッピングが生じやすくなる。一方、幅広
溝の幅が大きすぎると、チッピング防止による歩留まり
の向上にも拘わらず、取れ数が少なくなる。In each of the means (1) and (2), it is preferable to set a margin by adding a margin width to both sides of the width of the wide groove and to set the margin as a division pitch in addition to an effective chip width. The wide groove, the margin width, and the cutting margin are not particularly limited, but the width of the wide groove is 30 to 65 μm, the margin width is 5 to 15 μm, and the cutting margin is 60 to 75 μm.
m, particularly when the substrate is made of a high hardness material having a Mohs hardness of 8 or more. If the width of the wide groove is small, the probability that the crack will deviate from the wide groove and reach the semiconductor layer when the crack generated at the time of breaking propagates obliquely to the thickness direction of the substrate increases. In the case where the scribe line is formed at the bottom of the wide groove, it is difficult for the cutter to enter the wide groove of the wide groove, and the scribe line cannot be formed normally. Further, if the depth of the wide groove is increased, chipping is likely to occur. On the other hand, if the width of the wide groove is too large, the number of chips that can be obtained becomes small, despite improvement in the yield by preventing chipping.
【００１７】また、手段（１）において、プレ溝の幅
は、特に限定されないが、１０〜３０μｍとすることが
好ましい。プレ溝の幅が小さすぎると幅広溝を形成する
際にチッピングが生じやすくなり、プレ溝の幅が大きい
とプレ溝を形成する際にチッピングが生じやすくなる。In the means (1), the width of the pre-groove is not particularly limited, but is preferably from 10 to 30 μm. If the width of the pre-groove is too small, chipping tends to occur when forming the wide groove, and if the width of the pre-groove is large, chipping tends to occur when forming the pre-groove.
【００１８】また、手段（２）において、追加溝の幅
は、特に限定されないが、１０〜３０μｍとすることが
好ましい。追加溝の幅が小さすぎると深い追加溝を形成
することが困難になるとともにダイシング刃が割れやす
くなり、追加溝の幅が大きいと追加溝を形成する際にチ
ッピングが生じやすくなり、そのチッピング領域がプレ
溝内に収まらないで半導体層に及びやすくなる。In the means (2), the width of the additional groove is not particularly limited, but is preferably set to 10 to 30 μm. If the width of the additional groove is too small, it becomes difficult to form a deep additional groove, and the dicing blade is easily broken.If the width of the additional groove is large, chipping easily occurs when forming the additional groove, and the chipping region thereof Does not fit in the pre-groove and easily spreads over the semiconductor layer.
【００１９】また、各手段（１）（２）は、前記工程に
加え、幅広溝の溝底又は幅広溝に対応する半導体ウエハ
ーの半導体層非形成側の表面にスクライブしてスクライ
ブラインを形成する工程を含むことができ、さらに、半
導体ウエハーをスクライブラインを起点にブレーキング
して半導体チップに分割する工程を含むことができる。Each of the means (1) and (2) forms a scribe line by scribing, in addition to the steps described above, the bottom of the wide groove or the surface of the semiconductor wafer corresponding to the wide groove where the semiconductor layer is not formed. The method may further include a step of breaking the semiconductor wafer from a scribe line as a starting point and dividing the semiconductor wafer into semiconductor chips.
【００２０】また、手段（２）においては、追加溝を半
導体ウエハーの半導体層非形成側の表面まで達するよう
に形成して半導体チップに分割してもよい。In the means (2), the additional groove may be formed so as to reach the surface of the semiconductor wafer on the side where the semiconductor layer is not formed, and divided into semiconductor chips.
【００２１】[0021]
【発明の実施の形態】［第一実施形態］図１及び図２
は、第一実施形態に係る半導体ウエハーのチップ分割方
法を示している。まず、分割する半導体ウエハー１につ
いて説明すると、図１（ａ）に示すように、同ウエハー
１は、基板２とその表面上に形成された発光素子（発光
ダイオード、レーザーダイオード等）を構成する半導体
層３とからなり、同層３は主要層１１〜１６と電極（図
示略）とからなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIGS. 1 and 2
2 shows a method for dividing a semiconductor wafer into chips according to the first embodiment. First, the semiconductor wafer 1 to be divided will be described. As shown in FIG. 1A, the wafer 1 is composed of a substrate 2 and semiconductors forming light emitting elements (light emitting diodes, laser diodes, etc.) formed on the surface thereof. The layer 3 is composed of the main layers 11 to 16 and electrodes (not shown).
【００２２】基板２は、サファイアよりなり、平面寸法
形状が例えば２インチ（約５ｃｍ）の正方形、厚さが３
５０μｍ、半導体層を形成する表面がａ面｛１１−２
０｝のものである。但し、基板はこれに限定されず、材
料（例えばＧａＮよりなる基板を用いる等）、平面寸法
形状、厚さ、結晶面等を適宜変更できる。The substrate 2 is made of sapphire, has a square shape of, for example, 2 inches (about 5 cm) and a thickness of 3 inches.
50 μm, the surface on which the semiconductor layer is formed is a-plane # 11-2
0｝. However, the substrate is not limited to this, and a material (for example, using a substrate made of GaN), a planar dimension, a thickness, a crystal plane, and the like can be appropriately changed.
【００２３】主要層１１〜１６は、いずれも有機金属気
相成長法により形成された窒化ガリウム系化合物半導体
（バッファ層はＡｌＮであるがＧａＮでもよい）であ
り、まず基板２の上にＡｌＮバッファ層１１が形成さ
れ、同層１１の上にＳｉドープｎ型ＧａＮコンタクト層
１２が形成され、同層１２の上にｎ型ＧａＮクラッド層
１３が形成され、同層１３の上にＧａＮ障壁層とＩｎＧ
ａＮ井戸層とが交互に積層された多重量子井戸構造の発
光層１４が形成され、同層１４の上にＭｇドープｐ型Ａ
ｌＧａＮクラッド層１５が形成され、同層１５の上にＭ
ｇドープｐ型ＧａＮコンタクト層１６が形成されてい
る。主要層１１〜１６全体の厚さは、特に限定されない
が、例えば２〜１５μｍである。Each of the main layers 11 to 16 is a gallium nitride-based compound semiconductor (the buffer layer is made of AlN but may be made of GaN) formed by a metal organic chemical vapor deposition method. A layer 11 is formed, a Si-doped n-type GaN contact layer 12 is formed on the layer 11, an n-type GaN cladding layer 13 is formed on the layer 12, and a GaN barrier layer is formed on the layer 13. InG
A light emitting layer 14 having a multiple quantum well structure in which an aN well layer is alternately stacked is formed, and an Mg-doped p-type A
An lGaN cladding layer 15 is formed, and M
A g-doped p-type GaN contact layer 16 is formed. The thickness of the entire main layers 11 to 16 is not particularly limited, but is, for example, 2 to 15 μm.
【００２４】但し、主要層はこの構成に限定されず、各
層の組成を変更したり、発光層を例えば単一量子井戸構
造に変更したり、基板２をＧａＮにする場合にはバッフ
ァ層１１を省いたり、レーザーダイオードの場合には共
振構造を設けたりする等、適宜変更できる。However, the main layer is not limited to this structure. When the composition of each layer is changed, the light emitting layer is changed to, for example, a single quantum well structure, or when the substrate 2 is made of GaN, the buffer layer 11 is formed. It can be changed as appropriate, such as omitting it or providing a resonance structure in the case of a laser diode.
【００２５】なお、図１（ａ）は、後述する図２（ｄ）
に相当する図に各部の寸法関係を示したもので、分割方
法の説明に先立って概略を説明しておくと、幅広溝５の
幅Ｗ１の両側にマージン幅Ｍを加えて切り代Ｓとして設
定し、該切り代Ｓをチップ有効幅Ｃに加えて分割ピッチ
Ｐとして設定する。具体的には、幅広溝５の幅Ｗ１を４
０、４５、５０又は５５μｍの四段階、マージン幅を１
０μｍとし、もって切り代Ｓを６０、６５、７０又は７
５μｍの四段階とする。チップ有効幅Ｃは３００、３２
０、３４０、３６０、３８０又は４００μｍの六段階と
するので、分割ピッチＰは各チップ有効幅Ｃに四段階の
切り代Ｓを加えた値となる。また、プレ溝４の幅Ｗ０
を、Ｗ１より小さい２０μｍとする。FIG. 1 (a) is a diagram of FIG.
The diagram corresponding to the figure shows the dimensional relationship of each part. If the outline is described prior to the description of the dividing method, a margin width M is added to both sides of the width W1 of the wide groove 5 and the cut margin S is set. Then, the cutting margin S is set as the division pitch P in addition to the chip effective width C. Specifically, the width W1 of the wide groove 5 is set to 4
Four steps of 0, 45, 50 or 55 μm, margin width is 1
0 μm, and the cutting margin S is 60, 65, 70 or 7
There are four stages of 5 μm. Chip effective width C is 300, 32
Since there are six stages of 0, 340, 360, 380 or 400 μm, the division pitch P is a value obtained by adding a four-stage cutting margin S to each chip effective width C. Also, the width W0 of the pre-groove 4
Is set to 20 μm smaller than W1.
【００２６】さて、本実施形態の半導体ウエハー１のチ
ップ分割方法は、次の工程により行う。 図２（ａ）に示すように、半導体ウエハー１の半導
体層形成側の表面であって切り代Ｓの中央部に幅Ｗ０が
２０μｍで、深さが約１５μｍのプレ溝４をダイシング
により形成する。プレ溝４の深さは、半導体層３を略全
厚分除去するものであればよく、さらに基板２に少し
（例えば１〜１０μｍ）かかってもよい。The method of dividing the semiconductor wafer 1 into chips according to the present embodiment is performed by the following steps. As shown in FIG. 2A, a pre-groove 4 having a width W0 of 20 μm and a depth of about 15 μm is formed on the surface of the semiconductor wafer 1 on the semiconductor layer forming side and at the center of the cut margin S by dicing. . The depth of the pre-groove 4 may be any depth as long as the semiconductor layer 3 is removed by substantially the entire thickness, and may be a little (for example, 1 to 10 μm) on the substrate 2.
【００２７】 図２（ｂ）に示すように、半導体ウエ
ハー１の半導体層形成側の表面であって切り代Ｓに相対
的に幅Ｗ１が４０、４５、５０又は５５μｍで、深さが
３０μｍの幅広溝５を前記プレ溝４をえぐり取るように
してダイシングにより形成する。勿論、ダイシング刃に
はＷ１に応じた刃幅のものを使用する。As shown in FIG. 2B, the width W 1 is 40, 45, 50 or 55 μm and the depth is 30 μm on the surface of the semiconductor wafer 1 on the semiconductor layer forming side, relative to the cut margin S. The wide groove 5 is formed by dicing so as to cut out the pre-groove 4. Of course, a dicing blade having a blade width corresponding to W1 is used.
【００２８】 図２（ｃ）に示すように、厚さ３５０
μｍの基板２の半導体層非形成側の表面を研磨盤により
研磨することにより、該基板２を一様に厚さ１００μｍ
程度にまで薄肉化する。As shown in FIG.
By polishing the surface of the substrate 2 on the side on which the semiconductor layer is not formed to a thickness of 100 μm, the substrate 2 is uniformly polished to a thickness of 100 μm.
Thin to the extent.
【００２９】 図１（ａ）及び図２（ｄ）に示すよう
に、幅広溝５に対応する基板２の半導体層非形成側の表
面にスクライブしてスクライブライン６を形成する。As shown in FIGS. 1A and 2D, a scribe line 6 is formed by scribing on the surface of the substrate 2 corresponding to the wide groove 5 on the side where the semiconductor layer is not formed.
【００３０】 図２（ｅ）に示すように、半導体ウエ
ハー１をスクライブライン６を起点にブレーキングし
て、多数の半導体チップ１０に分割する。As shown in FIG. 2E, the semiconductor wafer 1 is divided into a large number of semiconductor chips 10 by breaking the semiconductor wafer 1 starting from the scribe line 6.
【００３１】本実施形態のチップ分割方法によれば、次
のような効果が得られる。 （１）幅広溝５に先立って形成されたプレ溝４をえぐり
取るようにして幅広溝５をダイシングすると、プレ溝４
の存在によって切りくずが細かく分断されやすい等の作
用が生じるため、サファイアよりなる基板２及び窒化ガ
リウム系化合物よりなる半導体層３が非常に硬質である
としても、また、刃幅４０〜５５μｍ程度のダイシング
刃を使用して深さ３０μｍの深い幅広溝５を形成するに
も拘わらず、半導体層３にはあまりチッピングが発生し
ない。従って、歩留まりが向上し、チッピング等による
不良品を除いた半導体チップ１０の「良品の取れ数」
は、前記従来例よりも増加する。次の表１に歩留まりの
結果等を示す。従来例は、図７を参照して説明したもの
である。取れ率は、従来例の「良品の取れ数」を１００
として相対的に表した数値である。According to the chip dividing method of the present embodiment, the following effects can be obtained. (1) When the wide groove 5 is diced so as to cut out the pre-groove 4 formed before the wide groove 5, the pre-groove 4
The presence of sapphire causes the chip to be broken into small pieces, and the like. Therefore, even if the substrate 2 made of sapphire and the semiconductor layer 3 made of a gallium nitride-based compound are very hard, the chip width of about 40 to 55 μm is required. Despite forming a deep wide groove 5 having a depth of 30 μm using a dicing blade, chipping does not occur much in the semiconductor layer 3. Therefore, the yield is improved, and the “number of non-defective products” of the semiconductor chip 10 excluding defective products due to chipping or the like is reduced.
Increases more than in the conventional example. Table 1 below shows the results of the yield and the like. The conventional example has been described with reference to FIG. The removal rate is 100% of the “number of good products” in the conventional example.
Is a numerical value relatively expressed as
【００３２】[0032]
【表１】 [Table 1]
【００３３】同表１の通り、本実施形態は、取れ率が従
来例よりも１〜１０％も高くなった。本実施形態のよう
に切り代Ｓを大きく設定すると、一枚の半導体ウエハー
１から分割して取れる半導体チップ１０の総取れ数は少
なくなる（表１）。しかし、前記の通り、ダイシング時
の半導体層３のチッピングによる不良発生を防ぐことが
できるために、結果として「良品の取れ数」は増加す
る。これは逆転の発想による顕著な効果である。As shown in Table 1, in the present embodiment, the removal rate was 1 to 10% higher than that of the conventional example. When the cutting margin S is set large as in the present embodiment, the total number of semiconductor chips 10 that can be separated from one semiconductor wafer 1 is reduced (Table 1). However, as described above, since the occurrence of defects due to chipping of the semiconductor layer 3 during dicing can be prevented, the “number of non-defective products” increases as a result. This is a remarkable effect of the idea of reversal.
【００３４】（２）刃幅の大きいダイシング刃は寿命が
長く、コストダウンを図れる。(2) A dicing blade having a large blade width has a long life and can reduce costs.
【００３５】（３）従来例より深さの大きい幅広溝５を
形成できることから、ブレーキングを小さい押圧力で容
易に行うことができ、また、次の（４）の問題が起きに
くい。(3) Since the wide groove 5 having a greater depth than the conventional example can be formed, braking can be easily performed with a small pressing force, and the following problem (4) hardly occurs.
【００３６】（４）幅広溝５の幅Ｗ１を大きく設定する
ので、ブレーキング時にスクライブライン６を起点にし
て発生する亀裂９が、仮に基板２の厚さ方向に対して斜
めに進展した場合でも、幅広溝５の溝底のどこかで終わ
り、半導体層３にまでは及ばない。このことも歩留まり
を良くする。(4) Since the width W1 of the wide groove 5 is set to be large, even if the crack 9 generated from the scribe line 6 as a starting point at the time of braking is extended obliquely to the thickness direction of the substrate 2, Ends somewhere at the bottom of the wide groove 5 and does not reach the semiconductor layer 3. This also improves the yield.
【００３７】なお、本実施形態において、図３（ａ）に
示すように、二つのプレ溝４をダイシングにより並べて
形成した後、図３（ｂ）に示すように、両プレ溝４をえ
ぐり取るようにして幅広溝５をダイシングにより形成す
ることもできる。In this embodiment, after two pre-grooves 4 are formed by dicing as shown in FIG. 3A, both pre-grooves 4 are cut off as shown in FIG. 3B. Thus, the wide groove 5 can be formed by dicing.
【００３８】また、図４（ａ）に示すように、幅広溝５
の溝底にスクライブしてスクライブライン６を形成し、
図４（ｂ）に示すように、該スクライブライン６を起点
にブレーキングすることもできる。Further, as shown in FIG.
Scribe line 6 to form a scribe line 6,
As shown in FIG. 4B, braking can be started from the scribe line 6 as a starting point.
【００３９】［第二実施形態］次に、図５及び図６に示
す第二実施形態のチップ分割方法では、半導体ウエハー
１の半導体層形成側の表面に相対的に幅の広い幅広溝５
をダイシングにより形成した後、該幅広溝５の溝底に相
対的に幅の狭い追加溝７をダイシングにより形成する。[Second Embodiment] Next, in the chip dividing method according to the second embodiment shown in FIGS. 5 and 6, the relatively wide groove 5 is formed on the surface of the semiconductor wafer 1 on the semiconductor layer forming side.
Is formed by dicing, and an additional groove 7 having a relatively narrow width is formed at the bottom of the wide groove 5 by dicing.
【００４０】図５は、後述する図６（ｄ）に相当する図
に各部の寸法関係を示したもので、幅広溝５の幅Ｗ１、
マージン幅Ｍ、切り代Ｓ、及びチップ有効幅Ｃの関係は
第一実施形態と同じであるが、追加溝７の幅Ｗ２を幅広
溝５の幅Ｗ１より小さい２０μｍとする。FIG. 5 is a view corresponding to FIG. 6D, which will be described later, and shows the dimensional relationship of each part.
The relationship among the margin width M, the cutting margin S, and the chip effective width C is the same as in the first embodiment, but the width W2 of the additional groove 7 is set to 20 μm smaller than the width W1 of the wide groove 5.
【００４１】さて、本実施形態の半導体ウエハー１のチ
ップ分割方法は、次の工程により行う。 図６（ａ）に示すように、半導体ウエハー１の半導
体層形成側の表面に幅Ｗ１が４０〜５５μｍで、深さが
約２０μｍの幅広溝５をダイシングにより形成する。本
実施形態における幅広溝５の深さは、半導体層３を略全
厚分除去するものであればよく、さらに基板２に少し
（例えば１〜１０μｍ）かかってもよい。The method of dividing the semiconductor wafer 1 into chips according to the present embodiment is performed by the following steps. As shown in FIG. 6A, a wide groove 5 having a width W1 of 40 to 55 μm and a depth of about 20 μm is formed on the surface of the semiconductor wafer 1 on the semiconductor layer forming side by dicing. The depth of the wide groove 5 in the present embodiment may be any depth as long as the semiconductor layer 3 is removed by almost the entire thickness, and may be a little (for example, 1 to 10 μm) on the substrate 2.
【００４２】 図６（ｂ）に示すように、幅広溝５の
溝底に幅Ｗ２が１０〜３０μｍで、深さが２０μｍ（半
導体層３の表面からの深さは４０μｍ）の追加溝７をダ
イシングにより形成する。勿論、ダイシング刃にはＷ１
に応じた刃幅のものを使用する。As shown in FIG. 6B, an additional groove 7 having a width W 2 of 10 to 30 μm and a depth of 20 μm (the depth from the surface of the semiconductor layer 3 is 40 μm) is formed at the bottom of the wide groove 5. It is formed by dicing. Of course, W1
Use a blade width appropriate for
【００４３】 図６（ｃ）に示すように、厚さ３５０
μｍの基板２の半導体層非形成側の表面を研磨盤により
研磨することにより、該基板２を一様に厚さ１００μｍ
程度にまで薄肉化する。As shown in FIG. 6C, the thickness 350
By polishing the surface of the substrate 2 on the side on which the semiconductor layer is not formed to a thickness of 100 μm, the substrate 2 is uniformly polished to a thickness of 100 μm.
Thin to the extent.
【００４４】 図６（ｄ）に示すように、幅広溝５に
対応する基板２の半導体層非形成側の表面にスクライブ
してスクライブライン６を形成する。As shown in FIG. 6D, a scribe line 6 is formed by scribing on the surface of the substrate 2 corresponding to the wide groove 5 on the side where the semiconductor layer is not formed.
【００４５】 図６（ｅ）に示すように、半導体ウエ
ハー１をスクライブライン６を起点にブレーキングし
て、多数の半導体チップ１０に分割する。As shown in FIG. 6E, the semiconductor wafer 1 is broken from the scribe line 6 as a starting point and divided into a large number of semiconductor chips 10.
【００４６】本実施形態のチップ分割方法によれば、次
のような効果が得られる。 （１）幅広溝５は浅く形成すればよいので、そのダイシ
ング時に半導体層３にあまりチッピングが発生しない。
また、追加溝７を形成するときは、半導体層３のチッピ
ングのおそれはほとんどない。従って、歩留まりが向上
し、チッピング等による不良品を除いた半導体チップ１
０の「良品の取れ数」は、前記従来例よりも増加する。According to the chip dividing method of this embodiment, the following effects can be obtained. (1) Since the wide groove 5 may be formed shallowly, chipping does not occur much in the semiconductor layer 3 during dicing.
Further, when the additional groove 7 is formed, there is almost no risk of chipping of the semiconductor layer 3. Therefore, the yield is improved, and the semiconductor chip 1 excluding defective products due to chipping or the like is removed.
The “number of non-defective products” of 0 is larger than that of the conventional example.
【００４７】（２）刃幅の大きいダイシング刃は寿命が
長く、コストダウンを図れる。(2) A dicing blade having a large blade width has a long life and can reduce costs.
【００４８】（３）幅広溝５＋追加溝７により、従来例
より深さの大きい溝を形成できることから、ブレーキン
グを小さい押圧力で容易に行うことができ、また、次の
（４）の問題が起きにくい。(3) Since the groove having a greater depth than the conventional example can be formed by the wide groove 5 and the additional groove 7, braking can be easily performed with a small pressing force, and the following problem (4) can be obtained. Is less likely to occur.
【００４９】（４）第一実施形態の効果（４）と同じで
ある。(4) The effect is the same as the effect (4) of the first embodiment.
【００５０】なお、基板２の半導体層非形成側の表面に
スクライブする代わりに、追加溝７の溝底にスクライブ
してスクライブライン（図示略）を形成し、該スクライ
ブラインを起点にブレーキングすることもできる。Instead of scribing the surface of the substrate 2 on the side where the semiconductor layer is not formed, scribing is performed at the bottom of the additional groove 7 to form a scribe line (not shown), and breaking is performed from the scribe line as a starting point. You can also.
【００５１】また、追加溝７を基板２の半導体層非形成
側の表面まで達するように形成することにより半導体ウ
エハー１を半導体チップに分割し、ブレーキングを省略
することもできる。Further, by forming the additional groove 7 so as to reach the surface of the substrate 2 on the side where the semiconductor layer is not formed, the semiconductor wafer 1 can be divided into semiconductor chips and the breaking can be omitted.
【００５２】なお、本発明は前記実施形態に限定される
ものではなく、例えば以下のように、発明の趣旨から逸
脱しない範囲で適宜変更して具体化することもできる。 （１）半導体チップは発光素子に限定されず、例えば受
光素子やＦＥＴ等の電子デバイスでもよい。The present invention is not limited to the above-described embodiment, and may be embodied with appropriate modifications without departing from the spirit of the invention, for example, as described below. (1) The semiconductor chip is not limited to a light emitting element, but may be an electronic device such as a light receiving element or an FET.
【００５３】[0053]
【発明の効果】以上詳述した通り、本発明に係る半導体
ウエハーのチップ分割方法によれば、分割における歩留
まりを向上させて、良品の取れ数を増加させることがで
きる、という優れた効果を奏する。As described above in detail, according to the method of dividing a semiconductor wafer into chips according to the present invention, there is an excellent effect that the yield in the division can be improved and the number of non-defective products can be increased. .
【図１】第一実施形態に係る半導体ウエハーのチップ分
割方法を示し、（ａ）は各部の寸法関係を表す半導体ウ
エハーの断面図、（ｂ）は該半導体ウエハーの平面図で
ある。FIGS. 1A and 1B show a method of dividing a semiconductor wafer into chips according to a first embodiment, wherein FIG. 1A is a cross-sectional view of the semiconductor wafer showing a dimensional relationship of each part, and FIG.
【図２】同チップ分割方法を工程順に示す断面図であ
る。FIG. 2 is a sectional view showing the chip dividing method in the order of steps.
【図３】同チップ分割方法の変更例の要点を示す断面図
である。FIG. 3 is a cross-sectional view showing a main point of a modified example of the chip dividing method.
【図４】同チップ分割方法の別の変更例の要点を示す断
面図である。FIG. 4 is a cross-sectional view showing the main points of another modified example of the chip dividing method.
【図５】第二実施形態に係るチップ分割方法と各部の寸
法関係を表す半導体ウエハーの断面図である。FIG. 5 is a cross-sectional view of a semiconductor wafer showing a chip dividing method according to a second embodiment and a dimensional relationship of each part.
【図６】同チップ分割方法を工程順に示す断面図であ
る。FIG. 6 is a sectional view showing the chip dividing method in the order of steps.
【図７】従来例のチップ分割方法を工程順に示す断面図
である。FIG. 7 is a sectional view showing a conventional chip dividing method in the order of steps.
１ 半導体ウエハー ２ 基板 ３ 半導体層 ４ プレ溝 ５ 幅広溝 ６ スクライブライン ７ 追加溝 ９ 亀裂 １０ 半導体チップ Ｗ０ プレ溝の幅 Ｗ１ 幅広溝の幅 Ｗ２ 追加溝の幅 Ｍ マージン幅 Ｓ 切り代 Ｃ チップ有効幅 Ｐ 分割ピッチ REFERENCE SIGNS LIST 1 semiconductor wafer 2 substrate 3 semiconductor layer 4 pre-groove 5 wide groove 6 scribe line 7 additional groove 9 crack 10 semiconductor chip W0 pre-groove width W1 wide groove width W2 additional groove width M margin width S cutting allowance C chip effective width P division pitch
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Claims (11)
体ウエハーを多数の半導体チップに分割する方法におい
て、前記半導体ウエハーの半導体層形成側の表面に相対
的に幅の狭い且つ深さの浅いプレ溝をダイシングにより
形成する工程と、該表面であって切り代に相対的に幅の
広い且つ深さの深い幅広溝を前記プレ溝をえぐり取るよ
うにしてダイシングにより形成する工程とを含むことを
特徴とする半導体ウエハーのチップ分割方法。1. A method of dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a plurality of semiconductor chips, wherein the surface of the semiconductor wafer on the semiconductor layer forming side is relatively narrow and shallow. Forming a pre-groove by dicing, and forming by dicing a wide groove having a relatively large width and a large depth on the surface at the cutting margin so as to cut out the pre-groove. A method of dividing a semiconductor wafer into chips.
体ウエハーを多数の半導体チップに分割する方法におい
て、前記半導体ウエハーの半導体層形成側の表面に相対
的に幅の広い幅広溝をダイシングにより形成する工程
と、該幅広溝の溝底に相対的に幅の狭い追加溝をダイシ
ングにより形成する工程とを含むことを特徴とする半導
体ウエハーのチップ分割方法。2. A method of dividing a semiconductor wafer having a semiconductor layer formed on a substrate into a plurality of semiconductor chips, wherein a relatively wide groove is formed on a surface of the semiconductor wafer on a semiconductor layer forming side by dicing. Forming a groove having a relatively small width at the bottom of the wide groove by dicing.
料よりなる請求項１又は２記載の半導体ウエハーのチッ
プ分割方法。3. The method according to claim 1, wherein the substrate is made of a high-hardness material having a Mohs hardness of 8 or more.
り、前記半導体層が窒化ガリウム系化合物半導体よりな
る請求項１又は２記載の半導体ウエハーのチップ分割方
法。4. The method according to claim 1, wherein the substrate is made of sapphire or GaN, and the semiconductor layer is made of a gallium nitride compound semiconductor.
えて切り代として設定し、該切り代をチップ有効幅に加
えて分割ピッチとして設定する請求項１〜４のいずれか
一項に記載の半導体ウエハーのチップ分割方法。5. The method according to claim 1, wherein a margin is added to both sides of the width of the wide groove to set a margin, and the margin is set as a division pitch in addition to a chip effective width. The chip dividing method for a semiconductor wafer according to the above.
ジン幅を５〜１５μｍとし、もって切り代を６０〜７５
μｍとする請求項５記載の半導体ウエハーのチップ分割
方法。6. The wide groove has a width of 30 to 65 μm, a margin width of 5 to 15 μm, and a cutting allowance of 60 to 75 μm.
6. The method according to claim 5, wherein the thickness is set to μm.
請求項１、３、４、５又は６記載の半導体ウエハーのチ
ップ分割方法。7. A method according to claim 1, wherein said pre-groove has a width of 10 to 30 μm.
請求項２、３、４、５又は６記載の半導体ウエハーのチ
ップ分割方法。8. The method according to claim 2, wherein the width of the additional groove is 10 to 30 μm.
する半導体ウエハーの半導体層非形成側の表面にスクラ
イブしてスクライブラインを形成する工程を含む請求項
１〜８のいずれか一項に記載の半導体ウエハーのチップ
分割方法。9. The method according to claim 1, further comprising a step of scribing a groove bottom of the wide groove or a surface of the semiconductor wafer corresponding to the wide groove on the side where the semiconductor layer is not formed to form a scribe line. 4. The method for dividing a semiconductor wafer into chips according to 1.
ラインを起点にブレーキングして半導体チップに分割す
る工程を含む請求項９記載の半導体ウエハーのチップ分
割方法。10. The method according to claim 9, further comprising the step of breaking the semiconductor wafer into semiconductor chips by breaking the semiconductor wafer from the scribe line.
層非形成側の表面まで達するように形成して半導体チッ
プに分割する請求項２記載の半導体ウエハーのチップ分
割方法。11. The semiconductor wafer chip dividing method according to claim 2, wherein the additional groove is formed so as to reach a surface of the semiconductor wafer where the semiconductor layer is not formed, and is divided into semiconductor chips.
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|---|---|---|---|
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