JP2001274680A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 位相差または周波数差が大きい場合でも、短
時間で系を安定化させることができ、ロックアップタイ
ムを短縮可能な位相同期回路を提供する。 【解決手段】 本発明は、定電流源１１〜１４と、PMOS
トランジスタＭ１，Ｍ２と、NMOSトランジスタＭ３，Ｍ
４と、PMOSトランジスタＭ２のゲート電圧を制御する論
理回路１５と、NMOSトランジスタのゲート電圧を制御す
る論理回路１６と、分周器５内のカウンタのカウント値
が所定範囲内にあるか否かを検出する論理回路１７とを
備えている。基準信号ＲＥＦと帰還信号ＦＢとの位相差
が基準値を越えている場合には、チャージポンプ２ａを
流れる電流を所定期間だけ増やすような制御を行うた
め、ロックアップ期間を短縮することができる。また、
位相差が少ない場合には、チャージポンプ２ａを流れる
電流を少なくするような制御を行うため、発振動作の安
定化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号と帰還信
号との位相差がゼロになるような制御を行う位相同期回
路に関し、例えば、ＰＬＬ(Phase Locked Loop)制御シ
ステムで用いられる回路を対象とする。

【０００２】

【従来の技術】図７は従来のＰＬＬ制御システムの概略
構成を示すブロック図である。図７のＰＬＬ制御システ
ムは、位相周波数比較器（ＰＦＤ）１と、チャージポン
プ（ＣＨＰ）２と、ループフィルタ（ＬＰＦ）３と、電
圧制御型発振器（ＶＣＯ）４と、分周器（ＤＩＶ）５と
を備えており、電圧制御型発振器４から出力された発振
信号を、分周器５を介して位相周波数比較器１に帰還さ
せることにより、フィードバック回路を構成している。

【０００３】位相周波数比較器１は、発振信号を分周器
５で分周した帰還信号ＦＢと基準信号ＲＥＦとの位相差
および周波数差に応じて、ＵＰ信号とDOWN信号を出力す
る。チャージポンプ２は、ＵＰ信号がハイレベルであれ
ばループフィルタ３に電流を流し、DOWN信号がハイレベ
ルであればループフィルタ３からの電流を引き込む。ル
ープフィルタ３は、チャージポンプ２に流れる電流に応
じた電圧を出力する。電圧制御型発振器４は、ループフ
ィルタ３の出力電圧に応じて発振信号の周波数を制御す
る。この発振信号は、分周器５で分周されて位相周波数
比較器１にフィードバックされる。

【０００４】図８は図７の位相周波数比較器１の内部構
成を示す回路図、図９は位相周波数比較器１の動作タイ
ミング図である。図８に示すように、位相周波数比較器
１は、NANDゲートＧ１〜Ｇ９と、インバータＩＶ１〜Ｉ
Ｖ５とを有する。ＵＰ信号は通常はハイレベルであり、
基準信号ＲＥＦが帰還信号ＦＢよりも先にハイレベルに
なった時点（図９の時刻ｔ１）でローレベルになり、そ
の後、帰還信号ＦＢがハイレベルになる時刻ｔ２までの
間、ローレベルを保持する。また、DOWN信号は通常はロ
ーレベルであり、帰還信号ＦＢが基準信号ＲＥＦよりも
先にハイレベルになった時刻ｔ３でハイレベルになり、
その後、帰還信号ＦＢがハイレベルになる時刻ｔ４まで
の間、ハイレベルを保持する。

【０００５】図１０は図７のチャージポンプ２の内部構
成を示す回路図である。図示のように、チャージポンプ
２は、電源端子と接地端子との間に直列接続されたPMOS
トランジスタＭ31とNMOSトランジスタＭ32を有する。PM
OSトランジスタＭ31のゲート端子にはＵＰ信号が入力さ
れ、NMOSトランジスタＭ32のゲート端子にはDOWN信号が
入力される。ＵＰ信号がローレベルになると、PMOSトラ
ンジスタＭ31がオンし、電源端子からPMOSトランジスタ
Ｍ31を通ってループフィルタ３に電流が流れる。また、
DOWN信号がハイレベルになると、NMOSトランジスタＭ32
がオンし、ループフィルタ３からNMOSトランジスタを通
って接地端子に電流が流れる。

【０００６】図１１は図７のループフィルタ３の内部構
成を示す回路図である。ループフィルタ３は、抵抗素子
Ｒ１，Ｒ２とキャパシタ素子Ｃ１で構成され、チャージ
ポンプ２を流れる電流を電圧信号に変換する。ループフ
ィルタ３を設けることで、高周波の雑音を低減できると
ともに、発振信号のフィードバックループを安定化させ
ることができる。

【０００７】図１２は図７の電圧制御発振器４の内部構
成を示す回路図である。図１２の電圧制御発振器４は、
縦続接続されたインバータＩＶ11〜ＩＶ13と、これらイ
ンバータの段間に接続されたトランスファーゲートＴＧ
１，ＴＧ２とを有する。最終段のインバータＩＶ13の出
力を初段のインバータＩＶ11の入力側に帰還させること
で、リングオシレータを構成している。トランスファー
ゲートＴＧ１，ＴＧ２の入力端子には、図７のループフ
ィルタ３の出力端子が接続されており、ループフィルタ
３の出力電圧により、発振信号の周波数が制御される。

【０００８】図１３（ａ）は図７の分周器５の内部構成
を示す回路図、図１３（ｂ）は図７の分周器５の動作タ
イミング図である。分周器５は、Ｄフリップフロップ３
１〜３３、EXNORゲートＧ11〜Ｇ13、およびＯＲゲート
Ｇ14からなる３ビットのカウンタで構成され、発振信号
INをＮ＝８分周した帰還信号ＦＢを出力する。

【０００９】図７のＰＬＬ制御システムでは、基準信号
ＲＥＦと帰還信号ＦＢの位相および周波数がともに等し
くなるように、電圧制御型発振器４を制御するため、電
圧制御型発振器４から出力される発振信号の周波数は基
準信号ＲＥＦの周波数のＮ倍になる。

【００１０】

【発明が解決しようとする課題】従来のＰＬＬ制御シス
テムでは、チャージポンプ２を流れる電流のパルス幅
を、基準信号ＲＥＦと帰還信号ＦＢの位相差および周波
数差に応じて線形に変化させていた。すなわち、位相差
および周波数差の大きさによらず、チャージポンプ２か
ら出力される電流パルスの振幅を一定にしていた。この
ため、基準信号と帰還信号の位相差が大きいほど、系が
安定化して位相差がゼロになるまでの時間（ロックアッ
プタイムまたはロックインタイム）が長くなるという問
題があった。

【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、位相差および周波数差が大き
い場合でも、短時間で系を安定化させることができ、か
つロックアップタイムを短くすることができる位相同期
回路を提供することにある。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、基準信号と帰還信号との位
相差および周波数差に応じたパルス幅をもつパルス信号
を出力する位相周波数比較手段と、前記パルス信号に応
じた電流信号を出力する電圧電流変換手段と、前記電流
信号に応じて周波数が可変制御される発振信号を出力す
る発振信号生成手段と、前記発振信号を分周して前記帰
還信号を生成する分周手段と、を備え、前記電圧電流変
換手段は、前記基準信号と前記帰還信号との間に位相差
および周波数差がある場合には、電流値の異なる複数種
類の前記電流信号のいずれかを位相差および周波数差に
応じて切り替えて出力する。

【００１３】請求項１の発明では、基準信号と帰還信号
との位相差に応じて、電圧電流変換手段から出力される
電流信号を切り替えるため、ロックアップ時間の短縮化
と発振動作の安定化が図れる。

【００１４】請求項２の発明では、位相差が大きい場合
のみ動作する電流源を設けるため、簡易な手法で位相差
に応じて電流信号を切り替えることができる。

【００１５】請求項３の発明では、位相差および周波数
差を示すパルス信号のパルス幅に応じて第１〜第４の電
流源の動作期間を設定するため、第１〜第４の電流源の
動作期間をきめ細やかに制御することができる。

【００１６】請求項４の発明では、発振信号を分周する
ためのカウンタのカウント値に基づいて、第２および第
４の電流源の動作期間を設定するため、動作期間設定用
の回路を簡略化することができる。

【００１７】請求項５の発明では、カウンタのカウント
値が所定のカウント範囲内の場合のみ第２および第４の
電流源を動作させるため、動作期間の設定変更を容易に
行うことができる。

【００１８】請求項６の発明では、第１および第２の電
流源を流れる電流値を、第３の電流源に流れる電流によ
り可変制御できるようにしたため、第３の電流源を動作
させるか否かにより、第１および第２の電流源を流れる
電流値を制御することができる。

【００１９】請求項７の発明では、位相差および周波数
差を示すパルス信号のパルス幅に応じて第１〜第３の電
流源の動作期間を設定するため、第１〜第３の電流源の
動作期間をきめ細やかに制御することができる。

【００２０】請求項８の発明では、発振信号を分周する
ためのカウンタのカウント値に基づいて、第３の電流源
の動作期間を設定するため、動作期間設定用の回路を簡
略化することができる。

【００２１】請求項９の発明では、カウンタのカウント
値が所定のカウント範囲内の場合のみ第３の電流源を動
作させるため、動作期間の設定変更を容易に行うことが
できる。

【００２２】

【発明の実施の形態】以下、本発明に係る位相同期回路
について、図面を参照しながら具体的に説明する。以下
では、主に、本発明に係る位相同期回路をＰＬＬ制御シ
ステム内に組み込んだ例について説明する。

【００２３】（第１の実施形態）図１は本発明に係る位
相同期回路を内蔵するＰＬＬ制御システムの第１の実施
形態のブロック図である。図１では、図７と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。

【００２４】図１のＰＬＬ制御システムは、図７と同様
の構成の位相周波数比較器１（ＰＦＤ：位相周波数比較
手段）、ループフィルタ３（ＬＰＦ）、電圧制御型発振
器４（ＶＣＯ：発振信号生成手段）、および分周器５
（ＤＩＶ：分周手段）を備えているが、チャージポンプ
２ａ（ＣＨＰ：電圧電流変換手段）の内部構成が図１０
に示す従来のチャージポンプ２と異なっている。図１の
チャージポンプ２ａは、分周器５内で生成された内部信
号に基づいてチャージポンプ２ａ内を流れる電流を制御
する点に特徴がある。

【００２５】図２は図１のチャージポンプ２ａの内部構
成を示す回路図である。図２に示すように、本実施形態
のチャージポンプ２ａは、定電流源１１〜１４と、PMOS
トランジスタＭ１，Ｍ２と、NMOSトランジスタＭ３，Ｍ
４と、PMOSトランジスタＭ２のゲート電圧を制御する論
理回路１５と、NMOSトランジスタＭ４のゲート電圧を制
御する論理回路１６と、分周器５内のカウンタのカウン
ト値が所定範囲内にあるか否かを検出する論理回路１７
とを備えている。

【００２６】定電流源１１、PMOSトランジスタＭ１、NM
OSトランジスタＭ３および定電流源１２は、電源端子と
接地端子との間に直列接続されている。同様に、定電流
源１３、PMOSトランジスタＭ２、NMOSトランジスタＭ４
および定電流源１４も、電源端子と接地端子との間に直
列接続されている。

【００２７】論理回路１５の出力ＵＰ１は、位相周波数
比較器１からのＵＰ信号がローレベルで、かつ論理回路
１７の出力がハイレベルのときにローレベルになり、こ
のときPMOSトランジスタＭ２はオンする。

【００２８】論理回路１６の出力DOWN1は、位相周波数
比較器１からのDOWN信号がハイレベルで、かつ論理回路
１７の出力がローレベルのときにハイレベルになり、こ
のときNMOSトランジスタＭ４はオンする。

【００２９】論理回路１７は、分周器５内のカウンタの
カウント値（Ｑ０，Ｑ１，Ｑ２）が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。

【００３０】なお、定電流源１１は第１の電流源に対応
し、定電流源１２は第３の電流源に対応し、定電流源１
３は第２の電流源に対応し、定電流源１４は第４の電流
源に対応する。

【００３１】図３および図４は図２のチャージポンプ２
ａの動作タイミング図である。図３はＵＰ信号に基づく
タイミング図であり、図３（ａ）は帰還信号ＦＢの位相
が基準信号ＲＥＦよりも半周期以上遅れている場合、図
３（ｂ）は帰還信号ＦＢの位相が基準信号ＲＥＦよりも
半周期未満しか遅れていない場合を示している。また、
図４はDOWN信号に基づくタイミング図であり、図４
（ａ）は帰還信号ＦＢの位相が基準信号ＲＥＦよりも半
周期以上進んでいる場合、図４（ｂ）は帰還信号ＦＢの
位相が基準信号ＲＥＦよりも半周期未満しか進んでいな
い場合の動作タイミング図を示している。

【００３２】帰還信号ＦＢの位相が基準信号ＲＥＦより
も半周期以上遅れている場合には、論理回路１７の出力
がハイレベルの間（図３（ａ）の時刻ｔ11〜ｔ13）にＵ
Ｐ信号がローレベルになる（図３（ａ）の時刻ｔ12）。
したがって、時刻ｔ12から帰還信号ＦＢがローレベルに
なる時刻ｔ13までの間、論理回路１５の出力ＵＰ１がロ
ーレベルになってPMOSトランジスタＭ２はオンする。論
理回路１５の出力ＵＰ１の論理は、（１）式の論理式で
表される。

【００３３】

【数１】 PMOSトランジスタＭ２がオンの間（時刻ｔ12〜ｔ13）
は、PMOSトランジスタＭ１もオンであるため、チャージ
ポンプ２ａからループフィルタ３に流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ２ａを流れる電流が多くなって、基準信号ＲＥＦと帰
還信号ＦＢの位相差および周波数差を短時間で低減させ
ることができる。

【００３４】次に、時刻ｔ13からＵＰ信号がハイレベル
になる時刻ｔ14までは、論理回路１７の出力がローレベ
ルになり、PMOSトランジスタＭ２はオフする。しかし、
この期間内はＵＰ信号がローレベルであるため、PMOSト
ランジスタＭ１はオン状態を保持し、チャージポンプ２
ａからループフィルタ３に小電流が流れる。この期間内
にチャージポンプ２ａを流れる電流を少なくする理由
は、発振動作を安定化させるためである。

【００３５】同様に、時刻ｔ15〜ｔ16の間も、時刻ｔ12
〜ｔ13と同様に、PMOSトランジスタＭ１，Ｍ２がいずれ
もオンしてチャージポンプ２ａからループフィルタ３に
大電流が流れ、時刻ｔ16以降は、PMOSトランジスタＭ１
のみがオンしてチャージポンプ２ａからループフィルタ
３に小電流が流れる。

【００３６】一方、帰還信号ＦＢの位相が基準信号ＲＥ
Ｆよりも半周期未満しか遅れていない場合には、論理回
路１７の出力がハイレベルの間（図３（ｂ）の時刻ｔ21
〜ｔ22）はＵＰ信号は常にハイレベルである。したがっ
て、PMOSトランジスタＭ２がオンになることはない。

【００３７】基準信号ＲＥＦがハイレベルになる時刻ｔ
23から、帰還信号ＦＢがハイレベルになる時刻ｔ24まで
の間、ＵＰ信号はローレベルになるため、PMOSトランジ
スタＭ１がオンして、チャージポンプ２ａからループフ
ィルタ３に小電流が流れる。すなわち、位相差が小さい
場合には、チャージポンプ２ａを流れる電流が少なくな
り、ジッタ成分を低減できるとともに、発振動作の安定
化が図れる。

【００３８】一方、帰還信号ＦＢの位相が基準信号ＲＥ
Ｆよりも半周期以上進んでいる場合には、論理回路１７
の出力がハイレベルの間（図４（ａ）の時刻ｔ31〜ｔ3
2）はDOWN信号はハイレベル状態を保持する。この期間
内は、NMOSトランジスタＭ３がオンしてNMOSトランジス
タＭ４はオフし、ループフィルタ３からチャージポンプ
２ａに小電流が流れる。この期間内にチャージポンプ２
ａを流れる電流を少なくする理由は、チャージポンプ２
ａの動作を安定化させるためである。

【００３９】次に、論理回路１７の出力がローレベルに
なる時刻ｔ32から基準信号ＲＥＦがハイレベルになる時
刻ｔ33までの間、論理回路１６の出力DOWN１がハイレベ
ルになってNMOSトランジスタＭ４はオンする。論理回路
１６の出力DOWN１の論理は、（２）式の論理式で表され
る。

【００４０】

【数２】 NMOSトランジスタＭ４がオンの間（時刻ｔ32〜ｔ33）
は、NMOSトランジスタＭ３もオンするため、ループフィ
ルタ３からチャージポンプ２ａに流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ２ａを流れる電流が多くなって、位相差を迅速に低減
するような制御が行われる。

【００４１】同様に、時刻ｔ34〜ｔ35の間も、時刻ｔ32
〜ｔ33と同様に、NMOSトランジスタＭ３，Ｍ４がいずれ
もオンしてループフィルタ３からチャージポンプ２ａに
大電流が流れ、時刻ｔ35以降は、NMOSトランジスタＭ３
のみがオンしてループフィルタ３からチャージポンプ２
ａに小電流が流れる。

【００４２】一方、帰還信号ＦＢの位相が基準信号ＲＥ
Ｆよりも半周期未満遅れている場合には、論理回路１７
の出力がハイレベルの間（図４（ｂ）の時刻ｔ41〜ｔ4
3）はDOWN1信号は常にローレベルである。したがって、
NMOSトランジスタＭ４がオンになることはない。DOWN信
号は、基準信号ＲＥＦがハイレベルになる時刻ｔ42でロ
ーレベルになる。

【００４３】時刻ｔ44になると、帰還信号ＦＢがハイレ
ベルになるため、DOWN信号がハイレベルになり、NMOSト
ランジスタＭ３がオンして、ループフィルタ３からチャ
ージポンプ２ａに小電流が流れる。すなわち、位相差が
小さい場合には、チャージポンプ２ａを流れる電流が少
なくなって、発振動作の安定化を図る制御が行われる。

【００４４】このように、第１の実施形態では、基準信
号ＲＥＦと帰還信号ＦＢとの位相差が基準値を越えてい
る場合には、チャージポンプ２ａを流れる電流を所定期
間だけ増やすような制御を行うため、ロックアップ期間
を短縮することができる。また、位相差が少ない場合に
は、チャージポンプ２ａを流れる電流を少なくするよう
な制御を行うため、発振動作の安定化が図れる。

【００４５】（第２の実施形態）第２の実施形態は、基
準信号ＲＥＦと帰還信号ＦＢとの位相差に応じて、チャ
ージポンプ２ｂに電流を供給する電流源の電流値を制御
するものである。

【００４６】図５は本発明に係る位相同期回路を内蔵す
るＰＬＬ制御システムの第２の実施形態のブロック図で
ある。図５のＰＬＬ制御システムは、チャージポンプ２
ｂの内部構成が図２と異なっており、また、チャージポ
ンプ２ｂ内を流れる電流を制御する電流制御回路（CS/V
S）２０が新たに設けられている。電流制御回路２０
は、電流源２３，２４に基づいて、チャージポンプ２ｂ
内を流れる電流を制御する。

【００４７】図６は図５のチャージポンプ２ｂと電流制
御回路２０の内部構成を示す回路図である。図６のチャ
ージポンプ２ｂは、電流源２１，２２と、PMOSトランジ
スタＭ11と、NMOSトランジスタＭ12と、電流源２３に接
続されたNMOSトランジスタＭ13と、電流源２４に接続さ
れたNMOSトランジスタＭ14と、NMOSトランジスタＭ14の
ゲート電圧を制御する論理回路２５と、分周器５内のカ
ウンタのカウント値が所定範囲のときのみハイレベル信
号を出力する論理回路２６とを有する。

【００４８】チャージポンプ２ｂ内の電流源２１を構成
するPMOSトランジスタＭ15、PMOSトランジスタＭ11、NM
OSトランジスタＭ12および電流源２２を構成するNMOSト
ランジスタＭ18は、電源端子と接地端子との間に直列接
続されている。同様に、定電流源２１を構成するPMOSト
ランジスタＭ16と電流源２２を構成するNMOSトランジス
タＭ17は、電源端子と接地端子との間に直列接続されて
いる。

【００４９】チャージポンプ２ｂ内のNMOSトランジスタ
Ｍ17，Ｍ18は、NMOSトランジスタＭ13とミラー接続され
ており、NMOSトランジスタＭ13に流れる電流と同じ電流
がチャージポンプ２ｂ内を流れる。

【００５０】論理回路２５は、論理回路２６の出力がハ
イレベルでＵＰ信号がローレベルの場合か、あるいは論
理回路２６の出力がローレベルでDOWN信号がハイレベル
の場合に、ハイレベル信号を出力する。

【００５１】論理回路２６は、分周器５内のカウンタの
カウント値（Ｑ０，Ｑ１，Ｑ２）が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。

【００５２】なお、電流源２１は第１の電流源に対応
し、電流源２２は第２の電流源に対応し、電流源２３，
２４は第３の電流源に対応する。

【００５３】図６のチャージポンプ２ｂは、図３および
図４と同様の動作タイミング図に基づいて動作する。こ
のため、図３および図４を用いて図６の動作を説明す
る。

【００５４】帰還信号ＦＢの位相が基準信号ＲＥＦより
も半周期以上遅れている場合には、論理回路２６の出力
がハイレベルの間にＵＰ信号はローレベルになり、ＵＰ
信号がローレベルになった時点で図６の論理回路２５の
出力ＵＤ１はハイレベルになる。論理回路２５の出力Ｕ
Ｄ１の論理は、（３）式で表される。

【００５５】

【数３】 論理回路２５の出力ＵＤ１がハイレベルになると、NMOS
トランジスタＭ14がオンし、電流源２４からの電流Ｉ１
がNMOSトランジスタＭ14を流れ、それに応じて、NMOSト
ランジスタＭ13には電流(I+I1)が流れる。

【００５６】NMOSトランジスタＭ13は、チャージポンプ
２ｂ回路内のNMOSトランジスタＭ17，Ｍ18とミラー接続
されているため、NMOSトランジスタＭ17，Ｍ18にも電流
(I+I1)が流れる。

【００５７】このように、帰還信号ＦＢの位相が基準信
号ＲＥＦよりも半周期以上遅れている場合には、所定期
間の間だけ、電流制御回路２０内の電流源２３，２４を
流れる電流(I+I1)をチャージポンプ２ｂ内に流すように
するため、チャージポンプ２ｂに流れる電流が増加して
位相および周波数調整を迅速に行うことができる。

【００５８】一方、帰還信号ＦＢの位相が基準信号ＲＥ
Ｆと比べて半周期未満しかずれていない場合には、論理
回路２５の出力ＵＤ１がハイレベルになることはない。
したがって、電流制御回路２０からの電流がチャージポ
ンプ２ｂに供給されることはなく、チャージポンプ２ｂ
に流れる電流を低減することができる。

【００５９】このように、第２の実施形態は、帰還信号
ＦＢと基準信号ＲＥＦとの位相差および周波数差が大き
い場合のみ動作する電流制御回路２０を設け、電流制御
回路２０内の電流源２３，２４が動作中は、チャージポ
ンプ２ｂ内に流れる電流を増やすようにしたため、位相
差および周波数差を短時間で低減することができる。

【００６０】なお、図６の論理回路２５は、必ずしも必
要ではなく、省略してもよい。ただし、論理回路２５を
省略すると、ＵＰ信号やDOWN信号の出力にかかわらず、
カウンタのカウント値が(Q0,Q1,Q2)=(111),(110),(10
1),(100)になると、いつでも定電流源が(I+I1)の電流を
生成してしまうので、消費電力が増えてしまう。

【００６１】上述した実施形態では、基準信号ＲＥＦと
帰還信号ＦＢとの位相差および周波数差が予め定めた基
準値を超えた場合には、チャージポンプ２ａ，２ｂに流
れる電流を２通りに切り替える例を説明したが、この電
流を３通り以上に切り替えてもよい。また、基準値を複
数設け、基準信号ＲＥＦと帰還信号ＦＢとの位相差およ
び周波数差に応じて、きめ細かくチャージポンプ２ａ，
２ｂに流れる電流を可変制御してもよい。

【００６２】また、図１の分周器５内のカウンタは、バ
イナリカウンタ、ジョンソンカウンタ、グレイコードカ
ウンタ、リングカウンタ、ダウンカウンタ、アップカウ
ンタ、シフトレジスタ、およびリニアフィードバックカ
ウンタ等の種々のカウンタやシフトレジスタを用いて構
成可能であり、カウントするビット数にも特に制限はな
い。

【００６３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、基準信号と帰還信号との位相差および周波数差に
応じて、電圧電流変換手段から出力される電流信号を切
り替えるようにするため、位相差および周波数差が大き
い場合にはチャージポンプに流れる電流を増やして発振
信号を迅速に変化させることができ、ロックアップ時間
の短縮化が図れる。また、位相差および周波数差が小さ
い場合には、チャージポンプに流れる電流を少なくして
発振信号の制御を行うため、発振動作を安定化させるこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る位相同期回路を内蔵するＰＬＬ制
御システムの第１の実施形態のブロック図。

【図２】図１のチャージポンプの内部構成を示す回路
図。

【図３】（ａ），（ｂ）はUP信号に基づくチャージポン
プの動作タイミング図。

【図４】（ａ），（ｂ）はDOWN信号に基づくチャージポ
ンプの動作タイミング図。

【図５】本発明に係る位相同期回路を内蔵するＰＬＬ制
御システムの第２の実施形態のブロック図。

【図６】図５のチャージポンプと電流制御回路の内部構
成を示す回路図。

【図７】従来のＰＬＬ制御システムの概略構成を示すブ
ロック図。

【図８】図７の位相周波数比較器の内部構成を示す回路
図。

【図９】位相周波数比較器の動作タイミング図。

【図１０】図７のチャージポンプの内部構成を示す回路
図。

【図１１】図７のループフィルタの内部構成を示す回路
図。

【図１２】図７の電圧制御発振器の内部構成を示す回路
図。

【図１３】（ａ）は図７の分周器の内部構成を示す回路
図、（ｂ）は分周器の動作タイミング図。

【符号の説明】

１ 位相周波数比較器（ＰＦＤ） ２，２ａ，２ｂ チャージポンプ（ＣＨＰ） ３ ループフィルタ（ＬＰＦ） ４ 電圧制御型発振器（ＶＣＯ） ５ 分周器（ＤＩＶ） １１〜１４ 電流源 １５〜１７，２５，２６ 論理回路 ２０ 電流制御回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC24 CC31 CC38 CC41 CC52 DD43 EE19 GG15 HH03 JJ08 KK03 KK25 LL00

Claims (9)

【特許請求の範囲】
1. 【請求項１】基準信号と帰還信号との位相差および周波
   数差に応じたパルス幅をもつパルス信号を出力する位相
   周波数比較手段と、 前記パルス信号に応じた電流信号を出力する電圧電流変
   換手段と、 前記電流信号に応じて周波数が可変制御される発振信号
   を出力する発振信号生成手段と、 前記発振信号を分周して前記帰還信号を生成する分周手
   段と、を備え、 前記電圧電流変換手段は、前記基準信号と前記帰還信号
   との間に位相差および周波数差がある場合には、電流値
   の異なる複数種類の前記電流信号のいずれかを位相差お
   よび周波数差に応じて切り替えて出力することを特徴と
   する位相同期回路。
2. 【請求項２】前記電圧電流変換手段は、 前記基準信号が前記帰還信号よりも位相が進んでいると
   きに動作する第１の電流源と、 前記基準信号が前記帰還信号よりも第１の位相差以上位
   相が進んでいるときのみ動作する第２の電流源と、 前記基準信号が前記帰還信号よりも位相が遅れていると
   きに動作する第３の電流源と、 前記基準信号が前記帰還信号よりも第２の位相差以上位
   相が遅れているときのみ動作する第４の電流源と、を有
   し、 前記第１〜第４の電流源から発生された電流に基づいて
   前記複数種類の電流信号を生成することを特徴とする請
   求項１に記載の位相同期回路。
3. 【請求項３】前記電圧電流変換手段は、前記パルス信号
   のパルス幅に応じて前記第１〜第４の電流源の動作期間
   を設定することを特徴とする請求項２に記載の位相同期
   回路。
4. 【請求項４】前記分周手段は、前記発振信号を分周する
   のに用いられるＮビットのカウンタを有し、 前記電圧電流変換手段は、前記パルス信号の論理と前記
   カウンタのカウント値とに基づいて、前記第２および第
   ４の電流源の動作期間を設定することを特徴とする請求
   項３に記載の位相同期回路。
5. 【請求項５】前記電圧電流変換手段は、前記基準信号が
   前記帰還信号よりも前記第１の位相差以上位相が進んで
   いる場合には、前記カウント値が第１のカウント範囲の
   ときのみ前記第２の電流源を動作させ、前記基準信号が
   前記帰還信号よりも前記第２の位相差以上遅れている場
   合には、前記カウント値が第２のカウント範囲のときの
   み前記第４の電流源を動作させることを特徴とする請求
   項４に記載の位相同期回路。
6. 【請求項６】前記電圧電流変換手段は、 前記基準信号が前記帰還信号よりも位相が進んでいると
   きに動作する第１の電流源と、 前記基準信号が前記帰還信号よりも位相が遅れていると
   きに動作する第２の電流源と、 前記基準信号が前記帰還信号よりも第１の位相差以上位
   相が進んでいるときか、あるいは前記基準信号が前記帰
   還信号よりも第２の位相差以上位相が遅れているときに
   動作する第３の電流源と、を有し、 前記第１および第２の電流源は、前記第３の電流源が動
   作したときに、それに連動して電流量を増やすことを特
   徴とする請求項２に記載の位相同期回路。
7. 【請求項７】前記電圧電流変換手段は、前記パルス信号
   のパルス幅に応じて前記第１〜第３の電流源の動作期間
   を設定することを特徴とする請求項６に記載の位相同期
   回路。
8. 【請求項８】前記分周手段は、前記発振信号を分周する
   のに用いられるＮビットのカウンタを有し、 前記電圧電流変換手段は、前記パルス信号の論理と前記
   カウンタのカウント値とに基づいて、前記第３の電流源
   の動作期間を設定することを特徴とする請求項６または
   ７に記載の位相同期回路。
9. 【請求項９】前記電圧電流変換手段は、前記基準信号が
   前記帰還信号よりも前記第１の位相差以上位相が進んで
   いる場合には、前記カウント値が第１のカウント範囲の
   ときのみ前記第３の電流源を動作させ、前記基準信号が
   前記帰還信号よりも前記第２の位相差以上遅れている場
   合には、前記カウント値が第２のカウント範囲のときの
   み前記第３の電流源を動作させることを特徴とする請求
   項８に記載の位相同期回路。