JP2001274680A - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2001274680A JP2001274680A JP2000084471A JP2000084471A JP2001274680A JP 2001274680 A JP2001274680 A JP 2001274680A JP 2000084471 A JP2000084471 A JP 2000084471A JP 2000084471 A JP2000084471 A JP 2000084471A JP 2001274680 A JP2001274680 A JP 2001274680A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相差または周波数差が大きい場合でも、短
時間で系を安定化させることができ、ロックアップタイ
ムを短縮可能な位相同期回路を提供する。 【解決手段】 本発明は、定電流源11〜14と、PMOS
トランジスタM1,M2と、NMOSトランジスタM3,M
4と、PMOSトランジスタM2のゲート電圧を制御する論
理回路15と、NMOSトランジスタのゲート電圧を制御す
る論理回路16と、分周器5内のカウンタのカウント値
が所定範囲内にあるか否かを検出する論理回路17とを
備えている。基準信号REFと帰還信号FBとの位相差
が基準値を越えている場合には、チャージポンプ2aを
流れる電流を所定期間だけ増やすような制御を行うた
め、ロックアップ期間を短縮することができる。また、
位相差が少ない場合には、チャージポンプ2aを流れる
電流を少なくするような制御を行うため、発振動作の安
定化が図れる。
時間で系を安定化させることができ、ロックアップタイ
ムを短縮可能な位相同期回路を提供する。 【解決手段】 本発明は、定電流源11〜14と、PMOS
トランジスタM1,M2と、NMOSトランジスタM3,M
4と、PMOSトランジスタM2のゲート電圧を制御する論
理回路15と、NMOSトランジスタのゲート電圧を制御す
る論理回路16と、分周器5内のカウンタのカウント値
が所定範囲内にあるか否かを検出する論理回路17とを
備えている。基準信号REFと帰還信号FBとの位相差
が基準値を越えている場合には、チャージポンプ2aを
流れる電流を所定期間だけ増やすような制御を行うた
め、ロックアップ期間を短縮することができる。また、
位相差が少ない場合には、チャージポンプ2aを流れる
電流を少なくするような制御を行うため、発振動作の安
定化が図れる。
Description
【0001】
【発明の属する技術分野】本発明は、基準信号と帰還信
号との位相差がゼロになるような制御を行う位相同期回
路に関し、例えば、PLL(Phase Locked Loop)制御シ
ステムで用いられる回路を対象とする。
号との位相差がゼロになるような制御を行う位相同期回
路に関し、例えば、PLL(Phase Locked Loop)制御シ
ステムで用いられる回路を対象とする。
【0002】
【従来の技術】図7は従来のPLL制御システムの概略
構成を示すブロック図である。図7のPLL制御システ
ムは、位相周波数比較器(PFD)1と、チャージポン
プ(CHP)2と、ループフィルタ(LPF)3と、電
圧制御型発振器(VCO)4と、分周器(DIV)5と
を備えており、電圧制御型発振器4から出力された発振
信号を、分周器5を介して位相周波数比較器1に帰還さ
せることにより、フィードバック回路を構成している。
構成を示すブロック図である。図7のPLL制御システ
ムは、位相周波数比較器(PFD)1と、チャージポン
プ(CHP)2と、ループフィルタ(LPF)3と、電
圧制御型発振器(VCO)4と、分周器(DIV)5と
を備えており、電圧制御型発振器4から出力された発振
信号を、分周器5を介して位相周波数比較器1に帰還さ
せることにより、フィードバック回路を構成している。
【0003】位相周波数比較器1は、発振信号を分周器
5で分周した帰還信号FBと基準信号REFとの位相差
および周波数差に応じて、UP信号とDOWN信号を出力す
る。チャージポンプ2は、UP信号がハイレベルであれ
ばループフィルタ3に電流を流し、DOWN信号がハイレベ
ルであればループフィルタ3からの電流を引き込む。ル
ープフィルタ3は、チャージポンプ2に流れる電流に応
じた電圧を出力する。電圧制御型発振器4は、ループフ
ィルタ3の出力電圧に応じて発振信号の周波数を制御す
る。この発振信号は、分周器5で分周されて位相周波数
比較器1にフィードバックされる。
5で分周した帰還信号FBと基準信号REFとの位相差
および周波数差に応じて、UP信号とDOWN信号を出力す
る。チャージポンプ2は、UP信号がハイレベルであれ
ばループフィルタ3に電流を流し、DOWN信号がハイレベ
ルであればループフィルタ3からの電流を引き込む。ル
ープフィルタ3は、チャージポンプ2に流れる電流に応
じた電圧を出力する。電圧制御型発振器4は、ループフ
ィルタ3の出力電圧に応じて発振信号の周波数を制御す
る。この発振信号は、分周器5で分周されて位相周波数
比較器1にフィードバックされる。
【0004】図8は図7の位相周波数比較器1の内部構
成を示す回路図、図9は位相周波数比較器1の動作タイ
ミング図である。図8に示すように、位相周波数比較器
1は、NANDゲートG1〜G9と、インバータIV1〜I
V5とを有する。UP信号は通常はハイレベルであり、
基準信号REFが帰還信号FBよりも先にハイレベルに
なった時点(図9の時刻t1)でローレベルになり、そ
の後、帰還信号FBがハイレベルになる時刻t2までの
間、ローレベルを保持する。また、DOWN信号は通常はロ
ーレベルであり、帰還信号FBが基準信号REFよりも
先にハイレベルになった時刻t3でハイレベルになり、
その後、帰還信号FBがハイレベルになる時刻t4まで
の間、ハイレベルを保持する。
成を示す回路図、図9は位相周波数比較器1の動作タイ
ミング図である。図8に示すように、位相周波数比較器
1は、NANDゲートG1〜G9と、インバータIV1〜I
V5とを有する。UP信号は通常はハイレベルであり、
基準信号REFが帰還信号FBよりも先にハイレベルに
なった時点(図9の時刻t1)でローレベルになり、そ
の後、帰還信号FBがハイレベルになる時刻t2までの
間、ローレベルを保持する。また、DOWN信号は通常はロ
ーレベルであり、帰還信号FBが基準信号REFよりも
先にハイレベルになった時刻t3でハイレベルになり、
その後、帰還信号FBがハイレベルになる時刻t4まで
の間、ハイレベルを保持する。
【0005】図10は図7のチャージポンプ2の内部構
成を示す回路図である。図示のように、チャージポンプ
2は、電源端子と接地端子との間に直列接続されたPMOS
トランジスタM31とNMOSトランジスタM32を有する。PM
OSトランジスタM31のゲート端子にはUP信号が入力さ
れ、NMOSトランジスタM32のゲート端子にはDOWN信号が
入力される。UP信号がローレベルになると、PMOSトラ
ンジスタM31がオンし、電源端子からPMOSトランジスタ
M31を通ってループフィルタ3に電流が流れる。また、
DOWN信号がハイレベルになると、NMOSトランジスタM32
がオンし、ループフィルタ3からNMOSトランジスタを通
って接地端子に電流が流れる。
成を示す回路図である。図示のように、チャージポンプ
2は、電源端子と接地端子との間に直列接続されたPMOS
トランジスタM31とNMOSトランジスタM32を有する。PM
OSトランジスタM31のゲート端子にはUP信号が入力さ
れ、NMOSトランジスタM32のゲート端子にはDOWN信号が
入力される。UP信号がローレベルになると、PMOSトラ
ンジスタM31がオンし、電源端子からPMOSトランジスタ
M31を通ってループフィルタ3に電流が流れる。また、
DOWN信号がハイレベルになると、NMOSトランジスタM32
がオンし、ループフィルタ3からNMOSトランジスタを通
って接地端子に電流が流れる。
【0006】図11は図7のループフィルタ3の内部構
成を示す回路図である。ループフィルタ3は、抵抗素子
R1,R2とキャパシタ素子C1で構成され、チャージ
ポンプ2を流れる電流を電圧信号に変換する。ループフ
ィルタ3を設けることで、高周波の雑音を低減できると
ともに、発振信号のフィードバックループを安定化させ
ることができる。
成を示す回路図である。ループフィルタ3は、抵抗素子
R1,R2とキャパシタ素子C1で構成され、チャージ
ポンプ2を流れる電流を電圧信号に変換する。ループフ
ィルタ3を設けることで、高周波の雑音を低減できると
ともに、発振信号のフィードバックループを安定化させ
ることができる。
【0007】図12は図7の電圧制御発振器4の内部構
成を示す回路図である。図12の電圧制御発振器4は、
縦続接続されたインバータIV11〜IV13と、これらイ
ンバータの段間に接続されたトランスファーゲートTG
1,TG2とを有する。最終段のインバータIV13の出
力を初段のインバータIV11の入力側に帰還させること
で、リングオシレータを構成している。トランスファー
ゲートTG1,TG2の入力端子には、図7のループフ
ィルタ3の出力端子が接続されており、ループフィルタ
3の出力電圧により、発振信号の周波数が制御される。
成を示す回路図である。図12の電圧制御発振器4は、
縦続接続されたインバータIV11〜IV13と、これらイ
ンバータの段間に接続されたトランスファーゲートTG
1,TG2とを有する。最終段のインバータIV13の出
力を初段のインバータIV11の入力側に帰還させること
で、リングオシレータを構成している。トランスファー
ゲートTG1,TG2の入力端子には、図7のループフ
ィルタ3の出力端子が接続されており、ループフィルタ
3の出力電圧により、発振信号の周波数が制御される。
【0008】図13(a)は図7の分周器5の内部構成
を示す回路図、図13(b)は図7の分周器5の動作タ
イミング図である。分周器5は、Dフリップフロップ3
1〜33、EXNORゲートG11〜G13、およびORゲート
G14からなる3ビットのカウンタで構成され、発振信号
INをN=8分周した帰還信号FBを出力する。
を示す回路図、図13(b)は図7の分周器5の動作タ
イミング図である。分周器5は、Dフリップフロップ3
1〜33、EXNORゲートG11〜G13、およびORゲート
G14からなる3ビットのカウンタで構成され、発振信号
INをN=8分周した帰還信号FBを出力する。
【0009】図7のPLL制御システムでは、基準信号
REFと帰還信号FBの位相および周波数がともに等し
くなるように、電圧制御型発振器4を制御するため、電
圧制御型発振器4から出力される発振信号の周波数は基
準信号REFの周波数のN倍になる。
REFと帰還信号FBの位相および周波数がともに等し
くなるように、電圧制御型発振器4を制御するため、電
圧制御型発振器4から出力される発振信号の周波数は基
準信号REFの周波数のN倍になる。
【0010】
【発明が解決しようとする課題】従来のPLL制御シス
テムでは、チャージポンプ2を流れる電流のパルス幅
を、基準信号REFと帰還信号FBの位相差および周波
数差に応じて線形に変化させていた。すなわち、位相差
および周波数差の大きさによらず、チャージポンプ2か
ら出力される電流パルスの振幅を一定にしていた。この
ため、基準信号と帰還信号の位相差が大きいほど、系が
安定化して位相差がゼロになるまでの時間(ロックアッ
プタイムまたはロックインタイム)が長くなるという問
題があった。
テムでは、チャージポンプ2を流れる電流のパルス幅
を、基準信号REFと帰還信号FBの位相差および周波
数差に応じて線形に変化させていた。すなわち、位相差
および周波数差の大きさによらず、チャージポンプ2か
ら出力される電流パルスの振幅を一定にしていた。この
ため、基準信号と帰還信号の位相差が大きいほど、系が
安定化して位相差がゼロになるまでの時間(ロックアッ
プタイムまたはロックインタイム)が長くなるという問
題があった。
【0011】本発明は、このような点に鑑みてなされた
ものであり、その目的は、位相差および周波数差が大き
い場合でも、短時間で系を安定化させることができ、か
つロックアップタイムを短くすることができる位相同期
回路を提供することにある。
ものであり、その目的は、位相差および周波数差が大き
い場合でも、短時間で系を安定化させることができ、か
つロックアップタイムを短くすることができる位相同期
回路を提供することにある。
【0012】
【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、基準信号と帰還信号との位
相差および周波数差に応じたパルス幅をもつパルス信号
を出力する位相周波数比較手段と、前記パルス信号に応
じた電流信号を出力する電圧電流変換手段と、前記電流
信号に応じて周波数が可変制御される発振信号を出力す
る発振信号生成手段と、前記発振信号を分周して前記帰
還信号を生成する分周手段と、を備え、前記電圧電流変
換手段は、前記基準信号と前記帰還信号との間に位相差
および周波数差がある場合には、電流値の異なる複数種
類の前記電流信号のいずれかを位相差および周波数差に
応じて切り替えて出力する。
ために、請求項1の発明は、基準信号と帰還信号との位
相差および周波数差に応じたパルス幅をもつパルス信号
を出力する位相周波数比較手段と、前記パルス信号に応
じた電流信号を出力する電圧電流変換手段と、前記電流
信号に応じて周波数が可変制御される発振信号を出力す
る発振信号生成手段と、前記発振信号を分周して前記帰
還信号を生成する分周手段と、を備え、前記電圧電流変
換手段は、前記基準信号と前記帰還信号との間に位相差
および周波数差がある場合には、電流値の異なる複数種
類の前記電流信号のいずれかを位相差および周波数差に
応じて切り替えて出力する。
【0013】請求項1の発明では、基準信号と帰還信号
との位相差に応じて、電圧電流変換手段から出力される
電流信号を切り替えるため、ロックアップ時間の短縮化
と発振動作の安定化が図れる。
との位相差に応じて、電圧電流変換手段から出力される
電流信号を切り替えるため、ロックアップ時間の短縮化
と発振動作の安定化が図れる。
【0014】請求項2の発明では、位相差が大きい場合
のみ動作する電流源を設けるため、簡易な手法で位相差
に応じて電流信号を切り替えることができる。
のみ動作する電流源を設けるため、簡易な手法で位相差
に応じて電流信号を切り替えることができる。
【0015】請求項3の発明では、位相差および周波数
差を示すパルス信号のパルス幅に応じて第1〜第4の電
流源の動作期間を設定するため、第1〜第4の電流源の
動作期間をきめ細やかに制御することができる。
差を示すパルス信号のパルス幅に応じて第1〜第4の電
流源の動作期間を設定するため、第1〜第4の電流源の
動作期間をきめ細やかに制御することができる。
【0016】請求項4の発明では、発振信号を分周する
ためのカウンタのカウント値に基づいて、第2および第
4の電流源の動作期間を設定するため、動作期間設定用
の回路を簡略化することができる。
ためのカウンタのカウント値に基づいて、第2および第
4の電流源の動作期間を設定するため、動作期間設定用
の回路を簡略化することができる。
【0017】請求項5の発明では、カウンタのカウント
値が所定のカウント範囲内の場合のみ第2および第4の
電流源を動作させるため、動作期間の設定変更を容易に
行うことができる。
値が所定のカウント範囲内の場合のみ第2および第4の
電流源を動作させるため、動作期間の設定変更を容易に
行うことができる。
【0018】請求項6の発明では、第1および第2の電
流源を流れる電流値を、第3の電流源に流れる電流によ
り可変制御できるようにしたため、第3の電流源を動作
させるか否かにより、第1および第2の電流源を流れる
電流値を制御することができる。
流源を流れる電流値を、第3の電流源に流れる電流によ
り可変制御できるようにしたため、第3の電流源を動作
させるか否かにより、第1および第2の電流源を流れる
電流値を制御することができる。
【0019】請求項7の発明では、位相差および周波数
差を示すパルス信号のパルス幅に応じて第1〜第3の電
流源の動作期間を設定するため、第1〜第3の電流源の
動作期間をきめ細やかに制御することができる。
差を示すパルス信号のパルス幅に応じて第1〜第3の電
流源の動作期間を設定するため、第1〜第3の電流源の
動作期間をきめ細やかに制御することができる。
【0020】請求項8の発明では、発振信号を分周する
ためのカウンタのカウント値に基づいて、第3の電流源
の動作期間を設定するため、動作期間設定用の回路を簡
略化することができる。
ためのカウンタのカウント値に基づいて、第3の電流源
の動作期間を設定するため、動作期間設定用の回路を簡
略化することができる。
【0021】請求項9の発明では、カウンタのカウント
値が所定のカウント範囲内の場合のみ第3の電流源を動
作させるため、動作期間の設定変更を容易に行うことが
できる。
値が所定のカウント範囲内の場合のみ第3の電流源を動
作させるため、動作期間の設定変更を容易に行うことが
できる。
【0022】
【発明の実施の形態】以下、本発明に係る位相同期回路
について、図面を参照しながら具体的に説明する。以下
では、主に、本発明に係る位相同期回路をPLL制御シ
ステム内に組み込んだ例について説明する。
について、図面を参照しながら具体的に説明する。以下
では、主に、本発明に係る位相同期回路をPLL制御シ
ステム内に組み込んだ例について説明する。
【0023】(第1の実施形態)図1は本発明に係る位
相同期回路を内蔵するPLL制御システムの第1の実施
形態のブロック図である。図1では、図7と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
相同期回路を内蔵するPLL制御システムの第1の実施
形態のブロック図である。図1では、図7と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【0024】図1のPLL制御システムは、図7と同様
の構成の位相周波数比較器1(PFD:位相周波数比較
手段)、ループフィルタ3(LPF)、電圧制御型発振
器4(VCO:発振信号生成手段)、および分周器5
(DIV:分周手段)を備えているが、チャージポンプ
2a(CHP:電圧電流変換手段)の内部構成が図10
に示す従来のチャージポンプ2と異なっている。図1の
チャージポンプ2aは、分周器5内で生成された内部信
号に基づいてチャージポンプ2a内を流れる電流を制御
する点に特徴がある。
の構成の位相周波数比較器1(PFD:位相周波数比較
手段)、ループフィルタ3(LPF)、電圧制御型発振
器4(VCO:発振信号生成手段)、および分周器5
(DIV:分周手段)を備えているが、チャージポンプ
2a(CHP:電圧電流変換手段)の内部構成が図10
に示す従来のチャージポンプ2と異なっている。図1の
チャージポンプ2aは、分周器5内で生成された内部信
号に基づいてチャージポンプ2a内を流れる電流を制御
する点に特徴がある。
【0025】図2は図1のチャージポンプ2aの内部構
成を示す回路図である。図2に示すように、本実施形態
のチャージポンプ2aは、定電流源11〜14と、PMOS
トランジスタM1,M2と、NMOSトランジスタM3,M
4と、PMOSトランジスタM2のゲート電圧を制御する論
理回路15と、NMOSトランジスタM4のゲート電圧を制
御する論理回路16と、分周器5内のカウンタのカウン
ト値が所定範囲内にあるか否かを検出する論理回路17
とを備えている。
成を示す回路図である。図2に示すように、本実施形態
のチャージポンプ2aは、定電流源11〜14と、PMOS
トランジスタM1,M2と、NMOSトランジスタM3,M
4と、PMOSトランジスタM2のゲート電圧を制御する論
理回路15と、NMOSトランジスタM4のゲート電圧を制
御する論理回路16と、分周器5内のカウンタのカウン
ト値が所定範囲内にあるか否かを検出する論理回路17
とを備えている。
【0026】定電流源11、PMOSトランジスタM1、NM
OSトランジスタM3および定電流源12は、電源端子と
接地端子との間に直列接続されている。同様に、定電流
源13、PMOSトランジスタM2、NMOSトランジスタM4
および定電流源14も、電源端子と接地端子との間に直
列接続されている。
OSトランジスタM3および定電流源12は、電源端子と
接地端子との間に直列接続されている。同様に、定電流
源13、PMOSトランジスタM2、NMOSトランジスタM4
および定電流源14も、電源端子と接地端子との間に直
列接続されている。
【0027】論理回路15の出力UP1は、位相周波数
比較器1からのUP信号がローレベルで、かつ論理回路
17の出力がハイレベルのときにローレベルになり、こ
のときPMOSトランジスタM2はオンする。
比較器1からのUP信号がローレベルで、かつ論理回路
17の出力がハイレベルのときにローレベルになり、こ
のときPMOSトランジスタM2はオンする。
【0028】論理回路16の出力DOWN1は、位相周波数
比較器1からのDOWN信号がハイレベルで、かつ論理回路
17の出力がローレベルのときにハイレベルになり、こ
のときNMOSトランジスタM4はオンする。
比較器1からのDOWN信号がハイレベルで、かつ論理回路
17の出力がローレベルのときにハイレベルになり、こ
のときNMOSトランジスタM4はオンする。
【0029】論理回路17は、分周器5内のカウンタの
カウント値(Q0,Q1,Q2)が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。
カウント値(Q0,Q1,Q2)が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。
【0030】なお、定電流源11は第1の電流源に対応
し、定電流源12は第3の電流源に対応し、定電流源1
3は第2の電流源に対応し、定電流源14は第4の電流
源に対応する。
し、定電流源12は第3の電流源に対応し、定電流源1
3は第2の電流源に対応し、定電流源14は第4の電流
源に対応する。
【0031】図3および図4は図2のチャージポンプ2
aの動作タイミング図である。図3はUP信号に基づく
タイミング図であり、図3(a)は帰還信号FBの位相
が基準信号REFよりも半周期以上遅れている場合、図
3(b)は帰還信号FBの位相が基準信号REFよりも
半周期未満しか遅れていない場合を示している。また、
図4はDOWN信号に基づくタイミング図であり、図4
(a)は帰還信号FBの位相が基準信号REFよりも半
周期以上進んでいる場合、図4(b)は帰還信号FBの
位相が基準信号REFよりも半周期未満しか進んでいな
い場合の動作タイミング図を示している。
aの動作タイミング図である。図3はUP信号に基づく
タイミング図であり、図3(a)は帰還信号FBの位相
が基準信号REFよりも半周期以上遅れている場合、図
3(b)は帰還信号FBの位相が基準信号REFよりも
半周期未満しか遅れていない場合を示している。また、
図4はDOWN信号に基づくタイミング図であり、図4
(a)は帰還信号FBの位相が基準信号REFよりも半
周期以上進んでいる場合、図4(b)は帰還信号FBの
位相が基準信号REFよりも半周期未満しか進んでいな
い場合の動作タイミング図を示している。
【0032】帰還信号FBの位相が基準信号REFより
も半周期以上遅れている場合には、論理回路17の出力
がハイレベルの間(図3(a)の時刻t11〜t13)にU
P信号がローレベルになる(図3(a)の時刻t12)。
したがって、時刻t12から帰還信号FBがローレベルに
なる時刻t13までの間、論理回路15の出力UP1がロ
ーレベルになってPMOSトランジスタM2はオンする。論
理回路15の出力UP1の論理は、(1)式の論理式で
表される。
も半周期以上遅れている場合には、論理回路17の出力
がハイレベルの間(図3(a)の時刻t11〜t13)にU
P信号がローレベルになる(図3(a)の時刻t12)。
したがって、時刻t12から帰還信号FBがローレベルに
なる時刻t13までの間、論理回路15の出力UP1がロ
ーレベルになってPMOSトランジスタM2はオンする。論
理回路15の出力UP1の論理は、(1)式の論理式で
表される。
【0033】
【数1】 PMOSトランジスタM2がオンの間(時刻t12〜t13)
は、PMOSトランジスタM1もオンであるため、チャージ
ポンプ2aからループフィルタ3に流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ2aを流れる電流が多くなって、基準信号REFと帰
還信号FBの位相差および周波数差を短時間で低減させ
ることができる。
は、PMOSトランジスタM1もオンであるため、チャージ
ポンプ2aからループフィルタ3に流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ2aを流れる電流が多くなって、基準信号REFと帰
還信号FBの位相差および周波数差を短時間で低減させ
ることができる。
【0034】次に、時刻t13からUP信号がハイレベル
になる時刻t14までは、論理回路17の出力がローレベ
ルになり、PMOSトランジスタM2はオフする。しかし、
この期間内はUP信号がローレベルであるため、PMOSト
ランジスタM1はオン状態を保持し、チャージポンプ2
aからループフィルタ3に小電流が流れる。この期間内
にチャージポンプ2aを流れる電流を少なくする理由
は、発振動作を安定化させるためである。
になる時刻t14までは、論理回路17の出力がローレベ
ルになり、PMOSトランジスタM2はオフする。しかし、
この期間内はUP信号がローレベルであるため、PMOSト
ランジスタM1はオン状態を保持し、チャージポンプ2
aからループフィルタ3に小電流が流れる。この期間内
にチャージポンプ2aを流れる電流を少なくする理由
は、発振動作を安定化させるためである。
【0035】同様に、時刻t15〜t16の間も、時刻t12
〜t13と同様に、PMOSトランジスタM1,M2がいずれ
もオンしてチャージポンプ2aからループフィルタ3に
大電流が流れ、時刻t16以降は、PMOSトランジスタM1
のみがオンしてチャージポンプ2aからループフィルタ
3に小電流が流れる。
〜t13と同様に、PMOSトランジスタM1,M2がいずれ
もオンしてチャージポンプ2aからループフィルタ3に
大電流が流れ、時刻t16以降は、PMOSトランジスタM1
のみがオンしてチャージポンプ2aからループフィルタ
3に小電流が流れる。
【0036】一方、帰還信号FBの位相が基準信号RE
Fよりも半周期未満しか遅れていない場合には、論理回
路17の出力がハイレベルの間(図3(b)の時刻t21
〜t22)はUP信号は常にハイレベルである。したがっ
て、PMOSトランジスタM2がオンになることはない。
Fよりも半周期未満しか遅れていない場合には、論理回
路17の出力がハイレベルの間(図3(b)の時刻t21
〜t22)はUP信号は常にハイレベルである。したがっ
て、PMOSトランジスタM2がオンになることはない。
【0037】基準信号REFがハイレベルになる時刻t
23から、帰還信号FBがハイレベルになる時刻t24まで
の間、UP信号はローレベルになるため、PMOSトランジ
スタM1がオンして、チャージポンプ2aからループフ
ィルタ3に小電流が流れる。すなわち、位相差が小さい
場合には、チャージポンプ2aを流れる電流が少なくな
り、ジッタ成分を低減できるとともに、発振動作の安定
化が図れる。
23から、帰還信号FBがハイレベルになる時刻t24まで
の間、UP信号はローレベルになるため、PMOSトランジ
スタM1がオンして、チャージポンプ2aからループフ
ィルタ3に小電流が流れる。すなわち、位相差が小さい
場合には、チャージポンプ2aを流れる電流が少なくな
り、ジッタ成分を低減できるとともに、発振動作の安定
化が図れる。
【0038】一方、帰還信号FBの位相が基準信号RE
Fよりも半周期以上進んでいる場合には、論理回路17
の出力がハイレベルの間(図4(a)の時刻t31〜t3
2)はDOWN信号はハイレベル状態を保持する。この期間
内は、NMOSトランジスタM3がオンしてNMOSトランジス
タM4はオフし、ループフィルタ3からチャージポンプ
2aに小電流が流れる。この期間内にチャージポンプ2
aを流れる電流を少なくする理由は、チャージポンプ2
aの動作を安定化させるためである。
Fよりも半周期以上進んでいる場合には、論理回路17
の出力がハイレベルの間(図4(a)の時刻t31〜t3
2)はDOWN信号はハイレベル状態を保持する。この期間
内は、NMOSトランジスタM3がオンしてNMOSトランジス
タM4はオフし、ループフィルタ3からチャージポンプ
2aに小電流が流れる。この期間内にチャージポンプ2
aを流れる電流を少なくする理由は、チャージポンプ2
aの動作を安定化させるためである。
【0039】次に、論理回路17の出力がローレベルに
なる時刻t32から基準信号REFがハイレベルになる時
刻t33までの間、論理回路16の出力DOWN1がハイレベ
ルになってNMOSトランジスタM4はオンする。論理回路
16の出力DOWN1の論理は、(2)式の論理式で表され
る。
なる時刻t32から基準信号REFがハイレベルになる時
刻t33までの間、論理回路16の出力DOWN1がハイレベ
ルになってNMOSトランジスタM4はオンする。論理回路
16の出力DOWN1の論理は、(2)式の論理式で表され
る。
【0040】
【数2】 NMOSトランジスタM4がオンの間(時刻t32〜t33)
は、NMOSトランジスタM3もオンするため、ループフィ
ルタ3からチャージポンプ2aに流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ2aを流れる電流が多くなって、位相差を迅速に低減
するような制御が行われる。
は、NMOSトランジスタM3もオンするため、ループフィ
ルタ3からチャージポンプ2aに流れる電流が多くな
る。すなわち、位相差が大きい場合には、チャージポン
プ2aを流れる電流が多くなって、位相差を迅速に低減
するような制御が行われる。
【0041】同様に、時刻t34〜t35の間も、時刻t32
〜t33と同様に、NMOSトランジスタM3,M4がいずれ
もオンしてループフィルタ3からチャージポンプ2aに
大電流が流れ、時刻t35以降は、NMOSトランジスタM3
のみがオンしてループフィルタ3からチャージポンプ2
aに小電流が流れる。
〜t33と同様に、NMOSトランジスタM3,M4がいずれ
もオンしてループフィルタ3からチャージポンプ2aに
大電流が流れ、時刻t35以降は、NMOSトランジスタM3
のみがオンしてループフィルタ3からチャージポンプ2
aに小電流が流れる。
【0042】一方、帰還信号FBの位相が基準信号RE
Fよりも半周期未満遅れている場合には、論理回路17
の出力がハイレベルの間(図4(b)の時刻t41〜t4
3)はDOWN1信号は常にローレベルである。したがって、
NMOSトランジスタM4がオンになることはない。DOWN信
号は、基準信号REFがハイレベルになる時刻t42でロ
ーレベルになる。
Fよりも半周期未満遅れている場合には、論理回路17
の出力がハイレベルの間(図4(b)の時刻t41〜t4
3)はDOWN1信号は常にローレベルである。したがって、
NMOSトランジスタM4がオンになることはない。DOWN信
号は、基準信号REFがハイレベルになる時刻t42でロ
ーレベルになる。
【0043】時刻t44になると、帰還信号FBがハイレ
ベルになるため、DOWN信号がハイレベルになり、NMOSト
ランジスタM3がオンして、ループフィルタ3からチャ
ージポンプ2aに小電流が流れる。すなわち、位相差が
小さい場合には、チャージポンプ2aを流れる電流が少
なくなって、発振動作の安定化を図る制御が行われる。
ベルになるため、DOWN信号がハイレベルになり、NMOSト
ランジスタM3がオンして、ループフィルタ3からチャ
ージポンプ2aに小電流が流れる。すなわち、位相差が
小さい場合には、チャージポンプ2aを流れる電流が少
なくなって、発振動作の安定化を図る制御が行われる。
【0044】このように、第1の実施形態では、基準信
号REFと帰還信号FBとの位相差が基準値を越えてい
る場合には、チャージポンプ2aを流れる電流を所定期
間だけ増やすような制御を行うため、ロックアップ期間
を短縮することができる。また、位相差が少ない場合に
は、チャージポンプ2aを流れる電流を少なくするよう
な制御を行うため、発振動作の安定化が図れる。
号REFと帰還信号FBとの位相差が基準値を越えてい
る場合には、チャージポンプ2aを流れる電流を所定期
間だけ増やすような制御を行うため、ロックアップ期間
を短縮することができる。また、位相差が少ない場合に
は、チャージポンプ2aを流れる電流を少なくするよう
な制御を行うため、発振動作の安定化が図れる。
【0045】(第2の実施形態)第2の実施形態は、基
準信号REFと帰還信号FBとの位相差に応じて、チャ
ージポンプ2bに電流を供給する電流源の電流値を制御
するものである。
準信号REFと帰還信号FBとの位相差に応じて、チャ
ージポンプ2bに電流を供給する電流源の電流値を制御
するものである。
【0046】図5は本発明に係る位相同期回路を内蔵す
るPLL制御システムの第2の実施形態のブロック図で
ある。図5のPLL制御システムは、チャージポンプ2
bの内部構成が図2と異なっており、また、チャージポ
ンプ2b内を流れる電流を制御する電流制御回路(CS/V
S)20が新たに設けられている。電流制御回路20
は、電流源23,24に基づいて、チャージポンプ2b
内を流れる電流を制御する。
るPLL制御システムの第2の実施形態のブロック図で
ある。図5のPLL制御システムは、チャージポンプ2
bの内部構成が図2と異なっており、また、チャージポ
ンプ2b内を流れる電流を制御する電流制御回路(CS/V
S)20が新たに設けられている。電流制御回路20
は、電流源23,24に基づいて、チャージポンプ2b
内を流れる電流を制御する。
【0047】図6は図5のチャージポンプ2bと電流制
御回路20の内部構成を示す回路図である。図6のチャ
ージポンプ2bは、電流源21,22と、PMOSトランジ
スタM11と、NMOSトランジスタM12と、電流源23に接
続されたNMOSトランジスタM13と、電流源24に接続さ
れたNMOSトランジスタM14と、NMOSトランジスタM14の
ゲート電圧を制御する論理回路25と、分周器5内のカ
ウンタのカウント値が所定範囲のときのみハイレベル信
号を出力する論理回路26とを有する。
御回路20の内部構成を示す回路図である。図6のチャ
ージポンプ2bは、電流源21,22と、PMOSトランジ
スタM11と、NMOSトランジスタM12と、電流源23に接
続されたNMOSトランジスタM13と、電流源24に接続さ
れたNMOSトランジスタM14と、NMOSトランジスタM14の
ゲート電圧を制御する論理回路25と、分周器5内のカ
ウンタのカウント値が所定範囲のときのみハイレベル信
号を出力する論理回路26とを有する。
【0048】チャージポンプ2b内の電流源21を構成
するPMOSトランジスタM15、PMOSトランジスタM11、NM
OSトランジスタM12および電流源22を構成するNMOSト
ランジスタM18は、電源端子と接地端子との間に直列接
続されている。同様に、定電流源21を構成するPMOSト
ランジスタM16と電流源22を構成するNMOSトランジス
タM17は、電源端子と接地端子との間に直列接続されて
いる。
するPMOSトランジスタM15、PMOSトランジスタM11、NM
OSトランジスタM12および電流源22を構成するNMOSト
ランジスタM18は、電源端子と接地端子との間に直列接
続されている。同様に、定電流源21を構成するPMOSト
ランジスタM16と電流源22を構成するNMOSトランジス
タM17は、電源端子と接地端子との間に直列接続されて
いる。
【0049】チャージポンプ2b内のNMOSトランジスタ
M17,M18は、NMOSトランジスタM13とミラー接続され
ており、NMOSトランジスタM13に流れる電流と同じ電流
がチャージポンプ2b内を流れる。
M17,M18は、NMOSトランジスタM13とミラー接続され
ており、NMOSトランジスタM13に流れる電流と同じ電流
がチャージポンプ2b内を流れる。
【0050】論理回路25は、論理回路26の出力がハ
イレベルでUP信号がローレベルの場合か、あるいは論
理回路26の出力がローレベルでDOWN信号がハイレベル
の場合に、ハイレベル信号を出力する。
イレベルでUP信号がローレベルの場合か、あるいは論
理回路26の出力がローレベルでDOWN信号がハイレベル
の場合に、ハイレベル信号を出力する。
【0051】論理回路26は、分周器5内のカウンタの
カウント値(Q0,Q1,Q2)が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。
カウント値(Q0,Q1,Q2)が(1,1,1)か、(0,1,1)
か、(0,0,1)のときにハイレベル信号を出力する。
【0052】なお、電流源21は第1の電流源に対応
し、電流源22は第2の電流源に対応し、電流源23,
24は第3の電流源に対応する。
し、電流源22は第2の電流源に対応し、電流源23,
24は第3の電流源に対応する。
【0053】図6のチャージポンプ2bは、図3および
図4と同様の動作タイミング図に基づいて動作する。こ
のため、図3および図4を用いて図6の動作を説明す
る。
図4と同様の動作タイミング図に基づいて動作する。こ
のため、図3および図4を用いて図6の動作を説明す
る。
【0054】帰還信号FBの位相が基準信号REFより
も半周期以上遅れている場合には、論理回路26の出力
がハイレベルの間にUP信号はローレベルになり、UP
信号がローレベルになった時点で図6の論理回路25の
出力UD1はハイレベルになる。論理回路25の出力U
D1の論理は、(3)式で表される。
も半周期以上遅れている場合には、論理回路26の出力
がハイレベルの間にUP信号はローレベルになり、UP
信号がローレベルになった時点で図6の論理回路25の
出力UD1はハイレベルになる。論理回路25の出力U
D1の論理は、(3)式で表される。
【0055】
【数3】 論理回路25の出力UD1がハイレベルになると、NMOS
トランジスタM14がオンし、電流源24からの電流I1
がNMOSトランジスタM14を流れ、それに応じて、NMOSト
ランジスタM13には電流(I+I1)が流れる。
トランジスタM14がオンし、電流源24からの電流I1
がNMOSトランジスタM14を流れ、それに応じて、NMOSト
ランジスタM13には電流(I+I1)が流れる。
【0056】NMOSトランジスタM13は、チャージポンプ
2b回路内のNMOSトランジスタM17,M18とミラー接続
されているため、NMOSトランジスタM17,M18にも電流
(I+I1)が流れる。
2b回路内のNMOSトランジスタM17,M18とミラー接続
されているため、NMOSトランジスタM17,M18にも電流
(I+I1)が流れる。
【0057】このように、帰還信号FBの位相が基準信
号REFよりも半周期以上遅れている場合には、所定期
間の間だけ、電流制御回路20内の電流源23,24を
流れる電流(I+I1)をチャージポンプ2b内に流すように
するため、チャージポンプ2bに流れる電流が増加して
位相および周波数調整を迅速に行うことができる。
号REFよりも半周期以上遅れている場合には、所定期
間の間だけ、電流制御回路20内の電流源23,24を
流れる電流(I+I1)をチャージポンプ2b内に流すように
するため、チャージポンプ2bに流れる電流が増加して
位相および周波数調整を迅速に行うことができる。
【0058】一方、帰還信号FBの位相が基準信号RE
Fと比べて半周期未満しかずれていない場合には、論理
回路25の出力UD1がハイレベルになることはない。
したがって、電流制御回路20からの電流がチャージポ
ンプ2bに供給されることはなく、チャージポンプ2b
に流れる電流を低減することができる。
Fと比べて半周期未満しかずれていない場合には、論理
回路25の出力UD1がハイレベルになることはない。
したがって、電流制御回路20からの電流がチャージポ
ンプ2bに供給されることはなく、チャージポンプ2b
に流れる電流を低減することができる。
【0059】このように、第2の実施形態は、帰還信号
FBと基準信号REFとの位相差および周波数差が大き
い場合のみ動作する電流制御回路20を設け、電流制御
回路20内の電流源23,24が動作中は、チャージポ
ンプ2b内に流れる電流を増やすようにしたため、位相
差および周波数差を短時間で低減することができる。
FBと基準信号REFとの位相差および周波数差が大き
い場合のみ動作する電流制御回路20を設け、電流制御
回路20内の電流源23,24が動作中は、チャージポ
ンプ2b内に流れる電流を増やすようにしたため、位相
差および周波数差を短時間で低減することができる。
【0060】なお、図6の論理回路25は、必ずしも必
要ではなく、省略してもよい。ただし、論理回路25を
省略すると、UP信号やDOWN信号の出力にかかわらず、
カウンタのカウント値が(Q0,Q1,Q2)=(111),(110),(10
1),(100)になると、いつでも定電流源が(I+I1)の電流を
生成してしまうので、消費電力が増えてしまう。
要ではなく、省略してもよい。ただし、論理回路25を
省略すると、UP信号やDOWN信号の出力にかかわらず、
カウンタのカウント値が(Q0,Q1,Q2)=(111),(110),(10
1),(100)になると、いつでも定電流源が(I+I1)の電流を
生成してしまうので、消費電力が増えてしまう。
【0061】上述した実施形態では、基準信号REFと
帰還信号FBとの位相差および周波数差が予め定めた基
準値を超えた場合には、チャージポンプ2a,2bに流
れる電流を2通りに切り替える例を説明したが、この電
流を3通り以上に切り替えてもよい。また、基準値を複
数設け、基準信号REFと帰還信号FBとの位相差およ
び周波数差に応じて、きめ細かくチャージポンプ2a,
2bに流れる電流を可変制御してもよい。
帰還信号FBとの位相差および周波数差が予め定めた基
準値を超えた場合には、チャージポンプ2a,2bに流
れる電流を2通りに切り替える例を説明したが、この電
流を3通り以上に切り替えてもよい。また、基準値を複
数設け、基準信号REFと帰還信号FBとの位相差およ
び周波数差に応じて、きめ細かくチャージポンプ2a,
2bに流れる電流を可変制御してもよい。
【0062】また、図1の分周器5内のカウンタは、バ
イナリカウンタ、ジョンソンカウンタ、グレイコードカ
ウンタ、リングカウンタ、ダウンカウンタ、アップカウ
ンタ、シフトレジスタ、およびリニアフィードバックカ
ウンタ等の種々のカウンタやシフトレジスタを用いて構
成可能であり、カウントするビット数にも特に制限はな
い。
イナリカウンタ、ジョンソンカウンタ、グレイコードカ
ウンタ、リングカウンタ、ダウンカウンタ、アップカウ
ンタ、シフトレジスタ、およびリニアフィードバックカ
ウンタ等の種々のカウンタやシフトレジスタを用いて構
成可能であり、カウントするビット数にも特に制限はな
い。
【0063】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基準信号と帰還信号との位相差および周波数差に
応じて、電圧電流変換手段から出力される電流信号を切
り替えるようにするため、位相差および周波数差が大き
い場合にはチャージポンプに流れる電流を増やして発振
信号を迅速に変化させることができ、ロックアップ時間
の短縮化が図れる。また、位相差および周波数差が小さ
い場合には、チャージポンプに流れる電流を少なくして
発振信号の制御を行うため、発振動作を安定化させるこ
とができる。
れば、基準信号と帰還信号との位相差および周波数差に
応じて、電圧電流変換手段から出力される電流信号を切
り替えるようにするため、位相差および周波数差が大き
い場合にはチャージポンプに流れる電流を増やして発振
信号を迅速に変化させることができ、ロックアップ時間
の短縮化が図れる。また、位相差および周波数差が小さ
い場合には、チャージポンプに流れる電流を少なくして
発振信号の制御を行うため、発振動作を安定化させるこ
とができる。
【図1】本発明に係る位相同期回路を内蔵するPLL制
御システムの第1の実施形態のブロック図。
御システムの第1の実施形態のブロック図。
【図2】図1のチャージポンプの内部構成を示す回路
図。
図。
【図3】(a),(b)はUP信号に基づくチャージポン
プの動作タイミング図。
プの動作タイミング図。
【図4】(a),(b)はDOWN信号に基づくチャージポ
ンプの動作タイミング図。
ンプの動作タイミング図。
【図5】本発明に係る位相同期回路を内蔵するPLL制
御システムの第2の実施形態のブロック図。
御システムの第2の実施形態のブロック図。
【図6】図5のチャージポンプと電流制御回路の内部構
成を示す回路図。
成を示す回路図。
【図7】従来のPLL制御システムの概略構成を示すブ
ロック図。
ロック図。
【図8】図7の位相周波数比較器の内部構成を示す回路
図。
図。
【図9】位相周波数比較器の動作タイミング図。
【図10】図7のチャージポンプの内部構成を示す回路
図。
図。
【図11】図7のループフィルタの内部構成を示す回路
図。
図。
【図12】図7の電圧制御発振器の内部構成を示す回路
図。
図。
【図13】(a)は図7の分周器の内部構成を示す回路
図、(b)は分周器の動作タイミング図。
図、(b)は分周器の動作タイミング図。
1 位相周波数比較器(PFD) 2,2a,2b チャージポンプ(CHP) 3 ループフィルタ(LPF) 4 電圧制御型発振器(VCO) 5 分周器(DIV) 11〜14 電流源 15〜17,25,26 論理回路 20 電流制御回路
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J106 AA04 CC01 CC24 CC31 CC38 CC41 CC52 DD43 EE19 GG15 HH03 JJ08 KK03 KK25 LL00
Claims (9)
- 【請求項1】基準信号と帰還信号との位相差および周波
数差に応じたパルス幅をもつパルス信号を出力する位相
周波数比較手段と、 前記パルス信号に応じた電流信号を出力する電圧電流変
換手段と、 前記電流信号に応じて周波数が可変制御される発振信号
を出力する発振信号生成手段と、 前記発振信号を分周して前記帰還信号を生成する分周手
段と、を備え、 前記電圧電流変換手段は、前記基準信号と前記帰還信号
との間に位相差および周波数差がある場合には、電流値
の異なる複数種類の前記電流信号のいずれかを位相差お
よび周波数差に応じて切り替えて出力することを特徴と
する位相同期回路。 - 【請求項2】前記電圧電流変換手段は、 前記基準信号が前記帰還信号よりも位相が進んでいると
きに動作する第1の電流源と、 前記基準信号が前記帰還信号よりも第1の位相差以上位
相が進んでいるときのみ動作する第2の電流源と、 前記基準信号が前記帰還信号よりも位相が遅れていると
きに動作する第3の電流源と、 前記基準信号が前記帰還信号よりも第2の位相差以上位
相が遅れているときのみ動作する第4の電流源と、を有
し、 前記第1〜第4の電流源から発生された電流に基づいて
前記複数種類の電流信号を生成することを特徴とする請
求項1に記載の位相同期回路。 - 【請求項3】前記電圧電流変換手段は、前記パルス信号
のパルス幅に応じて前記第1〜第4の電流源の動作期間
を設定することを特徴とする請求項2に記載の位相同期
回路。 - 【請求項4】前記分周手段は、前記発振信号を分周する
のに用いられるNビットのカウンタを有し、 前記電圧電流変換手段は、前記パルス信号の論理と前記
カウンタのカウント値とに基づいて、前記第2および第
4の電流源の動作期間を設定することを特徴とする請求
項3に記載の位相同期回路。 - 【請求項5】前記電圧電流変換手段は、前記基準信号が
前記帰還信号よりも前記第1の位相差以上位相が進んで
いる場合には、前記カウント値が第1のカウント範囲の
ときのみ前記第2の電流源を動作させ、前記基準信号が
前記帰還信号よりも前記第2の位相差以上遅れている場
合には、前記カウント値が第2のカウント範囲のときの
み前記第4の電流源を動作させることを特徴とする請求
項4に記載の位相同期回路。 - 【請求項6】前記電圧電流変換手段は、 前記基準信号が前記帰還信号よりも位相が進んでいると
きに動作する第1の電流源と、 前記基準信号が前記帰還信号よりも位相が遅れていると
きに動作する第2の電流源と、 前記基準信号が前記帰還信号よりも第1の位相差以上位
相が進んでいるときか、あるいは前記基準信号が前記帰
還信号よりも第2の位相差以上位相が遅れているときに
動作する第3の電流源と、を有し、 前記第1および第2の電流源は、前記第3の電流源が動
作したときに、それに連動して電流量を増やすことを特
徴とする請求項2に記載の位相同期回路。 - 【請求項7】前記電圧電流変換手段は、前記パルス信号
のパルス幅に応じて前記第1〜第3の電流源の動作期間
を設定することを特徴とする請求項6に記載の位相同期
回路。 - 【請求項8】前記分周手段は、前記発振信号を分周する
のに用いられるNビットのカウンタを有し、 前記電圧電流変換手段は、前記パルス信号の論理と前記
カウンタのカウント値とに基づいて、前記第3の電流源
の動作期間を設定することを特徴とする請求項6または
7に記載の位相同期回路。 - 【請求項9】前記電圧電流変換手段は、前記基準信号が
前記帰還信号よりも前記第1の位相差以上位相が進んで
いる場合には、前記カウント値が第1のカウント範囲の
ときのみ前記第3の電流源を動作させ、前記基準信号が
前記帰還信号よりも前記第2の位相差以上遅れている場
合には、前記カウント値が第2のカウント範囲のときの
み前記第3の電流源を動作させることを特徴とする請求
項8に記載の位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000084471A JP2001274680A (ja) | 2000-03-24 | 2000-03-24 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000084471A JP2001274680A (ja) | 2000-03-24 | 2000-03-24 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
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2000
- 2000-03-24 JP JP2000084471A patent/JP2001274680A/ja active Pending
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CN114362748A (zh) * | 2022-03-18 | 2022-04-15 | 深圳通锐微电子技术有限公司 | 电荷泵的电流调整方法、电流调整电路和锁相环电路 |
CN114362748B (zh) * | 2022-03-18 | 2022-05-27 | 深圳通锐微电子技术有限公司 | 电荷泵的电流调整方法、电流调整电路和锁相环电路 |
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