JP2001274663A - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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Abstract
(57)【要約】
【課題】 素子の遮断能力の向上、スイッチングの高速
化、及びスイッチング損失を低減することが困難であっ
た。 【解決手段】 ＩＧＢＴ１１のコレクタ電極とエミッタ
電極の相互間にスナバキャパシタ１５が接続され、ゲー
ト電極にゲート抵抗１２が接続されている。ゲート抵抗
１２の抵抗値Ｒｇ（Ω）、スナバキャパシタ１５の容量
Ｃｓ（ｎＦ）、ゲート容量Ｃｇ（ｎＦ）、素子有効面積
Ａ（／ｃｍ2）とコレクタ電極及びエミッタ電極間を流
れる電流Ｉｃ（Ａ）の関係が、Ｒｇ＜（１６０００×Ｃ
ｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすことを特徴
とする。
化、及びスイッチング損失を低減することが困難であっ
た。 【解決手段】 ＩＧＢＴ１１のコレクタ電極とエミッタ
電極の相互間にスナバキャパシタ１５が接続され、ゲー
ト電極にゲート抵抗１２が接続されている。ゲート抵抗
１２の抵抗値Ｒｇ（Ω）、スナバキャパシタ１５の容量
Ｃｓ（ｎＦ）、ゲート容量Ｃｇ（ｎＦ）、素子有効面積
Ａ（／ｃｍ2）とコレクタ電極及びエミッタ電極間を流
れる電流Ｉｃ（Ａ）の関係が、Ｒｇ＜（１６０００×Ｃ
ｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型のバ
イポーラトランジスタに係り、例えばＩＧＢＴ等の大電
力を制御する電力用半導体装置に関する。
イポーラトランジスタに係り、例えばＩＧＢＴ等の大電
力を制御する電力用半導体装置に関する。
【０００２】
【従来の技術】従来ＩＧＢＴ等のＭＯＳゲート素子は、
例えば６００Ｖ、１０００Ａ程度の容量であったため、
充放電型スナバ回路は一般に用いられていなかった。し
かし、ＩＧＢＴの大容量化、高耐圧化が進み、その利用
範囲が、高電圧モータを駆動するインバータや送配電な
ど、従来ＧＴＯが利用されていた応用分野に広がってい
る。このような分野では、４ｋＶ以上の高耐圧を必要と
するため、従来の中容量のインバータと異なり、充放電
型スナバ回路が用いられるようになっている。このスナ
バ回路を構成するスナバキャパシタＣｓは、ターンオフ
時に素子に流れる電流を転流することにより、主電極間
の電圧の上昇速度を抑える。その結果、素子のターンオ
フ過程が安全動作領域内に収まり、素子の破壊を防止す
ることができる。
例えば６００Ｖ、１０００Ａ程度の容量であったため、
充放電型スナバ回路は一般に用いられていなかった。し
かし、ＩＧＢＴの大容量化、高耐圧化が進み、その利用
範囲が、高電圧モータを駆動するインバータや送配電な
ど、従来ＧＴＯが利用されていた応用分野に広がってい
る。このような分野では、４ｋＶ以上の高耐圧を必要と
するため、従来の中容量のインバータと異なり、充放電
型スナバ回路が用いられるようになっている。このスナ
バ回路を構成するスナバキャパシタＣｓは、ターンオフ
時に素子に流れる電流を転流することにより、主電極間
の電圧の上昇速度を抑える。その結果、素子のターンオ
フ過程が安全動作領域内に収まり、素子の破壊を防止す
ることができる。
【０００３】一方、この種のＭＯＳ系パワー素子におい
て、ゲート電極にはゲート抵抗が接続されている。この
ゲート抵抗は、素子のターンオフ時にターンオフ動作を
遅らせ、結果として安全動作領域を広げる働きがある。
すなわち、素子のターンオフ中、主電極間の電圧が上昇
しても、電子をＭＯＳトランジスタのチャネル領域から
注入することにより、電子の負電荷が、素子内部の高電
界を緩和し、安全動作領域を広げることができる。この
目的のため、比較的大きな抵抗値を有するゲート抵抗が
用いられている。
て、ゲート電極にはゲート抵抗が接続されている。この
ゲート抵抗は、素子のターンオフ時にターンオフ動作を
遅らせ、結果として安全動作領域を広げる働きがある。
すなわち、素子のターンオフ中、主電極間の電圧が上昇
しても、電子をＭＯＳトランジスタのチャネル領域から
注入することにより、電子の負電荷が、素子内部の高電
界を緩和し、安全動作領域を広げることができる。この
目的のため、比較的大きな抵抗値を有するゲート抵抗が
用いられている。
【０００４】
【発明が解決しようとする課題】ところで、従来、充放
電型スナバ回路をＩＧＢＴに用いる場合にも、充放電型
スナバ回路を用いない場合と同じ抵抗値のゲート抵抗を
用いていた。これは、１チップ当りの遮断能力とスイッ
チング損失を最適化してきた結果である。
電型スナバ回路をＩＧＢＴに用いる場合にも、充放電型
スナバ回路を用いない場合と同じ抵抗値のゲート抵抗を
用いていた。これは、１チップ当りの遮断能力とスイッ
チング損失を最適化してきた結果である。
【０００５】しかし、近時大容量化に伴い、素子のマル
チチップ化、あるいは複数の素子を直列又は並列接続し
たマルチパッケージが進んでいる。このため、従来と同
様に比較的大きな抵抗値のゲート抵抗を使用した場合、
必ずしも予想した遮断能力が得られず、遮断能力が低下
していた。
チチップ化、あるいは複数の素子を直列又は並列接続し
たマルチパッケージが進んでいる。このため、従来と同
様に比較的大きな抵抗値のゲート抵抗を使用した場合、
必ずしも予想した遮断能力が得られず、遮断能力が低下
していた。
【０００６】また、ゲート抵抗の抵抗値が大きいため、
ゲート電極に信号が入力されてから、ターンオン、ター
ンオフが始まるまでの時間が長くなる。このため、スイ
ッチングのタイミングが直列又は並列接続された複数の
素子間でばらつきやすくなっている。しかも、最小ター
ンオン、ターンオフ時間も長くなってしまうため、装置
の出力が低下し、スイッチング損失が大きくなるという
問題を有している。
ゲート電極に信号が入力されてから、ターンオン、ター
ンオフが始まるまでの時間が長くなる。このため、スイ
ッチングのタイミングが直列又は並列接続された複数の
素子間でばらつきやすくなっている。しかも、最小ター
ンオン、ターンオフ時間も長くなってしまうため、装置
の出力が低下し、スイッチング損失が大きくなるという
問題を有している。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、素子の遮断
能力を向上することができるとともに、スイッチングを
高速化することができ、スイッチング損失を低減可能な
電力用半導体装置を提供しようとするものである。
れたものであり、その目的とするところは、素子の遮断
能力を向上することができるとともに、スイッチングを
高速化することができ、スイッチング損失を低減可能な
電力用半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明の電力用半導体装
置は、上記課題を解決するため、高圧側主電極、低圧側
主電極及び制御電極を有する絶縁ゲート型のバイポーラ
トランジスタと、前記バイポーラトランジスタの低圧側
主電極と高圧側主電極間に接続されたキャパシタ素子を
有するスナバ回路と、前記バイポーラトランジスタのゲ
ート電極に接続されたゲート抵抗とを具備し、前記ゲー
ト抵抗値Ｒｇ（Ω）と前記キャパシタ素子の容量Ｃｓ
（ｎＦ）とゲート容量Ｃｇ（ｎＦ）と素子有効面積Ａ
（／ｃｍ2）と前記高圧側主電極間を流れる電流Ｉｃ
（Ａ）の関係がＲｇ＜（１６０００×Ｃｓ／（Ａ×Ｉ
ｃ）＋７５０）／Ｃｇを満たすことを特徴とする。
置は、上記課題を解決するため、高圧側主電極、低圧側
主電極及び制御電極を有する絶縁ゲート型のバイポーラ
トランジスタと、前記バイポーラトランジスタの低圧側
主電極と高圧側主電極間に接続されたキャパシタ素子を
有するスナバ回路と、前記バイポーラトランジスタのゲ
ート電極に接続されたゲート抵抗とを具備し、前記ゲー
ト抵抗値Ｒｇ（Ω）と前記キャパシタ素子の容量Ｃｓ
（ｎＦ）とゲート容量Ｃｇ（ｎＦ）と素子有効面積Ａ
（／ｃｍ2）と前記高圧側主電極間を流れる電流Ｉｃ
（Ａ）の関係がＲｇ＜（１６０００×Ｃｓ／（Ａ×Ｉ
ｃ）＋７５０）／Ｃｇを満たすことを特徴とする。
【０００９】また、本発明の電力用半導体装置は、高圧
側主電極、低圧側主電極及び制御電極を有し、高圧側主
電極と低圧側主電極が直列又は並列に接続された複数の
絶縁ゲート型のバイポーラトランジスタと、前記各バイ
ポーラトランジスタの低圧側主電極と高圧側主電極間に
接続されたキャパシタ素子を有するスナバ回路と、前記
各バイポーラトランジスタのゲート電極に接続されたゲ
ート抵抗とを具備し、前記ゲート抵抗値Ｒｇ（Ω）と前
記キャパシタ素子の容量Ｃｓ（ｎＦ）とゲート容量Ｃｇ
（ｎＦ）と素子有効面積Ａ（／ｃｍ2）と前記高圧側主
電極間を流れる電流Ｉｃ（Ａ）の関係がＲｇ＜（１６０
００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすこ
とを特徴とする。
側主電極、低圧側主電極及び制御電極を有し、高圧側主
電極と低圧側主電極が直列又は並列に接続された複数の
絶縁ゲート型のバイポーラトランジスタと、前記各バイ
ポーラトランジスタの低圧側主電極と高圧側主電極間に
接続されたキャパシタ素子を有するスナバ回路と、前記
各バイポーラトランジスタのゲート電極に接続されたゲ
ート抵抗とを具備し、前記ゲート抵抗値Ｒｇ（Ω）と前
記キャパシタ素子の容量Ｃｓ（ｎＦ）とゲート容量Ｃｇ
（ｎＦ）と素子有効面積Ａ（／ｃｍ2）と前記高圧側主
電極間を流れる電流Ｉｃ（Ａ）の関係がＲｇ＜（１６０
００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇを満たすこ
とを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】（第１の実施例）図１は、本発明の第１の
実施例に係るプレーナ型ＩＧＢＴの駆動回路を示してい
る。ＩＧＢＴ１１は、ゲート容量がＣｇ（ｎＦ）、素子
有効面積がＡ（ｃｍ2）のプレーナ型ＩＧＢＴである。
このＩＧＢＴ１１のゲート電極とエミッタ電極の相互間
には、抵抗値Ｒｇ（Ω）のゲート抵抗１２、ゲートドラ
イブ回路１３が直列接続されている。前記ＩＧＢＴのエ
ミッタ電極は接地され、コレクタ電極とエミッタ電極の
相互間には、スナバ回路ＳＮＢを構成するスナバダイオ
ード１４、及び容量Ｃｓ（ｎＦ）のスナバキャパシタ１
５が直列接続され、スナバダイオード１４には、抵抗１
６が並列接続されている。さらに、前記ＩＧＢＴ１１の
コレクタ電極には、負荷回路を構成する例えばリアクト
ル１７を介して電源１８が接続され、前記リアクトル１
７にはダイオード１９が接続されている。
実施例に係るプレーナ型ＩＧＢＴの駆動回路を示してい
る。ＩＧＢＴ１１は、ゲート容量がＣｇ（ｎＦ）、素子
有効面積がＡ（ｃｍ2）のプレーナ型ＩＧＢＴである。
このＩＧＢＴ１１のゲート電極とエミッタ電極の相互間
には、抵抗値Ｒｇ（Ω）のゲート抵抗１２、ゲートドラ
イブ回路１３が直列接続されている。前記ＩＧＢＴのエ
ミッタ電極は接地され、コレクタ電極とエミッタ電極の
相互間には、スナバ回路ＳＮＢを構成するスナバダイオ
ード１４、及び容量Ｃｓ（ｎＦ）のスナバキャパシタ１
５が直列接続され、スナバダイオード１４には、抵抗１
６が並列接続されている。さらに、前記ＩＧＢＴ１１の
コレクタ電極には、負荷回路を構成する例えばリアクト
ル１７を介して電源１８が接続され、前記リアクトル１
７にはダイオード１９が接続されている。
【００１２】尚、前記ゲート容量Ｃｇ（ｎＦ）は、ゲー
トのターンオフ電荷をターンオフ前後のゲート電圧の差
で割ったものである。
トのターンオフ電荷をターンオフ前後のゲート電圧の差
で割ったものである。
【００１３】上記構成において、実験を行い図２に示す
ゲート抵抗１２の抵抗値、スナバキャパシタ１５の容
量、コレクタ電極とエミッタ電極間の電圧上昇速度、す
なわち、主電極間の電圧上昇速度ｄＶｃｅ／ｄｔとの関
係を得た。
ゲート抵抗１２の抵抗値、スナバキャパシタ１５の容
量、コレクタ電極とエミッタ電極間の電圧上昇速度、す
なわち、主電極間の電圧上昇速度ｄＶｃｅ／ｄｔとの関
係を得た。
【００１４】従来のプレーナ型ＩＧＢＴの駆動回路で
は、ゲート電圧がゲート閾値電圧Ｖｔｈを下回る以前に
主電極としてのコレクタ電極とエミッタ電極間の電圧上
昇が始まり、例えばＮ型ソース層からチャネルを通って
流れ込む電子電流のための空乏層の拡大が抑制され、主
電極間の電圧上昇速度ｄＶｃｅ／ｄｔが遅く、ターンオ
フ損失が大きかった。
は、ゲート電圧がゲート閾値電圧Ｖｔｈを下回る以前に
主電極としてのコレクタ電極とエミッタ電極間の電圧上
昇が始まり、例えばＮ型ソース層からチャネルを通って
流れ込む電子電流のための空乏層の拡大が抑制され、主
電極間の電圧上昇速度ｄＶｃｅ／ｄｔが遅く、ターンオ
フ損失が大きかった。
【００１５】これに対して、図１に示す回路において、
ゲート抵抗１５の抵抗値Ｒｇ（Ω）を小さくすると、ゲ
ート電圧を下げ始めてゲートからの電子電流の遮断が完
了するまでの時間が短くなり、主電極間の電圧上昇が速
くなる。さらに、ゲート抵抗１５の抵抗値を小さくする
と、ＭＯＳトランジスタのチャネル領域からの電子電流
が遮断され、ゲート電圧が閾値電圧Ｖｔｈを下回ってか
ら、主電極間の電圧上昇が開始される。この場合、主電
極間の電圧上昇は最も速く、その速度はスナバキャパシ
タの容量Ｃｓとスナバ回路に流れる電流Ｉｓ＝Ｃｓ×
（ｄＶｃｃ／ｄｔ）により決まる。
ゲート抵抗１５の抵抗値Ｒｇ（Ω）を小さくすると、ゲ
ート電圧を下げ始めてゲートからの電子電流の遮断が完
了するまでの時間が短くなり、主電極間の電圧上昇が速
くなる。さらに、ゲート抵抗１５の抵抗値を小さくする
と、ＭＯＳトランジスタのチャネル領域からの電子電流
が遮断され、ゲート電圧が閾値電圧Ｖｔｈを下回ってか
ら、主電極間の電圧上昇が開始される。この場合、主電
極間の電圧上昇は最も速く、その速度はスナバキャパシ
タの容量Ｃｓとスナバ回路に流れる電流Ｉｓ＝Ｃｓ×
（ｄＶｃｃ／ｄｔ）により決まる。
【００１６】また、主電極間の電圧上昇開始以前にエミ
ッタ電極から高抵抗層としてのバルクへの電子の供給が
完全に止まることにより、ＩＧＢＴ１１の主電極間を流
れる電流Ｉｃが速やかに遮断される。このため、ＩＧＢ
Ｔ１１で生じるターンオフ損失∫（Ｉｃ×Ｖｃｅ）ｄｔ
は最小になる。
ッタ電極から高抵抗層としてのバルクへの電子の供給が
完全に止まることにより、ＩＧＢＴ１１の主電極間を流
れる電流Ｉｃが速やかに遮断される。このため、ＩＧＢ
Ｔ１１で生じるターンオフ損失∫（Ｉｃ×Ｖｃｅ）ｄｔ
は最小になる。
【００１７】図２は、ゲート容量Ｃｇが６００（ｎＦ）
で、素子有効面積Ａが２４．６（ｃｍ2）であるプレー
ナ型ＩＧＢＴを電流Ｉｃ＝１０００（Ａ）の状態からタ
ーンオフした場合のゲート抵抗の抵抗値Ｒｇ、スナバキ
ャパシタの容量Ｃｓ、電圧上昇速度ｄＶｃｅ／ｄｔの関
係を示している。図２から明らかなように、コレクタ電
流１（ｋＡ）において、容量３００（ｎＦ）のスナバキ
ャパシタに対して、ゲート抵抗の抵抗値Ｒｇを小さくし
て行くと、電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗
値Ｒｇが８（Ω）で２．６（ｋＶ／μｓ）となり飽和す
る。
で、素子有効面積Ａが２４．６（ｃｍ2）であるプレー
ナ型ＩＧＢＴを電流Ｉｃ＝１０００（Ａ）の状態からタ
ーンオフした場合のゲート抵抗の抵抗値Ｒｇ、スナバキ
ャパシタの容量Ｃｓ、電圧上昇速度ｄＶｃｅ／ｄｔの関
係を示している。図２から明らかなように、コレクタ電
流１（ｋＡ）において、容量３００（ｎＦ）のスナバキ
ャパシタに対して、ゲート抵抗の抵抗値Ｒｇを小さくし
て行くと、電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗
値Ｒｇが８（Ω）で２．６（ｋＶ／μｓ）となり飽和す
る。
【００１８】同様に、容量６６０（ｎＦ）のスナバキャ
パシタに対して、ゲート抵抗の抵抗値Ｒｇを小さくして
行くと、電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値
Ｒｇが１５．８（Ω）で１．３５（ｋＶ／μｓ）となり
飽和する。
パシタに対して、ゲート抵抗の抵抗値Ｒｇを小さくして
行くと、電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値
Ｒｇが１５．８（Ω）で１．３５（ｋＶ／μｓ）となり
飽和する。
【００１９】容量１３６（ｎＦ）のスナバキャパシタに
対して、ゲート抵抗の抵抗値Ｒｇを小さくして行くと、
電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値Ｒｇが
４．５（Ω）で４．５５（ｋＶ／μｓ）となり飽和す
る。
対して、ゲート抵抗の抵抗値Ｒｇを小さくして行くと、
電圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値Ｒｇが
４．５（Ω）で４．５５（ｋＶ／μｓ）となり飽和す
る。
【００２０】容量６６（ｎＦ）のスナバキャパシタに対
して、ゲート抵抗の抵抗値Ｒｇを小さくして行くと、電
圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値Ｒｇが３．
０（Ω）で７．４（ｋＶ／μｓ）となり飽和する。
して、ゲート抵抗の抵抗値Ｒｇを小さくして行くと、電
圧上昇速度ｄＶｃｅ／ｄｔは上昇し、抵抗値Ｒｇが３．
０（Ω）で７．４（ｋＶ／μｓ）となり飽和する。
【００２１】ちなみに、スナバキャパシタがない場合、
ゲート抵抗の抵抗値Ｒｇが１．５（Ω）で飽和し、電圧
上昇速度ｄＶｃｅ／ｄｔは７．４（ｋＶ／μｓ）とな
る。
ゲート抵抗の抵抗値Ｒｇが１．５（Ω）で飽和し、電圧
上昇速度ｄＶｃｅ／ｄｔは７．４（ｋＶ／μｓ）とな
る。
【００２２】上記結果より、ゲート容量Ｃｇが６００
（ｎＦ）で、素子有効面積Ａが２４．６（ｃｍ2）であ
るプレーナ型ＩＧＢＴを電流Ｉｃ＝１０００（Ａ）の状
態からターンオフした場合、電圧上昇速度ｄＶｃｅ／ｄ
ｔが最大となる領域のゲート抵抗の抵抗値Ｒｇは、式
（１）を満足する。
（ｎＦ）で、素子有効面積Ａが２４．６（ｃｍ2）であ
るプレーナ型ＩＧＢＴを電流Ｉｃ＝１０００（Ａ）の状
態からターンオフした場合、電圧上昇速度ｄＶｃｅ／ｄ
ｔが最大となる領域のゲート抵抗の抵抗値Ｒｇは、式
（１）を満足する。
【００２３】 Ｒｇ＜０．０２２×Ｃｓ＋１．２５ …（１） 図３は、ゲート容量Ｃｇが６００（ｎＦ）で、素子有効
面積Ａが２４．６（ｃｍ2）であるプレーナ型ＩＧＢＴ
を電流Ｉｃ＝１０００（Ａ）の状態からターンオフした
場合のゲート抵抗値、スナバキャパシタの容量Ｃｓと、
ターンオフ損失の関係を表している。同図より、同じ容
量のスナバキャパシタに対して、ゲート抵抗の抵抗値Ｒ
ｇを小さくすると、ターンオフ損失が減少し、電圧上昇
速度ｄＶｃｅ／ｄｔは、先の条件で飽和したときにター
ンオフ損失は最小値で飽和している。
面積Ａが２４．６（ｃｍ2）であるプレーナ型ＩＧＢＴ
を電流Ｉｃ＝１０００（Ａ）の状態からターンオフした
場合のゲート抵抗値、スナバキャパシタの容量Ｃｓと、
ターンオフ損失の関係を表している。同図より、同じ容
量のスナバキャパシタに対して、ゲート抵抗の抵抗値Ｒ
ｇを小さくすると、ターンオフ損失が減少し、電圧上昇
速度ｄＶｃｅ／ｄｔは、先の条件で飽和したときにター
ンオフ損失は最小値で飽和している。
【００２４】上記実験より、ゲート抵抗の抵抗値Ｒｇ
（Ω）、キャパシタの容量Ｃｓ（ｎＦ）、ゲート容量Ｃ
ｇ（ｎＦ）及び素子有効面積Ａ（／ｃｍ2）と、主電極
間電流Ｉｃの関係が、式（２）を満足すれば、スナバキ
ャパシタの容量に対して最大の主電極間の電圧上昇速度
ｄＶｃｅ／ｄｔで遮断できることが判明した。
（Ω）、キャパシタの容量Ｃｓ（ｎＦ）、ゲート容量Ｃ
ｇ（ｎＦ）及び素子有効面積Ａ（／ｃｍ2）と、主電極
間電流Ｉｃの関係が、式（２）を満足すれば、スナバキ
ャパシタの容量に対して最大の主電極間の電圧上昇速度
ｄＶｃｅ／ｄｔで遮断できることが判明した。
【００２５】 Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／Ｃｇ …（２） ここで、式（２）の数値は、図２の斜線より求められて
いる。
いる。
【００２６】図４は、例えば２０個のＩＧＢＴチップが
パッケージに収容されて構成された装置を想定したもの
であり、主電極間電流が１０００（Ａ）で素子面積が２
４．６（ｃｍ2）の場合のスナバキャパシタの容量とゲ
ート抵抗の抵抗値との関係を説明する図である。ここ
で、上記式（１）を満足するゲート抵抗とスナバキャパ
シタの組合せを用いることにより、素子でのターンオフ
損失を最小とすることができる。
パッケージに収容されて構成された装置を想定したもの
であり、主電極間電流が１０００（Ａ）で素子面積が２
４．６（ｃｍ2）の場合のスナバキャパシタの容量とゲ
ート抵抗の抵抗値との関係を説明する図である。ここ
で、上記式（１）を満足するゲート抵抗とスナバキャパ
シタの組合せを用いることにより、素子でのターンオフ
損失を最小とすることができる。
【００２７】図５は、例えば１チップのＩＧＢＴを想定
したものであり、素子面積が１．２３（ｃｍ2）で、主
電極間電流が５０（Ａ）場合のスナバキャパシタの容量
とゲート抵抗の抵抗値との関係を示している。図５にお
いて、斜線で示す領域がターンオフ損失を最小とするこ
とが可能なゲート抵抗Ｒｇの領域であり、この領域は式
（３）を満足する。
したものであり、素子面積が１．２３（ｃｍ2）で、主
電極間電流が５０（Ａ）場合のスナバキャパシタの容量
とゲート抵抗の抵抗値との関係を示している。図５にお
いて、斜線で示す領域がターンオフ損失を最小とするこ
とが可能なゲート抵抗Ｒｇの領域であり、この領域は式
（３）を満足する。
【００２８】 Ｒｇ＜８．７×Ｃｓ＋２５ …（３） 上記第１の実施例によれば、ゲート抵抗の抵抗値Ｒｇ、
スナバキャパシタの容量Ｃｓ、ゲート容量Ｃｇ、素子有
効面積Ａ、及び主電極間電流Ｉｃの関係が、式（２）に
示す、Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５
０）／Ｃｇを満足するように設定している。このため、
ゲート抵抗の抵抗値を従来に比べて小さくすることがで
き、電流遮断の安定性を向上することができる。しか
も、ゲート抵抗の抵抗値を小さくすることができるた
め、素子のスイッチングを高速化することができ、且
つ、ターンオフ損失を低減することができる。
スナバキャパシタの容量Ｃｓ、ゲート容量Ｃｇ、素子有
効面積Ａ、及び主電極間電流Ｉｃの関係が、式（２）に
示す、Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５
０）／Ｃｇを満足するように設定している。このため、
ゲート抵抗の抵抗値を従来に比べて小さくすることがで
き、電流遮断の安定性を向上することができる。しか
も、ゲート抵抗の抵抗値を小さくすることができるた
め、素子のスイッチングを高速化することができ、且
つ、ターンオフ損失を低減することができる。
【００２９】尚、ゲート抵抗は１つの抵抗素子により構
成される場合に限らず、複数の抵抗素子を直列又は並列
接続して構成してもよい。また、これらの抵抗は、パッ
ケージの外部又は内部のいずれか或いは両方に設けても
よい。複数の抵抗を直列又は並列接続してゲート抵抗を
構成する場合における抵抗値の換算方法は次の通りであ
る。この換算方法は、通常の抵抗の直列又は並列接続の
計算と同様である。すなわち、直列に接続されている抵
抗は、抵抗値の和が合成抵抗の抵抗値とされる。
成される場合に限らず、複数の抵抗素子を直列又は並列
接続して構成してもよい。また、これらの抵抗は、パッ
ケージの外部又は内部のいずれか或いは両方に設けても
よい。複数の抵抗を直列又は並列接続してゲート抵抗を
構成する場合における抵抗値の換算方法は次の通りであ
る。この換算方法は、通常の抵抗の直列又は並列接続の
計算と同様である。すなわち、直列に接続されている抵
抗は、抵抗値の和が合成抵抗の抵抗値とされる。
【００３０】並列接続されている抵抗は、抵抗値の逆数
の和を求め、さらにその逆数を求めて合成抵抗の値とす
る。合成抵抗と通常の抵抗の合成抵抗、又は合成抵抗同
士の合成抵抗は抵抗同士の合成抵抗の算出方法と同様で
ある。この操作を再帰的に行い、最終的に全ての抵抗値
の合計を求めてゲート抵抗の抵抗値Ｒｇとされる。
の和を求め、さらにその逆数を求めて合成抵抗の値とす
る。合成抵抗と通常の抵抗の合成抵抗、又は合成抵抗同
士の合成抵抗は抵抗同士の合成抵抗の算出方法と同様で
ある。この操作を再帰的に行い、最終的に全ての抵抗値
の合計を求めてゲート抵抗の抵抗値Ｒｇとされる。
【００３１】また、ＩＧＢＴなどのＭＯＳゲート素子
は、従来のＧＴＯなどのバイポーラ駆動素子に比べて動
作が高速であるため、スナバキャパシタの容量が大きい
と、装置の損失の殆どがスナバキャパシタを含むスナバ
回路の損失となってしまう。このため、スナバキャパシ
タの容量は素子が破壊せず、素子での損失が十分小さい
範囲に設定することが、装置設計において重要である。
このスナバキャパシタの容量の範囲は、主電極間電流Ｉ
ｃ＝１０００（Ａ）に対してのスナバキャパシタの容量
Ｃｓ（ｎＦ）の値を１（μＦ）以下として使用すべきで
あり、特に、０．６（μＦ）以下で装置損失が最小化さ
れる。
は、従来のＧＴＯなどのバイポーラ駆動素子に比べて動
作が高速であるため、スナバキャパシタの容量が大きい
と、装置の損失の殆どがスナバキャパシタを含むスナバ
回路の損失となってしまう。このため、スナバキャパシ
タの容量は素子が破壊せず、素子での損失が十分小さい
範囲に設定することが、装置設計において重要である。
このスナバキャパシタの容量の範囲は、主電極間電流Ｉ
ｃ＝１０００（Ａ）に対してのスナバキャパシタの容量
Ｃｓ（ｎＦ）の値を１（μＦ）以下として使用すべきで
あり、特に、０．６（μＦ）以下で装置損失が最小化さ
れる。
【００３２】（第２の実施例）図６は、図１に示す回路
を単相インバータに適用した例を示しており、図１と同
一部分には、同一符号に添え字を付し、異なる部分につ
いてのみ説明する。
を単相インバータに適用した例を示しており、図１と同
一部分には、同一符号に添え字を付し、異なる部分につ
いてのみ説明する。
【００３３】図６に示す各ＩＧＢＴユニット６１1〜６
１4において、ＩＧＢＴ１１1〜１１4のコレクタ電極及
びエミッタ電極の相互間にはフリー・ホイール・ダイオ
ード２０1〜２０4が接続されている。ＩＧＢＴ１１1、
１１2のコレクタ電極にはアノードリアクトル２１の一
端が接続され、ＩＧＢＴ１１3、１１4のエミッタ電極に
はアノードリアクトル２２の一端が接続されている。こ
れらアノードリアクトル２１、２２の他端部相互間には
キャパシタ２３と、電源２４が並列接続されている。さ
らに、ＩＧＢＴ１１1のエミッタ電極とＩＧＢＴ１１4の
コレクタ電極の相互間には、誘導性負荷２５が接続され
ている。また、各ゲート抵抗１２1〜１２4は、図示せぬ
ドライブ回路にそれぞれ接続されている。
１4において、ＩＧＢＴ１１1〜１１4のコレクタ電極及
びエミッタ電極の相互間にはフリー・ホイール・ダイオ
ード２０1〜２０4が接続されている。ＩＧＢＴ１１1、
１１2のコレクタ電極にはアノードリアクトル２１の一
端が接続され、ＩＧＢＴ１１3、１１4のエミッタ電極に
はアノードリアクトル２２の一端が接続されている。こ
れらアノードリアクトル２１、２２の他端部相互間には
キャパシタ２３と、電源２４が並列接続されている。さ
らに、ＩＧＢＴ１１1のエミッタ電極とＩＧＢＴ１１4の
コレクタ電極の相互間には、誘導性負荷２５が接続され
ている。また、各ゲート抵抗１２1〜１２4は、図示せぬ
ドライブ回路にそれぞれ接続されている。
【００３４】上記単相インバータにおいても、ゲート抵
抗の抵抗値を第１の実施例と同様に定めることが可能で
ある。第１の実施例に示すゲート抵抗値の設定条件は、
図６に示す各ＩＧＢＴユニット６１1〜６１4を複数個ず
つ配置し、これらを直列接続或いは並列接続した場合に
も有効である。この理由は、上記のように各ゲート抵抗
の抵抗値を設定することにより、各ＩＧＢＴのゲート電
極に信号が供給されてから、素子がターンオフするまで
の時間が短くなるため、直列又は並列接続されたＩＧＢ
Ｔユニット６１1の相互間で電流遮断タイミングのずれ
が生じにくいからである。これは直列又は並列接続され
た他のＩＧＢＴユニット６１2の相互間、ＩＧＢＴユニ
ット６１3の相互間、及びＩＧＢＴユニット６１4の相互
間でも同様である。各ＩＧＢＴの電流遮断タイミングが
揃うことにより、直列接続された素子間では電圧分担が
均一化され、並列接続された素子間では電流分担が均一
化される。このため、装置設計のマージンを狭めること
ができる。
抗の抵抗値を第１の実施例と同様に定めることが可能で
ある。第１の実施例に示すゲート抵抗値の設定条件は、
図６に示す各ＩＧＢＴユニット６１1〜６１4を複数個ず
つ配置し、これらを直列接続或いは並列接続した場合に
も有効である。この理由は、上記のように各ゲート抵抗
の抵抗値を設定することにより、各ＩＧＢＴのゲート電
極に信号が供給されてから、素子がターンオフするまで
の時間が短くなるため、直列又は並列接続されたＩＧＢ
Ｔユニット６１1の相互間で電流遮断タイミングのずれ
が生じにくいからである。これは直列又は並列接続され
た他のＩＧＢＴユニット６１2の相互間、ＩＧＢＴユニ
ット６１3の相互間、及びＩＧＢＴユニット６１4の相互
間でも同様である。各ＩＧＢＴの電流遮断タイミングが
揃うことにより、直列接続された素子間では電圧分担が
均一化され、並列接続された素子間では電流分担が均一
化される。このため、装置設計のマージンを狭めること
ができる。
【００３５】この結果、同じ設計の装置でも、出力電圧
を上げることができ、実質的な出力を向上できる。ま
た、スナバキャパシタの容量を削減することができるた
め、素子の損失を低減できる。
を上げることができ、実質的な出力を向上できる。ま
た、スナバキャパシタの容量を削減することができるた
め、素子の損失を低減できる。
【００３６】第１の実施例で説明したＩＧＢＴの破壊を
防止し、且つＩＧＢＴでの損失を十分低減できるスナバ
キャパシタの容量に関する見地は、複数のＩＧＢＴを直
列接続した場合にも有効である。実験によれば、主電極
間電流Ｉｃ＝１０００（Ａ）に対して、スナバキャパシ
タの容量Ｃｓが０．２（μＦ）から０．３（μＦ）にお
いて、直列接続での電圧分担の偏りがなく、損失低減に
有効であった。
防止し、且つＩＧＢＴでの損失を十分低減できるスナバ
キャパシタの容量に関する見地は、複数のＩＧＢＴを直
列接続した場合にも有効である。実験によれば、主電極
間電流Ｉｃ＝１０００（Ａ）に対して、スナバキャパシ
タの容量Ｃｓが０．２（μＦ）から０．３（μＦ）にお
いて、直列接続での電圧分担の偏りがなく、損失低減に
有効であった。
【００３７】上記第２の実施例によれば、複数のＩＧＢ
Ｔにより構成されたインバータにおいても、ゲート抵抗
の抵抗値Ｒｇ、スナバキャパシタの容量Ｃｓ、ゲート容
量Ｃｇ、素子有効面積Ａ、及び主電極間電流Ｉｃの関係
が、式（２）を満足するように定めている。このため、
素子の遮断能力を向上することができるとともに、スイ
ッチングを高速化することができ、スイッチング損失を
低減できる。
Ｔにより構成されたインバータにおいても、ゲート抵抗
の抵抗値Ｒｇ、スナバキャパシタの容量Ｃｓ、ゲート容
量Ｃｇ、素子有効面積Ａ、及び主電極間電流Ｉｃの関係
が、式（２）を満足するように定めている。このため、
素子の遮断能力を向上することができるとともに、スイ
ッチングを高速化することができ、スイッチング損失を
低減できる。
【００３８】しかも、直列又は並列接続されている素子
の相互間でスイッチングのタイミングを揃えることがで
きるため、装置の出力を向上できる。
の相互間でスイッチングのタイミングを揃えることがで
きるため、装置の出力を向上できる。
【００３９】尚、上記第１、第２の実施例は、ＩＧＢＴ
に本発明を適用した場合について説明したが、これに限
らず、例えば電子注入促進型トランジスタ（ＩＥＧＴ；
Injection Enhanced Gate Transistor）等に適用するこ
とも可能である。
に本発明を適用した場合について説明したが、これに限
らず、例えば電子注入促進型トランジスタ（ＩＥＧＴ；
Injection Enhanced Gate Transistor）等に適用するこ
とも可能である。
【００４０】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００４１】
【発明の効果】以上、詳述したように本発明によれば、
素子の遮断能力を向上することができるとともに、スイ
ッチングを高速化することができ、スイッチング損失を
低減可能な電力用半導体装置を提供できる。
素子の遮断能力を向上することができるとともに、スイ
ッチングを高速化することができ、スイッチング損失を
低減可能な電力用半導体装置を提供できる。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１の動作を示すものであり、コレクタ電流を
一定とした場合におけるゲート抵抗値と主電極間の電圧
上昇速度ｄＶｃｅ／ｄｔとの関係を示す図。
一定とした場合におけるゲート抵抗値と主電極間の電圧
上昇速度ｄＶｃｅ／ｄｔとの関係を示す図。
【図３】図１の動作を示すものであり、スナバキャパシ
タの容量、ゲート抵抗値、及びＩＧＢＴのターンオフ損
失の関係を示す図。
タの容量、ゲート抵抗値、及びＩＧＢＴのターンオフ損
失の関係を示す図。
【図４】図１の動作を示すものであり、コレクタ電流を
一定とした場合におけるスナバキャパシタの容量、ゲー
ト抵抗値の関係を示す図。
一定とした場合におけるスナバキャパシタの容量、ゲー
ト抵抗値の関係を示す図。
【図５】図１の動作を示すものであり、コレクタ電流を
一定とした場合におけるスナバキャパシタの容量、ゲー
ト抵抗値の関係を示す図。
一定とした場合におけるスナバキャパシタの容量、ゲー
ト抵抗値の関係を示す図。
【図６】本発明の第２の実施例を示すものであり、本発
明を単相のインバータに適用した場合を示す回路図。
明を単相のインバータに適用した場合を示す回路図。
１１、１１1〜１１4…ＩＧＢＴ、 １２、１２1〜１２4…ゲート抵抗、 ＳＮＢ…スナバ回路、 １５、１５1〜１５4…スナバキャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 AC00 AR00 AV06 AV20 BB02 CA01 EZ08 EZ20 5J055 AX02 AX06 AX12 AX55 AX56 AX64 BX16 CX00 CX07 DX09 EX04 EY01 EY05 EY10 EY12 EZ17 GX01 GX06
Claims (2)
- 【請求項１】 高圧側主電極、低圧側主電極及び制御電
極を有する絶縁ゲート型のバイポーラトランジスタと、 前記バイポーラトランジスタの低圧側主電極と高圧側主
電極間に接続されたキャパシタ素子を有するスナバ回路
と、 前記バイポーラトランジスタのゲート電極に接続された
ゲート抵抗とを具備し、 前記ゲート抵抗値Ｒｇ（Ω）と前記キャパシタ素子の容
量Ｃｓ（ｎＦ）とゲート容量Ｃｇ（ｎＦ）と素子有効面
積Ａ（／ｃｍ2）と前記高圧側主電極間を流れる電流Ｉ
ｃ（Ａ）の関係が Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／
Ｃｇ を満たすことを特徴とする電力用半導体装置。 - 【請求項２】 高圧側主電極、低圧側主電極及び制御電
極を有し、高圧側主電極と低圧側主電極が直列又は並列
に接続された複数の絶縁ゲート型のバイポーラトランジ
スタと、 前記各バイポーラトランジスタの低圧側主電極と高圧側
主電極間に接続されたキャパシタ素子を有するスナバ回
路と、 前記各バイポーラトランジスタのゲート電極に接続され
たゲート抵抗とを具備し、 前記ゲート抵抗値Ｒｇ（Ω）と前記キャパシタ素子の容
量Ｃｓ（ｎＦ）とゲート容量Ｃｇ（ｎＦ）と素子有効面
積Ａ（／ｃｍ2）と前記高圧側主電極間を流れる電流Ｉ
ｃ（Ａ）の関係が Ｒｇ＜（１６０００×Ｃｓ／（Ａ×Ｉｃ）＋７５０）／
Ｃｇ を満たすことを特徴とする電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087654A JP2001274663A (ja) | 2000-03-27 | 2000-03-27 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087654A JP2001274663A (ja) | 2000-03-27 | 2000-03-27 | 電力用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274663A true JP2001274663A (ja) | 2001-10-05 |
Family
ID=18603629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087654A Abandoned JP2001274663A (ja) | 2000-03-27 | 2000-03-27 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274663A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508082A (ja) * | 2001-10-26 | 2005-03-24 | フェアチャイルド・セミコンダクター・コーポレーション | 誘導ターンオフ時のゲート制御可能なｄｉ／ｄｔ及び減少ＥＭＩを有するクイックパンチスルーＩＧＢＴ |
| JP2007124743A (ja) * | 2005-10-25 | 2007-05-17 | Denso Corp | 電力変換装置 |
| JP2010206109A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置及び電力変換装置 |
| KR101035964B1 (ko) | 2004-08-27 | 2011-05-23 | 삼성전자주식회사 | 화상형성기기 |
| JP6254301B1 (ja) * | 2016-09-02 | 2017-12-27 | 新電元工業株式会社 | Ｍｏｓｆｅｔ及び電力変換回路 |
-
2000
- 2000-03-27 JP JP2000087654A patent/JP2001274663A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508082A (ja) * | 2001-10-26 | 2005-03-24 | フェアチャイルド・セミコンダクター・コーポレーション | 誘導ターンオフ時のゲート制御可能なｄｉ／ｄｔ及び減少ＥＭＩを有するクイックパンチスルーＩＧＢＴ |
| KR101035964B1 (ko) | 2004-08-27 | 2011-05-23 | 삼성전자주식회사 | 화상형성기기 |
| JP2007124743A (ja) * | 2005-10-25 | 2007-05-17 | Denso Corp | 電力変換装置 |
| JP4687385B2 (ja) * | 2005-10-25 | 2011-05-25 | 株式会社デンソー | 電力変換装置 |
| JP2010206109A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置及び電力変換装置 |
| JP6254301B1 (ja) * | 2016-09-02 | 2017-12-27 | 新電元工業株式会社 | Ｍｏｓｆｅｔ及び電力変換回路 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
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