JP2001273137A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JP2001273137A
JP2001273137A JP2000088972A JP2000088972A JP2001273137A JP 2001273137 A JP2001273137 A JP 2001273137A JP 2000088972 A JP2000088972 A JP 2000088972A JP 2000088972 A JP2000088972 A JP 2000088972A JP 2001273137 A JP2001273137 A JP 2001273137A
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prefetch
value
instruction
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JP2000088972A
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Shoji Sasahara
原 正 司 笹
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】 【課題】 特定の命令が発行された場合に、キャッシュ
ミスによる性能低下を抑制できるマイクロプロセッサを
提供する。 【解決手段】 本発明のプロセッサは、命令バッファ／
キュー１と、実行ユニット２と、サブルーチンコール・
デコーダ３と、データキャッシュ制御ユニット４と、ad
diu命令を検出するAddiuデコーダ１１と、プリフェッチ
制御部１２とアダー１３と、PAdrレジスタ１４と、セレ
クタ１５と、加算器１６とを備えている。サブルーチン
コールがあった場合に、サブルーチンで使用する分だけ
スタックポインタを移動させ、サブルーチンで使用する
データをプリフェッチしてデータキャッシュ内のサブル
ーチン使用領域に格納しておくため、サブルーチンコー
ル時に発生しやすいスタックアクセスによるキャッシュ
ミスのペナルティを低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を備えたマイクロプロセッサに関し、特に、キャッシュ
ミスによる性能低下を抑制する技術に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサの高速化はめ
ざましく、外部メモリとプロセッサとの動作周波数の差
は広がる傾向にあり、このために外部メモリのアクセス
による性能低下がプロセッサの性能に大きな影響を与え
るようになってきた。このような問題を解決するため、
キャッシュメモリを内蔵もしくは付加する機構をもつプ
ロセッサが数多く発表されている。
【０００３】
【発明が解決しようとする課題】しかしながら、キャッ
シュミスを起こすと、アクセスに時間がかかる二次的な
キャッシュメモリや外部メモリからデータを取得しなけ
ればならなくなるため、キャッシュヒットした場合と比
較してかなり処理性能が低下してしまう。このようなキ
ャッシュミス時の処理性能の低下を抑制するため、プリ
フェッチ機能をもつプロセッサが提案されている。
【０００４】プリフェッチ命令は、指定されたメモリの
内容をキャッシュメモリにロードする命令であり、多く
は命令により明示的に発行される。この命令の後に必要
となるデータを、先にキャッシュメモリにリフィル(ref
ill)することにより、プリフェッチ命令から実際にデー
タを使うまでの間にキャッシュリフィルが終わっていれ
ば、そのデータを使用する命令はキャッシュミスを起こ
すことなく実行することができる。
【０００５】しかしながら、プリフェッチ命令の発行に
関しては、最善のアルゴリズムがないのが実状である。
プリフェッチ用にキャッシュラインを保持するには、他
のキャッシュラインをキャッシュから追い出さねばなら
ないことがほとんどである。このとき、よく使われるデ
ータをもつキャッシュラインがプリフェッチにより追い
出されたり、プリフェッチしたデータが使われる前に後
続のプリフェッチにより追い出されてしまう等、プリフ
ェッチを発行する頻度とタイミングによっては、かえっ
て性能低下を起こす可能性さえある。
【０００６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、特定の命令が発行された場合
におけるキャッシュミスによる性能低下を抑制できるマ
イクロプロセッサを提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、外部メモリに書き込むデー
タ、あるいは外部メモリから読み出したデータを一時的
に格納するキャッシュメモリを備えたマイクロプロセッ
サにおいて、特定の命令が発行された場合における、特
定の用途に用いられるレジスタの値の変化量を履歴情報
または後続の命令から取得する変化量取得手段と、取得
された前記変化量に基づいて、前記キャッシュメモリ内
の少なくとも一部のデータ領域に対してリフィル処理を
行うキャッシュ・リフィル手段と、を備える。
【０００８】請求項１の発明では、特定の命令（例え
ば、サブルーチンコール）が発行された場合に、特定の
用途に用いられるレジスタ（例えば、スタックポイン
タ）の値の変化量に基づいて、キャッシュメモリのリフ
ィル処理を行うため、特定の命令を実行する際のキャッ
シュミスによるペナルティを低減できる。
【０００９】請求項２の発明は、外部メモリに書き込む
データ、あるいは外部メモリから読み出したデータを一
時的に格納するキャッシュメモリを備えたマイクロプロ
セッサにおいて、サブルーチンの呼び出しに関する命令
が発行された場合に、該サブルーチン内で設定される次
のスタックポインタの値を計算する次ポインタ値計算手
段と、サブルーチンの呼び出しに関する命令が発行され
た場合に、前記キャッシュメモリに対してプリフェッチ
を要求するプリフェッチ要求手段と、プリフェッチが要
求されたときに、前記次ポインタ値計算手段で計算され
た値を起点として、前記キャッシュメモリのキャッシュ
ライン単位でデータのリフィル処理を行うキャッシュ制
御手段と、を備える。
【００１０】請求項２の発明では、プリフェッチが要求
されたときに、サブルーチン内で使用する分のキャッシ
ュメモリ内の領域についてリフィル処理を行うため、サ
ブルーチンコール時のキャッシュミスによるペナルティ
を低減することができる。
【００１１】請求項３の発明では、スタックポインタの
オフセット値を指定する命令に基づいてプリフェッチす
べきアドレスを計算するため、サブルーチンで使用する
範囲を正確かつ迅速に検出することができる。
【００１２】請求項４の発明では、プリフェッチされる
データのすべてが、対応するサブルーチンでのスタック
操作のみに使用され、他のサブルーチンでは使用されな
い場合に、前記キャッシュメモリに対して、キャッシュ
ラインのリフィル処理を行わずに、キャッシュタグへの
登録を行うようにしたため、無用な外部メモリへのアク
セスを行わなくて済み、キャッシュリフィルのペナルテ
ィをさらに削減できる。
【００１３】請求項５の発明では、スタックの性質を考
慮に入れて、プリフェッチを行ったキャッシュラインの
数に基づいてキャッシュラインのリフィル処理を行うか
否かを決定する。
【００１４】請求項６の発明では、サブルーチンで使用
するスタックのオフセット値を先読みするため、キャッ
シュリフィル処理を迅速に行うことができる。
【００１５】請求項７の発明は、外部メモリに書き込む
データ、あるいは外部メモリから読み出したデータを一
時的に格納するキャッシュメモリを備えたマイクロプロ
セッサにおいて、サブルーチンが呼び出される直前のス
タックポインタの値から、前記キャッシュメモリのキャ
ッシュラインのサイズ分ずつ、スタックポインタの値を
増減させるスタックポインタ計算手段と、サブルーチン
の呼び出しに関する命令が発行された場合に、前記キャ
ッシュメモリに対してプリフェッチを要求するプリフェ
ッチ要求手段と、プリフェッチが要求されたときに、前
記スタックポインタ値計算手段で計算された値を起点と
して、前記キャッシュメモリのキャッシュライン単位で
データのリフィル処理を行うキャッシュ制御手段と、を
備える。
【００１６】請求項７の発明では、サブルーチンが呼び
出される直前のスタックポインタの値から、キャッシュ
ラインのサイズ分ずつ、ポインタ値を増減させるため、
キャッシュラインのリフィルを簡易かつ迅速に行うこと
ができる。
【００１７】
【発明の実施の形態】以下、本発明に係るマイクロプロ
セッサについて、図面を参照しながら具体的に説明す
る。以下の実施形態では、MIPS(Microprocessor withou
t InterlockedPipeline Stages)のマイクロプロセッサ
を例に取って説明する。
【００１８】具体的には、32ビットの汎用レジスタが32
本あり、そのうちの＄29はスタックポインタとして使用
され、＄31はサブルーチンコールのリンクレジスタとし
て使用されるものとする。また、ラインサイズが64バイ
ト（16ワード）のデータキャッシュを内蔵あるいは付加
し、データをアクセス際のアドレスの下位６ビットがキ
ャッシュライン上のオフセットとして使用される場合に
ついて説明する。
【００１９】一般に、MIPSのプロセッサは、以下の(1)
〜(3)の特徴を有する。
【００２０】(1) サブルーチンコールＪＡＬもしくはJA
LRが用いられる。ＪＡＬはＰＣ相対ジャンプ、JALRはレ
ジスタインダイレクトジャンプで、どちらともジャンプ
ディレイスロットの次の命令のアドレスを帰り先として
＄31に書き込む。
【００２１】(2) MIPSはプリインクリメントやポストデ
クリメントなどの命令を持たないため、サブルーチンの
先頭で、そのサブルーチン内で使用されるスタックのバ
イト数をスタックポインタから減じ、サブルーチンから
復帰する際に使用するバイト数だけスタックポインタを
加えてスタックポインタを元に戻す。このとき、たいて
いのプログラムでは、16ビットの即値（オフセット値）
を伴うaddiu命令（即値加算命令）が用いられる。な
お、スタックは、メモリのゼロ番地に向かって伸びるた
め、即値には負の値が用いられる。
【００２２】(3) MIPSにおけるメモリアクセス命令（例
えば、ロード命令やストア命令）は、メモリアクセス命
令に付随する16ビットのオフセットを用いたレジスタ相
対アドレッシングのみであり、スタックへの操作は、＄
29をベースレジスタとしたアクセスにより行われる。
【００２３】スタックポインタを操作する際、addiu命
令以外の命令が使用されるのは稀である。その理由は、
スタックはaddiu命令で扱えないほど大きくならないこ
とと、MIPSのメモリアクセス命令のオフセットがaddiu
命令と同様に16ビットであることによる。
【００２４】(4) サブルーチンからの復帰は JR (JR $3
1) で行われる。
【００２５】（本発明の基本原理）図１は本発明の基本
原理を説明するブロック図である。図１のマイクロプロ
セッサ（以下、単にプロセッサと呼ぶ）は、不図示の命
令キャッシュから読み出された命令を一時的に格納する
命令バッファ／キュー（あるいは実行パイプライン）１
と、命令を順次実行する実行ユニット２と、サブルーチ
ンコールが起きたか否かを検出するサブルーチンコール
・デコーダ（プリフェッチ要求手段）３と、現在のスタ
ックポインタを起点としてサブルーチンが使用する分の
オフセット値を出力するオフセット生成器（変化量取得
手段）４と、スタックポインタを格納する特殊レジスタ
５と、サブルーチンコールが起きた後のスタックポイン
タを生成するアドレス生成ユニット（次ポインタ値計算
手段）６と、アドレス生成ユニットで生成されたスタッ
クポインタを起点としてデータのプリフェッチを行うデ
ータキャッシュ制御ユニット７とを備えている。
【００２６】図２はプロセッサが実行する命令列の一例
を示す図であり、サブルーチンコールであるＪＡＬ命令
を実行する場合の例を示している。
【００２７】図２に示すように、ＪＡＬ命令を実行する
場合、まず、ＪＡＬ命令に後続するaddiu命令により、
スタックポインタ（レジスタ＄29の値）からaddiu命令
のオフセット値分だけスタックポインタを減じる。この
計算は図１のアドレス生成ユニットで行われる。
【００２８】次に、計算したスタックポインタを起点と
して、サブルーチン内の命令をプリフェッチし、サブル
ーチンが使用するキャッシュメモリ内の領域（図１の斜
線領域）にデータをプリロードする。
【００２９】このように、本発明は、サブルーチンコー
ルが起きると、サブルーチンが使用する分だけスタック
ポインタを移動させ、サブルーチンが使用するキャッシ
ュメモリ内の領域にデータをプリロードしておくため、
サブルーチン実行時のキャッシュミスによる性能低下を
抑制できる。
【００３０】（第１の実施形態）第１の実施形態は、図
１を具体化したものであり、サブルーチンコール時に、
データキャッシュのキャッシュライン単位でプリフェッ
チを実行するものである。
【００３１】図３は本発明によるプロセッサの第１の実
施形態の概略構成を示すブロック図である。図３では、
図１と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【００３２】図３のプロセッサは、図１と同様に、命令
バッファ／キュー１と、実行ユニット２と、サブルーチ
ンコール・デコーダ（プリフェッチ要求手段）３と、デ
ータキャッシュ制御ユニット（キャッシュ・リフィル手
段）４とを備えている。
【００３３】この他、図３のプロセッサは、不図示の命
令キャッシュから読み出された命令列の中に含まれるad
diu命令を検出するAddiuデコーダ１１と、プリフェッチ
を制御するプリフェッチ制御部１２と、レジスタ＄29に
格納された現在のスタックポインタとaddiu命令のオフ
セット値bit[15:0]との加算を行うアダー（次ポインタ
値計算手段）１３と、アダー１３で演算された現在のプ
リフェッチアドレスにデータキャッシュのキャッシュラ
インサイズ0x40を加えたアドレスを格納するPAdrレジス
タ１４と、アダー１３の演算結果とPAdrレジスタ１４の
値のいずれかを選択するセレクタ１５と、セレクタ１５
の出力であるプリフェッチアドレスをキャッシュライン
0x40分だけ大きくする加算器１６とを備えている。
【００３４】次に、図３のプロセッサの動作を説明す
る。サブルーチンコール・デコーダ３により、サブルー
チン命令（例えば、JAL/JALR/JR命令）が検出される
と、サブルーチンコールが実行されることを示すEntSub
信号がアサートされる。このEntSub信号がアサートされ
た状態で、サブルーチン命令に後続するaddiu命令がAdd
iuデコーダ１１で検出されると、Addiuデコーダ１１はD
tctAdd信号をアサートする。なお、EntSub信号は、JAL/
JALR命令が検出された後、DtctAdd の検出、もしくはサ
ブルーチンからの復帰を示すＪＲ命令が検出されるまで
アサートされる。
【００３５】これら２種類の信号EntSub,DtctAddがアサ
ートされたことをプリフェッチ制御部１２が検出した時
点で、プリフェッチのシーケンスが開始される。
【００３６】まず、プリフェッチ制御部１２内のプリフ
ェッチ・カウントレジスタ（ライン数計測手段）１２ａ
は、addiu命令のオフセット値の上位側ビット列bit[15:
6]を反転した値を格納する。サブルーチンの先頭におけ
るスタックポインタ操作は、負の数を加えることであ
り、また、アドレスの下位６ビットはキャッシュライン
上のオフセットであるので、即値のbit[15:6]の１の補
数がプリフェッチでキャッシュロードを行っておくべき
キャッシュライン数になる。
【００３７】また、プリフェッチ制御部１２は、SelAdd
er信号を制御してセレクタ１５にアダー１３の出力を選
択させるとともに、PrefReq信号を制御してデータキャ
ッシュ制御ユニット４に対してプリフェッチアクセスの
発行を要求する。
【００３８】データキャッシュ制御ユニット４は、ま
ず、データキャッシュに要求されたキャッシュラインが
存在するか否かを確認し、キャッシュラインが存在する
場合には即座にプリフェッチを完了する。また、キャッ
シュラインが存在しない場合には、通常の外部メモリや
二次キャッシュなどをアクセスして、データキャッシュ
のリフィル処理を行う。また、データキャッシュ制御ユ
ニット４は、プリフェッチが終了、あるいは次のプリフ
ェッチを受け付けることができるようになった時点で、
PrefEnd信号をアサートする。
【００３９】PrefEnd信号がアサートされると、プリフ
ェッチ・カウントレジスタ１２ａのレジスタ値は、１だ
けディクリメントされる。プリフェッチ制御部１２内の
制御論理部１２ｂは、WrPAdr信号をアサートし、現在の
プリフェッチアドレスにキャッシュラインサイズ0x40を
加えた数をPAdrレジスタ１４に格納する。このとき、プ
リフェッチ制御部１２は、プリフェッチ・カウントレジ
スタ１２ａがゼロか否かを確認し、ゼロであればプリフ
ェッチの動作を終了する。ゼロでなければ、SelAddr信
号を制御してセレクタ１５にPAdrレジスタ１４の値を選
択させ、同様に、PrefReq信号をアサートして次のプリ
フェッチを要求する。
【００４０】その後は、最初のプリフェッチの動作と同
様に、PrefEnd信号がアサートされた時点でプリフェッ
チ・カウントレジスタ１２ａの更新とPAdrレジスタ１４
の更新を行い、プリフェッチ・カウントレジスタ１２ａ
の値により次のプリフェッチを行うか否かを判断する。
【００４１】上述した制御論理部１２ｂの動作は、サブ
ルーチンコール・デコーダ３からのEntSub信号がデアサ
ートされた時点で強制的に終了する。これにより、サブ
ルーチンに入った後、スタック領域のプリフェッチが終
了する前にサブルーチンの実行が終了した場合に、それ
以上プリフェッチは継続されなくなる。
【００４２】このように、第１の実施形態では、サブル
ーチンコールがあった場合に、サブルーチンで使用する
分だけスタックポインタを移動させ、サブルーチンで使
用するデータをプリフェッチしてデータキャッシュ内の
サブルーチン使用領域に格納しておくため、サブルーチ
ンコール時に発生しやすいスタックアクセスによるキャ
ッシュミスのペナルティを低減することができ、プロセ
ッサの性能向上を図ることができる。
【００４３】特に、近年のスーパースカラープロセッサ
に見られるように、命令フェッチ部と命令実行部との間
に命令キューを持ち、命令のフェッチから命令のパイプ
ラインへの命令発行までのレイテンシーが比較的長いも
のにおいては、サブルーチンコールが検出されてから実
際にスタック操作が行われるまでに時間がかかるものが
あるため、キャッシュミスによる性能低下をより効率よ
く隠蔽することができる。
【００４４】なお、本実施形態では、呼び出されるサブ
ルーチンが使用するスタックの、０番地に近い方からプ
リフェッチを行う場合の実装例を説明したが、逆に、呼
び出されるサブルーチンのスタックの０番地に遠い方か
ら、すなわち親関数のスタックポインタの値に近い方か
ら０番地に向かってプリフェッチを行うようにすること
も容易である。図４はこの実装例を示す図であり、アダ
ー１３の代わりに現スタックポインタ値からラインサイ
ズである0x40を減じる減算器 13ａをもち、さらに加算
器 16の代わりに減算器１６ａを有する。プリフェッチ
を行う回数は図３と変わらないため、制御回路は図３と
同様に構成される。
【００４５】（第２の実施形態）第２の実施形態は、第
１の実施形態の変形例であり、プリフェッチされるデー
タがそのサブルーチンのスタック操作のみに使用され、
他のサブルーチンでは使用されないことが明らかな場合
には、データキャッシュのリフィル動作を目的としたメ
モリからの読み出しを行わずに、キャッシュタグへの登
録のみ行うものである。
【００４６】図５は本発明によるプロセッサの第３の実
施形態の概略構成を示すブロック図である。図５では、
図３と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【００４７】図５のプロセッサは、プリフェッチ制御部
１２からデータキャッシュ制御ユニット４に対し、所定
の条件のときにデータキャッシュのリフィル動作を禁止
するNeedNotLoad信号を供給する点に特徴がある。このN
eedNotLoad信号は、プリフェッチ・カウントレジスタ１
２ａの値が１でないときにアサートされる。
【００４８】NeedNotLoad信号がアサートされた場合に
は、データキャッシュ制御ユニット４は、外部メモリか
らデータを読み出すことなく、データキャッシュのタグ
情報だけを書き換える。これにより、キャッシュライン
のリフィル処理を直ちには行う必要がなくなり、キャッ
シュリフィルによるペナルティをさらに低減することが
できる。
【００４９】このような処理を行う理由は、主に、以下
の(1)〜(3)のスタックの性質を利用したものである。
【００５０】(1) プリフェッチ制御部１２からデータキ
ャッシュ制御ユニット４に対するPrefReq信号によるプ
リフェッチ要求は、必ずスタックに対するものである。
【００５１】(2) サブルーチンＡによって呼び出される
サブルーチンＢとの間において、サブルーチンＡにおけ
るスタックポインタの指すアドレスとサブルーチンＢに
おけるスタックポインタの指すアドレスの間には、サブ
ルーチンＢによって使われるデータのみが存在し、サブ
ルーチンＡもしくはそれを呼び出した親関数がこの領域
のデータを参照することはない。
【００５２】(3) サブルーチンＡのスタックの下限とサ
ブルーチンＢのスタックの上限は、同じラインに存在す
る可能性があり、このキャッシュライン、すなわちサブ
ルーチンＢが使用するスタックの最後のラインは、サブ
ルーチンＡのスタックポインタの値がキャッシュライン
にアラインされている場合を除いて、必ずデータリフィ
ルしなければならない。しかし、それより若い番地のス
タックに関しては、まだプログラムのどの部分からも使
用されていない（もしくは以前は使用されていたが、す
でにデータはプログラム上二度と参照されない）ことが
保障されており、かつスタックの性質から、この部分へ
のメモリアクセスは必ず書き込んだ後に読み出されるも
のであり、決して最初に読み出しを行うことはない。
【００５３】以上より、スタックにおけるデータ管理は
通常のメモリと異なり、現在実行中の関数が利用する領
域よりも若い番地に格納されているデータは意味を持た
ず、特にその関数が呼ばれた時点では、親のスタックポ
インタの値の示す番地より若い番地では、格納されてい
るデータは意味を持たない。
【００５４】しかしながら、スタックポインタの制御は
キャッシュラインのラインサイズとは独立であるため、
スタックポインタはキャッシュラインの途中を指し示す
こともある。
【００５５】以上を鑑みて、キャッシュライン上で、親
関数のスタック領域と重なる可能性のある、現関数のス
タック領域のもっとも上方のラインのデータのみ外部メ
モリから取得し、それ以下は、書き換えが行われること
が自明であるので外部メモリからデータを取得せずに、
メモリ上にキャッシュラインを生成するようにしたもの
が第２の実施形態である。
【００５６】この親関数のスタック領域と、現在実行中
の関数のスタック領域の重なりの検出にはいくつかの方
法があり、例えば、親関数におけるスタックポインタ値
の [5:0] がすべて０であるとき、これはキャッシュラ
インの先頭であるので、呼び出されるサブルーチンのス
タックは親関数のものと、その境界においてもキャッシ
ュライン上に置いて重なりがないのは自明である。ま
た、それより若いアドレスについて、重なりがないのは
スタックの性質から自明である。
【００５７】逆に、スタックポインタの値の[5:0] が０
でない場合には重なりがあるので、呼び出される関数の
スタック領域のもっとも上方のラインはデータリフィル
を行わなくてはならない。しかし、このラインより若い
アドレスのものについては、前述のようにデータをリフ
ィルする必要はない。この、親関数とのスタックの境界
は、例えば本実施形態では最後にリフィルが行われるラ
イン、すなわち プリフェッチカウントレジスタ が０で
ある時のことであり、また、スタックの上方から下方に
プリフェッチを行う実装では最初にプリフェッチが行わ
れるラインである。
【００５８】本実施形態では、さらにこの０検出を省略
しており、スタックポインタの位置に関わらず、親関数
のスタック領域と接する部分、すなわち最後にプリフェ
ッチされるライン(プリフェッチカウントレジスタが０)
について、データリフィルを伴うプリフェッチを発行し
ている。
【００５９】図５のようなNeedNotLoad信号を設けるこ
とにより、ローカル変数が多い関数など、比較的広範囲
にスタックを使用するプログラムを実行する場合に、キ
ャッシュリフィルのペナルティをより有効に低減するこ
とができる。
【００６０】（第３の実施形態）第３の実施形態は、サ
ブルーチンコールの際に指定されるスタックのオフセッ
ト値を先読みするものである。
【００６１】図６は本発明に係るプロセッサの第３の実
施形態の概略構成を示すブロック図である。図６では、
図３と共通する構成部分には同一符号を付しており、以
下では、相違点を中心に説明する。
【００６２】図６のプロセッサは、サブルーチンコール
を行う命令（例えば、ジャンプ命令JAL/JALR/JR命令）
を実行する際のスタックのオフセット値を先読みするオ
フセット・ルックアサイド・バッファ（オフセット取得
手段）１７を備えている。オフセット・ルックアサイド
・バッファ１７は、サブルーチンコール・デコーダ３と
並列的に動作し、JAL/JALR/JR命令の後に続くaddiu命令
のオフセット値を検出する。
【００６３】オフセット・ルックアサイド・バッファ１
７がヒット、すなわちオフセット値が検出され、ヒット
信号がアサートされると、その旨がサブルーチンコール
・デコーダ３に通知され、サブルーチンコールが実行さ
れることを示すEntSub信号がアサートされる。なお、En
tSub信号は、サブルーチンコール・デコーダ３でJR命令
が検出されるまでアサートされる。
【００６４】EntSub信号がアサートされたことがプリフ
ェッチ制御部１２により検出されると、プリフェッチの
シーケンスが開始される。
【００６５】まず、オフセット・ルックアサイド・バッ
ファ１７から出力されるオフセット値の上位側ビット列
bit[15:6]を反転した値をプリフェッチ・カウントレジ
スタ１２ａに格納する。
【００６６】サブルーチンの先頭におけるスタックポイ
ンタ操作では負の数を加えることになっており、また、
アドレスの下位６ビットはキャッシュラインのオフセッ
トであるため、オフセット値の上位側ビット列bit[15:
6]の１の補数が、プリフェッチでキャッシュロードを行
っておくべきキャッシュライン数になる。
【００６７】プリフェッチ制御部１２は、SelAdder信号
を制御してセレクタ１５にアダー１３の出力を選択させ
る。さらに、プリフェッチ制御部１２は、PrefReq信号
により、データキャッシュ制御部に対してプリフェッチ
アクセスの発行を要求する。
【００６８】データキャッシュ制御部は、プリフェッチ
の終了、または次のプリフェッチの受付ができるように
なった時点で、PrefEnd信号をアサートする。
【００６９】プリフェッチ・カウントレジスタ１２ａ
は、PrefEnd信号がアサートされると、レジスタ値を１
だけ減算する。また、プリフェッチ制御部１２は、WrPA
dr信号をアサートし、現在のプリフェッチアドレスにキ
ャッシュラインサイズ0x40を加えた数をPAdrレジスタ１
４に格納する。プリフェッチ制御部１２は、プリフェッ
チ・カウントレジスタ１２ａがゼロか否かを確認し、ゼ
ロであれば、プリフェッチ動作を終了する。
【００７０】プリフェッチ・カウントレジスタ１２ａが
ゼロでない場合、プリフェッチ制御部１２は、SelAddr
信号を制御して、セレクタ１５にPAdrレジスタ１４値を
選択させる。また、PrefReq信号をアサートして次のプ
リフェッチを要求する。
【００７１】以降、最初のプリフェッチ動作と同様に、
PrefEnd信号がアサートされた時点で、プリフェッチ・
カウントレジスタ１２ａとPAdrレジスタ１４の更新を行
い、プリフェッチ・カウントレジスタ１２ａの値により
次のプリフェッチを行うか否かを判断する。
【００７２】以上のプリフェッチ制御部１２の動作は、
EntSub信号がデアサートされた時点で強制的に終了す
る。これにより、サブルーチンに入った後、スタック領
域のプリフェッチが終了する前にサブルーチンの実行が
終了した場合に、それ以上プリフェッチは継続されなく
なる。
【００７３】このように、第３の実施形態では、サブル
ーチンコールの際に指定されるスタックのオフセット値
を先読みするため、サブルーチンで使用するキャッシュ
領域を迅速に検出でき、キャッシュリフィル処理を短時
間で行うことができる。
【００７４】なお、第３の実施形態においても、図５と
同様のNeedNodLoad信号をプリフェッチ制御部１２から
データキャッシュ制御ユニット４に供給することによ
り、キャッシュリフィルのペナルティをより削減するこ
とができる。
【００７５】（第４の実施形態）第４の実施形態は、サ
ブルーチンコールの際に、オフセット値を取得すること
なく、キャッシュラインのリフィル処理を行うものであ
る。
【００７６】図７は本発明に係るプロセッサの第４の実
施形態の概略構成を示すブロック図である。図７では、
図３と共通する構成部分には同一符号を付しており、以
下では、相違点を中心に説明する。
【００７７】図７のプロセッサは、図３と比較して、Ad
diuデコーダ１１、PAdrレジスタ１４、およびアダー１
３を省略する一方で、スタックポインタの値からキャッ
シュラインサイズ分のアドレス値0x40を減算する減算器
（スタックポインタ計算手段）１８を設けた構成になっ
ている。また、図７のプロセッサでは、プリフェッチ制
御部１２も簡略化されており、プリフェッチ・カウント
レジスタ１２ａが省略されている。
【００７８】図７において、サブルーチンコールを行う
命令（例えば、JAL/JALR/JR命令）が検出されると、サ
ブルーチンコール・デコーダ３は、EntSub信号をアサー
トする。EntSub信号がアサートされたことをプリフェッ
チ制御部１２が検出すると、プリフェッチのシーケンス
が開始される。
【００７９】まず、現在のスタックポインタの値から0x
40だけ減じたものがプリフェッチアドレスとしてデータ
キャッシュ制御ユニット４に入力される。また、サブル
ーチンコール・デコーダ３は、サブルーチンコールを行
う命令が検出された時点で、EntSub信号をアサートす
る。プリフェッチ制御部１２は、EntSub信号がアサート
されると、プリフェッチの開始を指示するPrefReq信号
をアサートする。このPrefReq信号がアサートされたこ
とにより、データキャッシュ制御ユニット４は、プリフ
ェッチの終了または次のプリフェッチの受付ができるよ
うになった時点で、PrefEnd信号をアサートする。
【００８０】第４の実施形態は、第１〜第３の実施形態
と比較して、性能向上はそれほど望めないが、回路が非
常に単純でありながら、プロセッサがアクセスする確率
が非常に高い部分に対して、効率よくプリフェッチを発
行することができる。
【００８１】したがって、比較的小規模のプロセッサな
ど、メモリ効率に重点がおかれるようなプロセッサで
は、一つの関数が使用するメモリ領域があまり多くな
く、スタック操作がだいたい１キャッシュラインが収ま
ることが多いので、このような場合に第４の実施形態は
効果を発揮する。
【００８２】また、第４の実施形態においても、プリフ
ェッチ先を計算した結果の下位６ビットがすべてゼロで
ある場合、プリフェッチ先と現在のスタックポインタと
は別のキャッシュラインに格納される。したがって、こ
の下位６ビットがすべてゼロであることを検出する回路
を付加することにより、図５と同様に、外部メモリから
のキャッシュリフィルを直ちには行わなくてよくなり、
キャッシュリフィルの性能をさらに向上させることがで
きる。
【００８３】なお、上述した第１〜第４の実施形態を考
慮に入れて、コンパイラによるスタックのマッピングを
最適化することにより、さらにキャッシュリフィルの性
能向上が図れる。
【００８４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、サブルーチンコールなどの特定の命令が発行され
た場合に、スタックポインタなどの特定の用途に用いら
れるレジスタの値の変化量に基づいて、キャッシュメモ
リのリフィル処理を行うため、特定の命令を実行する際
のキャッシュミスによるペナルティを低減することがで
きる。
【００８５】特に、命令発行の制御が難しいとされるプ
リフェッチをハードウェアにより制御するのではなく、
用途が特殊で書き換えタイミングをハードウェアで容易
に予測可能なスタックレジスタを用いることにより、プ
リフェッチ先を動的かつ正確に予測でき、キャッシュミ
スによるペナルティを低減することができる。
【００８６】また、スタック領域におけるデータの局在
性を生かし、データをキャッシュにリフィルする必要が
ない場合には、データプリフェッチ時に無用な外部メモ
リアクセス等を起こさないようにしたため、データの特
性に合ったキャッシュ管理機構を実現することができ
る。
【図面の簡単な説明】
【図１】本発明の基本原理を説明するブロック図。
【図２】プロセッサが実行する命令列の一例を示す図。
【図３】本発明によるプロセッサの第１の実施形態の概
略構成を示すブロック図。
【図４】図３とは逆の順序でプリフェッチを行う例を示
すブロック図。
【図５】本発明によるプロセッサの第２の実施形態の概
略構成を示すブロック図。
【図６】本発明に係るプロセッサの第３の実施形態の概
略構成を示すブロック図。
【図７】本発明に係るプロセッサの第４の実施形態の概
略構成を示すブロック図。
【符号の説明】
１ 命令バッファ／キュー ２ 実行ユニット ３ サブルーチンコール・デコーダ ４ オフセット生成器 ５ 特殊レジスタ ６ アドレス生成ユニット ７ データキャッシュ制御ユニット １１ Addiuデコーダ １２ プリフェッチ制御部 １２ａ プリフェッチ・カウントレジスタ １２ｂ 制御論理部 １３ アダー １４ PAdrレジスタ １５ セレクタ １６ 加算器 １７ オフセット・ルックアサイド・バッファ １８ 減算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 Ｇ０６Ｆ 12/08 Ｅ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】外部メモリに書き込むデータ、あるいは外
    部メモリから読み出したデータを一時的に格納するキャ
    ッシュメモリを備えたマイクロプロセッサにおいて、 特定の命令が発行された場合における、特定の用途に用
    いられるレジスタの値の変化量を履歴情報または後続の
    命令から取得する変化量取得手段と、 取得された前記変化量に基づいて、前記キャッシュメモ
    リ内の少なくとも一部のデータ領域に対してリフィル処
    理を行うキャッシュ・リフィル手段と、を備えることを
    特徴とするマイクロプロセッサ。
  2. 【請求項２】外部メモリに書き込むデータ、あるいは外
    部メモリから読み出したデータを一時的に格納するキャ
    ッシュメモリを備えたマイクロプロセッサにおいて、 サブルーチンの呼び出しに関する命令が発行された場合
    に、該サブルーチン内で設定される次のスタックポイン
    タの値を計算する次ポインタ値計算手段と、 サブルーチンの呼び出しに関する命令が発行された場合
    に、前記キャッシュメモリに対してプリフェッチを要求
    するプリフェッチ要求手段と、 プリフェッチが要求されたときに、前記次ポインタ値計
    算手段で計算された値を起点として、前記キャッシュメ
    モリのキャッシュライン単位でデータのリフィル処理を
    行うキャッシュ制御手段と、を備えることを特徴とする
    請求項１に記載のマイクロプロセッサ。
  3. 【請求項３】前記次ポインタ値計算手段は、サブルーチ
    ンの呼び出しに関する命令に後続する、スタックポイン
    タのオフセット値を指定する命令に基づいて、前記次の
    スタックポインタの値を計算することを特徴とする請求
    項２記載のマイクロプロセッサ。
  4. 【請求項４】プリフェッチされるデータのすべてが対応
    するサブルーチンでのスタック操作のみに使用され、他
    のサブルーチンでは使用されない場合に、前記キャッシ
    ュメモリに対して、キャッシュラインのリフィル処理を
    行わずに、キャッシュタグへの登録を行うように指示す
    る指示手段を備えることを特徴とする請求項２または３
    に記載のマイクロプロセッサ。
  5. 【請求項５】プリフェッチを行ったキャッシュラインの
    数を計測するライン数計測手段を備え、 前記指示手段は、前記ライン数計測手段で計測されたキ
    ャッシュラインの数に基づいて、キャッシュラインのリ
    フィル処理を行うか否かを決定することを特徴とする請
    求項４に記載のマイクロプロセッサ。
  6. 【請求項６】サブルーチンが呼び出された場合に該サブ
    ルーチン内で設定される次のスタックポインタと、該サ
    ブルーチンが呼び出される直前のスタックポインタとの
    オフセット値を、サブルーチンが呼び出される前に取得
    するオフセット取得手段を備え、 前記次ポインタ値計算手段は、取得された前記オフセッ
    ト値と現在のスタックポインタとに基づいて、次のスタ
    ックポインタの値を計算することを特徴とする請求項２
    〜５のいずれかに記載のマイクロプロセッサ。
  7. 【請求項７】外部メモリに書き込むデータ、あるいは外
    部メモリから読み出したデータを一時的に格納するキャ
    ッシュメモリを備えたマイクロプロセッサにおいて、 サブルーチンが呼び出される直前のスタックポインタの
    値から、前記キャッシュメモリのキャッシュラインのサ
    イズ分ずつ、スタックポインタの値を増減させるスタッ
    クポインタ計算手段と、 サブルーチンの呼び出しに関する命令が発行された場合
    に、前記キャッシュメモリに対してプリフェッチを要求
    するプリフェッチ要求手段と、 プリフェッチが要求されたときに、前記スタックポイン
    タ値計算手段で計算された値を起点として、前記キャッ
    シュメモリのキャッシュライン単位でデータのリフィル
    処理を行うキャッシュ制御手段と、を備えることを特徴
    とするマイクロプロセッサ。
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