JP2001267525A - Ferroelectric nonvolatile memory device - Google Patents
Ferroelectric nonvolatile memory deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、強誘電体不揮発性記憶
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric nonvolatile memory device.
【０００２】[0002]
【従来の技術】不揮発性記憶装置としてフローティング
ゲートタイプ、ＭＮＯＳタイプがよく知られている。今
日、強誘電体物質の特徴の一つである残留分極を利用し
た不揮発性記憶装置が報告されている（米国特許：第3,
832,700号）。この強誘電体不揮発性記憶装置は、情報
の書込及び消去において動作が高速であるという特徴を
有する。2. Description of the Related Art Floating gate type and MNOS type are well known as nonvolatile memory devices. Today, non-volatile memory devices utilizing remanent polarization, which is one of the characteristics of ferroelectric materials, have been reported (US Pat.
No. 832,700). This ferroelectric nonvolatile memory device has a feature that the operation is fast in writing and erasing information.
【０００３】この強誘電体不揮発性記憶装置のメモリセ
ル１の構成断面略図を図４に示す。ｐ形シリコン基板10
内にｎ+形ドレイン層６及びｎ+形ソース層８が設けられ
る。ｐ形シリコン基板10上に強誘電体膜４が設けられ
る。さらに、強誘電体膜４上に制御電極であるアルミニ
ウム等の金属導電体２が設けられている。なお、ｐ形シ
リコン基板10のうち、ｎ+形ドレイン層６とｎ+形ソース
層８に挟まれた部分12を以下チャンネル領域と呼ぶ。FIG. 4 is a schematic sectional view showing the structure of a memory cell 1 of this ferroelectric nonvolatile memory device. p-type silicon substrate 10
An n + -type drain layer 6 and an n + -type source layer 8 are provided therein. A ferroelectric film 4 is provided on a p-type silicon substrate 10. Further, a metal conductor 2 such as aluminum, which is a control electrode, is provided on the ferroelectric film 4. A portion 12 of the p-type silicon substrate 10 sandwiched between the n + -type drain layer 6 and the n + -type source layer 8 is hereinafter referred to as a channel region.
【０００４】上記のメモリセル１では、情報”１”の書
込み及び消去を電気的に行うことができる。従って、メ
モリセル１は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。In the memory cell 1, writing and erasing of information "1" can be performed electrically. Therefore, the memory cell 1 stores information “1” and information “1”.
A state in which 0 "is stored (a state in which information" 1 "is erased) This different state is used for information storage means.
【０００５】強誘電体膜４のヒステリシスループを図５
に示す。図５において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル１に対する情報の書込お
よび消去の原理を図５のＥ−Ｐヒステリシスループを参
照して説明する。The hysteresis loop of the ferroelectric film 4 is shown in FIG.
Shown in In FIG. 5, the vertical axis indicates the polarization P, and the horizontal axis indicates the electric field E. The principle of writing and erasing information in the memory cell 1 will be described with reference to the EP hysteresis loop of FIG.
【０００６】メモリセル１に情報”１”を書込む場合、
基板10に接地電位を与え、かつ制御電極２に抗電圧より
十分大きなプログラミング電圧を印加する。抗電圧と
は、強誘電体物質の残留分極を取り除くのに必要な電界
Ｅｃを得る為の電圧をいう。この時、制御電極２と基板
10間に発生する電界によって、強誘電体膜４は発生した
電界の方向とほぼ同じ方向に分極する（図５のＰ１）。
プログラミング電圧が遮断されても、分極状態はほぼそ
のままの状態である（図５のＱ１）。この状態が、メモ
リセル１が情報”１”を記憶した状態である。この情
報”１”を記憶したメモリセル１の強誘電体膜４は、制
御電極側がマイナスに、シリコン基板側がプラスに誘電
している。この為、チャンネル領域12は通電状態にあ
る。When writing information "1" to memory cell 1,
A ground potential is applied to the substrate 10, and a programming voltage sufficiently higher than the coercive voltage is applied to the control electrode 2. The coercive voltage is a voltage for obtaining an electric field Ec required for removing the residual polarization of the ferroelectric substance. At this time, the control electrode 2 and the substrate
The ferroelectric film 4 is polarized in substantially the same direction as the direction of the generated electric field due to the electric field generated between 10 (P1 in FIG. 5).
Even if the programming voltage is cut off, the polarization state remains almost the same (Q1 in FIG. 5). This state is a state in which the memory cell 1 stores information “1”. The ferroelectric film 4 of the memory cell 1 storing this information "1" has a negative control electrode side and a positive silicon substrate side. Therefore, the channel region 12 is in an energized state.
【０００７】一方、メモリセル１から情報”１”を消去
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極２に接地電位を与え、かつ基板10に抗電圧
より十分大きなプログラミング電圧を印加する。この
時、制御電極２と基板10間に書込時とは反対方向の電界
が発生する。従って、この電界効果によって強誘電体膜
４の分極状態が反転する（図５のＲ１）。プログラミン
グ電圧が遮断されても、分極状態はほぼそのままの状態
である（図５のＳ１）。この状態が、メモリセル１が情
報”０”を記憶した状態である。この情報”０”を記憶
した（情報”１”が消去された）メモリセル１の強誘電
体膜４は、制御電極側がプラスに、シリコン基板側がマ
イナスに誘電している。この為、チャンネル領域12は通
電状態にない。On the other hand, when information "1" is erased from the memory cell 1 (information "0" is stored), a ground potential is applied to the control electrode 2 and a coercive voltage is applied to the substrate 10, as opposed to writing. Apply a sufficiently larger programming voltage. At this time, an electric field is generated between the control electrode 2 and the substrate 10 in a direction opposite to that in writing. Therefore, the polarization state of the ferroelectric film 4 is inverted by this electric field effect (R1 in FIG. 5). Even if the programming voltage is cut off, the polarization state remains almost unchanged (S1 in FIG. 5). This state is a state where the memory cell 1 stores information "0". The ferroelectric film 4 of the memory cell 1 in which the information "0" is stored (the information "1" is erased) has a positive control electrode side and a negative silicon substrate side. Therefore, the channel region 12 is not in the energized state.
【０００８】次に、メモリセル１からの情報の読み出し
について説明する。メモリセル１の制御電極２に抗電圧
より小さい電圧を印加し、かつソース層８とドレイン層
６間にある一定の電圧を印加した時にチャンネル領域12
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル１のチャンネル領域12は
通電状態にある。従って、チャンネル領域12には電流が
流れる。一方、情報”０”を記憶するメモリセル１のチ
ャンネル領域12は通電状態にない。従って、チャンネル
領域12には電流が流れない。Next, reading of information from the memory cell 1 will be described. When a voltage smaller than the coercive voltage is applied to the control electrode 2 of the memory cell 1 and a certain voltage between the source layer 8 and the drain layer 6 is applied, the channel region 12
It is determined whether the information “1” is stored or the information “0” is stored depending on whether the current flows. The channel region 12 of the memory cell 1 that stores the information “1” is in a conductive state. Therefore, a current flows through the channel region 12. On the other hand, the channel region 12 of the memory cell 1 that stores the information “0” is not in a conducting state. Therefore, no current flows through the channel region 12.
【０００９】上記の様にして、メモリセル１は記憶装置
として利用される。As described above, the memory cell 1 is used as a storage device.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上記の
メモリセル１を利用した強誘電体記憶装置には以下の様
な問題点があった。However, the ferroelectric memory device using the memory cell 1 has the following problems.
【００１１】シリコン領域上に直接強誘電体膜を形成す
る場合に、シリコン領域と強誘電体膜の界面が問題とな
っていた。特に、強誘電体形成時にシリコン界面が酸化
されてしまう。この様なシリコン酸化膜は、誘電率が低
い為コントロールゲートからプログラミング電圧をかけ
た場合強誘電体膜にかかる電圧が相対的に低かった。そ
の為、プログラミング電圧の低電圧化には限界があっ
た。When a ferroelectric film is formed directly on a silicon region, an interface between the silicon region and the ferroelectric film has been a problem. In particular, the silicon interface is oxidized when the ferroelectric is formed. Since such a silicon oxide film has a low dielectric constant, when a programming voltage is applied from the control gate, the voltage applied to the ferroelectric film is relatively low. Therefore, there is a limit in reducing the programming voltage.
【００１２】また、シリコン表面と強誘電体膜が直接接
するように製造される為、製造工程中に強誘電体膜の成
分（金属成分等）がシリコン領域内に拡散していた。す
なわち、不純物の拡散等でクリーンなシリコン界面を得
ることが出来なかった。この場合も、このメモリセルを
利用した記憶装置が正確に作動しないことがあり、問題
となっていた。Further, since the ferroelectric film is manufactured so as to be in direct contact with the silicon surface, components (metal components and the like) of the ferroelectric film are diffused into the silicon region during the manufacturing process. That is, a clean silicon interface could not be obtained due to diffusion of impurities or the like. Also in this case, a storage device using this memory cell may not operate correctly, which has been a problem.
【００１３】よって、本発明に係る強誘電体不揮発性記
憶装置は、上記の様な問題点を解決し、低電圧で正確に
作動する強誘電体不揮発性記憶装置を提供することを目
的とする。Accordingly, it is an object of the present invention to provide a ferroelectric nonvolatile memory device which solves the above-mentioned problems and operates accurately at a low voltage. .
【００１４】[0014]
【課題を解決するための手段】本発明に係る強誘電体不
揮発性記憶装置は、半導体基板に設けられた第一導電型
の半導体領域と、前記半導体領域内に形成された第二導
電型の少なくとも一対の拡散領域と、前記半導体領域上
に形成された強誘電体材料から成る強誘電体膜と、前記
強誘電体膜上に形成された制御電極とを備える強誘電体
不揮発性記憶装置において、前記半導体領域と前記強誘
電体膜との間に誘電率の高い高誘電体膜を設けたことを
特徴としている。According to the present invention, there is provided a ferroelectric nonvolatile memory device comprising: a first conductivity type semiconductor region provided on a semiconductor substrate; and a second conductivity type semiconductor region formed in the semiconductor region. A ferroelectric nonvolatile memory device comprising at least one pair of diffusion regions, a ferroelectric film made of a ferroelectric material formed on the semiconductor region, and a control electrode formed on the ferroelectric film A high dielectric film having a high dielectric constant is provided between the semiconductor region and the ferroelectric film.
【００１５】[0015]
【作用】本発明に係る強誘電体不揮発性記憶装置では、
誘電率の高い前記高誘電体膜は、製造工程中に強誘電体
膜の成分（例えば金属成分）がシリコン領域へ拡散する
ことを防ぐ。また、前記制御電極と前記基板間に情報の
書込及び消去為に必要なプログラミング電圧を印加した
場合に、前記シリコン領域上面と前記絶縁膜との界面
は、情報の書込及び消去に必要な電界を損わない。更
に、前記制御電極と前記基板間にある一定のプログラミ
ング電圧が印加された場合の強誘電体膜にかかる分圧比
を増大させる。In the ferroelectric nonvolatile memory device according to the present invention,
The high dielectric film having a high dielectric constant prevents a component (for example, a metal component) of the ferroelectric film from diffusing into the silicon region during the manufacturing process. Further, when a programming voltage required for writing and erasing information is applied between the control electrode and the substrate, an interface between the upper surface of the silicon region and the insulating film becomes necessary for writing and erasing information. Does not impair the electric field. Further, a partial voltage ratio applied to the ferroelectric film when a certain programming voltage is applied between the control electrode and the substrate is increased.
【００１６】[0016]
【実施例】本発明の一実施例による強誘電体不揮発性記
憶装置について以下に説明する。強誘電体不揮発性記憶
装置のメモリセル３の断面構成略図を図１に示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS A ferroelectric nonvolatile memory device according to one embodiment of the present invention will be described below. FIG. 1 is a schematic cross-sectional view of the memory cell 3 of the ferroelectric nonvolatile memory device.
【００１７】基板内に設けられた第一導電型の半導体領
域であるｐ形シリコンウエル14内に第二導電型の一対の
拡散領域であるｎ+形ドレイン層24及びｎ+形ソース層26
が設けられる。ｐ形シリコンウエル14の上面には高い誘
電率を有するSrTiO3から成る高誘電体膜22が設けられ
る。高誘電体膜22の上面には導電体膜である白金層20が
設けられる。白金層20の上面には強誘電体材料であるPb
TiO3からなる強誘電体膜18が設けられる。さらに、強誘
電体膜18の上面には制御電極である白金層16が設けられ
ている。なお、ｐ形シリコンウエル14のうち、ｎ+形ド
レイン層24とｎ+形ソース層26に挟まれた部分28を以下
チャンネル領域と呼ぶ。In a p-type silicon well 14, which is a semiconductor region of the first conductivity type provided in the substrate, an n + type drain layer 24 and an n + type source layer 26, which are a pair of diffusion regions of the second conductivity type.
Is provided. On the upper surface of the p-type silicon well 14, a high dielectric film 22 made of SrTiO3 having a high dielectric constant is provided. On the upper surface of the high dielectric film 22, a platinum layer 20, which is a conductive film, is provided. On the upper surface of the platinum layer 20 is Pb, which is a ferroelectric material.
A ferroelectric film 18 made of TiO3 is provided. Further, a platinum layer 16 serving as a control electrode is provided on the upper surface of the ferroelectric film 18. A portion 28 of the p-type silicon well 14 sandwiched between the n + -type drain layer 24 and the n + -type source layer 26 is hereinafter referred to as a channel region.
【００１８】上記のメモリセル３では、情報”１”の書
込み及び消去を電気的に行うことができる。従って、メ
モリセル３は、情報”１”を記憶した状態と、情報”
０”を記憶した状態（情報”１”を消去した状態）との
二通りを有する。この異なった状態が、情報の記憶手段
に利用される。In the above-described memory cell 3, writing and erasing of information "1" can be performed electrically. Therefore, the memory cell 3 stores the information “1” and the information “1”.
A state in which 0 "is stored (a state in which information" 1 "is erased) This different state is used for information storage means.
【００１９】強誘電体膜18のヒステリシスループを図２
に示す。図２において、縦軸は分極Ｐを示し、横軸は電
界Ｅを示す。上記のメモリセル３に対する情報の書込お
よび消去の原理を図２のＥ−Ｐヒステリシスループを参
照して説明する。FIG. 2 shows a hysteresis loop of the ferroelectric film 18.
Shown in 2, the vertical axis indicates the polarization P, and the horizontal axis indicates the electric field E. The principle of writing and erasing information in the memory cell 3 will be described with reference to the EP hysteresis loop of FIG.
【００２０】メモリセル３に情報”１”を書込む場合、
シリコンウエル14に接地電位を与え、かつ制御電極16に
抗電圧より十分大きなプログラミング電圧を印加する。
この時、制御電極16とシリコンウエル14間に発生する電
界によって、強誘電体膜18は発生した電界の方向とほぼ
同じ方向に分極する（図２のＰ３）。プログラミング電
圧が遮断されても、分極状態はほぼそのままの状態であ
る（図２のＱ３）。この状態が、メモリセル３が情報”
１”を記憶した状態である。この情報”１”を記憶した
メモリセル３の強誘電体膜18は、制御電極側がマイナス
に、シリコン基板側がプラスに誘電している。この為、
チャンネル領域28は通電状態にある。When writing information "1" into the memory cell 3,
A ground potential is applied to the silicon well 14, and a programming voltage sufficiently higher than the coercive voltage is applied to the control electrode 16.
At this time, the ferroelectric film 18 is polarized in substantially the same direction as the direction of the generated electric field by the electric field generated between the control electrode 16 and the silicon well 14 (P3 in FIG. 2). Even if the programming voltage is cut off, the polarization state remains almost the same (Q3 in FIG. 2). This state indicates that the memory cell 3 has information "
This is a state in which the information "1" is stored. The ferroelectric film 18 of the memory cell 3 in which the information "1" is stored has a negative control electrode side and a positive silicon substrate side.
Channel region 28 is in an energized state.
【００２１】一方、メモリセル３から情報”１”を消去
する（情報”０”を記憶させる）場合、書込時とは反対
に、制御電極16に接地電位を与え、かつシリコンウエル
14に抗電圧より十分大きなプログラミング電圧を印加す
る。抗電圧とは、強誘電体物質の残留分極を取り除くの
に必要な電界Ｅｃを得る為の電圧をいう。この時、制御
電極16と基板10間に書込時とは反対方向の電界が発生す
る。従って、この電界効果によって強誘電体膜18の分極
方向が反転する（図２のＲ３）。プログラミング電圧が
遮断されても、分極状態はほぼそのままの状態である
（図２のＳ３）。この状態が、メモリセル３が情報”
０”を記憶した状態である。この情報”０”を記憶した
（情報”１”が消去された）メモリセル３の強誘電体膜
18は、制御電極側がプラスに、シリコン基板側がマイナ
スに誘電している。この為、チャンネル領域28は通電状
態にない。On the other hand, when information "1" is erased from the memory cell 3 (information "0" is stored), a ground potential is applied to the control electrode 16 and the silicon well
14 is applied with a programming voltage sufficiently higher than the coercive voltage. The coercive voltage is a voltage for obtaining an electric field Ec required for removing the residual polarization of the ferroelectric substance. At this time, an electric field is generated between the control electrode 16 and the substrate 10 in the direction opposite to that in writing. Accordingly, the polarization direction of the ferroelectric film 18 is reversed by this electric field effect (R3 in FIG. 2). Even if the programming voltage is cut off, the polarization state remains almost unchanged (S3 in FIG. 2). This state indicates that the memory cell 3 has information "
0 ”is stored in the ferroelectric film of the memory cell 3 storing the information“ 0 ”(the information“ 1 ”is erased).
Reference numeral 18 indicates that the control electrode side is positive and the silicon substrate side is negative. Therefore, the channel region 28 is not in the energized state.
【００２２】次に、メモリセル３からの情報の読み出し
について説明する。メモリセル３の制御電極16に抗電圧
より小さい電圧を印加し、かつソース層26とドレイン層
24間にある一定の電圧を印加した時にチャンネル領域28
を電流が流れるかどうかで、情報”１”が記憶されてい
るか、情報”０”が記憶されているかが判断される。情
報”１”を記憶するメモリセル３のチャンネル領域28は
通電状態にある。従って、チャンネル領域28には電流が
流れる。一方、情報”０”を記憶するメモリセル３のチ
ャンネル領域28は通電状態にない。従って、チャンネル
領域28には電流が流れない。Next, reading of information from the memory cell 3 will be described. A voltage smaller than the coercive voltage is applied to the control electrode 16 of the memory cell 3, and the source layer 26 and the drain layer
When a certain voltage between 24 is applied, the channel region 28
It is determined whether the information “1” is stored or the information “0” is stored depending on whether the current flows. The channel region 28 of the memory cell 3 that stores the information “1” is in a conductive state. Therefore, a current flows through the channel region 28. On the other hand, the channel region 28 of the memory cell 3 for storing the information “0” is not in a conducting state. Therefore, no current flows through the channel region 28.
【００２３】上記の様にして、メモリセル３は記憶装置
として利用される。As described above, the memory cell 3 is used as a storage device.
【００２４】次に、強誘電体不揮発性記憶装置のメモリ
セル３部の製造方法について図３に基づいて説明する。Next, a method of manufacturing the three memory cells of the ferroelectric nonvolatile memory device will be described with reference to FIG.
【００２５】ｎ形シリコン基板30内にｐ形シリコンウエ
ル14が設けられ、フィールド酸化膜32によって仕切られ
る（図５Ａ）。ｐ形シリコンウエル14の上面に、ＣＶＤ
法によりSrTiO3から成る高誘電体膜22、白金層20を順に
それぞれ堆積させる。さらに、白金層20の上面に、PbTi
O3から成る強誘電体膜18を高周波スパッタリング法によ
り形成した後、熱処理を数時間行う。高周波スパッタリ
ング法は以下の条件で行うとよい。ターゲット半径は80
mm、ターゲット基板スペースは35mm、ターゲットＲＰ電
圧は1.6kV、スパッタリングパワーは150W、スパッタリ
ングガスは９対１の割合で混合されたＡｒとＯ2の混合
ガス、ガス圧は２×１０-2トル、基板温度は300から500
℃、スパッタリング率は3nm／分とする。この時、ター
ゲットに鉛（10wt％でかつ、か焼（calcination）した
もの）補償を行う必要がある。また、基板温度について
は、スパッタリング時は300℃に保ち、その後熱処理中
は500℃にすると良い。さらに、強誘電体膜18上面にＣ
ＶＤ法により白金層16を堆積させる（図３Ｂ）。次に、
レジストをマスクにしてエッチングすることにより高誘
電体膜22、白金層20、強誘電体膜18、白金層16を成形す
る（図３Ｃ）。次に、白金層16をマスクにして、ヒ素ま
たはリンをイオン注入および熱拡散させて、ｎ+形ドレ
イン層24およびｎ+形ソース層26を形成する（図１参
照）。この場合、クリーンな界面を有するシリコンウエ
ル14と配向性に優れた強誘電体膜18を得ることが出来
る。A p-type silicon well 14 is provided in an n-type silicon substrate 30 and is separated by a field oxide film 32 (FIG. 5A). CVD on the upper surface of the p-type silicon well 14
A high dielectric film 22 made of SrTiO3 and a platinum layer 20 are sequentially deposited by a method. Further, on the upper surface of the platinum layer 20, PbTi
After the ferroelectric film 18 made of O3 is formed by a high frequency sputtering method, heat treatment is performed for several hours. The high frequency sputtering is preferably performed under the following conditions. Target radius is 80
mm, target substrate space is 35 mm, target RP voltage is 1.6 kV, sputtering power is 150 W, sputtering gas is a mixed gas of Ar and O2 mixed at a ratio of 9: 1, gas pressure is 2 × 10 -2 torr, substrate is Temperature between 300 and 500
° C and the sputtering rate are 3 nm / min. At this time, it is necessary to compensate the target for lead (10% by weight and calcined). Further, the substrate temperature is preferably kept at 300 ° C. during sputtering, and then 500 ° C. during heat treatment. Further, C is formed on the upper surface of the ferroelectric film 18.
A platinum layer 16 is deposited by the VD method (FIG. 3B). next,
By etching using the resist as a mask, the high dielectric film 22, the platinum layer 20, the ferroelectric film 18, and the platinum layer 16 are formed (FIG. 3C). Next, using the platinum layer 16 as a mask, arsenic or phosphorus is ion-implanted and thermally diffused to form an n + type drain layer 24 and an n + type source layer 26 (see FIG. 1). In this case, a silicon well 14 having a clean interface and a ferroelectric film 18 having excellent orientation can be obtained.
【００２６】なお、上記の実施例では、強誘電性物質と
してPbTiO3を使用したが、チタン酸バリウム、チタン酸
ビスマス、ジルコン酸チタン酸鉛、ＰＬＺＴ等の強誘電
性を示す物質であれば、他の物質を用てもよい。In the above embodiment, PbTiO3 was used as the ferroelectric substance. May be used.
【００２７】なお、上記の実施例では、導電体層として
白金層を使用したが、配向性に優れた強誘電体膜を形成
することが出来る導電体物質であれば、他の物質を用い
てもよい。また、白金層の下面にポリシリコン等の導電
体層を設け二層構造としてもよい。In the above embodiment, a platinum layer was used as the conductor layer. However, any other conductor material can be used as long as it can form a ferroelectric film having excellent orientation. Is also good. Alternatively, a conductor layer such as polysilicon may be provided on the lower surface of the platinum layer to form a two-layer structure.
【００２８】なお、上記の実施例では、誘電率の高い物
質としてSrTiO3を使用したが、誘電率の高い物質であれ
ば、他の物質を用てもよい。In the above embodiment, SrTiO3 is used as a substance having a high dielectric constant. However, any other substance having a high dielectric constant may be used.
【００２９】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。Although the first conductivity type is p-type and the second conductivity type is n-type in the above embodiment, the first conductivity type may be n-type and the second conductivity type may be p-type.
【００３０】[0030]
【発明の効果】本発明に係る強誘電体不揮発性記憶装置
では、前記誘電体膜は製造工程中に強誘電体膜の成分
（例えば金属成分）がシリコン領域へ拡散することを防
ぎ、また前記制御電極と前記基板間に情報の書込及び消
去為に必要なプログラミング電圧を印加した場合に、前
記シリコン領域上面と前記誘電体膜との界面は情報の書
込及び消去に必要な電界を損わない。In the ferroelectric nonvolatile memory device according to the present invention, the dielectric film prevents a component (for example, a metal component) of the ferroelectric film from diffusing into a silicon region during a manufacturing process. When a programming voltage required for writing and erasing information is applied between the control electrode and the substrate, the interface between the upper surface of the silicon region and the dielectric film impairs the electric field required for writing and erasing information. I don't know.
【００３１】従って、強誘電体膜を利用したメモリセル
として正確に作動させることが出来る。Therefore, the memory cell can be accurately operated as a memory cell using the ferroelectric film.
【００３２】更に、前記高誘電体膜は高い誘電率である
から、前記制御電極にある一定のプログラミング電圧に
印加された場合の強誘電体膜にかかる分圧比を増大させ
る。Further, since the high dielectric film has a high dielectric constant, the partial pressure ratio applied to the ferroelectric film when applied to the control electrode at a certain programming voltage is increased.
【００３３】従って、情報の書込及び消去の為のプログ
ラミング電圧を低電圧に抑えることが出来る。Therefore, the programming voltage for writing and erasing information can be suppressed to a low voltage.
【図１】本発明の一実施例によるメモリセル３の断面構
成略図である。FIG. 1 is a schematic sectional view of a memory cell 3 according to an embodiment of the present invention.
【図２】メモリセル３の強誘電体膜のＥ−Ｐヒステリシ
スループを示す図である。FIG. 2 is a diagram showing an EP hysteresis loop of a ferroelectric film of a memory cell 3;
【図３】メモリセル３の製造工程を示す図である。FIG. 3 is a view showing a manufacturing process of the memory cell 3;
【図４】従来のメモリセル１の断面構成略図である。FIG. 4 is a schematic sectional view of a conventional memory cell 1;
【図５】メモリセル１の強誘電体膜のＥ−Ｐヒステリシ
スループを示す図である。FIG. 5 is a diagram showing an EP hysteresis loop of the ferroelectric film of the memory cell 1.
14・・・ｐ形シリコンウエル 16・・・白金層 18・・・PbTiO3から成る強誘電体膜 20・・・白金層 22・・・SrTiO3から成る高誘電体膜 24・・・ｎ+形ドレイン層 26・・・ｎ+形ソース層 14 ... p-type silicon well 16 ... platinum layer 18 ... ferroelectric film made of PbTiO3 20 ... platinum layer 22 ... high dielectric film made of SrTiO3 24 ... n + type drain Layer 26 ... n + type source layer
Claims (1)
体領域と、前記半導体領域内に形成された第二導電型の
少なくとも一対の拡散領域と、前記半導体領域上に形成
された強誘電体材料から成る強誘電体膜と、前記強誘電
体膜上に形成された制御電極と、を備える強誘電体不揮
発性記憶装置において、前記半導体領域と前記強誘電体
膜との間に誘電率の高い高誘電体膜を設けたことを特徴
とする強誘電体不揮発性記憶装置。1. A semiconductor region of a first conductivity type provided on a semiconductor substrate, at least one pair of diffusion regions of a second conductivity type formed in the semiconductor region, and a ferroelectric formed on the semiconductor region. A ferroelectric non-volatile memory device comprising a ferroelectric film made of a dielectric material and a control electrode formed on the ferroelectric film, wherein a dielectric constant is set between the semiconductor region and the ferroelectric film. A nonvolatile ferroelectric memory device characterized by comprising a high-dielectric film having a high dielectric constant.
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| US7283119B2 (en) | 2002-06-14 | 2007-10-16 | Canon Kabushiki Kaisha | Color electrophoretic display device |
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- 2001-03-02 JP JP2001058794A patent/JP3507038B2/en not_active Expired - Fee Related
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