JP2001266596A - Semiconductor device, test system for semiconductor memory, and test method for semiconductor memory - Google Patents
Semiconductor device, test system for semiconductor memory, and test method for semiconductor memoryInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体メモリを
テストする技術に関する。The present invention relates to a technique for testing a semiconductor memory.
【０００２】[0002]
【従来の技術】近年、半導体微細化技術の進歩により、
ロジック回路とＤＲＡＭ等のメモリ回路とが同一チップ
上に混載されつつある。このチップ内に内蔵されたメモ
リ回路は、チップ外部から直接アクセスされる場合もあ
るが、ロジック回路が演算処理等のためのデータの一時
記憶の目的で内部のみで使用する場合が一般的である。
つまり、メモリ回路はチップ外部からは直接アクセスで
きない構造になっているのが一般的である。2. Description of the Related Art In recent years, with the advance of semiconductor miniaturization technology,
Logic circuits and memory circuits such as DRAMs are being mixedly mounted on the same chip. The memory circuit built in the chip may be directly accessed from the outside of the chip in some cases. However, the logic circuit is generally used only internally for the purpose of temporarily storing data for arithmetic processing or the like.
That is, the memory circuit generally has a structure that cannot be directly accessed from outside the chip.
【０００３】従来では、このメモリ回路を試験するため
に、ロジック回路の側でメモリ回路を外部から直接アク
セスできるような切り替え回路を設ける。こうすること
で、ロジック回路を試験するためのロジック試験装置で
も、内部のメモリ回路を試験することが可能となる。し
かし、この方法では、メモリ回路の記憶容量が増大化す
ると、テストパターンが長大化し、ロジック試験装置で
のテストは困難となり、メモリ試験装置を使用せざるを
得なくなる。Conventionally, in order to test this memory circuit, a switching circuit is provided on the logic circuit side so that the memory circuit can be directly accessed from the outside. This makes it possible to test an internal memory circuit even with a logic test apparatus for testing a logic circuit. However, in this method, when the storage capacity of the memory circuit is increased, the test pattern becomes longer, and it becomes difficult to perform a test using a logic test device, and the memory test device must be used.
【０００４】そこで、これをさらに発展させたのが、メ
モリ回路を試験するための回路をチップ内部に組み込
む、いわゆるＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ
Ｔｅｓｔ）回路の搭載である。これにより、メモリ回路
の記憶容量が増大化しても、メモリのアドレス発生をＢ
ＩＳＴ回路で行うため、テストパターンの長大化は発生
せず、内部のメモリ回路のテストをロジック試験装置で
測定することが可能となる。Therefore, what has been further developed is a so-called BIST (Build-In Self) in which a circuit for testing a memory circuit is incorporated in a chip.
Test) circuit. As a result, even if the storage capacity of the memory circuit increases, the address generation of the memory can be performed at B
Since the test is performed by the IST circuit, the length of the test pattern does not increase, and the test of the internal memory circuit can be measured by the logic test device.
【０００５】図６は、従来のＢＩＳＴ回路を搭載した半
導体装置のブロック構成である。この半導体装置５１
は、外部からの入力により演算処理等を行うためのロジ
ック回路５２、ロジック回路５２が演算処理等を行うた
めにデータを一時的に記憶するためのメモリ回路５３、
及びこのメモリ回路５３をテストするためのＢＩＳＴ回
路５４を有している。FIG. 6 is a block diagram of a semiconductor device equipped with a conventional BIST circuit. This semiconductor device 51
Is a logic circuit 52 for performing arithmetic processing and the like by an external input, a memory circuit 53 for temporarily storing data for the logic circuit 52 to perform arithmetic processing and the like,
And a BIST circuit 54 for testing the memory circuit 53.
【０００６】メモリ回路５３は、制御回路５５とメモリ
セルアレイ５６とから成る。また、ＢＩＳＴ回路５４
は、シーケンス回路５７とアドレス・データ発生比較回
路５８とから成る。ロジック回路５２は、外部ロジック
試験装置６０からのデータ入力によりメモリ回路５３の
テストを行うかどうかの判定を行い、行う場合はＢＩＳ
Ｔ回路５４のシーケンス回路５７にメモリ回路５３のテ
ストを行うよう信号を伝達する。シーケンス回路５７
は、この信号を受けてメモリ回路５３のテストを開始す
る。[0006] The memory circuit 53 comprises a control circuit 55 and a memory cell array 56. Also, the BIST circuit 54
Comprises a sequence circuit 57 and an address / data generation / comparison circuit 58. The logic circuit 52 determines whether or not to perform a test on the memory circuit 53 based on data input from the external logic test apparatus 60.
A signal is transmitted to the sequence circuit 57 of the T circuit 54 so as to test the memory circuit 53. Sequence circuit 57
Starts the test of the memory circuit 53 in response to this signal.
【０００７】テストが開始すると、アドレス・データ発
生比較回路５８は、メモリ回路５３をアクセスするため
のアドレスを発生すると同時に、メモリ回路へのデータ
の書き込みと読み出しを行い、書き込んだデータが読み
出せたかどうかのデータ比較判定を行う。所定のテスト
が終了した後、アドレス・データ発生比較回路５８での
データ比較判定結果より、シーケンス回路５７はテスト
結果をロジック回路５２に伝達し、さらにロジック回路
５２は外部にこの結果を出力する。When the test starts, the address / data generation / comparison circuit 58 generates an address for accessing the memory circuit 53, writes and reads data to and from the memory circuit, and checks whether the written data can be read. A data comparison decision is made. After the predetermined test is completed, the sequence circuit 57 transmits the test result to the logic circuit 52 based on the data comparison determination result in the address / data generation / comparison circuit 58, and the logic circuit 52 outputs this result to the outside.
【０００８】[0008]
【発明が解決しようとする課題】メモリ回路のテストは
大別すると、電源電圧一定の下で種々の入力方法による
機能を満足するかをテストする機能テストと、電源電圧
の変動が発生した場合のテストの２つがある。一般的な
ロジック試験装置は、メモリ回路のテストを行うために
必要なアドレス発生器であるＡＬＰＧ（Ａｌｇｏｒｉｔ
ｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎａｒａｔｏｒ）を持
たないため、テストパターンが長大化し、大容量メモリ
のテストは不可能である。The memory circuit test can be roughly divided into a function test for testing whether the functions by various input methods are satisfied under a constant power supply voltage, and a function test for checking whether the power supply voltage fluctuates. There are two of the tests. A general logic test apparatus includes an ALPG (Algorit) which is an address generator necessary for testing a memory circuit.
Since it does not have an hmic pattern generator, the test pattern becomes longer, and a test of a large-capacity memory is impossible.
【０００９】また近年ではＡＬＰＧを有するロジック試
験装置も存在するが、テストパターンによるテストを行
っている最中に印加電源電圧を変更する機能は無いのが
実状である。従って、ロジック試験装置による従来技術
の半導体装置のテストにおいては、メモリテストの機能
テストの実現は可能であるが、電源電圧変動テストの実
現は不可能であるため、メモリ回路のテストをロジック
試験装置６０のみで行うことができず、メモリー試験装
置７０を使う必要がある。このため、テストに要するコ
ストが増大化するという問題がある。In recent years, there is a logic test apparatus having an ALPG, but in reality, there is no function of changing the applied power supply voltage during the test using the test pattern. Therefore, in a conventional semiconductor device test using a logic test apparatus, a function test of a memory test can be realized, but a power supply voltage fluctuation test cannot be realized. It is not possible to perform the test using only the memory 60, and it is necessary to use the memory test apparatus 70. Therefore, there is a problem that the cost required for the test increases.
【００１０】この発明は、このような実状に鑑みてなさ
れたものであり、その目的とするところは、ロジック試
験装置のみでメモリ回路のテストを行うことを可能とす
ることにある。The present invention has been made in view of such circumstances, and has as its object to enable a memory circuit to be tested only by a logic test apparatus.
【００１１】[0011]
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体装置の発明では、所定の
記憶容量を持つメモリ回路と、前記メモリ回路の不良の
有無をテストするテスト回路と、前記メモリ回路の内部
電源電圧を変化させる電源回路と、前記テスト回路に内
蔵され、前記メモリ回路の内部電源電圧を変化させる制
御信号を前記電源回路に送出する電源電圧制御回路と、
前記テスト回路に内蔵され、前記電源電圧制御回路から
の前記制御信号に応じて、テストを一時中断し、前記内
部電源電圧の変化後にテストを再開させるテスト制御回
路と、を備えたことを特徴とすることをその要旨とす
る。According to a first aspect of the present invention, there is provided a semiconductor device having a memory circuit having a predetermined storage capacity, and testing whether the memory circuit has a defect. A test circuit, a power supply circuit for changing an internal power supply voltage of the memory circuit, a power supply voltage control circuit built in the test circuit, and transmitting a control signal for changing the internal power supply voltage of the memory circuit to the power supply circuit,
A test control circuit built in the test circuit, for temporarily suspending a test in response to the control signal from the power supply voltage control circuit, and restarting the test after the change in the internal power supply voltage. The main point is to do.
【００１２】また、請求項２に記載の半導体装置の発明
では、前記電源回路は、前記メモリ回路に内蔵されてい
ることを特徴とすることをその要旨とする。上記請求項
１、２に記載の発明の各構成によれば、外部の電源電圧
によらず、記憶手段の内部の電源電圧を自由に変更する
ことができる。その結果、外部の電源電圧によらず、記
憶手段の電源電圧変動時のテストを行うことが可能とな
る。Further, the invention of the semiconductor device according to the second aspect is characterized in that the power supply circuit is built in the memory circuit. According to each of the configurations of the first and second aspects of the invention, the power supply voltage inside the storage means can be freely changed regardless of the external power supply voltage. As a result, it is possible to perform a test when the power supply voltage of the storage unit fluctuates irrespective of the external power supply voltage.
【００１３】また、請求項３に記載の半導体メモリの試
験システムの発明では、所定の記憶容量を持つメモリ回
路と、前記メモリ回路の不良の有無をテストするテスト
回路と、前記メモリ回路に電源電圧を印加する外部半導
体試験回路と、前記テスト回路に内蔵され、前記外部半
導体試験回路による印加電源電圧を変化させる制御信号
を外部半導体試験装置に送出する電源電圧制御回路と、
前記テスト回路に内蔵され、前記電源電圧制御回路から
の前記制御信号に応じて、テストを一時中断し、外部半
導体試験装置からの制御信号に応じてテストを再開させ
るテスト制御回路と、を備えたことを特徴とすることを
その要旨とする。According to a third aspect of the present invention, a semiconductor memory test system includes a memory circuit having a predetermined storage capacity, a test circuit for testing whether the memory circuit has a defect, and a power supply voltage applied to the memory circuit. An external semiconductor test circuit, a power supply voltage control circuit built in the test circuit, and sending a control signal for changing an applied power supply voltage by the external semiconductor test circuit to an external semiconductor test apparatus;
A test control circuit built in the test circuit, for temporarily suspending a test in response to the control signal from the power supply voltage control circuit, and restarting the test in response to a control signal from an external semiconductor test device. The gist of the invention is that it is characterized.
【００１４】このような構成によれば、テスト手段の出
力する制御信号により、外部半導体試験装置がメモリ回
路に与える電源電圧を自由に変更することができる。そ
の結果、テスト手段が自動的にメモリ回路の電源電圧変
動時のテストを行うことが可能となる。また、請求項４
に記載の半導体メモリの試験方法の発明では、所定の記
憶容量を持つメモリ回路の不良の有無をテストする試験
方法において、テストを一時中断して、前記メモリ回路
に印加する電源電圧を変化させた後、テストを再開させ
ることを特徴とすることをその要旨とする。According to such a configuration, the power supply voltage applied to the memory circuit by the external semiconductor test apparatus can be freely changed by the control signal output from the test means. As a result, the test means can automatically perform a test when the power supply voltage of the memory circuit fluctuates. Claim 4
In the invention of the test method for a semiconductor memory described in the above, in the test method for testing the presence or absence of a defect in a memory circuit having a predetermined storage capacity, the test is temporarily stopped, and a power supply voltage applied to the memory circuit is changed. The gist is that the test is restarted later.
【００１５】このような方法によれば、テストの途中で
もメモリ回路に与える電源電圧を自由に変更することが
できる。その結果、メモリ回路の電源電圧変動時のテス
トを行うことが可能となる。According to such a method, the power supply voltage applied to the memory circuit can be freely changed even during the test. As a result, a test can be performed when the power supply voltage of the memory circuit fluctuates.
【００１６】[0016]
【発明の実施の形態】本発明の半導体装置、半導体メモ
リの試験システムおよび半導体メモリの試験方法の実施
形態を図面に基づいて説明する。図１は本発明の第１の
実施の形態にかかる半導体装置の構成を概略的に示すブ
ロック図である。半導体装置１は、外部からの入力によ
り演算処理等を行うためのロジック回路２、ロジック回
路２が演算処理等を行うためにデータを一時的に記憶す
るためのメモリ回路３、及びこのメモリ回路３をテスト
するためのＢＩＳＴ回路４を有している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a semiconductor device, a semiconductor memory test system, and a semiconductor memory test method according to the present invention will be described with reference to the drawings. FIG. 1 is a block diagram schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention. The semiconductor device 1 includes a logic circuit 2 for performing arithmetic processing and the like based on an external input, a memory circuit 3 for temporarily storing data for the logic circuit 2 to perform arithmetic processing and the like, and the memory circuit 3 Has a BIST circuit 4 for testing.
【００１７】ＢＩＳＴ回路４は、ロジック回路２を介し
て外部ロジック試験装置３０により動作を起動する。メ
モリ回路３は、制御回路５とメモリセルアレイ６、及び
電源回路７とから成る。また、ＢＩＳＴ回路４は、シー
ケンス回路８とアドレス・データ発生比較回路９、及び
電源電圧制御回路１０とから成る。The operation of the BIST circuit 4 is started by the external logic test apparatus 30 via the logic circuit 2. The memory circuit 3 includes a control circuit 5, a memory cell array 6, and a power supply circuit 7. The BIST circuit 4 includes a sequence circuit 8, an address / data generation / comparison circuit 9, and a power supply voltage control circuit 10.
【００１８】ロジック回路２は、外部ロジック試験装置
３０からのデータ入力によりメモリ回路３のテストを行
うかどうかの判定を行い、行う場合はＢＩＳＴ回路４の
シーケンス回路８にメモリ回路３のテストを行うよう信
号を伝達する。シーケンス回路８は、この信号を受けて
メモリ回路３のテストを開始する。テストが開始する
と、アドレス・データ発生比較回路９は、メモリ回路３
をアクセスするためのアドレスを発生すると同時に、メ
モリ回路へのデータの書き込みと読み出しを行い、書き
込んだデータが読み出せたかどうかのデータ比較判定を
行う。The logic circuit 2 determines whether or not to perform a test on the memory circuit 3 based on data input from the external logic test apparatus 30. If so, the logic circuit 2 performs a test on the memory circuit 3 with the sequence circuit 8 of the BIST circuit 4. Signal. The sequence circuit 8 starts the test of the memory circuit 3 upon receiving this signal. When the test starts, the address / data generation / comparison circuit 9 stores the memory circuit 3
At the same time as generating an address for accessing the data, writing and reading of data to and from the memory circuit are performed, and a data comparison determination is made as to whether the written data has been read.
【００１９】また、電源電圧変動のテストを行う際に
は、シーケンス回路８が電源電圧制御回路１０に電源電
圧変更を行うことを要求する制御信号を伝達し、テスト
を中断する。電源制御回路１０はメモリ回路３の電源回
路７に電源電圧の変更を要求する制御信号を伝達する、
これを受けて、電源回路７は電源電圧を変更する。そし
て電源回路７は変更が終了したことを電源制御回路１０
に伝達し、電源制御回路１０はこれを受けてシーケンス
回路に電源電圧変更が完了したことを知らせる制御信号
を伝達する。これを受けて、シーケンス回路８はテスト
を再開する。When a power supply voltage fluctuation test is performed, the sequence circuit 8 transmits to the power supply voltage control circuit 10 a control signal requesting that the power supply voltage be changed, and the test is interrupted. The power supply control circuit 10 transmits a control signal requesting a change in the power supply voltage to the power supply circuit 7 of the memory circuit 3.
In response, the power supply circuit 7 changes the power supply voltage. Then, the power supply circuit 7 notifies the power control circuit 10 that the change has been completed.
In response, the power supply control circuit 10 transmits a control signal notifying the completion of the power supply voltage change to the sequence circuit. In response, the sequence circuit 8 restarts the test.
【００２０】所定のテストが終了した後、アドレス・デ
ータ発生比較回路９でのデータ比較判定結果より、シー
ケンス回路８はテスト結果をロジック回路２に伝達し、
さらにロジック回路２は外部にこの結果を出力する。図
２にメモリ回路３のＡＣテストフローの一例を示す。メ
モリ回路３のＡＣテストでは、電源電圧一定の下で、一
部のメモリセルへのアクセスによりセル以外の回路動作
を試験する機能テスト（ファンクションテストＡ）や、
メモリセル全ビットに対して入力タイミングの制約が緩
い状態で試験する機能テスト（ファンクションテスト
Ｂ）、逆に入力タイミングの制約が厳しい機能テスト
（ファンクションテストＸ）等を行う。メモリ回路がダ
イナミック型メモリ（以下ＤＲＡＭ）の場合には、メモ
リーセルからの電荷のリーク量を検査するリフレッシュ
テストを行う。さらに、動作中の電源電圧の変動による
動作マージンをテストするための電源バンプテストを行
う。After the predetermined test is completed, the sequence circuit 8 transmits the test result to the logic circuit 2 based on the data comparison judgment result in the address / data generation / comparison circuit 9,
Further, the logic circuit 2 outputs this result to the outside. FIG. 2 shows an example of an AC test flow of the memory circuit 3. In the AC test of the memory circuit 3, a function test (function test A) for testing a circuit operation other than the cells by accessing a part of the memory cells under a constant power supply voltage,
A function test (function test B) for testing all the bits of the memory cell in a state in which the restrictions on the input timing are loose, and a function test (function test X) in which the restrictions on the input timing are strict are performed. When the memory circuit is a dynamic memory (hereinafter referred to as DRAM), a refresh test for checking the amount of charge leakage from the memory cell is performed. Further, a power supply bump test for testing an operation margin due to a change in power supply voltage during operation is performed.
【００２１】図３に本実施形態における電源バンプテス
トでのＢＩＳＴ回路４からの制御信号とメモリ回路３の
電源電圧のタイミングチャートを示す。まずメモリーの
電源電圧を標準より低めに設定するため、ＢＩＳＴ回路
４の電源電圧制御回路１０から電源回路７に電源電圧を
低めに設定することを要求する信号を伝達する。これを
受けて電源回路７はメモリ回路３の電源電圧を低めに変
更する。その状態で全てのメモリーに“０”データを書
込む。FIG. 3 shows a timing chart of a control signal from the BIST circuit 4 and a power supply voltage of the memory circuit 3 in a power supply bump test in this embodiment. First, in order to set the power supply voltage of the memory lower than the standard, a signal requesting that the power supply voltage be set lower is transmitted from the power supply voltage control circuit 10 of the BIST circuit 4 to the power supply circuit 7. In response, the power supply circuit 7 changes the power supply voltage of the memory circuit 3 to a lower voltage. In that state, "0" data is written to all memories.
【００２２】全て書込み終わると、次は電源電圧を標準
より高めに設定するため、ＢＩＳＴ回路４の電源電圧制
御回路１０から電源回路７に電源電圧を高めに設定する
ことを要求する信号を伝達する。これを受けて電源回路
７はメモリ回路３の電源電圧を高めに変更する。その状
態で全てのメモリーからデータを読み出し、書込み時の
データと比較する。After all the writing is completed, a signal requesting that the power supply voltage be set higher is transmitted from the power supply voltage control circuit 10 of the BIST circuit 4 to the power supply circuit 7 in order to set the power supply voltage higher than the standard. . In response to this, the power supply circuit 7 changes the power supply voltage of the memory circuit 3 to a higher voltage. In this state, data is read from all memories and compared with the data at the time of writing.
【００２３】全ての読み出しとデータの比較が終了する
と、そのままの状態で全てのメモリーに“１”データを
書込む。全て書込み終わると、次は電源電圧を標準より
低めに設定するため、ＢＩＳＴ回路４の電源電圧制御回
路１０から電源回路７に電源電圧を低めに設定すること
を要求する信号を伝達する。これを受けて電源回路７は
メモリ回路３の電源電圧を低めに変更する。その状態で
全てのメモリーからデータを読み出し、書込み時のデー
タと比較する。When all reading and comparison of data are completed, "1" data is written to all memories as they are. After all the writing is completed, a signal requesting that the power supply voltage be set lower is transmitted from the power supply voltage control circuit 10 of the BIST circuit 4 to the power supply circuit 7 in order to set the power supply voltage lower than the standard. In response, the power supply circuit 7 changes the power supply voltage of the memory circuit 3 to a lower voltage. In this state, data is read from all memories and compared with the data at the time of writing.
【００２４】上述したように、本実施の形態において
は、ＢＩＳＴ回路４に電源電圧制御回路１０を、またメ
モリ回路３に電源回路７を設けることによって、ＢＩＳ
Ｔ回路４によるテストの途中に自由にメモリ回路３の電
源電圧を変化させることができる。その結果、外部電源
電圧によらず、メモリ回路３の電源電圧変動時のテスト
が可能となる。As described above, in this embodiment, the power supply voltage control circuit 10 is provided in the BIST circuit 4 and the power supply
The power supply voltage of the memory circuit 3 can be freely changed during the test by the T circuit 4. As a result, a test can be performed when the power supply voltage of the memory circuit 3 fluctuates regardless of the external power supply voltage.
【００２５】図４は本発明の第２の実施の形態にかかる
半導体装置の構成を概略的に示すブロック図である。半
導体装置１は、外部からの入力により演算処理等を行う
ためのロジック回路２、ロジック回路２が演算処理等を
行うためにデータを一時的に記憶するためのメモリ回路
３、及びこのメモリ回路３をテストするためのＢＩＳＴ
回路４を有している。FIG. 4 is a block diagram schematically showing a configuration of a semiconductor device according to a second embodiment of the present invention. The semiconductor device 1 includes a logic circuit 2 for performing arithmetic processing and the like based on an external input, a memory circuit 3 for temporarily storing data for the logic circuit 2 to perform arithmetic processing and the like, and the memory circuit 3 BIST for testing
The circuit 4 is provided.
【００２６】メモリ回路３は、制御回路５とメモリセル
アレイ６とから成る。また、ＢＩＳＴ回路４は、シーケ
ンス回路１８とアドレス・データ発生比較回路９、及び
電源電圧制御回路２０とから成る。シーケンス回路１８
は、テスト中断再開制御回路１９を有している。ロジッ
ク回路２は、外部ロジック試験装置３０からのデータ入
力によりメモリ回路３のテストを行うかどうかの判定を
行い、行う場合はＢＩＳＴ回路４のシーケンス回路１８
にメモリ回路３のテストを行うよう信号を伝達する。シ
ーケンス回路１８は、この信号を受けてメモリ回路３の
テストを開始する。The memory circuit 3 comprises a control circuit 5 and a memory cell array 6. The BIST circuit 4 includes a sequence circuit 18, an address / data generation / comparison circuit 9, and a power supply voltage control circuit 20. Sequence circuit 18
Has a test interruption / resumption control circuit 19. The logic circuit 2 determines whether or not to perform a test of the memory circuit 3 based on data input from the external logic test apparatus 30. When the test is performed, the sequence circuit 18 of the BIST circuit 4
To the memory circuit 3 for testing. The sequence circuit 18 starts the test of the memory circuit 3 upon receiving this signal.
【００２７】メモリ回路３の電源電圧は、外部ロジック
試験装置３０により印加される。テストが開始すると、
アドレス・データ発生比較回路９は、メモリ回路３をア
クセスするためのアドレスを発生すると同時に、メモリ
回路３へのデータの書き込みと読み出しを行い、書き込
んだデータが読み出せたかどうかのデータ比較判定を行
う。The power supply voltage of the memory circuit 3 is applied by an external logic test device 30. When the test starts,
The address / data generation / comparison circuit 9 generates and writes an address for accessing the memory circuit 3 and simultaneously writes and reads data to and from the memory circuit 3 and performs a data comparison determination as to whether the written data has been read. .
【００２８】また、電源電圧変動のテストを行う際に
は、シーケンス回路１８が電源電圧制御回路２０に電源
電圧変更を行うことを要求する制御信号を伝達し、テス
ト中断再開制御回路１９はテストを中断する。電源制御
回路２０は外部ロジック試験装置３０に電源電圧の変更
を要求する制御信号を送出する。これを受けて、外部ロ
ジック試験装置３０はメモリ回路３への印加電源電圧を
変更する。そして外部ロジック試験装置３０が送出す
る、変更が終了したことを示す信号を電源制御回路１０
が受け、電源制御回路１０はシーケンス回路に電源電圧
変更が完了したことを知らせる制御信号を伝達する。こ
れを受けて、テスト中断再開制御回路１９はシーケンス
回路１８にテストを再開させる。When a power supply voltage fluctuation test is performed, the sequence circuit 18 transmits a control signal requesting that the power supply voltage be changed to the power supply voltage control circuit 20, and the test interruption / resumption control circuit 19 executes the test. Interrupt. The power supply control circuit 20 sends a control signal to the external logic test apparatus 30 requesting a change in the power supply voltage. In response, external logic test apparatus 30 changes the power supply voltage applied to memory circuit 3. Then, a signal indicating that the change has been completed, which is transmitted from the external logic test apparatus 30, is supplied to the power supply control circuit 10.
The power supply control circuit 10 transmits a control signal notifying the completion of the power supply voltage change to the sequence circuit. In response, the test interruption / resumption control circuit 19 causes the sequence circuit 18 to restart the test.
【００２９】所定のテストが終了した後、アドレス・デ
ータ発生比較回路９でのデータ比較判定結果より、シー
ケンス回路８はテスト結果をロジック回路２に伝達し、
さらにロジック回路２は外部にこの結果を出力する。図
５に本発明の第２の実施形態における電源バンプテスト
でのＢＩＳＴ回路４からの制御信号とメモリ回路３の電
源電圧、及び外部ロジック試験装置３０の出力信号のタ
イミングチャートを示す。まずメモリーの電源電圧を標
準より低めに設定するため、ＢＩＳＴ回路４の電源電圧
制御回路２０から、外部ロジック試験装置３０に電源電
圧を低めに設定することを要求する信号を送出し、テス
トを中断する。これを受けて外部ロジック試験装置３０
はメモリ回路３（もしくは半導体装置１）の電源電圧を
低めに変更する。その後外部ロジック試験装置３０は電
源電圧の完了を示す信号を出力する。これを受けてＢＩ
ＳＴ回路４はテストを再開する。その状態で全てのメモ
リーに“０”データを書込む。After the predetermined test is completed, the sequence circuit 8 transmits the test result to the logic circuit 2 based on the data comparison judgment result in the address / data generation / comparison circuit 9,
Further, the logic circuit 2 outputs this result to the outside. FIG. 5 shows a timing chart of a control signal from the BIST circuit 4, a power supply voltage of the memory circuit 3, and an output signal of the external logic test apparatus 30 in a power supply bump test according to the second embodiment of the present invention. First, in order to set the power supply voltage of the memory lower than the standard, the power supply voltage control circuit 20 of the BIST circuit 4 sends a signal to the external logic test apparatus 30 requesting that the power supply voltage be set lower, and the test is interrupted. I do. In response to this, the external logic test apparatus 30
Changes the power supply voltage of the memory circuit 3 (or the semiconductor device 1) to a lower level. Thereafter, the external logic test apparatus 30 outputs a signal indicating completion of the power supply voltage. In response to this, BI
The ST circuit 4 restarts the test. In that state, "0" data is written to all memories.
【００３０】全て書込み終わると、次は電源電圧を標準
より高めに設定するため、ＢＩＳＴ回路４の電源電圧制
御回路２０から外部ロジック試験装置３０に電源電圧を
高めに設定することを要求する信号を送出し、テストを
中断する。これを受けて外部ロジック試験装置３０はメ
モリ回路３（もしくは半導体装置１）の電源電圧を高め
に変更する。その後外部ロジック試験装置３０は電源電
圧の完了を示す信号を出力する。これを受けてＢＩＳＴ
回路４はテストを再開する。その状態で全てのメモリー
からデータを読み出し、書込み時のデータと比較する。After all the writing is completed, next, in order to set the power supply voltage higher than the standard, the power supply voltage control circuit 20 of the BIST circuit 4 sends a signal requesting the external logic test apparatus 30 to set the power supply voltage higher. Send and abort test. In response, the external logic test apparatus 30 changes the power supply voltage of the memory circuit 3 (or the semiconductor device 1) to a higher voltage. Thereafter, the external logic test apparatus 30 outputs a signal indicating completion of the power supply voltage. In response to this, BIST
Circuit 4 resumes the test. In this state, data is read from all memories and compared with the data at the time of writing.
【００３１】全ての読み出しとデータの比較が終了する
と、そのままの状態で全てのメモリーに“１”データを
書込む。全て書込み終わると、次は電源電圧を標準より
低めに設定するため、ＢＩＳＴ回路４の電源電圧制御回
路２０から外部ロジック試験装置３０に電源電圧を低め
に設定することを要求する信号を送出し、テストを中断
する。これを受けて外部ロジック試験装置３０はメモリ
回路３（もしくは半導体装置１）の電源電圧を低めに変
更する。その後外部ロジック試験装置３０は電源電圧の
完了を示す信号を出力する。これを受けてＢＩＳＴ回路
４はテストを再開する。その状態で全てのメモリーから
データを読み出し、書込み時のデータと比較する。When all reading and comparison of data are completed, "1" data is written to all memories as they are. When all the writing is completed, next, in order to set the power supply voltage lower than the standard, the power supply voltage control circuit 20 of the BIST circuit 4 sends a signal to the external logic test apparatus 30 requesting that the power supply voltage be set lower, Interrupt the test. In response to this, the external logic test apparatus 30 changes the power supply voltage of the memory circuit 3 (or the semiconductor device 1) to be lower. Thereafter, the external logic test apparatus 30 outputs a signal indicating completion of the power supply voltage. In response, the BIST circuit 4 restarts the test. In this state, data is read from all memories and compared with the data at the time of writing.
【００３２】上述したように、本実施の形態において
は、ＢＩＳＴ回路４に電源電圧制御回路２０を設け、さ
らにＢＩＳＴ回路４に外部ロジック試験装置３０への電
源電圧変更要求信号の送出機能と外部ロジック試験装置
３０からの電源電圧変更完了信号の受信機能を設けるこ
とによって、ＢＩＳＴ回路４によるテストの途中に自由
にメモリ回路３（もしくは半導体装置１）の電源電圧を
変化させることができる。その結果、外部電源電圧によ
らず、メモリ回路３の電源電圧変動時のテストが可能と
なる。As described above, in the present embodiment, the power supply voltage control circuit 20 is provided in the BIST circuit 4, and the BIST circuit 4 has a function of transmitting a power supply voltage change request signal to the external logic test apparatus 30 and an external logic circuit. By providing the function of receiving the power supply voltage change completion signal from the test apparatus 30, the power supply voltage of the memory circuit 3 (or the semiconductor device 1) can be freely changed during the test by the BIST circuit 4. As a result, a test can be performed when the power supply voltage of the memory circuit 3 fluctuates regardless of the external power supply voltage.
【００３３】以上説明したように、上記の実施形態の半
導体装置、半導体メモリの試験システムおよび半導体メ
モリの試験方法によれば、以下のような効果を得ること
ができる。 （１）本実施形態によれば、ＢＩＳＴ回路４に電源電圧
制御回路１０を、またメモリ回路３に電源回路７を設け
ることによって、ＢＩＳＴ回路４によるテストの途中に
自由にメモリ回路３の電源電圧を変化させることができ
る。その結果、外部電源電圧によらず、メモリ回路３の
電源電圧変動時のテストが可能となるので、メモリ回路
のテストを、メモリ試験装置を使用せずロジック試験装
置のみの使用で行うことができ、テストコストの削減を
実現することが可能となる。As described above, according to the semiconductor device, the semiconductor memory test system, and the semiconductor memory test method of the above embodiments, the following effects can be obtained. (1) According to the present embodiment, by providing the power supply voltage control circuit 10 in the BIST circuit 4 and the power supply circuit 7 in the memory circuit 3, the power supply voltage of the memory circuit 3 can be freely adjusted during the test by the BIST circuit 4. Can be changed. As a result, a test can be performed when the power supply voltage of the memory circuit 3 fluctuates irrespective of the external power supply voltage. Therefore, the memory circuit test can be performed using only the logic test device without using the memory test device. Thus, it is possible to reduce the test cost.
【００３４】（２）本実施形態によれば、ＢＩＳＴ回路
４に電源電圧制御回路２０を設け、さらにＢＩＳＴ回路
４に外部ロジック試験装置３０への電源電圧変更要求信
号の送出機能と外部ロジック試験装置３０からの電源電
圧変更完了信号の受信機能を設けることによって、テス
ト回路によるテストの途中に自由にメモリ回路３（もし
くは半導体装置１）の電源電圧を変化させることができ
る。その結果、外部電源電圧によらず、メモリ回路３の
電源電圧変動時のテストが可能となるので、メモリ回路
のテストを、メモリ試験装置を使用せずロジック試験装
置のみの使用で行うことができ、テストコストの削減を
実現することが可能となる。(2) According to this embodiment, the power supply voltage control circuit 20 is provided in the BIST circuit 4, and the BIST circuit 4 has a function of transmitting a power supply voltage change request signal to the external logic test apparatus 30 and the external logic test apparatus. By providing the function of receiving the power supply voltage change completion signal from 30, the power supply voltage of the memory circuit 3 (or the semiconductor device 1) can be freely changed during the test by the test circuit. As a result, a test can be performed when the power supply voltage of the memory circuit 3 fluctuates irrespective of the external power supply voltage. Therefore, the memory circuit test can be performed using only the logic test device without using the memory test device. Thus, it is possible to reduce the test cost.
【００３５】尚、上記実施形態は以下のように構成を変
更して実施することも可能である。 （１）上記実施形態においては、電源回路７はメモリ回
路３に含まれる形で表現されているが、ＢＩＳＴ回路４
に含まれるなど半導体装置内部の任意の場所に配置され
てもよい。 （２）上記実施形態においては、ＢＩＳＴ回路４はメモ
リ回路３と分離した形で表現されているが、メモリ回路
３にＢＩＳＴ回路４が含まれてもよい。It is to be noted that the above-described embodiment can be implemented by changing the configuration as follows. (1) In the above embodiment, the power supply circuit 7 is represented as being included in the memory circuit 3, but the BIST circuit 4
And may be arranged at any place inside the semiconductor device. (2) In the above embodiment, the BIST circuit 4 is represented separately from the memory circuit 3, but the memory circuit 3 may include the BIST circuit 4.
【００３６】[0036]
【発明の効果】本発明によれば、ロジック試験装置のみ
で半導体装置に内蔵したメモリ回路のテストを行うこと
ができ、テストコストの削減を実現することができる。According to the present invention, a memory circuit built in a semiconductor device can be tested only by a logic test apparatus, and test cost can be reduced.
【図１】 この発明にかかる第１の実施の形態を示す半
導体装置のブロック構成図。FIG. 1 is a block diagram showing a semiconductor device according to a first embodiment of the present invention;
【図２】 メモリ回路のＡＣテストを示すフローチャー
ト。FIG. 2 is a flowchart showing an AC test of the memory circuit.
【図３】 この発明にかかる第１の実施の形態におけ
る、電源バンプテストでのタイミングチャート図。FIG. 3 is a timing chart in a power supply bump test according to the first embodiment of the present invention.
【図４】 この発明にかかる第２の実施の形態を示す半
導体装置のブロック構成図。FIG. 4 is a block diagram of a semiconductor device according to a second embodiment of the present invention;
【図５】 この発明にかかる第２の実施の形態におけ
る、電源バンプテストでのタイミングチャート図。FIG. 5 is a timing chart of a power supply bump test according to the second embodiment of the present invention.
【図６】 従来の半導体装置のブロック構成図。FIG. 6 is a block diagram of a conventional semiconductor device.
１…半導体装置 ２…ロジック回路 ３…メモリ回路 ４…ＢＩＳＴ回路 ５…制御回路 ６…メモリセルアレイ ７…電源回路 ８…シーケンス回路 ９…アドレス・データ発生比較回路 １０…電源電圧制御回路 １８…シーケンス回路 １９…テスト中断再開制御回路 ２０…電源電圧制御回路 ３０…ロジック試験装置 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 2 ... Logic circuit 3 ... Memory circuit 4 ... BIST circuit 5 ... Control circuit 6 ... Memory cell array 7 ... Power supply circuit 8 ... Sequence circuit 9 ... Address / data generation comparison circuit 10 ... Power supply voltage control circuit 18 ... Sequence circuit 19: Test interruption / resumption control circuit 20: Power supply voltage control circuit 30: Logic test device
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AB01 AB05 AC03 AC09 AD05 AE14 AE16 AG09 AK01 AK15 5F038 BG06 DF05 DF07 DF11 DT03 DT08 DT09 DT15 EZ20 5L106 AA01 DD03 DD11 DD36 FF04 FF05 GG05 9A001 BB03 BB05 HH34 JJ45 KK37 LL05 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2G032 AA07 AB01 AB05 AC03 AC09 AD05 AE14 AE16 AG09 AK01 AK15 5F038 BG06 DF05 DF07 DF11 DT03 DT08 DT09 DT15 EZ20 5L106 AA01 DD03 DD11 DD36 FF04 FF05 GG05 9
Claims (4)
と、 前記メモリ回路の内部電源電圧を変化させる電源回路
と、 前記テスト回路に内蔵され、前記メモリ回路の内部電源
電圧を変化させる制御信号を前記電源回路に送出する電
源電圧制御回路と、 前記テスト回路に内蔵され、前記電源電圧制御回路から
の前記制御信号に応じて、テストを一時中断し、前記内
部電源電圧の変化後にテストを再開させるテスト制御回
路と、 を備えたことを特徴とする半導体装置。A memory circuit having a predetermined storage capacity; a test circuit for testing whether the memory circuit has a defect; a power supply circuit for changing an internal power supply voltage of the memory circuit; A power supply voltage control circuit for sending a control signal for changing an internal power supply voltage of the memory circuit to the power supply circuit; and a test suspended in the test circuit according to the control signal from the power supply voltage control circuit. A test control circuit that restarts a test after the change in the internal power supply voltage.
されていることを特徴とする請求項１に記載の半導体装
置。2. The semiconductor device according to claim 1, wherein said power supply circuit is built in said memory circuit.
と、 前記メモリ回路に電源電圧を印加する外部半導体試験回
路と、 前記テスト回路に内蔵され、前記外部半導体試験回路に
よる印加電源電圧を変化させる制御信号を外部半導体試
験装置に送出する電源電圧制御回路と、 前記テスト回路に内蔵され、前記電源電圧制御回路から
の前記制御信号に応じて、テストを一時中断し、外部半
導体試験装置からの制御信号に応じてテストを再開させ
るテスト制御回路と、 を備えたことを特徴とする半導体メモリの試験システ
ム。3. A memory circuit having a predetermined storage capacity; a test circuit for testing the memory circuit for defects; an external semiconductor test circuit for applying a power supply voltage to the memory circuit; A power supply voltage control circuit for sending a control signal for changing an applied power supply voltage by the external semiconductor test circuit to an external semiconductor test device, and a power supply voltage control circuit built in the test circuit and according to the control signal from the power supply voltage control circuit, A test system for a semiconductor memory, comprising: a test control circuit for suspending a test and restarting the test in response to a control signal from an external semiconductor test device.
の有無をテストする試験方法において、テストを一時中
断して、前記メモリ回路に印加する電源電圧を変化させ
た後、テストを再開させることを特徴とする半導体メモ
リの試験方法。4. A test method for testing the presence or absence of a defect in a memory circuit having a predetermined storage capacity, wherein the test is temporarily suspended, the power supply voltage applied to the memory circuit is changed, and then the test is restarted. A method for testing a semiconductor memory, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084803A JP2001266596A (en) | 2000-03-24 | 2000-03-24 | Semiconductor device, test system for semiconductor memory, and test method for semiconductor memory |
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-
2000
- 2000-03-24 JP JP2000084803A patent/JP2001266596A/en active Pending
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