JP2001257360A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2001257360A JP2001257360A JP2000133298A JP2000133298A JP2001257360A JP 2001257360 A JP2001257360 A JP 2001257360A JP 2000133298 A JP2000133298 A JP 2000133298A JP 2000133298 A JP2000133298 A JP 2000133298A JP 2001257360 A JP2001257360 A JP 2001257360A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- main surface
- element isolation
- semiconductor layer
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 238000002955 isolation Methods 0.000 claims abstract description 104
- 239000012535 impurity Substances 0.000 claims description 90
- 238000000605 extraction Methods 0.000 claims description 29
- 239000011159 matrix material Substances 0.000 claims description 13
- 230000001747 exhibiting effect Effects 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 abstract description 17
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000012986 modification Methods 0.000 description 28
- 230000004048 modification Effects 0.000 description 28
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 10
- 239000012212 insulator Substances 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はＳＯＩ（Semicond
uctor On Insulator）構造のＭＩＳ（Metal Insulator
Semiconductor）型のＦＥＴ（Field Effect Transisto
r）に関する（以下、このようなトランジスタをＳＯＩ
ＭＩＳＦＥＴと略称する）。特に、ＳＯＩＭＩＳＦＥＴ
のボディ電位を固定する技術に関する。The present invention relates to SOI (Semicond
MIS (Metal Insulator) with uctor On Insulator structure
Semiconductor type FET (Field Effect Transisto)
r) (hereinafter, such a transistor is referred to as an SOI
MISFET). In particular, SOIMISFET
To fix the body potential of the body.
【０００２】[0002]
【従来の技術】図４１は従来のＳＯＩＭＩＳＦＥＴの構
造を示す断面図である。基板８１上には絶縁体８２が全
面に形成され、更にその上には半導体層９０が形成され
ている。但し半導体層９０は、絶縁体８２に接触する、
絶縁性の素子分離部９４によって区画されている。2. Description of the Related Art FIG. 41 is a sectional view showing the structure of a conventional SOIMISFET. An insulator 82 is formed on the entire surface of the substrate 81, and a semiconductor layer 90 is further formed thereon. However, the semiconductor layer 90 contacts the insulator 82,
It is partitioned by an insulating element isolation portion 94.
【０００３】半導体層９０の、絶縁体８２に接触しない
方の主面である上面には、選択的にゲート絶縁膜９５ｄ
が、更にゲート絶縁膜９５ｄ上にゲート絶縁膜９５ｄを
介して半導体層９０の上面に対峙するゲート電極９５ｅ
が、それぞれ形成されている。ゲート絶縁膜９５ｄとゲ
ート電極９５ｅとはゲート構造９５を構成する。A gate insulating film 95d is selectively formed on the upper surface of the semiconductor layer 90, which is the main surface of the semiconductor layer 90 that is not in contact with the insulator 82.
Are further formed on the gate insulating film 95d with the gate electrode 95e facing the upper surface of the semiconductor layer 90 via the gate insulating film 95d.
Are formed respectively. The gate insulating film 95d and the gate electrode 95e form a gate structure 95.
【０００４】半導体層９０の、絶縁体８２に接触する方
の主面である下面から、上面に到るまで、１対の不純物
領域であるドレイン９１及びソース９２が形成されてい
る。ドレイン９１及びソース９２はゲート絶縁膜９５ｄ
の端部の下方に若干潜り込みつつも、ゲート絶縁膜９５
ｄの下方の半導体層９０であるボディ９０ａを介して対
峙している。例えばｎ型のＳＯＩＭＩＳＦＥＴでは、ド
レイン９１及びソース９２はｎ+型に、ボディ９０ａは
ｐ-型に、それぞれ設定される。A drain 91 and a source 92, which are a pair of impurity regions, are formed from the lower surface of the semiconductor layer 90, which is the main surface in contact with the insulator 82, to the upper surface. The drain 91 and the source 92 are a gate insulating film 95d.
Slightly below the end of the gate insulating film 95,
They face each other via a body 90a which is a semiconductor layer 90 below d. For example, in an n-type SOIMISFET, the drain 91 and the source 92 are set to the n + type, and the body 90a is set to the p − type.
【０００５】[0005]
【発明が解決しようとする課題】従来のＳＯＩＭＩＳＦ
ＥＴでは、ボディ９０ａが浮遊状態にあり、寄生バイポ
ーラ現象が発生し、ソース９２とドレイン９１の間の耐
圧が低いという問題があった。かかる問題は例えばK.K.
Young, et al. IEEE Trans. on Electron Devices Vol.
35, no.4, Apr.1988の第４２６頁以降に指摘されてい
る。SUMMARY OF THE INVENTION Conventional SOIMISF
In the ET, there is a problem that the body 90a is in a floating state, a parasitic bipolar phenomenon occurs, and the breakdown voltage between the source 92 and the drain 91 is low. Such problems are, for example, KK
Young, et al. IEEE Trans.on Electron Devices Vol.
35, no. 4, Apr. 1988, p. 426 et seq.
【０００６】この問題をｎ型ＳＯＩＭＩＳＦＥＴを例に
とって、以下に簡単に説明する。ソース９２とドレイン
９１との間に電流が流れることにより、ドレイン９１に
おいてインパクトイオン化が生じる。これに伴って生じ
るホールは、浮遊状態にあるボディ９０ａに蓄積され、
ボディ９０ａの電位が上昇する。このボディ９０ａの電
位上昇によって、ソース９２、ボディ９０ａ、ドレイン
９１が構成するｎｐｎ型の寄生バイポーラトランジスタ
がオンし、ソース９２とドレイン９１との間に流れる電
流が増大するという帰還が生じる。このゆえ、ソース９
２とドレイン９１との間の耐圧は劣化する。[0006] This problem will be briefly described below by taking an n-type SOIMISFET as an example. When a current flows between the source 92 and the drain 91, impact ionization occurs at the drain 91. The resulting holes are accumulated in the floating body 90a,
The potential of the body 90a increases. Due to the rise in the potential of the body 90a, the npn-type parasitic bipolar transistor formed by the source 92, the body 90a, and the drain 91 is turned on, and a feedback occurs that the current flowing between the source 92 and the drain 91 increases. Therefore, source 9
The breakdown voltage between the drain 2 and the drain 91 deteriorates.
【０００７】また、浮遊状態にあるボディ９０ａは、そ
の電位の揺らぎに起因する、いわゆる１／ｆノイズが問
題となっていた。かかる問題は例えばY.-C. Tseng, et
al.1997 Symp. on VLSI Tech. Digest of Technical Pa
per の第９９頁以降において指摘されている。そしてこ
のノイズの存在故に、図４１で示された構成は高周波ア
ナログデバイスには適していないとされていた。In the floating body 90a, so-called 1 / f noise caused by fluctuations in the potential has been a problem. Such problems are discussed, for example, in Y.-C. Tseng, et.
al.1997 Symp.on VLSI Tech.Digest of Technical Pa
It is pointed out from page 99 of per. Then, because of the presence of this noise, the configuration shown in FIG. 41 is not suitable for a high-frequency analog device.
【０００８】一方、ボディ９０ａが浮遊状態となること
を回避し、高周波特性を改善させるべく、ボディ電位引
き出し部やリング状のゲート構造を有するＳＯＩＭＩＳ
ＦＥＴも提案されており、例えば特開平１０−２１４９
７１号公報に紹介されている。On the other hand, in order to prevent the body 90a from being in a floating state and to improve high-frequency characteristics, a SOIMIS having a body potential extracting portion and a ring-shaped gate structure is used.
An FET has also been proposed.
No. 71 is introduced.
【０００９】図４２はリング状のゲート構造を有するＳ
ＯＩＭＩＳＦＥＴの構造を示す平面図であり、図中のＭ
Ｍ矢視方向の断面が図４１の断面図に相当する。FIG. 42 shows an S having a ring-shaped gate structure.
FIG. 2 is a plan view showing the structure of the OIMISFET, and M in FIG.
The cross section in the direction of arrow M corresponds to the cross-sectional view of FIG.
【００１０】平面視上、ゲート構造９５は八角形の閉曲
線部及びこの閉曲線部に連結された一端とコンタクトパ
ッド９７に連結された延在部９６の１対を有している。
そして閉曲線部に囲まれてドレイン９１が設けられてい
る。閉曲線部の外側には延在部９６を介して隣接する一
対のソース９２が２組設けられている。また互いに異な
る組に属する２つのソース９２に挟まれてボディ電位引
き出し部９３が設けられている。ボディ電位引き出し部
９３はドレイン９１やソース９２とは異なる導電型に設
定され、例えばｎ型ＳＯＩＭＩＳＦＥＴではｐ+型に設
定される。In plan view, the gate structure 95 has an octagonal closed curve portion and a pair of one end connected to the closed curve portion and an extension portion 96 connected to the contact pad 97.
The drain 91 is provided so as to be surrounded by the closed curve portion. Two sets of a pair of sources 92 adjacent to each other via the extending portion 96 are provided outside the closed curved portion. Further, a body potential extracting portion 93 is provided between two sources 92 belonging to different sets. The body potential lead-out portion 93 is set to a conductivity type different from that of the drain 91 and the source 92, and is set to, for example, ap + type in an n-type SOIMISFET.
【００１１】ソース９２、ボディ電位引き出し部９３は
素子分離部９４によって囲まれている。また、ゲートコ
ンタクトパッド９７、ドレイン９１、ソース９２、ボデ
ィ電位引き出し部９３にはそれぞれコンタクト９７ｃ，
９１ｃ，９２ｃ，９３ｃが設けられている。The source 92 and the body potential extracting section 93 are surrounded by an element isolating section 94. In addition, contacts 97c, 97b are provided to the gate contact pad 97, the drain 91, the source 92, and the body potential extracting portion 93, respectively.
91c, 92c and 93c are provided.
【００１２】しかし、図４２に示された構造では、互い
に異なる導電型であるソース９２、ボディ電位引き出し
部９３を形成するためには、破線で示された境界を以て
イオン注入を別々に行わなければならない。しかし実際
には境界近傍で異なる導電型のイオンが必ずしも排他的
に存在するわけではない。ソース９２、ボディ電位引き
出し部９３の境界では、半導体としてシリコンを採用し
ている場合には、コバルトシリサイドなどを形成するこ
とも多いが、異なる導電型のイオンが混在していれば、
シリサイド化を良好に行うことは容易ではない。あるい
は成長しても剥離する可能性もある。However, in the structure shown in FIG. 42, in order to form the source 92 and the body potential lead-out portion 93 having different conductivity types, ion implantation must be performed separately at boundaries shown by broken lines. No. However, in reality, ions of different conductivity types do not always exist exclusively near the boundary. At the boundary between the source 92 and the body potential extracting portion 93, when silicon is used as a semiconductor, cobalt silicide or the like is often formed, but if ions of different conductivity types are mixed,
It is not easy to perform good silicidation. Or, even if it grows, it may peel off.
【００１３】また、図４２に示された構造では、いわゆ
るパーシャルトレンチ分離と呼ばれる手法を適用するこ
とも望ましくない。図４４は、パーシャルトレンチ分離
を図４２に示された構造に適用した際の問題点を示す断
面図である。本図ではゲート構造９５が側壁をも備えて
いる場合を示している。パーシャルトレンチ分離では、
分離酸化膜９８は絶縁体８２に接触することなく、半導
体層９０の上面に設けられている。そしてボディ９０ａ
はソース９２を介して、図中右側の分離酸化膜９８の下
方の半導体層９０ｂと接続され、更に半導体層９０ｂを
介してボディ電位引き出し部９３と接続される。In the structure shown in FIG. 42, it is not desirable to apply a technique called partial trench isolation. FIG. 44 is a cross-sectional view showing a problem when the partial trench isolation is applied to the structure shown in FIG. This figure shows a case where the gate structure 95 also has a side wall. With partial trench isolation,
The isolation oxide film 98 is provided on the upper surface of the semiconductor layer 90 without contacting the insulator 82. And body 90a
Is connected via a source 92 to a semiconductor layer 90b below the isolation oxide film 98 on the right side in the figure, and further connected to a body potential lead-out section 93 via the semiconductor layer 90b.
【００１４】この構造では互いに異なる導電型であるソ
ース９２、ボディ電位引き出し部９３を形成する目的
で、分離酸化膜９８を境界としてイオン注入を別々に行
うことができ、異なる導電型のイオンが混在する半導体
領域の形成を回避することができる。しかしソース９２
はボディ９０ａと共にｐｎ接合Ｊ１を、また半導体層９
０ｂと共にｐｎ接合Ｊ２を、それぞれ形成している。そ
してボディ９０ａからボディ電位引き出し部９３へ到る
経路においてｐｎ接合Ｊ１，Ｊ２は互いに逆極性になっ
て直列に接続されているので、ボディ９０ａの電位をボ
ディ電位引き出し部９３を経由して外部から固定するこ
とは困難である。In this structure, ion implantation can be performed separately at the boundary of the isolation oxide film 98 in order to form the source 92 and the body potential extracting portion 93 having different conductivity types, and ions of different conductivity types are mixed. The formation of the semiconductor region can be avoided. But source 92
Represents the pn junction J1 together with the body 90a and the semiconductor layer 9
A pn junction J2 is formed together with 0b. Since the pn junctions J1 and J2 are connected in series with opposite polarities from each other in the path extending from the body 90a to the body potential extracting portion 93, the potential of the body 90a is changed from the outside via the body potential extracting portion 93. It is difficult to fix.
【００１５】図４２に戻り、延在部９６は短くする方が
高周波特性を良好にできる。図４３はＳＯＩＭＩＳＦＥ
Ｔの等価回路の一例を示す回路図である。かかる回路を
採用すればトランジスタの最大発振周波数ｆmaxは、遮
断周波数ｆTを用いて次式で表される。Referring back to FIG. 42, the shorter the extension 96, the better the high-frequency characteristics. FIG. 43 shows SOIMISFE
FIG. 3 is a circuit diagram illustrating an example of an equivalent circuit of T. If such a circuit is adopted, the maximum oscillation frequency f max of the transistor is expressed by the following equation using the cutoff frequency f T.
【００１６】[0016]
【数１】 (Equation 1)
【００１７】但し、Ｒi，Ｒg，Ｒs，Ｒd，Ｒdsはそれぞ
れボディ抵抗、ゲート抵抗、ソース抵抗、ドレイン抵
抗、ドレイン・ソース間抵抗であり、Ｃgs，Ｃds，Ｃgd
はそれぞれゲート・ソース間容量、ドレイン・ソース間
容量、ゲート・ドレイン間容量であり、ｇm、ｇdsはそ
れぞれトランスコンダクタンス及びドレインコンダクタ
ンスである。Here, R i , R g , R s , R d , and R ds are body resistance, gate resistance, source resistance, drain resistance, and drain-source resistance, respectively, and are C gs , C ds , and C gd.
Are the gate-source capacitance, the drain-source capacitance, and the gate-drain capacitance, respectively, and g m and g ds are the transconductance and the drain conductance, respectively.
【００１８】また最小雑音指数Ｆminは次式で表され
る。The minimum noise figure F min is expressed by the following equation.
【００１９】[0019]
【数２】 (Equation 2)
【００２０】上記２つの式から解るように、ゲート抵抗
Ｒgを低下させることにより、最大発振周波数ｆmax及び
最小雑音指数Ｆminは改善される。As can be seen from the above two equations, the maximum oscillation frequency f max and the minimum noise figure F min are improved by reducing the gate resistance R g .
【００２１】本発明は以上の事情に鑑みてなされたもの
で、ボディ電位引き出し部によって外部からボディの電
位を固定することが可能であって、しかも異なる導電型
のイオンが混在する半導体領域が存在しない半導体を得
る技術を提供することを目的とする。The present invention has been made in view of the above circumstances, and there is a semiconductor region in which the body potential can be externally fixed by a body potential extracting portion, and in which ions of different conductivity types are mixed. It is an object of the present invention to provide a technique for obtaining a semiconductor that does not emit light.
【００２２】更に、ゲート抵抗が低い半導体装置を提供
することも他の目的としている。Still another object is to provide a semiconductor device having a low gate resistance.
【００２３】[0023]
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、互いに交叉する第１方向及び第２方向
に拡がる主面を有する絶縁層と、第１主面と、前記絶縁
層の前記主面に接触する第２主面とを有する第１導電型
の半導体層と、前記第２主面から離れて、前記第１主面
において形成された絶縁性の少なくとも一つの素子分離
部と、少なくとも前記半導体層の前記第１主面において
形成され、前記素子分離部と前記第２主面との間に存在
する前記半導体層である第１下方半導体層と接触する前
記第１導電型である少なくとも一つのボディ電位引き出
し部と、前記素子分離部と前記第１主面との境界を横切
り、前記素子分離部上及び前記第１主面上に前記ボディ
電位引き出し部を避けて閉曲線を呈する閉曲線部を有
し、前記第１主面側にゲート絶縁膜が、前記ゲート絶縁
膜を介して前記第１主面上にゲート電極が、それぞれ配
置される少なくとも一つのゲート構造と、前記第１主面
から前記第２主面に亘って形成され、前記第１下方半導
体層と、前記ゲート構造と前記第２主面との間に存在す
る前記半導体層である第２下方半導体層とによって囲ま
れた、前記第１導電型とは反対の第２導電型である少な
くとも一つの第１不純物領域と、前記第２下方半導体層
を介して前記第１不純物領域と対峙し、前記第１下方半
導体層によって前記ボディ電位引き出し部と隔離され、
前記第２導電型である少なくとも一つの第２不純物領域
とを備える半導体装置である。Means for Solving the Problems Claim 1 of the present invention
The first aspect includes an insulating layer having a main surface extending in a first direction and a second direction crossing each other, a first main surface, and a second main surface in contact with the main surface of the insulating layer. A conductive semiconductor layer, separated from the second main surface, at least one insulating element isolation portion formed on the first main surface, and formed at least on the first main surface of the semiconductor layer; At least one body potential extraction portion of the first conductivity type, which is in contact with a first lower semiconductor layer that is the semiconductor layer existing between the element isolation portion and the second main surface; A closed curved portion that crosses the boundary with the first main surface and that presents a closed curve on the element isolation portion and on the first main surface, avoiding the body potential extracting portion, and has a gate insulation on the first main surface side A film is formed on the first insulating layer via the gate insulating film. A gate electrode formed on at least one gate structure disposed on each of the first and second main surfaces; and a first lower semiconductor layer, the gate structure, and the second At least one first impurity region of a second conductivity type opposite to the first conductivity type, surrounded by a second lower semiconductor layer that is the semiconductor layer present between the first impurity region and the main surface; 2 opposing the first impurity region via the lower semiconductor layer, being isolated from the body potential extracting portion by the first lower semiconductor layer,
A semiconductor device comprising at least one second impurity region of the second conductivity type.
【００２４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置であって、前記第１及び第２
不純物領域は、それぞれドレイン及びソースである。According to a second aspect of the present invention,
2. The semiconductor device according to claim 1, wherein the first and second semiconductor devices are different. 3.
The impurity regions are a drain and a source, respectively.
【００２５】この発明のうち請求項３にかかるものは、
請求項２記載の半導体装置であって、前記第１不純物領
域及び前記第２不純物領域の少なくともいずれか一方が
複数設けられ、一の前記素子分離部の周囲に前記第１不
純物領域と、前記第２不純物領域とが交互に配置され
る。According to a third aspect of the present invention,
3. The semiconductor device according to claim 2, wherein at least one of the first impurity region and the second impurity region is provided in a plurality, and the first impurity region and the second impurity region are provided around one element isolation portion. 4. Two impurity regions are alternately arranged.
【００２６】この発明のうち請求項４にかかるものは、
請求項３記載の半導体装置であって、前記素子分離部は
複数設けられ、一の前記ゲート構造が複数の前記素子分
離部に跨って設けられ、前記ゲート構造は前記素子分離
部上にゲートコンタクトパッドを有する。According to a fourth aspect of the present invention,
4. The semiconductor device according to claim 3, wherein a plurality of said element isolation portions are provided, one said gate structure is provided across a plurality of said element isolation portions, and said gate structure is a gate contact on said element isolation portion. Has pads.
【００２７】この発明のうち請求項５にかかるものは、
請求項４記載の半導体装置であって、前記ボディ電位引
き出し部は複数設けられ、一の前記ボディ電位引き出し
部は前記一の前記素子分離部に囲まれ、前記素子分離部
が市松模様に配置され、前記一の前記ゲート構造は２つ
の前記素子分離部上にそれぞれ前記ゲートコンタクトパ
ッドを有する。According to a fifth aspect of the present invention,
5. The semiconductor device according to claim 4, wherein a plurality of the body potential extraction portions are provided, one body potential extraction portion is surrounded by the one element isolation portion, and the element isolation portions are arranged in a checkered pattern. The one gate structure has the gate contact pads on two element isolation parts, respectively.
【００２８】この発明のうち請求項６にかかるものは、
請求項４記載の半導体装置であって、前記ゲート構造は
複数設けられ、前記素子分離部が行列状に配置され、前
記一の前記ゲート構造は４つの前記素子分離部上にそれ
ぞれ前記ゲートコンタクトパッドを有する。According to a sixth aspect of the present invention,
5. The semiconductor device according to claim 4, wherein a plurality of the gate structures are provided, the element isolation parts are arranged in a matrix, and the one gate structure is provided on each of the four element isolation parts by the gate contact pad. Having.
【００２９】この発明のうち請求項７にかかるものは、
請求項６記載の半導体装置であって、前記ボディ電位引
き出し部は、前記第２下方半導体層にも隣接する。According to a seventh aspect of the present invention,
7. The semiconductor device according to claim 6, wherein the body potential lead portion is also adjacent to the second lower semiconductor layer.
【００３０】この発明のうち請求項８にかかるものは、
互いに交叉する第１方向及び第２方向に拡がる主面を有
する絶縁層と、第１主面と、前記絶縁層の前記主面に接
触する第２主面とを有する第１導電型の半導体層と、単
一の閉曲線を呈する閉曲線部と、前記閉曲線部に連結さ
れた一端を有する少なくとも一つの延在部とを有し、前
記第１主面側にゲート絶縁膜が、前記ゲート絶縁膜を介
して前記第１主面上にゲート電極がそれぞれ配置され、
少なくとも一つのゲート構造と、前記ゲート構造の前記
閉曲線部と前記第２主面との間に存在する前記半導体層
である下方半導体層によって互いに隔離され、いずれも
前記第１導電型とは反対の第２導電型で前記半導体層の
前記第１主面から第２主面に亘って形成された、少なく
とも一つの第１不純物領域及び少なくとも一つの第２不
純物領域と、前記下方半導体層によって一の前記第１不
純物領域と隔離され、前記ゲート構造の前記延在部と前
記第２主面との間に位置する下方領域によって前記第２
不純物領域と隔離され、前記第１導電型で少なくとも前
記第１主面において形成された少なくとも一つのボディ
電位引き出し部とを備える、半導体装置である。The present invention according to claim 8 is as follows:
A first conductivity type semiconductor layer having an insulating layer having a main surface extending in a first direction and a second direction crossing each other, a first main surface, and a second main surface contacting the main surface of the insulating layer; And a closed curve portion exhibiting a single closed curve, and at least one extending portion having one end connected to the closed curve portion, wherein a gate insulating film on the first main surface side includes the gate insulating film. Gate electrodes are respectively arranged on the first main surface via
At least one gate structure and a lower semiconductor layer that is the semiconductor layer existing between the closed curved portion of the gate structure and the second main surface, all of which are opposite to the first conductivity type. At least one first impurity region and at least one second impurity region formed from the first main surface to the second main surface of the semiconductor layer of the second conductivity type, and The lower region, which is isolated from the first impurity region and located between the extension of the gate structure and the second main surface, forms the second region.
A semiconductor device, comprising: at least one body potential extraction portion formed of the first conductivity type and formed on at least the first main surface and isolated from an impurity region.
【００３１】この発明のうち請求項９にかかるものは、
請求項８記載の半導体装置であって、前記第１及び第２
不純物領域は、それぞれドレイン及びソースである。According to the ninth aspect of the present invention,
The semiconductor device according to claim 8, wherein the first and second semiconductor devices are different.
The impurity regions are a drain and a source, respectively.
【００３２】この発明のうち請求項１０にかかるもの
は、請求項９記載の半導体装置であって、前記ゲート構
造は複数設けられ、１対の前記ボディ電位引き出し部の
間には、少なくとも一つの前記第２の不純物領域が介在
して配置される。According to a tenth aspect of the present invention, in the semiconductor device according to the ninth aspect, a plurality of the gate structures are provided, and at least one gate structure is provided between the pair of body potential extraction portions. The second impurity region is interposed.
【００３３】この発明のうち請求項１１にかかるもの
は、請求項９記載の半導体装置であって、前記ゲート構
造は複数設けられ、前記ゲート構造のそれぞれにおいて
少なくとも一つの前記延在部の他端にはコンタクトパッ
ドを有し、前記第１主面において設けられ、異なる前記
ゲート構造の前記コンタクトパッドが載置される、絶縁
性の少なくとも一つの素子分離部を更に備える。According to an eleventh aspect of the present invention, there is provided the semiconductor device according to the ninth aspect, wherein a plurality of the gate structures are provided, and the other end of at least one of the extending portions in each of the gate structures. Has a contact pad, and further includes at least one insulating element isolation portion provided on the first main surface and on which the contact pad having the different gate structure is mounted.
【００３４】この発明のうち請求項１２にかかるもの
は、請求項１１記載の半導体装置であって、前記素子分
離部には前記延在部も載置される。According to a twelfth aspect of the present invention, there is provided the semiconductor device according to the eleventh aspect, wherein the extension part is also mounted on the element isolation part.
【００３５】この発明のうち請求項１３にかかるもの
は、請求項１１記載の半導体装置であって、一の素子分
離部には、異なる前記ゲート構造において共有される単
一の前記ゲートコンタクトパッドが載置される。According to a thirteenth aspect of the present invention, there is provided the semiconductor device according to the eleventh aspect, wherein a single gate contact pad shared by different gate structures is provided in one element isolation portion. Is placed.
【００３６】この発明のうち請求項１４にかかるもの
は、請求項１３記載の半導体装置であって、前記閉曲線
部は行列状に配置され、前記素子分離部は複数設けら
れ、一の前記ゲート構造において前記延在部は複数設け
られ、前記一の素子分離部は２対の前記ゲート構造のな
す四辺形に囲まれ、前記２対の前記閉曲線部の前記延在
部のうち、前記一の素子分離部へと伸びるものは前記ゲ
ートコンタクトパッドにおいて互いに連結され、前記２
対の前記閉曲線部の前記延在部のうちの４本が前記四辺
形の辺をなす。According to a fourteenth aspect of the present invention, there is provided the semiconductor device according to the thirteenth aspect, wherein the closed curve portions are arranged in a matrix, a plurality of the element isolation portions are provided, and one of the gate structures is provided. , The plurality of extending portions are provided, and the one element isolation portion is surrounded by a quadrilateral formed by two pairs of the gate structures, and the one element is one of the two pairs of the extending portions of the closed curved portion. What extends to the separation part is connected to each other at the gate contact pad, and
Four of the extending portions of the pair of closed curved portions form sides of the quadrilateral.
【００３７】この発明のうち請求項１５にかかるもの
は、請求項１４記載の半導体装置であって、前記一の前
記ゲート構造に対して前記第２不純物領域及び前記ボデ
ィ電位引き出し部が複数設けられ、一の前記第１不純物
領域の周囲には前記第２不純物領域及び前記ボディ電位
引き出し部が複数の前記延在部を介して交互に配列され
る。According to a fifteenth aspect of the present invention, in the semiconductor device according to the fourteenth aspect, the one gate structure is provided with a plurality of the second impurity regions and the body potential extracting portion. Around the one first impurity region, the second impurity region and the body potential extracting portion are alternately arranged via a plurality of the extending portions.
【００３８】この発明のうち請求項１６にかかるもの
は、請求項１４記載の半導体装置であって、前記一の前
記ゲート構造に対して前記第２不純物領域及び前記ボデ
ィ電位引き出し部が複数設けられ、一の前記第１不純物
領域の周囲には前記第２不純物領域及び前記ボディ電位
引き出し部が複数の前記延在部を介して配列され、１対
の前記第２不純物領域又は１対の前記ボディ電位引き出
し部に挟まれた一の前記延在部が連結される前記ゲート
コンタクトパッドは、それぞれ前記第２不純物領域又は
前記ボディ電位引き出し部に囲まれる。According to a sixteenth aspect of the present invention, there is provided the semiconductor device according to the fourteenth aspect, wherein the one gate structure is provided with a plurality of the second impurity regions and the body potential lead portions. , The second impurity region and the body potential extracting portion are arranged around the one first impurity region via a plurality of the extending portions, and a pair of the second impurity region or a pair of the body is provided. The gate contact pads to which the one extending portion sandwiched between the potential lead portions is connected are each surrounded by the second impurity region or the body potential lead portion.
【００３９】この発明のうち請求項１７にかかるもの
は、請求項９記載の半導体装置であって、前記第２不純
物領域と前記閉曲線部との境界の長さが、前記ボディ電
位引き出し部と前記閉曲線部との境界の長さよりも長
い。According to a seventeenth aspect of the present invention, in the semiconductor device according to the ninth aspect, the length of a boundary between the second impurity region and the closed curve portion is equal to the length of the body potential lead portion and the length of the body potential lead portion. It is longer than the length of the boundary with the closed curve part.
【００４０】この発明のうち請求項１８にかかるもの
は、請求項９記載の半導体装置であって、前記ボディ電
位引き出し部と前記閉曲線部との境界の長さが、前記第
２不純物領域と前記閉曲線部との境界の長さよりも長
い。According to an eighteenth aspect of the present invention, there is provided the semiconductor device according to the ninth aspect, wherein a length of a boundary between the body potential lead-out portion and the closed curve portion is equal to the length of the second impurity region and the length of the second impurity region. It is longer than the length of the boundary with the closed curve part.
【００４１】この発明のうち請求項１９にかかるもの
は、請求項９記載の半導体装置であって、前記閉曲線部
の幅は、前記第１不純物領域と前記第２不純物領域との
間に介在する位置よりも、前記ボディ電位引き出し部と
前記第１不純物領域との間に介在する位置する方が広
い。According to a nineteenth aspect of the present invention, in the semiconductor device according to the ninth aspect, the width of the closed curve portion is interposed between the first impurity region and the second impurity region. The position located between the body potential extraction portion and the first impurity region is wider than the position.
【００４２】[0042]
【発明の実施の形態】実施の形態１：図１はこの発明の
実施の形態１にかかるＳＯＩＭＩＳＦＥＴの構造を示す
平面図である。また図２は図１における２−２矢視方向
からみた断面図である。FIG. 1 is a plan view showing the structure of a SOIMISFET according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view as viewed from the direction of arrow 2-2 in FIG.
【００４３】図１における紙面上下方向及びこれに交叉
する左右方向に平面が観念され、この平面に平行な主面
を有する絶縁層２０が設けられている。絶縁層２０上に
は、上面と、絶縁層２０の主面に接触する下面とを有す
るｐ-型の半導体層１０が設けられている。In FIG. 1, a plane is viewed in the vertical direction of the paper and the horizontal direction crossing the plane, and an insulating layer 20 having a main surface parallel to the plane is provided. On the insulating layer 20, ap − type semiconductor layer 10 having an upper surface and a lower surface in contact with the main surface of the insulating layer 20 is provided.
【００４４】半導体層１０の上面には、下面から離れ
て、絶縁性の素子分離部１４が形成されており、素子分
離部１４と絶縁層２０との間には下方半導体層１０ｂと
して半導体層１０が残置されている。そして下方半導体
層１０ｂと接触するｐ+型のボディ電位引き出し部１３
が、少なくとも半導体層１０の上面において形成されて
いる。図２ではボディ電位引き出し部１３が半導体層１
０の下面にまで達している場合が例示されている。ボデ
ィ電位引き出し部１３はその上部にシリサイド１３ａを
頂いていてもよい。ボディ電位引き出し部１３に対する
コンタクトはコンタクト１３ｃとして示されている。本
実施の形態ではボディ電位引き出し部１３は平面視上、
素子分離部１４によってソース１２のみならず、ドレイ
ン１１とも隔離されている。An insulating element isolation portion 14 is formed on the upper surface of the semiconductor layer 10 at a distance from the lower surface, and a lower semiconductor layer 10b is provided between the element isolation portion 14 and the insulating layer 20 as a lower semiconductor layer 10b. Has been left behind. Then, ap + -type body potential lead-out portion 13 in contact with lower semiconductor layer 10b
Are formed at least on the upper surface of the semiconductor layer 10. In FIG. 2, the body potential extracting portion 13 is a semiconductor layer 1
The case where it reaches the lower surface of 0 is illustrated. The body potential extracting portion 13 may have a silicide 13a on the upper portion. The contact to the body potential extracting section 13 is shown as a contact 13c. In the present embodiment, the body potential extracting portion 13 is
The element isolation section 14 isolates not only the source 12 but also the drain 11.
【００４５】ゲート構造１５は、ゲート絶縁膜１５ｄ、
ゲート電極１５ｅの積層構造を有しており、ゲート絶縁
膜１５ｄ側が半導体層１０の上面に接触し、ゲート電極
１５ｅはゲート絶縁膜１５ｄを介して半導体層１０上に
設けられている。ゲート電極１５ｅはその上部にシリサ
イド１５ａを頂いていてもよい。図２においてはシリサ
イド１５ａ、ゲート絶縁膜１５ｄ、ゲート電極１５ｅの
側面に設けられた側壁１５ｂも示されているが、図１で
は省略されている。The gate structure 15 includes a gate insulating film 15d,
The gate electrode 15e has a stacked structure, and the gate insulating film 15d side is in contact with the upper surface of the semiconductor layer 10, and the gate electrode 15e is provided on the semiconductor layer 10 via the gate insulating film 15d. The gate electrode 15e may have a silicide 15a thereon. FIG. 2 also shows the silicide 15a, the gate insulating film 15d, and the side wall 15b provided on the side surface of the gate electrode 15e, but is omitted in FIG.
【００４６】ゲート構造１５は、平面視上、素子分離部
１４と半導体層１０との境界を横切り、素子分離部１４
上及び半導体層１０の上面上に、ボディ電位引き出し部
１３を避けた閉曲線を呈する閉曲線部１５０を有してい
る。但し、図１においては半導体層１０は、いずれも半
導体層１０に不純物が導入されて形成されたドレイン１
１、ソース１２、ボディ電位引き出し部１３のいずれか
として現れている。しかし、ゲート構造１５の下方にお
いては、半導体層１０がボディ１０ａとして残置してい
る。The gate structure 15 crosses the boundary between the element isolation portion 14 and the semiconductor layer 10 in plan view, and
On the upper side and on the upper surface of the semiconductor layer 10, there is provided a closed curve portion 150 which exhibits a closed curve avoiding the body potential extracting portion 13. However, in FIG. 1, the semiconductor layer 10 is a drain 1 formed by introducing impurities into the semiconductor layer 10.
1, the source 12, and the body potential extracting portion 13. However, below the gate structure 15, the semiconductor layer 10 remains as the body 10a.
【００４７】ドレイン１１は半導体層１０の上面から下
面に亘って形成されたｎ+型の不純物領域であり、平面
視上はゲート構造１５と素子分離部１４とで囲まれてい
るので、実際には下方半導体層１０ｂとボディ１０ａで
囲まれていることになる。ドレイン１１はその上部にシ
リサイド（図示せず）を頂いていてもよい。The drain 11 is an n + -type impurity region formed from the upper surface to the lower surface of the semiconductor layer 10, and is actually surrounded by the gate structure 15 and the element isolation portion 14 in plan view. Is surrounded by the lower semiconductor layer 10b and the body 10a. The drain 11 may have a silicide (not shown) thereon.
【００４８】ソース１２もまた、半導体層１０の上面か
ら下面に亘って形成されたｎ+型の不純物領域である。
そしてボディ１０ａを介してドレイン１１と対峙してい
る。また下方半導体層１０ｂによってボディ電位引き出
し部１３と隔離されている。ソース１２はその上部にシ
リサイド１２ａを頂いていてもよい。The source 12 is also an n + -type impurity region formed from the upper surface to the lower surface of the semiconductor layer 10.
Then, it faces the drain 11 via the body 10a. Further, it is isolated from the body potential lead-out portion 13 by the lower semiconductor layer 10b. The source 12 may have a silicide 12a thereon.
【００４９】以上のような構造ではゲート構造１５が素
子分離部１４と半導体層１０との境界を横切るので、ｐ
-型のボディ１０ａがいずれもｎ+型のドレイン１１やソ
ース１２となすｐｎ接合を介することなく、ボディ１０
ａは下方半導体層１０ｂを介してボディ電位引き出し部
１３と接続される。従ってボディ１０ａの電位を外部か
らコンタクト１３ｃを経由して固定することができる。
これにより、ボディが浮遊状態にあることに起因するノ
イズが低減され、また寄生バイポーラ現象に起因するソ
ース／ドレイン間の耐圧の低下も回避される。しかもソ
ース１２とボディ電位引き出し部１３とは素子分離部１
４によって隔離されているので、互いに異なる導電型の
イオンが混在する半導体領域が存在することもなく、シ
リサイド化を良好に行うことができる。In the above-described structure, the gate structure 15 crosses the boundary between the element isolation portion 14 and the semiconductor layer 10, so that p
- Any type of body 10a without passing through the pn junction formed between the drain 11 and source 12 of n + -type, the body 10
a is connected to the body potential extracting portion 13 via the lower semiconductor layer 10b. Therefore, the potential of the body 10a can be fixed from the outside via the contact 13c.
This reduces noise caused by the body being in a floating state, and also prevents a decrease in withstand voltage between the source and the drain caused by the parasitic bipolar phenomenon. In addition, the source 12 and the body potential extracting section 13 are connected to the element isolating section 1
4, the silicidation can be favorably performed without a semiconductor region in which ions of different conductivity types are mixed.
【００５０】また、ドレイン１１、ソース１２に対する
コンタクトはそれぞれコンタクト１１ｃ，１２ｃとして
示されている。閉曲線部１５０の内側に構成されるドレ
イン１１よりも、閉曲線部１５０の外側に構成されるソ
ース１２の方を広く形成することができる。従って、ド
レイン電流の流れが拡がり、ソース１２のコンタクト１
２ｃの数を多くすることができ、ソース抵抗Ｒsを小さ
くできるので、既述の式から解るように最大発振周波数
ｆmaxを増大させ、最小雑音指数Ｆminを減少させること
ができる。またドレイン１１を小さく設定できるので、
ゲート・ドレイン間容量Ｃgdが抑制され、最大発振周波
数ｆmaxを増大させることができる。The contacts to the drain 11 and the source 12 are shown as contacts 11c and 12c, respectively. The source 12 formed outside the closed curve portion 150 can be formed wider than the drain 11 formed inside the closed curve portion 150. Therefore, the flow of the drain current is expanded, and the contact 1 of the source 12 is increased.
2c number can be increased to a, it is possible to reduce the source resistance R s, increasing the maximum oscillation frequency f max As can be seen from the equation above, it is possible to reduce the minimum noise figure F min. Also, since the drain 11 can be set small,
The gate-drain capacitance C gd is suppressed, and the maximum oscillation frequency f max can be increased.
【００５１】更に、ゲート電極１５ｅ用のコンタクトパ
ッドであるゲートパッド１５１は、素子分離部１４上に
設けることができる。このようにゲートパッド１５１と
半導体層１０との間を拡がることにより、ゲート・ソー
ス間容量Ｃgsを抑制し、最大発振周波数ｆmaxを増大さ
せ、最小雑音指数Ｆminを減少させることができる。Further, a gate pad 151 serving as a contact pad for the gate electrode 15 e can be provided on the element isolation portion 14. By extending between the gate pad 151 and the semiconductor layer 10 in this manner, the gate-source capacitance C gs can be suppressed, the maximum oscillation frequency f max can be increased, and the minimum noise figure F min can be reduced.
【００５２】しかもゲート構造１５は平面視上、素子分
離部１４と半導体層１０との境界を横切って素子分離部
１４上及び半導体層１０の上面上に形成されているの
で、ボディ１０ａ上のゲート構造１５と、ゲートパッド
１５１との距離を短くすることができ、ゲート抵抗Ｒg
を抑制して更に最大発振周波数ｆmaxを増大させ、最小
雑音指数Ｆminを減少させることができる。Moreover, since the gate structure 15 is formed on the element isolation portion 14 and the upper surface of the semiconductor layer 10 across the boundary between the element isolation portion 14 and the semiconductor layer 10 in plan view, the gate structure 15 is formed on the body 10a. The distance between the structure 15 and the gate pad 151 can be reduced, and the gate resistance R g
, The maximum oscillation frequency f max can be further increased, and the minimum noise figure F min can be reduced.
【００５３】また、一つの素子分離部１４に着目すれ
ば、その周囲には、あるゲート構造１５に囲まれた一つ
のドレイン１１と、複数のソース１２とが、交互に配置
される。これにより素子分離部１４の周囲には複数のト
ランジスタが形成されるが、これらのトランジスタのボ
ディ電位引き出し部１３は共通に採用されるので、レイ
アウトに必要な面積を抑制することができるし、またレ
イアウトも容易である。Focusing on one element isolation portion 14, one drain 11 and a plurality of sources 12 surrounded by a certain gate structure 15 are alternately arranged on the periphery thereof. As a result, a plurality of transistors are formed around the element isolation portion 14. Since the body potential extraction portions 13 of these transistors are commonly used, the area required for the layout can be reduced, and The layout is also easy.
【００５４】図１に示されたパターンを平面視上、繰り
返して配置することにより、複数のトランジスタをアレ
イ状に形成でき、大電流を流すことが可能である。図３
はそのように変形して得られる構造の一例を示す。By repeatedly arranging the pattern shown in FIG. 1 in plan view, a plurality of transistors can be formed in an array, and a large current can flow. FIG.
Shows an example of a structure obtained by such deformation.
【００５５】平面視上、ボディ電位引き出し部１３は素
子分離部１４に囲まれており、従ってボディ電位引き出
し部１３は、半導体層１０中においては図２で示された
下方半導体層１０ｂによって囲まれている。素子分離部
１４は平面視上ほぼ四辺形に形成され、その頂点同士は
ゲート構造１５によって連結される。そして素子分離部
１４は市松模様に配置されている。従って殆どの場合、
一つのソース１２は２対のゲート構造１５と、２対の素
子分離部１４に囲まれている。そしてゲート構造１５は
２つの素子分離部１４上にそれぞれゲートパッド１５１
を有している。In a plan view, the body potential lead-out portion 13 is surrounded by the element isolating portion 14, so that the body potential lead-out portion 13 is surrounded in the semiconductor layer 10 by the lower semiconductor layer 10b shown in FIG. ing. The element isolation portion 14 is formed in a substantially quadrangular shape in plan view, and its vertices are connected by a gate structure 15. The element isolation sections 14 are arranged in a checkered pattern. So in most cases,
One source 12 is surrounded by two pairs of gate structures 15 and two pairs of element isolation parts 14. The gate structure 15 has a gate pad 151 on each of the two element isolation portions 14.
have.
【００５６】図３に示された構成では、隣接するトラン
ジスタのドレインが共通に採用され、かつソースを広く
形成することが容易である。In the configuration shown in FIG. 3, the drains of adjacent transistors are commonly used, and it is easy to form a wide source.
【００５７】実施の形態２：図４はこの発明の実施の形
態２にかかるＳＯＩＭＩＳＦＥＴの構造を示す平面図で
ある。図１に示された構造に対し、ゲート構造１５が平
面視上、４方向からボディ電位引き出し部１３に近接さ
れている点で異なる。そして実施の形態１の場合と同様
にして、ボディ電位引き出し部１３は平面視上、素子分
離部１４によってドレイン１１及びソース１２と隔離さ
れている。また、ゲート構造１５は、４つのボディ電位
引き出し部１３との間に介在する４つの素子分離部１４
の各々の上に、ゲートパッド１５１を備えている。Second Embodiment FIG. 4 is a plan view showing a structure of a SOIMISFET according to a second embodiment of the present invention. The structure differs from the structure shown in FIG. 1 in that the gate structure 15 is close to the body potential extracting portion 13 from four directions in plan view. In the same manner as in the first embodiment, the body potential extracting portion 13 is isolated from the drain 11 and the source 12 by the element separating portion 14 in plan view. The gate structure 15 includes four element isolation portions 14 interposed between the four body potential extraction portions 13.
Is provided on each of the gate pads 151.
【００５８】このように、実施の形態１よりもボディ１
０ａに対して接続されるボディ電位引き出し部１３の個
数が増大するので、ボディ１０ａの電位を固定する機能
が高められる。よってボディが浮遊状態にあることに起
因するノイズが低減され、また寄生バイポーラ現象に起
因するソース／ドレイン間の耐圧の低下も回避される。As described above, the body 1 is
Since the number of body potential extraction portions 13 connected to Oa increases, the function of fixing the potential of body 10a is enhanced. Therefore, noise due to the floating state of the body is reduced, and lowering of the breakdown voltage between the source and drain due to the parasitic bipolar phenomenon is also avoided.
【００５９】しかもゲート構造１５に対するゲートパッ
ド１５１の個数を増加させることにより、ゲート抵抗Ｒ
gをほぼ半減させることができる。よって最大発振周波
数ｆm axを増大させ、最小雑音指数Ｆminを減少させるこ
とができる。Further, by increasing the number of gate pads 151 with respect to the gate structure 15, the gate resistance R
g can be almost halved. Thus increasing the maximum oscillation frequency f m ax, it is possible to reduce the minimum noise figure F min.
【００６０】なお、ソース１２の面積は実施の形態１の
場合と比較して小さくなり、ソース抵抗Ｒsが増大する
かのように思われるが、ゲート構造１５の下方にあるボ
ディ１０ａ（図２）に隣接するソース１２は確保され
る。しかもソース１２のためのコンタクト１２ｃの個数
もドレイン１１のためのコンタクト１１ｃよりも多く、
あるいは更に広く採ることもできる。従ってトランジス
タの特性が大きく劣化することはない。ドレイン１１の
面積を小さくしてゲート・ドレイン間容量Ｃgdを抑制
し、最大発振周波数ｆmaxを増大させることができる点
は実施の形態１と同様である。[0060] The area of the source 12 becomes smaller as compared with the case of the first embodiment, but seems as if the source resistance R s increases, the body 10a (FIG. 2 at the bottom of the gate structure 15 ) Is secured. Moreover, the number of contacts 12c for the source 12 is larger than the number of contacts 11c for the drain 11,
Alternatively, it can be adopted more widely. Therefore, the characteristics of the transistor are not significantly deteriorated. As in the first embodiment, the area of the drain 11 can be reduced to suppress the gate-drain capacitance C gd and increase the maximum oscillation frequency f max .
【００６１】図４に示されたパターンを平面視上、繰り
返して配置することにより、複数のトランジスタをアレ
イ状に形成でき、大電流を流すことが可能である。図５
はそのように変形して得られる構造の一例を示す。By arranging the pattern shown in FIG. 4 repeatedly in plan view, a plurality of transistors can be formed in an array, and a large current can be passed. FIG.
Shows an example of a structure obtained by such deformation.
【００６２】平面視上、ボディ電位引き出し部１３は素
子分離部１４に囲まれており、従ってボディ電位引き出
し部１３は、半導体層１０中においては図２で示された
下方半導体層１０ｂによって囲まれている。素子分離部
１４は平面視上ほぼ四辺形に形成され、その頂点同士は
ゲート構造１５によって連結される。そして素子分離部
１４は行列状に配置されている。従って殆どの場合、一
つのソース１２は１対のゲート構造１５と、１対の素子
分離部１４に囲まれている。In a plan view, the body potential lead-out portion 13 is surrounded by the element isolation portion 14, so that the body potential lead-out portion 13 is surrounded in the semiconductor layer 10 by the lower semiconductor layer 10b shown in FIG. ing. The element isolation portion 14 is formed in a substantially quadrangular shape in plan view, and its vertices are connected by a gate structure 15. The element separating sections 14 are arranged in a matrix. Therefore, in most cases, one source 12 is surrounded by a pair of gate structures 15 and a pair of isolation parts 14.
【００６３】図５に示された構成でも、隣接するトラン
ジスタのドレイン１１が共通に採用され、かつソース１
２を広く形成することが容易である。また、他の変形と
して、図６のように、隣接するゲート構造１５同士が接
続されてもよい。また、コンタクト１１ｃ，１２ｃは図
示されるような大きさである必要はなく、この縮尺と異
なって製造されても上記と同様の効果を得ることができ
る。In the configuration shown in FIG. 5, the drains 11 of the adjacent transistors are commonly used and the source 1
2 can be easily formed widely. As another modification, as shown in FIG. 6, adjacent gate structures 15 may be connected to each other. Also, the contacts 11c and 12c need not be as large as shown, and the same effect as described above can be obtained even if the contacts 11c and 12c are manufactured differently from this scale.
【００６４】実施の形態３：図７はこの発明の実施の形
態３にかかるＳＯＩＭＩＳＦＥＴの構造を示す平面図で
ある。本実施の形態にかかる発明でも、図４に示された
構造と同様に、ゲート構造１５は平面視上４方向から近
接する素子分離部１４の各々の上にゲートパッド１５１
を有している。但しボディ電位引き出し部１３は平面視
上、素子分離部１４によってソース１２と隔離されてい
るものの、ドレイン１１に対してはゲート構造１５の一
部によってドレイン１１と隔離されている。図７では閉
曲線部１５０がゲートパッド１５１を頂点とするほぼ四
辺形を呈しており、その一辺においてドレイン１１とボ
ディ電位引き出し部１３が、三辺においてドレイン１１
とソース１２が、それぞれ対峙している態様が示されて
いる。Third Embodiment FIG. 7 is a plan view showing a structure of a SOIMISFET according to a third embodiment of the present invention. Also in the invention according to the present embodiment, similarly to the structure shown in FIG. 4, the gate structure 15 is provided on each of the element isolation portions 14 which are close to each other from four directions in plan view.
have. However, the body potential extracting portion 13 is isolated from the source 12 by the element isolation portion 14 in plan view, but is isolated from the drain 11 by a part of the gate structure 15 with respect to the drain 11. In FIG. 7, the closed curve portion 150 has a substantially quadrilateral shape with the gate pad 151 as an apex, and the drain 11 and the body potential extracting portion 13 on one side thereof and the drain 11 on three sides.
And the source 12 face each other.
【００６５】図８は図７における８−８矢視方向からみ
た断面図である。半導体層１０中ではボディ電位引き出
し部１３は、ゲート構造１５の下方の半導体層１０のう
ち、チャネルが形成されない下方半導体層１０ｃと直接
に接触している。ボディ１０ａはドレイン１１とソース
１２とで挟まれ、そのゲート構造１５に近い側にチャネ
ルが形成される。しかし、ゲート構造１５が平面視上で
閉曲線を呈し、かつ素子分離部１４と半導体層１０の境
界を横切るので、下方半導体層１０ｃとボディ１０ａは
素子分離部１４の下方の下方半導体層１０ｂを介して接
続される。従ってボディ１０ａの電位は、下方半導体層
１０ｂのみならず、ボディとして機能しない部分の下方
半導体層１０ｃをも介してボディ電位引き出し部に接続
され、ボディの電位を効率良く固定することができる。FIG. 8 is a cross-sectional view as viewed from the direction of arrow 8-8 in FIG. In the semiconductor layer 10, the body potential lead-out portion 13 is in direct contact with the lower semiconductor layer 10c of the semiconductor layer 10 below the gate structure 15 where no channel is formed. The body 10a is sandwiched between the drain 11 and the source 12, and a channel is formed on the side near the gate structure 15. However, since the gate structure 15 has a closed curve in a plan view and crosses the boundary between the element isolation portion 14 and the semiconductor layer 10, the lower semiconductor layer 10c and the body 10a are connected via the lower semiconductor layer 10b below the element isolation portion 14. Connected. Therefore, the potential of the body 10a is connected not only to the lower semiconductor layer 10b but also to the body potential extraction portion via the portion of the lower semiconductor layer 10c that does not function as a body, and the potential of the body can be fixed efficiently.
【００６６】実施の形態４：図９はこの発明の実施の形
態４にかかるＳＯＩＭＩＳＦＥＴの構造を示す平面図で
あり、図１０は図９におけるＸ−Ｘ矢視方向からみた断
面図である。上述の実施の形態１〜３と同様にして、絶
縁層２０の主面上には、上面と、絶縁層２０の主面に接
触する下面とを有するｐ-型の半導体層１０が設けられ
ている。半導体層１０の上面にはゲート構造１５が形成
されている。図９においては図１０に示された側壁１５
ｂが省略されている。Fourth Embodiment FIG. 9 is a plan view showing a structure of a SOIMISFET according to a fourth embodiment of the present invention, and FIG. 10 is a cross-sectional view as seen from the direction of arrows XX in FIG. As in the first to third embodiments, on the main surface of the insulating layer 20, ap − type semiconductor layer 10 having an upper surface and a lower surface in contact with the main surface of the insulating layer 20 is provided. I have. A gate structure 15 is formed on the upper surface of the semiconductor layer 10. In FIG. 9, the side wall 15 shown in FIG.
b is omitted.
【００６７】実施の形態３ではゲート構造１５は平面視
上で四辺形の閉曲線部１５０と、その頂点に配置された
ゲートパッド１５１とを有する態様が例示されていた。
しかし、本実施の形態ではゲート構造１５には更に、閉
曲線部１５０とゲートパッド１５１との間に連結された
延在部１５２が４本設けられている。In the third embodiment, an example in which the gate structure 15 has a quadrangular closed curve 150 in plan view and a gate pad 151 disposed at the vertex thereof has been exemplified.
However, in the present embodiment, the gate structure 15 is further provided with four extending portions 152 connected between the closed curve portion 150 and the gate pad 151.
【００６８】半導体層１０の上面には、絶縁性の素子分
離部１４が形成されており、実施の形態１〜３と同様に
して素子分離部１４と絶縁層２０との間に下方半導体層
１０ｂ（図２、図８）が存在してもよい。しかし本実施
の形態では、素子分離部１４が半導体層１０の下面ま
で、従って絶縁層２０まで到達していてもよい。図１１
及び図１２は、いずれも図９におけるＹ−Ｙ矢視方向か
らみた断面に相当し、図１１は素子分離部１４が半導体
層１０の下面まで到達している構造を、図１２は、素子
分離部１４が半導体層１０の下面まで到達していない構
造を、それぞれ例示している。前者の構造では絶縁層２
０と素子分離部１４との間に半導体層１０が介在しない
ので、ゲートパッド１５１の容量が低減できるという点
で望ましい。また後者の構造では、実施の形態１乃至実
施の形態３のようにしてボディ電位を容易に固定するこ
とができるので、両者を使い分けることも可能である。
これらの２つの断面構造が、同じデバイス内に混在して
いてもよい。図９ではゲート構造１５は平面視上４方向
から近接する素子分離部１４の各々の上にゲートパッド
１５１を有している態様が例示されている。On the upper surface of the semiconductor layer 10, an insulating element isolation portion 14 is formed, and the lower semiconductor layer 10b is provided between the element isolation portion 14 and the insulating layer 20 in the same manner as in the first to third embodiments. (FIGS. 2 and 8) may be present. However, in the present embodiment, the element isolation portion 14 may reach the lower surface of the semiconductor layer 10 and thus reach the insulating layer 20. FIG.
12 correspond to a cross section viewed from the direction of arrows Y-Y in FIG. 9. FIG. 11 shows a structure in which the element isolation portion 14 reaches the lower surface of the semiconductor layer 10, and FIG. The structure in which the part 14 does not reach the lower surface of the semiconductor layer 10 is illustrated. In the former structure, the insulating layer 2
Since the semiconductor layer 10 does not intervene between 0 and the element isolation portion 14, it is desirable in that the capacity of the gate pad 151 can be reduced. In the latter structure, since the body potential can be easily fixed as in the first to third embodiments, it is possible to use both of them properly.
These two cross-sectional structures may be mixed in the same device. FIG. 9 illustrates an example in which the gate structure 15 has a gate pad 151 on each of the element isolation portions 14 which are close to each other from four directions in plan view.
【００６９】また、図１３は素子分離部１４の変形を示
す断面図である。図１１に示された構造と同様に、素子
分離部１４が絶縁層２０まで到達している。当該断面に
現れる位置において、素子分離部１４は絶縁層２０近傍
よりもゲートパッド１５１近傍において広く形成されて
いる。このような構造も、ゲートパッド１５１の容量が
低減できるという点で望ましい。FIG. 13 is a cross-sectional view showing a deformation of the element isolation portion 14. As in the structure shown in FIG. 11, the element isolation part 14 reaches the insulating layer 20. At a position appearing in the cross section, the element isolation portion 14 is formed wider in the vicinity of the gate pad 151 than in the vicinity of the insulating layer 20. Such a structure is also desirable in that the capacity of the gate pad 151 can be reduced.
【００７０】閉曲線部１５０と半導体層１０の下面との
間にはボディ１０ａと下方半導体層１０ｃとが存在す
る。ボディ１０ａはドレイン１１とソース１２とに挟ま
れ、チャネルが形成される。一方、下方半導体層１０ｃ
はドレイン１１とボディ電位引き出し部１３とに挟ま
れ、チャネルは形成されない。しかし下方半導体層１０
ｃはボディ１０ａと接触している。The body 10a and the lower semiconductor layer 10c exist between the closed curve 150 and the lower surface of the semiconductor layer 10. Body 10a is sandwiched between drain 11 and source 12 to form a channel. On the other hand, the lower semiconductor layer 10c
Is sandwiched between the drain 11 and the body potential extracting portion 13, and no channel is formed. However, the lower semiconductor layer 10
c is in contact with the body 10a.
【００７１】見方を変えれば、ボディ電位引き出し部１
３は閉曲線部１５０の下方半導体層１０ｃによってドレ
インと隔離され、ゲート構造１５の延在部１５２の下方
の領域、及びもし存在すれば素子分離部１４の下方の下
方半導体層１０ｂによってソース１２と隔離されてい
る。本実施の形態では延在部１５２の下方にはチャネル
が形成されない下方半導体層１０ｃが存在している。図
９では一つのドレイン１１の周囲にボディ電位引き出し
部１３及びソース１２がそれぞれ１対形成されている場
合が例示されている。In other words, the body potential extracting section 1
3 is isolated from the drain by the lower semiconductor layer 10c below the closed curve portion 150, and is isolated from the source 12 by the region below the extension 152 of the gate structure 15 and the lower semiconductor layer 10b below the element isolation portion 14 if present. Have been. In the present embodiment, a lower semiconductor layer 10c in which a channel is not formed exists below extension portion 152. FIG. 9 exemplifies a case in which a pair of the body potential extraction portion 13 and the source 12 is formed around one drain 11.
【００７２】ドレイン１１、ソース１２、ボディ電位引
き出し部１３はいずれも半導体層１０の上面から下面に
亘って形成され、それぞれの上部がシリサイド化されて
いてもよい。The drain 11, the source 12, and the body potential extracting portion 13 are all formed from the upper surface to the lower surface of the semiconductor layer 10, and the respective upper portions may be silicided.
【００７３】実施の形態１〜３ではボディ電位引き出し
部１３が必ず素子分離部１４によってソース１２と隔離
されており、またそれ故に、素子分離部１４の下方には
下方半導体層１０ｂの存在が必要であった。しかし本実
施の形態では、ボディ電位引き出し部１３は延在部１５
２の下方半導体層１０ｃによってもソース１２と隔離さ
れている。つまり、ボディ電位引き出し部１３とソース
１２とは平面視上で延在部１５２によって隔離されてい
るので、互いに異なる導電型のイオンが混在する半導体
領域が存在することもなく、シリサイド化を良好に行う
ことができる。In the first to third embodiments, the body potential extracting portion 13 is always isolated from the source 12 by the element isolating portion 14. Therefore, the lower semiconductor layer 10b must exist below the element isolating portion 14. Met. However, in the present embodiment, the body potential extracting portion 13 is
The source 12 is also isolated by the second lower semiconductor layer 10c. That is, since the body potential extracting portion 13 and the source 12 are separated by the extending portion 152 in a plan view, there is no semiconductor region in which ions of different conductivity types are mixed, and the silicidation is favorably performed. It can be carried out.
【００７４】境界３１は異なる導電型のイオンを注入し
分ける位置を示している。本実施の形態ではドレイン１
１、ソース１２をｎ+型に、ボディ電位引き出し部１３
をｐ+型に、それぞれ設定しているので、ボディ１０ａ
の上方のゲート電極１５ｅにはｎ+型のイオンが、延在
部１５２のうちソース１２に近い側のゲート電極１５ｅ
にはｎ+型のイオンが、ボディ電位引き出し部１３に近
い側のゲート電極１５ｅにはｐ+型のイオンが、それぞ
れ導入されることになる。The boundary 31 indicates a position where ions of different conductivity types are implanted and separated. In this embodiment, the drain 1
1. The source 12 is made n + type, and the body potential extracting portion 13
Are set to p + type, respectively, so that the body 10a
N + -type ions are applied to the gate electrode 15e on the side closer to the source 12 in the extension 152.
Ions of n + type in is the gate electrode 15e on the side close to the body potential lead portions 13 p + -type ions will be introduced respectively.
【００７５】このような構造においても、ボディ電位引
き出し部１３は下方半導体層１０ｃを介してボディ１０
ａに接続されるので、ボディ１０ａを所定の電位に固定
することができる。またゲートパッド１５１が素子分離
部１４の上に設けられ、ドレイン１１の面積を小さくで
きることは実施の形態１〜３と同様であり、従って同様
の効果を得ることができる。Also in such a structure, the body potential extracting portion 13 is connected to the body 10 via the lower semiconductor layer 10c.
a, the body 10a can be fixed at a predetermined potential. Further, the gate pad 151 is provided on the element isolation portion 14 and the area of the drain 11 can be reduced as in the first to third embodiments. Therefore, the same effect can be obtained.
【００７６】図９に示されたパターンを平面視上、繰り
返して配置することにより、複数のトランジスタをアレ
イ状に形成でき、大電流を流すことが可能である。図１
４はそのようにして得られる本実施の形態の第１の変形
の構造の一例を示す。但し、コンタクト１１ｃ，１２
ｃ，１３ｃは省略している。By repeatedly arranging the pattern shown in FIG. 9 in plan view, a plurality of transistors can be formed in an array, and a large current can flow. FIG.
4 shows an example of the structure of the first modification of the present embodiment obtained as described above. However, the contacts 11c and 12
c and 13c are omitted.
【００７７】平面視上、ボディ電位引き出し部１３は１
対のゲート構造１５及び１対の素子分離部１４に囲まれ
ている。また素子分離部１４は平面視上ほぼ四辺形に形
成され、その頂点近傍は４本の延在部１５２によって異
なるゲート構造１５に連結される。素子分離部１４は行
列状に配置されている。従って殆どの場合、一つのソー
ス１２は１対のゲート構造１５と、１対の素子分離部１
４に囲まれている。In a plan view, the body potential extracting portion 13 is 1
It is surrounded by a pair of gate structures 15 and a pair of element isolation portions 14. The element isolation portion 14 is formed in a substantially quadrangular shape in plan view, and the vicinity of the vertex is connected to different gate structures 15 by four extending portions 152. The element separating units 14 are arranged in a matrix. Therefore, in most cases, one source 12 is composed of a pair of gate structures 15 and a pair of element isolation parts 1.
It is surrounded by four.
【００７８】図１４に示された構成でも図３に示された
構成と同様に、隣接するトランジスタのボディ１０ａや
ドレイン１１が共通に採用され、かつソース１２を広く
形成することが容易である。In the structure shown in FIG. 14, similarly to the structure shown in FIG. 3, the body 10a and the drain 11 of the adjacent transistor are commonly used, and the source 12 can be easily formed widely.
【００７９】図１５は、本実施の形態の第２の変形の構
造を示す平面図であり、図１４に示された構造におい
て、一つの素子分離部１４上には単一のゲートパッド１
５３を設け、これに接続される４つのゲート構造１５に
共有させた構造を示している。ゲートパッド１５１より
もゲートパッド１５３の抵抗を抑制できるので、ゲート
抵抗Ｒgを低減し、最大発振周波数ｆmaxを増大させ、最
小雑音指数Ｆminを低減することができる。FIG. 15 is a plan view showing a structure of a second modification of the present embodiment. In the structure shown in FIG. 14, a single gate pad 1
53 shows a structure provided with 53 and shared by four gate structures 15 connected thereto. Since the resistance of the gate pad 153 can be suppressed more than the gate pad 151, the gate resistance R g can be reduced, the maximum oscillation frequency f max can be increased, and the minimum noise figure F min can be reduced.
【００８０】図１６は本実施の形態の第３の変形の構造
を示す平面図であり、一つのドレイン１１の周囲にボデ
ィ電位引き出し部１３が一つと、ソース１２が３つ形成
されている場合が例示されている。この第３の変形にお
いては、隣接する一対のソース１２も、ソース１２とボ
ディ電位引き出し部１３とが隔離されるのと同様に、延
在部１５２の下方の下方半導体層１０ｃ、及びもし存在
すれば素子分離部１４の下方の下方半導体層１０ｂによ
って隔離されることになる。図１６においては異なる導
電型のイオンを注入し分ける位置が境界３２で示されて
いる。FIG. 16 is a plan view showing the structure of a third modification of the present embodiment, in which one body potential lead-out portion 13 and three sources 12 are formed around one drain 11. Is exemplified. In the third modification, a pair of adjacent sources 12 also have a lower semiconductor layer 10c below the extending portion 152, and any other source, similarly to the case where the source 12 and the body potential extracting portion 13 are isolated. For example, it is isolated by the lower semiconductor layer 10b below the element isolation portion 14. In FIG. 16, positions where ions of different conductivity types are implanted and separated are indicated by boundaries 32.
【００８１】図１６に示されたパターンを平面視上、繰
り返して配置することにより、複数のトランジスタをア
レイ状に形成でき、大電流を流すことが可能である。図
１７及び図１８はそのようにして得られる本実施の形態
の第４の変形の構造の一例を示す。但し、コンタクト１
１ｃ，１２ｃ，１３ｃは省略している。By repeatedly arranging the pattern shown in FIG. 16 in plan view, a plurality of transistors can be formed in an array and a large current can flow. FIG. 17 and FIG. 18 show an example of a fourth modified structure of the present embodiment obtained in this manner. However, contact 1
1c, 12c, and 13c are omitted.
【００８２】図１７及び図１８のいずれにおいても、図
１４と同様に、平面視上、ボディ電位引き出し部１３は
１対のゲート構造１５及び１対の素子分離部１４に囲ま
れている。また素子分離部１４は平面視上ほぼ四辺形に
形成され、その頂点近傍は４本の延在部１５２によって
異なるゲート構造１５に連結される。そして素子分離部
１４は行列状に配置されている。殆どの場合、一つのソ
ース１２は１対のゲート構造１５と、１対の素子分離部
１４に囲まれている。In both FIGS. 17 and 18, as in FIG. 14, the body potential extracting portion 13 is surrounded by a pair of gate structures 15 and a pair of element isolating portions 14 in plan view. The element isolation portion 14 is formed in a substantially quadrangular shape in plan view, and the vicinity of the vertex is connected to different gate structures 15 by four extending portions 152. The element separating sections 14 are arranged in a matrix. In most cases, one source 12 is surrounded by a pair of gate structures 15 and a pair of isolations 14.
【００８３】しかし、図９の構成を並べた場合（図１
４、図１５）と異なり、図１６の構造を隣接するトラン
ジスタのソース１２、ボディ電位引き出し部１３が共有
されるように配列する場合には、図１７及び図１８に示
されるようにレイアウトが複数考えられる。図１７に示
されたレイアウトでは、図１４と同様、ボディ電位引き
出し部１３が図中横方向に並んだ行にはソース１２が配
置されない。一方、図１８に示されたレイアウトでは、
近接するボディ電位引き出し部１３の間には少なくとも
一つのソース１２が介在している。However, when the configurations of FIG. 9 are arranged (FIG. 1)
Unlike FIG. 4 and FIG. 15), when the structure of FIG. 16 is arranged so that the source 12 and the body potential extracting portion 13 of the adjacent transistor are shared, a plurality of layouts are required as shown in FIGS. Conceivable. In the layout shown in FIG. 17, similarly to FIG. 14, the source 12 is not arranged in a row in which the body potential extracting portions 13 are arranged in the horizontal direction in the drawing. On the other hand, in the layout shown in FIG.
At least one source 12 is interposed between the adjacent body potential extraction portions 13.
【００８４】通常、高周波用トランジスタではボディの
電位はソースの電位に固定されるので、ボディ電位引き
出し部１３とソース１２が共通に接続されることが多
い。かかる接続態様は図１８に示されるように、ボディ
電位引き出し部１３がソース１２に囲まれる態様に対し
て行う方が容易である。Normally, in a high-frequency transistor, the body potential is fixed to the source potential, so that the body potential extracting portion 13 and the source 12 are often connected in common. As shown in FIG. 18, such a connection mode is easier to perform in a mode in which the body potential extracting section 13 is surrounded by the source 12.
【００８５】またソース１２とボディ電位引き出し部１
３とでは、流れる電流量は互いに異なる。しかし図１８
に示されたレイアウトでは複数のトランジスタのアレイ
内で電圧降下の大きさが均一になりやすく、特性のリニ
アリティを改善することができる。つまり大きな電流を
流すことによっても性能の劣化が生じにくい。The source 12 and the body potential extracting section 1
3, the amount of flowing current differs from each other. However, FIG.
In the layout shown in (1), the magnitude of the voltage drop easily becomes uniform in the array of the plurality of transistors, and the linearity of the characteristics can be improved. That is, even when a large current flows, the performance hardly deteriorates.
【００８６】図１９は図１８を更に変形させたレイアウ
トであり、図１５と同様に、一つの素子分離部１４上
に、複数のゲート構造１５に共有される一つのゲートパ
ッド１５３を設けている。これによりゲートパッド１５
１の抵抗を抑制できる。FIG. 19 is a layout obtained by further modifying FIG. 18, and one gate pad 153 shared by a plurality of gate structures 15 is provided on one element isolation portion 14 as in FIG. . As a result, the gate pad 15
1 can be suppressed.
【００８７】図１５及び図１９に示されたレイアウトで
は、必ずしも素子分離部１４を形成する必要はないが、
ゲートパッド１５３の寄生容量を低減するために、素子
分離部１４をゲートパッド１５３と半導体層１０との間
に設けることが望ましい。In the layouts shown in FIGS. 15 and 19, it is not always necessary to form the element isolation portion 14, but
In order to reduce the parasitic capacitance of the gate pad 153, it is desirable to provide the element isolation portion 14 between the gate pad 153 and the semiconductor layer 10.
【００８８】また、図１５及び図１９に示されたレイア
ウトでは、素子分離部１４、ゲートパッド１５３を小さ
くすることによってもゲートパッド１５３の寄生容量を
低減することができ、更には集積化を高めることができ
る。In the layouts shown in FIGS. 15 and 19, the parasitic capacitance of the gate pad 153 can be reduced by reducing the size of the element isolation portion 14 and the gate pad 153, and the integration is further improved. be able to.
【００８９】実施の形態５：図２０及び図２１はこの発
明の実施の形態５にかかるＳＯＩＭＩＳＦＥＴの構造を
示す平面図である。図２０及び図２１は、それぞれ本実
施の形態４の図９及び図１６に示された構造に対し、延
在部１５２が四辺形を呈する閉曲線部１５０の各辺に対
して直角に延在するように変形された構造である。Fifth Embodiment FIGS. 20 and 21 are plan views showing the structure of a SOIMISFET according to a fifth embodiment of the present invention. FIGS. 20 and 21 show that the extending portion 152 extends at right angles to each side of the closed curve portion 150 having a quadrilateral shape in the structure shown in FIGS. 9 and 16 of the fourth embodiment. The structure is modified as follows.
【００９０】本実施の形態においてもソース１２及びボ
ディ電位引き出し部１３は閉曲線部１５０の下方の下方
半導体層１０ｃを介してドレイン１１と接続されている
ので、ボディ１０ａの電位は下方半導体層１０ｃを介し
てボディ電位引き出し部１３から固定できる。Also in the present embodiment, the source 12 and the body potential extracting portion 13 are connected to the drain 11 via the lower semiconductor layer 10c below the closed curve portion 150, so that the potential of the body 10a is lower than that of the lower semiconductor layer 10c. Can be fixed from the body potential extracting portion 13 through the intermediary.
【００９１】またボディ電位引き出し部１３はゲート構
造１５の延在部１５２の下方の領域、及びもし存在すれ
ば素子分離部１４の下方の下方半導体層１０ｂによって
ソース１２と隔離されている。従って、互いに異なる導
電型のイオンが混在する半導体領域が存在することもな
く、ソース１２及びボディ電位引き出し部１３に対する
シリサイド化を良好に行うことができる。図２０及び図
２１のそれぞれにおいて境界３３，３４は異なる導電型
のイオンを注入し分ける位置を示している。The body potential extracting portion 13 is isolated from the source 12 by a region below the extending portion 152 of the gate structure 15 and a lower semiconductor layer 10b below the element isolating portion 14 if present. Therefore, the source 12 and the body potential extracting portion 13 can be satisfactorily silicided without a semiconductor region in which ions of different conductivity types are mixed. 20 and 21, boundaries 33 and 34 indicate positions where ions of different conductivity types are implanted and separated.
【００９２】図２２及び図２３は本実施の形態の第１の
変形を示す平面図であり、それぞれ図２０及び図２１に
示された構成を繰り返して配置することにより、複数の
トランジスタをアレイ状に形成した態様が示されてい
る。但し、コンタクト１１ｃ，１２ｃ，１３ｃは省略し
ている。FIGS. 22 and 23 are plan views showing a first modification of the present embodiment. A plurality of transistors are arranged in an array by repeatedly arranging the structures shown in FIGS. 20 and 21, respectively. Is shown. However, the contacts 11c, 12c, and 13c are omitted.
【００９３】実施の形態４の第２及び第３の変形として
示された図１５及び図１９と同様にゲート構造１５が行
列状に配置されているものの、図１５及び図１９とは異
なり一つの素子分離部１４の上には２つのゲート構造１
５によって共有されるゲートパッド１５３が設けられて
いる。Although gate structures 15 are arranged in rows and columns as in FIGS. 15 and 19 shown as the second and third modifications of the fourth embodiment, unlike FIG. 15 and FIG. Two gate structures 1 are provided on the element isolation portion 14.
5 are provided.
【００９４】実施の形態４で述べたように、複数のトラ
ンジスタのアレイ内で電圧降下の大きさが均一となるこ
とが望ましいので、ソース１２が介在することなくボデ
ィ電位引き出し部１３が一方向に並ぶことは望ましくな
い。本実施の形態のように延在部１５２が四辺形の各辺
に対して直角に延在し、かつ四辺形を呈するゲート構造
１５がその辺に平行に行列状に配置される場合では、図
２１に示されるようにドレイン１１が一つのボディ電位
引き出し部１３及び３つのソース１２に囲まれた構成を
繰り返して配置する場合には、必ずソース１２が介在し
てボディ電位引き出し部１３が隣接する。しかし延在部
１５２が四辺形の各辺に対して直角に延在し、かつ四辺
形を呈するゲート構造１５がその辺に平行に行列状に配
置され、ドレイン１１が２つのボディ電位引き出し部１
３及び２つのソース１２に囲まれた構成を繰り返して配
置され、ソース１２が介在することなくボディ電位引き
出し部１３が一方向に並ぶことを避けるためには、図２
０及び図２２に示されるように、ドレイン１１を囲む２
つのボディ電位引き出し部１３及び２つのソース１２は
交互に配置されることが望ましい。As described in the fourth embodiment, since it is desirable that the magnitude of the voltage drop is uniform in the array of the plurality of transistors, the body potential extracting portion 13 is moved in one direction without the source 12 interposed. It is not desirable to line up. In the case where the extending portion 152 extends at right angles to each side of the quadrilateral, and the quadrangular gate structures 15 are arranged in a matrix parallel to the side as in the present embodiment, FIG. In the case where the configuration in which the drain 11 is surrounded by one body potential extraction portion 13 and three sources 12 is repeatedly arranged as shown in 21, the source 12 is necessarily interposed between the body potential extraction portions 13 . However, the extending portions 152 extend at right angles to each side of the quadrilateral, and the gate structures 15 exhibiting a quadrilateral are arranged in a matrix parallel to the sides, and the drain 11 is connected to the two body potential extracting portions 1.
In order to avoid the body potential extracting portions 13 being arranged in one direction without the source 12 being interposed, the configuration shown in FIG.
0 and as shown in FIG.
It is desirable that the two body potential extraction portions 13 and the two sources 12 are alternately arranged.
【００９５】図２４及び図２５は本実施の形態の第２の
変形を示す平面図であり、それぞれ図２２及び図２３に
示された構成に対し、素子分離部１４を閉曲線部１５０
近傍まで拡げ、ゲートパッド１５３も拡げて延在部１５
２を介することなく直接に閉曲線部１５０に連結した構
成を有している。素子分離部１４の一部について、ゲー
トパッド１５３の下方における位置を破線で示してい
る。FIGS. 24 and 25 are plan views showing a second modification of the present embodiment. In the configuration shown in FIGS. 22 and 23, the element isolation section 14 is replaced with a closed curve section 150.
And the gate pad 153 is also expanded to
2, and is directly connected to the closed curve portion 150 without the intermediary of the second curved line 150. The position below a gate pad 153 for a part of the element isolation portion 14 is indicated by a broken line.
【００９６】このようなレイアウトでは、集積化を高め
得るのみならず、延在部１５２に寄生していた容量及び
抵抗が小さくなり、最大発振周波数ｆmax及び最小雑音
指数Ｆminを改善することができる。In such a layout, not only can the integration be increased, but also the capacitance and resistance parasitic on the extension 152 can be reduced, and the maximum oscillation frequency f max and the minimum noise figure F min can be improved. it can.
【００９７】このようなレイアウトでも、図１５及び図
１９に示されたレイアウトと同様に、必ずしも素子分離
部１４を形成する必要はないが、ゲートパッド１５３の
寄生容量を低減するために、素子分離部１４をゲートパ
ッド１５３と半導体層１０との間に設けることが望まし
い。In such a layout as well, it is not always necessary to form the element isolation portion 14, as in the layouts shown in FIGS. 15 and 19. However, in order to reduce the parasitic capacitance of the gate pad 153, It is desirable that the portion 14 be provided between the gate pad 153 and the semiconductor layer 10.
【００９８】実施の形態６：図２６乃至図３０はこの発
明の実施の形態６にかかるＳＯＩＭＩＳＦＥＴの構造を
示す平面図である。これらに示されるゲート構造１５
は、いずれも本実施の形態４の図９及び図１６に示され
たゲート構造１５に対し、実施の形態５の図２０や図２
１に示された四辺形を呈する閉曲線部１５０の各辺に対
して直角に延在する延在部１５２を４つ追加した構造を
有している。従ってゲート構造１５は一つの閉曲線部１
５０と、これからほぼ等角度で分配して配置された８本
の延在部１５２及び各々の延在部１５２を介して閉曲線
部１５０に接続された合計８つのゲートパッド１５１を
有している。そしてゲートパッド１５１はそれぞれ素子
分離部１４上に設けられている。但しこれらの図におい
てコンタクト１１ｃ，１２ｃ，１３ｃは省略しており、
閉曲線部１５０が呈する四辺形の各頂点から延在する延
在部を符号１５２ａで、各辺に対して直角に延在する延
在部を符号１５２ｂで、それぞれ表して、延在部１５２
を２種に分類している。本実施の形態では延在部１５２
ａ，１５２ｂを延在部１５２と総称することもある。Sixth Embodiment FIGS. 26 to 30 are plan views showing the structure of a SOIMISFET according to a sixth embodiment of the present invention. The gate structure 15 shown in these
Are different from the gate structure 15 shown in FIGS. 9 and 16 of the fourth embodiment in FIGS.
It has a structure in which four extending portions 152 extending at right angles to each side of the closed curve portion 150 having the quadrangular shape shown in FIG. 1 are added. Therefore, the gate structure 15 has one closed curve portion 1.
50, eight extending portions 152 distributed at substantially equal angles from this, and a total of eight gate pads 151 connected to the closed curve portion 150 via each extending portion 152. The gate pads 151 are respectively provided on the element isolation portions 14. However, in these figures, the contacts 11c, 12c, and 13c are omitted.
The extending portion extending from each vertex of the quadrilateral represented by the closed curve portion 150 is denoted by reference numeral 152a, and the extending portion extending at right angles to each side is denoted by reference numeral 152b.
Are classified into two types. In this embodiment, the extension 152
a and 152b may be collectively referred to as the extending portion 152.
【００９９】図２６乃至図３０では一つの閉曲線部１５
０に囲まれたドレイン１１の周囲には、合計８個のソー
ス１２又はボディ電位引き出し部１３が配置される。そ
して一つのドレインの周囲に設けられるボディ電位引き
出し部１３が、図２６、図２７、図２８、図２９、図３
０ではそれぞれ２，３，４，５，６個である場合のパタ
ーンが例示されている。ボディ電位引き出し部１３の個
数が少ない場合にはソース１２の個数を増やすことにな
り、トランジスタに流す電流量を大きく設定することが
できる点で望ましい。その一方、ボディ電位引き出し部
１３の個数を増やすことは、ソース／ドレイン間の耐圧
を向上させ、またノイズを抑制する点で望ましい。FIGS. 26 to 30 show one closed curve section 15.
Around the drain 11 surrounded by 0, a total of eight sources 12 or body potential extraction portions 13 are arranged. 26, FIG. 27, FIG. 28, FIG. 29, FIG.
0 indicates 2, 3, 4, 5, and 6 patterns, respectively. When the number of the body potential extracting portions 13 is small, the number of the sources 12 is increased, which is desirable in that the amount of current flowing through the transistor can be set large. On the other hand, increasing the number of body potential extraction portions 13 is desirable in terms of improving the withstand voltage between the source and the drain and suppressing noise.
【０１００】本実施の形態においても実施の形態４，５
と同様に、ボディ電位を固定することができる。またボ
ディ電位引き出し部１３とソース１２とは平面視上で延
在部１５２によって隔離されているので、互いに異なる
導電型のイオンが混在する半導体領域が存在することも
なく、シリサイド化を良好に行うことができる。境界３
５〜３９は、それぞれ図２６〜図３０において、異なる
導電型のイオンを注入し分ける位置を示している。In this embodiment, Embodiments 4 and 5
Similarly, the body potential can be fixed. Further, since the body potential extracting portion 13 and the source 12 are separated from each other by the extending portion 152 in a plan view, there is no semiconductor region in which ions of different conductivity types are mixed, and the silicidation is favorably performed. be able to. Boundary 3
Reference numerals 5 to 39 indicate positions where ions of different conductivity types are separately implanted in FIGS. 26 to 30, respectively.
【０１０１】一つのドレインの周囲に設けられるボディ
電位引き出し部１３の個数が、一つのドレインの周囲に
設けられるソース１２又はボディ電位引き出し部１３の
合計数の、半分以下であれば、即ち本実施の形態に即し
て言えば４個以下であれば、図２６〜図２８に示される
ようにあるボディ電位引き出し部１３は一つ以上のソー
ス１２及び２つ以上の延在部１５２を介さなければ、他
のボディ電位引き出し部１３と隣接しない。If the number of the body potential extracting portions 13 provided around one drain is less than half the total number of the source 12 or the body potential extracting portion 13 provided around one drain, that is, in this embodiment, According to the embodiment, if the number is four or less, the body potential extracting portion 13 as shown in FIGS. 26 to 28 must be interposed between one or more sources 12 and two or more extending portions 152. In this case, it is not adjacent to the other body potential extracting portion 13.
【０１０２】しかしそうでなければ、即ち本実施の形態
に即して言えば５個以上であれば、単一の延在部１５２
を介して、またソース１２を介することなく、２つのボ
ディ電位引き出し部１３が隣接して配置されることは避
けられない。そしてソース１２が複数存在する場合に
は、あるソース１２が一つ以上のボディ電位引き出し部
１３及び２つ以上の延在部１５２を介して他のソース１
２に隣接することが、トランジスタに流れる電流の偏り
を抑制する点で望ましい。図２９及び図３０ではそのよ
うな配置が例示されている。However, if not, that is, if there are five or more according to the present embodiment, the single extending portion 152
It is unavoidable that the two body potential extraction portions 13 are arranged adjacent to each other without using the source 12. When there are a plurality of sources 12, one source 12 is connected to another source 1 via one or more body potential extracting portions 13 and two or more extending portions 152.
Adjacent to 2 is desirable in that the bias of the current flowing through the transistor is suppressed. FIGS. 29 and 30 illustrate such an arrangement.
【０１０３】図３１及び図３２は本実施の形態の変形を
示す平面図であり、それぞれ図２８及び図２６に示され
た構成を繰り返して配置することにより、複数のトラン
ジスタをアレイ状に形成した態様が示されている。但
し、コンタクト１１ｃ，１２ｃ，１３ｃは省略してい
る。FIGS. 31 and 32 are plan views showing a modification of the present embodiment. A plurality of transistors are formed in an array by repeatedly arranging the structures shown in FIGS. 28 and 26, respectively. An embodiment is shown. However, the contacts 11c, 12c, and 13c are omitted.
【０１０４】当該変形においては、ゲート構造１５は行
列状に配置され、一つの素子分離１４はこれに最も近い
２対のゲート構造１５のなす四辺形に囲まれている。最
近接の４つのゲート構造１５から、行列が配置される方
向に対して斜めに伸びる合計４つの延在部１５２ａを相
互に接続するゲートパッド１５３が、素子分離１４上に
設けられている。つまり、ゲートパッド１５３は上記最
近接の４つのゲート構造１５において共有されている。
しかし、行列が配置される方向に対して平行に伸びる延
在部１５２ｂは、図２６や図２８とは異なり、ゲートパ
ッド１５１を有することなく隣接する２つのゲート構造
１５を連結する。In this modification, the gate structures 15 are arranged in a matrix, and one element isolation 14 is surrounded by a quadrilateral formed by the two pairs of gate structures 15 closest to this. A gate pad 153 interconnecting a total of four extending portions 152a extending obliquely to the direction in which the matrix is arranged from the four nearest gate structures 15 is provided on the element isolation 14. That is, the gate pad 153 is shared by the four closest gate structures 15.
However, unlike in FIGS. 26 and 28, the extending portion 152b extending in parallel to the direction in which the rows and columns are arranged connects two adjacent gate structures 15 without having the gate pad 151.
【０１０５】図２８に示されるように、一つのドレイン
の周囲に設けられるボディ電位引き出し部１３及びソー
ス１２の個数が等しければ、ボディ電位引き出し部１３
及びソース１２は、図３１に示されるようにゲート構造
１５が行列状に配列される方向に沿ってそれぞれ２個ず
つ交互に配置される。従って、トランジスタに流れる電
流の偏りを抑制することができる。As shown in FIG. 28, if the number of body potential extracting portions 13 and the number of sources 12 provided around one drain are equal, the number of body potential extracting portions 13
As shown in FIG. 31, two sources 12 are alternately arranged along the direction in which gate structures 15 are arranged in a matrix. Therefore, bias of the current flowing through the transistor can be suppressed.
【０１０６】また、一つのドレインの周囲に設けられる
ボディ電位引き出し部１３及びソース１２の個数が等し
くなければ、あるゲートパッド１５３を中心として対称
性よボディ電位引き出し部１３及びソース１２を配置す
ることが望ましい。図３２に示されるレイアウトでは、
符号Ｑで示されたゲートパッド１５３は延在部１５２ａ
を介して隣接する４つのソース１２に囲まれ、更にこれ
ら４つのソース１２のそれぞれは延在部１５２ｂを介し
て一つのボディ電位引き出し部１３に対峙されている。
そして更にこれらのボディ電位引き出し部１３のそれぞ
れは、１対の延在部１５２ａを介して１対のソース１２
に対峙されている。このように図３２で示された例で
は、符号Ｑで示された位置を中心として対称性のよいレ
イアウトが呈されており、トランジスタに流れる電流の
偏りを抑制できる。勿論、図３２においてソース１２と
ボディ電位引き出し部１３とを入れ替えた配置としても
上記効果を得ることができる。If the numbers of the body potential lead portions 13 and the sources 12 provided around one drain are not equal, the body potential lead portions 13 and the source 12 are arranged symmetrically with respect to a certain gate pad 153. Is desirable. In the layout shown in FIG.
The gate pad 153 indicated by the symbol Q is an extension 152a
Are surrounded by four adjacent sources 12, and each of the four sources 12 is opposed to one body potential lead-out portion 13 via the extending portion 152 b.
Further, each of these body potential extracting portions 13 is connected to a pair of sources 12 via a pair of extending portions 152a.
Is confronted with. As described above, in the example illustrated in FIG. 32, a layout with good symmetry is provided around the position indicated by the symbol Q, and the bias of the current flowing through the transistor can be suppressed. Needless to say, the above-described effect can be obtained even if the source 12 and the body potential extracting portion 13 are replaced with each other in FIG.
【０１０７】実施の形態７：図３３乃至図３５はこの発
明の実施の形態７にかかるＳＯＩＭＩＳＦＥＴの構造を
示す平面図である。図３３及び図３４に示されるゲート
構造１５は、実施の形態６で図２８に示されたゲート構
造１５に対し、ソース１２と閉曲線部１５０との境界の
長さＬ１と、ボディ電位引き出し部１３と閉曲線部１５
０との境界の長さＬ３とを大きく異ならせた設定によっ
て得られる。但しゲートパッド１５１は省略している。
図３３及び図３４に示されるパターンでは、一つのドレ
イン１１を囲むソース１２とボディ電位引き出し部１３
との個数はいずれも４個に設定されている。Seventh Embodiment FIGS. 33 to 35 are plan views showing the structure of a SOIMISFET according to a seventh embodiment of the present invention. The gate structure 15 shown in FIGS. 33 and 34 is different from the gate structure 15 shown in FIG. 28 in the sixth embodiment in that the length L1 of the boundary between the source 12 and the closed curve portion 150 and the body potential extraction portion 13 And closed curve part 15
It is obtained by setting the length L3 of the boundary with 0 to be greatly different. However, the gate pad 151 is omitted.
In the patterns shown in FIGS. 33 and 34, the source 12 surrounding one drain 11 and the body potential extracting portion 13
Are set to four in each case.
【０１０８】図３３においてはＬ１＞Ｌ３の関係が設定
されている。これによりソース１２とドレイン１１とが
なすトランジスタのチャネル幅を広く採ることができる
ので、電流駆動能力の高いトランジスタを得ることがで
きる。In FIG. 33, the relationship of L1> L3 is set. Thus, the channel width of the transistor formed by the source 12 and the drain 11 can be widened, so that a transistor having high current driving capability can be obtained.
【０１０９】逆に、図３４においてはＬ３＞Ｌ１の関係
が設定されている。これによりボディ電位引き出し部１
３がボディ１０ａ（例えば図１０参照）と接触する領域
を拡げることができるので、ボディ１０ａの電位を、よ
り確実に固定することができる。Conversely, in FIG. 34, the relationship L3> L1 is set. Thereby, the body potential extracting section 1
Since the region where 3 contacts body 10a (for example, see FIG. 10) can be expanded, the potential of body 10a can be more reliably fixed.
【０１１０】図３５に示される構造は図３３及び図３４
に示されるゲート構造１５を採用しつつ、一つのドレイ
ン１１を囲むソース１２とボディ電位引き出し部１３と
の個数はそれぞれ６個及び２個に設定している。そして
ソース１２と閉曲線部１５０との境界の長さＬ１，Ｌ２
を、ボディ電位引き出し部１３と閉曲線部１５０との境
界の長さＬ３以下に設定している。ここで、Ｌ１＜Ｌ２
＝Ｌ３の場合が例示されている。The structure shown in FIG. 35 corresponds to FIGS. 33 and 34.
The number of the source 12 surrounding one drain 11 and the number of the body potential extracting portions 13 are set to 6 and 2, respectively, while employing the gate structure 15 shown in FIG. Then, the lengths L1 and L2 of the boundary between the source 12 and the closed curve portion 150
Is set to be equal to or less than the length L3 of the boundary between the body potential extraction section 13 and the closed curve section 150. Here, L1 <L2
= L3 is exemplified.
【０１１１】このような設定においては、一つのドレイ
ン１１を囲むソース１２とボディ電位引き出し部１３と
の個数の比よりも更に細かく、両者がそれぞれドレイン
１１と対峙する領域の大きさを、引いては両者に流れる
電流を細かく制御することができる。In such a setting, the ratio of the number of the source 12 surrounding one drain 11 to the number of the body potential lead-out portion 13 is finer, and the size of the region in which both face the drain 11 is subtracted. Can finely control the current flowing through both.
【０１１２】図３６は図３３と図中で左右が反転した鏡
像関係にあるパターンを有する平面図である。図３３に
示されたパターンと図３６に示されたパターンとを組み
合わせれば、容易にこれらのパターンを繰り返して配置
し、本実施の形態の変形として複数のトランジスタをア
レイ状に形成できる。図３７はこのような組み合わせの
繰り返しを例示する平面図である。図３３に対応するパ
ターンＤ１と図３６に対応するパターンＤ２とが対とな
って繰り返されたレイアウトが示されている。FIG. 36 is a plan view having a mirror image pattern in which the left and right are inverted in FIG. 33 and FIG. By combining the pattern shown in FIG. 33 and the pattern shown in FIG. 36, these patterns can be easily arranged repeatedly, and a plurality of transistors can be formed in an array as a modification of the present embodiment. FIG. 37 is a plan view illustrating the repetition of such a combination. 36 shows a layout in which pattern D1 corresponding to FIG. 33 and pattern D2 corresponding to FIG. 36 are paired and repeated.
【０１１３】実施の形態８：図３８乃至図４０はこの発
明の実施の形態８にかかるＳＯＩＭＩＳＦＥＴの構造を
示す平面図である。図３８、図３９、図４０に示される
ゲート構造１５は、それぞれ図９、図２０、図３６に示
されたゲート構造１５に対し、いずれもソース１２とド
レイン１１との間に介在する位置での閉曲線部１５０の
幅Ｗ１よりも、ボディ電位引き出し部１３とドレイン１
１との間に介在する位置での閉曲線部１５０の幅Ｗ２の
方が広く変形されて得られる。図３８乃至図４０に示さ
れるパターンでは、一つのドレイン１１を囲むソース１
２とボディ電位引き出し部１３との個数はいずれも同数
に設定されている。いずれの図においてもゲートパッド
１５１、素子分離部１４、コンタクト１１ｃ，１２ｃ，
１３ｃは省略されている。Eighth Embodiment FIGS. 38 to 40 are plan views showing the structure of a SOIMISFET according to an eighth embodiment of the present invention. The gate structure 15 shown in FIGS. 38, 39, and 40 is different from the gate structure 15 shown in FIGS. 9, 20, and 36 at a position interposed between the source 12 and the drain 11, respectively. Of the body potential extracting portion 13 and the drain 1 than the width W1 of the closed curved portion 150 of FIG.
1, the width W2 of the closed curved portion 150 at a position interposed therebetween is obtained by being widely deformed. In the patterns shown in FIGS. 38 to 40, the source 1 surrounding one drain 11
The number of 2 and the number of the body potential extracting portions 13 are set to the same number. In each of the figures, the gate pad 151, the element isolation portion 14, the contacts 11c, 12c,
13c is omitted.
【０１１４】これらの構造においては、ソース１２とド
レイン１１とがなすトランジスタのチャネル長を短くで
きるので、電流駆動能力の高いトランジスタを得ること
ができる。その一方、ボディ電位引き出し部１３とドレ
イン１１との間が拡げられることにより、互いに導電型
の異なる両者の間を広く採ることができる。よって不純
物を区別して導入するためのマージンを広く採ることが
でき、ボディ電位引き出し部１３とドレイン１１のそれ
ぞれにシリサイド化を良好に行うことができる。In these structures, the channel length of the transistor formed by the source 12 and the drain 11 can be shortened, so that a transistor having high current driving capability can be obtained. On the other hand, since the space between the body potential extracting portion 13 and the drain 11 is widened, the space between the two with different conductivity types can be widely used. Therefore, it is possible to provide a wide margin for introducing impurities separately, and it is possible to satisfactorily silicide each of the body potential extracting portion 13 and the drain 11.
【０１１５】境界４０〜４２は、それぞれ図３８〜図４
０において、異なる導電型のイオンを注入し分ける位置
を例示している。The boundaries 40 to 42 are shown in FIGS.
At 0, a position where ions of different conductivity types are separately implanted is illustrated.
【０１１６】[0116]
【発明の効果】この発明のうち請求項１に係る半導体装
置によれば、ゲート構造が素子分離部と前記第１主面と
の境界を横切るので、第２下方半導体層は、第１下方半
導体層を介してボディ電位引き出し部と接続される。従
って、第２下方半導体層が第１及び第２不純物領域とな
すｐｎ接合を介することなく、第１不純物領域と第２不
純物領域で挟まれてボディとして機能する部分の第２下
方半導体層を所定の電位に固定することができる。According to the semiconductor device of the first aspect of the present invention, since the gate structure crosses the boundary between the element isolation portion and the first main surface, the second lower semiconductor layer is formed by the first lower semiconductor layer. It is connected to the body potential extraction section via the layer. Therefore, the portion of the second lower semiconductor layer that functions as a body and is sandwiched between the first impurity region and the second impurity region without a pn junction formed by the first and second impurity regions between the second lower semiconductor layer and the first and second impurity regions. Can be fixed at the same potential.
【０１１７】この発明のうち請求項２に係る半導体装置
によれば、閉曲線部の内側に構成される第１不純物領域
よりも、閉曲線部の外側に構成される第２不純物領域の
方を広く形成することができる。従って、ドレイン電流
の流れが拡がり、ソースコンタクトの数を多くすること
ができるので、ソース抵抗を小さくし、周波数特性やノ
イズ特性を向上させることができる。According to the semiconductor device of the second aspect of the present invention, the second impurity region formed outside the closed curve portion is formed wider than the first impurity region formed inside the closed curve portion. can do. Therefore, the flow of the drain current is expanded, and the number of source contacts can be increased, so that the source resistance can be reduced and the frequency characteristics and noise characteristics can be improved.
【０１１８】この発明のうち請求項３に係る半導体装置
によれば、素子分離部の周囲に複数のトランジスタが形
成される。しかもこれらのトランジスタのボディ電位引
き出し部は共通に採用されるのでレイアウトに必要な面
積を抑制することができる。またレイアウトも容易であ
る。According to the semiconductor device of the third aspect of the present invention, a plurality of transistors are formed around the element isolation portion. In addition, since the body potential extracting portions of these transistors are commonly used, the area required for the layout can be suppressed. The layout is also easy.
【０１１９】この発明のうち請求項４に係る半導体装置
によれば、ゲートコンタクトパッドと半導体層との間隔
を拡がることができるので、寄生容量を低減することが
できる。しかもゲート構造は素子分離部と第１主面との
境界を横切るので、素子分離部上のゲートコンタクトパ
ッドと閉曲線部との間の距離を短くし、以てゲート抵抗
を低減することができる。寄生容量及びゲート抵抗の低
減により高周波特性を改善することができる。According to the semiconductor device of the fourth aspect of the present invention, the distance between the gate contact pad and the semiconductor layer can be increased, so that the parasitic capacitance can be reduced. Moreover, since the gate structure crosses the boundary between the element isolation part and the first main surface, the distance between the gate contact pad on the element isolation part and the closed curve part can be shortened, and the gate resistance can be reduced. High frequency characteristics can be improved by reducing the parasitic capacitance and the gate resistance.
【０１２０】この発明のうち請求項５に係る半導体装置
によれば、隣接するトランジスタのドレインたる第１不
純物領域が共通に採用され、かつソースたる第２不純物
領域を広く形成することが容易である。According to the semiconductor device of the fifth aspect of the present invention, the first impurity region serving as the drain of adjacent transistors is commonly used, and the second impurity region serving as the source can be easily formed widely. .
【０１２１】この発明のうち請求項６に係る半導体装置
によれば、ボディに接続されるボディ電位引き出し部の
個数が増加するので、ボディ電位を固定する機能が高ま
り、かつゲート構造一つ当たりのゲートコンタクトパッ
ド数が増加するので、ゲート電極の抵抗を低減すること
ができる。According to the semiconductor device of the sixth aspect of the present invention, the number of body potential extraction portions connected to the body is increased, so that the function of fixing the body potential is enhanced, and the gate potential per gate structure is increased. Since the number of gate contact pads increases, the resistance of the gate electrode can be reduced.
【０１２２】この発明のうち請求項７に係る半導体装置
によれば、第１不純物領域と第２不純物領域に挟まれて
ボディとして機能する部分の第２下方半導体層は、第１
下方半導体層のみならず、ボディとして機能しない部分
の第２下方半導体層をも介してボディ電位引き出し部に
接続され、ボディの電位を効率良く固定することができ
る。According to the semiconductor device of the present invention, the portion of the second lower semiconductor layer which functions as a body and is interposed between the first impurity region and the second impurity region is formed of the first lower semiconductor layer.
It is connected not only to the lower semiconductor layer but also to the body potential lead-out portion via the portion of the second lower semiconductor layer that does not function as a body, so that the body potential can be fixed efficiently.
【０１２３】この発明のうち請求項８に係る半導体装置
によれば、第１不純物領域と第２不純物領域との間の下
方半導体層はボディ電位引き出し部と接続されるので、
下方半導体層を所定の電位に固定することができる。し
かも、互いに導電型の異なる第２不純物領域とボディ電
位引き出し部との間にはゲート構造の延在部が介在し、
両者は直接には隣接しない。よって両者のそれぞれに金
属化合物を良好に形成することができる。According to the semiconductor device of the present invention, since the lower semiconductor layer between the first impurity region and the second impurity region is connected to the body potential extracting portion,
The lower semiconductor layer can be fixed at a predetermined potential. Moreover, an extended portion of the gate structure is interposed between the second impurity regions having different conductivity types and the body potential extracting portion,
The two are not directly adjacent. Therefore, a metal compound can be favorably formed on each of the two.
【０１２４】この発明のうち請求項９に係る半導体装置
によれば、閉曲線部の内側に構成される第１不純物領域
よりも、閉曲線部の外側に構成される第２不純物領域の
方を広く形成することができる。従って、ドレイン電流
の流れが拡がり、ソースコンタクトの数を多くすること
ができるので、ソース抵抗を小さくし、周波数特性やノ
イズ特性を向上させることができる。According to the semiconductor device of the ninth aspect of the present invention, the second impurity region formed outside the closed curve portion is formed wider than the first impurity region formed inside the closed curve portion. can do. Therefore, the flow of the drain current is expanded, and the number of source contacts can be increased, so that the source resistance can be reduced and the frequency characteristics and noise characteristics can be improved.
【０１２５】半導体装置においては、ソースたる第２の
不純物領域とボディ電位引き出し部とは、互いに共通に
接続されて使用されることが多いが、両者に流れる電流
量は異なる。よって、この発明のうち請求項１０にかか
る半導体装置によれば、複数のトランジスタのアレイ内
で電圧降下の大きさが均一になりやすく、特性のリニア
リティを改善することができる。In a semiconductor device, the second impurity region serving as a source and the body potential extracting portion are often used by being commonly connected to each other, but the amounts of current flowing therethrough are different. Therefore, according to the semiconductor device of the tenth aspect of the present invention, the magnitude of the voltage drop easily becomes uniform in the array of the plurality of transistors, and the linearity of the characteristics can be improved.
【０１２６】この発明のうち請求項１１に係る半導体装
置によれば、ゲートコンタクトパッドと半導体層との間
隔を拡がることができるので、寄生容量を抑制すること
ができる。According to the semiconductor device of the present invention, the distance between the gate contact pad and the semiconductor layer can be increased, so that the parasitic capacitance can be suppressed.
【０１２７】この発明のうち請求項１２に係る半導体装
置によれば、延在部と半導体層との間隔を拡がることが
できるので、寄生容量を抑制することができる。According to the semiconductor device of the twelfth aspect of the present invention, the distance between the extending portion and the semiconductor layer can be increased, so that the parasitic capacitance can be suppressed.
【０１２８】この発明のうち請求項１３に係る半導体装
置によれば、ゲートコンタクトパッドの数及び面積を抑
制してゲート構造の寄生容量を低減することができ、ま
た素子分離部の面積を抑制して半導体装置の集積化を高
めることもできる。According to the semiconductor device of the thirteenth aspect of the present invention, the number and area of the gate contact pads can be suppressed to reduce the parasitic capacitance of the gate structure, and the area of the element isolation portion can be suppressed. Thus, the integration of the semiconductor device can be improved.
【０１２９】この発明のうち請求項１４に係る半導体装
置によれば、閉曲線部のみならず、素子分離部をも行列
状に配置することができ、レイアウトに必要な面積を抑
制することができる。According to the semiconductor device of the fourteenth aspect of the present invention, not only the closed curve part but also the element isolation part can be arranged in a matrix, and the area required for the layout can be suppressed.
【０１３０】この発明のうち請求項１５に係る半導体装
置によれば、ドレインたる第１の不純物領域を共通に採
用した複数のトランジスタが形成されるので、レイアウ
トに必要な面積を抑制することができる。またレイアウ
トも容易であり、全体的な電流量の偏りを抑制できる。According to the semiconductor device of the fifteenth aspect of the present invention, a plurality of transistors commonly using the first impurity region serving as the drain are formed, so that the area required for the layout can be suppressed. . Further, the layout is easy, and the bias of the entire current amount can be suppressed.
【０１３１】この発明のうち請求項１６に係る半導体装
置によれば、ドレインたる第１不純物領域からみて、そ
の周囲に配置されるソースたる第２不純物領域とボディ
電位引き出し部の配置の対象性が悪くても、ゲートコン
タクトパッドからみてその周囲に配置される第２不純物
領域とボディ電位引き出し部の配置の対象性を改善する
ことができるので、全体的な電流量の偏りを抑制でき
る。According to the semiconductor device of the sixteenth aspect of the present invention, as viewed from the first impurity region serving as the drain, the symmetry of the arrangement of the second impurity region serving as the source and the body potential extracting portion around the first impurity region. At worst, since the symmetry of the arrangement of the second impurity region and the body potential extraction portion disposed around the gate contact pad as viewed from the gate contact pad can be improved, the bias of the entire current amount can be suppressed.
【０１３２】この発明のうち請求項１７に係る半導体装
置によれば、ソースたる第２不純物領域と閉曲線部との
境界の長さが長いほど、トランジスタのチャネル幅を広
く採ることができるので、電流駆動能力の高いトランジ
スタを得ることができる。According to the semiconductor device of the present invention, the longer the boundary between the second impurity region serving as the source and the closed curve portion, the wider the channel width of the transistor can be. A transistor with high driving ability can be obtained.
【０１３３】この発明のうち請求項１８に係る半導体装
置によれば、ボディ電位引き出し部と閉曲線部との境界
の長さが長いほど、ボディたる下方半導体層と接触する
領域を拡がることができるので、ボディ電位をより確実
に固定することができる。According to the semiconductor device of the eighteenth aspect of the present invention, the longer the length of the boundary between the body potential drawing portion and the closed curve portion, the more the region in contact with the lower semiconductor layer as the body can be expanded. Thus, the body potential can be more reliably fixed.
【０１３４】この発明のうち請求項１９に係る半導体装
置によれば、ソースたる第２不純物領域とドレインたる
第１不純物領域との間で閉曲線部の幅を狭めることによ
り、トランジスタのチャネル長を短くできるので、電流
駆動能力の高いトランジスタを得ることができる。その
一方、ボディ電位引き出し部と第１不純物領域との間で
閉曲線部の幅を拡がることにより、互いに導電型の異な
る両者の間を広く採ることができる。よって不純物を区
別して導入するためのマージンを拡がく採ることがで
き、両者のそれぞれに金属化合物を良好に形成すること
ができる。According to the semiconductor device of the nineteenth aspect of the present invention, the channel length of the transistor is shortened by narrowing the width of the closed curve between the second impurity region serving as the source and the first impurity region serving as the drain. Therefore, a transistor having high current driving capability can be obtained. On the other hand, by increasing the width of the closed curve portion between the body potential extraction portion and the first impurity region, it is possible to widen the gap between the two with different conductivity types. Therefore, it is possible to widen a margin for introducing impurities in a distinguished manner, and it is possible to favorably form a metal compound on each of the two.
【図１】 この発明の実施の形態１にかかる構造を示す
平面図である。FIG. 1 is a plan view showing a structure according to a first embodiment of the present invention.
【図２】 この発明の実施の形態１にかかる構造を示す
断面図である。FIG. 2 is a sectional view illustrating a structure according to the first embodiment of the present invention;
【図３】 この発明の実施の形態１の変形にかかる構造
を示す平面図である。FIG. 3 is a plan view showing a structure according to a modification of the first embodiment of the present invention.
【図４】 この発明の実施の形態２にかかる構造を示す
平面図である。FIG. 4 is a plan view showing a structure according to a second embodiment of the present invention;
【図５】 この発明の実施の形態２の変形にかかる構造
を示す平面図である。FIG. 5 is a plan view showing a structure according to a modification of the second embodiment of the present invention.
【図６】 この発明の実施の形態２の他の変形にかかる
構造を示す平面図である。FIG. 6 is a plan view showing a structure according to another modification of the second embodiment of the present invention.
【図７】 この発明の実施の形態３にかかる構造を示す
平面図である。FIG. 7 is a plan view showing a structure according to a third embodiment of the present invention.
【図８】 この発明の実施の形態３にかかる構造を示す
断面図である。FIG. 8 is a sectional view showing a structure according to a third embodiment of the present invention.
【図９】 この発明の実施の形態４にかかる構造を示す
平面図である。FIG. 9 is a plan view showing a structure according to a fourth embodiment of the present invention.
【図１０】 この発明の実施の形態４にかかる構造を示
す断面図である。FIG. 10 is a sectional view showing a structure according to a fourth embodiment of the present invention;
【図１１】 この発明の実施の形態４にかかる構造を示
す断面図である。FIG. 11 is a sectional view showing a structure according to a fourth embodiment of the present invention;
【図１２】 この発明の実施の形態４にかかる構造を示
す断面図である。FIG. 12 is a sectional view showing a structure according to a fourth embodiment of the present invention;
【図１３】 この発明の実施の形態４にかかる構造を示
す断面図である。FIG. 13 is a sectional view showing a structure according to a fourth embodiment of the present invention.
【図１４】 この発明の実施の形態４の第１の変形にか
かる構造を示す平面図である。FIG. 14 is a plan view showing a structure according to a first modification of the fourth embodiment of the present invention.
【図１５】 この発明の実施の形態４の第２の変形にか
かる構造を示す平面図である。FIG. 15 is a plan view showing a structure according to a second modification of the fourth embodiment of the present invention.
【図１６】 この発明の実施の形態４の第３の変形にか
かる構造を示す平面図である。FIG. 16 is a plan view showing a structure according to a third modification of the fourth embodiment of the present invention.
【図１７】 この発明の実施の形態４の第４の変形にか
かる構造を示す平面図である。FIG. 17 is a plan view showing a structure according to a fourth modification of the fourth embodiment of the present invention.
【図１８】 この発明の実施の形態４の第４の変形にか
かる構造を示す平面図である。FIG. 18 is a plan view showing a structure according to a fourth modification of the fourth embodiment of the present invention.
【図１９】 この発明の実施の形態４の第４の変形の更
なる変形にかかる構造を示す平面図である。FIG. 19 is a plan view showing a structure according to a further modification of the fourth modification of the fourth embodiment of the present invention.
【図２０】 この発明の実施の形態５にかかる構造を示
す平面図である。FIG. 20 is a plan view showing a structure according to a fifth embodiment of the present invention.
【図２１】 この発明の実施の形態５にかかる構造を示
す平面図である。FIG. 21 is a plan view showing a structure according to a fifth embodiment of the present invention.
【図２２】 この発明の実施の形態５の第１の変形を示
す平面図である。FIG. 22 is a plan view showing a first modification of the fifth embodiment of the present invention.
【図２３】 この発明の実施の形態５の第１の変形を示
す平面図である。FIG. 23 is a plan view showing a first modification of the fifth embodiment of the present invention.
【図２４】 この発明の実施の形態５の第２の変形を示
す平面図である。FIG. 24 is a plan view showing a second modification of the fifth embodiment of the present invention.
【図２５】 この発明の実施の形態５の第２の変形を示
す平面図である。FIG. 25 is a plan view showing a second modification of the fifth embodiment of the present invention.
【図２６】 この発明の実施の形態６にかかる構造を示
す平面図である。FIG. 26 is a plan view showing a structure according to a sixth embodiment of the present invention.
【図２７】 この発明の実施の形態６にかかる構造を示
す平面図である。FIG. 27 is a plan view showing a structure according to a sixth embodiment of the present invention.
【図２８】 この発明の実施の形態６にかかる構造を示
す平面図である。FIG. 28 is a plan view showing a structure according to a sixth embodiment of the present invention.
【図２９】 この発明の実施の形態６にかかる構造を示
す平面図である。FIG. 29 is a plan view showing a structure according to a sixth embodiment of the present invention.
【図３０】 この発明の実施の形態６にかかる構造を示
す平面図である。FIG. 30 is a plan view showing a structure according to a sixth embodiment of the present invention.
【図３１】 この発明の実施の形態６の変形にかかる構
造を示す平面図である。FIG. 31 is a plan view showing a structure according to a modification of the sixth embodiment of the present invention.
【図３２】 この発明の実施の形態６の変形にかかる構
造を示す平面図である。FIG. 32 is a plan view showing a structure according to a modification of the sixth embodiment of the present invention.
【図３３】 この発明の実施の形態７にかかる構造を示
す平面図である。FIG. 33 is a plan view showing a structure according to a seventh embodiment of the present invention.
【図３４】 この発明の実施の形態７にかかる構造を示
す平面図である。FIG. 34 is a plan view showing a structure according to a seventh embodiment of the present invention.
【図３５】 この発明の実施の形態７にかかる構造を示
す平面図である。FIG. 35 is a plan view showing a structure according to a seventh embodiment of the present invention.
【図３６】 この発明の実施の形態７にかかる構造を示
す平面図である。FIG. 36 is a plan view showing a structure according to a seventh embodiment of the present invention.
【図３７】 この発明の実施の形態７の変形にかかる構
造を示す平面図である。FIG. 37 is a plan view showing a structure according to a modification of the seventh embodiment of the present invention.
【図３８】 この発明の実施の形態８にかかる構造を示
す平面図である。FIG. 38 is a plan view showing a structure according to an eighth embodiment of the present invention.
【図３９】 この発明の実施の形態８にかかる構造を示
す平面図である。FIG. 39 is a plan view showing a structure according to the eighth embodiment of the present invention.
【図４０】 この発明の実施の形態８にかかる構造を示
す平面図である。FIG. 40 is a plan view showing a structure according to the eighth embodiment of the present invention.
【図４１】 従来の技術を示す断面図である。FIG. 41 is a cross-sectional view showing a conventional technique.
【図４２】 従来の技術を示す平面図である。FIG. 42 is a plan view showing a conventional technique.
【図４３】 従来の技術を示す回路図である。FIG. 43 is a circuit diagram showing a conventional technique.
【図４４】 従来の技術の問題点を示す断面図である。FIG. 44 is a cross-sectional view showing a problem of the related art.
１０ 半導体層、１０ａ ボディ、１０ｂ，１０ｃ 下
方半導体層、１１ ドレイン、１２ ソース、１３ ボ
ディ電位引き出し部、１４ 素子分離部、１５ゲート構
造、２０ 絶縁層、１５０ 閉曲線部、１５１，１５３
ゲートパッド、１５２，１５２ａ，１５２ｂ 延在
部。DESCRIPTION OF SYMBOLS 10 Semiconductor layer, 10a body, 10b, 10c Lower semiconductor layer, 11 drain, 12 source, 13 body electric potential extraction part, 14 element isolation part, 15 gate structure, 20 insulating layer, 150 closed curve part, 151, 153
Gate pad, 152, 152a, 152b Extension.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小紫 浩史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA05 AA07 AC01 BA16 BB00 BB01 BB05 BC02 BC03 BD01 BE09 BF06 BF15 BF16 BG13 DA25 5F110 AA03 AA04 AA15 AA30 CC02 EE24 EE31 GG60 HK05 HM04 NN62 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Hiroshi Ogura 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5F048 AA05 AA07 AC01 BA16 BB00 BB01 BB05 BC02 BC03 BD01 BE09 BF06 BF15 BF16 BG13 DA25 5F110 AA03 AA04 AA15 AA30 CC02 EE24 EE31 GG60 HK05 HM04 NN62
Claims (19)
拡がる主面を有する絶縁層と、 第１主面と、前記絶縁層の前記主面に接触する第２主面
とを有する第１導電型の半導体層と、 前記第２主面から離れて、前記第１主面において形成さ
れた絶縁性の少なくとも一つの素子分離部と、 少なくとも前記半導体層の前記第１主面において形成さ
れ、前記素子分離部と前記第２主面との間に存在する前
記半導体層である第１下方半導体層と接触する前記第１
導電型である少なくとも一つのボディ電位引き出し部
と、 前記素子分離部と前記第１主面との境界を横切り、前記
素子分離部上及び前記第１主面上に前記ボディ電位引き
出し部を避けて閉曲線を呈する閉曲線部を有し、前記第
１主面側にゲート絶縁膜が、前記ゲート絶縁膜を介して
前記第１主面上にゲート電極が、それぞれ配置される少
なくとも一つのゲート構造と、 前記第１主面から前記第２主面に亘って形成され、前記
第１下方半導体層と、前記ゲート構造と前記第２主面と
の間に存在する前記半導体層である第２下方半導体層と
によって囲まれた、前記第１導電型とは反対の第２導電
型である少なくとも一つの第１不純物領域と、 前記第２下方半導体層を介して前記第１不純物領域と対
峙し、前記第１下方半導体層によって前記ボディ電位引
き出し部と隔離され、前記第２導電型である少なくとも
一つの第２不純物領域とを備える半導体装置。1. An insulating layer having a main surface extending in a first direction and a second direction crossing each other, a first surface having a first main surface, and a second main surface contacting the main surface of the insulating layer. A conductive type semiconductor layer, at least one insulating element isolation portion formed on the first main surface apart from the second main surface, and formed at least on the first main surface of the semiconductor layer; A first lower semiconductor layer which is the semiconductor layer existing between the element isolation portion and the second main surface;
At least one body potential extracting portion of a conductivity type, crossing a boundary between the element isolation portion and the first main surface, and avoiding the body potential extracting portion on the element isolation portion and the first main surface. At least one gate structure having a closed curve portion exhibiting a closed curve, wherein a gate insulating film is disposed on the first main surface side, and a gate electrode is disposed on the first main surface via the gate insulating film. A second lower semiconductor layer which is formed from the first main surface to the second main surface and is the first lower semiconductor layer and the semiconductor layer present between the gate structure and the second main surface; And at least one first impurity region of a second conductivity type opposite to the first conductivity type and surrounded by the second lower semiconductor layer and facing the first impurity region; 1 The body is formed by the lower semiconductor layer. Is isolated from the potential lead portions, the semiconductor device and at least one second impurity region is a second conductivity type.
れドレイン及びソースである、請求項１記載の半導体装
置。2. The semiconductor device according to claim 1, wherein said first and second impurity regions are a drain and a source, respectively.
領域の少なくともいずれか一方が複数設けられ、 一の前記素子分離部の周囲に前記第１不純物領域と、前
記第２不純物領域とが交互に配置される、請求項２記載
の半導体装置。3. A plurality of at least one of the first impurity region and the second impurity region are provided, and the first impurity region and the second impurity region alternate around one element isolation portion. The semiconductor device according to claim 2, wherein
けられ、 前記ゲート構造は前記素子分離部上にゲートコンタクト
パッドを有する、請求項３記載の半導体装置。4. The device according to claim 1, wherein a plurality of the element isolation portions are provided, one gate structure is provided across the plurality of the element isolation portions, and the gate structure has a gate contact pad on the element isolation portion. 4. The semiconductor device according to 3.
れ、 一の前記ボディ電位引き出し部は前記一の前記素子分離
部に囲まれ、 前記素子分離部が市松模様に配置され、前記一の前記ゲ
ート構造は２つの前記素子分離部上にそれぞれ前記ゲー
トコンタクトパッドを有する、請求項４記載の半導体装
置。5. The device according to claim 1, wherein a plurality of the body potential extraction portions are provided, one body potential extraction portion is surrounded by the one element isolation portion, the element isolation portions are arranged in a checkered pattern, and the one gate is provided. The semiconductor device according to claim 4, wherein the structure has the gate contact pad on each of the two element isolation portions.
ト構造は４つの前記素子分離部上にそれぞれ前記ゲート
コンタクトパッドを有する、請求項４記載の半導体装
置。6. The device according to claim 4, wherein a plurality of the gate structures are provided, the element isolation portions are arranged in a matrix, and the one gate structure has the gate contact pad on each of the four element isolation portions. 13. The semiconductor device according to claim 1.
下方半導体層にも隣接する、請求項６記載の半導体装
置。7. The device according to claim 7, wherein the body potential extracting portion is configured to be connected to the second one.
7. The semiconductor device according to claim 6, wherein said semiconductor device is also adjacent to a lower semiconductor layer.
拡がる主面を有する絶縁層と、 第１主面と、前記絶縁層の前記主面に接触する第２主面
とを有する第１導電型の半導体層と、 単一の閉曲線を呈する閉曲線部と、前記閉曲線部に連結
された一端を有する少なくとも一つの延在部とを有し、
前記第１主面側にゲート絶縁膜が、前記ゲート絶縁膜を
介して前記第１主面上にゲート電極がそれぞれ配置さ
れ、少なくとも一つのゲート構造と、 前記ゲート構造の前記閉曲線部と前記第２主面との間に
存在する前記半導体層である下方半導体層によって互い
に隔離され、いずれも前記第１導電型とは反対の第２導
電型で前記半導体層の前記第１主面から第２主面に亘っ
て形成された、少なくとも一つの第１不純物領域及び少
なくとも一つの第２不純物領域と、 前記下方半導体層によって一の前記第１不純物領域と隔
離され、前記ゲート構造の前記延在部と前記第２主面と
の間に位置する下方領域によって前記第２不純物領域と
隔離され、前記第１導電型で少なくとも前記第１主面に
おいて形成された少なくとも一つのボディ電位引き出し
部とを備える、半導体装置。8. A first layer having an insulating layer having a main surface extending in a first direction and a second direction crossing each other, a first main surface, and a second main surface contacting the main surface of the insulating layer. A conductive type semiconductor layer, having a closed curve portion exhibiting a single closed curve, and at least one extending portion having one end connected to the closed curve portion;
A gate insulating film is disposed on the first main surface side, and a gate electrode is disposed on the first main surface with the gate insulating film interposed therebetween. At least one gate structure; And a lower semiconductor layer which is the semiconductor layer existing between the first main surface and the second main surface of the semiconductor layer and has a second conductivity type opposite to the first conductivity type. At least one first impurity region and at least one second impurity region formed over the main surface, and the first impurity region separated from the one first impurity region by the lower semiconductor layer, and the extension portion of the gate structure And at least one body potential lead of the first conductivity type formed at least on the first main surface, isolated from the second impurity region by a lower region located between the first impurity region and the second main surface. Comprising the door, the semiconductor device.
れドレイン及びソースである、請求項８記載の半導体装
置。9. The semiconductor device according to claim 8, wherein said first and second impurity regions are a drain and a source, respectively.
一つの前記第２の不純物領域が介在して配置される、請
求項９記載の半導体装置。10. The semiconductor device according to claim 9, wherein a plurality of said gate structures are provided, and at least one said second impurity region is interposed between a pair of said body potential lead portions. .
記延在部の他端にはコンタクトパッドを有し、 前記第１主面において設けられ、異なる前記ゲート構造
の前記コンタクトパッドが載置される、絶縁性の少なく
とも一つの素子分離部を更に備える、請求項９記載の半
導体装置。11. The gate structure, wherein a plurality of the gate structures are provided, each of the gate structures has a contact pad at the other end of at least one of the extending portions, and the gate structure is provided on the first main surface and is different from the gate structure. The semiconductor device according to claim 9, further comprising at least one insulating element isolation portion on which said contact pad is mounted.
される、請求項１１記載の半導体装置。12. The semiconductor device according to claim 11, wherein said extension part is also mounted on said element isolation part.
ト構造において共有される単一の前記ゲートコンタクト
パッドが載置される、請求項１１記載の半導体装置。13. The semiconductor device according to claim 11, wherein a single gate contact pad shared by different gate structures is mounted on one element isolation portion.
れ、 前記一の素子分離部は２対の前記ゲート構造のなす四辺
形に囲まれ、 前記２対の前記閉曲線部の前記延在部のうち、前記一の
素子分離部へと伸びるものは前記ゲートコンタクトパッ
ドにおいて互いに連結され、 前記２対の前記閉曲線部の前記延在部のうちの４本が前
記四辺形の辺をなす、請求項１３記載の半導体装置。14. The closed curve section is arranged in a matrix, a plurality of the element isolation sections are provided, a plurality of the extension sections are provided in one gate structure, and the one element isolation section is provided in two pairs of the The extended portion of the two pairs of the closed curve portions, which is extended to the one element isolation portion, is connected to each other at the gate contact pad, and is surrounded by a quadrilateral formed by a gate structure. The semiconductor device according to claim 13, wherein four of the extending portions of the closed curved portion form sides of the quadrilateral.
第２不純物領域及び前記ボディ電位引き出し部が複数設
けられ、 一の前記第１不純物領域の周囲には前記第２不純物領域
及び前記ボディ電位引き出し部が複数の前記延在部を介
して交互に配列される、請求項１４記載の半導体装置。15. A plurality of the second impurity regions and the body potential extracting portion are provided for the one gate structure, and the second impurity region and the body potential are provided around one of the first impurity regions. The semiconductor device according to claim 14, wherein lead portions are alternately arranged via the plurality of extending portions.
第２不純物領域及び前記ボディ電位引き出し部が複数設
けられ、 一の前記第１不純物領域の周囲には前記第２不純物領域
及び前記ボディ電位引き出し部が複数の前記延在部を介
して配列され、 １対の前記第２不純物領域又は１対の前記ボディ電位引
き出し部に挟まれた一の前記延在部が連結される前記ゲ
ートコンタクトパッドは、それぞれ前記第２不純物領域
又は前記ボディ電位引き出し部に囲まれる、請求項１４
記載の半導体装置。16. The semiconductor device according to claim 16, wherein the plurality of second impurity regions and the body potential extracting portion are provided for the one gate structure, and the second impurity region and the body potential are provided around one first impurity region. A gate contact pad in which a lead portion is arranged via a plurality of the extending portions, and the one extension portion sandwiched between the pair of the second impurity regions or the pair of the body potential lead portions is connected; 15. is surrounded by the second impurity region or the body potential extracting portion, respectively.
13. The semiconductor device according to claim 1.
の境界の長さが、前記ボディ電位引き出し部と前記閉曲
線部との境界の長さよりも長い、請求項９記載の半導体
装置。17. The semiconductor device according to claim 9, wherein a length of a boundary between said second impurity region and said closed curve portion is longer than a length of a boundary between said body potential extraction portion and said closed curve portion.
線部との境界の長さが、前記第２不純物領域と閉曲線部
との境界の長さよりも長い、請求項９記載の半導体装
置。18. The semiconductor device according to claim 9, wherein a length of a boundary between said body potential extracting portion and said closed curve portion is longer than a length of a boundary between said second impurity region and said closed curve portion.
領域領域と前記第２不純物領域との間に介在する位置よ
りも、前記ボディ電位引き出し部と前記第１不純物領域
との間に介在する位置する方が広い、請求項９記載の半
導体装置。19. The width of the closed curve portion is more interposed between the body potential extraction portion and the first impurity region than a position interposed between the first impurity region and the second impurity region. The semiconductor device according to claim 9, wherein a position of the semiconductor device is wider.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133298A JP2001257360A (en) | 2000-01-05 | 2000-05-02 | Semiconductor device |
| KR1020000052616A KR100344598B1 (en) | 2000-01-05 | 2000-09-06 | Semiconductor device |
| TW089118338A TW455998B (en) | 2000-01-05 | 2000-09-07 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-5242 | 2000-01-05 | ||
| JP2000005242 | 2000-01-05 | ||
| JP2000133298A JP2001257360A (en) | 2000-01-05 | 2000-05-02 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257360A true JP2001257360A (en) | 2001-09-21 |
Family
ID=26583478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133298A Pending JP2001257360A (en) | 2000-01-05 | 2000-05-02 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001257360A (en) |
| KR (1) | KR100344598B1 (en) |
| TW (1) | TW455998B (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053265A (en) * | 2005-08-18 | 2007-03-01 | Seiko Epson Corp | Semiconductor device, electro-optical device and electronic instrument |
| JP2007535140A (en) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | Semiconductor device having thermal spacer |
| JP2007335808A (en) * | 2006-06-19 | 2007-12-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2010515274A (en) * | 2006-12-28 | 2010-05-06 | マーベル ワールド トレード リミテッド | Low on-resistance MOS device layout |
| JP2013546177A (en) * | 2010-10-20 | 2013-12-26 | ペレグリン セミコンダクター コーポレイション | Method and apparatus used to improve MOSFET linearity using stored charge sinks-Suppression of harmonic wrinkles |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283768A (en) * | 1996-04-09 | 1997-10-31 | Toyota Motor Corp | Semiconductor device |
| JP3441330B2 (en) * | 1997-02-28 | 2003-09-02 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| JP2891237B2 (en) * | 1997-05-02 | 1999-05-17 | 日本電気株式会社 | SOI structure semiconductor device and method of manufacturing the same |
| JP3410957B2 (en) * | 1998-03-19 | 2003-05-26 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US5969387A (en) * | 1998-06-19 | 1999-10-19 | Philips Electronics North America Corporation | Lateral thin-film SOI devices with graded top oxide and graded drift region |
-
2000
- 2000-05-02 JP JP2000133298A patent/JP2001257360A/en active Pending
- 2000-09-06 KR KR1020000052616A patent/KR100344598B1/en not_active IP Right Cessation
- 2000-09-07 TW TW089118338A patent/TW455998B/en active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535140A (en) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | Semiconductor device having thermal spacer |
| JP2007053265A (en) * | 2005-08-18 | 2007-03-01 | Seiko Epson Corp | Semiconductor device, electro-optical device and electronic instrument |
| JP2007335808A (en) * | 2006-06-19 | 2007-12-27 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2010515274A (en) * | 2006-12-28 | 2010-05-06 | マーベル ワールド トレード リミテッド | Low on-resistance MOS device layout |
| JP2013179336A (en) * | 2006-12-28 | 2013-09-09 | Marvell World Trade Ltd | Mos device arrangement with low on-resistance |
| US9466596B2 (en) | 2006-12-28 | 2016-10-11 | Marvell World Trade Ltd. | Geometry of MOS device with low on-resistance |
| JP2013546177A (en) * | 2010-10-20 | 2013-12-26 | ペレグリン セミコンダクター コーポレイション | Method and apparatus used to improve MOSFET linearity using stored charge sinks-Suppression of harmonic wrinkles |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010070051A (en) | 2001-07-25 |
| TW455998B (en) | 2001-09-21 |
| KR100344598B1 (en) | 2002-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101128716B1 (en) | Semiconductor device | |
| US9748222B2 (en) | Fin type electrostatic discharge protection device | |
| JP6109931B2 (en) | High voltage junction field effect transistor | |
| US20140139282A1 (en) | Embedded JFETs for High Voltage Applications | |
| JP2002532905A (en) | Lateral thin film silicon-on-insulator (SOI) JFET device | |
| US9601627B2 (en) | Diode structure compatible with FinFET process | |
| JP7239699B2 (en) | High voltage semiconductor device with increased breakdown voltage and method for manufacturing the same | |
| KR102211638B1 (en) | semiconductor device | |
| JP2008547223A (en) | Bulk resistance control technique | |
| JP2008211215A (en) | Multi-finger transistor | |
| JP2007335808A (en) | Semiconductor device | |
| US6355957B1 (en) | Semiconductor device having body potential fixing portion and closed-loop gate structure | |
| JP2800702B2 (en) | Semiconductor device | |
| US6972463B2 (en) | Multi-finger transistor | |
| JP2001257360A (en) | Semiconductor device | |
| US9825168B2 (en) | Semiconductor device capable of high-voltage operation | |
| JPH10107280A (en) | Semiconductor integrated circuit and fabrication thereof | |
| US7595245B2 (en) | Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor | |
| JP2003203923A (en) | Semiconductor device and manufacturing method therefor | |
| CN110890421A (en) | Semiconductor device with a plurality of transistors | |
| JP2002305300A (en) | Power mos transistor | |
| JP2005209792A (en) | Semiconductor device | |
| KR20120004954A (en) | Semiconductor device | |
| US20020153592A1 (en) | Semiconductor device having bipolar transistors | |
| JP7043194B2 (en) | Electrostatic protection elements and semiconductor devices |