JP2001257352A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は単一電子素子を有す
る半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device having a single electronic element.
【０００２】[0002]
【従来の技術】近年、ＬＳＩ高性能化の進展を阻害する
要因として、ＬＳＩにおける消費電力の増大が懸念され
ている。この消費電力の増大を抑えるためには、ＬＳＩ
内部で扱う電子の数を減らすことが有力な手段であると
考えられる。一方で、ＬＳＩ微細化のさらなる進展によ
り、電子たった１個を制御することが可能な、いわゆる
単一電子素子が極低温で実現されるに至っている（例え
ばSingle Charge Tunnelipg, H.GrabertおよびM.H.Devo
ret編、Plenum Press, New York,1992.ISBN:0-306.442
29-9参照）。このまま微細化が進展していけば、前述の
ようなたった電子１個の動きを制御可能な単一電子素子
が実現され、ＬＳＩ内部で扱う電子数が減少し、ＬＳＩ
における消費電力の問題が解決できるように思われる。
ところが、単一電子素子を室温等の常温で動作させるた
めには１０ｎｍ以下の微細化技術が必要であり、現状の
微細化技術の進展からすると、微細化技術がこのレベル
に到達する前に、消費電力の増大によってＬＳＩのさら
なる高集積化が困難になる可能性がある。2. Description of the Related Art In recent years, there has been a concern that an increase in power consumption in an LSI may be a factor that hinders progress in improving the performance of an LSI. To suppress this increase in power consumption, LSI
Reducing the number of electrons handled internally is considered to be an effective means. On the other hand, further advances in LSI miniaturization have led to the realization of so-called single-electron elements capable of controlling only one electron at extremely low temperatures (for example, Single Charge Tunnelipg, H. Grabert and MHD Evo).
ret, Plenum Press, New York, 1992.ISBN: 0-306.442
29-9). If the miniaturization progresses as it is, a single-electron element capable of controlling the movement of only one electron as described above will be realized, and the number of electrons handled inside the LSI will be reduced.
It seems that the problem of power consumption in can be solved.
However, in order to operate a single electronic device at room temperature such as room temperature, a miniaturization technology of 10 nm or less is required. According to the progress of the current miniaturization technology, before the miniaturization technology reaches this level, The increase in power consumption may make it difficult to achieve higher integration of LSI.
【０００３】このような現状を鑑みれば、単一電子素子
の実現に必要な１０ｎｍ以下の微細構造を、従来の電子
デバイスの構造を規定するのに用いられているようなリ
ソグラフィー法に頼らない別の方法で安定に作製するこ
とが必要であることが容易に推察される。In view of the current situation, a fine structure of 10 nm or less necessary for realizing a single electronic element is not separately dependent on a lithography method used for defining the structure of a conventional electronic device. It is easily inferred that it is necessary to stably produce the particles by the above method.
【０００４】このような、リソグラフィー法によらない
微細構造の作製方法として、半導体装置の製造方法で使
用されている堆積プロセスを援用する方法が注目されて
いる。例えば矢野らは、薄膜多結晶シリコンを堆積する
方法を改良し、１０ｎｍ以下の多結晶シリコン粒が集積
された薄膜トランジスタを作製し、単一電子メモリ効果
を確認している（IEEE Transactions on Electron Devi
ces,Vol.41, p1628, 1994 ）。また、シリコンを堆積す
る方法の１つであるＣＶＤ（Chemical Vapor Depositio
n ）法の条件を最適化することで、１０ｎｍ以下のシリ
コン粒を形成し、シリコン粒を流れる電子が単一電子効
果に起因する伝導特性を示すことを確認した実験などが
報告されている。As a method for manufacturing such a fine structure without using a lithography method, a method using a deposition process used in a method for manufacturing a semiconductor device has been receiving attention. For example, Yano et al. Improved the method of depositing thin-film polycrystalline silicon, fabricated a thin film transistor in which polycrystalline silicon grains of 10 nm or less were integrated, and confirmed the single-electron memory effect (IEEE Transactions on Electron Deviation).
ces, Vol. 41, p1628, 1994). Also, one of the methods for depositing silicon is CVD (Chemical Vapor Depositio).
Experiments have been reported in which silicon particles of 10 nm or less were formed by optimizing the conditions of the n) method, and it was confirmed that electrons flowing through the silicon particles exhibited conduction characteristics due to the single electron effect.
【０００５】ところが、このような堆積方法による微細
構造の作製方法の問題点は、堆積した１０ｎｍ以下の微
細構造の周りに一般に非常に多くの結晶欠陥が存在する
ということである。例えば、前述の矢野らの方法による
多結晶シリコン粒では、多結晶シリコン粒と多結晶シリ
コン粒の間、いわゆるグレイン・バウンダリーに多くの
欠陥が存在することが予測されるし、また、他の方法に
よって堆積されたシリコン粒にも、それを取り囲む絶縁
膜とシリコン粒の間に多くの界面準位が存在することが
予測される。[0005] However, a problem of such a method of forming a fine structure by the deposition method is that a large number of crystal defects generally exist around the deposited fine structure of 10 nm or less. For example, in the polycrystalline silicon particles according to the above-described method of Yano et al., It is predicted that many defects exist between the polycrystalline silicon particles, that is, in a so-called grain boundary, and in another method. It is expected that many interface states exist between the insulating film and the silicon particles surrounding the silicon particles deposited by the method.
【０００６】従って、単一電子素子を前述のような堆積
方法で作製すると、１０ｎｍ以下の微細構造を作製する
ことは可能であるものの、この１０ｎｍ以下の微細構造
の周りに多数の結晶欠陥が存在し、微細構造を流れる電
子がこのような結晶欠陥によって生じる捕獲エネルギー
準位に捕獲され、素子の電気特性を乱してしまうという
問題がある。特に、単一電子素子は、たった１個の電子
の動きを制御できるという高い電子制御能力の代償とし
て、たった１個の意図しない電子の存在によって特性が
著しく変動してしまうという問題があり、前述の特性変
化は甚大なものとなり、素子の実用化を大きく妨げるも
のになると考えられる。Therefore, when a single electronic device is manufactured by the above-described deposition method, it is possible to manufacture a fine structure of 10 nm or less, but a large number of crystal defects exist around the fine structure of 10 nm or less. However, there is a problem in that electrons flowing through the microstructure are captured by a capture energy level generated by such a crystal defect, and the electrical characteristics of the device are disturbed. In particular, the single-electron element has a problem in that the characteristics thereof are remarkably fluctuated by the presence of only one unintended electron at the cost of the high electronic control ability of controlling the movement of only one electron. It is considered that the change in the characteristics of the device becomes enormous and greatly hinders the practical use of the device.
【０００７】このような状況に鑑み、発明者らはリソグ
ラフィー法や堆積法ではなく、シリコン表面を軽く削る
ことによって生じるシリコン表面の起伏を利用した単一
電子素子の製造方法を提案した（特願平１１−１３２５
８４号参照）。In view of such a situation, the present inventors have proposed a method of manufacturing a single electronic device using undulations of the silicon surface caused by lightly shaving the silicon surface, instead of the lithography method or the deposition method (Japanese Patent Application No. 2002-214,197). Flat 11-1325
No. 84).
【０００８】この製造方法を図９を参照して説明する。
この製造方法によって製造された単一電子素子は、いわ
ゆるＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏ
ｒ）基板上に作製した極薄膜シリコン層を有するＭＯＳ
ＦＥＴ構造をしている。ただし、この極薄膜シリコン層
の表面が、非常に小さな周期の起伏を有しているところ
に特徴がある。This manufacturing method will be described with reference to FIG.
A single electronic device manufactured by this manufacturing method is a so-called SOI (Silicon-On-Insulato).
r) MOS having an ultra-thin silicon layer formed on a substrate
It has an FET structure. However, the feature is that the surface of the ultra-thin silicon layer has undulations with a very small period.
【０００９】まず図９（ａ）に示すように、シリコン基
板１上に絶縁膜２を介して形成された単結晶シリコン層
３を有するＳＯＩ基板４に酸素雰囲気中で５０ｎｍ程度
の熱酸化膜５を形成し、その後１５０ｎｍ程度の窒化珪
素膜６をＣＶＤ法等で堆積する（図９（ｂ）参照）。さ
らに、フォトリソグラフィー法などで、シリコンの薄膜
化を行う領域に開口を有するフォトレジスト膜（図示せ
ず）を形成した後、ＲＩＥ（Reactive Ion Etching)
法などのエッチング法により開口部に露出した窒化珪素
膜６を除去する。続いて上記フォトレジストパターンを
剥離した後に、再び酸素雰囲気中にＳＯＩ基板４をさら
すことで、開口部の酸化膜８の膜厚を厚くし、続いてＣ
ＤＥ（Chemical Dry Etching) 法等により窒化膜６を除
去する（図９（ｃ）参照）。さらに緩衝ふっ酸溶液にＳ
ＯＩ基板４を浸すことで、酸化膜５，８を除去すること
で薄膜化領域１１を有するＳＯＩ基板４を得ることがで
きる（図９（ｄ）参照）。なお、所望の膜厚のシリコン
層３が得られるまで、酸化およびその剥離工程を繰り返
すのも有効である。First, as shown in FIG. 9A, a SOI substrate 4 having a single crystal silicon layer 3 formed on a silicon substrate 1 with an insulating film 2 interposed therebetween has a thermal oxide film 5 of about 50 nm in an oxygen atmosphere. Then, a silicon nitride film 6 of about 150 nm is deposited by a CVD method or the like (see FIG. 9B). Further, after forming a photoresist film (not shown) having an opening in a region where silicon is to be thinned by photolithography or the like, RIE (Reactive Ion Etching) is performed.
The silicon nitride film 6 exposed at the opening is removed by an etching method such as an etching method. Subsequently, after removing the photoresist pattern, the SOI substrate 4 is again exposed to an oxygen atmosphere to increase the thickness of the oxide film 8 in the opening.
The nitride film 6 is removed by a DE (Chemical Dry Etching) method or the like (see FIG. 9C). In addition, S
The SOI substrate 4 having the thinned region 11 can be obtained by immersing the OI substrate 4 and removing the oxide films 5 and 8 (see FIG. 9D). It is also effective to repeat the oxidation and stripping steps until a silicon layer 3 having a desired film thickness is obtained.
【００１０】このようにして得られたＳＯＩ基板４を用
いて、後は通常のＭＯＳＦＥＴとほぼ同じ工程で作製で
きるのだが、ゲート絶縁膜の形成前に、極薄膜シリコン
層３にアルカリ薬液、例えばコリン処理により表面に起
伏１２を生じさせる（図９（ｅ）参照）。この表面処理
を施した後のシリコン表面は数ｎｍの膜厚ゆらぎを面内
で１５〜４０ｎｍの周期で繰り返している。なお、薬液
処理を施す前に薄膜化領域１１のシリコン膜厚を３ｎｍ
と極めて薄くしている。このため薬液処理後のシリコン
層３の膜厚は薄いところで１ｎｍ以下となり電子が容易
に入り込めないトンネル接合が局所的にできる。したが
って、比較的厚膜の領域が、他の厚膜の領域と電気的薄
膜領域によって分離され、結果として１５〜４０ｎｍの
微細な構造を作り込めることになる。その後、ゲート絶
縁膜１４を熱酸化、あるいはＣＶＤ法等により堆積し、
通常のＭＯＳＦＥＴの場合と同様に、ゲート電極１６を
形成する（図９（ｆ）参照）。続いて層間絶縁膜１８を
堆積し、この層間絶縁膜１８中にコンタクト孔（図示せ
ず）を開孔する。その後、電極材料を堆積し、パターニ
ングすることによってソースおよびドレイン電極２０
ａ，２０ｂ等を形成し、単一電子素子が完成する（図９
（ｆ）参照）。Using the SOI substrate 4 thus obtained, the subsequent steps can be made in substantially the same steps as a normal MOSFET. However, before forming the gate insulating film, an alkaline chemical solution, for example, is applied to the ultra-thin silicon layer 3. The undulation 12 is generated on the surface by the choline treatment (see FIG. 9E). On the silicon surface after the surface treatment, the thickness fluctuation of several nm is repeated in the plane at a period of 15 to 40 nm. Before performing the chemical treatment, the silicon film thickness of the thinned region 11 is set to 3 nm.
And very thin. For this reason, the thickness of the silicon layer 3 after the chemical treatment becomes 1 nm or less at a thin portion, and a tunnel junction where electrons cannot easily enter is locally formed. Therefore, a relatively thick film region is separated from other thick film regions by an electric thin film region, and as a result, a fine structure of 15 to 40 nm can be formed. After that, the gate insulating film 14 is deposited by thermal oxidation, CVD, or the like,
The gate electrode 16 is formed as in the case of a normal MOSFET (see FIG. 9F). Subsequently, an interlayer insulating film 18 is deposited, and a contact hole (not shown) is formed in the interlayer insulating film 18. The source and drain electrodes 20 are then deposited and patterned by depositing electrode material.
a, 20b, etc., to complete a single electronic device (FIG. 9)
(F)).
【００１１】このようにして形成された単一電子素子か
らなる回路の等価回路を図１１に示す。単一電子素子は
電子の局在領域となる伝導島３１と、この伝導島とトン
ネル接合３２を介して接続されたソースおよびドレイン
電極３７，３８と、伝導島３１と容量３４を介して結合
した制御電極１６（ゲート電極）とを備えている。FIG. 11 shows an equivalent circuit of a circuit composed of a single electronic element thus formed. The single-electron element has a conductive island 31 serving as a localized region of electrons, source and drain electrodes 37 and 38 connected to the conductive island via a tunnel junction 32, and is coupled via the conductive island 31 and a capacitor 34. And a control electrode 16 (gate electrode).
【００１２】[0012]
【発明が解決しようとする課題】このようにして作製さ
れた単一電子素子は、１５〜４０ｎｍ程度の微細構造
が、膜厚１ｎｍ程度以下の極めて薄いシリコン膜で互い
に電気的に分離されているため、微細構造間に物質的、
結晶学的境界が存在せず、結晶欠陥が存在する確率が極
めて低くなり、極低温で非常に安定した動作をすること
が可能となる。In the single electron device thus manufactured, a fine structure of about 15 to 40 nm is electrically separated from each other by an extremely thin silicon film having a thickness of about 1 nm or less. Because of the material between the microstructure,
There is no crystallographic boundary, the probability of the existence of crystal defects is extremely low, and very stable operation can be performed at extremely low temperatures.
【００１３】ところが、前述のように室温（常温）で安
定に動作する単一電子素子を実現するためには、１０ｎ
ｍ程度以下の微細領域を形成することが必須であり、上
記した製造方法ではまだこのような微細領域を形成する
にいたっていない。However, in order to realize a single electronic device that operates stably at room temperature (normal temperature) as described above, 10 n
It is essential to form a fine region of about m or less, and such a fine region has not yet been formed by the above-described manufacturing method.
【００１４】本発明は上記事情を考慮してなされたもの
であって、常温程度でも安定して動作する単一電子素子
を有する半導体装置の製造方法を提供することを目的と
する。The present invention has been made in view of the above circumstances, and has as its object to provide a method of manufacturing a semiconductor device having a single electronic element that operates stably even at about room temperature.
【００１５】[0015]
【課題を解決するための手段】本発明による半導体装置
の製造方法は、表面に単結晶シリコン層が形成された半
導体基板の前記単結晶シリコン層のチャネルとなる領域
の膜厚を他の領域よりも薄くする工程と、前記単結晶シ
リコン層に空格子欠陥を導入する工程と、前記単結晶シ
リコン層の表面を化学的にエッチングする工程と、を備
えたことを特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a semiconductor substrate having a single-crystal silicon layer formed on a surface; Thinning, introducing vacancy defects into the single crystal silicon layer, and chemically etching the surface of the single crystal silicon layer.
【００１６】なお、前記空格子欠陥を導入する工程は、
前記単結晶シリコン層上に窒化珪素膜を堆積する工程
と、熱処理する工程と、を備えることが好ましい。The step of introducing the vacancy defects includes the following steps:
The method preferably includes a step of depositing a silicon nitride film on the single crystal silicon layer and a step of heat treatment.
【００１７】なお、前記空格子欠陥を導入する工程は、
前記単結晶シリコン層の表面にシリサイド膜を形成する
工程と、熱処理する工程と、を備えることが好ましい。The step of introducing the vacancy defect includes the following steps:
The method preferably includes a step of forming a silicide film on the surface of the single crystal silicon layer and a step of performing a heat treatment.
【００１８】また本発明による半導体装置の製造方法
は、１度以上のオフ角を有する単結晶シリコン層が形成
された半導体基板の前記単結晶シリコン層のチャネルと
なる領域の膜厚を他の領域よりも薄くする工程と、前記
単結晶シリコン層の表面を化学的にエッチングする工程
と、を備えたことを特徴とする。Further, in the method of manufacturing a semiconductor device according to the present invention, the thickness of a region serving as a channel of the single crystal silicon layer of a semiconductor substrate on which a single crystal silicon layer having an off angle of 1 degree or more is formed is set to another region. And a step of chemically etching the surface of the single crystal silicon layer.
【００１９】なお、前記化学的にエッチングする工程
は、アルカリ薬液を用いてエッチングする工程と、酸薬
液に浸積する工程と、再度アルカリ薬液を用いてエッチ
ングする工程と、を備えるように構成することが好まし
い。The step of chemically etching includes a step of etching using an alkali chemical, a step of immersion in an acid chemical, and a step of etching again using an alkaline chemical. Is preferred.
【００２０】[0020]
【発明の実施の形態】まず、本発明の実施の形態を説明
する前に、本発明に至った経緯について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing the embodiments of the present invention, the circumstances leading to the present invention will be described.
【００２１】室温で安定に動作する単一電子素子を得る
ためにはシリコン層の表面の起伏の相関長（すなわち凸
部の平均的な広がり）を１０ｎｍ程度以下にする必要が
ある。このため、エッチングによってシリコン表面の起
伏がなぜ生じるかを明らかにする必要がある。結論から
述べると、表面処理によって生じる表面起伏のきっかけ
はバルク結晶中の空格子欠陥であると考えることができ
る。その理由をＭｉｙａｓｈｉｔａら（Miyashita et e
l.；J.Electrochim. Soc.,Vol. 139. 1992, p2133) の
論文に基づいて簡単に述べる。In order to obtain a single electronic device that operates stably at room temperature, the correlation length of the undulations on the surface of the silicon layer (that is, the average spread of the projections) needs to be about 10 nm or less. For this reason, it is necessary to clarify why the undulation of the silicon surface is caused by the etching. In conclusion, it can be considered that the trigger of the surface undulation caused by the surface treatment is a vacancy defect in the bulk crystal. The reason is explained by Miyashita et al. (Miyashita et e
l .; J. Electrochim. Soc., Vol. 139. 1992, p2133).
【００２２】Ｍｉｙａｓｈｉｔａ等は表面ラフネス（表
面起伏）の起源を調べるために、まずＳＣ−１処理、す
なわち、過酸化水素水と、アンモニア水と、水とが１：
１：５の薬液を用いて表面のパーティクルを除去する処
理を行った後のエピタキシャルウエハー（以下、エピと
もいう）、ＣＺ（Czochralski）法で形成されたＣＺウ
エハー（以下、ＣＺともいう）、ＦＺ（Floating zon
e）法で形成されたＦＺウエハー（以下、ＦＺともい
う）の各々の表面ラフネスの違いを調べた。Miyashita et al. First investigated the origin of surface roughness (surface undulations) by SC-1 treatment, that is, hydrogen peroxide solution, ammonia water, and water:
Epitaxial wafer (hereinafter also referred to as epi), CZ wafer formed by CZ (Czochralski) method (hereinafter also referred to as CZ), and FZ after performing a process of removing particles on the surface using a 1: 5 chemical solution (Floating zon
e) The difference in the surface roughness of each of the FZ wafers (hereinafter, also referred to as FZ) formed by the method was examined.
【００２３】各ウエハーに表面処理を施すと表面ラフネ
スの大きさはＣＺ＞ＦＺ＞エピの順となる。エピウエハ
ーのラフネスが一番小さいことから、ウエハー表面近傍
の結晶欠陥の違いが表面起伏を増加させているのではな
いかと推測される（単純に初期表面のラフネスの違いで
ないことは、ＳＣ−１処理によるエッチング量を増やし
て行った時の、ＣＺ、ＦＺウエハーのラフネスの挙動の
違いから示唆される）。では、この欠陥は何か？その種
類を特定するために、各ウエハーに燃焼酸化を施し、酸
化膜剥離後にＳＣ−１処理を行って再び表面ラフネスの
違いを調べ比べてみた。すると、ＣＺ＝ＦＺ＝エピとな
り、この時の二乗平均表面粗さＲｒｍｓは酸化を施さな
いでＳＣ−１処理したエピウエハーのＲｒｍｓに一致す
る。よく知られているように燃焼酸化を行うとバルクシ
リコン中をシリコンの格子間原子が大量に走るため、燃
焼酸化を行ったシリコン中では格子間原子の増加、ある
いは空格子欠陥の減少が起こる。ところが、前述のよう
にエピウエハーのＲｒｍｓは酸化を行う場合と行わない
場合で変わらないことに注意すると、Ｒｒｍｓの減少は
バルク結晶中の空格子欠陥の減少がＲｒｍｓの減少に寄
与していると結論できる。空格子欠陥が存在することに
よってなぜ表面起伏が増加するかのモデルを図２
（ａ），（ｂ）に示す。図２（ａ）に示すように、空格
子欠陥４２が存在する基板４０をエッチングすると、図
２（ｂ）に示すようにあたかもエッチングが早くすすん
だかのような状況が生じ、表面起伏となるからであると
考えられる。When each wafer is subjected to a surface treatment, the magnitude of the surface roughness is in the order of CZ>FZ> epi. Since the roughness of the epi-wafer has the smallest roughness, it is presumed that the difference in the crystal defects near the wafer surface may increase the surface undulation. (Indicated by the difference in roughness behavior of CZ and FZ wafers when the etching amount is increased). So what is this flaw? In order to specify the type, each wafer was subjected to combustion oxidation, the SC-1 treatment was performed after the oxide film was stripped, and the difference in surface roughness was again examined and compared. Then, CZ = FZ = epi, and the root-mean-square surface roughness Rrms at this time coincides with the Rrms of the epi-wafer subjected to the SC-1 treatment without oxidation. As is well known, when performing combustion oxidation, a large amount of interstitial atoms of silicon run in bulk silicon, so that interstitial atoms increase or vacancy defects decrease in silicon that has undergone combustion oxidation. However, as noted above, it is noted that the Rrms of the epi-wafer does not change between when the oxidation is performed and when the oxidation is not performed. it can. Figure 2 shows a model of why surface undulations increase due to the presence of vacancy defects.
(A) and (b) show. As shown in FIG. 2A, when the substrate 40 having the vacancy defects 42 is etched, a situation arises as if the etching proceeds quickly as shown in FIG. It is considered to be.
【００２４】このため、薄膜化したシリコン層に空格子
欠陥を生じさせた後にエッチング等を行えば、より細か
な表面起伏を得ることが可能になると本発明者等は考え
た。For this reason, the present inventors have thought that finer surface undulations can be obtained by performing etching or the like after generating vacancy defects in the thinned silicon layer.
【００２５】以下、本発明の実施の形態を説明する。Hereinafter, embodiments of the present invention will be described.
【００２６】（第１の実施の形態）本発明による、単一
電子素子の製造方法の第１の実施の形態を図１を参照し
て説明する。図１は第１の実施の形態の製造工程断面図
である。(First Embodiment) A first embodiment of a method for manufacturing a single electronic device according to the present invention will be described with reference to FIG. FIG. 1 is a sectional view of a manufacturing process according to the first embodiment.
【００２７】まず、シリコン基板１上に、絶縁膜２を隔
てて単結晶シリコン層３が形成されている、いわゆるＳ
ＯＩ基板４を用意する（図１（ａ）参照）。このＳＯＩ
基板４に酸素雰囲気中で５０ｎｍ程度の熱酸化膜５を形
成し、その後１５０ｎｍ程度の窒化珪素膜６をＣＶＤ法
等で堆積する（図１（ｂ）参照）。First, a single crystal silicon layer 3 is formed on a silicon substrate 1 with an insulating film 2 interposed therebetween.
An OI substrate 4 is prepared (see FIG. 1A). This SOI
A thermal oxide film 5 of about 50 nm is formed on a substrate 4 in an oxygen atmosphere, and thereafter a silicon nitride film 6 of about 150 nm is deposited by a CVD method or the like (see FIG. 1B).
【００２８】さらに、フォトリソグラフィー法などで、
シリコンの薄膜化を行う領域開口を有するフォトレジス
トパターン（図示せず）を形成した後、例えばＲＩＥ
（Reactive Ion Etching）法を用いてエッチングするこ
とにより開口部に露出した窒化珪素膜６を除去する。続
いて上記フォトレジストパターンを剥離した後に、再び
酸素雰囲気中にＳＯＩ基板４をさらすことにより、開口
部の酸化膜８の膜厚を厚くし、続いて、例えばＣＤＥ
（Chemical Dry Etching）法により窒化膜６を除去する
（図１（ｃ）参照）。Further, by a photolithography method or the like,
After forming a photoresist pattern (not shown) having an area opening for thinning silicon, for example, RIE
The silicon nitride film 6 exposed at the opening is removed by etching using a (Reactive Ion Etching) method. Subsequently, after the photoresist pattern is removed, the SOI substrate 4 is exposed again to an oxygen atmosphere to increase the thickness of the oxide film 8 in the opening.
The nitride film 6 is removed by a (Chemical Dry Etching) method (see FIG. 1C).
【００２９】さらに緩衝ふっ酸溶液にＳＯＩ基板４を浸
すことにより、酸化膜５，８を除去する。これによりチ
ャネルとなる薄膜化領域を有するＳＯＩ基板を得ること
ができる。なお、所望の膜厚のシリコン層３が得られる
まで、酸化およびその剥離工程を繰り返すのも有効であ
る。Further, the oxide films 5 and 8 are removed by immersing the SOI substrate 4 in a buffered hydrofluoric acid solution. Thus, an SOI substrate having a thinned region serving as a channel can be obtained. It is also effective to repeat the oxidation and stripping steps until a silicon layer 3 having a desired film thickness is obtained.
【００３０】次にこのようにして用意したＳＯＩ基板４
の表面近傍に空格子欠陥を導入するプロセスを施す（図
１（ｄ）参照）。次にゲート絶縁膜の形成前に、極薄膜
シリコン層にアルカリ薬液、例えばコリン処理により表
面に起伏１２を生じさせる（図１（ｅ）参照）。この表
面処理を施した後のシリコン表面は表面近傍に存在する
空格子欠陥のため図２（ｂ）に示したように、より細か
な表面起伏となる。このため高さが数ｎｍ程度の突起が
１０ｎｍ程度の広がりで面内に多数存在するようにな
る。なお、薬液処理を施す前に薄膜シリコン領域１１の
シリコン膜厚を３ｎｍと極めて薄くしている。このため
薬液処理後の薄膜シリコン領域１１の膜厚は薄いところ
で１ｎｍ以下となり電子が容易に入り込めないトンネル
接合が局所的にできる。したがって、比較的厚膜の領域
が、他の厚膜の領域と薄膜領域によって電気的分離さ
れ、結果として１０ｎｍ以下の微細な構造を作り込めた
ことになる。Next, the SOI substrate 4 thus prepared
A process of introducing vacancy defects near the surface is performed (see FIG. 1D). Next, before forming the gate insulating film, the surface of the ultra-thin silicon layer is undulated 12 by an alkaline chemical solution, for example, a choline treatment (see FIG. 1E). The silicon surface after the surface treatment has finer surface undulations as shown in FIG. 2B due to vacancy defects existing near the surface. For this reason, a large number of protrusions having a height of about several nm extend in a plane of about 10 nm in the plane. Before the chemical treatment, the silicon film thickness of the thin film silicon region 11 is made extremely thin at 3 nm. For this reason, the thin film silicon region 11 after the chemical solution treatment has a thickness of 1 nm or less at a thin portion, and a tunnel junction where electrons cannot easily enter is locally formed. Therefore, the relatively thick film region is electrically separated from the other thick film regions by the thin film region, and as a result, a fine structure of 10 nm or less can be formed.
【００３１】その後ゲート絶縁膜１４を熱酸化、あるい
はＣＶＤ法等により堆積し、通常のＭＯＳＦＥＴの場合
と同様にゲート電極１６を形成する（図１（ｆ）参
照）。続いて層間絶縁膜１８を堆積し、この層間絶縁膜
１８中にコンタクト孔（図示せず）を開孔する。その
後、電極材料を堆積し、パターニングすることによりソ
ースおよびドレイン電極２０ａ，２０ｂ等を形成する
（図１（ｆ）参照）ことにより、単一電子素子を得るこ
とができる。Thereafter, a gate insulating film 14 is deposited by thermal oxidation or CVD, and a gate electrode 16 is formed in the same manner as in a normal MOSFET (see FIG. 1F). Subsequently, an interlayer insulating film 18 is deposited, and a contact hole (not shown) is formed in the interlayer insulating film 18. Thereafter, the source and drain electrodes 20a, 20b and the like are formed by depositing and patterning an electrode material (see FIG. 1 (f)), whereby a single electronic device can be obtained.
【００３２】このようにして製造された単一電子素子
は、１０ｎｍ程度の微細構造が、膜厚１ｎｍ程度以下の
極めて薄いシリコン層３で互いに電気的に分離されてい
るため、微細構造間に物質的、結晶学的境界が存在せ
ず、結晶欠陥が存在する確率が極めて低くなり、常温程
度の温度でも非常に安定して動作することが可能とな
る。In the single-electron element manufactured in this manner, a fine structure of about 10 nm is electrically separated from each other by an extremely thin silicon layer 3 having a thickness of about 1 nm or less. There is no boundary between crystal and crystallography, the probability of the existence of crystal defects is extremely low, and it is possible to operate very stably even at a temperature of about room temperature.
【００３３】上述の空格子欠陥を導入する具体的な工程
を第２および第３の実施の形態として説明する。Specific steps for introducing the above-described vacancy defects will be described as second and third embodiments.
【００３４】（第２の実施の形態）この第２の実施の形
態は、第１の実施の形態のＳＯＩ基板中に空格子欠陥１
０を導入する工程として、窒化珪素膜の堆積とそれに続
くアニール工程を有する製造工程である。単結晶シリコ
ン層３の一部を薄膜化する工程（図１（ｃ）参照）まで
は、第１の実施の形態と全く同様の方法をとる。その
後、薄膜化をおこなうために形成された酸化膜５，８を
剥離し、窒化珪素膜（図示せず）をＣＶＤ法等で堆積す
る。この状態で熱処理を施すと窒化膜下のシリコン中で
は空格子欠陥の過飽和が生じる（K. Osada et al., J.
Electrochem. Soc.142(1995) 202 参照）。このように
して単結晶シリコン層３の内チャネルとなる領域のみを
薄膜化し、単結晶シリコン層３の表面近傍に空格子欠陥
１０が導入された基板を得ることができる（図１（ｄ）
参照）。その後、熱リン酸などで窒化珪素膜をはく離
し、後は第１の実施の形態と同じ工程を経ることで、単
一電子素子を作製することが可能となる。(Second Embodiment) In the second embodiment, a vacancy defect 1 is formed in the SOI substrate of the first embodiment.
The step of introducing 0 is a manufacturing step including a silicon nitride film deposition and a subsequent annealing step. Until the step of thinning a part of the single crystal silicon layer 3 (see FIG. 1C), the same method as in the first embodiment is used. Thereafter, the oxide films 5 and 8 formed for thinning are peeled off, and a silicon nitride film (not shown) is deposited by a CVD method or the like. When heat treatment is performed in this state, supersaturation of vacancy defects occurs in silicon under the nitride film (K. Osada et al., J.
Electrochem. Soc. 142 (1995) 202). In this way, only the region serving as the channel in the single-crystal silicon layer 3 is thinned, and a substrate having vacancy defects 10 introduced near the surface of the single-crystal silicon layer 3 can be obtained (FIG. 1D).
reference). Thereafter, the silicon nitride film is peeled off with hot phosphoric acid or the like, and after that, through the same steps as in the first embodiment, a single electronic element can be manufactured.
【００３５】このようにして作製された単一電子素子
は、１０ｎｍ程度の微細構造が、膜厚１ｎｍ程度以下の
極めて薄いシリコン膜で互いに電気的に分離されている
ため、微細構造間に物質的、結晶学的境界が存在せず、
結晶欠陥が存在する確率が極めて低くなり、室温程度の
温度でも非常に安定して動作する単一電子素子を作製す
ることが可能となる。In the single electron device manufactured in this manner, a fine structure of about 10 nm is electrically separated from each other by an extremely thin silicon film having a thickness of about 1 nm or less. , There is no crystallographic boundary,
The probability of the existence of crystal defects is extremely low, and it becomes possible to manufacture a single electronic device that operates very stably even at a temperature of about room temperature.
【００３６】（第３の実施の形態）第３の実施の形態
は、第１の実施の形態のＳＯＩ基板４中に空格子欠陥を
導入する工程として、ＴｉＳｉ２ などのシリサイドを
利用した製造工程である。単結晶シリコン層３の一部を
薄膜化する工程（図１（ｃ）参照）までは、第１の実施
の形態と全く同様の製造工程を行う。その後、薄膜化を
おこなうために形成された酸化膜５，８を剥離し、チタ
ンをスパッタ法等で堆積する。この状態で熱処理、例え
ばアルゴン雰囲気中８５０℃で１時間の熱処理を施すと
チタンはシリコンとの化合物（シリサイド）ＴｉＳｉ
２ になり、シリサイド膜下のシリコン中では空格子
欠陥１０の過飽和が生じる（S.B.Herner et al.,Appl.P
hys.Lett.68(1996)2870）。さらに、希釈ふっ酸溶液に
浸すことで、上述のＴｉＳｉ２ は除去される。(Third Embodiment) The third embodiment is directed to a manufacturing process using a silicide such as TiSi 2 as a process for introducing vacancy defects into the SOI substrate 4 according to the first embodiment. It is. Up to the step of thinning a part of the single-crystal silicon layer 3 (see FIG. 1C), the same manufacturing steps as in the first embodiment are performed. Thereafter, the oxide films 5, 8 formed for thinning are peeled off, and titanium is deposited by a sputtering method or the like. When heat treatment is performed in this state, for example, at 850 ° C. for 1 hour in an argon atmosphere, titanium is converted into a compound (silicide) TiSi with silicon.
2 and supersaturation of vacancy defects 10 occurs in the silicon under the silicide film (SBHerner et al., Appl.
hys. Lett. 68 (1996) 2870). Further, by immersing in the diluted hydrofluoric acid solution, the above-mentioned TiSi 2 is removed.
【００３７】このようにして単結晶シリコン層３の内、
チャネルとなる領域のみを薄膜化し、単結晶シリコン層
３の表面近傍に空格子欠陥１０が導入された基板を得る
ことができる（図１（ｄ）参照）。後は第１の実施の形
態と同じ工程を経ることで、単一電子素子を作製するこ
とが可能となる。As described above, in the single crystal silicon layer 3,
Only the region serving as a channel is thinned, and a substrate having vacancy defects 10 introduced near the surface of the single crystal silicon layer 3 can be obtained (see FIG. 1D). Thereafter, through the same steps as in the first embodiment, a single electronic device can be manufactured.
【００３８】このようにして作製された単一電子素子
は、１０ｎｍ程度の微細構造が、膜厚１ｎｍ程度以下の
極めて薄いシリコン膜で互いに電気的に分離されている
ため、微細構造間に物質的、結晶学的境界が存在せず、
結晶欠陥が存在する確率が極めて低くなり、常温程度の
温度でも非常に安定して動作する単一電子素子を作製す
ることが可能となる。In the single electron device thus manufactured, a fine structure of about 10 nm is electrically separated from each other by an extremely thin silicon film having a thickness of about 1 nm or less. , There is no crystallographic boundary,
The probability of the existence of crystal defects is extremely low, and it becomes possible to manufacture a single electronic device that operates very stably even at a temperature around room temperature.
【００３９】（第４の実施の形態）次に本発明による、
単一電子素子の製造方法の第４の実施の形態を図３乃至
図５を参照して説明する。この実施の形態の製造方法
は、新たな製造工程を追加することなく、単結晶シリコ
ン層３の表面に空格子欠陥を導入するものである。(Fourth Embodiment) Next, according to the present invention,
A fourth embodiment of a method for manufacturing a single electronic device will be described with reference to FIGS. The manufacturing method of this embodiment introduces vacancy defects into the surface of the single-crystal silicon layer 3 without adding a new manufacturing process.
【００４０】この実施の形態の製造方法を説明する前
に、単結晶シリコン層の表面起伏のオフ角依存性につい
て説明する。Before describing the manufacturing method of this embodiment, the off-angle dependence of the surface undulation of the single crystal silicon layer will be described.
【００４１】単結晶シリコンの結晶面のうち面指数の指
数が０または１で表される結晶面が基板に平行な面に対
して傾いた（オフ角のついた）結晶面は、その表面に数
多くのステップを有することが知られている。このステ
ップ数は、オフ角が大きくなるにつれて大きくなる。ス
テップ近傍では図３（ａ）に示すように、バルク中のシ
リコン原子５０がステップ位置５２に移ることが比較的
容易に可能なため、空格子欠陥の生成エネルギーが低い
と考えられる。すなわち、図３（ｂ）に示すようにステ
ップ数が多いことはバルク結晶の表面近傍で空格子欠陥
５４が多く存在することが可能であると考えられる。Among the crystal planes of single crystal silicon, a crystal plane whose plane index is 0 or 1 is inclined (off-angled) with respect to a plane parallel to the substrate. It is known to have a number of steps. The number of steps increases as the off-angle increases. In the vicinity of the step, as shown in FIG. 3A, the silicon atoms 50 in the bulk can relatively easily move to the step position 52, and thus the generation energy of vacancy defects is considered to be low. That is, as shown in FIG. 3 (b), it is considered that the large number of steps enables the existence of many vacancy defects 54 near the surface of the bulk crystal.
【００４２】そこで、表面起伏のオフアングル依存性を
実験して調べた結果を示す。まず、（１００）面に対し
てオフ角が３、６、１２度のウエハーを用意した。次
に、ウエハー表面に形成されている自然酸化膜を除去す
るために、希釈ふっ酸水溶液にウエハーを浸し、続いて
アルカリ溶液、たとえばコリン水溶液に浸し、表面起伏
を形成する。このようにして用意した各シリコンウエハ
ーの表面を原子間力顕微鏡（ＡＦＭ）で測定し、この測
定データから任意の２点における表面の高さの差に関す
る相関関数Ｃｈｄを２点間の距離の関数として求めた
（図４参照）。図４から分かるように距離が短くなる
と、距離が長いときには飽和していた値が落ちはじめる
ことが分かる。この値が落ちはじめる時の長さが相関長
と呼ばれる長さで、表面起伏の凸部の広がりの大きさを
表し、この値が小さいほど、単一電子素子の実現に有利
である。図４から求められる相関長を図５に表にしてま
とめた。オフ角が大きいほど、相関長が短くなっている
ことが分かる。Thus, the results of an experimental investigation of the off-angle dependence of surface undulations are shown. First, wafers having off angles of 3, 6, and 12 degrees with respect to the (100) plane were prepared. Next, in order to remove a natural oxide film formed on the surface of the wafer, the wafer is immersed in a diluted hydrofluoric acid aqueous solution and then immersed in an alkaline solution, for example, a choline aqueous solution, to form surface irregularities. The surface of each silicon wafer prepared in this manner is measured by an atomic force microscope (AFM), and a correlation function Chd relating to a difference in surface height between two arbitrary points is obtained from the measured data. It was determined as a function (see FIG. 4). As can be seen from FIG. 4, when the distance decreases, the saturated value starts to decrease when the distance is long. The length at which this value begins to fall is the length called the correlation length, which represents the extent of the convexity of the surface undulations. The smaller this value is, the more advantageous in realizing a single electronic device. The correlation length obtained from FIG. 4 is summarized in a table in FIG. It can be seen that the larger the off angle, the shorter the correlation length.
【００４３】したがって、半導体基板上に絶縁膜を介し
て形成された単結晶シリコン層の結晶面が上記基板に平
行な面に対して傾いている、すなわちオフ角のついてい
るＳＯＩ基板を用いて、単結晶シリコン層を薄膜化すれ
ば、第１の実施の形態では必要であった薄膜化した単結
晶シリコン層の表面に空格子欠陥を導入する工程が不要
となる。Therefore, the crystal plane of the single crystal silicon layer formed on the semiconductor substrate via the insulating film is inclined with respect to the plane parallel to the substrate, that is, by using an SOI substrate having an off angle, If the single crystal silicon layer is thinned, the step of introducing vacancy defects into the surface of the thinned single crystal silicon layer, which is required in the first embodiment, becomes unnecessary.
【００４４】本実施の形態の製造方法は、オフ角のつい
ているＳＯＩ基板を用いて、第１の実施の形態の工程の
うち、空格子欠陥を導入する工程を除いた製造工程を行
うものである。The manufacturing method of the present embodiment uses an SOI substrate having an off-angle to perform the manufacturing steps of the steps of the first embodiment except for the step of introducing vacancy defects. is there.
【００４５】なお、本発明者等の知見によれば、１０ｎ
ｍ以下の微細構造を得るために、オフ角が１度以上であ
ることが望ましい。また上記単結晶シリコン層の最大膜
厚変化が０．５ｎｍ以上でかつ上記単結晶シリコン層の
平均膜厚が１０ｎｍ以下となるように製造することが望
ましい。According to the findings of the present inventors, 10n
In order to obtain a fine structure of m or less, the off angle is desirably 1 degree or more. Further, it is desirable that the single crystal silicon layer is manufactured so that the maximum thickness change is 0.5 nm or more and the average thickness of the single crystal silicon layer is 10 nm or less.
【００４６】以上説明したように本実施の形態の製造方
法によれば、空格子欠陥を導入する工程を付加すること
なく、１０ｎｍ程度の微細構造が、膜厚１ｎｍ程度以下
の極めて薄いシリコン膜で互いに電気的に分離された構
造を有する、常温程度でも安定して動作する単一電子素
子を得ることが可能となる。As described above, according to the manufacturing method of this embodiment, a fine structure of about 10 nm can be formed with an extremely thin silicon film of about 1 nm or less without adding a step of introducing vacancy defects. It is possible to obtain a single electronic device having a structure electrically isolated from each other and operating stably even at about room temperature.
【００４７】（第５の実施の形態）次に本発明による単
一電子素子の製造方法の第５の実施の形態を図６乃至図
８を参照して説明する。(Fifth Embodiment) Next, a fifth embodiment of the method of manufacturing a single electronic device according to the present invention will be described with reference to FIGS.
【００４８】この実施の形態の製造方法は、ＳＯＩ基板
を用いて行うもので第１の実施の形態の製造工程のう
ち、単結晶シリコン層３の表面に空格子欠陥を導入する
工程までと同一の工程を上記ＳＯＩ基板に施す。The manufacturing method of this embodiment is performed using an SOI substrate, and is the same as the manufacturing steps of the first embodiment up to the step of introducing vacancy defects into the surface of the single crystal silicon layer 3. Is performed on the SOI substrate.
【００４９】次に、アルカリ性の薬液、例えばコリン薬
液を用いて、上記単結晶シリコン層をエッチングする。
一般にシリコンはアルカリ薬液によって早く削ることが
可能であるが、結晶面によってエッチング速度に大きな
差がある。特に（１１１）面で、エッチング速度が遅く
なるため、アルカリ薬液によって生じた表面起伏の凸部
の幅は、（１１１）面が露出した後には、それ以上小さ
くなりにくくなる。例えば、図６（ａ）に示すように
（１００）の結晶面からなる表面６１近傍に空格子欠陥
１０が導入された単結晶シリコン層３をアルカリ薬液を
用いてエッチングすると、図６（ｂ）に示すようにエッ
チングされ、更にエッチングを行うと（１１１）面６１
が露出する。すると、この（１１１）面６１はあまりエ
ッチングされなくなり、単結晶シリコン層３の断面は図
６（ｃ）に示すような形状となる。したがって、アルカ
リ薬液を用いてシリコンをエッチング処理した場合は異
方性のエッチングとなる。このようにしてアルカリ薬液
を用いて単結晶シリコン層３をエッチングすると、図７
（ａ）に示す形状となる。Next, the single crystal silicon layer is etched using an alkaline chemical, for example, a choline chemical.
Generally, silicon can be quickly removed with an alkaline chemical solution, but there is a large difference in etching rate depending on the crystal plane. In particular, since the etching rate becomes slower in the (111) plane, the width of the convexities of the surface undulations caused by the alkali chemicals is less likely to become smaller after the (111) plane is exposed. For example, as shown in FIG. 6A, when the single crystal silicon layer 3 in which the vacancy defects 10 are introduced in the vicinity of the surface 61 composed of the (100) crystal plane is etched using an alkali chemical, FIG. Is etched as shown in FIG.
Is exposed. Then, the (111) plane 61 is hardly etched, and the cross section of the single crystal silicon layer 3 has a shape as shown in FIG. Therefore, when silicon is etched using an alkali chemical, anisotropic etching is performed. When the single-crystal silicon layer 3 is etched using the alkaline chemical in this manner, FIG.
The shape shown in FIG.
【００５０】次に酸薬液、例えば塩酸と過酸化水素水と
水との混合液に上記単結晶シリコン層３を浸積する。す
ると、単結晶シリコン層３の表面に酸化膜６５が形成さ
れる（図７（ｂ）の破線部参照）。この酸化膜６５の形
成レートの面方位依存性は、アルカリ薬液によるエッチ
ングレートの面方位依存性に比べるとかなり小さい。こ
のため、（１１１）面６２にも酸化膜６５が形成され
る。Next, the single crystal silicon layer 3 is immersed in an acid chemical, for example, a mixture of hydrochloric acid, hydrogen peroxide and water. Then, an oxide film 65 is formed on the surface of the single crystal silicon layer 3 (see the broken line in FIG. 7B). The plane orientation dependence of the formation rate of the oxide film 65 is considerably smaller than the plane orientation dependence of the etching rate by the alkaline chemical. Therefore, an oxide film 65 is also formed on the (111) plane 62.
【００５１】次に再度アルカリ薬液を用いて単結晶シリ
コン層３をエッチングすると、図７（ｂ）に示すように
まず酸化膜６５がエッチングされる。更にアルカリ薬液
でのエッチング処理を継続すると、図７（ｃ）に示すよ
うな断面形状の単結晶シリコン層３が得られる。このと
きの単結晶シリコン層３の凸部６７の幅Ｗは図７（ａ）
に示す単結晶シリコン層の凸部の幅よりも小さくなって
いる。なお、第４および第５の実施の形態において、凸
部６７の幅Ｗとは図７（ｃ）に示すように凸部６７の高
さｈｍａｘ を自然対数の底ｅで割った値の高さｈ（＝
ｈｍａｘ ／ｅ）のところでの幅を意味している。Next, when the single crystal silicon layer 3 is etched again using an alkaline chemical, the oxide film 65 is first etched as shown in FIG. 7B. When the etching treatment with the alkaline chemical is further continued, a single-crystal silicon layer 3 having a sectional shape as shown in FIG. 7C is obtained. At this time, the width W of the protrusion 67 of the single crystal silicon layer 3 is as shown in FIG.
Is smaller than the width of the projection of the single crystal silicon layer shown in FIG. In the fourth and fifth embodiments, the width W of the protrusion 67 is defined as the height h max of the protrusion 67 divided by the base e of the natural logarithm as shown in FIG. 7C. H (=
h max / e).
【００５２】このようにアルカリ薬液を用いたエッチン
グ処理の後に酸薬液処理し、その後に再びアルカリ薬液
を用いたエッチング処理することにより、凸部の幅は小
さくなっていく。これを、表面が（１００）の結晶面を
有し、表面領域に空格子欠陥が形成されたＰ型のシリコ
ン基板を用いて、アルカリ薬液処理のみを１回行った場
合、２回行った場合、３回行った場合、およびアルカリ
薬液処理の後に酸薬液処理を行い更にその後にアルカリ
薬液処理を行った場合各々の起伏の凸部の幅を計測した
結果を図８に示す。この図８から分かるようにアルカリ
薬液処理だけでは凸部の幅はほとんど変化しないが、ア
ルカリ薬液処理と酸薬液処理とを組合わせることによっ
て凸部の幅をより小さくすることが可能となる。As described above, by performing the etching treatment using the alkaline chemical solution after the etching treatment using the alkaline chemical solution, and then performing the etching treatment again using the alkaline chemical solution, the width of the convex portion is reduced. When only the alkali chemical treatment is performed once using a P-type silicon substrate having a (100) crystal surface and a vacancy defect formed in the surface region, the treatment is performed twice. FIG. 8 shows the results of measuring the widths of the undulating protrusions when the treatment was performed three times, and when the treatment with an acid solution was performed after the treatment with the alkali solution, and then the treatment with the alkali solution was performed. As can be seen from FIG. 8, the width of the convex portion hardly changes only by the alkali chemical treatment, but the width of the convex portion can be further reduced by combining the alkali chemical treatment and the acid chemical treatment.
【００５３】このようにアルカリ薬液処理や酸薬液処理
＋アルカリ薬液処理からなる処理を何回か繰り返すこと
により、表面が１０ｎｍ以下の微細構造を有する単結晶
シリコン層を得ることが可能となり、常温程度でも安定
して動作する単一電子素子を得ることができる。By repeating the treatment consisting of the alkali chemical treatment and the acid chemical treatment + alkali chemical treatment several times in this manner, it becomes possible to obtain a single-crystal silicon layer having a fine structure with a surface of 10 nm or less at a room temperature. However, a single electronic device that operates stably can be obtained.
【００５４】[0054]
【発明の効果】以上述べたように、本発明によれば、常
温程度でも安定して動作する単一電子素子を有する半導
体装置を得ることができる。As described above, according to the present invention, a semiconductor device having a single electronic element that operates stably even at about room temperature can be obtained.
【図１】本発明の第１の実施の形態の製造工程断面図。FIG. 1 is a sectional view of a manufacturing process according to a first embodiment of the present invention.
【図２】空格子欠陥と表面起伏との関係を説明する図。FIG. 2 is a diagram illustrating a relationship between vacancy defects and surface undulations.
【図３】ステップ近傍で空格子欠陥が生じ易いことを説
明する図。FIG. 3 is a diagram for explaining that vacancy defects are likely to occur near steps.
【図４】表面の２点間の距離と、この２点間の高さの差
に関する相関関数との関係をオフ角をパラメータにして
求めたグラフ。FIG. 4 is a graph showing a relationship between a distance between two points on the surface and a correlation function relating to a difference in height between the two points using an off angle as a parameter.
【図５】オフ角と相関長との関係を示す表。FIG. 5 is a table showing a relationship between an off-angle and a correlation length.
【図６】アルカリ薬液を用いたシリコンのエッチングの
特性を説明する図。FIG. 6 is a diagram illustrating characteristics of silicon etching using an alkaline chemical solution.
【図７】本発明の第５の実施の形態の製造工程断面図。FIG. 7 is a sectional view showing a manufacturing process according to a fifth embodiment of the present invention.
【図８】第５の実施の形態の効果を説明する実験結果を
示した図。FIG. 8 is a view showing experimental results for explaining effects of the fifth embodiment.
【図９】従来の製造工程断面図。FIG. 9 is a sectional view of a conventional manufacturing process.
【図１０】単一電子素子の構成を示す断面図。FIG. 10 is a sectional view showing a configuration of a single electronic device.
【図１１】単一電子素子の等価回路図。FIG. 11 is an equivalent circuit diagram of a single electronic device.
１ シリコン基板 ２ 絶縁膜 ３ 単結晶シリコン層 ４ ＳＯＩ基板 ５ 熱酸化膜 ６ 窒化珪素膜 ８ 厚くした酸化膜 １０ 空格子欠陥 １２ 起伏 １４ ゲート絶縁膜 １６ ゲート電極 １８ 層間絶縁膜 ２０ａ，２０ｂ ソースおよびドレイン電極 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Insulating film 3 Single crystal silicon layer 4 SOI substrate 5 Thermal oxide film 6 Silicon nitride film 8 Thickened oxide film 10 Vacancy defect 12 Undulation 14 Gate insulating film 16 Gate electrode 18 Interlayer insulating film 20a, 20b Source and drain electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大 場 竜 二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 鳥 海 明 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 Ｆターム(参考） 5F083 FZ01 PR03 PR12 5F110 AA04 AA09 BB05 BB13 CC01 DD05 DD13 FF02 FF23 FF29 GG02 GG11 GG12 GG13 GG17 GG22 GG25 GG58 NN02 QQ05 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Ryuji Oba 8 Shinsugita-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture Inside the Toshiba Yokohama Works Co., Ltd. Machi 1 Toshiba Corporate Research & Development Center F term (reference) 5F083 FZ01 PR03 PR12 5F110 AA04 AA09 BB05 BB13 CC01 DD05 DD13 FF02 FF23 FF29 GG02 GG11 GG12 GG13 GG17 GG22 GG25 GG58 NN02 QQ05
Claims (5)
体基板の前記単結晶シリコン層のチャネルとなる領域の
膜厚を他の領域よりも薄くする工程と、 前記単結晶シリコン層に空格子欠陥を導入する工程と、 前記単結晶シリコン層の表面を化学的にエッチングする
工程と、 を備えたことを特徴とする半導体装置の製造方法。A step of reducing the thickness of a region serving as a channel of the single crystal silicon layer of a semiconductor substrate having a single crystal silicon layer formed on a surface thereof smaller than that of another region; A method for manufacturing a semiconductor device, comprising: introducing a defect; and chemically etching a surface of the single crystal silicon layer.
と、熱処理する工程と、を備えたことを特徴とする請求
項１記載の半導体装置の製造方法。2. The semiconductor according to claim 1, wherein said step of introducing vacancy defects includes a step of depositing a silicon nitride film on said single crystal silicon layer and a step of heat treatment. Device manufacturing method.
工程と、熱処理する工程と、 を備えたことを特徴とする請求項１記載の半導体装置の
製造方法。3. The semiconductor according to claim 1, wherein said step of introducing vacancy defects comprises: a step of forming a silicide film on a surface of said single crystal silicon layer; and a step of heat treatment. Device manufacturing method.
層が形成された半導体基板の前記単結晶シリコン層のチ
ャネルとなる領域の膜厚を他の領域よりも薄くする工程
と、 前記単結晶シリコン層の表面を化学的にエッチングする
工程と、 を備えたことを特徴とする半導体装置の製造方法。4. A step of reducing the thickness of a region to be a channel of the single crystal silicon layer of a semiconductor substrate on which a single crystal silicon layer having an off angle of at least 1 degree is formed, compared to another region; A step of chemically etching the surface of the crystalline silicon layer.
記載の半導体装置の製造方法。5. The chemical etching step comprises: an etching step using an alkaline chemical; a step of immersing in an acid chemical; and a step of etching again using an alkaline chemical. The method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066291A JP2001257352A (en) | 2000-03-10 | 2000-03-10 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558287B1 (en) * | 2002-12-10 | 2006-03-10 | 한국전자통신연구원 | Single electron device, Method of manufacturing the same and Method of manufacturing Single electron device and MOS transistor simulataneously |
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-
2000
- 2000-03-10 JP JP2000066291A patent/JP2001257352A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558287B1 (en) * | 2002-12-10 | 2006-03-10 | 한국전자통신연구원 | Single electron device, Method of manufacturing the same and Method of manufacturing Single electron device and MOS transistor simulataneously |
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