JP2001250373A - Fifo型データ入出力装置およびfifo型データ入出力方法 - Google Patents
Fifo型データ入出力装置およびfifo型データ入出力方法Info
- Publication number
- JP2001250373A JP2001250373A JP2000061507A JP2000061507A JP2001250373A JP 2001250373 A JP2001250373 A JP 2001250373A JP 2000061507 A JP2000061507 A JP 2000061507A JP 2000061507 A JP2000061507 A JP 2000061507A JP 2001250373 A JP2001250373 A JP 2001250373A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- data input
- entry
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速なデータ取り出しを可能とし、回路の小
型化を実現するFIFO型データ入出力装置を提供す
る。 【解決手段】 各々がデータ格納領域として機能するエ
ントリを複数有する記憶回路内のエントリの各々に、デ
ータ入出力方向を含む隣接エントリ相互間のデータ入出
力処理の指示信号を与えることにより、記憶回路中の隣
接エントリ相互間でのデータ書き込みおよび読み出しを
実行させる。制御回路の出力する制御信号は、データ入
力ラインからのデータを自エントリにラッチすることを
指示するロード信号、左側の隣接エントリの格納データ
を自エントリにラッチすることを指示するシフトライト
信号を含み、これらの信号を、各エントリに出力するこ
とにより選択データを出力する。
型化を実現するFIFO型データ入出力装置を提供す
る。 【解決手段】 各々がデータ格納領域として機能するエ
ントリを複数有する記憶回路内のエントリの各々に、デ
ータ入出力方向を含む隣接エントリ相互間のデータ入出
力処理の指示信号を与えることにより、記憶回路中の隣
接エントリ相互間でのデータ書き込みおよび読み出しを
実行させる。制御回路の出力する制御信号は、データ入
力ラインからのデータを自エントリにラッチすることを
指示するロード信号、左側の隣接エントリの格納データ
を自エントリにラッチすることを指示するシフトライト
信号を含み、これらの信号を、各エントリに出力するこ
とにより選択データを出力する。
Description
【0001】
【発明の属する技術分野】本発明は、FIFO(First-
in, First-out)型記憶装置およびFIFO型データ入出
力方法に関し、特に、出力データを選択するためのデー
タマルチプレクサを用いずに高速かつ小規模な回路構成
においてFIFO方式のキューを実現するFIFO型デ
ータ入出力装置およびFIFO型データ入出力方法に関
する。
in, First-out)型記憶装置およびFIFO型データ入出
力方法に関し、特に、出力データを選択するためのデー
タマルチプレクサを用いずに高速かつ小規模な回路構成
においてFIFO方式のキューを実現するFIFO型デ
ータ入出力装置およびFIFO型データ入出力方法に関
する。
【0002】
【従来の技術】FIFO型データ入出力装置およびFI
FO型データ入出力方法は、例えば通信速度の異なる2
つの通信回路間でデータを転送する際に用いられる。通
信回路間にFIFO型データ入出力システムを構成する
ことで、入力側からのデータを順次FIFO型データ入
出力装置に蓄積し、蓄積したデータを入力側と異なる遅
れたタイミングで入力順に順次取り出す構成が実現され
る。
FO型データ入出力方法は、例えば通信速度の異なる2
つの通信回路間でデータを転送する際に用いられる。通
信回路間にFIFO型データ入出力システムを構成する
ことで、入力側からのデータを順次FIFO型データ入
出力装置に蓄積し、蓄積したデータを入力側と異なる遅
れたタイミングで入力順に順次取り出す構成が実現され
る。
【0003】一般的なFIFO型データ入出力装置の動
作について図面を用いて説明する。図1は、FIFO型
データ入出力装置の時系列的なデータ入出力およびデー
タ格納状況を示したものである。時刻0〜6まで、順次
データの入出力が行われる。図1のFIFO型データ入
出力装置100の左側からの矢印がデータ書き込み処理
を示しており、FIFO型データ入出力装置100の右
側の矢印がデータ読み出し処理を示している。
作について図面を用いて説明する。図1は、FIFO型
データ入出力装置の時系列的なデータ入出力およびデー
タ格納状況を示したものである。時刻0〜6まで、順次
データの入出力が行われる。図1のFIFO型データ入
出力装置100の左側からの矢印がデータ書き込み処理
を示しており、FIFO型データ入出力装置100の右
側の矢印がデータ読み出し処理を示している。
【0004】時刻0は、FIFO型データ入出力装置内
にデータが格納されていない初期状態を示す。時刻1に
おいてデータAの書き込み処理が実行され、時刻2にお
いて、データBの書き込み処理がなされる。さらに、時
刻3においてデータAが読み出され、時刻4でデータC
の書き込み、時刻5でデータBの読み出し、時刻6にお
いてデータCの読み出しが実行される。このようにFI
FO型データ入出力装置を用いたデータの入出力方法
は、データの入力順と出力順が維持される。
にデータが格納されていない初期状態を示す。時刻1に
おいてデータAの書き込み処理が実行され、時刻2にお
いて、データBの書き込み処理がなされる。さらに、時
刻3においてデータAが読み出され、時刻4でデータC
の書き込み、時刻5でデータBの読み出し、時刻6にお
いてデータCの読み出しが実行される。このようにFI
FO型データ入出力装置を用いたデータの入出力方法
は、データの入力順と出力順が維持される。
【0005】図2に従来方式のFIFO型データ入出力
装置の一般的な構造を示すブロック図を示す。FIFO
型データ入出力装置は、図2に示すように、データ内容
を保持するためのフリップフロップ(D−FF)によっ
て構成される記憶回路201、記憶回路201からデー
タを選択的に取り出すためのデータ選択手段(セレクタ
回路)202、データの格納位置と、データの取り出し
位置を制御する制御回路203を主構成要素として有す
る。記憶回路201は、データを保持する複数のエント
リを201(1)〜201(n)を有する。記憶回路2
01を構成する1つのエントリの具体的回路構成例を図
3に示す。
装置の一般的な構造を示すブロック図を示す。FIFO
型データ入出力装置は、図2に示すように、データ内容
を保持するためのフリップフロップ(D−FF)によっ
て構成される記憶回路201、記憶回路201からデー
タを選択的に取り出すためのデータ選択手段(セレクタ
回路)202、データの格納位置と、データの取り出し
位置を制御する制御回路203を主構成要素として有す
る。記憶回路201は、データを保持する複数のエント
リを201(1)〜201(n)を有する。記憶回路2
01を構成する1つのエントリの具体的回路構成例を図
3に示す。
【0006】図3に示すように記憶回路201を構成す
る1エントリは、マルチプレクサ301と、フリップフ
ロップ302とから構成されており、データ入力をエン
トリにラッチするためのロード信号を入力し、エントリ
からのデータ出力のためのクロックタイミンングを入力
する。各エントリに対するデータ入力およびデータ出力
タイミングは、これらのロード信号、クロック信号によ
って制御される。
る1エントリは、マルチプレクサ301と、フリップフ
ロップ302とから構成されており、データ入力をエン
トリにラッチするためのロード信号を入力し、エントリ
からのデータ出力のためのクロックタイミンングを入力
する。各エントリに対するデータ入力およびデータ出力
タイミングは、これらのロード信号、クロック信号によ
って制御される。
【0007】次に、これらの構成を有するFIFO型デ
ータ入出力装置を構成する記憶回路201中の各エント
リに対するデータ入出力のシーケンスについて図4〜1
0を用いて説明する。
ータ入出力装置を構成する記憶回路201中の各エント
リに対するデータ入出力のシーケンスについて図4〜1
0を用いて説明する。
【0008】図4に示す状態を時刻0とし、図10に示
す時刻6までのシーケンスを順に説明する。図4の時刻
0状態は、記憶回路201内のエントリにはデータの書
き込みがない状態、すなわち初期状態を示している。制
御回路203からも制御信号は出力されていない。
す時刻6までのシーケンスを順に説明する。図4の時刻
0状態は、記憶回路201内のエントリにはデータの書
き込みがない状態、すなわち初期状態を示している。制
御回路203からも制御信号は出力されていない。
【0009】図5に示す時刻1において、制御回路20
3からのロード信号が、記憶回路201に入力されて、
1番目のエントリにデータAが書き込まれる。次の図6
に示す時刻2において、制御回路203からのロード信
号が、記憶回路201の2番目のエントリに入力され
て、2番目のエントリにデータAが書き込まれる。次の
図7に示す時刻3において、制御回路203からのデー
タ出力位置信号に基づいて、データ選択手段(セレクタ
回路)202が1番目のエントリに格納されたデータA
を出力する。
3からのロード信号が、記憶回路201に入力されて、
1番目のエントリにデータAが書き込まれる。次の図6
に示す時刻2において、制御回路203からのロード信
号が、記憶回路201の2番目のエントリに入力され
て、2番目のエントリにデータAが書き込まれる。次の
図7に示す時刻3において、制御回路203からのデー
タ出力位置信号に基づいて、データ選択手段(セレクタ
回路)202が1番目のエントリに格納されたデータA
を出力する。
【0010】次の図8に示す時刻4において、制御回路
203からのロード信号が、記憶回路201の3番目の
エントリに入力されて、3番目のエントリにデータCが
書き込まれる。次の図9に示す時刻5において、制御回
路203からのデータ出力位置信号に基づいて、データ
選択手段(セレクタ回路)202が2番目のエントリに
格納されたデータBを出力する。さらに、最後の図10
に示す時刻6において、制御回路203からのデータ出
力位置信号に基づいて、データ選択手段(セレクタ回
路)202が3番目のエントリに格納されたデータCを
出力する。
203からのロード信号が、記憶回路201の3番目の
エントリに入力されて、3番目のエントリにデータCが
書き込まれる。次の図9に示す時刻5において、制御回
路203からのデータ出力位置信号に基づいて、データ
選択手段(セレクタ回路)202が2番目のエントリに
格納されたデータBを出力する。さらに、最後の図10
に示す時刻6において、制御回路203からのデータ出
力位置信号に基づいて、データ選択手段(セレクタ回
路)202が3番目のエントリに格納されたデータCを
出力する。
【0011】
【発明が解決しようとする課題】このような従来のFI
FO型データ入出力装置の回路方式、およびデータ入出
力方式において、多ワードから特定ワードのデータを選
択するために構成される回路、すなわちセレクタ回路と
しては、2入力1出力(2−to−1)のマルチプレク
サを多段に組み合わせた構成が一般的に用いられる。し
かしながら、セレクタ回路をマルチプレクサの多数段構
成とした場合は、データが多段マルチプレクサを順次伝
播する処理が必須となるためにデータ出力時の遅延が発
生するという問題点がある。さらに、多段のマルチプレ
クサを構成することにより回路規模が増大してしまうと
いう問題点がある。
FO型データ入出力装置の回路方式、およびデータ入出
力方式において、多ワードから特定ワードのデータを選
択するために構成される回路、すなわちセレクタ回路と
しては、2入力1出力(2−to−1)のマルチプレク
サを多段に組み合わせた構成が一般的に用いられる。し
かしながら、セレクタ回路をマルチプレクサの多数段構
成とした場合は、データが多段マルチプレクサを順次伝
播する処理が必須となるためにデータ出力時の遅延が発
生するという問題点がある。さらに、多段のマルチプレ
クサを構成することにより回路規模が増大してしまうと
いう問題点がある。
【0012】例えばFIFO型データ入出力装置のビッ
ト幅をB、ワード数Wとしたときに必要となる2入力1
出力(2−to−1)マルチプレクサは、B*(W−
1)個となり、データの通過段数は、log2(W)と
なる。このとき、出力を指示するクロック信号が記憶回
路201に入力されてから、D型フリップフロップ(D
−FF)のQ出力端でデータ出力がなされるまでの遅延
時間をTpdFFとし、2入力1出力(2−to−1)
マルチプレクサの一段あたりの伝播遅延をTpdMux
とすると、log2(W)の段数をすべて通過するため
に必要となる時間、すなわち合計遅延時間は、TpdF
F+(TpdMux*log2(W))となる。
ト幅をB、ワード数Wとしたときに必要となる2入力1
出力(2−to−1)マルチプレクサは、B*(W−
1)個となり、データの通過段数は、log2(W)と
なる。このとき、出力を指示するクロック信号が記憶回
路201に入力されてから、D型フリップフロップ(D
−FF)のQ出力端でデータ出力がなされるまでの遅延
時間をTpdFFとし、2入力1出力(2−to−1)
マルチプレクサの一段あたりの伝播遅延をTpdMux
とすると、log2(W)の段数をすべて通過するため
に必要となる時間、すなわち合計遅延時間は、TpdF
F+(TpdMux*log2(W))となる。
【0013】具体的な例として、32ビット幅/102
4ワードのFIFO構成とした場合の総遅延時間を試算
する。
4ワードのFIFO構成とした場合の総遅延時間を試算
する。
【0014】このとき、必要となる2入力1出力(2−
to−1)マルチプレクサの数は、B*(W−1)=3
2*(1024−1)=32736、すなわち3273
6個のマルチプレクサが必要となる。
to−1)マルチプレクサの数は、B*(W−1)=3
2*(1024−1)=32736、すなわち3273
6個のマルチプレクサが必要となる。
【0015】また、この時、クロック信号からフリップ
フロップ(D−FF)のQ出力端におけるデータ出力ま
での遅延時間TpdFF=1[ns:ナノ秒]と仮定
し、2入力1出力(2−to−1)マルチプレクサの一
段あたりの伝播遅延をTpdMux=1[ns]とする
と、合計遅延時間Tpdtotalは、Tpdtota
l=TpdFF+(TpdMux)*log2(102
4))=11[ns]となる。
フロップ(D−FF)のQ出力端におけるデータ出力ま
での遅延時間TpdFF=1[ns:ナノ秒]と仮定
し、2入力1出力(2−to−1)マルチプレクサの一
段あたりの伝播遅延をTpdMux=1[ns]とする
と、合計遅延時間Tpdtotalは、Tpdtota
l=TpdFF+(TpdMux)*log2(102
4))=11[ns]となる。
【0016】このように多段マルチプレクサ構成とした
従来型のFIFO型データ入出力装置においては、マル
チプレクサを介するデータ伝送における遅延時間の発生
という問題点、多数のマルチプレクサを必要とする多段
マルチプレクサ構成による回路規模の増大という問題点
がある。
従来型のFIFO型データ入出力装置においては、マル
チプレクサを介するデータ伝送における遅延時間の発生
という問題点、多数のマルチプレクサを必要とする多段
マルチプレクサ構成による回路規模の増大という問題点
がある。
【0017】本発明は、このような従来型のFIFO型
データ入出力装置における問題点を解決することを目的
としてなされたものであり、データ伝送における遅延時
間の発生を低減するとともに、回路の小型化を実現する
FIFO型データ入出力装置およびFIFO型データ入
出力方法を提供することを目的とする。
データ入出力装置における問題点を解決することを目的
としてなされたものであり、データ伝送における遅延時
間の発生を低減するとともに、回路の小型化を実現する
FIFO型データ入出力装置およびFIFO型データ入
出力方法を提供することを目的とする。
【0018】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものであり、その第1の側面は、
データの格納領域として機能するエントリを複数有する
記憶手段と、データ入力ラインを介して入力されるデー
タを前記エントリに格納するために、前記エントリのい
ずれかに選択的に制御信号を出力する制御手段とを有す
るFIFO型データ入出力装置であり、前記制御手段
は、前記記憶手段を構成する複数エントリから出力端に
最も近い空きエントリにロード信号を出力して、前記デ
ータ入力ラインを介したデータの前記エントリに対する
データ入力制御を実行し、前記記憶手段を構成する出力
端部エントリに対して、クロック信号に基づくデータシ
フト信号を出力してデータ出力制御を実行するととも
に、隣接するエントリ間で出力端側へのデータシフトの
可能なエントリに対してデータシフト信号を出力して、
各エントリ間でのデータシフト制御を実行する構成を有
することを特徴とするFIFO型データ入出力装置にあ
る。
成するためになされたものであり、その第1の側面は、
データの格納領域として機能するエントリを複数有する
記憶手段と、データ入力ラインを介して入力されるデー
タを前記エントリに格納するために、前記エントリのい
ずれかに選択的に制御信号を出力する制御手段とを有す
るFIFO型データ入出力装置であり、前記制御手段
は、前記記憶手段を構成する複数エントリから出力端に
最も近い空きエントリにロード信号を出力して、前記デ
ータ入力ラインを介したデータの前記エントリに対する
データ入力制御を実行し、前記記憶手段を構成する出力
端部エントリに対して、クロック信号に基づくデータシ
フト信号を出力してデータ出力制御を実行するととも
に、隣接するエントリ間で出力端側へのデータシフトの
可能なエントリに対してデータシフト信号を出力して、
各エントリ間でのデータシフト制御を実行する構成を有
することを特徴とするFIFO型データ入出力装置にあ
る。
【0019】さらに、本発明のFIFO型データ入出力
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互間におけるデータの入出力方向を示す信号
を含むことを特徴とする。
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互間におけるデータの入出力方向を示す信号
を含むことを特徴とする。
【0020】さらに、本発明のFIFO型データ入出力
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
【0021】さらに、本発明のFIFO型データ入出力
装置における一実施態様において、前記記憶手段を構成
する各エントリは、複数の4入力1出力マルチプレクサ
と、複数のフリップフロップを有する構成であることを
特徴とする。
装置における一実施態様において、前記記憶手段を構成
する各エントリは、複数の4入力1出力マルチプレクサ
と、複数のフリップフロップを有する構成であることを
特徴とする。
【0022】さらに、本発明の第2の側面は、データの
格納領域として機能するエントリを複数有する記憶手段
と、データ入力ラインを介して入力されるデータを前記
エントリに格納するために、前記エントリいずれかに選
択的に制御信号を出力する制御手段とを有するFIFO
型データ入出力装置におけるFIFO型データ入出力方
法であり、前記記憶手段を構成する複数エントリ中の出
力端に最も近い空きエントリに対して前記制御手段から
ロード信号を出力して、前記データ入力ラインを介した
データの前記エントリに対するデータ入力制御を実行す
るステップと、前記記憶手段を構成する出力端部エント
リに対して、クロック信号に基づくデータシフト信号を
出力してデータ出力制御を実行するステップと、隣接す
るエントリ間で出力端側へのデータシフトの可能なエン
トリに対して前記制御手段からデータシフト信号を出力
して、各エントリ間でのデータシフト制御を実行するス
テップと、を有することを特徴とするFIFO型データ
入出力方法にある。
格納領域として機能するエントリを複数有する記憶手段
と、データ入力ラインを介して入力されるデータを前記
エントリに格納するために、前記エントリいずれかに選
択的に制御信号を出力する制御手段とを有するFIFO
型データ入出力装置におけるFIFO型データ入出力方
法であり、前記記憶手段を構成する複数エントリ中の出
力端に最も近い空きエントリに対して前記制御手段から
ロード信号を出力して、前記データ入力ラインを介した
データの前記エントリに対するデータ入力制御を実行す
るステップと、前記記憶手段を構成する出力端部エント
リに対して、クロック信号に基づくデータシフト信号を
出力してデータ出力制御を実行するステップと、隣接す
るエントリ間で出力端側へのデータシフトの可能なエン
トリに対して前記制御手段からデータシフト信号を出力
して、各エントリ間でのデータシフト制御を実行するス
テップと、を有することを特徴とするFIFO型データ
入出力方法にある。
【0023】さらに、本発明のFIFO型データ入出力
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互のデータ入出力方向を示す信号を含むこと
を特徴とする。
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互のデータ入出力方向を示す信号を含むこと
を特徴とする。
【0024】さらに、本発明のFIFO型データ入出力
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
【0025】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。
明の実施の形態について詳細に説明する。
【0026】
【実施例】図11に本発明のFIFO型データ入出力装
置の構成例を示す。本発明のFIFO型データ入出力装
置は、データ内容を保持するための記憶回路としてのフ
リップフロップ(D−FF)によって構成される記憶回
路1101、および記憶回路1101に対してデータ格
納位置制御信号を出力する制御回路1102を主要構成
要素とする。記憶回路1101は、データを保持する複
数のエントリ1111、1112…を有する。
置の構成例を示す。本発明のFIFO型データ入出力装
置は、データ内容を保持するための記憶回路としてのフ
リップフロップ(D−FF)によって構成される記憶回
路1101、および記憶回路1101に対してデータ格
納位置制御信号を出力する制御回路1102を主要構成
要素とする。記憶回路1101は、データを保持する複
数のエントリ1111、1112…を有する。
【0027】図11に示す記憶回路1101を構成する
各エントリ1111、1112…は、隣接する左のエン
トリに対するデータ入出力と、右側のエントリに対する
データ入出力が可能な構成を持つ。
各エントリ1111、1112…は、隣接する左のエン
トリに対するデータ入出力と、右側のエントリに対する
データ入出力が可能な構成を持つ。
【0028】本発明のFIFO型データ入出力装置にお
ける制御回路1102は、記憶回路1101を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、記憶回路1101を構成する出力端部のエントリ、
図11ではエントリ1111に対して、クロック信号に
基づくデータシフト信号を出力してデータ出力制御を実
行するとともに、記憶回路1101を構成する複数のエ
ントリ中の出力端に近いエントリから順次データを格納
するように、データシフトの可能なエントリに対してデ
ータシフト信号(シフトライト信号)を出力する制御を
実行する。この制御により、各エントリ間でのデータシ
フトが逐次実行され、FIFO型のデータ入出力が実行
される。
ける制御回路1102は、記憶回路1101を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、記憶回路1101を構成する出力端部のエントリ、
図11ではエントリ1111に対して、クロック信号に
基づくデータシフト信号を出力してデータ出力制御を実
行するとともに、記憶回路1101を構成する複数のエ
ントリ中の出力端に近いエントリから順次データを格納
するように、データシフトの可能なエントリに対してデ
ータシフト信号(シフトライト信号)を出力する制御を
実行する。この制御により、各エントリ間でのデータシ
フトが逐次実行され、FIFO型のデータ入出力が実行
される。
【0029】図11から理解されるように本発明のFI
FO型データ入出力装置には、従来型のFIFO型デー
タ入出力装置に見られるデータ選択手段(セレクタ回
路)が存在しない。従って、回路規模の縮小が図れ、ま
た、データ選択手段(セレクタ回路)におけるデータ選
択、転送処理が不要となるので、データ読み出し速度の
高速化がはかれる。
FO型データ入出力装置には、従来型のFIFO型デー
タ入出力装置に見られるデータ選択手段(セレクタ回
路)が存在しない。従って、回路規模の縮小が図れ、ま
た、データ選択手段(セレクタ回路)におけるデータ選
択、転送処理が不要となるので、データ読み出し速度の
高速化がはかれる。
【0030】図12に本発明のFIFO型データ入出力
装置を構成する記憶回路1101の1エントリ、例えば
エントリ1111またはエントリ1112の詳細構成を
示す。図12に示すように記憶回路1101の1エント
リは、複数の4入力1出力(4−to−1)マルチプレ
クサ1201、フリップフロップ(D−FF)1202
を備えており、各4入力1出力(4−to−1)マルチ
プレクサに対しては、(1)データ入力をエントリにラ
ッチする指示信号としてのロード信号、(2)左側のエ
ントリの出力(LeftData入力)を入力データと
してエントリにラッチすることを指示するシフトライト
(ShiftRight)信号、さらに、(3)右側の
エントリの出力(RightData入力)を入力デー
タとして、エントリにラッチすることを指示するシフト
レフト(ShiftLeft)信号が制御信号として入
力される構成となっている。これらの制御信号は、図1
1に示した制御回路1102から各4入力1出力(4−
to−1)マルチプレクサに入力される。
装置を構成する記憶回路1101の1エントリ、例えば
エントリ1111またはエントリ1112の詳細構成を
示す。図12に示すように記憶回路1101の1エント
リは、複数の4入力1出力(4−to−1)マルチプレ
クサ1201、フリップフロップ(D−FF)1202
を備えており、各4入力1出力(4−to−1)マルチ
プレクサに対しては、(1)データ入力をエントリにラ
ッチする指示信号としてのロード信号、(2)左側のエ
ントリの出力(LeftData入力)を入力データと
してエントリにラッチすることを指示するシフトライト
(ShiftRight)信号、さらに、(3)右側の
エントリの出力(RightData入力)を入力デー
タとして、エントリにラッチすることを指示するシフト
レフト(ShiftLeft)信号が制御信号として入
力される構成となっている。これらの制御信号は、図1
1に示した制御回路1102から各4入力1出力(4−
to−1)マルチプレクサに入力される。
【0031】なお、この実施例で示すFIFO型データ
入出力装置においては、記憶回路1102の右端部のエ
ントリ1111が出力端部エントリとして構成されてい
る。この場合、上述の(3)右側のエントリの出力(R
ightData入力)を入力データとして、エントリ
にラッチすることを指示するシフトレフト(Shift
Left)信号は必ずしも必須ではなく、制御回路11
02から出力される制御信号は、(1)データ入力をエ
ントリにラッチする指示信号としてのロード信号、
(2)左側のエントリの出力(LeftData入力)
を入力データとしてエントリにラッチすることを指示す
るシフトライト(ShiftRight)信号のみの構
成としてもよい。
入出力装置においては、記憶回路1102の右端部のエ
ントリ1111が出力端部エントリとして構成されてい
る。この場合、上述の(3)右側のエントリの出力(R
ightData入力)を入力データとして、エントリ
にラッチすることを指示するシフトレフト(Shift
Left)信号は必ずしも必須ではなく、制御回路11
02から出力される制御信号は、(1)データ入力をエ
ントリにラッチする指示信号としてのロード信号、
(2)左側のエントリの出力(LeftData入力)
を入力データとしてエントリにラッチすることを指示す
るシフトライト(ShiftRight)信号のみの構
成としてもよい。
【0032】図11に示す記憶回路1101を構成する
各エントリ1111、1112…は、隣接する左のエン
トリに対するデータ出力と、右側のエントリに対するデ
ータ出力が可能な構成例を示しているが、上記構成とし
た場合には、隣接する左のエントリに対するデータ出
力、隣接する右のエントリからのデータ入力構成を省略
することも可能である。すなわち各エントリは、データ
入力ラインからのデータ入力および、右側の隣接エント
リに対するデータ出力および隣接する左のエントリから
のデータ入力のみを可能とした構成としてもよい。
各エントリ1111、1112…は、隣接する左のエン
トリに対するデータ出力と、右側のエントリに対するデ
ータ出力が可能な構成例を示しているが、上記構成とし
た場合には、隣接する左のエントリに対するデータ出
力、隣接する右のエントリからのデータ入力構成を省略
することも可能である。すなわち各エントリは、データ
入力ラインからのデータ入力および、右側の隣接エント
リに対するデータ出力および隣接する左のエントリから
のデータ入力のみを可能とした構成としてもよい。
【0033】本発明のFIFO型データ入出力装置にお
けるデータの入出力処理における時系列的シーケンスを
図13〜19を用いて説明する。
けるデータの入出力処理における時系列的シーケンスを
図13〜19を用いて説明する。
【0034】図13〜19は、それぞれクロックタイミ
ング時刻0〜6までの本発明のFIFO型データ入出力
装置における記憶回路1101におけるデータの入出力
状況、データ格納状況、および制御回路1102から出
力される制御信号を示している。
ング時刻0〜6までの本発明のFIFO型データ入出力
装置における記憶回路1101におけるデータの入出力
状況、データ格納状況、および制御回路1102から出
力される制御信号を示している。
【0035】まず、図13は時刻0における記憶回路1
101の状態、すなわち初期状態を示すものであり、デ
ータが未格納であり、制御回路1102からの制御信号
の出力がない状態を示している。
101の状態、すなわち初期状態を示すものであり、デ
ータが未格納であり、制御回路1102からの制御信号
の出力がない状態を示している。
【0036】図14は、時刻1の状態を示しており、制
御回路1102から記憶回路1101の右端のエントリ
1111に対してロード(Load)信号が入力され、
入力データとして、データAがエントリ1111に格納
された状態である。
御回路1102から記憶回路1101の右端のエントリ
1111に対してロード(Load)信号が入力され、
入力データとして、データAがエントリ1111に格納
された状態である。
【0037】次の図15は、時刻2の状態を示してお
り、制御回路1102から記憶回路1101のエントリ
1112に対してロード(Load)信号が入力され、
入力データとして、データBがエントリ1112に格納
された状態である。
り、制御回路1102から記憶回路1101のエントリ
1112に対してロード(Load)信号が入力され、
入力データとして、データBがエントリ1112に格納
された状態である。
【0038】次の図16は、時刻3の状態を示してお
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータAが読み出され、かつ左側のエントリ1112
に格納されていたデータBがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータAが読み出され、かつ左側のエントリ1112
に格納されていたデータBがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
【0039】次の図17は、時刻4の状態を示してお
り、制御回路1102から記憶回路1101のエントリ
1112に対してロード(Load)信号が入力され、
入力データとして、データCがエントリ1112に格納
された状態である。
り、制御回路1102から記憶回路1101のエントリ
1112に対してロード(Load)信号が入力され、
入力データとして、データCがエントリ1112に格納
された状態である。
【0040】次の図18は、時刻5の状態を示してお
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータBが読み出され、かつ左側のエントリ1112
に格納されていたデータCがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータBが読み出され、かつ左側のエントリ1112
に格納されていたデータCがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
【0041】次の図19は、時刻6の状態を示してお
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータCが読み出され、かつ左側のエントリ1112
に格納されていたデータDがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
り、制御回路1102から記憶回路1101のエントリ
1111に対してシフトライト(ShiftRigh
t)信号が入力され、エントリ1111に格納されてい
たデータCが読み出され、かつ左側のエントリ1112
に格納されていたデータDがエントリ1111にシフト
されてエントリ1111に格納された状態を示してい
る。
【0042】本発明のFIFO型データ入出力装置にお
ける制御回路1102は、記憶回路1101を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、さらに、記憶回路1101を構成する複数のエント
リ中の出力端に近いエントリから順次データを格納する
ように、データシフトの可能なエントリに対してデータ
シフト信号を出力する制御を実行する。この制御によ
り、各エントリ間でのデータシフトが逐次実行され、F
IFO型のデータ入出力が実行される。
ける制御回路1102は、記憶回路1101を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、さらに、記憶回路1101を構成する複数のエント
リ中の出力端に近いエントリから順次データを格納する
ように、データシフトの可能なエントリに対してデータ
シフト信号を出力する制御を実行する。この制御によ
り、各エントリ間でのデータシフトが逐次実行され、F
IFO型のデータ入出力が実行される。
【0043】本発明のFIFO型データ入出力装置は、
以上の説明から明らかなように、従来のFIFO型デー
タ入出力装置と異なり、データを取り出すためのデータ
セレクタ回路が不要となる。従って従来のFIFO型デ
ータ入出力装置のデータ選択手段(セレクタ回路)を構
成していた多段のマルチプレクサ構成が省略され回路構
成が簡略化される。さらに、データ出力を取り出すため
に必要となる遅延時間は、記憶装置のワード数に依存せ
ず、D型フリップフロップ(D−FF)のクロックから
Q端子出力までの遅延のみとなり、出力遅延が大幅に低
減される。
以上の説明から明らかなように、従来のFIFO型デー
タ入出力装置と異なり、データを取り出すためのデータ
セレクタ回路が不要となる。従って従来のFIFO型デ
ータ入出力装置のデータ選択手段(セレクタ回路)を構
成していた多段のマルチプレクサ構成が省略され回路構
成が簡略化される。さらに、データ出力を取り出すため
に必要となる遅延時間は、記憶装置のワード数に依存せ
ず、D型フリップフロップ(D−FF)のクロックから
Q端子出力までの遅延のみとなり、出力遅延が大幅に低
減される。
【0044】本発明のFIFO型データ入出力装置にお
いては、フリップフロップ(D−FF)のクロックから
Q端子出力までの遅延をTpdFFとすると、遅延時間
はTpdtotalは、Tpdtotal=TpdFF
となる。この遅延は記憶装置のワードに依存せず一定と
なる。
いては、フリップフロップ(D−FF)のクロックから
Q端子出力までの遅延をTpdFFとすると、遅延時間
はTpdtotalは、Tpdtotal=TpdFF
となる。この遅延は記憶装置のワードに依存せず一定と
なる。
【0045】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
【0046】
【発明の効果】上述したように、本発明のFIFO型デ
ータ入出力装置およびFIFO型データ入出力方法によ
れば、多数段のマルチプレクサを用いたデータ選択手段
(セレクタ回路)を不要とした構成としたので、従来の
FIFO記憶装置構成と異なり、多数段マルチプレクサ
の伝播に要するデータ遅延が発生せず高速なデータ出力
が可能となり、さらに回路の小型化が実現される。
ータ入出力装置およびFIFO型データ入出力方法によ
れば、多数段のマルチプレクサを用いたデータ選択手段
(セレクタ回路)を不要とした構成としたので、従来の
FIFO記憶装置構成と異なり、多数段マルチプレクサ
の伝播に要するデータ遅延が発生せず高速なデータ出力
が可能となり、さらに回路の小型化が実現される。
【図1】一般的なFIFO型データ入出力装置における
動作例を説明する図である。
動作例を説明する図である。
【図2】従来のFIFO型データ入出力装置の構成例を
示すブロック図である。
示すブロック図である。
【図3】従来のFIFO型データ入出力装置の記憶回路
を構成するエントリの回路構成例を示す図である。
を構成するエントリの回路構成例を示す図である。
【図4】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻0)である。
なデータ入出力処理を説明する図(時刻0)である。
【図5】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻1)である。
なデータ入出力処理を説明する図(時刻1)である。
【図6】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻2)である。
なデータ入出力処理を説明する図(時刻2)である。
【図7】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻3)である。
なデータ入出力処理を説明する図(時刻3)である。
【図8】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻4)である。
なデータ入出力処理を説明する図(時刻4)である。
【図9】従来のFIFO型データ入出力装置の時系列的
なデータ入出力処理を説明する図(時刻5)である。
なデータ入出力処理を説明する図(時刻5)である。
【図10】従来のFIFO型データ入出力装置の時系列
的なデータ入出力処理を説明する図(時刻6)である。
的なデータ入出力処理を説明する図(時刻6)である。
【図11】本発明のFIFO型データ入出力装置の構成
例を示すブロック図である。
例を示すブロック図である。
【図12】本発明のFIFO型データ入出力装置の記憶
回路を構成するエントリの回路構成例を示す図である。
回路を構成するエントリの回路構成例を示す図である。
【図13】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻0)であ
る。
列的なデータ入出力処理を説明する図(時刻0)であ
る。
【図14】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻1)であ
る。
列的なデータ入出力処理を説明する図(時刻1)であ
る。
【図15】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻2)であ
る。
列的なデータ入出力処理を説明する図(時刻2)であ
る。
【図16】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻3)であ
る。
列的なデータ入出力処理を説明する図(時刻3)であ
る。
【図17】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻4)であ
る。
列的なデータ入出力処理を説明する図(時刻4)であ
る。
【図18】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻5)であ
る。
列的なデータ入出力処理を説明する図(時刻5)であ
る。
【図19】本発明のFIFO型データ入出力装置の時系
列的なデータ入出力処理を説明する図(時刻6)であ
る。
列的なデータ入出力処理を説明する図(時刻6)であ
る。
100 FIFO型データ入出力装置 201 記憶回路 202 データ選択手段(セレクタ回路) 203 制御回路 301 マルチプレクサ 302 フリップフロップ 1101 記憶回路 1102 制御回路 1111,1112 エントリ 1201 4入力1出力(4−to−1)マルチプレク
サ 1202 フリップフロップ(D−FF)
サ 1202 フリップフロップ(D−FF)
Claims (7)
- 【請求項1】データの格納領域として機能するエントリ
を複数有する記憶手段と、 データ入力ラインを介して入力されるデータを前記エン
トリに格納するために、前記エントリのいずれかに選択
的に制御信号を出力する制御手段とを有するFIFO型
データ入出力装置であり、 前記制御手段は、 前記記憶手段を構成する複数エントリから出力端に最も
近い空きエントリにロード信号を出力して、前記データ
入力ラインを介したデータの前記エントリに対するデー
タ入力制御を実行し、 前記記憶手段を構成する出力端部エントリに対して、ク
ロック信号に基づくデータシフト信号を出力してデータ
出力制御を実行するとともに、 隣接するエントリ間で出力端側へのデータシフトの可能
なエントリに対してデータシフト信号を出力して、各エ
ントリ間でのデータシフト制御を実行する構成を有する
ことを特徴とするFIFO型データ入出力装置。 - 【請求項2】前記制御手段の出力するデータシフト信号
は、前記記憶手段を構成する隣接エントリ相互間におけ
るデータの入出力方向を示す信号を含むことを特徴とす
る請求項1に記載のFIFO型データ入出力装置。 - 【請求項3】前記制御手段の出力するデータシフト信号
は、 データ出力端側をデータシフト方向として、該データシ
フト方向への隣接エントリ間でのデータ転送を実行させ
る制御信号であることを特徴とする請求項1に記載のF
IFO型データ入出力装置。 - 【請求項4】前記記憶手段を構成する各エントリは、複
数の4入力1出力マルチプレクサと、複数のフリップフ
ロップを有する構成であることを特徴とする請求項1に
記載のFIFO型データ入出力装置。 - 【請求項5】データの格納領域として機能するエントリ
を複数有する記憶手段と、データ入力ラインを介して入
力されるデータを前記エントリに格納するために、前記
エントリいずれかに選択的に制御信号を出力する制御手
段とを有するFIFO型データ入出力装置におけるFI
FO型データ入出力方法であり、 前記記憶手段を構成する複数エントリ中の出力端に最も
近い空きエントリに対して前記制御手段からロード信号
を出力して、前記データ入力ラインを介したデータの前
記エントリに対するデータ入力制御を実行するステップ
と、 前記記憶手段を構成する出力端部エントリに対して、ク
ロック信号に基づくデータシフト信号を出力してデータ
出力制御を実行するステップと、 隣接するエントリ間で出力端側へのデータシフトの可能
なエントリに対して前記制御手段からデータシフト信号
を出力して、各エントリ間でのデータシフト制御を実行
するステップと、 を有することを特徴とするFIFO型データ入出力方
法。 - 【請求項6】前記制御手段の出力するデータシフト信号
は、前記記憶手段を構成する隣接エントリ相互のデータ
入出力方向を示す信号を含むことを特徴とする請求項5
に記載のFIFO型データ入出力方法。 - 【請求項7】前記制御手段の出力するデータシフト信号
は、 データ出力端側をデータシフト方向として、該データシ
フト方向への隣接エントリ間でのデータ転送を実行させ
る制御信号であることを特徴とする請求項5に記載のF
IFO型データ入出力方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000061507A JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Fifo型データ入出力装置およびfifo型データ入出力方法 |
EP01105582A EP1132811A2 (en) | 2000-03-07 | 2001-03-06 | FIFO Type data input/output apparatus and FIFO type data input/output method |
US09/801,367 US20010047437A1 (en) | 2000-03-07 | 2001-03-07 | FIFO type data input/output apparatus and FIFO type data input/output method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000061507A JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Fifo型データ入出力装置およびfifo型データ入出力方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001250373A true JP2001250373A (ja) | 2001-09-14 |
Family
ID=18581638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000061507A Pending JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Fifo型データ入出力装置およびfifo型データ入出力方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20010047437A1 (ja) |
EP (1) | EP1132811A2 (ja) |
JP (1) | JP2001250373A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7978761B2 (en) * | 2004-10-05 | 2011-07-12 | Vectormax Corporation | Method and system for loss-tolerant multimedia multicasting |
US8612648B1 (en) * | 2010-07-19 | 2013-12-17 | Xilinx, Inc. | Method and apparatus for implementing quality of service in a data bus interface |
-
2000
- 2000-03-07 JP JP2000061507A patent/JP2001250373A/ja active Pending
-
2001
- 2001-03-06 EP EP01105582A patent/EP1132811A2/en not_active Withdrawn
- 2001-03-07 US US09/801,367 patent/US20010047437A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20010047437A1 (en) | 2001-11-29 |
EP1132811A2 (en) | 2001-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
EP1096506B1 (en) | Shift register allowing direct data insertion | |
US4894797A (en) | FIFO data storage system using PLA controlled multiplexer for concurrent reading and writing of registers by different controllers | |
KR19990068183A (ko) | 양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 fifo/lifo 회로 | |
EP0416513B1 (en) | Fifo memory device | |
JPH04301290A (ja) | 先入れ先出しメモリ回路 | |
JP2001134527A (ja) | バススイッチ用アダプタ、バススイッチ用ブリッジ、バススイッチ、およびバススイッチシステム | |
US5787273A (en) | Multiple parallel identical finite state machines which share combinatorial logic | |
EP0674411A1 (en) | Virtual interconnection memory especially for communication between terminals operating at different speeds | |
US5262997A (en) | Extendable FIFO | |
JP2001250373A (ja) | Fifo型データ入出力装置およびfifo型データ入出力方法 | |
US6848042B1 (en) | Integrated circuit and method of outputting data from a FIFO | |
US4090256A (en) | First-in-first-out register implemented with single rank storage elements | |
US9959230B2 (en) | Data transfer device | |
US5786710A (en) | Programmable I/O cell with data conversion capability | |
CN111666225B (zh) | 一种数据处理电路及方法 | |
US9081514B2 (en) | Method for controlling operation of a memory using a single write location and an associated memory | |
KR100199190B1 (ko) | 데이타 포착회로 | |
US6941418B1 (en) | Integrated circuit and method outputting data | |
KR0144889B1 (ko) | 디지탈 출력의 제어회로 | |
KR19980039139A (ko) | 반도체장치의 출력회로 | |
JPS62219391A (ja) | フア−ストインフア−ストアウトメモリ | |
JPH03239037A (ja) | Atm交換方式におけるセル分離装置 | |
KR100326264B1 (ko) | 동작속도를개선하기위한선입선출회로 | |
JPH0421899B2 (ja) |