JP2001250373A - Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法 - Google Patents
Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法Info
- Publication number
- JP2001250373A JP2001250373A JP2000061507A JP2000061507A JP2001250373A JP 2001250373 A JP2001250373 A JP 2001250373A JP 2000061507 A JP2000061507 A JP 2000061507A JP 2000061507 A JP2000061507 A JP 2000061507A JP 2001250373 A JP2001250373 A JP 2001250373A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- data input
- entry
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速なデータ取り出しを可能とし、回路の小
型化を実現するＦＩＦＯ型データ入出力装置を提供す
る。 【解決手段】 各々がデータ格納領域として機能するエ
ントリを複数有する記憶回路内のエントリの各々に、デ
ータ入出力方向を含む隣接エントリ相互間のデータ入出
力処理の指示信号を与えることにより、記憶回路中の隣
接エントリ相互間でのデータ書き込みおよび読み出しを
実行させる。制御回路の出力する制御信号は、データ入
力ラインからのデータを自エントリにラッチすることを
指示するロード信号、左側の隣接エントリの格納データ
を自エントリにラッチすることを指示するシフトライト
信号を含み、これらの信号を、各エントリに出力するこ
とにより選択データを出力する。
型化を実現するＦＩＦＯ型データ入出力装置を提供す
る。 【解決手段】 各々がデータ格納領域として機能するエ
ントリを複数有する記憶回路内のエントリの各々に、デ
ータ入出力方向を含む隣接エントリ相互間のデータ入出
力処理の指示信号を与えることにより、記憶回路中の隣
接エントリ相互間でのデータ書き込みおよび読み出しを
実行させる。制御回路の出力する制御信号は、データ入
力ラインからのデータを自エントリにラッチすることを
指示するロード信号、左側の隣接エントリの格納データ
を自エントリにラッチすることを指示するシフトライト
信号を含み、これらの信号を、各エントリに出力するこ
とにより選択データを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＩＦＯ（First-
in, First-out)型記憶装置およびＦＩＦＯ型データ入出
力方法に関し、特に、出力データを選択するためのデー
タマルチプレクサを用いずに高速かつ小規模な回路構成
においてＦＩＦＯ方式のキューを実現するＦＩＦＯ型デ
ータ入出力装置およびＦＩＦＯ型データ入出力方法に関
する。
in, First-out)型記憶装置およびＦＩＦＯ型データ入出
力方法に関し、特に、出力データを選択するためのデー
タマルチプレクサを用いずに高速かつ小規模な回路構成
においてＦＩＦＯ方式のキューを実現するＦＩＦＯ型デ
ータ入出力装置およびＦＩＦＯ型データ入出力方法に関
する。
【０００２】
【従来の技術】ＦＩＦＯ型データ入出力装置およびＦＩ
ＦＯ型データ入出力方法は、例えば通信速度の異なる２
つの通信回路間でデータを転送する際に用いられる。通
信回路間にＦＩＦＯ型データ入出力システムを構成する
ことで、入力側からのデータを順次ＦＩＦＯ型データ入
出力装置に蓄積し、蓄積したデータを入力側と異なる遅
れたタイミングで入力順に順次取り出す構成が実現され
る。
ＦＯ型データ入出力方法は、例えば通信速度の異なる２
つの通信回路間でデータを転送する際に用いられる。通
信回路間にＦＩＦＯ型データ入出力システムを構成する
ことで、入力側からのデータを順次ＦＩＦＯ型データ入
出力装置に蓄積し、蓄積したデータを入力側と異なる遅
れたタイミングで入力順に順次取り出す構成が実現され
る。
【０００３】一般的なＦＩＦＯ型データ入出力装置の動
作について図面を用いて説明する。図１は、ＦＩＦＯ型
データ入出力装置の時系列的なデータ入出力およびデー
タ格納状況を示したものである。時刻０〜６まで、順次
データの入出力が行われる。図１のＦＩＦＯ型データ入
出力装置１００の左側からの矢印がデータ書き込み処理
を示しており、ＦＩＦＯ型データ入出力装置１００の右
側の矢印がデータ読み出し処理を示している。
作について図面を用いて説明する。図１は、ＦＩＦＯ型
データ入出力装置の時系列的なデータ入出力およびデー
タ格納状況を示したものである。時刻０〜６まで、順次
データの入出力が行われる。図１のＦＩＦＯ型データ入
出力装置１００の左側からの矢印がデータ書き込み処理
を示しており、ＦＩＦＯ型データ入出力装置１００の右
側の矢印がデータ読み出し処理を示している。
【０００４】時刻０は、ＦＩＦＯ型データ入出力装置内
にデータが格納されていない初期状態を示す。時刻１に
おいてデータＡの書き込み処理が実行され、時刻２にお
いて、データＢの書き込み処理がなされる。さらに、時
刻３においてデータＡが読み出され、時刻４でデータＣ
の書き込み、時刻５でデータＢの読み出し、時刻６にお
いてデータＣの読み出しが実行される。このようにＦＩ
ＦＯ型データ入出力装置を用いたデータの入出力方法
は、データの入力順と出力順が維持される。
にデータが格納されていない初期状態を示す。時刻１に
おいてデータＡの書き込み処理が実行され、時刻２にお
いて、データＢの書き込み処理がなされる。さらに、時
刻３においてデータＡが読み出され、時刻４でデータＣ
の書き込み、時刻５でデータＢの読み出し、時刻６にお
いてデータＣの読み出しが実行される。このようにＦＩ
ＦＯ型データ入出力装置を用いたデータの入出力方法
は、データの入力順と出力順が維持される。
【０００５】図２に従来方式のＦＩＦＯ型データ入出力
装置の一般的な構造を示すブロック図を示す。ＦＩＦＯ
型データ入出力装置は、図２に示すように、データ内容
を保持するためのフリップフロップ（Ｄ−ＦＦ）によっ
て構成される記憶回路２０１、記憶回路２０１からデー
タを選択的に取り出すためのデータ選択手段（セレクタ
回路）２０２、データの格納位置と、データの取り出し
位置を制御する制御回路２０３を主構成要素として有す
る。記憶回路２０１は、データを保持する複数のエント
リを２０１（１）〜２０１（ｎ）を有する。記憶回路２
０１を構成する１つのエントリの具体的回路構成例を図
３に示す。
装置の一般的な構造を示すブロック図を示す。ＦＩＦＯ
型データ入出力装置は、図２に示すように、データ内容
を保持するためのフリップフロップ（Ｄ−ＦＦ）によっ
て構成される記憶回路２０１、記憶回路２０１からデー
タを選択的に取り出すためのデータ選択手段（セレクタ
回路）２０２、データの格納位置と、データの取り出し
位置を制御する制御回路２０３を主構成要素として有す
る。記憶回路２０１は、データを保持する複数のエント
リを２０１（１）〜２０１（ｎ）を有する。記憶回路２
０１を構成する１つのエントリの具体的回路構成例を図
３に示す。
【０００６】図３に示すように記憶回路２０１を構成す
る１エントリは、マルチプレクサ３０１と、フリップフ
ロップ３０２とから構成されており、データ入力をエン
トリにラッチするためのロード信号を入力し、エントリ
からのデータ出力のためのクロックタイミンングを入力
する。各エントリに対するデータ入力およびデータ出力
タイミングは、これらのロード信号、クロック信号によ
って制御される。
る１エントリは、マルチプレクサ３０１と、フリップフ
ロップ３０２とから構成されており、データ入力をエン
トリにラッチするためのロード信号を入力し、エントリ
からのデータ出力のためのクロックタイミンングを入力
する。各エントリに対するデータ入力およびデータ出力
タイミングは、これらのロード信号、クロック信号によ
って制御される。
【０００７】次に、これらの構成を有するＦＩＦＯ型デ
ータ入出力装置を構成する記憶回路２０１中の各エント
リに対するデータ入出力のシーケンスについて図４〜１
０を用いて説明する。
ータ入出力装置を構成する記憶回路２０１中の各エント
リに対するデータ入出力のシーケンスについて図４〜１
０を用いて説明する。
【０００８】図４に示す状態を時刻０とし、図１０に示
す時刻６までのシーケンスを順に説明する。図４の時刻
０状態は、記憶回路２０１内のエントリにはデータの書
き込みがない状態、すなわち初期状態を示している。制
御回路２０３からも制御信号は出力されていない。
す時刻６までのシーケンスを順に説明する。図４の時刻
０状態は、記憶回路２０１内のエントリにはデータの書
き込みがない状態、すなわち初期状態を示している。制
御回路２０３からも制御信号は出力されていない。
【０００９】図５に示す時刻１において、制御回路２０
３からのロード信号が、記憶回路２０１に入力されて、
１番目のエントリにデータＡが書き込まれる。次の図６
に示す時刻２において、制御回路２０３からのロード信
号が、記憶回路２０１の２番目のエントリに入力され
て、２番目のエントリにデータＡが書き込まれる。次の
図７に示す時刻３において、制御回路２０３からのデー
タ出力位置信号に基づいて、データ選択手段（セレクタ
回路）２０２が１番目のエントリに格納されたデータＡ
を出力する。
３からのロード信号が、記憶回路２０１に入力されて、
１番目のエントリにデータＡが書き込まれる。次の図６
に示す時刻２において、制御回路２０３からのロード信
号が、記憶回路２０１の２番目のエントリに入力され
て、２番目のエントリにデータＡが書き込まれる。次の
図７に示す時刻３において、制御回路２０３からのデー
タ出力位置信号に基づいて、データ選択手段（セレクタ
回路）２０２が１番目のエントリに格納されたデータＡ
を出力する。
【００１０】次の図８に示す時刻４において、制御回路
２０３からのロード信号が、記憶回路２０１の３番目の
エントリに入力されて、３番目のエントリにデータＣが
書き込まれる。次の図９に示す時刻５において、制御回
路２０３からのデータ出力位置信号に基づいて、データ
選択手段（セレクタ回路）２０２が２番目のエントリに
格納されたデータＢを出力する。さらに、最後の図１０
に示す時刻６において、制御回路２０３からのデータ出
力位置信号に基づいて、データ選択手段（セレクタ回
路）２０２が３番目のエントリに格納されたデータＣを
出力する。
２０３からのロード信号が、記憶回路２０１の３番目の
エントリに入力されて、３番目のエントリにデータＣが
書き込まれる。次の図９に示す時刻５において、制御回
路２０３からのデータ出力位置信号に基づいて、データ
選択手段（セレクタ回路）２０２が２番目のエントリに
格納されたデータＢを出力する。さらに、最後の図１０
に示す時刻６において、制御回路２０３からのデータ出
力位置信号に基づいて、データ選択手段（セレクタ回
路）２０２が３番目のエントリに格納されたデータＣを
出力する。
【００１１】
【発明が解決しようとする課題】このような従来のＦＩ
ＦＯ型データ入出力装置の回路方式、およびデータ入出
力方式において、多ワードから特定ワードのデータを選
択するために構成される回路、すなわちセレクタ回路と
しては、２入力１出力（２−ｔｏ−１）のマルチプレク
サを多段に組み合わせた構成が一般的に用いられる。し
かしながら、セレクタ回路をマルチプレクサの多数段構
成とした場合は、データが多段マルチプレクサを順次伝
播する処理が必須となるためにデータ出力時の遅延が発
生するという問題点がある。さらに、多段のマルチプレ
クサを構成することにより回路規模が増大してしまうと
いう問題点がある。
ＦＯ型データ入出力装置の回路方式、およびデータ入出
力方式において、多ワードから特定ワードのデータを選
択するために構成される回路、すなわちセレクタ回路と
しては、２入力１出力（２−ｔｏ−１）のマルチプレク
サを多段に組み合わせた構成が一般的に用いられる。し
かしながら、セレクタ回路をマルチプレクサの多数段構
成とした場合は、データが多段マルチプレクサを順次伝
播する処理が必須となるためにデータ出力時の遅延が発
生するという問題点がある。さらに、多段のマルチプレ
クサを構成することにより回路規模が増大してしまうと
いう問題点がある。
【００１２】例えばＦＩＦＯ型データ入出力装置のビッ
ト幅をＢ、ワード数Ｗとしたときに必要となる２入力１
出力（２−ｔｏ−１）マルチプレクサは、Ｂ＊（Ｗ−
１）個となり、データの通過段数は、ｌｏｇ２（Ｗ）と
なる。このとき、出力を指示するクロック信号が記憶回
路２０１に入力されてから、Ｄ型フリップフロップ（Ｄ
−ＦＦ）のＱ出力端でデータ出力がなされるまでの遅延
時間をＴｐｄＦＦとし、２入力１出力（２−ｔｏ−１）
マルチプレクサの一段あたりの伝播遅延をＴｐｄＭｕｘ
とすると、ｌｏｇ２（Ｗ）の段数をすべて通過するため
に必要となる時間、すなわち合計遅延時間は、ＴｐｄＦ
Ｆ＋（ＴｐｄＭｕｘ＊ｌｏｇ２（Ｗ））となる。
ト幅をＢ、ワード数Ｗとしたときに必要となる２入力１
出力（２−ｔｏ−１）マルチプレクサは、Ｂ＊（Ｗ−
１）個となり、データの通過段数は、ｌｏｇ２（Ｗ）と
なる。このとき、出力を指示するクロック信号が記憶回
路２０１に入力されてから、Ｄ型フリップフロップ（Ｄ
−ＦＦ）のＱ出力端でデータ出力がなされるまでの遅延
時間をＴｐｄＦＦとし、２入力１出力（２−ｔｏ−１）
マルチプレクサの一段あたりの伝播遅延をＴｐｄＭｕｘ
とすると、ｌｏｇ２（Ｗ）の段数をすべて通過するため
に必要となる時間、すなわち合計遅延時間は、ＴｐｄＦ
Ｆ＋（ＴｐｄＭｕｘ＊ｌｏｇ２（Ｗ））となる。
【００１３】具体的な例として、３２ビット幅／１０２
４ワードのＦＩＦＯ構成とした場合の総遅延時間を試算
する。
４ワードのＦＩＦＯ構成とした場合の総遅延時間を試算
する。
【００１４】このとき、必要となる２入力１出力（２−
ｔｏ−１）マルチプレクサの数は、Ｂ＊（Ｗ−１）＝３
２＊（１０２４−１）＝３２７３６、すなわち３２７３
６個のマルチプレクサが必要となる。
ｔｏ−１）マルチプレクサの数は、Ｂ＊（Ｗ−１）＝３
２＊（１０２４−１）＝３２７３６、すなわち３２７３
６個のマルチプレクサが必要となる。
【００１５】また、この時、クロック信号からフリップ
フロップ（Ｄ−ＦＦ）のＱ出力端におけるデータ出力ま
での遅延時間ＴｐｄＦＦ＝１［ｎｓ：ナノ秒］と仮定
し、２入力１出力（２−ｔｏ−１）マルチプレクサの一
段あたりの伝播遅延をＴｐｄＭｕｘ＝１［ｎｓ］とする
と、合計遅延時間Ｔｐｄｔｏｔａｌは、Ｔｐｄｔｏｔａ
ｌ＝ＴｐｄＦＦ＋（ＴｐｄＭｕｘ）＊ｌｏｇ２（１０２
４））＝１１［ｎｓ］となる。
フロップ（Ｄ−ＦＦ）のＱ出力端におけるデータ出力ま
での遅延時間ＴｐｄＦＦ＝１［ｎｓ：ナノ秒］と仮定
し、２入力１出力（２−ｔｏ−１）マルチプレクサの一
段あたりの伝播遅延をＴｐｄＭｕｘ＝１［ｎｓ］とする
と、合計遅延時間Ｔｐｄｔｏｔａｌは、Ｔｐｄｔｏｔａ
ｌ＝ＴｐｄＦＦ＋（ＴｐｄＭｕｘ）＊ｌｏｇ２（１０２
４））＝１１［ｎｓ］となる。
【００１６】このように多段マルチプレクサ構成とした
従来型のＦＩＦＯ型データ入出力装置においては、マル
チプレクサを介するデータ伝送における遅延時間の発生
という問題点、多数のマルチプレクサを必要とする多段
マルチプレクサ構成による回路規模の増大という問題点
がある。
従来型のＦＩＦＯ型データ入出力装置においては、マル
チプレクサを介するデータ伝送における遅延時間の発生
という問題点、多数のマルチプレクサを必要とする多段
マルチプレクサ構成による回路規模の増大という問題点
がある。
【００１７】本発明は、このような従来型のＦＩＦＯ型
データ入出力装置における問題点を解決することを目的
としてなされたものであり、データ伝送における遅延時
間の発生を低減するとともに、回路の小型化を実現する
ＦＩＦＯ型データ入出力装置およびＦＩＦＯ型データ入
出力方法を提供することを目的とする。
データ入出力装置における問題点を解決することを目的
としてなされたものであり、データ伝送における遅延時
間の発生を低減するとともに、回路の小型化を実現する
ＦＩＦＯ型データ入出力装置およびＦＩＦＯ型データ入
出力方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものであり、その第１の側面は、
データの格納領域として機能するエントリを複数有する
記憶手段と、データ入力ラインを介して入力されるデー
タを前記エントリに格納するために、前記エントリのい
ずれかに選択的に制御信号を出力する制御手段とを有す
るＦＩＦＯ型データ入出力装置であり、前記制御手段
は、前記記憶手段を構成する複数エントリから出力端に
最も近い空きエントリにロード信号を出力して、前記デ
ータ入力ラインを介したデータの前記エントリに対する
データ入力制御を実行し、前記記憶手段を構成する出力
端部エントリに対して、クロック信号に基づくデータシ
フト信号を出力してデータ出力制御を実行するととも
に、隣接するエントリ間で出力端側へのデータシフトの
可能なエントリに対してデータシフト信号を出力して、
各エントリ間でのデータシフト制御を実行する構成を有
することを特徴とするＦＩＦＯ型データ入出力装置にあ
る。
成するためになされたものであり、その第１の側面は、
データの格納領域として機能するエントリを複数有する
記憶手段と、データ入力ラインを介して入力されるデー
タを前記エントリに格納するために、前記エントリのい
ずれかに選択的に制御信号を出力する制御手段とを有す
るＦＩＦＯ型データ入出力装置であり、前記制御手段
は、前記記憶手段を構成する複数エントリから出力端に
最も近い空きエントリにロード信号を出力して、前記デ
ータ入力ラインを介したデータの前記エントリに対する
データ入力制御を実行し、前記記憶手段を構成する出力
端部エントリに対して、クロック信号に基づくデータシ
フト信号を出力してデータ出力制御を実行するととも
に、隣接するエントリ間で出力端側へのデータシフトの
可能なエントリに対してデータシフト信号を出力して、
各エントリ間でのデータシフト制御を実行する構成を有
することを特徴とするＦＩＦＯ型データ入出力装置にあ
る。
【００１９】さらに、本発明のＦＩＦＯ型データ入出力
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互間におけるデータの入出力方向を示す信号
を含むことを特徴とする。
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互間におけるデータの入出力方向を示す信号
を含むことを特徴とする。
【００２０】さらに、本発明のＦＩＦＯ型データ入出力
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
装置における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
【００２１】さらに、本発明のＦＩＦＯ型データ入出力
装置における一実施態様において、前記記憶手段を構成
する各エントリは、複数の４入力１出力マルチプレクサ
と、複数のフリップフロップを有する構成であることを
特徴とする。
装置における一実施態様において、前記記憶手段を構成
する各エントリは、複数の４入力１出力マルチプレクサ
と、複数のフリップフロップを有する構成であることを
特徴とする。
【００２２】さらに、本発明の第２の側面は、データの
格納領域として機能するエントリを複数有する記憶手段
と、データ入力ラインを介して入力されるデータを前記
エントリに格納するために、前記エントリいずれかに選
択的に制御信号を出力する制御手段とを有するＦＩＦＯ
型データ入出力装置におけるＦＩＦＯ型データ入出力方
法であり、前記記憶手段を構成する複数エントリ中の出
力端に最も近い空きエントリに対して前記制御手段から
ロード信号を出力して、前記データ入力ラインを介した
データの前記エントリに対するデータ入力制御を実行す
るステップと、前記記憶手段を構成する出力端部エント
リに対して、クロック信号に基づくデータシフト信号を
出力してデータ出力制御を実行するステップと、隣接す
るエントリ間で出力端側へのデータシフトの可能なエン
トリに対して前記制御手段からデータシフト信号を出力
して、各エントリ間でのデータシフト制御を実行するス
テップと、を有することを特徴とするＦＩＦＯ型データ
入出力方法にある。
格納領域として機能するエントリを複数有する記憶手段
と、データ入力ラインを介して入力されるデータを前記
エントリに格納するために、前記エントリいずれかに選
択的に制御信号を出力する制御手段とを有するＦＩＦＯ
型データ入出力装置におけるＦＩＦＯ型データ入出力方
法であり、前記記憶手段を構成する複数エントリ中の出
力端に最も近い空きエントリに対して前記制御手段から
ロード信号を出力して、前記データ入力ラインを介した
データの前記エントリに対するデータ入力制御を実行す
るステップと、前記記憶手段を構成する出力端部エント
リに対して、クロック信号に基づくデータシフト信号を
出力してデータ出力制御を実行するステップと、隣接す
るエントリ間で出力端側へのデータシフトの可能なエン
トリに対して前記制御手段からデータシフト信号を出力
して、各エントリ間でのデータシフト制御を実行するス
テップと、を有することを特徴とするＦＩＦＯ型データ
入出力方法にある。
【００２３】さらに、本発明のＦＩＦＯ型データ入出力
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互のデータ入出力方向を示す信号を含むこと
を特徴とする。
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、前記記憶手段を構成する隣接
エントリ相互のデータ入出力方向を示す信号を含むこと
を特徴とする。
【００２４】さらに、本発明のＦＩＦＯ型データ入出力
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
方法における一実施態様において、前記制御手段の出力
するデータシフト信号は、データ出力端側をデータシフ
ト方向として、該データシフト方向への隣接エントリ間
でのデータ転送を実行させる制御信号であることを特徴
とする。
【００２５】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。
明の実施の形態について詳細に説明する。
【００２６】
【実施例】図１１に本発明のＦＩＦＯ型データ入出力装
置の構成例を示す。本発明のＦＩＦＯ型データ入出力装
置は、データ内容を保持するための記憶回路としてのフ
リップフロップ（Ｄ−ＦＦ）によって構成される記憶回
路１１０１、および記憶回路１１０１に対してデータ格
納位置制御信号を出力する制御回路１１０２を主要構成
要素とする。記憶回路１１０１は、データを保持する複
数のエントリ１１１１、１１１２…を有する。
置の構成例を示す。本発明のＦＩＦＯ型データ入出力装
置は、データ内容を保持するための記憶回路としてのフ
リップフロップ（Ｄ−ＦＦ）によって構成される記憶回
路１１０１、および記憶回路１１０１に対してデータ格
納位置制御信号を出力する制御回路１１０２を主要構成
要素とする。記憶回路１１０１は、データを保持する複
数のエントリ１１１１、１１１２…を有する。
【００２７】図１１に示す記憶回路１１０１を構成する
各エントリ１１１１、１１１２…は、隣接する左のエン
トリに対するデータ入出力と、右側のエントリに対する
データ入出力が可能な構成を持つ。
各エントリ１１１１、１１１２…は、隣接する左のエン
トリに対するデータ入出力と、右側のエントリに対する
データ入出力が可能な構成を持つ。
【００２８】本発明のＦＩＦＯ型データ入出力装置にお
ける制御回路１１０２は、記憶回路１１０１を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、記憶回路１１０１を構成する出力端部のエントリ、
図１１ではエントリ１１１１に対して、クロック信号に
基づくデータシフト信号を出力してデータ出力制御を実
行するとともに、記憶回路１１０１を構成する複数のエ
ントリ中の出力端に近いエントリから順次データを格納
するように、データシフトの可能なエントリに対してデ
ータシフト信号（シフトライト信号）を出力する制御を
実行する。この制御により、各エントリ間でのデータシ
フトが逐次実行され、ＦＩＦＯ型のデータ入出力が実行
される。
ける制御回路１１０２は、記憶回路１１０１を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、記憶回路１１０１を構成する出力端部のエントリ、
図１１ではエントリ１１１１に対して、クロック信号に
基づくデータシフト信号を出力してデータ出力制御を実
行するとともに、記憶回路１１０１を構成する複数のエ
ントリ中の出力端に近いエントリから順次データを格納
するように、データシフトの可能なエントリに対してデ
ータシフト信号（シフトライト信号）を出力する制御を
実行する。この制御により、各エントリ間でのデータシ
フトが逐次実行され、ＦＩＦＯ型のデータ入出力が実行
される。
【００２９】図１１から理解されるように本発明のＦＩ
ＦＯ型データ入出力装置には、従来型のＦＩＦＯ型デー
タ入出力装置に見られるデータ選択手段（セレクタ回
路）が存在しない。従って、回路規模の縮小が図れ、ま
た、データ選択手段（セレクタ回路）におけるデータ選
択、転送処理が不要となるので、データ読み出し速度の
高速化がはかれる。
ＦＯ型データ入出力装置には、従来型のＦＩＦＯ型デー
タ入出力装置に見られるデータ選択手段（セレクタ回
路）が存在しない。従って、回路規模の縮小が図れ、ま
た、データ選択手段（セレクタ回路）におけるデータ選
択、転送処理が不要となるので、データ読み出し速度の
高速化がはかれる。
【００３０】図１２に本発明のＦＩＦＯ型データ入出力
装置を構成する記憶回路１１０１の１エントリ、例えば
エントリ１１１１またはエントリ１１１２の詳細構成を
示す。図１２に示すように記憶回路１１０１の１エント
リは、複数の４入力１出力（４−ｔｏ−１）マルチプレ
クサ１２０１、フリップフロップ（Ｄ−ＦＦ）１２０２
を備えており、各４入力１出力（４−ｔｏ−１）マルチ
プレクサに対しては、（１）データ入力をエントリにラ
ッチする指示信号としてのロード信号、（２）左側のエ
ントリの出力（ＬｅｆｔＤａｔａ入力）を入力データと
してエントリにラッチすることを指示するシフトライト
（ＳｈｉｆｔＲｉｇｈｔ）信号、さらに、（３）右側の
エントリの出力（ＲｉｇｈｔＤａｔａ入力）を入力デー
タとして、エントリにラッチすることを指示するシフト
レフト（ＳｈｉｆｔＬｅｆｔ）信号が制御信号として入
力される構成となっている。これらの制御信号は、図１
１に示した制御回路１１０２から各４入力１出力（４−
ｔｏ−１）マルチプレクサに入力される。
装置を構成する記憶回路１１０１の１エントリ、例えば
エントリ１１１１またはエントリ１１１２の詳細構成を
示す。図１２に示すように記憶回路１１０１の１エント
リは、複数の４入力１出力（４−ｔｏ−１）マルチプレ
クサ１２０１、フリップフロップ（Ｄ−ＦＦ）１２０２
を備えており、各４入力１出力（４−ｔｏ−１）マルチ
プレクサに対しては、（１）データ入力をエントリにラ
ッチする指示信号としてのロード信号、（２）左側のエ
ントリの出力（ＬｅｆｔＤａｔａ入力）を入力データと
してエントリにラッチすることを指示するシフトライト
（ＳｈｉｆｔＲｉｇｈｔ）信号、さらに、（３）右側の
エントリの出力（ＲｉｇｈｔＤａｔａ入力）を入力デー
タとして、エントリにラッチすることを指示するシフト
レフト（ＳｈｉｆｔＬｅｆｔ）信号が制御信号として入
力される構成となっている。これらの制御信号は、図１
１に示した制御回路１１０２から各４入力１出力（４−
ｔｏ−１）マルチプレクサに入力される。
【００３１】なお、この実施例で示すＦＩＦＯ型データ
入出力装置においては、記憶回路１１０２の右端部のエ
ントリ１１１１が出力端部エントリとして構成されてい
る。この場合、上述の（３）右側のエントリの出力（Ｒ
ｉｇｈｔＤａｔａ入力）を入力データとして、エントリ
にラッチすることを指示するシフトレフト（Ｓｈｉｆｔ
Ｌｅｆｔ）信号は必ずしも必須ではなく、制御回路１１
０２から出力される制御信号は、（１）データ入力をエ
ントリにラッチする指示信号としてのロード信号、
（２）左側のエントリの出力（ＬｅｆｔＤａｔａ入力）
を入力データとしてエントリにラッチすることを指示す
るシフトライト（ＳｈｉｆｔＲｉｇｈｔ）信号のみの構
成としてもよい。
入出力装置においては、記憶回路１１０２の右端部のエ
ントリ１１１１が出力端部エントリとして構成されてい
る。この場合、上述の（３）右側のエントリの出力（Ｒ
ｉｇｈｔＤａｔａ入力）を入力データとして、エントリ
にラッチすることを指示するシフトレフト（Ｓｈｉｆｔ
Ｌｅｆｔ）信号は必ずしも必須ではなく、制御回路１１
０２から出力される制御信号は、（１）データ入力をエ
ントリにラッチする指示信号としてのロード信号、
（２）左側のエントリの出力（ＬｅｆｔＤａｔａ入力）
を入力データとしてエントリにラッチすることを指示す
るシフトライト（ＳｈｉｆｔＲｉｇｈｔ）信号のみの構
成としてもよい。
【００３２】図１１に示す記憶回路１１０１を構成する
各エントリ１１１１、１１１２…は、隣接する左のエン
トリに対するデータ出力と、右側のエントリに対するデ
ータ出力が可能な構成例を示しているが、上記構成とし
た場合には、隣接する左のエントリに対するデータ出
力、隣接する右のエントリからのデータ入力構成を省略
することも可能である。すなわち各エントリは、データ
入力ラインからのデータ入力および、右側の隣接エント
リに対するデータ出力および隣接する左のエントリから
のデータ入力のみを可能とした構成としてもよい。
各エントリ１１１１、１１１２…は、隣接する左のエン
トリに対するデータ出力と、右側のエントリに対するデ
ータ出力が可能な構成例を示しているが、上記構成とし
た場合には、隣接する左のエントリに対するデータ出
力、隣接する右のエントリからのデータ入力構成を省略
することも可能である。すなわち各エントリは、データ
入力ラインからのデータ入力および、右側の隣接エント
リに対するデータ出力および隣接する左のエントリから
のデータ入力のみを可能とした構成としてもよい。
【００３３】本発明のＦＩＦＯ型データ入出力装置にお
けるデータの入出力処理における時系列的シーケンスを
図１３〜１９を用いて説明する。
けるデータの入出力処理における時系列的シーケンスを
図１３〜１９を用いて説明する。
【００３４】図１３〜１９は、それぞれクロックタイミ
ング時刻０〜６までの本発明のＦＩＦＯ型データ入出力
装置における記憶回路１１０１におけるデータの入出力
状況、データ格納状況、および制御回路１１０２から出
力される制御信号を示している。
ング時刻０〜６までの本発明のＦＩＦＯ型データ入出力
装置における記憶回路１１０１におけるデータの入出力
状況、データ格納状況、および制御回路１１０２から出
力される制御信号を示している。
【００３５】まず、図１３は時刻０における記憶回路１
１０１の状態、すなわち初期状態を示すものであり、デ
ータが未格納であり、制御回路１１０２からの制御信号
の出力がない状態を示している。
１０１の状態、すなわち初期状態を示すものであり、デ
ータが未格納であり、制御回路１１０２からの制御信号
の出力がない状態を示している。
【００３６】図１４は、時刻１の状態を示しており、制
御回路１１０２から記憶回路１１０１の右端のエントリ
１１１１に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＡがエントリ１１１１に格納
された状態である。
御回路１１０２から記憶回路１１０１の右端のエントリ
１１１１に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＡがエントリ１１１１に格納
された状態である。
【００３７】次の図１５は、時刻２の状態を示してお
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１２に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＢがエントリ１１１２に格納
された状態である。
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１２に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＢがエントリ１１１２に格納
された状態である。
【００３８】次の図１６は、時刻３の状態を示してお
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＡが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＢがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＡが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＢがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
【００３９】次の図１７は、時刻４の状態を示してお
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１２に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＣがエントリ１１１２に格納
された状態である。
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１２に対してロード（Ｌｏａｄ）信号が入力され、
入力データとして、データＣがエントリ１１１２に格納
された状態である。
【００４０】次の図１８は、時刻５の状態を示してお
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＢが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＣがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＢが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＣがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
【００４１】次の図１９は、時刻６の状態を示してお
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＣが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＤがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
り、制御回路１１０２から記憶回路１１０１のエントリ
１１１１に対してシフトライト（ＳｈｉｆｔＲｉｇｈ
ｔ）信号が入力され、エントリ１１１１に格納されてい
たデータＣが読み出され、かつ左側のエントリ１１１２
に格納されていたデータＤがエントリ１１１１にシフト
されてエントリ１１１１に格納された状態を示してい
る。
【００４２】本発明のＦＩＦＯ型データ入出力装置にお
ける制御回路１１０２は、記憶回路１１０１を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、さらに、記憶回路１１０１を構成する複数のエント
リ中の出力端に近いエントリから順次データを格納する
ように、データシフトの可能なエントリに対してデータ
シフト信号を出力する制御を実行する。この制御によ
り、各エントリ間でのデータシフトが逐次実行され、Ｆ
ＩＦＯ型のデータ入出力が実行される。
ける制御回路１１０２は、記憶回路１１０１を構成する
複数のエントリ中の出力端に最も近い空きエントリにロ
ード信号を出力して、入力ラインを介したデータを格納
し、さらに、記憶回路１１０１を構成する複数のエント
リ中の出力端に近いエントリから順次データを格納する
ように、データシフトの可能なエントリに対してデータ
シフト信号を出力する制御を実行する。この制御によ
り、各エントリ間でのデータシフトが逐次実行され、Ｆ
ＩＦＯ型のデータ入出力が実行される。
【００４３】本発明のＦＩＦＯ型データ入出力装置は、
以上の説明から明らかなように、従来のＦＩＦＯ型デー
タ入出力装置と異なり、データを取り出すためのデータ
セレクタ回路が不要となる。従って従来のＦＩＦＯ型デ
ータ入出力装置のデータ選択手段（セレクタ回路）を構
成していた多段のマルチプレクサ構成が省略され回路構
成が簡略化される。さらに、データ出力を取り出すため
に必要となる遅延時間は、記憶装置のワード数に依存せ
ず、Ｄ型フリップフロップ（Ｄ−ＦＦ）のクロックから
Ｑ端子出力までの遅延のみとなり、出力遅延が大幅に低
減される。
以上の説明から明らかなように、従来のＦＩＦＯ型デー
タ入出力装置と異なり、データを取り出すためのデータ
セレクタ回路が不要となる。従って従来のＦＩＦＯ型デ
ータ入出力装置のデータ選択手段（セレクタ回路）を構
成していた多段のマルチプレクサ構成が省略され回路構
成が簡略化される。さらに、データ出力を取り出すため
に必要となる遅延時間は、記憶装置のワード数に依存せ
ず、Ｄ型フリップフロップ（Ｄ−ＦＦ）のクロックから
Ｑ端子出力までの遅延のみとなり、出力遅延が大幅に低
減される。
【００４４】本発明のＦＩＦＯ型データ入出力装置にお
いては、フリップフロップ（Ｄ−ＦＦ）のクロックから
Ｑ端子出力までの遅延をＴｐｄＦＦとすると、遅延時間
はＴｐｄｔｏｔａｌは、Ｔｐｄｔｏｔａｌ＝ＴｐｄＦＦ
となる。この遅延は記憶装置のワードに依存せず一定と
なる。
いては、フリップフロップ（Ｄ−ＦＦ）のクロックから
Ｑ端子出力までの遅延をＴｐｄＦＦとすると、遅延時間
はＴｐｄｔｏｔａｌは、Ｔｐｄｔｏｔａｌ＝ＴｐｄＦＦ
となる。この遅延は記憶装置のワードに依存せず一定と
なる。
【００４５】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。
【００４６】
【発明の効果】上述したように、本発明のＦＩＦＯ型デ
ータ入出力装置およびＦＩＦＯ型データ入出力方法によ
れば、多数段のマルチプレクサを用いたデータ選択手段
（セレクタ回路）を不要とした構成としたので、従来の
ＦＩＦＯ記憶装置構成と異なり、多数段マルチプレクサ
の伝播に要するデータ遅延が発生せず高速なデータ出力
が可能となり、さらに回路の小型化が実現される。
ータ入出力装置およびＦＩＦＯ型データ入出力方法によ
れば、多数段のマルチプレクサを用いたデータ選択手段
（セレクタ回路）を不要とした構成としたので、従来の
ＦＩＦＯ記憶装置構成と異なり、多数段マルチプレクサ
の伝播に要するデータ遅延が発生せず高速なデータ出力
が可能となり、さらに回路の小型化が実現される。
【図１】一般的なＦＩＦＯ型データ入出力装置における
動作例を説明する図である。
動作例を説明する図である。
【図２】従来のＦＩＦＯ型データ入出力装置の構成例を
示すブロック図である。
示すブロック図である。
【図３】従来のＦＩＦＯ型データ入出力装置の記憶回路
を構成するエントリの回路構成例を示す図である。
を構成するエントリの回路構成例を示す図である。
【図４】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻０）である。
なデータ入出力処理を説明する図（時刻０）である。
【図５】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻１）である。
なデータ入出力処理を説明する図（時刻１）である。
【図６】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻２）である。
なデータ入出力処理を説明する図（時刻２）である。
【図７】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻３）である。
なデータ入出力処理を説明する図（時刻３）である。
【図８】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻４）である。
なデータ入出力処理を説明する図（時刻４）である。
【図９】従来のＦＩＦＯ型データ入出力装置の時系列的
なデータ入出力処理を説明する図（時刻５）である。
なデータ入出力処理を説明する図（時刻５）である。
【図１０】従来のＦＩＦＯ型データ入出力装置の時系列
的なデータ入出力処理を説明する図（時刻６）である。
的なデータ入出力処理を説明する図（時刻６）である。
【図１１】本発明のＦＩＦＯ型データ入出力装置の構成
例を示すブロック図である。
例を示すブロック図である。
【図１２】本発明のＦＩＦＯ型データ入出力装置の記憶
回路を構成するエントリの回路構成例を示す図である。
回路を構成するエントリの回路構成例を示す図である。
【図１３】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻０）であ
る。
列的なデータ入出力処理を説明する図（時刻０）であ
る。
【図１４】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻１）であ
る。
列的なデータ入出力処理を説明する図（時刻１）であ
る。
【図１５】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻２）であ
る。
列的なデータ入出力処理を説明する図（時刻２）であ
る。
【図１６】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻３）であ
る。
列的なデータ入出力処理を説明する図（時刻３）であ
る。
【図１７】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻４）であ
る。
列的なデータ入出力処理を説明する図（時刻４）であ
る。
【図１８】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻５）であ
る。
列的なデータ入出力処理を説明する図（時刻５）であ
る。
【図１９】本発明のＦＩＦＯ型データ入出力装置の時系
列的なデータ入出力処理を説明する図（時刻６）であ
る。
列的なデータ入出力処理を説明する図（時刻６）であ
る。
１００ ＦＩＦＯ型データ入出力装置 ２０１ 記憶回路 ２０２ データ選択手段（セレクタ回路） ２０３ 制御回路 ３０１ マルチプレクサ ３０２ フリップフロップ １１０１ 記憶回路 １１０２ 制御回路 １１１１，１１１２ エントリ １２０１ ４入力１出力（４−ｔｏ−１）マルチプレク
サ １２０２ フリップフロップ（Ｄ−ＦＦ）
サ １２０２ フリップフロップ（Ｄ−ＦＦ）
Claims (7)
- 【請求項１】データの格納領域として機能するエントリ
を複数有する記憶手段と、 データ入力ラインを介して入力されるデータを前記エン
トリに格納するために、前記エントリのいずれかに選択
的に制御信号を出力する制御手段とを有するＦＩＦＯ型
データ入出力装置であり、 前記制御手段は、 前記記憶手段を構成する複数エントリから出力端に最も
近い空きエントリにロード信号を出力して、前記データ
入力ラインを介したデータの前記エントリに対するデー
タ入力制御を実行し、 前記記憶手段を構成する出力端部エントリに対して、ク
ロック信号に基づくデータシフト信号を出力してデータ
出力制御を実行するとともに、 隣接するエントリ間で出力端側へのデータシフトの可能
なエントリに対してデータシフト信号を出力して、各エ
ントリ間でのデータシフト制御を実行する構成を有する
ことを特徴とするＦＩＦＯ型データ入出力装置。 - 【請求項２】前記制御手段の出力するデータシフト信号
は、前記記憶手段を構成する隣接エントリ相互間におけ
るデータの入出力方向を示す信号を含むことを特徴とす
る請求項１に記載のＦＩＦＯ型データ入出力装置。 - 【請求項３】前記制御手段の出力するデータシフト信号
は、 データ出力端側をデータシフト方向として、該データシ
フト方向への隣接エントリ間でのデータ転送を実行させ
る制御信号であることを特徴とする請求項１に記載のＦ
ＩＦＯ型データ入出力装置。 - 【請求項４】前記記憶手段を構成する各エントリは、複
数の４入力１出力マルチプレクサと、複数のフリップフ
ロップを有する構成であることを特徴とする請求項１に
記載のＦＩＦＯ型データ入出力装置。 - 【請求項５】データの格納領域として機能するエントリ
を複数有する記憶手段と、データ入力ラインを介して入
力されるデータを前記エントリに格納するために、前記
エントリいずれかに選択的に制御信号を出力する制御手
段とを有するＦＩＦＯ型データ入出力装置におけるＦＩ
ＦＯ型データ入出力方法であり、 前記記憶手段を構成する複数エントリ中の出力端に最も
近い空きエントリに対して前記制御手段からロード信号
を出力して、前記データ入力ラインを介したデータの前
記エントリに対するデータ入力制御を実行するステップ
と、 前記記憶手段を構成する出力端部エントリに対して、ク
ロック信号に基づくデータシフト信号を出力してデータ
出力制御を実行するステップと、 隣接するエントリ間で出力端側へのデータシフトの可能
なエントリに対して前記制御手段からデータシフト信号
を出力して、各エントリ間でのデータシフト制御を実行
するステップと、 を有することを特徴とするＦＩＦＯ型データ入出力方
法。 - 【請求項６】前記制御手段の出力するデータシフト信号
は、前記記憶手段を構成する隣接エントリ相互のデータ
入出力方向を示す信号を含むことを特徴とする請求項５
に記載のＦＩＦＯ型データ入出力方法。 - 【請求項７】前記制御手段の出力するデータシフト信号
は、 データ出力端側をデータシフト方向として、該データシ
フト方向への隣接エントリ間でのデータ転送を実行させ
る制御信号であることを特徴とする請求項５に記載のＦ
ＩＦＯ型データ入出力方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061507A JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法 |
| EP01105582A EP1132811A2 (en) | 2000-03-07 | 2001-03-06 | FIFO Type data input/output apparatus and FIFO type data input/output method |
| US09/801,367 US20010047437A1 (en) | 2000-03-07 | 2001-03-07 | FIFO type data input/output apparatus and FIFO type data input/output method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061507A JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250373A true JP2001250373A (ja) | 2001-09-14 |
Family
ID=18581638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061507A Pending JP2001250373A (ja) | 2000-03-07 | 2000-03-07 | Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010047437A1 (ja) |
| EP (1) | EP1132811A2 (ja) |
| JP (1) | JP2001250373A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978761B2 (en) * | 2004-10-05 | 2011-07-12 | Vectormax Corporation | Method and system for loss-tolerant multimedia multicasting |
| US8612648B1 (en) * | 2010-07-19 | 2013-12-17 | Xilinx, Inc. | Method and apparatus for implementing quality of service in a data bus interface |
-
2000
- 2000-03-07 JP JP2000061507A patent/JP2001250373A/ja active Pending
-
2001
- 2001-03-06 EP EP01105582A patent/EP1132811A2/en not_active Withdrawn
- 2001-03-07 US US09/801,367 patent/US20010047437A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010047437A1 (en) | 2001-11-29 |
| EP1132811A2 (en) | 2001-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
| EP1096506B1 (en) | Shift register allowing direct data insertion | |
| US4894797A (en) | FIFO data storage system using PLA controlled multiplexer for concurrent reading and writing of registers by different controllers | |
| KR19990068183A (ko) | 양방향 시프트 레지스터, 상기 양방향 시프트 레지스터를 구비하는 어드레스 선택 회로 및 상기 어드레스 선택 회로를 구비하는 ｆｉｆｏ/ｌｉｆｏ 회로 | |
| EP0416513B1 (en) | Fifo memory device | |
| JPH04301290A (ja) | 先入れ先出しメモリ回路 | |
| JP2001134527A (ja) | バススイッチ用アダプタ、バススイッチ用ブリッジ、バススイッチ、およびバススイッチシステム | |
| US5787273A (en) | Multiple parallel identical finite state machines which share combinatorial logic | |
| EP0674411A1 (en) | Virtual interconnection memory especially for communication between terminals operating at different speeds | |
| US5262997A (en) | Extendable FIFO | |
| JP2001250373A (ja) | Ｆｉｆｏ型データ入出力装置およびｆｉｆｏ型データ入出力方法 | |
| US6848042B1 (en) | Integrated circuit and method of outputting data from a FIFO | |
| US4090256A (en) | First-in-first-out register implemented with single rank storage elements | |
| US9959230B2 (en) | Data transfer device | |
| US5786710A (en) | Programmable I/O cell with data conversion capability | |
| CN111666225B (zh) | 一种数据处理电路及方法 | |
| US9081514B2 (en) | Method for controlling operation of a memory using a single write location and an associated memory | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| US6941418B1 (en) | Integrated circuit and method outputting data | |
| KR0144889B1 (ko) | 디지탈 출력의 제어회로 | |
| KR19980039139A (ko) | 반도체장치의 출력회로 | |
| JPS62219391A (ja) | フア−ストインフア−ストアウトメモリ | |
| JPH03239037A (ja) | Ａｔｍ交換方式におけるセル分離装置 | |
| KR100326264B1 (ko) | 동작속도를개선하기위한선입선출회로 | |
| JPH0421899B2 (ja) |